WO2009097786A1 - 垂直结构的半导体芯片 - Google Patents

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WO2009097786A1
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Hui Peng
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Jin, Peng
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Definitions

  • the present invention discloses a semiconductor chip having a vertical structure without a gold wire, including a vertical structure of a gallium nitride-based, a gallium phosphide-based, a gallium phosphide-based, and a oxidized-based chip. (including LED, laser), and low-cost production techniques and processes. It belongs to the field of semiconductor electronic technology. BACKGROUND OF THE INVENTION High power semiconductor light emitting diodes are technically and require continuous improvement.
  • gallium arsenide (GaAs) growth substrate of a gallium phosphide (GaP)-based LED the heat dissipation efficiency of a sapphire growth substrate of a gallium nitride (GaN)-based chip is low, and a vertical structure of gallium phosphide is used.
  • gallium nitride based LED chips were proposed separately. The chip needs to be connected to at least one gold wire to connect to the external power source.
  • the gold wire causes reliability problems, and the space occupied by the gold wire increases the thickness of the packaged socket of the vertical gallium phosphide-based or gallium nitride-based LED, and the gold wire causes a complicated packaging process. Moreover, it is usually after the LED chip is packaged and then aged, which brings disadvantages to the package that cannot determine the performance of the chip. Once the packaged chip fails, the package will be unqualified, and it is difficult to repair and increase the production cost.
  • a three-dimensional vertical structure of a gallium nitride-based, gallium phosphide-based, gallium-imide-based, oxidized-based LED chip and production technology and process are proposed [Chinese Patent Application: 200610145039.8]. However, the manufacturing process is more complicated.
  • the present invention discloses a semiconductor chip (including a gallium nitride-based, gallium phosphide-based, gallium phosphide-based, and oxidized-based LED, laser) having different vertical structures without gold wires and a method of fabricating the same.
  • the present invention discloses a vertical semiconductor chip that does not require a gold wire and a vertical semiconductor chip that does not require a gold wire with an antistatic diode.
  • a specific embodiment of a vertical semiconductor chip with an antistatic diode that does not require a gold wire is structured as follows: First and second metal sheets are formed on the first major surface of the metallized chip, and the first and second metal sheets are mutually Electrical insulation.
  • a second type of confinement layer of the semiconductor epitaxial film is laminated on the first metal piece of the metallization chip.
  • the first and second electrodes are laminated on the second major surface of the metallization chip; the first and second electrodes are electrically insulated from each other.
  • the first and second metal sheets on the first major surface of the metallized chip are electrically coupled to the first and second electrodes on the second major surface of the metallized chip by at least one conductive plug, respectively.
  • the patterned electrode is laminated on the first type of confinement layer of the semiconductor epitaxial film and extends to the second metal piece of the metallization chip to form an electrical connection, and thus, the patterned electrode and the first type of confinement layer and metallization of the semiconductor epitaxial film
  • the second electrode on the second major surface of the chip is electrically connected.
  • the passivation layer protects the patterned electrode from electrical connection only to the first type of confinement layer of the semiconductor epitaxial film and the second metal piece of the metallization chip.
  • An antistatic diode is formed (or surface laminated) inside the metallized chip.
  • the first and second metal sheets of the metallized chip are electrically connected to the two electrodes of the antistatic diode, respectively.
  • the structure of the vertical semiconductor chip which does not require the gold wire is the same as that of the above-described vertical semiconductor chip without the gold wire with the antistatic diode, except that the inner (or surface) of the metallized chip does not include the antistatic diode.
  • a specific implementation of a process step for fabricating a vertical semiconductor chip without a gold wire with an antistatic diode is as follows:
  • a plurality of sets of metal sheets are formed at predetermined positions on the first main surface of the insulated metallized wafer.
  • Each set of metal sheets includes first and second metal sheets.
  • a plurality of sets of electrodes are formed at predetermined locations on the second major surface of the insulated metallized wafer.
  • Each set of electrodes includes first and second electrodes.
  • the first and second metal sheets are electrically connected to the two electrodes of an antistatic diode, respectively.
  • the positions of the first and second electrodes on each of the second major surfaces are respectively associated with the first and second metals on the corresponding first major surface The position of the piece matches.
  • a metallized wafer includes a plurality of metallization chips.
  • a semiconductor epitaxial chip with a conductive reflective/ohmic/bonding layer is flip chipped one by one onto the first metal piece of each metallized chip on the metallized wafer.
  • the pattern and position of the graphical window corresponds to the pattern and position of the patterned electrode formed thereon; on the patterned window, the first type of confinement layer of the semiconductor epitaxial chip and the second metal piece of the metallized chip Exposure
  • a patterned electrode is electrically connected, the patterned electrode electrically connecting the first type of confinement layer of the semiconductor epitaxial chip and the second metal piece of the corresponding metallization chip.
  • the split metallized wafer is a single metallized chip, which becomes a vertical semiconductor chip that does not require a gold wire.
  • the number and cross-sectional area of the conductive plugs are predetermined.
  • the advantages of using a plurality of conductive plugs having a large cross-sectional area to connect the corresponding first (second) electrode and the first (second) metal strip on both sides of the metallized chip are: (1) further improving the metallization chip Thermal conductivity; (2) Reduce the resistance, thus reducing the voltage and reducing the amount of heat generated.
  • the object of the present invention is to provide a semiconductor having an antistatic diode and a vertical structure without a gold-proof diode without an anti-static diode (including gallium nitride-based, gallium phosphide-based, gallium nitride or oxidized)
  • the base of the chip including, gallium nitride-based, gallium phosphide-based, gallium phosphide-based or oxidized-based LED chips, laser to address the above-mentioned efficiency, aging, thickness and gold line problems.
  • the semiconductor chip of the vertical structure without the gold wire provided by the present invention is 100% utilizing the material of the semiconductor epitaxial film (without etching away a part of the active layer), thereby improving the efficiency of the semiconductor chip.
  • the patterned electrode of the vertical structure semiconductor chip provided by the present invention has the smallest light-shielding area and no light-shielding wire-bonding pad, and therefore, the light-emitting efficiency is high.
  • An object of the present invention is to provide a low-cost process for mass-producing a semiconductor chip having an antistatic diode and a vertical structure without a gold-proof wire without an antistatic diode.
  • the production method provided by the present invention simplifies the process of producing a semiconductor chip of a vertical structure which does not require a gold wire.
  • Figures 2a-2b show a specific embodiment of a semiconductor chip having a vertical structure that does not require gold wires.
  • Figures 3a-3e show schematic diagrams of two specific embodiments of a process for fabricating a semiconductor chip of a vertical structure that does not require gold wires.
  • Figures 4a-4d show another embodiment of a metallized chip.
  • Figures 5a-51 show some specific embodiments of patterned electrodes of a semiconductor chip of a vertical structure that does not require gold wires.
  • the semiconductor chip of the vertical structure without the gold wire provided by the present invention comprises: a gallium nitride-based, a gallium phosphide-based, a gallium nitride-based, and an oxidized-based chip.
  • the gallium nitride group includes: a binary system, a ternary system, and a quaternary system of gallium, aluminum, indium, and nitrogen.
  • the binary, ternary, and quaternary systems of gallium, aluminum, indium, and nitrogen include, for example, GaN, GalnN, AlGalnN, AlGalnN, and the like.
  • Gallium phosphide groups include: gallium, aluminum, indium, bipartite, ternary, and quaternary systems.
  • the binary, ternary, and quaternary systems of gallium, aluminum, indium, and phosphorus include (for example, ), GaP, GalnP, AlGalnP, ⁇ , and the like.
  • the gallium nitride base includes: binary, ternary, quaternary, and quaternary systems of gallium, aluminum, indium, nitrogen, and phosphorus.
  • Gallium, aluminum, indium, nitrogen, binary, ternary, quaternary and quaternary systems include, for example, GaNP, AlGaNP, GalnNP, AlGalnNP, and the like.
  • the oxidative groups include: for example, ZnO, and the like.
  • Gallium nitride-based, gallium phosphide-based, gallium-phosphorus-based, and oxidized-based chips include: gallium nitride-based, gallium phosphide-based, gallium phosphide-based, and oxidized-based LEDs, gallium nitride-based, gallium phosphide-based , Gallium Nitrile and Oxidation-based lasers.
  • the crystal plane of the gallium nitride-based epitaxial film includes, but is not limited to, a c-plane, an a-plane, and an m-plane.
  • the present invention provides two specific embodiments of a manufacturing process for manufacturing a semiconductor chip having a vertical structure without a gold wire: one is to use a semiconductor epitaxial chip (chip) with a conductive reflection/ohmic/bonding layer one by one. Flip chip each metallized chip on a metallized wafer The other is to use a wafer bonding process to bond the semiconductor epitaxial wafer and the metallized wafer such that each semiconductor epitaxial chip is bonded to the first metal piece of the corresponding metallization chip.
  • the final process step of the two specific embodiments of the above production process is to divide the composite semiconductor epitaxial wafer into chips.
  • the production process steps are demonstrated by the metallization chip and the semiconductor epitaxial chip.
  • the patterned electrode extends from the first type of confinement layer of the epitaxial film of the semiconductor chip to the second metal piece on the first main surface of the metallization chip, thus A second electrode on the second major surface of the metallized chip is electrically connected.
  • the semiconductor chip has all the advantages of the vertical structure chip, for example, no Current crowding, through high current, high heat transfer efficiency, and so on.
  • Figure la shows a polygonal metallized wafer 100. To simplify the drawing, only one metal chip is drawn on one metallized wafer 100 in the figure. In fact, a metalized wafer can be made into a plurality of metallized chips. Metallized chips can be equipped with antistatic diodes or without antistatic diodes. Each of the metallized chips includes a first metal piece 101 and a second metal piece 102. The metallized wafer 100 shown in FIG. 1 is suitable for use in a flip chip process to bond semiconductor chips one by one onto a first metal sheet 101 of a corresponding metallization chip on a metallized wafer 100.
  • Figure lb shows a circular metallization wafer 110 with an antistatic diode or Does not have an antistatic diode. To simplify the drawing, only four metallization chips are drawn on one metallization wafer 110 in the figure.
  • the metallized wafer 110 shown in FIG. 1b is suitable for bonding wafers of the same diameter to the metallization wafer 110 by wafer bonding, and is also suitable for bonding semiconductor chips one by one by flip chip bonding.
  • Each metallization chip includes a first metal piece 111 and a second metal piece 112.
  • the dashed lines 103 and 113 in FIGS. 1a and 1b represent the dividing line, that is, the final process step of the production process of the semiconductor chip having the vertical structure without the gold wire is: dividing the composite semiconductor epitaxial wafer into vertical structures along the dashed lines 103 and 113 Semiconductor chip.
  • Figure lc shows a semiconductor wafer 120 and a plurality of semiconductor chips 121 formed thereon.
  • the method of forming is as follows: At a predetermined position, the epitaxial film of the semiconductor wafer 120 is etched until the growth substrate is exposed to form a street 122.
  • the street 122 divides the epitaxial film of the semiconductor wafer 120 into a plurality of semiconductor chip films 121.
  • the shape and position of each semiconductor chip film 121 corresponds to the first metal piece 111 of the metallization chip on the metallization wafer 110, respectively.
  • each semiconductor chip film 121 on the semiconductor wafer 120 is bonded to the first metal piece of the corresponding metallization chip of the metallization wafer 110, respectively. 111 on.
  • Figure 2 shows a first embodiment of a semiconductor chip having a vertical structure that does not require gold wires.
  • Figure 2a shows a top view of a first embodiment of a semiconductor chip having a vertical structure that does not require gold wires.
  • the vertical structure semiconductor chip includes: a metallization chip 200, a first metal piece 201, a second metal piece 202, and a semiconductor epitaxial film 203 laminated on the first metal piece 201, and a window at a predetermined position above the semiconductor epitaxial film 203 204, a window 205, a patterned electrode 206 at a predetermined position above the second metal piece.
  • a passivation layer is not shown in Figure 2a.
  • the patterned electrode 206 electrically couples the surface of the semiconductor epitaxial film 203 to the second metal piece 202.
  • the other surface of the semiconductor epitaxial film 203 is electrically coupled to the first metal piece 201.
  • Figure 2b shows a cross-sectional view of the semiconductor chip of Figure 2a without the need for a gold wire.
  • the bulk epitaxial film 203 is laminated on the first metal piece 201.
  • the passivation layer 207 has a window 204 above the semiconductor epitaxial film 203 and a window 205 above the second metal piece 202.
  • the patterned electrode 206 is laminated on the exposed surface of the semiconductor epitaxial film 203 in the window 204 and on the exposed surface of the second metal piece 202 in the window 205, thereby exposing the exposed surface of the semiconductor epitaxial film 203 to the second
  • the metal piece 202 is electrically coupled and electrically coupled to the second electrode 209 by a conductive plug 211 in the metallization chip 200.
  • the other surface of the semiconductor epitaxial film 203 is laminated on the first metal piece 201 on the metallized chip, and is electrically coupled to the first electrode 208 through the conductive plug 210 in the metallization chip 200.
  • the first and second electrodes 208 and 209 of the metallized chip are electrically coupled to the two poles of the external power source. Therefore, the semiconductor epitaxial film 203 is electrically coupled to the two poles of the external power source without the need for a gold wire.
  • the portion of the patterned electrode 206 laminated on the passivation layer 207 and the portion laminated on the second metal plate 202 are larger than the portion laminated on the semiconductor epitaxial film 203,
  • the advantage is that the reliability of the patterned electrode is improved, the resistance is reduced, and the heat dissipation efficiency is high.
  • the number and cross-sectional area of the conductive plugs 210 and 211 are predetermined.
  • the advantages of using a plurality of conductive plugs having a large cross-sectional area to connect the corresponding first (second) electrode and the first (second) metal strip on both sides of the metallized chip are: (1) further improving the metallization chip Thermal conductivity; (2) Reduce the resistance, thus reducing the voltage and reducing the amount of heat generated.
  • antistatic diodes can be fabricated in silicon chips.
  • an antistatic diode can be laminated on the metallization chip.
  • FIG. 3 shows a schematic diagram of a specific embodiment of a process for fabricating a semiconductor chip of a vertical structure that does not require gold wires.
  • a metallization chip and a semiconductor epitaxial chip are used to demonstrate the fabrication process.
  • the first method flip-chip the semiconductor epitaxial chip one by one onto the first metal piece of the corresponding metallized chip on the metallized wafer to form a composite semiconductor epitaxial wafer; the second method: ⁇ using a wafer bonding process Lc
  • the illustrated semiconductor wafer (and the plurality of semiconductor films formed thereon) are bonded to the metallized wafer shown in FIG. 1b such that each semiconductor film on the semiconductor wafer is bonded to the first metal piece of the corresponding metallized chip Forming a composite semiconductor epitaxial wafer.
  • the following manufacturing process (Figs. 3a to 3e) is the same for the composite semiconductor epitaxial wafers fabricated by the above two methods. It is only slightly different when the growth substrate is peeled off.
  • Figure 3a shows a semiconductor epitaxial chip laminated on a first metal piece 301 of a metallization chip 300.
  • the structure of the semiconductor epitaxial chip includes a growth substrate 314, a first type of confinement layer 303a, an activation layer 303b, a second type confinement layer 303c, and a conductive reflection/ohmic/bond layer laminated on the second type confinement layer 303c (FIG. 3). Conductive reflection / ohmic / bonding layer is not shown in the middle).
  • the second type of confinement layer 303c is electrically connected to the first electrode 308 through the first metal piece 301 and the conductive plug 310.
  • the structure of the metallization chip 300 includes first and second metal sheets 301 and 302, first and second electrodes 308 and 309, and first and second metal sheets 301 and 302 respectively through the conductive plugs 310 and 311 and the first sum
  • the second electrodes 308 and 309 are electrically connected.
  • Figure 3b shows the process flow step 2:
  • the growth substrate 314 of the semiconductor epitaxial chip is stripped, the material of the first sheet being different.
  • a sapphire growth substrate is peeled off by a precision grinding/polishing method and GaAs growth substrate
  • GaAs growth substrate of phosphide-based chip may also be stripped by ion implantation; or a combination of the above methods, for example, GaAs growth of a gallium phosphide-based chip may be thinned by a precision grinding/polishing method Substrate, and then the remaining portion of the GaAs growth substrate of the gallium phosphide-based chip is stripped by dry/wet etching; Forming a roughened structure, a photo
  • Figure 3c shows a process flow step 3: laminating a passivation layer 307 on a metallization chip and covering the semiconductor epitaxial film.
  • the structure of the passivation layer 307 includes a single layer or a plurality of layers, and the material of each layer is selected from a group of materials including: a transparent insulating oxide and a transparent insulating nitride; the oxide includes: oxidation Silicon, aluminum oxide, oxidation word; nitride includes: silicon nitride.
  • Figure 3d shows a process flow step 4: etching a passivation layer 307 at a predetermined position of each metallization chip, forming a window 304 over the first type of confinement layer 303a of the semiconductor epitaxial film, at the second metal piece 302 A window 305 is formed at a predetermined position above.
  • Methods of etching include: dry (wet) and wet (wet) etching.
  • Figure 3e shows a process flow step 5: laminating the patterned electrode 306 onto the first surface of the first type of confinement layer 303a and the corresponding second metal piece 302 of the semiconductor epitaxial film through the windows 304 and 305 on the passivation layer 307
  • the first type of confinement layer 303a of the semiconductor epitaxial film and the first surface of the second metal piece 302 of the corresponding metallization chip are electrically coupled. Therefore, the first type of confinement layer 303a of the semiconductor epitaxial film is electrically connected to the second electrode 309 through the stacked patterned electrode 306, the second metal piece 302, and the conductive plug 311.
  • the split semiconductor epitaxial wafer is a vertical structure semiconductor chip that does not need to be gold wire, and the method of segmentation includes laser cutting or mechanical saw segmentation, and the like.
  • Forming a roughened structure, a photonic crystal structure or a trench structure on the passivation layer 307 can increase the light extraction efficiency.
  • the metallization chip 400 includes a first metal piece 401 and a second metal piece 402 laminated on a first surface thereof, a first electrode 408 and a second electrode 409 laminated on a second surface thereof, a first metal piece 401 and a first
  • the two metal sheets 402 pass through the conductive plugs 410 and 411 respectively
  • An electrode 408 and a second electrode 409 are electrically connected.
  • FIG. 4c and 4d show that a semiconductor epitaxial film 403 is laminated on the first metal piece 401 of the metallization chip 400.
  • the multi-line shaped patterned electrode 406 is laminated on the first type of confinement layer 403a of the semiconductor epitaxial film 403 and the windows 404 and 405 on the second metal piece 402, and the first type of confinement layer 403a and the second of the semiconductor epitaxial film 403
  • the metal sheets 402 are electrically connected.
  • Figure 5 shows various embodiments of other shapes of the patterned electrode, including: single lines, multiple lines, grids, rings, spirals, multiple forks, etc., to more evenly converge the current distribution and block less light.
  • the patterned electrodes in FIG. 5 are electrically coupled to the semiconductor epitaxial film and the second metal sheet through windows, respectively. To simplify drawing, the window is not shown in Figure 5.
  • a patterned electrode 506 of a single line shape is laminated along the long axis direction of the semiconductor epitaxial film 503 and electrically coupled to the second metal piece 502, and the semiconductor epitaxial film 503 is laminated on the first metal On slice 501.
  • This type of semiconductor epitaxial film and single-line shaped patterned electrode are particularly suitable for side view sources.
  • Figure 5b shows a specific embodiment of the multi-line shape of the patterned electrodes that are not coupled to each other: the patterned electrode 516 of the multi-line shape is laminated on the long axis direction of the semiconductor epitaxial film 513 and extends to be electrically connected to the second metal piece 512.
  • the semiconductor epitaxial film 513 is laminated on the first metal piece 511.
  • Figure 5c shows the multi-line shape of the interconnected patterned electrodes: the interconnected multi-line shaped patterned electrodes 526 are laminated along the long axis of the semiconductor epitaxial film 523 and electrically coupled to the second metal strip 532, the semiconductor epitaxial film 523 is laminated on the first metal piece 521.
  • Figure 2a shows a specific embodiment of the multi-line shape of the patterned electrodes that are not coupled to each other.
  • Figures 5d, 5e, 5f and 5g show the grid shape of the patterned electrode: grid shaped patterned electrodes 536, 546, 556 and 566 are laminated on the semiconductor epitaxial films 533, 543, 553 and 563, respectively. Electrically coupled to the second metal sheets 532, 542, 552, and 562, semiconductor epitaxial films 533, 543, 553, and 563 are laminated on the first metal sheets 531, 541, 551, and 561, respectively.
  • 5h and 5i show the ring shape of the patterned electrode: ring-shaped patterned electrodes 576 and 586 are laminated on the semiconductor epitaxial films 573 and 583, respectively, and electrically coupled to the second metal sheets 572 and 582, respectively, the semiconductor epitaxial film 573 and 583 is laminated on the first metal sheets 571 and 581, respectively.
  • the ring-shaped patterned electrodes are single-ring or multi-rings that are coupled to each other.
  • Figures 5j and 5k show the spiral shape of the patterned electrode: spiral shaped patterned electrodes 596 and 5106 are laminated on semiconductor epitaxial films 593 and 5103, respectively, and electrically coupled to second metal sheets 592 and 5102, respectively, semiconductor epitaxial film 593 and 5103 is laminated on the first metal sheets 591 and 5101, respectively.
  • Fig. 51 shows the fork shape of the patterned electrode: A fork-shaped patterned electrode 5116 is laminated on the semiconductor epitaxial film 5113 and electrically coupled to the second metal piece 5112, and the semiconductor epitaxial film 5113 is laminated on the first metal piece 5111.
  • the fork-shaped patterned electrode includes: a single fork or a multi-fork that is coupled to each other.

Description

垂直结构的半导体芯片 技术领域 本发明揭示一种无需打金线的垂直结构的半导体芯片（chip), 包括， 垂直 结构的氮化镓基、磷化镓基、镓氮磷基和氧化辞基芯片 (包括， LED,激光）， 及低成本的生产技术和工艺。 属于半导体电子技术领域。 背景技术 大功率半导体发光二极管在技术上， 需要不断的改进。 为了解决磷化镓 (GaP)基 LED的砷化镓（ GaAs )生长衬底吸收光辐射， 氮化镓（GaN)基芯片 的蓝宝石生长衬底的散热效率低等问题， 垂直结构磷化镓基和氮化镓基 LED 芯片被分别提出。 该芯片需要打至少一根金线， 从而与外界电源相连接。 但 是， 金线会造成可靠性问题， 金线所占用的空间增大了垂直磷化镓基或氮化 镓基 LED的封装管座的厚度， 金线会造成封装工艺复杂。 而且， 通常是在将 LED芯片封装后，再进行老化，这给封装带来无法确定芯片性能的不利因素， 一旦封装的芯片不合格， 这个封装就会不合格， 并且难以返修， 增加生产成 本。 为解决上述问题， 三维垂直结构的氮化镓基， 磷化镓基， 镓氮碑基， 氧 化辞基 LED芯片及生产技术和工艺被提出 [中国专利申请： 200610145039.8]。 但是， 制造工艺比较复杂。
因此， 本发明公开一种不同的无需打金线的垂直结构的半导体芯片 （包 括， 氮化镓基、 磷化镓基、 镓氮磷基和氧化辞基 LED, 激光）及制造方法。 发明内容 本发明揭示无需打金线的垂直半导体芯片以及带有防静电二极管的无需 打金线的垂直半导体芯片。 带有防静电二极管的无需打金线的垂直半导体芯 片的一个具体实施例的结构如下： 第一和第二金属片形成在金属化芯片的第 一主表面上， 第一和第二金属片互相电绝缘。 半导体外延薄膜的第二类型限 制层层叠在金属化芯片的第一金属片上。 第一和第二电极层叠在金属化芯片 的第二主表面上； 第一和第二电极互相电绝缘。 金属化芯片的第一主表面上 的第一和第二金属片分别通过至少一个导电栓与金属化芯片的第二主表面上 的第一和第二电极电连接。 图形化的电极层叠在半导体外延薄膜的第一类型 限制层上并延伸到金属化芯片的第二金属片上形成电连接， 因而， 图形化的 电极把半导体外延薄膜的第一类型限制层与金属化芯片的第二主表面上的第 二电极电连接。 钝化层保护图形化的电极， 使其只与半导体外延薄膜的第一 类型限制层和金属化芯片的第二金属片电连接。在金属化芯片的内部形成（或 表面层叠） 防静电二极管。 金属化芯片的第一和第二金属片分别与防静电二 极管的两个电极电连接。
无需打金线的垂直半导体芯片的结构与上述的带有防静电二极管的无需 打金线的垂直半导体芯片的结构相同， 只是金属化芯片的内部 （或表面） 不 包括防静电二极管。 制造带有防静电二极管的无需打金线的垂直半导体芯片的工艺步骤的一 个具体实施例如下：
(1)在绝缘的金属化晶片（metallized wafer)的第一主表面上的预定位置形 成多组金属片。 每组金属片包括第一和第二金属片。 在绝缘的金属化晶片的 第二主表面上的预定位置形成多组电极。 每组电极包括第一和第二电极。 第 一和第二金属片分别与一个防静电二极管的两个电极电连接。 每个第二主表 面上的第一和第二电极的位置分别与对应的第一主表面上的第一和第二金属 片的位置相配合。在金属化晶片的预定的位置上形成多组通孔（ through hole ), 每个通孔中层叠导电栓， 导电栓分别把第一金属片和第一电极电连接， 第二 金属片和第二电极电连接， 形成带有防静电二极管的金属化晶片。 每组第一 和第二金属片和对应的第一和第二电极构成一个金属化芯片（Chip )。 一个金 属化晶片包括多个金属化芯片。
( 2 )把带有导电反射 /欧姆 /键合层的半导体外延芯片 （chip )逐个倒装 焊（flip chip ) 于金属化晶片上的每个金属化芯片的第一金属片上。
( 3 )剥离半导体外延芯片的生长衬底和緩冲层， 直到半导体外延薄膜的 第一类型限制层暴露。
( 4 )层叠钝化层； 然后， 在所述的半导体外延芯片的第一类型限制层的 上方和金属化芯片的第二金属片的上方的预定的位置， 蚀刻钝化层， 分别形 成图形化的窗口。 图形化的窗口的图形和位置与后继形成于其上的图形化电 极的图形和位置相对应； 在图形化的窗口上， 半导体外延芯片的第一类型限 制层和金属化芯片的第二金属片暴露；
( 5 )层叠图形化的电极， 该图形化的电极把半导体外延芯片的第一类型 限制层和对应的金属化芯片的第二金属片电连接。
( 6 )分割金属化晶片为单个金属化芯片，成为无需打金线的垂直半导体 芯片。 导电栓的数量和截面积是预定的。 釆用多个或者截面积较大的导电栓连 接金属化芯片两面上的对应的第一（第二） 电极与第一（第二）金属片的优 点是： （1 )进一步提高金属化芯片的热导率； （2 ) 降低电阻， 因而降低电 压并降低产生的热量。
本发明的目的和能达到的各项效果如下： ( 1 ) 本发明的目的是提供带有防静电二极管和不带有防静电二极管的无需 打金线的垂直结构的半导体 (包括， 氮化镓基、 磷化镓基、 镓氮碑基或 氧化辞基） 芯片 （包括， 氮化镓基、 磷化镓基、 镓氮磷基或氧化辞基 LED芯片、 激光） ， 以解决上述的效率、 老化、 厚度和金线问题。
( 2 ) 本发明提供的无需打金线的垂直结构的半导体芯片 100%的利用半导体 外延薄膜的材料（无需蚀刻掉活化层（ active layer )的一部分）， 因此， 提高了半导体芯片的效率。
( 3 ) 本发明提供的垂直结构半导体芯片的图形化的电极的遮光面积最小，没 有遮光的打线焊盘， 因此， 出光效率较高。
( 4 ) 本发明的目的是提供低成本的批量生产带有防静电二极管和不带有防 静电二极管的无需打金线的垂直结构的半导体芯片的工艺方法。
( 5 ) 本发明提供的生产的方法简化了生产无需打金线的垂直结构的半导体 芯片的工艺。
本发明和它的特征及效益将在下面的详细描述中更好的展示。 附图概述 图 la-lc展示金属化晶片和半导体晶片的具体实施例。
图 2a-2b展示无需打金线的垂直结构的半导体芯片的一个具体实施例。 图 3a-3e展示制造无需打金线的垂直结构的半导体芯片的工艺的两个具 体实施例的示意图。
图 4a-4d展示金属化芯片的另一个具体实施例。
图 5a-51展示无需打金线的垂直结构的半导体芯片的图形化的电极的一 些具体实施例。 具体实施例和发明的详细描述 虽然本发明的具体化实施实例将会在下面被描述， 但下列各项描述只是
注意下列各项：
( 1 ) 图中各部分的比例不代表真实产品的比例。 例如， 图 2a、 图 2b、 图 3e、 图 4c和图 4d中， 为了展示窗口， 把电极的尺寸画得比窗口小， 而实际 上， 电极的尺寸和形状与窗口的尺寸和形状完全相同。
( 2 ) 本发明提供的无需打金线的垂直结构的半导体芯片包括： 氮化镓基、磷 化镓基、 镓氮碑基、 和氧化辞基芯片。 其中， 氮化镓基包括： 镓、 铝、 铟、 氮的二元系、 三元系和四元系。 镓、 铝、 铟、 氮的二元系、 三元系 和四元系包括（例如） , GaN, GalnN, AlGalnN, AlGalnN, 等。 磷化镓 基包括： 镓、 铝、 铟、 碑的二元系、 三元系和四元系。 镓、 铝、 铟、 磷 的二元系、 三元系和四元系包括（例如；）， GaP、 GalnP、 AlGalnP , ΙηΡ , 等。 镓氮碑基包括： 镓、 铝、 铟、 氮、 磷的二元系、 三元系、 四元系和 五元系。 镓、 铝、 铟、 氮、 碑的二元系、 三元系、 四元系和五元系包括 (例如） ， GaNP, AlGaNP, GalnNP, AlGalnNP, 等。 氧化辞基包括： 例 如， ZnO, 等。 氮化镓基、 磷化镓基、 镓氮磷基和氧化辞基芯片包括： 氮化镓基、 磷化镓基、 镓氮磷基和氧化辞基 LED, 氮化镓基、 磷化镓 基、 镓氮碑基和氧化辞基激光器。 氮化镓基外延薄膜的晶体平面包括， 但不限于： c-平面， a-平面， m-平面。
( 3 ) 本发明提供制造无需打金线的垂直结构的半导体芯片的生产工艺的两 个具体实施例： 一个是釆用把带有导电反射 /欧姆 /键合层的半导体外延 芯片 （ chip )逐个倒装焊 ( flip chip )于金属化晶片上的每个金属化芯片 的第一金属片上； 另一个是釆用晶片键合工艺，键合所述的半导体外延 晶片和金属化晶片 ,使得每个半导体外延芯片键合在对应的金属化芯片 的第一金属片上。上述生产工艺的两个具体实施例的最后一道工艺步骤 都是把复合半导体外延晶片分割为芯片。 所以， 为了简化画图， 在图 3 展示的制造无需打金线的垂直结构的半导体芯片的工艺的具体实施例 的示意图中， 以金属化芯片和半导体外延芯片展示生产工艺步骤。 ( 4 ) 不需要在图形化的电极上打金线；该图形化的电极从半导体芯片的外延 薄膜的第一类型限制层延伸到金属化芯片的第一主表面上的第二金属 片， 因此与金属化芯片的第二主表面上的第二电极电连接。 另一方面， 金属化芯片的第一主表面上的第一金属片与半导体芯片的外延薄膜的 第二类型限制层相键合， 因此， 该半导体芯片具有垂直结构芯片的全部 优点， 例如， 没有电流拥塞（crowding ) , 可通过大电流， 热传导效率 高， 等。
( 5 ) 由于半导体芯片的第二类型限制层与金属化芯片的第一主表面上的第 一金属片之间有一导电反射 /欧姆 /键合层， 因此， 光取出效率提高。
( 6 ) 无需打线， 可以在封装前进行老化， 提高良品率， 降低成本。 降低封装 成品的厚度。 提高可靠性。 图 la展示一多边形金属化晶片 100。 为简化绘图， 图中的一个金属化晶 片 100上只画了 9个金属化芯片 （chip), 实际上， 一个金属化晶片（wafer)可 以制成多个金属化芯片。 金属化芯片可以带有防静电二极管或不带有防静电 二极管。 每个金属化芯片包括第一金属片 101 , 第二金属片 102。 图 la展示 的金属化晶片 100适用于釆用倒装焊 (flip chip)工艺把半导体芯片逐个地键合 到金属化晶片 100上的对应的金属化芯片的第一金属片 101上。
图 lb展示一圓形金属化晶片 110, 金属化晶片可以带有防静电二极管或 不带有防静电二极管。 为简化绘图， 图中的一个金属化晶片 110上只画了 4 个金属化芯片。 图 lb展示的金属化晶片 110适用于釆用晶片键合工艺 (wafer bonding)把同样直径的半导体晶片键合到金属化晶片 110上，也适用于釆用倒 装焊工艺逐个地键合半导体芯片。 每个金属化芯片包括第一金属片 111 , 第 二金属片 112。
图 la和图 lb中的虚线 103和 113表示分割线， 即无需打金线的垂直结 构的半导体芯片的生产工艺的最后一道工艺步骤是： 沿虚线 103和 113把复 合半导体外延晶片分割为垂直结构的半导体芯片。
图 lc展示半导体晶片 120及在其上形成的多个半导体芯片 121。 形成的 方法如下： 在预定的位置， 蚀刻半导体晶片 120的外延薄膜直到生长衬底暴 露而形成街道（street ) 122。 街道 122把半导体晶片 120的外延薄膜分割成多 个半导体芯片薄膜 121。 每个半导体芯片薄膜 121 的形状和位置分别对应于 金属化晶片 110上的金属化芯片的第一金属片 111。 当釆用晶片键合工艺键 合半导体晶片 120到金属化晶片 110上时， 半导体晶片 120上的每个半导体 芯片薄膜 121分别键合到金属化晶片 110的对应的金属化芯片的第一金属片 111上。
图 2展示无需打金线的垂直结构的半导体芯片的第一个具体实施例。 图 2a展示无需打金线的垂直结构的半导体芯片的第一个具体实施例的 顶视图。 垂直结构半导体芯片包括： 金属化芯片 200, 第一金属片 201 , 第二 金属片 202, 半导体外延薄膜 203层叠在第一金属片 201上， 在半导体外延 薄膜 203的上方的预定的位置上有窗口 204, 在第二金属片的上方的预定的 位置上有窗口 205 , 图形化的电极 206。 图 2a中没有画出钝化层。 图形化的 电极 206把半导体外延薄膜 203的表面和第二金属片 202电联接。 半导体外 延薄膜 203的另一个表面和第一金属片 201电联接。
图 2b展示图 2a的无需打金线的垂直结构的半导体芯片的截面图。 半导 体外延薄膜 203层叠在第一金属片 201上。钝化层 207在半导体外延薄膜 203 的上方有窗口 204, 在第二金属片 202的上方有窗口 205。 图形化的电极 206 层叠在窗口 204中的半导体外延薄膜 203的暴露的表面上和在窗口 205中的 第二金属片 202的暴露的表面上， 从而把半导体外延薄膜 203的暴露的表面 与第二金属片 202电联接， 并通过金属化芯片 200中的导电栓 211与第二电 极 209电联接。 半导体外延薄膜 203的另一表面层叠在金属化芯片上的第一 金属片 201上， 并通过金属化芯片 200中的导电栓 210与第一电极 208电联 接。 金属化芯片的第一和第二电极 208和 209与外界电源的两个极电联接， 因此， 半导体外延薄膜 203与外界电源的两个极电联接而无需打金线。
在图 2展示的半导体芯片中， 图形化的电极 206的层叠在钝化层 207上 的部分和层叠在第二金属片 202 上的部分的宽度比层叠在半导体外延薄膜 203 上的部分大， 其优点是， 图形化的电极的可靠性提高， 电阻减低， 散热 效率较高。
导电栓 210和 211的数量和截面积是预定的。 釆用多个或者截面积较大 的导电栓连接金属化芯片两面上的对应的第一（第二） 电极与第一（第二） 金属片的优点是： （1 )进一步提高金属化芯片的热导率； （2 ) 降低电阻， 因而降低电压并降低产生的热量。
对于金属化硅芯片， 可以在硅芯片内制造防静电二极管。 对于其它金属 化芯片， 可以在金属化芯片上层叠防静电二极管。
图 3展示制造无需打金线的垂直结构的半导体芯片的工艺的具体实施例 的示意图。 为了简化画图， 在图 3中， 釆用一个金属化芯片和一个半导体外 延芯片来展示制造工艺。 在生产中， 有两种方法可以达到把半导体外延薄膜 层叠在金属化晶片上的对应的金属化芯片的第一金属片上。 第一种方法： 逐 个的把半导体外延芯片倒装焊到金属化晶片上的对应的金属化芯片的第一金 属片上， 形成复合半导体外延晶片； 第二种方法： 釆用晶片键合工艺把图 lc 展示的半导体晶片（及在其上形成的多个半导体薄膜）键合到图 lb展示的金 属化晶片上， 使得半导体晶片上的每个半导体薄膜键合到对应的金属化芯片 的第一金属片上， 形成复合半导体外延晶片。 然后， 下面的制造工艺 （图 3a 到图 3e )对以上两种方法制造的复合半导体外延晶片都是相同的。 只是剥离 生长衬底时略有不同。
图 3a展示一半导体外延芯片层叠在金属化芯片 300的第一金属片 301上。 半导体外延芯片的结构包括， 生长衬底 314, 第一类型限制层 303a, 活化层 303b, 第二类型限制层 303c, 导电反射 /欧姆 /键合层层叠在第二类型限制层 303c上（图 3中未展示导电反射 /欧姆 /键合层） 。 第二类型限制层 303c通过 第一金属片 301和导电栓 310与第一电极 308电连接。 金属化芯片 300的结 构包括， 第一和第二金属片 301和 302, 第一和第二电极 308和 309, 第一和 第二金属片 301和 302分别通过导电栓 310和 311与第一和第二电极 308和 309电连接。
一般情况下， 在生长衬底 314和第一类型限制层 303a之间有一緩冲层， 因为该緩冲层会与生长衬底 314—起被剥离， 所以， 图 3中未展示緩冲层。
图 3b展示工艺流程步骤 2: 半导体外延芯片的生长衬底 314被剥离， 第 片的材料的不同而不同。 例如， 釆用激光方法剥离氮化镓基芯片的蓝宝石生 长衬底； 釆用干 /湿蚀刻方法剥离磷化镓基芯片的 GaAs生长衬底； 釆用精密 研磨 /抛光方法剥离蓝宝石生长衬底和 GaAs生长衬底； 也可以釆用离子注入 方法剥离磷化镓基芯片的 GaAs生长衬底； 或上述方法的组合， 例如， 先釆 用精密研磨 /抛光方法减薄磷化镓基芯片的 GaAs生长衬底， 然后， 再釆用干 / 湿蚀刻方法剥离磷化镓基芯片的 GaAs生长衬底的剩余部分； 等。 在第一类型限制层 303a的表面上形成粗化结构、 光子晶体结构或沟槽 (图 3中未展示第一类型限制层 303a上的粗化结构、 光子晶体结构或沟槽 ) 可以增加光取出效率。
图 3c展示工艺流程步骤 3 : 层叠钝化层 307在金属化芯片上并覆盖半导 体外延薄膜。 钝化层 307的结构包括单层或多层， 每层的材料是从一组材料 中选出， 该组材料包括： 透明的绝缘的氧化物和透明的绝缘的氮化物； 氧化 物包括： 氧化硅， 氧化铝， 氧化辞； 氮化物包括： 氮化硅。
图 3d展示工艺流程步骤 4: 在每个金属化芯片的预定的位置上， 蚀刻钝 化层 307 , 在半导体外延薄膜的第一类型限制层 303a的上方形成窗口 304,在 第二金属片 302的上方的预定的位置上形成窗口 305。 蚀刻的方法包括： 干 法 (dry)和湿法（wet )蚀刻。
图 3e展示工艺流程步骤 5: 通过钝化层 307上的窗口 304和 305 , 层叠 图形化的电极 306到半导体外延薄膜的第一类型限制层 303a和对应的第二金 属片 302的第一表面上，使的半导体外延薄膜的第一类型限制层 303a和对应 的金属化芯片的第二金属片 302的第一表面电联接。 因此， 半导体外延薄膜 的第一类型限制层 303a通过层叠图形化的电极 306、 第二金属片 302和导电 栓 311与第二电极 309电连接。
然后， 分割复合半导体外延晶片为无需打金线的垂直结构半导体芯片， 分割的方法包括釆用激光切割或机械锯分割， 等。
在钝化层 307上形成粗化结构、 光子晶体结构或沟槽结构 （图 3中未展 示钝化层 307上的粗化结构、 光子晶体结构或沟槽）可以增加光取出效率。
图 4a和图 4b展示金属化芯片的另一个具体实施例的截面图。 其中， 第 二金属片 402具有门形状。 金属化芯片 400包括层叠于其第一表面上的第一 金属片 401和第二金属片 402 , 层叠于其第二表面上的第一电极 408和第二 电极 409 ,第一金属片 401和第二金属片 402通过导电栓 410和 411分别与第 一电极 408和第二电极 409电连接。
图 4c和图 4d展示半导体外延薄膜 403层叠于金属化芯片 400的第一金 属片 401上。 多线条形状的图形化电极 406层叠于半导体外延薄膜 403的第 一类型限制层 403a和第二金属片 402上的窗口 404和 405中，把半导体外延 薄膜 403的第一类型限制层 403a和第二金属片 402电连接。
图 5展示图形化电极的其他形状的多个具体实施例， 包括： 单线条， 多 线条， 网格， 环， 螺旋， 多叉， 等， 使电流分布更均勾和遮挡更少的光。 图 5 中的图形化电极通过窗口分别与半导体外延薄膜和第二金属片电联接。 为 简化画图， 图 5中未展示窗口。
图 5a展示图形化电极的单线条形状：单线条形状的图形化电极 506层叠 在沿半导体外延薄膜 503的长轴方向上并与第二金属片 502电联接， 半导体 外延薄膜 503层叠在第一金属片 501上。
注意： 这种形状的半导体外延薄膜和单线条形状的图形化电极特别适合 于侧发光 ( side view )光源。
图 5b展示图形化电极的互相不联接的多线条形状的一具体实施例：多线 条形状的图形化电极 516层叠在沿半导体外延薄膜 513的长轴方向上并延伸 而与第二金属片 512电联接，半导体外延薄膜 513层叠在第一金属片 511上。
图 5c展示图形化电极的互相联接的多线条形状： 互相联接的多线条形状 的图形化电极 526层叠在沿半导体外延薄膜 523的长轴方向上并与第二金属 片 532电联接， 半导体外延薄膜 523层叠在第一金属片 521上。
图 2a展示图形化电极的互相不联接的多线条形状的一具体实施例。
图 5d、 图 5e、 图 5f和图 5g展示图形化电极的网格形状： 网格形状的图 形化电极 536、 546、 556和 566分别层叠在半导体外延薄膜 533、 543、 553 和 563上并分别与第二金属片 532、 542、 552和 562电联接， 半导体外延薄 膜 533、 543、 553和 563分别层叠在第一金属片 531、 541、 551和 561上。 图 5h和图 5i展示图形化电极的环形状：环形状的图形化电极 576和 586 分别层叠在半导体外延薄膜 573和 583上并分别与第二金属片 572和 582电 联接， 半导体外延薄膜 573和 583分别层叠在第一金属片 571和 581上。 环 形状的图形化电极是单环或互相联接的多环。
图 5j和图 5k展示图形化电极的螺旋形状： 螺旋形状的图形化电极 596 和 5106分别层叠在半导体外延薄膜 593和 5103上并分别与第二金属片 592 和 5102电联接， 半导体外延薄膜 593和 5103分别层叠在第一金属片 591和 5101上。
图 51展示图形化电极的叉形状： 叉形状的图形化电极 5116层叠在半导 体外延薄膜 5113上并与第二金属片 5112电联接，半导体外延薄膜 5113层叠 在第一金属片 5111上。 叉形状的图形化电极包括： 单叉或互相联接的多叉。 上面的具体的描述并不限制本发明的范围， 而只是提供一些本发明的具 体化的例证。 因此本发明的涵盖范围应该由权利要求和它们的合法等同物决 定， 而不是由上述具体化的详细描述和实施实例决定。

Claims

权 利 要 求 书
1. 一种垂直结构的半导体芯片， 其特征在于， 所述的垂直结构的半导体 芯片包括：
一金属化芯片； 所述的金属化芯片包括： 第一主表面和第二主表面； 第一金属片和第二金属片层叠在所述的第一主表面上；所述的第一金属片 和第二金属片互相电绝缘；第一电极和第二电极层叠在所述的金属化芯片 的第二主表面上； 所述的第一电极和第二电极互相电绝缘； 所述的第一金 属片和第二金属片分别通过至少一个导电栓与所述的第一电极和第二电 极电连接；
一半导体外延薄膜； 所述的半导体外延薄膜包括： 第一类型限制层， 活化层和第二类型限制层；所述的活化层层叠在所述的第一类型限制层和 所述的第二类型限制层之间；
一导电反射 /欧姆 /键合层；所述的导电反射 /欧姆 /键合层把所述的半导 体外延薄膜的第二类型限制层键合在所述的金属化芯片的第一金属片上； 一钝化层；所述的钝化层层叠在所述的金属化芯片的第一主表面和所 述的半导体外延薄膜的第一类型限制层上；所述的钝化层分别在所述的第 一类型限制层的上方和对应的第二金属片的上方的预定的位置上具有窗 口；所述的窗口的底部分别是所述的第一类型限制层和所述的第二金属片 的表面；所述的钝化层保护所述的图形化的电极使其只与所述的第一类型 限制层和所述的金属化芯片的第二金属片电连接。
一图形化的电极；所述的图形化的电极通过所述的钝化层在所述的半 导体外延薄膜的第一类型限制层上的窗口，层叠在所述的半导体外延薄膜 的第一类型限制层上， 并向对应的第二金属片延伸， 通过所述的钝化层在 对应的第二金属片的窗口， 层叠在对应的第二金属片上， 使得所述的半导 体外延薄膜的第一类型限制层通过所述的图形化电极与对应的第二电极 电联接。
2. 权利要求 1的垂直结构的半导体芯片， 其特征在于， 所述的金属化芯 片是从一组金属化芯片中选出， 该组金属化芯片包括： 不带有防静电二极管 的金属化芯片， 带有防静电二极管的金属化芯片； 所述的金属化芯片的材料 包括： 硅， 陶瓷； 所述的陶瓷材料包括： 氧化铝， 氮化铝。
3. 权利要求 1的垂直结构的半导体芯片， 其特征在于， 所述的半导体外 延薄膜的材料是从一组材料中选出，该组材料包括： ( 1 )氮化镓基材料， 即， 元素镓、 铝、 铟、 氮的二元系、 三元系和四元系材料； 所述的元素镓、 铝、 铟、 氮的二元系、 三元系和四元系材料包括， GaN, AlGaN, GalnN, AlGalnN; 所述的氮化镓基外延薄膜的晶体平面包括： c-平面， a-平面， m-平面； （2 ) 磷化镓基材料， 即， 元素镓、 铝、 铟、 磷的二元系、 三元系和四元系材料； 所述的元素镓、铝、铟、碑的二元系、三元系和四元系材料包括， GaP, AlGaP, GalnP, AlGalnP; ( 3 )镓氮碑基材料， 即， 元素镓、 铝、 铟、 氮、 磷等的二 元系、 三元系、 四元系和五元系材料； 所述的元素镓、 铝、 铟、 氮、 磷等的 二元系、 三元系、 四元系和五元系材料包括， GaNP, AlGaNP, GalnNP, AlGalnNP; ( 4 )氧化辞基材料， 包括， ZnO。
4. 权利要求 1的垂直结构的半导体芯片， 其特征在于， 所述的半导体外 延薄膜的活化层的结构是从一组结构中选出， 该组结构包括： 体， 单量子阱， 多量子阱， 量子点， 量子线。
5. 权利要求 1的垂直结构的半导体芯片， 其特征在于， 所述的导电反射 /欧姆 /键合层的材料是从一组材料中选出， 该组材料包括： 铝， 银， 金， 锡， 镍， 铬， 钛， 铍及它们的合金； 所述的合金包括金锡， 银锡， 金铍。
6. 权利要求 1的垂直结构的半导体芯片， 其特征在于， 所述的钝化层具 有单层或多层结构； 每层的材料是从一组材料中选出， 该组材料包括： 透明 的绝缘的氧化物和透明的绝缘的氮化物； 所述的氧化物包括： 氧化硅， 氧化 铝， 氧化辞； 所述的氮化物包括： 氮化硅。
7. 权利要求 1的垂直结构的半导体芯片， 其特征在于， 所述的图形化的 电极的形状包括： 单线条， 多线条， 网格， 环， 螺旋， 多叉。
8. 一种制造垂直结构的半导体芯片的工艺方法， 其特征在于， 所述的工 艺步骤包括： ( 1 )提供金属化晶片和半导体外延芯片： 在所述的金属化晶片 的预定位置上形成多个金属化芯片； 每个金属化芯片的第一主表面上包括第 一金属片和第二金属片， 所述的第一金属片和第二金属片互相电绝缘； 所述 的金属化芯片的第二主表面上包括第一电极和第二电极， 所述的第一电极和 第二电极互相电绝缘； 所述的金属化芯片的第一主表面上的第一金属片和第 二金属片分别由导电栓与所述的金属化芯片的第二主表面上的第一电极和第 二电极电联接；
( 2 )分别倒装焊每一个半导体外延芯片到所述的金属化晶片的第一主表 面上的对应的金属化芯片的第一金属片上； 形成复合半导体外延晶片；
( 3 )剥离所述的半导体外延芯片的生长衬底和緩冲层， 直到所述的半导 体外延芯片的第一类型限制层暴露；
( 4 )层叠钝化层在所述的复合半导体外延晶片上； 在所述的半导体外延 芯片的第一类型限制层的上方和所述的金属化芯片的第二金属片上方的预定 的位置， 蚀刻所述的钝化层， 分别形成图形化的窗口； 所述的图形化的窗口 的图形和位置与后继层叠的电极的图形和位置相对应； 在所述的图形化的窗 口上， 所述的半导体外延芯片的第一类型限制层和所述的金属化芯片的第二 金属片暴露；
( 5 )形成图形化的电极； 其中， 所述的图形化的电极通过所述的钝化层 在所述的第一类型限制层上方的窗口， 层叠在所述的第一类型限制层上， 并 向所述的对应的第二金属片延伸， 通过所述的钝化层在所述的对应的第二金 属片的上方的窗口， 层叠在所述的对应的第二金属片上， 使得所述的第一类 型限制层通过所述的图形化电极与所述的对应的第二电极电联接；
( 6 )分割所述的复合半导体外延晶片为单个垂直结构半导体芯片。
9. 一种制造垂直结构的半导体芯片的工艺方法， 其特征在于， 所述的工 艺步骤包括： ( 1 )提供金属化晶片和半导体外延晶片： 在所述的金属化晶片 的预定位置上形成多个金属化芯片； 每个金属化芯片的第一主表面上包括第 一金属片和第二金属片， 所述的第一金属片和第二金属片互相电绝缘； 所述 的金属化芯片的第二主表面上包括第一电极和第二电极， 所述的第一电极和 第二电极互相电绝缘； 所述的金属化芯片的第一主表面上的第一金属片和第 二金属片分别由导电栓与所述的金属化芯片的第二主表面上的第一电极和第 二电极电联接； 在所述的半导体外延晶片的预定位置上蚀刻外延薄膜直到所 述的半导体外延晶片的生长衬底暴露， 形成多个半导体外延薄膜； 所述的半 导体外延薄膜的形状和位置与所述的金属化芯片的第一主表面上的第一金属 片的形状和位置相对应；
( 2 )釆用晶片键合工艺， 键合所述的半导体外延晶片和金属化晶片， 使 得每个半导体外延薄膜键合在对应的金属化芯片的第一金属片上， 形成复合 半导体外延晶片；
( 3 )剥离所述的半导体外延晶片的生长衬底和緩冲层， 直到所述的半导 体外延薄膜的第一类型限制层暴露； ( 4 )层叠钝化层在所述的复合半导体外延晶片上； 在所述的每一个半导 体外延薄膜的第一类型限制层的上方和金属化芯片的第二金属片上方的预定 的位置， 蚀刻钝化层， 分别形成图形化的窗口； 图形化的窗口的图形和位置 与后继层叠的电极的图形和位置相对应； 在图形化的窗口上， 金属化芯片的 第一面上的第二金属片和半导体外延薄膜的第一类型限制层暴露；
( 5 )形成图形化的电极； 其中， 所述的图形化的电极通过所述的钝化层 在所述的半导体外延薄膜的第一类型限制层的上方的窗口， 层叠在所述的半 导体外延薄膜的第一类型限制层上， 并向所述的对应的第二金属片延伸， 通 过所述的钝化层在所述的对应的第二金属片的上方的窗口， 层叠在所述的对 应的第二金属片上， 使得所述的半导体外延薄膜的第一类型限制层通过所述 的图形化电极与所述的对应的第二电极电联接；
( 6 )分割复合半导体外延晶片为单个垂直结构半导体芯片。
10. 权利要求 8和 9的制造垂直结构的半导体芯片的工艺方法， 其特征 在于， 其中， 剥离半导体晶片的生长衬底的方法包括激光剥离， 干法蚀刻， 湿法蚀刻， 精密研磨 /抛光， 离子注入剥离， 上述方法的组合。
11. 权利要求 8和 9的制造垂直结构的半导体芯片的工艺方法， 其特征 在于， 所述的钝化层具有单层或多层结构； 每层的材料是从一组材料中选出， 该组材料包括： 透明的绝缘的氧化物和透明的绝缘的氮化物； 所述的氧化物 包括： 氧化硅， 氧化铝， 氧化辞； 所述的氮化物包括： 氮化硅。
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