CN100530622C - 垂直结构的半导体芯片或器件及制造方法 - Google Patents
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Abstract
本发明揭示无需打金线的垂直结构的半导体芯片或器件，其结构如下：半导体外延层键合在金属化支持芯片(带有或不带有防静电二极管)的第一面上；外延层的第一类型限制层通过图形化的电极、半通孔/金属填充塞、反射/欧姆/键合层、通孔/金属填充塞与金属化支持芯片的第二面上的第一电极电联接；第二类型限制层通过反射/欧姆/键合层、通孔/金属填充塞与金属化支持芯片的第二面上的第二电极电联接，形成无需打金线的垂直结构的半导体芯片或器件。外界电源向金属化支持芯片的第二面上的第一和第二电极供电，无需金线联接。
Description
技术领域
本发明揭示无需打金线的垂直结构的半导体芯片或器件[包括，无需打金线的垂直结构的氮化镓基、磷化镓基、镓氮磷基和氧化锌基发光二极管(LED)]，及低成本的生产技术和工艺。本发明属于半导体电子技术领域。
背景技术
半导体芯片或器件具有巨大应用市场，半导体芯片或器件包括，氮化镓基、磷化镓基、镓氮磷基和氧化锌基芯片或器件。芯片或器件包括，氮化镓基、磷化镓基、镓氮磷基和氧化锌基发光二极管(LED)。但是，(1)技术和生产上的问题(例如半导体芯片或器件的散热和生产时的良品率)需要改善；(2)产品的性能和可靠性需要持续地提高；(3)产品的体积向薄、轻、小方向发展。为了解决上述问题，很多方案被提出，例如，(1)为了解决磷化镓(GaP)基LED的砷化镓(GaAs)生长衬底吸收光辐射，垂直结构磷化镓基LED芯片被提出[美国专利，专利号：5008718；专利号：5376580；专利号：5502316，等]；(2)为了解决氮化镓(GaN)基LED的蓝宝石生长衬底的散热效率低等问题，垂直结构氮化镓基LED芯片被提出[中国专利申请，申请号：200410046041.0；申请号：200410073841.1；申请号：200510000296.3；申请号：200510129899.8]。但是，上述半导体芯片或器件需要打至少一根金线，从而与外界电源相连接。金线会造成产品的可靠性问题，金线所占用的空间增大了垂直结构的半导体芯片或器件的封装管座的厚度，金线会造成封装工艺复杂。
本发明揭示一种无需打金线的垂直结构的半导体芯片或器件(包括带有防静电二极管和不带有防静电二极管)及生产工艺。
发明内容
本发明揭示无需打金线的垂直结构的半导体芯片或器件(包括或不包括内建防静电二极管)。无需打金线的垂直结构的半导体芯片或器件的一个具体实施实例的结构如下(图1f)：在支持芯片的第二面上形成两个互相电绝缘的第一电极111和第二电极112。形成在支持芯片的第一面上的键合层108和键合层107分别通过通孔/金属填充塞110和109与第二面上的第一电极111和第二电极112电联接。支持芯片内具有防静电二极管113。键合层107和键合层108分别与防静电二极管113的两个电极电连接。键合层107和键合层108的位置和形状分别与键合于其上的半导体芯片或器件的图形化的反射/欧姆/键合层105和106的位置和形状相配合，半通孔/金属填充塞117把图形化的电极118与图形化的反射/欧姆/键合层106、键合层108、通孔/金属填充塞110和第一电极111电连接。第一类型限制层102、有源层103和第二类型限制层104依次层叠于图形化的电极118与图形化的反射/欧姆/键合层105之间。
制造无需打金线的垂直结构的半导体芯片或器件(包括或不包括内建防静电二极管)的工艺步骤的一个具体实施实例如下：
(1)制造金属化支持晶片(包括或不包括内建防静电二极管)。
(2)层叠至少一个图形化的导电反射/欧姆/键合层于半导体外延晶片的第二类型限制层上，然后，键合半导体外延晶片的图形化的导电反射/欧姆/键合层到金属化支持晶片的第一面上，形成复合半导体外延晶片
(3)剥离半导体外延晶片的生长衬底，直到第一类型限制层暴露。
(4)在预定的位置，蚀刻半导体外延层直到至少一个图形化的导电反射/欧姆/键合层的表面暴露，形成第一半通孔。
(5)在第一半通孔中层叠保护塞在暴露的导电反射/欧姆/键合层上。
(6)在预定的位置，蚀刻保护塞，直到图形化的导电反射/欧姆/键合层的表面暴露，形成第二半通孔。
(7)在第二半通孔中形成半通孔/金属填充塞。半通孔/金属填充塞与导电反射/欧姆/键合层、通孔/金属填充塞和第一电极电连接。
(8)在第一类型限制层和保护塞的预定的位置上，层叠具有优化图形的电极，该优化图形的电极与半通孔/金属填充塞电连接。因此，优化图形的电极通过半通孔/金属填充塞和通孔/金属填充塞与第一电极电连接。
(9)切割复合半导体外延晶片，成为半导体芯片或器件。
连接金属化支持晶片两面上的对应的电极和键合层的通孔/金属填充塞的数量和截面积是预定的。采用多个和/或截面积较大的通孔/金属填充塞的优点是：(1)进一步提高金属化支持晶片的热导率；(2)降低电阻，因而降低电压，减少产生的热量。
半通孔和半通孔/金属填充塞的数量和截面积是预定的。采用多个和/或截面积较大的半通孔/金属填充塞的优点是：(1)电流分布更均匀；(2)降低电阻，因而降低电压，减少产生的热量。
本发明的目的和能达到的各项效果如下：
(1)本发明的目的是提供无需打金线的垂直结构的半导体(包括，氮化镓基或磷化镓基或镓氮磷基或氧化锌基)芯片或器件(包括，氮化镓基或磷化镓基或镓氮磷基或氧化锌基LED芯片)，以解决上述的效率、老化和金线问题。。
(2)本发明的目的是提供低成本的批量生产无需打金线的垂直结构的半导体芯片或器件的工艺方法。
(3)本发明的目的是提供带有防静电二极管的无需打金线的垂直结构的半导体芯片或器件，以解决上述的效率、老化、金线和防静电问题。。
(4)本发明的目的是提供低成本的批量生产带有防静电二极管的无需打金线的垂直结构的半导体芯片或器件的工艺方法。
本发明和它的特征及效益将在下面的详细描述中更好的展示。
附图说明
图1a至图1f展示制造带有防静电二极管的无需打金线的垂直结构的半导体芯片或器件的工艺方法的一个具体实施实例的示意图。
图1f展示无需打金线的垂直结构的半导体芯片或器件的一个具体实施实例。
图1g展示无需打金线的垂直结构的半导体芯片或器件的另一个具体实施实例。
图2a和图2b展示金属化支持芯片的电极、通孔/金属填充塞和键合层的位置和形状的第一个具体实施实例。
图2c和图2d展示半导体外延芯片的图形化的导电反射/欧姆/键合层和图形化的电极的位置和形状的第一个具体实施实例。
图3a和图3b展示金属化支持芯片的电极、通孔/金属填充塞和键合层的位置和形状的第二个具体实施实例。
图3c和图3d展示半导体外延芯片的图形化的导电反射/欧姆/键合层和图形化的电极的位置和形状的第二个具体实施实例。
具体实施实例和发明的详细描述
虽然本发明的具体化实施实例将会在下面被描述，但下列各项描述只是说明本发明的原理，而不是局限本发明于下列各项具体化实施实例的描述。
注意下列各项：
(1)本发明提供的垂直结构的半导体器件或芯片(带有或不带有内建防静电二极管)无需采用打线的方式与外界电源相联接，因而，提高良品率，降低成本。降低封装成品的厚度。提高可靠性。
(2)由于本发明提供的无需打金线的垂直结构的半导体器件或芯片的结构对于氮化镓基、磷化镓基、镓氮磷基、和氧化锌基器件或芯片相同，因此，本发明将其统称为无需打金线的垂直结构的半导体器件或芯片(带有或不带有内建防静电二极管)。
(3)本发明提供的制造无需打金线的垂直结构的半导体芯片或器件(带有或不带有内建防静电二极管)的生产工艺流程对于氮化镓基、磷化镓基、镓氮磷基、和氧化锌基器件相同，但是，具体的工艺条件和实施方法会因半导体芯片或器件的不同而不同。
(4)本发明提供的无需打金线的垂直结构的半导体器件或芯片(带有或不带有内建防静电二极管)包括：氮化镓基、磷化镓基、镓氮磷基、和氧化锌基器件或芯片。其中，氮化镓基包括：镓、铝、铟、氮的二元系，三元系，四元系，包括：GaN，GaInN，AlGaInN，AlGaInN。氮化镓基外延层的晶体平面包括：c-平面，a-平面，m-平面。磷化镓基包括：镓、铝、铟、磷的二元系，三元系，四元系，包括：GaP、GaInP、AlGaInP，InP。镓氮磷基包括：镓、铝、铟、氮、磷的二元系，三元系，四元系和五元系，包括：GaNP，AlGaNP，GaInNP，AlGaInNP。氧化锌基包括：ZnO。氮化镓基、磷化镓基、镓氮磷基、和氧化锌基器件或芯片包括：氮化镓基、磷化镓基、镓氮磷基、和氧化锌基LED。
(5)金属化支持晶片的材料包括：带有内建防静电二极管的金属化硅支持晶片、不带有内建防静电二极管的金属化硅支持晶片、金属化氮化铝支持晶片、金属化陶瓷支持晶片、金属化砷化镓支持晶片、金属化氧化锌支持晶片、金属化磷化镓支持晶片。
(6)本发明提供制造无需打金线的垂直结构的半导体芯片或器件(带有或不带有内建防静电二极管)的生产工艺的两种具体实施实例：(A)在晶片(wafer)水平进行的生产工艺；(B)在芯片(chip)水平进行的生产工艺。生产工艺(A)的工艺步骤是在在晶片(wafer)水平进行，只是最后一道工艺步骤把复合半导体外延晶片分割为单个的无需打金线的垂直结构的半导体芯片或器件。金属化支持晶片和半导体外延晶片具有相同的形状和尺寸，一个金属化支持芯片和一个半导体外延芯片具有相同的形状和尺寸(图1f)。因为一个金属化支持晶片可以制成很多个结构相同的金属化支持芯片，而一片半导体外延晶片可以制成很多个结构相同的半导体外延芯片，所以，为了简化画图，在图1展示的工艺的具体实施实例的示意图中，以金属化支持芯片和半导体外延芯片展示生产工艺步骤。生产工艺(B)的工艺步骤是在芯片(chip)水平进行，生产工艺(B)与生产工艺(A)的工艺步骤基本相同，但是，生产工艺(B)的第一道工艺步骤是把半导体外延晶片分割为单个的半导体芯片或器件，键合半导体外延芯片于大于它的金属化支持芯片上。然后，进行生产工艺(A)的工艺步骤：剥离，蚀刻，等工艺。金属化支持芯片的尺寸可以大于半导体外延层的尺寸(图1g)。
(7)不需要在层叠在半导体外延层上预定位置的具有优化图形的电极上打金线，该优化图形的电极通过半通孔/金属填充塞和通孔/金属填充塞与金属化支持芯片的第二面上的第一电极电连接。金属化支持芯片的第一面上的键合层与相对应的半导体芯片或器件的反射/欧姆/键合层的相键合，因此，该半导体芯片或器件具有垂直结构芯片或器件的全部优点，例如，没有电流拥塞(crowding)，可通过大电流，热传导效率高，等。
(8)由于第二类型限制层与金属化支持芯片之间有一导电反射/欧姆/键合层，因此，光取出效率提高。导电反射/欧姆/键合层的材料包括：导电的DBR、金属和合金。例如，金、银、铝、镍、铬、钛、锡、铜、钨，等，及合金。
(9)图形化电极可以具有不同的形状和数量，使电流分布更均匀和遮挡更少的光。
(10)与具有优化图形的电极相连接的半通孔/金属填充塞的面积小于打线焊盘的面积，因此，电极遮光面积减小。
图1展示制造无需打金线的垂直结构的半导体芯片或器件(包括和不包括内建防静电二极管)的工艺方法的一个具体实施实例的示意图。为了简化画图，在图1展示的工艺的具体实施实例的示意图中，以金属化支持芯片和半导体外延芯片展示生产工艺步骤。
图1a工艺：提供一半导体外延芯片，外延芯片的结构包括：外延层层叠在生长衬底101上。一般情况下，在生长衬底101和第一类型限制层102之间有一缓冲层，因为该缓冲层会与生长衬底101一起被剥离，所以，图1中未展示缓冲层。外延层包括，第一类型限制层102，有源层(active layer)103，第二类型限制层104。互相电绝缘的图形化的导电反射/欧姆/键合层105和106层叠在外延层的第二类型限制层104上。导电反射/欧姆/键合层105和106的作用如下：(1)对于半导体发光二极管，图形化的导电反射/欧姆/键合层反射从有源层发出的光并形成良好的欧姆接触，与金属化支持芯片键合。(2)对于其它半导体器件，形成良好的欧姆接触，与金属化支持芯片键合。图形化的导电反射/欧姆/键合层105和106的位置和形状分别对应于金属化支持芯片的第一面上的键合层107和108。图形化的导电反射/欧姆/键合层105和106的数量可以等于或大于2，例如，图2c包括3个反射/欧姆/键合层218、234和235。
半导体外延层包括：氮化镓基、磷化镓基、镓氮磷基、氧化锌基外延层。外延层(包括有源层)的材料包括：(1)氮化镓基：镓、铝、铟、氮的二元系，三元系，四元系，包括：GaN，GaInN，AlGaInN，氮化镓基外延层的晶体平面包括：c-平面，a-平面，m-平面。(2)磷化镓基：镓、铝、铟、磷的二元系，三元系，四元系，包括：GaP、GaInP、AlGaInP。(3)镓氮磷基：镓、铝、铟、氮、磷的二元系，三元系，四元系，五元系，包括：GaNP，GaInNP，AlGaInNP。(4)氧化锌基：包括：ZnO。有源层的结构包括：体(bulk)，单量子阱，多量子阱，量子点，量子线。
金属化支持芯片的结构包括：层叠在支持芯片的第一面上的图形化的互相电绝缘的键合层107和108，层叠在支持芯片的第二面上的互相电绝缘的第一电极111和第二电极112，把键合层107和第二电极112联接在一起的通孔/金属填充塞109，把键合层108和第一电极111联接在一起的通孔/金属填充塞110。
对于带有内建防静电二极管的无需打金线的垂直结构的半导体芯片或器件，在金属化支持芯片中包括内建防静电二极管113，金属化支持芯片的材料是硅支持芯片。
对于不带有内建防静电二极管的无需打金线的垂直结构的半导体芯片或器件，金属化支持芯片的材料包括：不带有内建防静电二极管的金属化硅支持芯片，金属化氮化铝(AlN)支持芯片，金属化陶瓷支持芯片，金属化砷化镓支持芯片，金属化氧化锌支持芯片，金属化磷化镓支持芯片。
图1b工艺：键合半导体外延芯片和金属化支持芯片，形成复合半导体外延芯片。键合层107和108分别与反射/欧姆/键合层105和106相键合。键合工艺在晶片水平或芯片水平进行，即，一个半导体外延晶片键合在一个金属化支持晶片上，或一个半导体外延芯片键合在一个金属化支持芯片上，或一个半导体外延芯片键合在一个金属化支持晶片的预定位置上。键合的方法包括，但不限于：导电胶键合，金属熔化键合，金属扩散键合。键合后，导电反射/欧姆/键合层与金属化晶片的第一面上的键合层熔合在一起，以下统称为反射/欧姆/键合层。采用导电胶键合时，导电反射/欧姆/键合层与金属化晶片的第一面上的键合层不是必需有的。
图1c工艺：剥离生长衬底和缓冲层，直到第一类型限制层102暴露。对于不同的生长衬底，剥离的方法不同，包括：激光剥离(适用于剥离透明生长衬底，包括：蓝宝石和SiC生长衬底)，干法或湿法蚀刻(适用于剥离其它生长衬底，包括：砷化镓、磷化镓、硅)，加热分离，精密研磨/抛光(适用于各类生长衬底)，以及上述方法的组合，例如，首先采用研磨/抛光方法，将生长衬底的厚度减少，然后，视不同的生长衬底，再采用其它方法。
在预定的位置蚀刻半导体外延层，直到反射/欧姆/键合层106的表面暴露，形成第一半通孔114。
图1d工艺：在第一半通孔114中，层叠保护塞115在暴露的反射/欧姆/键合层106的表面上。保护塞115的材料是电绝缘材料，包括：SiO2，SixNy，等。保护塞115的顶部与第一类型限制层102的顶部基本上相平。
图1e工艺：在预定的位置蚀刻保护塞115，直到反射/欧姆/键合层106的表面暴露，形成第二半通孔116。蚀刻方法包括，干法(dry)和湿法(wet)。
图1f工艺：在第二半通孔116中层叠半通孔/金属填充塞117。半通孔/金属填充塞117的一端与反射/欧姆/键合层106的表面电连接。在第一类型限制层102和保护塞115上层叠图形化的电极118。图形化的电极118与半通孔/金属填充塞117的另一端电连接，因而与金属化支持芯片的第二面上的第一电极111电连接。
图1f同时展示带有防静电二极管的无需打金线的垂直结构的半导体芯片或器件的第一个具体实施实例。金属化支持芯片和半导体外延层有相同的形状和尺寸。
图1g展示带有防静电二极管的无需打金线的垂直结构的半导体芯片或器件的第二个具体实施实例。第二个具体实施实例的结构与第一个具体实施实例的结构相同。不同之处是：金属化支持芯片122的尺寸大于半导体外延层121的尺寸。金属化支持芯片122和半导体外延层121可以有相同或不同的形状。半导体外延层121包括：第一类型限制层，有源层，第二类型限制层。
采用带有内建防静电二极管的金属化硅支持芯片，图1a至1f展示的工艺方法制造带有内建防静电二极管的无需打金线的垂直结构的半导体芯片或器件。
采用不带有内建防静电二极管的金属化支持芯片，图1a至1f展示的工艺方法制造不带有内建防静电二极管的无需打金线的垂直结构半导体芯片或器件。
把半导体晶片分割为半导体芯片，键合半导体芯片在较大的金属化支持芯片上，或者键合半导体芯片在金属化支持晶片上，然后进行图1c至1f展示的工艺方法，即可制造图1g展示的带有(或不带有)内建防静电二极管的无需打金线的垂直结构的半导体芯片或器件。
图2a展示金属化支持芯片的第二面上的第一电极和第二电极的形状和位置的第一个具体实施实例。图2a中，两个通孔/金属填充塞204和205与第一电极201电连接。四个通孔/金属填充塞203与第二电极202电连接。第二面上的第一电极201和第二电极202互相电绝缘。
与第一电极201电连接的通孔/金属填充塞的数量大于等于1。与第二电极202电连接的通孔/金属填充塞的数量大于等于1。通孔/金属填充塞可以采用任意形状。
图2b展示金属化支持芯片的第一面上的键合层的形状和位置的第一个具体实施实例。第一面上的键合层214和键合层215分别通过通孔/金属填充塞204和金属填充塞205与第二面上的第一电极201电连接。第一面上的键合层208通过通孔/金属填充塞203与第二面上的第二电极202电连接。键合层208的形状与第二面上的第二电极202的形状(或尺寸)可以相同也可以不同，只要键合层208通过通孔/金属填充塞203与第二面上的第二电极202电连接即可。
图2c展示无需打金线的垂直结构的半导体芯片或器件的第二类型限制层上的图形化的反射/欧姆/键合层的形状和位置的第一个具体实施实例。反射/欧姆/键合层218的形状和位置与图2b中的金属化支持芯片的第一面上的键合层208的形状和位置相对应并键合。反射/欧姆/键合层234和235分别与金属化支持芯片的第一面上的键合层214和215的形状和位置相对应并键合。反射/欧姆/键合层218、234和235分别与金属化支持芯片的第一面上的键合层208、214和215电连接。
图2d展示无需打金线的垂直结构的半导体芯片或器件的图形化的电极的第一个具体实施实例。图形化的电极219通过半通孔/金属填充塞224和225与反射/欧姆/键合层234和235形成电连接，从而与金属化支持芯片的第二面上的第一电极201电连接。
图3a展示金属化支持芯片的第二面上的第一电极和第二电极的形状和位置的第二个具体实施实例。在第二个具体实施实例中，有四个通孔/金属填充塞304、305、306、和307与第一电极301电连接。有两个通孔/金属填充塞303与第二电极302电连接。
注意，与第一电极301电连接的通孔/金属填充塞的数量可以是任意大于等于1的数量，与第二电极302电连接的通孔/金属填充塞的数量可以是任意大于等于1的数量。
图3b展示金属化支持芯片的第一面上的键合层的形状和位置的第二个具体实施实例。第一面上的键合层314、315、316和317分别通过通孔/金属填充塞304、305、306和307与第二面上的第一电极301电连接。键合层318通过通孔/金属填充塞303与第二面上的第二电极302电连接。
图3c展示无需打金线的垂直结构的半导体芯片或器件的互相电绝缘的反射/欧姆/键合层的形状和位置的第二个具体实施实例。反射/欧姆/键合层344、345、346和347的形状和位置分别与图3b展示的金属化支持芯片的第一面上的键合层314、315、316和317的形状和位置相对应并键合。反射/欧姆/键合层348的形状和位置与金属化支持芯片的第一面上的键合层318的形状和位置相对应并键合，因而，通过通孔/金属填充塞303与第二面上的第二电极302电连接。保护塞334、335、336和337分别把反射/欧姆/键合层344、345、346和347与反射/欧姆/键合层348电绝缘。半通孔/金属填充塞324、325、326和327分别与反射/欧姆/键合层344、345、346和347电连接。
反射/欧姆/键合层348、344、345、346和347的形状和位置可以任选，只要反射/欧姆/键合层348、344、345、346和347分别与金属化支持芯片的第一面上的键合层318、314、315、316和317相键合，且反射/欧姆/键合层348与反射/欧姆/键合层344、345、346和347电绝缘，即可。
图3d展示无需打金线的垂直结构的半导体芯片或器件的图形化的电极的第二个具体实施实例。图形化的电极319包括两个互相不连接的图形化的电极319a和319b。图形化的电极319a通过半通孔/金属填充塞325和327分别与反射/欧姆/键合层345和347形成电连接，因而，通过键合层315和317、通孔/金属填充塞305和307与金属化支持芯片的第一电极电连接。图形化的电极319b通过半通孔/金属填充塞324和326分别与第一表面的反射/欧姆/键合层344和346形成电连接，因而，通过键合层314和316、通孔/金属填充塞304和306与金属化支持芯片的第一电极电连接。因而，图形化的电极319a和319b都与金属化支持芯片的第二面上的第一电极301电连接。半通孔/金属填充塞324、325、326和327分别层叠在保护塞334、335、336和337中。
上面的具体的描述并不限制本发明的范围，而只是提供一些本发明的具体化的例证。因此本发明的涵盖范围应该由权利要求和它们的合法等同物决定，而不是由上述具体化的详细描述和实施实例决定。
Claims (15)
1.一种垂直结构的半导体芯片或器件，其特征在于，包括：
一半导体外延层；所述的半导体外延层中有至少一个第一半通孔；
一金属化支持芯片；其中，所述的金属化支持芯片的第二面上形成互相电绝缘的第一和第二电极；所述的金属化支持芯片第二面上的第二电极与至少一个通孔中的金属填充塞电连接；所述的金属化支持芯片第二面上的第一电极与至少一个通孔中的金属填充塞电连接；所述的金属化支持芯片的第一面与所述的半导体外延层的一面键合在一起，所述的半导体外延层的另一面暴露；
至少一个保护塞；其中，所述的保护塞层叠在所述的半导体外延层中的至少一个第一半通孔中；
至少一个图形化的电极；其中，所述的图形化的电极层叠在所述的保护塞和所述的半导体外延层的暴露的表面上；
至少一个第二半通孔；所述的第二半通孔穿过所述的保护塞；
至少一个半通孔中的金属填充塞；其中，所述的半通孔中的金属填充塞层叠在所述的至少一个第二半通孔中；
至少一个半通孔中的金属填充塞把所述的图形化的电极与所述的金属化支持芯片中的至少一个通孔中的金属填充塞电连接；所述的保护塞把半通孔中的金属填充塞与所述的半导体外延层互相电绝缘。
2.权利要求1所述的垂直结构的半导体芯片，其特征在于，其中，所述的金属化支持芯片是从一组金属化支持芯片中选出，该组金属化支持芯片包括：不带有内建防静电二极管的金属化硅支持芯片，带有内建防静电二极管的金属化硅支持芯片，金属化氮化铝支持芯片，金属化陶瓷支持芯片，金属化砷化镓支持芯片，金属化氧化锌支持芯片，金属化磷化镓支持芯片。
3.权利要求1所述的垂直结构的半导体芯片，其特征在于，所述的半导体外延层的材料是从一组材料中选出，该组材料包括：(1)氮化镓基材料，即，元素镓、铝、铟、氮的二元系、三元系和四元系；所述的氮化镓基外延层的晶体平面是从一组晶体平面中选出，该组晶体平面包括：c-平面、a-平面、m-平面；(2)磷化镓基材料，即，元素镓、铝、铟、磷的二元系、三元系和四元系；(3)镓氮磷基材料，即，元素镓、铝、铟、氮、磷的二元系、三元系、四元系和五元系；(4)氧化锌基材料。
4.权利要求1所述的垂直结构的半导体芯片，其特征在于，所述的半导体外延层包括：第一类型限制层，有源层，第二类型限制层；所述的半导体外延层的有源层的结构是从一组结构中选出，该组结构包括：体(bulk)、单量子阱、多量子阱、量子点、量子线。
5.权利要求1所述的垂直结构的半导体芯片，其特征在于，所述的金属化支持芯片的第一面上形成至少一个图形化键合层，所述的金属化支持芯片第二面上的第二电极与至少一个图形化键合层电连接；所述的半导体外延层的一部分与至少一个图形化键合层相键合，形成电连接。
6.权利要求1所述的垂直结构的半导体芯片，其特征在于，所述的金属化支持芯片的第一面上形成至少一个图形化键合层，所述的金属化支持芯片第二面上的第一电极与至少一个图形化键合层电连接；所述的半导体外延层的一部分与至少一个图形化键合层相键合，形成电连接。
7.权利要求1所述的垂直结构的半导体芯片，其特征在于，进一步包括至少一个导电的图形化的反射/欧姆/键合层；所述的反射/欧姆/键合层层叠在所述的半导体外延层与所述的金属化支持芯片之间，使得所述的半导体外延层、所述的反射/欧姆/键合层和所述的金属化支持芯片第二面上的第二电极形成电连接。
8.权利要求1所述的垂直结构的半导体芯片，其特征在于，进一步包括至少一个导电的图形化的反射/欧姆/键合层；所述的反射/欧姆/键合层层叠在所述的半导体外延层中的至少一个半通孔中的金属填充塞与所述的金属化支持芯片中的至少一个通孔中的金属填充塞之间，使得所述的图形化的电极、半通孔中的金属填充塞、所述的反射/欧姆/键合层、所述的通孔中的金属填充塞和所述的金属化支持芯片第二面上的第一电极形成电连接。
9.权利要求8所述的垂直结构的半导体芯片，其特征在于，金属化支持芯片第一面进一步包括至少一个图形化键合层，所述的至少一个图形化键合层层叠在所述的反射/欧姆/键合层与所述的金属化支持芯片中的至少一个通孔中的金属填充塞之间，使得所述的图形化的电极、所述的半通孔中的金属填充塞、所述的反射/欧姆/键合层、所述的图形化键合层、所述的通孔中的金属填充塞和所述的金属化支持芯片第二面上的第一电极形成电连接。
10.权利要求1所述的垂直结构的半导体芯片，其特征在于，其中，所述的金属化支持芯片的尺寸大于所述的半导体外延层的尺寸。
11.权利要求10所述的垂直结构的半导体芯片，其特征在于，进一步包括一层导电的图形化的反射/欧姆/键合层；所述的反射/欧姆/键合层层叠在所述的半导体外延层与所述的金属化支持芯片之间。
12.权利要求10所述的垂直结构的半导体芯片，其特征在于，进一步包括一层导电的图形化的反射/欧姆/键合层；所述的反射/欧姆/键合层层叠在所述的半导体外延层中的至少一个半通孔中的金属填充塞与所述的金属化支持芯片中的至少一个通孔中的金属填充塞之间，使得所述的图形化的电极、所述的半通孔中的金属填充塞、所述的反射/欧姆/键合层、所述的通孔中的金属填充塞和所述的金属化支持芯片第二面上的第一电极形成电连接。
13.权利要求12所述的垂直结构的半导体芯片，其特征在于，金属化支持芯片的第一面进一步包括至少一个图形化键合层，所述的至少一个图形化键合层层叠在所述的反射/欧姆/键合层与所述的金属化支持芯片中的至少一个通孔中的金属填充塞之间，使得所述的图形化的电极、所述的半通孔中的金属填充塞、所述的反射/欧姆/键合层、所述的图形化键合层、所述的通孔中的金属填充塞和所述的金属化支持芯片第二面上的第一电极形成电连接。
14.一种制造垂直结构的半导体芯片的工艺方法，其特征在于，所述的工艺步骤包括：
(1)提供金属化支持晶片和半导体外延晶片：在金属化支持晶片的预定位置上将会形成多个金属化支持芯片；每个金属化支持芯片的第一表面上形成至少两个图形化的金属层，第二表面上形成第一和第二电极，第二表面上的第一和第二电极互相电绝缘；第二表面上的第一和第二电极分别由通孔中的金属填充塞与第一表面上的图形化金属层电联结；层叠图形化反射/欧姆/键合层在半导体外延层上；
(2)键合半导体外延晶片的外延层上的图形化的反射/欧姆/键合层和金属化支持晶片的第一表面上的图形化的金属层，形成复合半导体外延晶片；
(3)剥离半导体外延晶片的生长衬底和缓冲层，直到半导体外延晶片的第一类型限制层暴露；
(4)在预定的位置，蚀刻半导体外延晶片的外延层直到反射/欧姆/键合层暴露，在每一个半导体芯片的外延层中形成至少一个第一半通孔；
(5)层叠保护塞在外延层中的第一半通孔中；使得反射/欧姆/键合层与第一类型限制层、有源层、第二类型限制层不直接电联接；
(6)在预定的位置，蚀刻保护塞，直到反射/欧姆/键合层暴露，在每一个半导体芯片的外延层中的保护塞中形成至少一个第二半通孔；
(7)在保护塞中的第二半通孔中形成半通孔中的金属填充塞，该半通孔中的金属填充塞与暴露的反射/欧姆/键合层形成电连接；
(8)在预定的位置，在暴露的第一类型限制层、保护塞和半通孔中的金属填充塞上层叠至少一个图形化的电极，每个图形化的电极与对应的至少一个半通孔中的金属填充塞电连接；
(9)切割复合半导体外延晶片为单个垂直结构半导体芯片。
15.一种制造垂直结构的半导体芯片的工艺方法，其特征在于，所述的工艺步骤包括：
(1)在半导体外延晶片上层叠图形化的反射/欧姆/键合层，切割半导体外延晶片为单个半导体芯片；
(2)提供金属化支持晶片：在金属化支持晶片的预定位置上将会形成多个金属化支持芯片；每个金属化支持芯片的第一表面上形成至少两个图形化的键合层，第二表面上形成第一和第二电极，第二表面上的第一和第二电极互相电绝缘；第二表面上的第一和第二电极分别由通孔中的金属填充塞与第一表面上的图形化的键合层电联结；
(3)键合至少一个半导体芯片到金属化支持晶片的第一表面的预定的位置：形成复合半导体外延晶片；
(3)剥离所述的半导体芯片的生长衬底和缓冲层，直到半导体芯片的第一类型限制层暴露；
(4)在预定的位置，蚀刻半导体芯片的外延层直到图形化的反射/欧姆/键合层暴露，在每一个半导体芯片的外延层中形成至少一个第一半通孔；
(5)层叠保护塞在外延层中的第一半通孔中；使得暴露的反射/欧姆/键合层与第一类型限制层、有源层、第二类型限制层不直接电联接；
(6)在预定的位置，蚀刻保护塞，直到反射/欧姆/键合层暴露，在每一个半导体芯片的外延层中的保护塞中形成至少一个第二半通孔；
(7)在保护塞中的第二半通孔中形成半通孔中的金属填充塞，该半通孔中的金属填充塞与暴露的反射/欧姆/键合层形成电连接；
(8)在预定的位置，在暴露的第一类型限制层、保护塞和半通孔中的金属填充塞上层叠至少一个图形化的电极，每个图形化的电极与对应的至少一个半通孔中的金属填充塞电连接；
(9)切割复合半导体外延晶片为单个垂直结构半导体芯片。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| ASS | Succession or assignment of patent right |
Owner name: INVENLUX OPTOELECTRONICS (CHINA) CO., LTD. Free format text: FORMER OWNER: JIN PENG Effective date: 20110314 Free format text: FORMER OWNER: PENG HUI |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100871 NO. 112, 33/F, YANDONGYUAN, PEKING UNIVERSITY, HAIDIAN DISTRICT, BEIJING TO: 314305 NO. 1, YINTAN ROAD, ECONOMIC DEVELOPMENT ZONE, DAQIAO NEW DISTRICT, HAIYAN COUNTY, ZHEJIANG PROVINCE |
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| TR01 | Transfer of patent right |
Effective date of registration: 20110314 Address after: 314305 No. 1, Silver Beach Road, economic development zone, Haiyan New District, Haiyan County, Zhejiang Patentee after: InvenLux Photoelectronics (China) Co., Ltd. Address before: 100871 Beijing Haidian District City 33 floor, No. 112 Yan Dong Yuan Peking University Co-patentee before: Peng Hui Patentee before: Jin Pi |
|
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Denomination of invention: Semiconductor chip or device of vertical structure, and manufacturing method Effective date of registration: 20130108 Granted publication date: 20090819 Pledgee: Pudong Development Bank of Shanghai, Limited by Share Ltd, Jiaxing branch Pledgor: InvenLux Photoelectronics (China) Co., Ltd. Registration number: 2013990000017 |
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| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
| PP01 | Preservation of patent right |
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Date of cancellation: 20130716 Granted publication date: 20090819 |
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| RINS | Preservation of patent right or utility model and its discharge | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20130702 Granted publication date: 20090819 Pledgee: Pudong Development Bank of Shanghai, Limited by Share Ltd, Jiaxing branch Pledgor: InvenLux Photoelectronics (China) Co., Ltd. Registration number: 2013990000017 |
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| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Semiconductor chip or device of vertical structure, and manufacturing method Effective date of registration: 20130822 Granted publication date: 20090819 Pledgee: Haiyan Hangzhou Bay Bridge New Area Development Co., Ltd. Pledgor: InvenLux Photoelectronics (China) Co., Ltd. Registration number: 2013990000603 |
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| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
| ASS | Succession or assignment of patent right |
Owner name: ZHEJIANG INVENLUX TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: INVENLUX OPTOELECTRONICS (CHINA) CO., LTD. Effective date: 20150824 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150824 Address after: 314300, Jiaxing Province, Haiyan County, Zhejiang Economic Development Zone, Hangzhou Bay Bridge, New District, 01 provincial road, B7 Road East Patentee after: Zhejiang Invenlux Technology Co.,Ltd. Address before: 314305 No. 1, Silver Beach Road, economic development zone, Haiyan New District, Haiyan County, Zhejiang Patentee before: InvenLux Photoelectronics (China) Co., Ltd. |
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Date of cancellation: 20150813 Granted publication date: 20090819 Pledgee: Haiyan Hangzhou Bay Bridge New Area Development Co., Ltd. Pledgor: InvenLux Photoelectronics (China) Co., Ltd. Registration number: 2013990000603 |
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| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20200514 |
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| CF01 | Termination of patent right due to non-payment of annual fee |