CN101256989B - 垂直结构的半导体外延薄膜封装及制造方法 - Google Patents

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Abstract

本发明揭示不需打金线的垂直半导体外延薄膜封装，其结构包括：封装管壳(包括：第一金属基座、第二金属基座、绝缘材料支架)，层叠在第一金属基座上的半导体外延薄膜，覆盖在封装管壳和半导体外延薄膜上的钝化层，图形化的电极。第一和第二金属基座将分别与外界电源的两个电极电联接。绝缘材料支架把第一和第二金属基座固定在预定的位置。钝化层在半导体外延薄膜的上方和第二金属基座的上方具有窗口。图形化的电极通过钝化层在半导体外延薄膜表面上方的窗口，层叠在半导体外延薄膜上，并向第二金属基座的方向延伸，通过钝化层在第二金属基座上方的窗口，层叠在第二金属基座上，使得半导体外延薄膜通过图形化电极与第二金属基座电联接。

Description

垂直结构的半导体外延薄膜封装及制造方法
技术领域
本发明揭示一种不需要打金线的垂直结构的半导体外延薄膜封装，包括，垂直结构的氮化镓基、磷化镓基、镓氮磷基和氧化锌基外延薄膜封装(包括，垂直结构的氮化镓基、磷化镓基、镓氮磷基和氧化锌基发光二极管(LED)外延薄膜封装)，及低成本的生产技术和工艺。属于半导体电子技术领域。
背景技术
大功率半导体发光二极管具有巨大前途，但是，技术和生产需要不断改进。垂直结构半导体芯片的基本结构如下：垂直结构半导体芯片的外延薄膜通过反射/欧姆层/键合层键合在导电支持衬底上，形成垂直结构半导体芯片。制造垂直结构半导体芯片的基本工艺如下：键合半导体晶片(wafer bonding)在导电支持衬底上，剥离生长衬底，形成电极，把半导体晶片(wafer)分割成半导体芯片(chip)。但是，制造垂直结构芯片的晶片键合工艺和剥离支持衬底工艺复杂，造成外延薄膜损伤，因此良品率低，成本高。另外，垂直结构半导体芯片需要打至少一根金线(wire bonding)，从而与外界电源相连接，金线会造成可靠性问题，金线所占用的空间增大了垂直结构半导体芯片的封装管座的厚度，金线会造成封装工艺复杂。
为解决上述金线造成的问题，不需要打金线的3维垂直结构半导体芯片及生产技术和工艺被提出[中国专利申请，申请号：200610145039.8]。
本发明公开一种不需要打金线的垂直结构的半导体外延薄膜封装(包括，氮化镓基、磷化镓基、镓氮磷基和氧化锌基外延薄膜)及低成本的不需要晶片键合工艺的制造方法，提高良品率，降低成本。
发明内容
本发明揭示不需要打金线的垂直结构的半导体外延薄膜封装(thin filmpackage)及低成本的不需要晶片键合工艺的制造方法。
垂直结构的半导体外延薄膜封装的具体实施例的结构包括(图2和图6)：
(1)一个封装管壳；封装管壳包括一个(图2a和图6a)或多个(图6b)第一金属基座，一个(图2a和图6b)或多个(图6a)第二金属基座和绝缘支架。第一金属基座和第二金属基座互相电绝缘，第一金属基座和第二金属基座各自包括第一主表面和第二主表面。第一主表面和第二主表面处于互相相对的位置。绝缘支架把第一和第二金属基座固定在预定的位置，绝缘支架的第一主表面和第二主表面分别与第一金属基座和第二金属基座的第一主表面和第二主表面有相同的方向。封装管壳包括第一主表面和第二主表面，封装管壳的第一主表面和第二主表面分别由第一金属基座的第一主表面和第二主表面、第二金属基座的第一主表面和第二主表面和绝缘支架的第一主表面和第二主表面构成。图3展示一个具体实施例：绝缘支架的第一主表面与第一和第二金属基座的第一主表面基本相平。图3a(a)展示电极位置的第一个具体实施例：第一金属基座和第二金属基座的第二主表面将分别与外界电源的两个电极电联接；在这个具体实施例中，也可以把第一金属基座和第二金属基座的第二主表面分别称为第一和第二电极。图3a(b)展示电极位置的第二个具体实施例：第一金属基座和第二金属基座的第二主表面被封闭在绝缘支架中，第一金属基座和第二金属基座的侧面将分别与外界电源的两个电极电联接；在这个具体实施例中，把第一金属基座和第二金属基座的侧面分别称为第一和第二电极。图3a(c)展示电极位置的第三个具体实施例：第一金属基座和第二金属基座的第二主表面和侧面都可以分别与外界电源的两个电极电联接，在这个具体实施例中，把第一金属基座和第二金属基座的侧面分别称为第一和第二电极。
总之，把第一金属基座和第二金属基座的与外界电源的两个电极电联接的表面分别称为第一和第二电极。
(2)一个(图2)或多个(图6)半导体外延薄膜。半导体外延薄膜的结构包括，第一类型限制层，活化层，第二类型限制层。活化层层叠在第一类型限制层和第二类型限制层之间。
(3)导电反射/欧姆/键合层。导电反射/欧姆/键合层层叠在半导体外延薄膜的第二类型限制层和第一金属基座的第一主表面之间，把半导体外延薄膜的第二类型限制层键合在第一金属基座的第一主表面上。
(4)钝化层；层叠钝化层，使其覆盖封装管壳的第一主表面和半导体外延薄膜。蚀刻钝化层，使其在半导体外延薄膜的第一类型限制层的上方和第二金属基座的第一主表面的上方的预定的位置上具有窗口(opening)。
(5)图形化的电极：图形化的电极通过钝化层在半导体外延薄膜的第一类型限制层的表面上方的窗口，层叠在半导体外延薄膜的第一类型限制层上，并向第二金属基座的方向延伸，通过钝化层在第二金属基座的第一主表面上方的窗口，层叠在第二金属基座的第一主表面上，使得半导体外延薄膜的第一类型限制层通过图形化电极与第二金属基座的第一主表面电联接。因此，不需要通过封装工艺中的打金线把半导体外延薄膜的第一类型限制层与第二金属基座的第一主表面电联接。
制造垂直结构的半导体外延薄膜封装的工艺步骤的一个具体实施例如下：
(1)制造排列有序的封装管壳列阵；每个封装管壳列阵(图1)包括至少一个封装管壳，每个封装管壳包括：至少一个第一金属基座，至少一个第二金属基座，和绝缘支架。绝缘支架把第一和第二金属基座固定在预定的位置。通常，一个封装管壳列阵包括多个排列有序的封装管壳，以便于自动化生产。封装管壳列阵的形状可以是多边形(例如，图1a)，圆形(例如，图1b)，等。绝缘支架的材料包括，绝缘注塑材料(molding compound)，绝缘陶瓷，等。绝缘陶瓷包括氮化铝，氧化铝，等。
(2)倒装焊(flip chip)每一个半导体芯片到封装管壳上的对应的第一金属基座的第一主表面上。半导体芯片的第二类型限制层上层叠着导电反射/欧姆/键合层。半导体芯片的第二类型限制层通过导电反射/欧姆/键合层键合在封装管壳的第一金属基座的第一主表面上，从而与第一电极电联接。本发明的制造垂直结构的半导体外延薄膜封装的方法不需要晶片键合工艺，而芯片的倒装焊工艺很成熟，因此，提高了良品率。
(3)剥离半导体芯片的生长衬底和缓冲层，直到半导体外延薄膜的第一类型限制层暴露。剥离半导体芯片的生长衬底和缓冲层的方法随半导体芯片的材料的不同而不同。
(4)层叠钝化层在封装管壳列阵的第一主表面上，即，封装管壳列阵的每一个封装管壳的第一主表面上。钝化层的结构包括单层或多层，每层的材料可从一组材料中选出，该组材料包括：透明的绝缘的氧化物和透明的绝缘的氮化物；氧化物包括：氧化硅，氧化铝，氧化锌；氮化物包括：氮化硅。蚀刻钝化层，在每一个半导体外延薄膜的第一类型限制层的上方和对应的第二金属基座的第一主表面的上方的预定的位置上形成窗口。
(5)通过钝化层上的窗口，层叠图形化的电极到每一个半导体外延薄膜的第一类型限制层和对应的第二金属基座的第一主表面上，使的半导体外延薄膜的第一类型限制层和对应的封装管壳的第二金属基座的第一主表面电联接，从而与第二电极电联接。
(6)分割封装管壳列阵为单个垂直结构半导体外延薄膜封装，分割的方法包括采用激光切割或机械锯分割，等。
本发明的目的和能达到的各项效果如下：
(1)本发明提供一种垂直结构半导体(包括，氮化镓基、磷化镓基、镓氮磷基、氧化锌基)外延薄膜封装(包括，氮化镓基、磷化镓基、镓氮磷基、氧化锌基LED外延薄膜封装)，解决了上述的良品率低、成本高、工艺复杂、可靠性低、金线造成的封装管座的厚度大，等问题。
(2)本发明提供低成本的半导体外延薄膜制造工艺和封装工艺混和的生产垂直结构半导体外延薄膜封装的工艺方法，其优势是：(1)避免了晶片键合工艺；(2)简化了封装工艺；如下图所示：
Figure G2008100066662D00051
采用芯片工艺流程(wafer process)中的形成图形化电极的方法，用图形化电极直接把半导体外延薄膜和对应的封装管壳的第二金属基座电联接，代替在封装的工艺中用打金线方法把半导体外延薄膜和对应的封装管壳的第二金属基座电联接。制造打金线的垂直结构半导体芯片封装需要键合两次，一次是把半导体外延晶片键合到支持晶片上，第二次是把垂直结构半导体芯片键合到封装管壳。而本发明的无需打金线的半导体外延薄膜封装只需一次键合，即，把芯片直接倒装焊键合到封装管壳上。
(3)本发明提供低成本的不需要打金线的半导体外延薄膜封装的制造工艺，因为不需要蚀刻任何发光层材料，所以，百分之百地利用发光层材料，简化了从芯片到封装的制造工艺，提高了良品率。至今，任何其它的不需要打金线的垂直结构半导体芯片都需要蚀刻掉部分的发光层材料。
(4)本发明提供低热阻的垂直结构半导体外延薄膜封装：由于半导体外延薄膜直接键合到金属基座上，没有支持衬底及其热阻。
(5)本发明提供的体积小、重量轻、厚度薄的垂直结构半导体外延薄膜封装特别适用于背光源(backlight)和侧面光源(side view)。本发明提供最大的外延薄膜面积对封装管壳面积的比例。一个具体实施例：外延薄膜面积与封装管壳面积是同一量级，例如，
外延薄膜面积∶封装管壳面积≥1∶10。
(6)本发明提供的垂直结构半导体外延薄膜封装的图形化的电极的遮光面积最小，没有遮光的打线焊盘，因此，出光效率较高。
(7)本发明提供高光取出效率的垂直结构半导体外延薄膜封装：由于半导体外延薄膜和/或钝化层的表面粗化或光子晶体结构以及表面层中的沟槽。
(8)本发明提供的垂直结构半导体外延薄膜封装具有垂直结构半导体芯片的全部优点，例如，没有电流拥塞(crowding)，可通过大电流，热传导效率高，抗静电能力提高，等。
(9)本发明提供的垂直结构半导体外延薄膜封装是SMD封装。
本发明和它的特征及效益将在下面的详细描述中更好的展示。
附图说明
图1展示封装管壳列阵的二个具体实施例。
图2展示垂直结构半导体外延薄膜封装的一个具体实施例。
图3展示制造垂直结构半导体外延薄膜封装的方法的一个具体实施例。
图4展示垂直结构半导体外延薄膜封装的图形化电极的多个具体实施例。
图5展示带有沟槽的垂直结构半导体外延薄膜封装的一个具体实施例。
图6展示带有多个半导体外延薄膜的垂直结构半导体外延薄膜封装的具体实施例。
具体实施例和发明的详细描述
虽然本发明的具体实施例将会在下面被描述，但下列各项描述只是说明本发明的原理，而不是局限本发明于下列各项具体化实施实例的描述。
注意下列各项：
(1)图中各部分的比例不代表真实产品的比例。
(2)本发明提供的垂直结构半导体外延薄膜封装的外延薄膜的材料包括，氮化镓基、磷化镓基、镓氮磷基、和氧化锌基材料。其中，氮化镓基材料包括：镓、铝、铟、氮的二元系、三元系、四元系材料。镓、铝、铟、氮的二元系、三元系、四元系材料包括，GaN，GaInN，AlGaInN，AlGaInN，等。磷化镓基材料包括：镓、铝、铟、磷的二元系、三元系、四元系材料。镓、铝、铟、磷的二元系、三元系、四元系材料包括，GaP、GaInP、AlGaInP，InP，等。镓氮磷基材料包括：镓、铝、铟、氮、磷的二元系、三元系、四元系和五元系材料。镓、铝、铟、氮、磷的二元系、三元系、四元系和五元系材料包括，GaNP，AlGaNP，GaInNP，AlGaInNP，等。氧化锌基材料包括，ZnO，等。氮化镓基、磷化镓基、镓氮磷基、和氧化锌基外延薄膜包括：氮化镓基、磷化镓基、镓氮磷基、和氧化锌基LED外延薄膜。氮化镓基外延层的晶体平面包括：c-平面，a-平面，m-平面。
(3)本发明提供的制造垂直结构半导体外延薄膜封装的生产工艺的最后一道工艺步骤是把带有半导体外延薄膜的封装管壳列阵分割为单个垂直结构半导体外延薄膜封装。所以，为了简化画图，在图3展示的工艺的具体实施例的示意图中，以一个封装管壳和一个半导体外延薄膜，展示生产工艺步骤。每个封装管壳包括：绝缘支架，至少一个第一金属基座，至少一个第二金属基座。为简化画图，在图1-5中(除图6外)，每个封装管壳只包括一个第一金属基座和一个第二金属基座。
(4)在垂直结构半导体外延薄膜封装中的半导体外延薄膜和钝化层的表面上，都可以形成粗化结构或光子晶体结构，也可以只在半导体外延薄膜和钝化层之一的表面上形成粗化结构或光子晶体结构。为简化画图，在有些图中，没有画粗化或光子晶体结构(图2，图3a-3c，图3g-3h，图4-6)。
(5)在半导体外延薄膜和钝化层中都可以形成沟槽结构，也可以只在半导体外延薄膜和钝化层之一中形成沟槽结构。为简化画图，在有些图中，没有画沟槽结构(图2，图3，图4h-4p，图6)。在钝化层和/或第一类型限制层上形成沟槽时：沟槽可以只形成在钝化层中；沟槽可以只形成在第一类型限制层中；沟槽可以形成在钝化层和半导体外延薄膜的第一类型限制层的大部分；沟槽也可以穿过钝化层和半导体外延薄膜直到第一金属基座的表面暴露。
(6)钝化层在半导体外延薄膜的上方和在对应的第二金属基座的第一主表面的上方的预定的位置上都有窗口。为了简化画图，图4中没有展示窗口。
(7)绝缘支架的材料包括，绝缘注塑材料(molding compound)，绝缘陶瓷，等。绝缘陶瓷包括氮化铝，氧化铝，等。
图1a和图1b分别展示多边形和圆形封装管壳列阵100和110两个具体实施例。封装管壳列阵100(110)包括多个封装管壳，每个封装管壳包括：绝缘支架101(111)，至少一个第一金属基座102(112)，至少一个第二金属基座103(113)。为简化画图，图1a和图1b中的多边形和圆形封装管壳列阵100和110分别包括9个和4个封装管壳，并且，每个封装管壳只包括一个第一金属基座102(112)和一个第二金属基座103(113)。封装管壳列阵也可以是其它形状。
图2a展示半导体外延薄膜封装的一个具体实施例的顶视图。半导体外延薄膜封装200包括：绝缘支架201，第一金属基座202，第二金属基座203，半导体外延薄膜204，在半导体外延薄膜的上方的预定的位置上的窗口205，在第二金属基座203的第一主表面的上方的预定位置上的窗口206，图形化的电极207。图2a中没有画出钝化层。图形化的电极207把半导体外延薄膜204的表面与第二金属基座203电联接。半导体外延薄膜204的另一个表面与第一金属基座202电联接。因此，半导体外延薄膜204无需通过打金线与外界电源电联接。
图2b展示图2a的半导体外延薄膜封装200的截面图。半导体外延薄膜204层叠在第一金属基座202的第一主表面上。半导体外延薄膜204包括：第一类型限制层204a，活化层204b，第二类型限制层204c。钝化层208在半导体外延薄膜204a的上方有窗口205，在第二金属基座203的第一主表面的上方有窗口206。图形化的电极207包括：层叠在窗口205中的第一类型限制层204a的暴露的表面上的部分207a，层叠在钝化层208的表面上的部分207b，层叠在窗口206中的第二金属基座203的暴露的第一主表面上的部分207c。
一个具体实施例：绝缘支架201的第一主表面与第一金属基座202和第二金属基座203的第一主表面基本上在同一平面，其优势是，便于进行芯片制造工艺。绝缘支架201的第一主表面与第一金属基座202和第二金属基座203的第一主表面也可以不在同一平面。
图2c展示半导体外延薄膜封装200的另一个具体实施例。第一类型限制层204a包括：N类型限制层和N+/N++类型限制层。其中，N+/N++类型限制层层叠在活化层与N类型限制层之间。在形成钝化层208中的窗口时，在N类型限制层中形成位置与形状与钝化层208中的窗口相同的窗口215，直到N+/N++类型限制层暴露。层叠图形化的电极217a在窗口215中的N+/N++类型限制层上，以便减小电阻，提高发光效率。图形化的电极可以有不同的形状，如图4所示。
在图2展示的半导体外延薄膜封装200中，图形化的电极207的层叠在钝化层208上的部分207b和层叠在第二金属基座203上的部分207c的宽度比层叠在半导体外延薄膜204上的部分207a大，其优点是，图形化的电极的可靠性提高，电阻减低，散热效率较高。
图3展示制造垂直结构半导体外延薄膜封装的工艺的一个具体实施例。
图3a展示工艺流程步骤1：制造排列有序的封装管壳列阵(例如，图1所示的封装管壳列阵)。每个封装管壳列阵包括至少一个封装管壳。通常，一个封装管壳列阵包括多个封装管壳，以便于自动化生产。图3a(a)、图3a(b)和图3a(c)分别展示封装管壳的三个具体实施例的截面图，封装管壳包括：第一金属基座302a、302b和302c，第二金属基座303a、303b和303c和绝缘支架301a、301b和301c。第一金属基座302a、302b和302c分别有第一主表面331a、331b和331c和第二主表面332a、332b和332c。第二金属基座303a、303b和303c分别有第一主表面341a、341b和341c和第二主表面342a、342b和342c。绝缘支架301a、301b和301c分别有第一主表面321a、321b和321c和第二主表面322a、322b和322c。绝缘支架301把第一和第二金属基座固定在预定的位置。图3a(b)和图3a(c)展示的封装管壳的截面图中，第一金属基座302b和302c的侧面352b和352c也可以分别作为第一电极；第二金属基座303b和303c的侧面353b和353c也可以分别作为第二电极。封装管壳包括第一主表面和第二主表面，图3a(a)、图3a(b)和图3a(c)展示的封装管壳的第一主表面和第二主表面分别由第一金属基座的第一主表面331a、331b和331c和第二主表面332a、332b和332c、第二金属基座的第一主表面341a、341b和341c和第二主表面342a、342b和342c和绝缘支架的第一主表面321a、321b和321c和第二主表面322a、322b和322c构成。
绝缘支架的一个具体实施例：图3a(a)、图3a(b)和图3a(c)展示的绝缘支架的第一主表面321a、321b和321c分别与第一金属基座的第一主表面331a、331b和331c和第二金属基座的第一主表面341a、341b和341c基本上在同一平面。
图3a(a)所示的第一和第二金属基座的第二主表面332a和342a在绝缘支架的底面(第二主表面322a)。图3a(b)所示的第一和第二金属基座的第二主表面332b和342b被封闭在绝缘支架内。第一和第二金属基座的侧表面352b和353b分别作为第一和第二电极而与外界电源的两个电极电联接。图3a(c)所示的第一和第二金属基座的第二主表面332c和342c在绝缘支架的底面(第二主表面322c)。第一和第二金属基座的侧表面352c和353c分别作为第一和第二电极而与外界电源的两个电极电联接。虽然在其它图中，第一和第二金属基座的第二主表面都在绝缘支架的底面，但是，应当理解为，在其它图中，第一和第二金属基座的侧表面也可以在绝缘支架的侧面而分别作为第一和第二电极。也可以是，一个金属基座的侧表面在绝缘支架的侧面，另一个金属基座的第二主表面在绝缘支架的底面。
图3b展示工艺流程步骤2：倒装焊(flip chip)每个半导体芯片到对应的封装管壳上的第一金属基座的第一主表面上。半导体芯片包括：生长衬底310和外延薄膜304。半导体芯片的外延薄膜304上层叠着导电反射/欧姆/键合层(图中未画出)。半导体芯片的外延薄膜304通过导电反射/欧姆/键合层键合在封装管壳的第一金属基座302的第一主表面上。导电反射/欧姆/键合层具有多层结构；每层的材料是从一组材料中选出，该组材料包括：分布布喇格反射层，金属铝，银，金，锡，镍，铬，钛，铍，及上述的金属的合金，金属的合金包括金锡，银锡，金铍，等。导电反射/欧姆/键合层的功能包括反射、欧姆接触和键合。
图3c展示工艺流程步骤3：剥离半导体芯片的生长衬底310，直到半导体外延薄膜的第一类型限制层304a暴露。剥离半导体芯片的生长衬底的方法随半导体芯片的材料的不同而不同。例如，采用激光方法剥离氮化镓基芯片的蓝宝石生长衬底；采用干/湿蚀刻方法剥离磷化镓基芯片的GaAs生长衬底；采用精密研磨/抛光方法剥离蓝宝石生长衬底和GaAs生长衬底；也可以采用离子注入方法剥离磷化镓基芯片的GaAs生长衬底；或上述方法的组合，例如，先采用精密研磨/抛光方法减薄磷化镓基芯片的GaAs生长衬底，然后，再采用干/湿蚀刻方法剥离磷化镓基芯片的GaAs生长衬底的剩余部分；等。在第一类型限制层304a的表面上形成粗化(或光子晶体)结构361。在第一类型限制层304a中形成沟槽结构362。
图3d展示工艺流程步骤4：层叠钝化层308在封装管壳列阵上。钝化层的结构包括单层或多层，每层的材料可从一组材料中选出，该组材料包括：透明的绝缘的氧化物和透明的绝缘的氮化物；所述的氧化物包括：氧化硅，氧化铝，氧化锌；所述的氮化物包括：氮化硅。在钝化层308的表面上形成粗化(或光子晶体)结构311。在钝化层308和第一类型限制层304a中形成沟槽结构312。为简化画图，图3d没有展示第一类型限制层304a的表面粗化(或光子晶体)结构361；第一类型限制层304a中的沟槽结构362与钝化层308中的沟槽结构312位置相同；下面的图中不再展示粗化(或光子晶体)结构和沟槽结构。
图3e展示工艺流程步骤5：在每个封装管壳的预定的位置，蚀刻钝化层308，在半导体外延薄膜304的第一类型限制层的上方形成窗口305，在第二金属基座303的第一主表面的上方的预定的位置上形成窗口306。蚀刻的方法包括：干法(dry)和湿法(wet)蚀刻。
图3f展示工艺流程步骤6：通过钝化层308上的窗口305和306，层叠图形化的电极到半导体外延薄膜304的第一类型限制层和对应的第二金属基座303的第一主表面上，使的半导体外延薄膜304的第一类型限制层和对应的封装管壳的第二金属基座303的第一主表面电联接。图形化的电极包括：层叠在窗口305中的第一类型限制层304的暴露的表面上的部分307a，层叠在钝化层308的表面上的部分307b，层叠在窗口306中的第二金属基座303的暴露的第一主表面上的部分307c。
然后，分割封装管壳列阵为单个垂直结构半导体外延薄膜封装，分割的方法包括采用激光切割或机械锯分割，等。
图4展示图形化电极的形状的多个具体实施例，包括：单线条，多线条，网格，环，螺旋，多叉，等，使电流分布更均匀和遮挡更少的光。
图4a展示图形化电极的单线条形状：单线条形状的图形化电极407层叠在沿半导体外延薄膜404的长轴方向上并与第二金属基座403的第一主表面电联接，半导体外延薄膜404层叠在第一金属基座402上。
注意：这种形状的半导体外延薄膜和单线条形状的图形化电极特别适合于侧发光光源。
图4b展示图形化电极的单线条形状的另一具体实施例：单线条形状的图形化电极417层叠在沿半导体外延薄膜414的长轴方向上并向两端延伸而与第二金属基座413的第一主表面在两处电联接，半导体外延薄膜414层叠在第一金属基座412上。第二金属基座413呈门形。
图4c展示图形化电极的互相联接的多线条形状：互相联接的多线条形状的图形化电极427层叠在沿半导体外延薄膜424的长轴方向上并与第二金属基座423的第一主表面电联接，半导体外延薄膜424层叠在第一金属基座422上。
图4a、图4b和图4c包括图形化沟槽4013、4113和4213。
图2a展示图形化电极的互相不联接的多线条形状的另一具体实施例。
图4d、图4e、图4f和图4g展示图形化电极的网格形状：网格形状的图形化电极437、447、457和467分别层叠在半导体外延薄膜434、444、454和464上并分别与第二金属基座433、443、453和463的第一主表面电联接，半导体外延薄膜434、444、454和464分别层叠在第一金属基座432、442、452和462的第一主表面上。图形化沟槽4313、4413、4513和4613分别形成在图形化电极437、447、457和467的平行部分之间。
图4h和图4j展示图形化电极的环形状：环形状的图形化电极477和487分别层叠在半导体外延薄膜474和484上并分别与第二金属基座473和483的第一主表面电联接，半导体外延薄膜474和484分别层叠在第一金属基座472和482的第一主表面上。环形状的图形化电极可以是单环或互相联接的多环。
图4k和图4m展示图形化电极的螺旋形状：螺旋形状的图形化电极497和4107分别层叠在半导体外延薄膜494和4104上并分别与第二金属基座493和4103的第一主表面电联接，半导体外延薄膜494和4104分别层叠在第一金属基座492和4102的第一主表面上。
图4n和图4p展示图形化电极的叉形状：叉形状的图形化电极4207和4307分别层叠在半导体外延薄膜4204和4304上并分别与第二金属基座4203和4303的第一主表面电联接，半导体外延薄膜4204和4304分别层叠在第一金属基座4202和4302的第一主表面上。叉形状的图形化电极包括：单叉或互相联接的多叉。
为简化画图，图4k、图4m、图4n和图4p没有展示图形化沟槽。
图4q展示图形化电极的另一多线条形状：多线条形状的图形化电极4407层叠在半导体外延薄膜4404上并与第二金属基座4403的第一主表面电联接，半导体外延薄膜4404层叠在第一金属基座4402上。沟槽4413形成在图形化电极4407的平行部分之间。
图5展示一半导体外延薄膜封装的沟槽的一个具体实施例的顶视图。半导体外延薄膜封装包括：绝缘支架501，第一金属基座502，第二金属基座503，半导体外延薄膜504层叠在第一金属基座502上，图形化的电极507层叠在半导体外延薄膜的上方的预定的位置上的窗口505和第二金属基座的第一主表面的上方的预定的位置上的窗口506中。图5中没有画出钝化层。沟槽513形成在图形化电极4407的之间。
图6a展示半导体外延薄膜封装的一个具体实施例的顶视图。半导体外延薄膜封装包括：绝缘支架601，一个第一金属基座602，八个第二金属基座603a到603h，八个半导体外延薄膜604共同层叠在第一金属基座602上，八个图形化的电极607分别层叠在八个半导体外延薄膜上和对应的八个第二金属基座的第一主表面上。图6a中没有画出钝化层和窗口。当半导体外延薄膜604的表面的第一类型限制层是N类型限制层时，八个半导体外延薄膜604被共阳极控制电路供电。
图6b展示半导体外延薄膜封装的一个具体实施例的顶视图。半导体外延薄膜封装包括：绝缘支架611，六个第一金属基座612a到612f，一个门形第二金属基座613，六个半导体外延薄膜614分别层叠在六个第一金属基座612上，六个图形化的电极617分别层叠在六个半导体外延薄膜614上和一个第二金属基座613的第一主表面上。图6b中没有画出钝化层和窗口。当半导体外延薄膜614的表面的第一类型限制层是N类型限制层时，六个半导体外延薄膜614被共阴极控制电路供电。
注意：图6a和图6b中的半导体外延薄膜，第一金属基座，和第二金属基座的数量可以是多个。可以在钝化层和/或第一类型限制层中形成沟槽。
上面的具体的描述并不限制本发明的范围，而只是提供一些本发明的具体化的例证。因此本发明的涵盖范围应该由权利要求和它们的合法等同物决定，而不是由上述具体化的详细描述和实施实例决定。

Claims (11)

1.一种垂直结构半导体外延薄膜封装，其特征在于，所述的垂直结构半导体外延薄膜封装包括：
一个封装管壳；其中，所述的封装管壳包括：至少一个第一金属基座，至少一个第二金属基座和绝缘支架；所述的第一金属基座和第二金属基座分别包括第一主表面和第二主表面；所述的绝缘支架包括第一主表面和第二主表面；所述的绝缘支架的第一主表面和第二主表面分别与所述的第一金属基座和第二金属基座的第一主表面和第二主表面有相同的方向；所述的封装管壳包括第一主表面和第二主表面；所述的封装管壳的第一主表面和第二主表面分别由所述的第一金属基座、第二金属基座和绝缘支架的第一主表面和第二主表面构成；所述的第一金属基座和第二金属基座互相电绝缘，所述的第一金属基座和第二金属基座将分别与外界电源的两个电极电联接；所述的绝缘支架把所述的第一和第二金属基座固定在预定的位置；
至少一个半导体外延薄膜；所述的半导体外延薄膜包括：第一类型限制层，活化层和第二类型限制层；所述的活化层层叠在所述的第一类型限制层和所述的第二类型限制层之间；
导电反射/欧姆/键合层；所述的导电反射/欧姆/键合层层叠在所述的半导体外延薄膜的第二类型限制层与所述的第一金属基座的第一主表面之间；
一个钝化层；所述的钝化层层叠在所述的封装管壳的第一主表面和所述的半导体外延薄膜的第一类型限制层上；所述的钝化层在所述的半导体外延薄膜的第一类型限制层的上方和所述的对应的第二金属基座的第一主表面的上方的预定的位置上具有窗口；
图形化的电极；其中，所述的图形化的电极通过所述的钝化层在所述的半导体外延薄膜的第一类型限制层上的窗口，层叠在所述的半导体外延薄膜的第一类型限制层上，并向所述的对应的第二金属基座的第一主表面延伸，通过所述的钝化层在所述的对应的第二金属基座的第一主表面的窗口，层叠在所述的对应的第二金属基座的第一主表面上，使得所述的半导体外延薄膜的第一类型限制层通过所述的图形化电极与所述的对应的第二金属基座电联接。
2.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的半导体外延薄膜的材料是从一组材料中选出，该组材料包括：(1)氮化镓基材料，即，元素镓、铝、铟、氮等的二元系、三元系和四元系材料；所述的氮化镓基的二元系、三元系和四元系材料包括，GaN，AlGaN，GaInN，AlGaInN；所述的氮化镓基外延层的晶体平面包括：c-平面，a-平面，m-平面；(2)磷化镓基材料，即，元素镓、铝、铟、磷的二元系，三元系和四元系材料；所述的磷化镓基的二元系、三元系和四元系材料包括，GaP，AlGaP，GaInP，AlGaInP；(3)镓氮磷基材料，即，元素镓、铝、铟、氮、磷等的二元系、三元系、四元系和五元系材料；所述的镓氮磷的二元系、三元系、四元系和五元系材料包括，GaNP，AlGaNP，GaInNP，AlGaInNP；(4)氧化锌基材料，包括，ZnO。
3.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的半导体外延薄膜的第一类型限制层的表面和/或钝化层的表面被粗化或形成光子晶体结构以便提高光取出效率。
4.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的半导体外延薄膜的第一类型限制层和/或钝化层被蚀刻出图形化的沟槽以便提高光取出效率。
5.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的半导体外延薄膜的第一类型限制层是N类型限制层；所述的半导体外延薄膜进一步包括一个N+/N++类型限制层；所述的N+/N++类型限制层层叠在所述的N类型限制层和活化层之间；所述的图形化的电极的底部层叠在所述的N+/N++类型限制层上。
6.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的绝缘支架的材料包括：绝缘注塑材料，陶瓷；所述的陶瓷包括氮化铝，氧化铝。
7.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的导电反射/欧姆/键合层具有多层结构；每层的材料是从一组材料中选出，该组材料包括：分布布喇格反射层，金属铝，银，金，锡，镍，铬，钛，铍，及所述的金属的合金；所述的金属的合金包括金锡，银锡，金铍。
8.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的钝化层具有单层或多层结构；每层的材料是从一组材料中选出，该组材料包括：透明的绝缘的氧化物和透明的绝缘的氮化物；所述的氧化物包括：氧化硅，氧化铝，氧化锌；所述的氮化物包括：氮化硅。
9.权利要求1的垂直结构半导体外延薄膜封装，其特征在于，所述的图形化的电极的形状包括单线条，多线条，网格，多环，螺旋，多叉。
10.一种制造垂直结构半导体外延薄膜封装的工艺方法，其特征在于，所述的工艺步骤包括：
(1)提供封装管壳列阵和半导体芯片；所述的封装管壳列阵包括至少一个封装管壳；每个封装管壳包括：至少一个第一金属基座，至少一个第二金属基座和绝缘支架；
(2)倒装焊每一个半导体芯片到每个封装管壳上的对应的第一金属基座的第一主表面上；
(3)剥离半导体芯片的生长衬底和缓冲层，直到半导体外延层第一类型限制层暴露；
(4)层叠钝化层在封装管壳列阵的每一个封装管壳上；
(5)在预定的位置，蚀刻钝化层，在半导体外延薄膜的第一类型限制层的表面和对应的第二金属基座的第一主表面上的预定的位置形成窗口；
(6)通过钝化层上的窗口，层叠图形化的电极使得半导体外延薄膜的第一类型限制层和对应的封装管壳的第二金属基座电联接；
(8)分割封装管壳列阵为单个垂直结构半导体外延薄膜封装。
11.权利要求10的制造垂直结构半导体外延薄膜封装的工艺方法，其特征在于，所述的工艺方法进一步包括，粗化所述的半导体外延薄膜的第一类型限制层的表面或在第一类型限制层的表面上形成光子晶体结构；粗化所述的钝化层的表面或在钝化层的表面上形成光子晶体结构；在半导体外延薄膜的第一类型限制层上蚀刻出图形化的沟槽；在钝化层中蚀刻出图形化的沟槽。
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