WO2009014195A1 - 半導体装置、半導体装置の製造方法、高キャリア移動度トランジスタおよび発光装置 - Google Patents

半導体装置、半導体装置の製造方法、高キャリア移動度トランジスタおよび発光装置 Download PDF

Info

Publication number
WO2009014195A1
WO2009014195A1 PCT/JP2008/063335 JP2008063335W WO2009014195A1 WO 2009014195 A1 WO2009014195 A1 WO 2009014195A1 JP 2008063335 W JP2008063335 W JP 2008063335W WO 2009014195 A1 WO2009014195 A1 WO 2009014195A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
metal
semiconductor layer
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2008/063335
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Sazawa
Yoshiaki Honda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to CN200880025590.6A priority Critical patent/CN101779273B/zh
Priority to US12/669,164 priority patent/US20100207137A1/en
Publication of WO2009014195A1 publication Critical patent/WO2009014195A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material

Definitions

  • the present invention relates to a semiconductor device, a semiconductor device manufacturing method, a high carrier mobility transistor, and a light emitting device.
  • the present invention relates to a semiconductor device that reduces the contact resistance of an electrode that is ohmic-connected to a semiconductor layer, a method for manufacturing the semiconductor device, a high carrier mobility, and a light emitting device.
  • the contact resistance can be reduced by optimizing the structure of the metal contact and the processing conditions of R TA.
  • the contact resistance increases significantly when deviating from the optimum condition.
  • This document merely discloses optimization conditions under specific conditions for metal contacts with a focus on reducing contact resistance. It is desirable to provide technology for reducing the contact resistance of metal contacts that are not sensitive to manufacturing conditions.
  • a semiconductor layer containing N and Ga, a conductive layer ohmic-connected to the semiconductor layer, and a metal at the interface between the semiconductor layer and the conductive layer there is provided a semiconductor device comprising: a metal distribution region in which is distributed and a metal intrusion region in which a metal atom enters the semiconductor layer.
  • FIG. 1 shows a partial cross section of a semiconductor device 100 according to the present embodiment.
  • FIG. 2 shows an example of a cross section in the manufacturing process of the semiconductor device 100.
  • FIG. 3 shows an example of a cross section in the manufacturing process of the semiconductor device 100.
  • FIG. 4 shows an example of a cross section in the manufacturing process of the semiconductor device 100.
  • FIG. 5 shows an example of a cross section in the manufacturing process of the semiconductor device 100.
  • FIG. 6 shows an example of a cross section in the manufacturing process of the semiconductor device 100.
  • Figure 7 shows the characteristic contact resistance and Ti penetration depth shown in Table 1 as a function of the Au film thickness.
  • FIG. 8 shows the characteristic contact resistance of Example 2 and Examples 5-7 as a function of heat treatment temperature.
  • FIG. 9 shows an EM image obtained by observing the contact portion of the semiconductor device 100 under the manufacturing conditions of the second embodiment.
  • Figure 1 shows a Ti matting image by EDX in the same field of view as the TEM image in Figure 9.
  • Fig. 1 shows a Ga mapping image by EDX in the same field of view as the TEM image in Fig. 9.
  • Fig. 1 shows the A 1 matbing image by EDX in the same field of view as the TEM image in Fig. 9.
  • Figure 1 also shows the TEM image in Comparative Example 1.
  • Fig. 1 shows the Ti mapping image by EDX in the same field of view as the TEM image in Fig. 13
  • Fig. 1 shows a Ga mapping image by EDX in the same field of view as the TEM image in Fig. 1 3
  • Figure 1 shows the A1 mapping image by EDX in the same field of view as the TEM image in Figure 13.
  • FIG. 1 shows a light emitting device 300 as an example of the semiconductor device 100 of the present embodiment.
  • FIG. 1 shows a high carrier mobility transistor 400 as an example of the semiconductor device 100 of this embodiment. Explanation of symbols
  • Second semiconductor layer 108 Conductive layer, 1 1 0 Metal distribution region
  • 300 light emitting device 302 first semiconductor layer, 304 second semiconductor layer
  • FIG. 1 shows a partial cross section of a semiconductor device 100 of the present embodiment.
  • the semiconductor device 100 of the present embodiment may be, for example, an FET (Fi ld E ffe c t T r a n s i s tor), and the cross section shown in FIG. 1 shows, for example, the contact portion of the source or drain of FET.
  • the semiconductor device 100 includes a substrate 102, a first semiconductor layer 104, a second semiconductor layer 106, a conductive layer 108, a metal distribution region 110, and a metal intrusion region 112.
  • Substrate 102 for example, single crystal A 1 2 ⁇ 3 (sapphire), S i C, may be S i, etc., of the single crystal A 1 2 ⁇ 3 isosurface of G a N single crystal Epitakisharu A growth layer may be included.
  • epitaxy growth methods include metal organic vapor phase epitaxy and molecular beam epitaxy.
  • the first semiconductor layer 104 and the second semiconductor layer 106 are examples of semiconductor layers containing N and Ga.
  • the interface between the first semiconductor layer 104 and the second semiconductor layer 106 is an example of a semiconductor heterojunction interface containing N and Ga.
  • the first semiconductor layer 104 and the second semiconductor layer 106 may contain a Group 3 element that forms a mixed crystal by substituting Ga, for example, A1.
  • a second semiconductor layer 1 06, for example A 1 X G a! _ X N (0 ⁇ ⁇ 1) layer can be exemplified.
  • the GaN layer and the A 1 GaN layer can be formed by an epitaxy method such as metal organic chemical vapor deposition or molecular beam epitaxy.
  • the GaN layer and the AlGaN layer may be intrinsic semiconductor layers into which no impurity is introduced, and may be introduced with an impurity of P-type or N-type conductivity.
  • the conductive layer 108 is ohmically connected to the second semiconductor layer 106.
  • the conductive layer 10 8 functions as an ohmic contact electrode of the semiconductor device 100.
  • the conductive layer 108 may be ohmic connected to the first semiconductor layer 104 through the metal intrusion region 112.
  • a 1 can be exemplified as the main component of the conductive layer 108.
  • the conductive layer 108 can be formed by, for example, film formation by metal sputtering or vapor deposition and patterning using a photolithography method.
  • the conductive layer 108 may be, for example, a single layer of A1, or may have a multilayer laminated structure in which a plurality of materials are laminated.
  • a conductive intermediate layer and a cap layer may be formed on the conductive layer 108.
  • the intermediate layer is used as an adhesive layer or compatibility prevention layer between the conductive layer 1 08 and the cap layer, and the cap layer is the conductive layer 1 08. It can function as an antioxidant layer or a ball-up prevention layer.
  • Examples of the intermediate layer include Ni, Ta, Nb, W, Pt, Mo, and Au.
  • the cap layer include Ni, Ta, Nb, W, Pt :, Mo, and Au.
  • the metal distribution region 110 exists at the interface between the second semiconductor layer 106 and the conductive layer 108, and the metal distribution region 110 exists by uniformly distributing metal.
  • An example of the metal distributed in the metal distribution region 110 is Ti. Note that the metal distributed in the metal distribution region 110 does not exist only in the metal distribution region 110, but may exist in the conductive layer 108.
  • the metal intrusion region 1 1 2 exists at least in the second semiconductor layer 1 0 6, and atoms of the same type of metal as the metal distributed in the metal distribution region 1 1 0 intrude into the metal intrusion region 1 1 2. Exist.
  • the metal intrusion region 1 1 2 may also exist in the first semiconductor layer 10 4 through the second semiconductor layer 10 6.
  • the cross-sectional shape of the metal intrusion region 1 1 2 is displayed in a pseudo circle, but is not limited to a circle.
  • the metal intrusion region 112 is formed in the second semiconductor layer 106, which is a semiconductor layer, so that the conductive layer 108, which functions as an ohmic contact electrode, is formed.
  • Contact resistance can be reduced. The effect of reducing the contact resistance is obtained by the physical property of forming the metal intrusion region 1 1 2 and exceeds the effect obtained by optimizing the manufacturing process conditions.
  • Ti can be exemplified as the metal that enters the metal intrusion region 1 1 2.
  • Ti may combine with N contained in the first semiconductor layer 104 or the second semiconductor layer 106 to form TiN. Since T i N has a small work function, T i in the metal intrusion region 1 1 2 constitutes T i N, thereby reducing the barrier between the metal and the semiconductor and further reducing the contact resistance.
  • the metal intrusion region 1 1 2 is an interface between the second semiconductor layer 1 0 6 and the semiconductor layer. It is formed unevenly in parallel planes. Thereby, the contact area between the metal intrusion region 112 and the first semiconductor layer 104 or the second semiconductor layer 106 is increased, and the contact resistance can be reduced.
  • the metal intrusion region 1 1 2 is formed so as to reach a region where the intrusion depth in the second semiconductor layer 10 6 is 6 nm or more. As a result, the contact area of the metal intrusion region 1 1 2 in the semiconductor layer can be increased, and the contact resistance can be reduced.
  • the metal intrusion region 1 1 2 may be formed to reach the junction interface between the first semiconductor layer 10 4 and the second semiconductor layer 10 6, that is, the hetero junction interface.
  • a device such as a high electron mobility transistor that forms a channel by forming a two-dimensional electron gas at the heterojunction interface
  • a low resistance metal intrusion region is formed between the conductive layer 108 and the channel region. 1 1 2 can be connected. As a result, the resistance of the path from the conductive layer 108 to the channel region can be reduced.
  • the metal intrusion region 1 12 may be formed in the second semiconductor layer 106, that is, a region of the semiconductor layer that does not reach the heterojunction interface. For example, when a quantum well is formed by a plurality of heterojunctions, it is possible to suppress scattering of carriers due to intruding metal in the quantum well.
  • More metal may enter the metal intrusion region 1 1 2 than in the conductive layer 1 0 8. Further, the concentration of the metal in the metal intrusion region 1 1 2 may be in a range of a molar fraction of 1% or more and less than 100%. The Ga concentration in the metal intrusion region 1 1 2 may be lower than the Ga concentration in the first semiconductor layer 1 0 4 and the second semiconductor layer 1 0 6 other than the metal intrusion region 1 1 2, for example, 50% It may be formed lower. Metal intrusion area 1 1 2 is surrounded by a group 3 element such as A
  • a group 3 element such as A 1 may be present surrounding the metal intrusion region 1 1 2.
  • the characteristic properties of these metal intrusion regions 1 1 2 are the metal distribution region 1 1 0 and gold It is obtained by forming the genus invasion region 1 1 2 by the following method. That is, a metal layer mainly composed of metal (for example, T i) is formed on the first semiconductor layer 104 and the second semiconductor layer 106. A diffusion prevention layer for preventing diffusion of a metal (for example, ⁇ ⁇ ) constituting the metal layer is formed. Further, a conductive layer 10 8 is formed, and the metal layer, the diffusion prevention layer, and the conductive layer 10 8 are heat-treated. As a result, the metal distribution region 110 and the metal intrusion region 112 are formed. The material constituting the diffusion prevention layer may have a melting point higher than that of the material constituting the conductive layer 108, for example, A1. it can.
  • the second semiconductor layer 106 is formed.
  • the first semiconductor layer 104 and the second semiconductor layer 106 can be formed by an epitaxy method such as a metal organic chemical vapor deposition method or a molecular beam epitaxy method.
  • An example of the film thickness of the first semiconductor layer 104 is 2 m, and an example of the film thickness of the second semiconductor layer 106 is 30 nm.
  • the first semiconductor layer 104 and the second semiconductor layer 106 can be appropriately doped with impurities serving as donors or acceptors depending on the device configuration of the semiconductor device 100, as shown in FIG. 2
  • a patterned resist film 120 is formed on the upper surface of the semiconductor layer 106.
  • the resist film 120 is coated with resist on the entire surface of the second semiconductor layer 106 and patterned by photolithography so that an opening is formed in a region where the conductive layer 108 is formed.
  • a process corresponding to the device configuration of the semiconductor device 100 can be completed before the formation of the resist film 120 for forming the conductive layer 108. For example, processes such as ion implantation and annealing of impurities into the source and drain regions of the FET and formation of the gate electrode are completed. You can end.
  • a metal layer 130, a diffusion prevention layer 1 32, a conductive layer 1 34, an intermediate layer 1 36, and a cap layer 1 38 are sequentially formed.
  • the metal layer 130, the diffusion preventing layer 1 32, the conductive layer 1 34, the intermediate layer 1 36, and the cap layer 1 38 can be formed by, for example, vapor deposition, sputtering, or other metal thin film deposition methods.
  • the metal layer 130 includes a metal that forms the metal distribution region 1 1 0 and the metal intrusion region 1 1 2.
  • the diffusion prevention layer 1 3 2 prevents diffusion of the metal constituting the metal layer 1 30.
  • the conductive layer 1 34 is processed into the conductive layer 108.
  • Ti can be exemplified as a metal mainly constituting the metal layer 130, and a film thickness of the Ti layer can be exemplified as 20 nm.
  • a 1 can be exemplified as a material mainly constituting the conductive layer 134, and a film thickness of the A 1 layer can be exemplified as 180 nm.
  • Ni can be exemplified as a metal mainly constituting the intermediate layer 136, and 25 nm can be exemplified as the film thickness of the Ni layer.
  • Au can be exemplified as a metal mainly constituting the cap layer 138, and the film thickness of the Au film can be exemplified as 30 nm.
  • Ta, Nb, W, Pt, or Mo can be applied as a material for forming the intermediate layer 136 and the cap layer 138.
  • the material constituting the diffusion prevention layer 1 32 has a melting point higher than that of the material constituting the conductive layer 1 34. Since the diffusion preventing layer 1 32 has a higher melting point than the conductive layer 1 34, diffusion of the metal constituting the metal layer 130 into the conductive layer 1 34 can be prevented even when the conductive layer 1 34 is melted.
  • the material mainly constituting the diffusion preventing layer 1 32 include Au, Ag, Cu, W, Mo, Cr, Nb, Pt, Pd, and Si. Of the metals exemplified above, Au Ag, Cu, Pt, Pd, and Si are preferred. Further, Au, Ag, Cu, and Si are more preferable as a material mainly constituting the diffusion prevention layer 132, and Au is particularly preferable.
  • Anti-diffusion layer 1 32 is composed of A u, Ag, Cu, W, Mo, Cr, N It may be any material selected from b, Pt, Pd and S i, or their alloys, or their nitrides or oxides. Among these, any metal or an alloy thereof is preferable.
  • the diffusion prevention layer 1 32 can be formed with a film thickness of 10 nm to 500 nm, preferably 15 nm to 200 nm, more preferably 25 nm to 80 nm.
  • the resist film 120 is peeled off to form a patterned metal layer 140, a diffusion prevention layer 142, a conductive layer 144, an intermediate layer 146, and a cap layer 148.
  • a patterned metal layer 140 As shown in FIG. 5, for example, the resist film 120 is peeled off to form a patterned metal layer 140, a diffusion prevention layer 142, a conductive layer 144, an intermediate layer 146, and a cap layer 148.
  • the patterning by the lift-off method by peeling the resist film 120 is illustrated, but patterning may be performed by dry etching or the like.
  • the diffusion preventing layer 142, the conductive layer 144, the intermediate layer 146, and the cap layer 148 for example, heat treatment by RTA is performed.
  • the metal layer 140 is melted or softened, and the metal constituting the metal layer 140 is diffused into the first semiconductor layer 104 and the second semiconductor layer 106.
  • the diffusion preventing layer 142 exists above the metal layer 140, diffusion of the metal constituting the metal layer 140 in the direction of the conductive layer 144 is suppressed. Therefore, the metal composing the metal layer 140 is diffused in the direction of the first semiconductor layer 104 and the second semiconductor layer 106 under a stronger concentration gradient. As a result, a metal distribution region 110 and a metal intrusion region 112 are formed.
  • the conductive layer 144 is also melted or softened by the heat treatment, and the diffusion preventing layer 14
  • the intermediate layer 146 and the cap layer 148 may be fused so as not to stop the original shape.
  • the conductive layer 108 formed as a result of the heat treatment includes the elements constituting the diffusion prevention layer 142, the intermediate layer 146, and the cap layer 148 in addition to the elements constituting the conductive layer 144. Will be. Even when the intermediate layer 146 and the cap layer 148 are not formed, the semiconductor of this embodiment It is possible to constitute the device 100. In such a case, it goes without saying that the elements constituting the intermediate layer 146 and the cap layer 148 are not included in the conductive layer 108 formed as a result of the heat treatment.
  • the heat treatment can be performed in a temperature range of 65 Ot: or more and 900 or less, preferably a temperature range of 750 or more and 900 or less, and more preferably a temperature range of 790 or more and 870 or less.
  • Examples of the heat treatment conditions in this embodiment include a nitrogen atmosphere, a heat treatment temperature of 800 t: and a treatment time of 30 seconds.
  • Table 1 shows the evaluation results of the contact resistance of the contact portion in the semiconductor device 100 manufactured as described above.
  • the contact resistance was evaluated by changing the film thickness of the Au layer which is the diffusion prevention layer 142 (diffusion prevention layer 1 32).
  • the cross section of the contact portion in each example is observed with TEM (Transmission Electron Microscope) and EDX (Energy Dispersive X-rayspectrometer), and the size of the metal intrusion region 1 12 is determined as T i. The depth of penetration was evaluated.
  • Table 1 Metal film thickness (nm) Characteristic contact resistance Ti penetration depth
  • Example 1 Ti Au Al Ni Au ( ⁇ / cm 2 ) (rm) Example 1 20 60 180 25 30 6.9X 10— 6 240 Example 2 20 30 180 25 30 7.4X 10— 6 222 Example 3 20 20 180 25 30 1 ⁇ 2 ⁇ 10- 5 93 example 4 20 10 180 25 30 2.9X 10- 5 unevaluated Comparative example 1 20 one 180 25 30 5.9X 10- 5 5 or less
  • the thickness of the Ti layer which is the metal layer 140 (metal layer 130)
  • the thickness of the A1 layer which was the conductive layer 144 (conductive layer 134) was 180 nm.
  • the thickness of the Ni layer as the intermediate layer 146 was 25 nm
  • the thickness of the Au layer as the cap layer 148 was 30 nm
  • the thickness of the Au layer which is the diffusion prevention layer 142 is 60 nm in Example 1, 30 nm in Example 2, and 2 in Example 3.
  • Example 4 it was 10 nm.
  • the heat treatment was an RTA treatment in a nitrogen atmosphere, 800T: 30 seconds.
  • the contact resistance was evaluated by two-terminal probing using the TLM (T ran sm s s i o n L ine Mode 1) method.
  • the Ti intrusion depth is determined by identifying a region with a high Ti concentration as a metal intrusion region 1 12 from cross-sectional observation by TEM and observation of a Ti profile by EDX in the same field of view. It was evaluated as the reach distance in the depth direction. Further, as Comparative Example 1, a layer without the diffusion prevention layer 142 (diffusion prevention layer 1 32) was prepared and evaluated in the same manner as in the example.
  • Figure 7 shows the characteristic contact resistance and Ti penetration depth shown in Table 1 as a function of the Au film thickness. Characteristic contact resistance is expressed logarithmically. In Fig. 7, the black square plot shows the measured value of the logarithmic characteristic contact resistance, and the black circle plot shows the measured value of the Ti penetration depth. X represents the characteristic contact resistance value of Comparative Example 1.
  • the solid line 202 and the solid line 204 indicate the logarithmic characteristic contact resistance experimental line, and the broken line 206 indicates the Ti penetration depth experimental curve.
  • the characteristic contact resistance decreases as the thickness of the Au layer which is the diffusion prevention layer 142 (diffusion prevention layer 1 32) increases. It can also be seen that the Ti penetration depth increases as the A u film thickness increases. This result directly shows the effect of diffusion prevention layer 1 42 (diffusion prevention layer 1 32) on the reduction of contact resistance. i It shows that the characteristic contact resistance decreases as the penetration depth increases.
  • Fig. 7 show that the contact resistance can be reduced to about half that of Comparative Example 1 with an Au film thickness of about 10 nm. A large contact resistance reduction effect is obtained when the Au film thickness is 10 nm or more. It is shown that.
  • the experimental straight lines 202 and 204 indicate that there is an inflection point of the logarithmic characteristic contact resistance when the Au film thickness is in the range of 20 to 30 nm. This seems to suggest that the mechanism of contact resistance reduction is changing.
  • the same suggestion can be seen from the fact that the experimental curve indicated by the broken line 206 is inflected around the Au film thickness of 30 nm. In other words, even if the Au film thickness is increased far beyond 60 nm, a large reduction in contact resistance is difficult to expect.
  • the film thickness of the Au layer which is the diffusion prevention layer 142 (diffusion prevention layer 1 32) should be 10 nm or more, preferably 25 nm or more.
  • the upper limit of the thickness is preferably 500 nm or less in consideration of ease of processing. Considering that the effect of reducing contact resistance is reduced when the Au film thickness is 30 nm or more, and further considering the ease of processing, the upper limit value of the Au film thickness is more preferably 200 nm or less or 80 nm or less. .
  • Table 2 shows the evaluation results of the contact resistance of the contact portion in the semiconductor device 100 in which the manufacturing conditions of the semiconductor device 100 other than the heat treatment temperature are the same as in Example 2.
  • the heat treatment temperatures of Example 5, Example 6, and Example 7 were set to 750, 850 :, and 900T :, respectively.
  • FIG. 8 shows the characteristic contact resistance of Example 2 and Examples 5-7 as a function of heat treatment temperature.
  • the black circle plot shows the measured value, and the solid line shows the experimental curve.
  • Figure 8 shows that there is an optimum heat treatment temperature that reduces the characteristic contact resistance.
  • the heat treatment temperature is preferably in the range of 75 0 to 90 0 ⁇ , more preferably in the range of 7 90 to 8 70. Table 3
  • Example 8 is a semiconductor manufactured under the same manufacturing conditions as in Example 1 using a substrate (Epitaxial substrate for HEMT) on which an A 1 GaN layer having a composition of 0.465 is formed. This is an example of the device 100.
  • the epitaxy substrate for HEM T can be obtained, for example, as an A 1 G aNZG aN epoxy wafer (product name) from NTT Advanced Technology Corporation.
  • Example 9 is an example of a semiconductor device 100 fabricated using a substrate (HEMT epitaxial substrate) on which an A 1 GaN layer having a composition of 0.24 is formed under the same manufacturing conditions as in Example 1. It is.
  • Example 10 is an example of a semiconductor device 100 that is manufactured under the same manufacturing conditions as Example 1 using an epitaxial substrate with zero A 1 composition.
  • the epitaxial substrate of Example 10 was n-type conductivity type.
  • the concentration of Si giving n-type was controlled to 2.0 X 10 18 cm- 3 . —
  • the characteristic contact resistance according to the TLM (Tran Sm i ss i o n Line Model 1) method was evaluated by 4-terminal probing.
  • the Ti intrusion depth is determined by identifying a region with a high Ti concentration as a metal intrusion region 1 12 from cross-sectional observation by TEM and observation of a Ti profile by EDX in the same field of view. The reach distance in the depth direction was evaluated.
  • Comparative Example 2 a semiconductor device was fabricated under the same manufacturing conditions as in Comparative Example 1 in Table 1 using a substrate with an A 1 GaN layer with an A 1 composition of 0.465 (epitaxial substrate for HE MT) did.
  • Comparative Example 3 a semiconductor device was fabricated under the same manufacturing conditions as Comparative Example 1 in Table 1 using an epitaxial substrate having a zero A1 composition.
  • the epitaxy substrate of Comparative Example 3 was of n-type conductivity as in Example 10. Comparative Example 2 and Comparative Example 3 were evaluated in the same manner as in Examples 8-10.
  • a 1 G a N layer substrate with an A 1 composition of 0.35 or more (EPMT for HEMT) (Chiral substrate) is expected to be a practically advantageous substrate because of its wide-band gap, but it is expected that the contact resistance will increase.
  • the technology of this embodiment as shown in Example 8 of Table 3, even if a substrate (an HEMT epitaxial substrate) on which an A 1 GaN layer having an A 1 composition of 0.35 or more is used, The resistance value can be reduced to the same level as that of the conventional semiconductor device 100 having the A 1 composition of about 0.24 shown in the ninth embodiment.
  • the resistance value is about the same as the conventional semiconductor device 100 with an A 1 composition of about 0.24. It can be expected that it can be reduced. That is, the technique of the present embodiment can realize both a wide band gap and an ohmic connection with a low contact resistance.
  • Example 1 and Comparative Example 1 Example 10 and Comparative Example 3 with 8 1 compositions of 0.465, 0.24, and 0, respectively.
  • the following matters can be considered. That is, the comparison of eight 1 composition and actual ⁇ 8 of 0.465 and Comparative Example 2, 2 times 10 than the contact resistance of the contact resistance Comparative Example 2 Example 8 small, A 1 composition
  • the contact resistance of Example 1 is about 10 to 1 times smaller than the contact resistance of Comparative Example 1.
  • Comparative Example 3 is about 0.8 times smaller than the contact resistance.
  • FIG. 9 shows a TEM image of the contact portion of the semiconductor device 100 observed under the manufacturing conditions of Example 2. Since the boundary between the first semiconductor layer 104 and the second semiconductor layer 106 is difficult to read, it is labeled as the same region, but the second semiconductor layer 106 is formed above the first semiconductor layer 104. . A conductive layer 108 is formed on the second semiconductor layer 106. An interface IF is formed at the boundary between the second semiconductor layer 106 and the conductive layer 108.
  • Figure 10 shows a Ti matting image by EDX in the same field of view as the TEM image in Figure 9. The higher the Ti density, the more white it is displayed. From FIG. 9, it can be seen that the white area at the interface IF between the second semiconductor layer 106 and the conductive layer 108, that is, the metal distribution region 1
  • the metal intrusion region 112 is unevenly formed on the plane to which the interface IF belongs.
  • Figure 11 shows a Ga mapping image by EDX in the same field of view as the TEM image in Figure 9. The higher the Ga concentration, the more white it is displayed. From Figure 1 1, the metal intrusion area 1 1
  • the Ga concentration in the region where 2 is formed decreases.
  • the decrease in the Ga concentration in the metal intrusion region 1 12 in Example 2 is measured to be reduced to 10 to 43% compared to the region that is not the metal intrusion region 1 12.
  • Figure 12 shows an A1 matbing image by EDX in the same field of view as the TEM image in Figure 9. The higher the A 1 density is, the more white it is displayed. From Fig. 12, the metal intrusion area 1 1
  • FIG. 13 shows a TEM image in Comparative Example 1.
  • the symbols are displayed separately.
  • a conductive layer 108 is formed on the second semiconductor layer 106, and an interface IF is formed at the boundary between the second semiconductor layer 106 and the conductive layer 108.
  • Figure 14 shows a Ti mapping image by EDX in the same field of view as the TEM image of Figure 13. The higher the Ti density, the more white it is displayed. In Comparative Example 1, it can be seen that the metal intrusion region 112 as shown in FIG. 10 is not formed. This also strongly supports that the reduction in contact resistance is due to the formation of the metal intrusion region 112. Note that the penetration depth of Ti in Comparative Example 1 is observed to be 5 nm or less.
  • Example 2 in Comparative Example 1, a region with a high Ti concentration is formed in the conductive layer 108.
  • the region having a high Ti concentration is formed not in the conductive layer 108 but in the first semiconductor layer 104 and the second semiconductor layer 106. That is, in Example 2, more Ti exists in the first semiconductor layer 104 and the second semiconductor layer 106 than in the conductive layer 108. 14 and 10 are compared, the presence of the Au layer as the diffusion prevention layer 142 (diffusion prevention layer 1 32) suppresses the diffusion of Ti into the conductive layer 108, while the first Ti It can be seen that implantation into the semiconductor layer 104 and the second semiconductor layer 106 occurs.
  • Figure 15 shows an EDX Ga mapping image in the same field of view as the TEM image in Figure 13.
  • the higher the Ga concentration the more white the image is displayed.
  • Figure 16 shows an A1 mapping image by EDX in the same field of view as the TEM image of Figure 13.
  • FIG. 15 and FIG. 16 it can be seen that no elemental profile characteristic to the metal intrusion region 1 1 2 as shown in FIG. 1 1 and FIG. 1 2 is displayed.
  • the metal distribution region 1 1 0 and the metal intrusion region 1 1 are formed in the contact portion with the semiconductor layer below the conductive layer 1 08. 2 is formed.
  • the contact resistance of the contact portion is significantly reduced.
  • This effect is obtained by forming a characteristic conductive region called the metal intrusion region 1 1 2 at the interface between the semiconductor and the conductive layer (electrode). By optimizing the heat treatment conditions, etc. Needless to say, it also includes the possibility of reducing contact resistance.
  • FIG. 17 shows a light emitting device 300 as an example of the semiconductor device 100 of the present embodiment.
  • the light emitting device 300 includes a first semiconductor layer 3 0 2, a second semiconductor layer 3 0 4, a third semiconductor layer 3 0 6, an electrode 3 0 8, a metal distribution region 3 1 0, and a metal intrusion region 3 1 2 Transparent electrode 3 1 4 and contact pad 3 1 6 are provided.
  • the first semiconductor layer 30 2 may be an n-type semiconductor layer including N and Ga, for example, as the first conductivity type
  • the second semiconductor layer 3 0 4 may be the first semiconductor layer 3 0 It may be, for example, an n-type semiconductor layer containing N and Ga that forms a heterojunction.
  • the second semiconductor layer 30 4 generates radiated light due to carrier recombination.
  • the third semiconductor layer 30 06 may be, for example, a p-type semiconductor layer that includes N and Ga and forms a second heterojunction with the second semiconductor layer 30 04, for example, as a second conductivity type.
  • the electrode 3 0 8 is in ohmic connection with the first semiconductor layer 3 0 2.
  • the metal distribution region 3 10 is present by distributing metal, for example, Ti, at the interface between the first semiconductor layer 30 2 and the electrode 3 08.
  • the metal intrusion region 3 1 2 exists when a metal, for example, Ti enters the first semiconductor layer 3 0 2.
  • the transparent electrode 3 1 4 is formed in contact with the third semiconductor layer 3 0 6, and the contact pad 3 1 6 is in contact with the transparent electrode 3 1 4.
  • the light emitting device 30 0 causes recombination of carriers in the second semiconductor layer 30 4 by flowing a current between the electrode 3 0 8 and the transparent electrode 3 1 4, thereby emitting light.
  • a metal distribution region 3 10 and a metal intrusion region 3 12 are formed between the electrode 3 0 8 and the first semiconductor layer 3 0 2. For this reason, the contact resistance of the ohmic contact can be reduced.
  • consumption Reduction of electric power, reduction of heat generation, and improvement of luminous efficiency are required, and the effect of satisfying these requirements can be expected by reducing the contact resistance.
  • an electrode similar to the electrode 3 0 8 can be configured.
  • the electrode replacing the transparent electrode 3 14 may be in ohmic contact with the third semiconductor layer 30 6, and at the interface between the electrode replacing the transparent electrode 3 14 and the third semiconductor layer 3 06.
  • a metal distribution region may be formed.
  • Ti may enter the third semiconductor layer 3 06 to form a metal intrusion region.
  • the metal intrusion region 3 1 2 may be formed to reach the interface of the first heterojunction or the second heterojunction.
  • FIG. 18 shows a high carrier mobility transistor 400 as an example of the semiconductor device 100 according to this embodiment.
  • the high carrier mobility transistor 400 includes a substrate 40 2, a buffer layer 4 0 4, a non-doped semiconductor layer 4 0 6 formed on an upper layer of the substrate 4 0 2 and containing N and Ga, and a non-doped semiconductor layer
  • the band gap is larger than that of 40 6, and the doped semiconductor layer 4 0 8 is doped with an impurity that forms a heterojunction with the non-doped semiconductor layer 4 0 6, and the non-doped semiconductor layer 4 0 6 and the doped half
  • Source electrode 4 1 2 that is in an ohmic connection with the drain electrode
  • a drain electrode 4 1 8 that is in an ohmic connection
  • the metal distribution region 4 1 4 and the metal intrusion region 4 1 6 are formed at the interface between the source electrode 4 1 2 and the doped semiconductor layer 4 0 8. It is formed.
  • a metal distribution region 4 20 and a metal intrusion region 4 2 2 are formed at the interface between the drain electrode 4 1 8 and the doped semiconductor layer 4 0 8.
  • the on-resistance between the source and drain can be reduced.
  • the reduction of the on-resistance is particularly effective in ensuring high frequency operation.
  • the metal intrusion region 4 16 and the metal intrusion region 4 2 2 may be formed to reach the channel region 4 10.
  • the semiconductor device which reduces the contact resistance of the electrode ohmic-connected to a semiconductor layer, the manufacturing method of a semiconductor device, a high carrier mobility transistor, and a light-emitting device are provided.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本発明は半導体装置、半導体装置の製造方法、高キャリア移動度トランジスタおよび発光装置を提供する。半導体装置は、ＮおよびＧａを含む半導体層と、前記半導体層にオーミック接続される導電層と、前記半導体層と前記導電層との界面に金属が分布して存在する金属分布領域と、前記半導体層に前記金属の原子が進入して存在する金属侵入領域と、を備える。

Description

明 細 書 半導体装置、 半導体装置の製造方法、 高キャリア移動度トランジスタおよび 発光装置 技術分野
本発明は、 半導体装置、 半導体装置の製造方法、 高キャリア移動度トランジ スタおよび発光装置に関する。 特に、 本発明は、 半導体層にォーミック接続さ れる電極の接触抵抗を低減する半導体装置、 半導体装置の製造方法、 高キヤリ ァ移動度卜ランジス夕および発光装置に関する。 背景技術
B. Jacob 他著、 「0pt imisat ion of the Ti/Al/ i/Au ohmic contact on AlGaN/GaN FET structuresj> Journal of Crystal Growth, 241 巻、 2002 年、 PI 5-18 は、 A 1 G aNおよび G aNの半導体構造を有する電界効果卜ランジ ス夕において、 金属電極のコンタクト抵抗を低減する金属膜組成、 金属膜厚お よびァニールの条件を開示する。 当該文献によれば、 金属膜組成として T i、 Aし N iおよび Auの積層構造を採用して、 各層の膜厚を各々 30 nm、 1 80 nm、 40 nmおよび 1 50 nmとする。 そして、 窒素ガス雰囲気におけ る RTA (R a p i d Th e rma l A n n e a 1 i n g ) 処理を 900 °C、 30秒の条件で実行することにより、 7. 3 X 1 0— 7Ω cm2の特性接触 抵抗が得られたと報告している。 発明の開示
前記文献に開示の技術によれば、 金属コンタク卜の構造および R T Aの処理 条件を最適化することにより接触抵抗の低減を実現できる。 しかし、 同文献に も開示の通り、 最適条件からずれると接触抵抗は著しく増大する。 同文献は、 あくまでも接触抵抗低減を中心観点とした金属コンタク卜の特定条件下におけ る最適化条件を開示しているに過ぎない。 製造条件に敏感でない金属コンタク 卜の接触抵抗低減技術の提供が望まれる。
上記課題を解決するために、 本発明の第 1の形態においては、 Nおよび G a を含む半導体層と、 半導体層にォーミック接続される導電層と、 半導体層と導 電層との界面に金属が分布して存在する金属分布領域と、 半導体層に金属の原 子が侵入して存在する金属侵入領域と、 を備える半導体装置を提供する。
なお、 上記の発明の概要は、 本発明の必要な特徴の全てを列挙したものでは ない。 また、 これらの特徴群のサブコンビネーションもまた発明となりうる。 図面の簡単な説明
図 1は、 本実施形態の半導体装置 1 0 0の一部断面を示す。
図 2は、 半導体装置 1 0 0の製造工程における断面の一例を示す。
図 3は、 半導体装置 1 0 0の製造工程における断面の一例を示す。
図 4は、 半導体装置 1 0 0の製造工程における断面の一例を示す。
図 5は、 半導体装置 1 0 0の製造工程における断面の一例を示す。
図 6は、 半導体装置 1 0 0の製造工程における断面の一例を示す。
図 7は、 表 1に示す特性接触抵抗および T i進入深さを A u膜厚の関数として 示す。
図 8は、 実施例 2および実施例 5〜 7の特性接触抵抗を熱処理温度の関数とし て示す。 図 9は、 実施例 2の製造条件による半導体装置 1 00のコンタクト部分を観察 した EM像を示す。
図 1 ま、 図 9の TEM像と同一視野での EDXによる T iマツビング像を示 す。
図 1 ま、 図 9の TEM像と同一視野での EDXによる G aマツピング像を示 す。
図 1 ま、 図 9の TEM像と同一視野での EDXによる A 1マツビング像を示 す。
図 1 ま、 比較例 1における TEM像を示す。
図 1 ま、 図 1 3の TEM像と同一視野での EDXによる T iマツピング像を 示す
図 1 ま、 図 1 3の TEM像と同一視野での EDXによる G aマッピング像を 示す
図 1 ま、 図 13の TEM像と同一視野での EDXによる A 1マッピング像を 示す
図 1 ま、 本実施形態の半導体装置 100の一例としての発光装置 300を示 す。
図 1 ま、 本実施形態の半導体装置 100の一例としての高キャリア移動度ト ランジス夕 400を示す。 符号の説明
100 半導体装置、 102 基板、 1 04 第 1半導体層
1 06 第 2半導体層 108 導電層、 1 1 0 金属分布領域
1 12 金属侵入領域 120 レジスト膜、 1 30 金属層
1 32 拡散防止層、 1 34 導電層、 1 36 中間層 1 38 キャップ層、 140 金属層、 142 拡散防止層
144 導電層、 146 中間層、 148 キャップ層
300 発光装置、 302 第 1半導体層、 304 第 2半導体層
306 第 3半導体層、 308 電極、 310 金属分布領域
3 12 金属侵入領域、 3 14 透明電極、 3 16 コンタクトパッド
400 高キャリア移動度トランジスタ、 402 基板
404 バッファ層、 406 ノンドープ半導体層
408 ド一プド半導体層、 410 チャネル領域、
412 ソース電極、 414 金属分布領域、 41 6 金属侵入領域 418 ドレイン電極、 420 金属分布領域、 422 金属侵入領域 424 ゲート電極 発明を実施するための最良の形態
以下、 発明の実施の形態を通じて本発明を説明するが、 以下の実施形態は特 許請求の範囲にかかる発明を限定するものではない。 また、 実施形態の中で説 明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限ら ない。
図 1は、 本実施形態の半導体装置 100の一部断面を示す。 本実施形態の半 導体装置 100はたとえば FET (F i e l d E f f e c t T r a n s i s t o r) であってよく、 図 1に示す断面は、 たとえば F ETのソースあるい はドレインのコンタクト部分を示す。 半導体装置 100は、 基板 1 02、 第 1 半導体層 104、 第 2半導体層 1 06、 導電層 1 08、 金属分布領域 1 10お よび金属侵入領域 1 12を備える。
基板 102は、 たとえば単結晶 A 12〇3 (サファイア） 、 S i C、 S i等で あってよく、 これら単結晶 A 12〇3等の表面に G a N単結晶のェピタキシャル 成長層を含んでもよい。 ェピタキシャル成長法として、 たとえば有機金属気相 成長法、 分子線ェピタキシャル成長法を例示できる。
第 1半導体層 1 04および第 2半導体層 106は、 Nおよび G aを含む半導 体層の一例である。 第 1半導体層 104および第 2半導体層 106の界面は、 Nおよび G aを含む半導体のヘテロ接合界面の一例である。 第 1半導体層 10 4および第 2半導体層 106には、 G aと置換して混晶を構成する 3族元素、 たとえば A 1が含まれてもよい。 具体的には、 第 1半導体層 104および第 2 半導体層 1 06として、 A l xG a i— XN (0≤x≤ 1) で表される半導体層 が挙げられる。 第 1半導体層 104として、 たとえば G a N層 （上式で x=0 ) が例示できる。 第 2半導体層 1 06として、 たとえば A 1 XG a !_XN (0 <χ<1) 層が例示できる。
G aN層および A 1 G aN層は、 たとえば有機金属気相成長法または分子線 ェピタキシャル成長法等のェピタキシャル成長法により形成できる。 GaN層 および A l GaN層は、 不純物が導入されない真性半導体層であってよく、 P 型または N型の伝導型となる不純物が導入されてもよい。
導電層 108は、 第 2半導体層 1 06にォーミック接続される。 導電層 1 0 8は、 半導体装置 100のォーミックコンタクト電極として機能する。 また、 導電層 1 08は、 金属侵入領域 1 12を介して第 1半導体層 104にォーミッ ク接続されてもよい。 導電層 108の主成分として A 1を例示できる。 導電層 108は、 たとえば金属のスパッタリングあるいは蒸着による膜形成とフォト リソグラフィ法を用いたパターニングにより形成できる。
導電層 108は、 たとえば A 1の単一層であってもよく、 複数の材料が積層 された多層積層構造であってもよい。 たとえば導電層 1 08の上層に、 導電性 の中間層およびキャップ層が形成されてもよい。 中間層は、 導電層 1 08とキ ヤップ層との間の接着層または相溶防止層として、 キャップ層は導電層 1 08 の酸化防止層またはボールアップ防止層として機能させることができる。 中間 層として、 N i 、 T a、 N b、 W、 P t、 M oあるいは A uを例示できる。 キ ヤップ層として、 N i 、 T a、 N b、 W、 P t：、 M oあるいは A uを例示でき る。
金属分布領域 1 1 0は、 第 2半導体層 1 0 6と導電層 1 0 8との界面に存在 して、 金属分布領域 1 1 0には、 金属が均一に分布して存在する。 金属分布領 域 1 1 0に分布する金属として、 T iが例示できる。 なお、 金属分布領域 1 1 0に分布する金属は、 金属分布領域 1 1 0にだけ存在するわけではなく、 導電 層 1 0 8にも存在してよい。
金属侵入領域 1 1 2は、 少なくとも第 2半導体層 1 0 6に存在して、 金属侵 入領域 1 1 2には、 金属分布領域 1 1 0に分布する金属と同種の金属の原子が 侵入して存在する。 金属侵入領域 1 1 2は、 第 2半導体層 1 0 6を貫通して第 1半導体層 1 0 4にも存在してよい。 なお、 図 1において金属侵入領域 1 1 2 の断面形状を擬似的に円形で表示するが、 円形には限られない。
本実施形態の半導体装置 1 0 0では、 半導体層である第 2半導体層 1 0 6に 金属侵入領域 1 1 2が形成されるので、 ォ一ミックコンタク卜電極として機能 する導電層 1 0 8のコンタクト抵抗を低減できる。 当該コンタクト抵抗の低減 効果は、 金属侵入領域 1 1 2の形成という物理的な性状によって得られるもの であり、 製造プロセス条件の最適化等によって得られる効果を超越する。
金属侵入領域 1 1 2に侵入する金属として T iを例示できる。 T iは、 第 1 半導体層 1 0 4または第 2半導体層 1 0 6に含まれる Nと化合して T i Nを構 成してもよい。 T i Nは仕事関数が小さいから、 金属侵入領域 1 1 2内の T i が T i Nを構成することにより、 金属と半導体の間の障壁を低減して、 さらに コンタクト抵抗を低減できる。
金属侵入領域 1 1 2は、 半導体層である第 2半導体層 1 0 6における界面と 平行な面内において不均一に形成されている。 これにより、 金属侵入領域 1 1 2と第 1半導体層 1 0 4または第 2半導体層 1 0 6との接触面積が大きくなり 、 コンタクト抵抗を低減できる。 また、 金属侵入領域 1 1 2は、 第 2半導体層 1 0 6における侵入深さが 6 n m以上の領域に達して形成されている。 これに より、 金属侵入領域 1 1 2の半導体層内における接触面積を増大して、 コンタ クト抵抗を低減できる。
金属侵入領域 1 1 2は、 第 1半導体層 1 0 4と第 2半導体層 1 0 6との接合 界面つまりへテロ接合界面に達して形成されてもよい。 当該へテロ接合界面に 2次元電子ガスを形成してチャネルとする高電子移動度トランジスタのような デバイスに適用すれば、 導電層 1 0 8とチャネル領域との間を低抵抗の金属侵 入領域 1 1 2で接続できる。 その結果、 導電層 1 0 8からチャネル領域に至る 経路の抵抗を低減できる。
金属侵入領域 1 1 2は、 当該へテロ接合界面に達しない半導体層の領域つま り第 2半導体層 1 0 6に形成されてもよい。 たとえば複数のへテロ接合によつ て量子井戸を形成する場合に、 当該量子井戸内での侵入金属によるキャリアの 散乱を抑制できる。
金属侵入領域 1 1 2に侵入する金属は、 導電層 1 0 8に比較して金属侵入領 域 1 1 2に多く存在してよい。 また、 金属侵入領域 1 1 2における金属の濃度 は、 モル分率 1 %以上 1 0 0 %未満の範囲であってよい。 金属侵入領域 1 1 2 における G aの濃度は、 金属侵入領域 1 1 2以外の第 1半導体層 1 0 4および 第 2半導体層 1 0 6における G aの濃度より低くてよく、 たとえば 5 0 %以上 低く形成されてよい。 金属侵入領域 1 1 2は、 その周囲に 3族元素たとえば A
1が存在してよい。 つまり第 1半導体層 1 0 4および第 2半導体層 1 0 6おい て金属侵入領域 1 1 2を囲んで 3族元素たとえば A 1が存在してよい。
これら金属侵入領域 1 1 2の特徴的な性状は、 金属分布領域 1 1 0および金 属侵入領域 1 1 2が以下のような方法によって形成されることにより得られる 。 すなわち、 第 1半導体層 1 0 4および第 2半導体層 1 0 6の上層に金属 （た とえば T i ) を主成分とする金属層を形成する。 当該金属層を構成する金属 （ たとえば Τ Π の拡散を防止する拡散防止層を形成する。 さらに導電層 1 0 8 を形成して、 金属層、 拡散防止層および導電層 1 0 8を熱処理することにより 金属分布領域 1 1 0および金属侵入領域 1 1 2が形成される。 拡散防止層を構 成する材料は、 導電層 1 0 8を構成する材料たとえば A 1の融点より高い融点 を有することができる。
図 2〜図 6は、 半導体装置 1 0 0の製造工程における断面の一例を示す。 図 2に示すように、 たとえばサファイアで例示される基板 1 0 2上に、 たとえば G a Nで例示される第 1半導体層 1 0 4を形成した後に、 さらにたとえば A 1 G a Nで例示される第 2半導体層 1 0 6を形成する。 第 1半導体層 1 0 4およ び第 2半導体層 1 0 6は、 有機金属気相成長法、 分子線ェピタキシャル成長法 等のェピタキシャル成長法により形成できる。 第 1半導体層 1 0 4の膜厚とし てたとえば 2 mが、 第 2半導体層 1 0 6の膜厚として 3 0 n mが例示できる 。 第 1半導体層 1 0 4および第 2半導体層 1 0 6には、 半導体装置 1 0 0のデ バイス構成に応じて、 適宜ドナーまたはァクセプ夕となる不純物を導入できる 図 3に示すように、 第 2半導体層 1 0 6の上面にパ夕一ニングされたレジス 卜膜 1 2 0を形成する。 レジスト膜 1 2 0は、 第 2半導体層 1 0 6上の全面に レジストを塗布して、 導電層 1 0 8を形成する領域に開口が形成されるようフ オトリソグラフィによりパターニングする。 なお、 導電層 1 0 8を形成するた めのレジスト膜 1 2 0の形成前に、 半導体装置 1 0 0のデバイス構成に応じた プロセスを完了できる。 たとえば F E Tのソース領域およびドレイン領域への 不純物のイオン打ち込みおよびァニール、 ゲート電極の形成等のプロセスを完 了してよい。
図 4に示すように、 レジスト膜 1 20を形成した第 2半導体層 1 06の上面 に、 金属層 1 30、 拡散防止層 1 32、 導電層 1 34、 中間層 1 36およびキ ヤップ層 1 38を順次形成する。 金属層 130、 拡散防止層 1 32、 導電層 1 34、 中間層 1 36およびキャップ層 1 38は、 たとえば蒸着法、 スパッタリ ング法その他の金属薄膜堆積法により形成できる。 金属層 1 30は、 金属分布 領域 1 1 0および金属侵入領域 1 1 2を形成する金属を含む。 拡散防止層 1 3 2は、 金属層 1 30を構成する金属の拡散を防止する。 導電層 1 34は、 加工 されて導電層 1 08になる。
金属層 1 30を主に構成する金属として T iが例示でき、 T i層の膜厚とし て 20 nmが例示できる。 導電層 1 34を主に構成する材料として A 1が例示 でき、 A 1層の膜厚として 180 nmが例示できる。 中間層 136を主に構成 する金属として N iが例示でき、 N i層の膜厚として 25 nmが例示できる。 キャップ層 1 38を主に構成する金属として Auが例示でき、 Au膜の膜厚と して 30 nmが例示できる。 なお、 中間層 1 36およびキャップ層 1 38を構 成する材料として、 他に Ta、 Nb、 W、 P tまたは Moを適用できる。
拡散防止層 1 32を構成する材料は、 導電層 1 34を構成する材料の融点よ り高い融点を有する。 拡散防止層 1 32が導電層 1 34より高い融点を有する ので、 導電層 1 34が溶融する状態においても金属層 1 30を構成する金属の 導電層 1 34への拡散を防止できる。 拡散防止層 1 32を主に構成する材料と して A u、 Ag、 Cu、 W、 Mo, C r、 Nb、 P t、 P dおよび S iが例示 できるが、 前記例示した金属のうち Au、 Ag、 Cu、 P t 、 P d、 S iが 好ましい。 拡散防止層 1 32を主に構成する材料としてさらに Au、 Ag、 C u、 S iがより好ましく、 特に Auが好ましい。
拡散防止層 1 32は、 前記例示した A u、 Ag、 Cu、 W、 Mo、 C r、 N b、 P t、 P dおよび S iから選択されたいずれかの材料、 またはこれらの合 金、 またはこれらの窒化物もしくは酸化物であってよい。 これらの中でも、 何 れかの金属、 またはこれらの合金が好ましい。 拡散防止層 1 32は、 10 nm 以上 500 nm以下、 好ましくは 1 5 n m以上 200 n m以下、 さらに好まし くは 25 nm以上 80 nm以下の膜厚で形成できる。
図 5に示すように、 たとえばレジス卜膜 120を剥離して、 パターニングさ れた金属層 140、 拡散防止層 142、 導電層 144、 中間層 146およびキ ヤップ層 148を形成する。 ここではレジスト膜 1 20を剥離することによる リフトオフ法によるパ夕一ニングを例示するが、 ドライエッチング等によって パ夕一ニングを実行してもよい。
図 6に示すように、 金属層 140、 拡散防止層 142、 導電層 144、 中間 層 146およびキヤップ層 148の形成後に、 たとえば RT Aによる熱処理を 施す。 当該熱処理により、 金属層 140は溶融または軟化して、 金属層 140 を構成する金属は、 第 1半導体層 104および第 2半導体層 106に拡散する 。 一方、 金属層 140の上層には拡散防止層 142が存在するので、 導電層 1 44の方向への金属層 140を構成する金属の拡散は抑制される。 そのため金 属層 140を構成する金属は、 より強い濃度勾配を受けて第 1半導体層 104 および第 2半導体層 1 06の方向に拡散する。 この結果、 金属分布領域 1 1 0 および金属侵入領域 1 12が形成される。
上記熱処理によって、 導電層 144も溶融または軟化して、 拡散防止層 14
2、 中間層 146およびキャップ層 148が原形を止めないほどに融合される 場合がある。 このような場合、 熱処理の結果形成される導電層 1 08は、 導電 層 144を構成する元素に加えて、 これら拡散防止層 142、 中間層 146お よびキヤップ層 148を構成する元素を含んで形成されることになる。 なお、 中間層 146およびキャップ層 148を形成しない場合も本実施形態の半導体 装置 1 00を構成することは可能であり、 このような場合には熱処理の結果形 成された導電層 108に中間層 146およびキャップ層 148を構成する元素 を含まないことは言うまでもない。
熱処理は、 65 Ot:以上 900 以下の温度範囲で実行でき、 750 以上 900で以下の温度範囲が好ましく、 790 以上 870 以下の温度範囲が さらに好ましい。 本実施形態における熱処理の条件として、 窒素雰囲気、 熱処 理温度 800t：、 処理時間 30秒が例示できる。 以上のような処理により、 図 1に示すコンタクト部分を有する半導体装置 100が製造できる。
表 1は、 上記のようにして製造した半導体装置 100におけるコンタクト部 分の接触抵抗の評価結果を示す。 実施例 1〜4において、 拡散防止層 142 ( 拡散防止層 1 32) である Au層の膜厚を変化させて、 接触抵抗を評価した。 また、 各実施例におけるコンタクト部分の断面を、 TEM (T r a n s m i s s i o n E l e c t r o n M i c r o s c o p e) および EDX (En e r g y D i s p e r s i v e X— r a y s p e c t r ome t e r) で 観察して、 金属侵入領域 1 12の大きさを T i進入深さとして評価した。 表 1 金属膜厚 (nm) 特性接触抵抗 Ti進入深さ
Ti Au Al Ni Au (Ω/cm2) (rm) 実施例 1 20 60 180 25 30 6.9X 10—6 240 実施例 2 20 30 180 25 30 7.4X 10—6 222 実施例 3 20 20 180 25 30 1·2χ10-5 93 実施例 4 20 10 180 25 30 2.9X 10-5 未評価 比較例 1 20 一 180 25 30 5.9X 10—5 5以下 実施例 1〜4において、 金属層 140 (金属層 1 30) である T i層の膜厚 を 20 nm、 導電層 144 (導電層 134) である A 1層の膜厚を 180 n m とした。 また実施例 1〜4において、 中間層 146 (中間層 136) である N i層の膜厚を 25 nm、 キャップ層 148 (キャップ層 138) である Au層 の膜厚を 30 nmとした。 拡散防止層 142 (拡散防止層 1 32 ) である A u 層の膜厚は、 実施例 1では 60 nm、 実施例 2では 30 nm、 実施例 3では 2
0 nm、 実施例 4では 1 0 nmとした。 熱処理は、 何れの実施例においても、 窒素雰囲気、 800T：、 30秒の条件における RTA処理とした。
接触抵抗として、 TLM (T r a n sm i s s i o n L i n e Mo d e 1 ) 法による特性接触抵抗を 2端子プロ一ビングにより評価した。 T i進入深 さは、 TEMによる断面観察および同視野での EDXによる T iプロファイル の観察から、 T i濃度の高い領域を金属侵入領域 1 12として特定して、 当該 金属侵入領域 1 1 2の深さ方向への到達距離として評価した。 また、 比較例 1 として、 拡散防止層 142 (拡散防止層 1 32) を備えないものを作成して、 実施例と同様に評価した。
図 7は、 表 1に示す特性接触抵抗および T i進入深さを A u膜厚の関数とし て示す。 特性接触抵抗は対数で示す。 図 7において、 黒四角のプロットは、 対 数特性接触抵抗の実測値を示しており、 黒丸のプロットは、 T i侵入深さの実 測値を示している。 X印は比較例 1の特性接触抵抗値を示している。 実線 20 2および実線 204は対数特性接触抵抗の実験直線を示しており、 破線 206 は T i侵入深さの実験曲線を示す。
図 7より、 拡散防止層 142 (拡散防止層 1 32) である Au層の膜厚が大 きいほど、 特性接触抵抗が低下していることがわかる。 また、 A u膜厚が大き いほど、 T i進入深さが大きくなることがわかる。 当該結果は、 拡散防止層 1 42 (拡散防止層 1 32) の接触抵抗低下に対する効果を直接示しており、 T i進入深さが大きいほど特性接触抵抗が低下することを示している。
また、 図 7の結果は、 10 nm程度の Au膜厚で、 比較例 1の半分程度の接 触抵抗に低減できることを示しており、 Au膜厚が 10 nm以上で大きな接触 抵抗低減効果が得られていることを示している。 なお、 実線 202および実線 204の実験直線は、 A u膜厚が 20〜 30 nmの範囲にあるとき対数特性接 触抵抗の変曲点が存在することを示している。 これは、 接触抵抗低減のメカ二 ズムが変化していることを示唆していると考えられる。 同様の示唆は、 破線 2 06の実験曲線が Au膜厚 30 nm付近を境に変曲していることからも読み取 れる。 すなわち、 60 nmを大きく超えて Au膜厚を増加させたとしても大き な接触抵抗の低減効果が望み難くなることを示唆している。
以上のことから、 接触抵抗低減の効果を得るには、 拡散防止層 142 (拡散 防止層 1 32) である Au層の膜厚を 10 nm以上好ましくは 25 nm以上と するのがよく、 Au膜厚の上限値は、 加工容易性を考慮して 500 nm以下と するのが好ましい。 Au膜厚が 30 nm以上になると接触抵抗低減の効果が減 退すること、 および加工容易性をさらに考慮して、 Au膜厚の上限値は 200 nm以下あるいは 80 nm以下とすることがさらに好ましい。
表 2は、 熱処理温度以外の半導体装置 100の製造条件を実施例 2と同様に した半導体装置 100におけるコンタクト部分の接触抵抗の評価結果を示す。 実施例 5、 実施例 6および実施例 7の各熱処理温度は、 750 、 850 ：、 900T:とした。 表 2
Figure imgf000016_0001
図 8は、 実施例 2および実施例 5〜 7の特性接触抵抗を熱処理温度の関数と して示す。 黒丸のプロットは実測値を、 実線は実験曲線を示す。 図 8より、 特 性接触抵抗を小さくする最適の熱処理温度があることがわかる。 熱処理温度は 、 7 5 0で以上 9 0 0 ^以下の温度範囲が好ましく、 7 9 0で以上 8 7 0 以 下の温度範囲がさらに好ましい。 表 3
Figure imgf000016_0002
表 3は、 半導体装置 100におけるコンタクト部分の接触抵抗の評価結果お よび T i進入深さを示す。 表 3において、 実施例 8は、 八 1組成0. 465の A 1 G a N層を形成した基板 （HEMT用のェピタキシャル基板） を用いて実 施例 1と同様の製造条件により作成した半導体装置 100の例である。 HEM T用のェピタキシャル基板は、 例えば NTTアドバンステクノロジ株式会社の A 1 G aNZG aNェピウェハ （製品名） として入手することができる。
表 3において、 実施例 9は、 八 1組成0. 24の A 1 GaN層を形成した基 板 （HEMTェピタキシャル基板） を用いて実施例 1と同様の製造条件により 作成した半導体装置 100の例である。 表 3において、 実施例 1 0は、 A 1組 成がゼロのェピタキシャル基板を用いて実施例 1と同様の製造条件により作成 した半導体装置 100の例である。 実施例 10のェピタキシャル基板は、 n型 の伝導型にした。 n型を与える S iの濃度は 2. 0 X 1 018 cm— 3に制御し た。—
接触抵抗として、 TLM (T r a n sm i s s i o n L i n e Mo d e 1 ) 法による特性接触抵抗を 4端子プロ一ビングにより評価した。 T i進入深 さは、 TEMによる断面観察および同視野での EDXによる T iプロファイル の観察から、 T i濃度の高い領域を金属侵入領域 1 12として特定して、 当該 金属侵入領域 1 1 2の深さ方向への到達距離を評価した。
比較例 2として、 A 1組成 0. 465の A 1 GaN層を形成した基板 （HE MT用のェピタキシャル基板） を用いて表 1の比較例 1と同様の製造条件によ り半導体装置を作成した。 比較例 3として、 A 1組成がゼロのェピタキシャル 基板を用いて表 1の比較例 1と同様の製造条件により半導体装置を作成した。 比較例 3のェピタキシャル基板は、 実施例 10と同様に n型の伝導型にした。 比較例 2および比較例 3を、 実施例 8〜10と同様に評価した。
A 1組成 0. 35以上の A 1 G a N層を形成した基板 （HEMT用のェピ夕 キシャル基板） はワイドバンドギヤップが実現されることから実用上有利な基 板として期待されるが、 接触抵抗が大きくなることが予想される。 しかし、 本 実施形態の技術を用いれば、 表 3の実施例 8に示すとおり、 A 1組成 0. 35 以上の A 1 GaN層を形成した基板 （HEMT用のェピタキシャル基板） を用 いても、 実施例 9に示す A 1組成が 0. 24程度の従前の半導体装置 100と 同程度の抵抗値に低減できる。 さらに A 1組成の大きい A 1 GaN層を形成し た基板 （HEMT用のェピタキシャル基板） を用いた場合でも、 A 1組成が 0 . 24程度の従前の半導体装置 100と同程度の抵抗値に低減できることが期 待できる。 すなわち、 本実施形態の技術は、 ワイドバンドギャップと、 コンタ クト抵抗の低いォーミック接続との双方を実現することができる。
また、 八 1組成が各々 0. 465、 0. 24、 0の実施例 8および比較例 2 、 実施例 1および比較例 1、 実施例 10および比較例 3の各特性接触抵抗の比 較結果から、 以下の事項が考察できる。 すなわち、 八 1組成が0. 465の実 施例 8と比較例 2とを比較すれば、 実施例 8の接触抵抗は比較例 2の接触抵抗 よりも 10— 2倍程度小さく、 A 1組成が 0. 24の実施例 1と比較例 1とを比 較すると、 実施例 1の接触抵抗は比較例 1の接触抵抗より 1 0—1倍程度小さい 。 さらに A 1組成がゼロの A 1 G aN層を形成しない HEMT用ェピ夕キシャ ル基板を用いた実施例 1 0と比較例 3とを比較すると、 実施例 10の接触抵抗 は比較例 3の接触抵抗よりも 0. 8倍程度小さい。
上記の結果は、 何れの A 1組成の HEMT用のェピタキシャル基板を用いた 場合でも、 本実施形態の技術の適用により接触抵抗が小さくなつたことを示す とともに、 A 1組成が大きくなるに従い、 本実施形態の技術による効果が大き くなることを示している。 すなわち、 A 1組成が 0、 0. 24、 0. 465と 大きくなるに従い、 本実施形態の技術を適用する実施例と比較例との接触抵抗 の減少度合いは 0. 8倍、 0. 1倍、 0. 0 1倍と大きくなり、 A 1組成が 0 . 465を超えてさらに大きくなつた場合にも、 接触抵抗の減少の度合いがさ らに大きくなることが期待できる。
図 9は、 実施例 2の製造条件による半導体装置 100のコンタクト部分を観 察した TEM像を示す。 第 1半導体層 1 04と第 2半導体層 106の境界が判 読し難いので同一領域として符号を付しているが、 第 1半導体層 1 04の上層 に第 2半導体層 106が形成されている。 第 2半導体層 106の上層には導電 層 108が形成されている。 第 2半導体層 106と導電層 1 08との境界には 界面 I Fが形成される。
図 10は、 図 9の TEM像と同一視野での EDXによる T iマツビング像を 示す。 T i濃度が大きいほど白く表示される。 図 9から、 第 2半導体層 106 と導電層 108との界面 I Fに白く表示される領域、 すなわち金属分布領域 1
1 0が形成されていることがわかる。 また、 第 1半導体層 1 04および第 2半 導体層 106の領域に白く表示される円形の領域、 すなわち金属侵入領域 1 1
2が形成されていることがわかる。 図 10に示すように金属侵入領域 1 12は 界面 I Fが属する平面において不均一に形成されている。
図 1 1は、 図 9の TEM像と同一視野での EDXによる G aマッピング像を 示す。 Ga濃度が大きいほど白く表示される。 図 1 1から、 金属侵入領域 1 1
2が形成されている領域の G a濃度が低下していることがわかる。 本実施例 2 における金属侵入領域 1 1 2での G a濃度の低下は、 金属侵入領域 1 12では ない領域と比較して 10〜43 %に低下していると測定される。
図 12は、 図 9の TEM像と同一視野での EDXによる A 1マツビング像を 示す。 A 1濃度が大きいほど白く表示される。 図 12から、 金属侵入領域 1 1
2の周囲が A 1によって囲まれていることがわかる。
図 1 3は、 比較例 1における TEM像を示す。 図 1 3において第 1半導体層 1 04と第 2半導体層 1 06との境界が判別できるので符号を分けて表示した 。 図 9と同様に、 第 2半導体層 1 06の上層に導電層 1 08が形成され、 第 2 半導体層 106と導電層 108との境界には界面 I Fが形成されている。
図 14は、 図 1 3の TEM像と同一視野での EDXによる T iマッピング像 を示す。 T i濃度が大きいほど白く表示される。 比較例 1においては、 図 1 0 に示すような金属侵入領域 1 12が形成されていないことがわかる。 このこと からも接触抵抗の低減は、 金属侵入領域 1 12が形成されることに起因するこ とが強く支持される。 なお、 比較例 1における T iの進入深さは 5 nm以下と 観測される。
また図 14に示すように、 比較例 1においては、 T i濃度の高い領域は導電 層 108に形成されている。 一方図 10に示すように、 実施例 2においては、 T i濃度の高い領域は導電層 108ではなく第 1半導体層 1 04および第 2半 導体層 1 06に形成されている。 すなわち、 実施例 2においては、 T iは導電 層 108より第 1半導体層 104および第 2半導体層 106に多く存在する。 図 14および図 10を対比すれば、 拡散防止層 142 (拡散防止層 1 32) で ある Au層の存在により、 T iの導電層 1 08への拡散が抑制される一方、 T iの第 1半導体層 1 04および第 2半導体層 106への注入が発生しているこ とがわかる。
図 1 5は、 図 1 3の TEM像と同一視野での EDXによる G aマッピング像 を示す。 G a濃度が大きいほど白く表示される。 また、 図 1 6は、 図 1 3の T EM像と同一視野での EDXによる A 1マッピング像を示す。 A 1濃度が大き いほど白く表示される。 図 1 5および図 1 6においては、 図 1 1および図 1 2 に示されたような金属侵入領域 1 1 2に特徴的な元素プロファイルは何ら表示 されていないことがわかる。
以上説明した本実施形態の半導体装置 100によれば、 導電層 1 08下部の 半導体層とのコンタクト部分に、 金属分布領域 1 1 0および金属侵入領域 1 1 2が形成される。 これにより、 コンタクト部分の接触抵抗が著しく低減される 。 なお、 当該効果は金属侵入領域 1 1 2という特徴的な導電領域が半導体と導 電層 （電極） との界面に形成されることによって得られるものであり、 熱処理 条件等を最適化することによってさらに接触抵抗を低減できる可能性を含むこ とは言うまでもない。
図 1 7は、 本実施形態の半導体装置 1 0 0の一例としての発光装置 3 0 0を 示す。 発光装置 3 0 0は、 第 1半導体層 3 0 2、 第 2半導体層 3 0 4、 第 3半 導体層 3 0 6、 電極 3 0 8、 金属分布領域 3 1 0、 金属侵入領域 3 1 2、 透明 電極 3 1 4およびコンタクトパッド 3 1 6を備える。
第 1半導体層 3 0 2は、 Nおよび G aを含むたとえば第 1伝導型として n型 の半導体層であってよく、 第 2半導体層 3 0 4は、 第 1半導体層 3 0 2と第 1 ヘテロ接合を形成する、 Nおよび G aを含むたとえば n型の半導体層であって よい。 第 2半導体層 3 0 4は、 キャリアの再結合による放射光を発生する。 第 3半導体層 3 0 6は、 第 2半導体層 3 0 4と第 2ヘテロ接合を形成する、 Nお よび G aを含むたとえば第 2伝導型として p型の半導体層であってよい。
電極 3 0 8は、 第 1半導体層 3 0 2とォーミック接続される。 金属分布領域 3 1 0は、 第 1半導体層 3 0 2と電極 3 0 8との界面に金属たとえば T iが分 布して存在する。 金属侵入領域 3 1 2は、 第 1半導体層 3 0 2に金属たとえば T iが侵入して存在する。 透明電極 3 1 4は、 第 3半導体層 3 0 6に接して形 成され、 コンタクトパッド 3 1 6は透明電極 3 1 4にコンタクトする。
発光装置 3 0 0は、 電極 3 0 8と透明電極 3 1 4との間に電流を流すことに より、 第 2半導体層 3 0 4でキャリアの再結合を生じ、 これにより発光する。 発光装置 3 0 0において、 電極 3 0 8と第 1半導体層 3 0 2との間には、 金属 分布領域 3 1 0および金属侵入領域 3 1 2が形成されている。 このため、 ォー ミックコンタクトの接触抵抗を低減できる。 発光装置 3 0 0においては、 消費 電力の低減、 発熱量の低減、 発光効率の向上が求められており、 接触抵抗の低 減によってこれら要求を満足できる効果が期待できる。
なお、 透明電極 3 1 4に代えて、 電極 3 0 8と同様の電極を構成できる。 す なわち、 透明電極 3 1 4に代える電極が第 3半導体層 3 0 6とォ一ミック接続 されてもよく、 透明電極 3 1 4に代える電極と第 3半導体層 3 0 6との界面に 金属分布領域が形成されてもよい。 そして第 3半導体層 3 0 6にたとえば T i を侵入させて金属侵入領域を形成してもよい。 また、 金属侵入領域 3 1 2は、 第 1ヘテロ接合または第 2ヘテロ接合の界面に達して形成されてもよい。
図 1 8は、 本実施形態の半導体装置 1 0 0の一例としての高キャリア移動度 トランジスタ 4 0 0を示す。 高キャリア移動度トランジスタ 4 0 0は、 基板 4 0 2と、 バッファ層 4 0 4と、 基板 4 0 2の上層に形成され Nおよび G aを含 むノンドープ半導体層 4 0 6と、 ノンドープ半導体層 4 0 6よりバンドギヤッ プが大きくノンド一プ半導体層 4 0 6とへテロ接合を形成する不純物がドープ されたド一プド半導体層 4 0 8と、 ノンド一プ半導体層 4 0 6とドープド半導 体層 4 0 8とのへテロ接合界面に形成されたチャネル領域 4 1 0と、 ドープド 半導体層 4 0 8とショットキ一接続されるゲート電極 4 2 4と、 ドープド半導 体層 4 0 8とォ一ミック接続されるソース電極 4 1 2と、 ドープド半導体層 4 0 8とォ一ミック接続されるドレイン電極 4 1 8と、 ド一プド半導体層 4 0 8 とソース電極 4 1 2との界面に金属が分布して存在する金属分布領域 4 1 4と 、 ド一プド半導体層に金属の原子が侵入して存在する金属侵入領域 4 1 6と、 ド一プド半導体層 4 0 8とドレイン電極 4 1 8との界面に金属が分布して存在 する金属分布領域 4 2 0と、 ド一プド半導体層 4 0 8に金属の原子が侵入して 存在する金属侵入領域 4 2 2と、 を備える。
高キャリア移動度トランジスタ 4 0 0によれば、 ソース電極 4 1 2とド一プ ド半導体層 4 0 8との界面に金属分布領域 4 1 4および金属侵入領域 4 1 6が 形成される。 そして、 ドレイン電極 4 1 8とドープド半導体層 4 0 8との界面 に金属分布領域 4 2 0および金属侵入領域 4 2 2が形成される。 この結果、 ソ ースドレイン間のオン抵抗を低減できる。 高周波領域で動作する高キャリア移 動度トランジスタ 4 0 0において、 オン抵抗の低減は高周波動作を確保する上 で特に効果が大きい。 なお、 金属侵入領域 4 1 6、 金属侵入領域 4 2 2は、 チ ャネル領域 4 1 0に達して形成されてよい。
以上、 本発明を実施の形態を用いて説明したが、 本発明の技術的範囲は上記 実施の形態に記載の範囲には限定されない。 上記実施の形態に、 多様な変更ま たは改良を加えることが可能であることが当業者に明らかである。 その様な変 更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、 特許請 求の範囲の記載から明らかである。 産業上の利用可能性
本発明によれば、 半導体層にォーミック接続される電極の接触抵抗を低減す る半導体装置、 半導体装置の製造方法、 高キャリア移動度トランジスタおよび 発光装置が提供される。

Claims

請求の範囲
1 . Nおよび G aを含む半導体層と、
前記半導体層にォ一ミック接続される導電層と、
前記半導体層と前記導電層との界面に金属が分布して存在する金属分布 領域と、
前記半導体層に前記金属の原子が進入して存在する金属侵入領域と、 を備える半導体装置。
2 . 前記金属侵入領域は、 前記半導体層における前記界面と平行な面内にお いて不均一に形成されている、 請求項 1に記載の半導体装置。
3 . 前記金属侵入領域は、 前記半導体層における侵入深さが 6 n m以上の領 域に達して形成されている、 請求項 1に記載の半導体装置。
4 . 前記半導体層には、 Nおよび G aを含む半導体のヘテロ接合界面を有し 、 前記金属侵入領域は、 前記へテロ接合界面に達して形成されている、 請求項 1に記載の半導体装置。
5 . 前記半導体層には、 Nおよび G aを含む半導体のヘテロ接合界面を有し 、 前記金属侵入領域は、 前記へテロ接合界面に達しない前記半導体層の 領域に形成されている、 請求項 1に記載の半導体装置。
6 . 前記金属は、 前記導電層に比較して前記金属侵入領域に多く存在する、 請求項 1に記載の半導体装置。
7 . 前記金属侵入領域における前記金属の濃度は、 モル分率 1 %以上 1 0 0 %未満の範囲である、 請求項 1に記載の半導体装置。
8 . 前記金属侵入領域における G aの濃度は、 前記金属侵入領域以外の前記 半導体層における G aの濃度より低い、 請求項 1に記載の半導体装置。
9 . 前記金属侵入領域における G aの濃度は、 前記金属侵入領域以外の前記 半導体層における G aの濃度より 5 0 %以上低い、 請求項 8に記載の半 導体装置。
1 0 . 前記半導体層には、 G aと置換して混晶を構成する 3族元素が含まれ 、 前記半導体層における前記金属侵入領域を囲んで前記 3族元素が存在 する、 請求項 1に記載の半導体装置。
1 1 . 前記 3族元素が A 1である、 請求項 1 0に記載の半導体装置。
1 2 . 前記導電層の上層に形成され、 前記導電層の酸化を防止する導電性の キャップ層と、 前記導電層と前記キャップ層との間に形成された導電性 の中間層と、 をさらに備える請求項 1乃至請求項 1 1の何れか一項に記 載の半導体装置。
1 3 . 前記金属が T iである、 請求項 1乃至請求項 1 2の何れか一項に記載 の半導体装置。
1 4 . 前記 T iは、 前記半導体層に含まれる Nと化合して T i Nを構成して いる、 請求項 1 3に記載の半導体装置。
1 5 . 前記導電層の主成分が A 1である、 請求項 1乃至請求項 1 4の何れか 一項に記載の半導体装置。
1 6 . 前記金属分布領域および前記金属侵入領域は、 前記半導体層の上層に 前記金属を主成分とする金属層、 前記金属の拡散を防止する拡散防止層 および前記導電層を順次形成し、 前記金属層、 前記拡散防止層および前 記導電層を熱処理することにより形成される、 請求項 1に記載の半導体 装置。
1 7 . 前記拡散防止層を構成する材料は、 前記導電層を構成する材料の融点 より高い融点を有する、 請求項 1 6に記載の半導体装置。
1 8 . Nおよび G aを含む半導体層を形成する段階と、 前記半導体層の上層 に金属層を形成する段階と、 前記金属層の上層に前記金属層を構成する 金属の拡散を防止する拡散防止層を形成する段階と、 前記拡散防止層の 上層に導電層を形成する段階と、 前記半導体層、 前記金属層、 前記拡散 防止層および前記導電層を熱処理する段階と、 を備える半導体装置の製 造方法。
1 9. 前記拡散防止層を構成する材料は、 前記導電層を構成する材料の融点 より高い融点を有する、 請求項 18に記載の半導体装置の製造方法。
20. 前記導電層を形成した後に、 導電性の中間層および前記導電層の酸化 を防止する導電性のキャップ層を形成する段階、 をさらに備える請求項 18または請求項 1 9に記載の半導体装置の製造方法。
2 1. 前記金属層を主に構成する金属が T iである、 請求項 18乃至請求項 20の何れか一項に記載の半導体装置の製造方法。
22. 前記導電層を主に構成する材料が A 1である、 請求項 1 8乃至請求項
2 1の何れか一項に記載の半導体装置の製造方法。
23. 前記拡散防止層を主に構成する材料が、 Au、 Ag、 Cu、 W、 Mo 、 C r、 Nb、 P t、 P dおよび S iから選択されたいずれかの材料、 またはこれらの合金、 またはこれらの窒化物もしくは酸化物である、 請 求項 18乃至請求項 22の何れか一項に記載の半導体装置の製造方法。
24. 前記拡散防止層を主に構成する材料が Auである、 請求項 23に記載 の半導体装置の製造方法。
25. 前記拡散防止層の膜厚を 1 O nm以上 50 O nm以下、 好ましくは 1 5 nm以上 200 nm以下、 さらに好ましくは 25 nm以上 80 nm以 下に形成する、 請求項 24に記載の半導体装置の製造方法。
26. 前記熱処理は、 65 Ot:以上 900 以下の温度範囲で実行する、 請 求項 25に記載の半導体装置の製造方法。
27. 基板と、 前記基板の上層に形成され、 Νおよび G aを含むノンド一プ 半導体層と、 前記ノンドープ半導体層よりバンドギヤップが大きく前記 ノンド一プ半導体層とヘテロ接合を形成する不純物がド一プされたドー プド半導体層と、 前記ノンドープ半導体層と前記ド一プド半導体層との ヘテロ接合界面に形成されたチャネル領域と、 前記ドープド半導体層と ショットキ一接続されるゲート電極と、 前記ドープド半導体層とォーミ ック接続されるソース電極およびドレイン電極と、 前記ドープド半導体 層と前記ソース電極および前記ドレイン電極との界面に金属が分布して 存在する金属分布領域と、 前記ド一プド半導体層に前記金属の原子が侵 入して存在する金属侵入領域と、 を備える高キヤリァ移動度トランジス タ。
前記金属侵入領域が前記チャネル領域に達して形成されている、 請求 項 2 7に記載の高キヤリァ移動度トランジスタ。
Nおよび G aを含む第 1伝導型の第 1半導体層と、 前記第 1半導体層 と第 1ヘテロ接合を形成し、 キヤリァの再結合による放射光を発生する 、 Nおよび G aを含む第 1伝導型の第 2半導体層と、 前記第 2半導体層 と第 2ヘテロ接合を形成する、 Nおよび G aを含む第 2伝導型の第 3半 導体層と、 前記第 1半導体層または前記第 3半導体層とォーミック接続 される電極と、 前記第 1半導体層または前記第 3半導体層と前記電極と の界面に金属が分布して存在する金属分布領域と、 前記第 1半導体層ま たは前記第 3半導体層に前記金属の原子が侵入して存在する金属侵入領 域と、 を備える発光装置。
前記金属侵入領域が前記第 1ヘテロ接合または前記第 2ヘテロ接合の 界面に達して形成されている、 請求項 2 9に記載の発光装置。
PCT/JP2008/063335 2007-07-24 2008-07-17 半導体装置、半導体装置の製造方法、高キャリア移動度トランジスタおよび発光装置 Ceased WO2009014195A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200880025590.6A CN101779273B (zh) 2007-07-24 2008-07-17 半导体器件，半导体器件制造方法，高载流子迁移率晶体管和发光器件
US12/669,164 US20100207137A1 (en) 2007-07-24 2008-07-17 Semiconductor device, semiconductor device manufacturing method, high carrier mobility transistor and light emitting device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-192684 2007-07-24
JP2007192684 2007-07-24

Publications (1)

Publication Number Publication Date
WO2009014195A1 true WO2009014195A1 (ja) 2009-01-29

Family

ID=40281442

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/063335 Ceased WO2009014195A1 (ja) 2007-07-24 2008-07-17 半導体装置、半導体装置の製造方法、高キャリア移動度トランジスタおよび発光装置

Country Status (6)

Country Link
US (1) US20100207137A1 (ja)
JP (1) JP5357457B2 (ja)
KR (1) KR20100051647A (ja)
CN (1) CN101779273B (ja)
TW (1) TW200913024A (ja)
WO (1) WO2009014195A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110032845A (ko) 2009-09-24 2011-03-30 삼성전자주식회사 전력 전자소자 및 그 제조방법
US8563372B2 (en) * 2010-02-11 2013-10-22 Cree, Inc. Methods of forming contact structures including alternating metal and silicon layers and related devices
US8844793B2 (en) 2010-11-05 2014-09-30 Raytheon Company Reducing formation of oxide on solder
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP6658300B2 (ja) * 2016-05-20 2020-03-04 株式会社デンソー 有機トランジスタ
IT201900019980A1 (it) * 2019-10-29 2021-04-29 St Microelectronics Srl Metodo di fabbricazione di un terminale di porta di un dispositivo hemt, e dispositivo hemt
KR102779030B1 (ko) * 2023-09-20 2025-03-12 한국생산기술연구원 이동도 개선을 위한 박막 트랜지스터 및 그 제조방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969623A (ja) * 1995-09-01 1997-03-11 Nichia Chem Ind Ltd ｎ型窒化物半導体の電極
JPH10303407A (ja) * 1997-04-22 1998-11-13 Matsushita Electric Ind Co Ltd 半導体装置
JPH1140846A (ja) * 1997-07-15 1999-02-12 Nec Corp 窒化ガリウム系半導体のｐ型電極およびその形成方法
JP2003077862A (ja) * 2001-09-06 2003-03-14 Toyoda Gosei Co Ltd ＩＩＩ族窒化物系化合物半導体素子用のｎ型電極
JP2004111910A (ja) * 2002-07-25 2004-04-08 Matsushita Electric Ind Co Ltd コンタクト形成方法および半導体装置
WO2005083761A1 (ja) * 2004-02-26 2005-09-09 Nec Corporation 窒化物半導体装置のオーム性電極構造
JP2006059933A (ja) * 2004-08-18 2006-03-02 Mitsubishi Cable Ind Ltd ｎ型窒化物半導体用のオーミック電極およびその製造方法
WO2006129553A1 (ja) * 2005-06-03 2006-12-07 The Furukawa Electric Co., Ltd. Iii－ｖ族窒化物系化合物半導体装置、及び電極形成方法
JP2007066963A (ja) * 2005-08-29 2007-03-15 New Japan Radio Co Ltd 窒化物半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167857A (ja) * 1995-12-15 1997-06-24 Toshiba Corp 半導体素子及びその製造方法
US6121127A (en) * 1996-06-14 2000-09-19 Toyoda Gosei Co., Ltd. Methods and devices related to electrodes for p-type group III nitride compound semiconductors
JP2006086398A (ja) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969623A (ja) * 1995-09-01 1997-03-11 Nichia Chem Ind Ltd ｎ型窒化物半導体の電極
JPH10303407A (ja) * 1997-04-22 1998-11-13 Matsushita Electric Ind Co Ltd 半導体装置
JPH1140846A (ja) * 1997-07-15 1999-02-12 Nec Corp 窒化ガリウム系半導体のｐ型電極およびその形成方法
JP2003077862A (ja) * 2001-09-06 2003-03-14 Toyoda Gosei Co Ltd ＩＩＩ族窒化物系化合物半導体素子用のｎ型電極
JP2004111910A (ja) * 2002-07-25 2004-04-08 Matsushita Electric Ind Co Ltd コンタクト形成方法および半導体装置
WO2005083761A1 (ja) * 2004-02-26 2005-09-09 Nec Corporation 窒化物半導体装置のオーム性電極構造
JP2006059933A (ja) * 2004-08-18 2006-03-02 Mitsubishi Cable Ind Ltd ｎ型窒化物半導体用のオーミック電極およびその製造方法
WO2006129553A1 (ja) * 2005-06-03 2006-12-07 The Furukawa Electric Co., Ltd. Iii－ｖ族窒化物系化合物半導体装置、及び電極形成方法
JP2007066963A (ja) * 2005-08-29 2007-03-15 New Japan Radio Co Ltd 窒化物半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
LIANG WANG, FITIH M. MOHAMMED, ILESANMI ADESIDA: "Dislocation-induced nonuniform interfacial reactions of Ti/Al/Mo/Au ohmic contacts on AlGaN/GaN heterostructure", APPLIED PHYSICS LETTERS, vol. 87, no. 14, 3 September 2005 (2005-09-03), pages 141915-1 - 141915-3, XP012075869 *

Also Published As

Publication number Publication date
JP5357457B2 (ja) 2013-12-04
US20100207137A1 (en) 2010-08-19
CN101779273B (zh) 2012-10-10
CN101779273A (zh) 2010-07-14
JP2009049391A (ja) 2009-03-05
TW200913024A (en) 2009-03-16
KR20100051647A (ko) 2010-05-17

Similar Documents

Publication Publication Date Title
CN102422397B (zh) 半导体器件及其制造方法
JP6276150B2 (ja) 半導体装置
WO2009014195A1 (ja) 半導体装置、半導体装置の製造方法、高キャリア移動度トランジスタおよび発光装置
US7875538B2 (en) Semiconductor device having schottky junction and method for manufacturing the same
JP6724685B2 (ja) 半導体装置
US8766448B2 (en) Chromium/Titanium/Aluminum-based semiconductor device contact
US6326294B1 (en) Method of fabricating an ohmic metal electrode for use in nitride compound semiconductor devices
JPH10308534A (ja) 発光半導体素子用透光性電極およびその作製方法
CN105977292A (zh) 半导体装置及其制造方法
US20250380441A1 (en) High electron mobility transistor and method for fabricating the same
JP3344416B2 (ja) 半導体装置およびその製造方法
JP2009224643A (ja) 電界効果トランジスタおよびその製造方法
KR100838756B1 (ko) 질화물계 반도체 발광소자의 제조방법
JP5846779B2 (ja) 半導体装置及びその製造方法
JP6090474B2 (ja) 半導体装置および半導体装置の製造方法
JP2012109465A (ja) 表示装置用金属配線膜
Xie et al. Investigation of cap layer effects on low-contact-resistance vanadium-based Au-free low-temperature ohmic contacts for AlGaN/GaN HEMT
Ghosh et al. Use of Au/Te/Ni films for ohmic contact to GaAs
JP2014239082A (ja) 半導体装置およびその製造方法
CN119213571A (zh) 半导体装置以及半导体装置的制造方法
JP6293394B1 (ja) 半導体装置、および、半導体装置の製造方法
Suwon-Si Lee (45) Date of Patent: Feb. 3, 2015
JP2012174825A (ja) へテロ接合電界効果型トランジスタ及びその製造方法
JP2004207769A (ja) 透光性電極およびその作製方法
KR20020066578A (ko) 질화물반도체 소자에 사용되는 오믹금속전극 제조방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880025590.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08791585

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12669164

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20107002446

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 08791585

Country of ref document: EP

Kind code of ref document: A1