WO2008038710A1 - Détecteur de défauts, procédé et programme de détection de défauts - Google Patents

Détecteur de défauts, procédé et programme de détection de défauts Download PDF

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WO2008038710A1
WO2008038710A1 PCT/JP2007/068802 JP2007068802W WO2008038710A1 WO 2008038710 A1 WO2008038710 A1 WO 2008038710A1 JP 2007068802 W JP2007068802 W JP 2007068802W WO 2008038710 A1 WO2008038710 A1 WO 2008038710A1
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comparison result
comparison
input signals
count value
value
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PCT/JP2007/068802
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French (fr)
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Haruyuki Kurachi
Atsuko Onishi
Takashi Tagawa
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Mitsubishi Electric Corporation
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B9/02—Safety arrangements electric
    • G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B29/00—Checking or monitoring of signalling or alarm systems; Prevention or correction of operating errors, e.g. preventing unauthorised operation
    • G08B29/16—Security signalling or alarm systems, e.g. redundant systems
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/24—Pc safety
    • G05B2219/24196—Plausibility check in channels for correct sequence or result

Definitions

  • Failure detection apparatus failure detection method, and failure detection program
  • the present invention relates to a failure detection apparatus, a failure detection method, and a failure detection program for determining a plurality of redundant input signals, and is obtained by comparing a plurality of redundant input signals.
  • the present invention relates to a failure detection apparatus, a failure detection method, and a failure detection program for filtering a comparison result indicating matching or mismatching to determine normality / abnormality of a plurality of input signals.
  • a remote master station and multiple sequencers are connected with a transmission cable, etc., and the remote master station communicates with each remote I / O station to provide remote I / O stations.
  • a network is configured to control various devices such as solenoid valves, motors, and sensors connected to the / O station.
  • the remote master station controls and monitors the equipment connected to the remote I / O station via each remote I / O station.
  • the remote I / O station is provided with an input detection circuit for detecting that an input means such as a push button, a lever, or a switch is operated by a user.
  • This input detection circuit corresponds to one input means (for example, a push button).
  • a push button When the push button is pressed, a plurality of switches are turned on and output detection signals corresponding to the number of switches are output. That is, the input detection circuit redundantly outputs a plurality of input detection signals indicating that one input means has been operated.
  • Such a redundant input detection signal is a force that has the same polarity when the push button and the input detection circuit (switch, wiring, etc.) are normal. For example, 1 of the input detection circuit switch If a foreign object enters one or the wiring to the power supply or ground is disconnected, at least one polarity of the redundant input detection signal will be different from other input detection signals.
  • Patent Document 1 As a conventional technique for detecting such a state, that is, an abnormality in a redundant input detection signal, there is, for example, Patent Document 1.
  • Patent Document 1 describes an error of two signal transmitters having double redundancy of an automation facility.
  • a transmitter error that is not only due to a conductor failure is automatically recognized with a high probability, and a signal transmitter error detection and recognition method with redundancy of an automated facility that finds the position. Techniques related to this are disclosed.
  • a difference detector which is an exclusive OR (XOR) element, detects whether the signals from the two signal transmitters match, and if they do not match, Start the element and start measuring the waiting time T. When the measurement of the waiting time T is completed, determine whether the two signal transmitters and their signals are normal. Yes.
  • XOR exclusive OR
  • Patent Document 1 Japanese Patent Laid-Open No. 5-225481
  • the measurement of the waiting time T is continued instead of starting the measurement of the waiting time T every time a mismatch is detected, and the input signal is output after the waiting time T has elapsed. It is conceivable to determine whether or not it is normal. However, in this case, there arises a problem that the change of the input signal during the waiting time T cannot be considered.
  • the present invention has been made in view of the above, and a failure detection device capable of accurately detecting a failure according to a change in a redundant input signal within a predetermined time
  • An object is to obtain a failure detection method and a failure detection program.
  • the present invention provides comparison means for comparing whether or not the polarities of a plurality of redundant input signals match, and a predetermined sample.
  • a comparison result storage means for holding a comparison result of the comparison means for each pulling cycle; and a plurality of comparison results stored in the comparison result storage means, in a chronological order from the latest comparison result.
  • determining means for determining whether or not the plurality of redundant input signals are normal by using a comparison result corresponding to a predetermined number of samplings.
  • the comparison means compares whether or not the polarities of the plurality of redundant input signals match
  • the comparison result storage means compares the comparison means for each predetermined sampling period.
  • the comparison means stores a comparison result for a predetermined number of samplings in a chronological order from the latest comparison result among a plurality of comparison results stored in the comparison result storage means. Since it is determined whether or not multiple input signals are normal, whether the comparison results for the number of samplings matches or does not match is determined from the latest comparison results. Can do. In other words, it is possible to obtain a failure detection device that can determine normality / abnormality in accordance with changes in a plurality of redundant input signals for a predetermined “sampling period ⁇ sampling number”. There is an effect.
  • FIG. 1 is a block diagram showing an example of a configuration of a network system to which a failure detection apparatus according to the present invention is applied.
  • FIG. 2 is a block diagram showing the configuration of the first embodiment of the failure detection apparatus according to the present invention.
  • FIG. 3 is a timing chart for explaining the operation of the first embodiment of the failure detection apparatus according to the present invention.
  • FIG. 4 is a timing chart for explaining the operation of the first embodiment of the failure detection apparatus according to the present invention.
  • FIG. 5 is a block diagram showing a configuration of a failure detection apparatus when weighting is performed.
  • FIG. 6 is a timing chart for explaining the operation of the second embodiment of the failure detection apparatus according to the present invention.
  • FIG. 7 is a block diagram showing a configuration of a failure detection apparatus according to Embodiment 2 of the present invention.
  • FIG. 8 shows a case where the user selects judgment based on a judgment threshold or judgment based on a judgment pattern. It is a block diagram which shows the structure of this failure detection apparatus.
  • FIG. 9 is a diagram showing a list of determination conditions set in the determination mode setting unit of the failure detection apparatus shown in FIG. 8 and the presence / absence of weighting.
  • FIG. 10 is a block diagram showing the configuration of the third embodiment of the failure detection apparatus according to the present invention.
  • FIG. 11 is a diagram showing an example of the configuration of the second comparison result storage unit shown in FIG.
  • FIG. 12 is a timing chart for explaining the operation of the third embodiment of the failure detection apparatus according to the present invention.
  • FIG. 13 is a diagram for explaining events detected by the failure detection apparatus according to the third embodiment of the present invention.
  • FIG. 14 is a block diagram showing a configuration of the fourth embodiment of the failure detection apparatus according to the present invention.
  • FIG. 15 is a timing chart for illustrating the operation of the embodiment 4 of the failure detection apparatus according to the present invention.
  • FIG. 1 is a block diagram showing an example of the configuration of a network system to which the failure detection apparatus according to the present invention is applied.
  • the network system is connected to a remote I / O station 80 to which equipment 81 to be controlled / monitored (for example, a solenoid valve, motor, sensor, etc.) is connected, and a remote master station 90 by a power transmission cable 91.
  • the remote master station 90 controls / monitors the device 81 via the remote I / O station 80.
  • the remote I / O station 80 is provided with an input detection circuit that detects that an input means such as a push button, a lever, or a switch has been operated by the user. An abnormality in the detection circuit is detected.
  • the input detection circuit includes a plurality of switches.
  • the input detection circuit corresponds to one input means (for example, a push button). When the push button is pressed, a plurality of switches are turned on, and input detection signals corresponding to the number of switches are output. That is, the input detection circuit redundantly outputs a plurality of input detection signals indicating that one input means has been operated.
  • FIG. 2 is a block diagram showing a configuration of the first embodiment of the failure detection apparatus according to the present invention.
  • the failure detection apparatus includes a comparison unit 3, a sampling number setting unit 11, a sampling period setting unit 12, and a determination threshold setting unit 13, a setting unit 1 and a clock generation unit 2 n (l ⁇ nn is a natural number)
  • a comparison result storage unit 4 and a determination unit 5 having a plurality of latches 41 (indicating 41 41 n) are provided.
  • the comparison unit 3 compares the redundant input signals XO Xk of k (l ⁇ k, k is a natural number) and determines whether or not the input signals XO Xk all match! / To do.
  • the comparison unit 3 outputs the comparison result CMP to the comparison result storage unit 4.
  • setting unit 1 various setting values relating to the operation of the failure detection apparatus are set.
  • Various setting values held by the setting unit 1 are set by communication from the remote master station 90 in the same manner as the control parameters for the device 81 connected to the remote I / O station 80. In other words, it can be set arbitrarily by the user.
  • sampling cycle setting unit 12 a clock cycle for storing the comparison result from the comparison unit 3 in the comparison result storage unit 4, that is, a sampling cycle of the comparison result is set.
  • the sampling number setting section 11 the number of comparison results used by the determination section 5 for normal / abnormal determination, that is, the number of samplings of the comparison results is set.
  • the determination threshold setting unit 13 a determination threshold used by the determination unit 5 for normal / abnormal determination is set.
  • the clock generation unit 2 generates a sampling clock having a sampling period set in the sampling period setting unit 12 using a clock used in the transmitter or the remote I / O station 80, and compares the generated sampling clocks. The result is supplied to the latch 41 of the result storage unit 4.
  • the comparison result storage unit 4 configures a shift register with n latches 41, and “n X sampling period from the current time in synchronization with the rise or fall of the sampling clock supplied from the clock generation unit 2. “Hold the previous n comparison results.
  • latch 41 is connected in the order of latch 41 1, latch 41 2,..., Latch 41—n, so the first stage latch 41 1 is compared in the current sampling period. The result is held, the comparison result in the sampling period one time before the current is held in latch 41-2, and the comparison result in the sampling period n times before the current is held in latch 41-n .
  • the latch 41 outputs the held comparison result to the determination unit 5.
  • the determination unit 5 has a count function that counts the number of comparison results indicating that at least one of the input signals XO Xk among the comparison results input from the latch 41 does not match.
  • the input signal X0 Xk based on the count value of the comparison result indicating that they do not match, the sampling number set in the sampling number setting unit 11 and the determination threshold set in the determination threshold setting unit 13. Threshold determination processing is performed to determine normal / abnormal.
  • the determination unit 5 determines from the first stage latch 41-1 holding the current comparison result to the latches 41 corresponding to the number of samplings, that is, from the time of the current sampling cycle, Of the comparison results corresponding to the number of samplings up to the “X sampling period” time, the number of comparison results indicating a mismatch is counted.
  • the determination unit 5 compares the count value with the determination threshold value, determines that the count value is equal to or greater than the determination threshold value, and determines that the count value is smaller than the determination threshold value. .
  • the determination unit 5 outputs the determination result as an output signal Y.
  • the input signal X0 and the input signal XI are continuously longer than the filtering processing time ("sampling period X number of samplings", which is 5T in this case).
  • sampling period X number of samplings which is 5T in this case.
  • the operation of the failure detection apparatus when the values do not match will be described. Note that the latch 41 41 5 before time tO holds the comparison result indicating a match!
  • the comparison unit 3 gives the comparison result CMP and the comparison result (in this case, indicating that the input signal X0 and the input signal XI match) Is "L”).
  • the latch 41 2 41 5 holds the output of the previous latch 41— ;! 41-4, and the first latch 41-1 holds the comparison result CMP. In this case, the latches 41-1 41 5 hold “L”.
  • the determination unit 5 determines whether the output (holding value) of the latch 41— ;! 41-5 is a comparison result indicating a mismatch (in this case, “H”), and the number of comparison results indicating a mismatch. Count.
  • the comparison unit 3 sets the comparison result CMP to a comparison result (in this case, “H”) indicating that the input signal X0 and the input signal XI do not match.
  • the latches 41 2 41 5 hold the output ("L") of the previous latch 41 41-4, and the first latch 41-1 holds the comparison result CMP ("H") To do.
  • the mismatch count value of the determination unit 5 becomes “1”.
  • the judgment threshold is “1” (complete match judgment by filtering process)
  • the discrepancy count value is equal to or greater than the judgment threshold, so the judgment unit 5 sets the output signal Y to “H” indicating that an abnormality has been detected.
  • the judgment threshold is “3” (majority majority judgment by filtering process) and when the judgment threshold is “5” (complete mismatch judgment by filtering process)
  • the mismatch count value is smaller than the judgment threshold. 5 sets the output signal to "L”.
  • the comparison unit 3 sets the comparison signal to "H”.
  • the latch 41 2 4 15 holds the output of the previous latch 41 41-4
  • the first latch 41-1 holds the comparison result CMP up to Ijt8.
  • the determination unit 5 counts up the mismatch count value as “1“ 2 “3“ 4 “5”.
  • the determination threshold is “3”
  • the mismatch count value is equal to or greater than the determination threshold at time t6. Therefore, the determination unit 5 sets the output signal Y to “H”.
  • the determination threshold is “5”, the mismatch count value is equal to or greater than the determination threshold at time t8. Therefore, the determination unit 5 sets the output signal Y to “H”.
  • the input signal XI changes from “L” to "H”. Since both the input signal X0 and the input signal XI are “H”, the comparison unit 3 sets the comparison result CMP to “L”. Latch 41-2 41 5 holds the output ("H") of the previous latch 41— ;! 41-4, and the first latch 41 1 holds the comparison result CMP ("L"). As a result, the mismatch count value of the determination unit 5 becomes “4”. As a result, when the determination threshold value is “5”, the mismatch count value becomes smaller than the determination threshold value, and the determination unit 5 sets the output signal Y to “L”.
  • the failure detection apparatus detects a failure in an input detection circuit that outputs a plurality of input signals X;! To Xk that should be essentially the same signal, and is redundant for safety. Therefore, even if it returns to normal after detecting an abnormality, it has the power S to keep it abnormal. Therefore, after outputting the output signal Y indicating that the abnormality has been detected, the determination unit 5 may hold the output signal Y without depending on the determination result. In this case, the determination unit 5 may change the output signal Y to a signal indicating normality by a reset signal input from the outside.
  • the comparison unit 3 sets the comparison result CMP to "L”, and the latches 41-2 to 41-5 are latched. ; Holds the output of! To 41-4 (in this case, "L"), and the first latch 41-1 holds the comparison result CMP (in this case, "L”). Since all outputs of the latches 41 41 5 are “L”, the mismatch count value is “0”, and the determination unit 5 outputs the output signal regardless of whether the determination threshold is “0”, “3”, or “5”. Set Y to "L”.
  • the comparison unit 3 sets the comparison result to "H”.
  • the latches 41 2 to 4 15 hold the output of the latch 41 41 4 (in this case, “L”), and the first latch 41—1 holds the comparison result CMP (in this case, “H”). Hold.
  • the mismatch count value of the determination unit 5 becomes “1”, and when the determination threshold is “1”, the determination unit 5 sets the output signal Y to “H” and holds the determination threshold “3”. Or, in case of “5”, set the output signal Y to “L”.
  • Latch 41 2-41 — 5 holds the output of latch 41— ;! to 41-4 (in this case, latch 41-2 holds “H” and latches 41-3 to 41-5 hold “L”) )
  • the first stage latch 41-1 holds the comparison result CMP (in this case, "H”).
  • the discrepancy count value of the determination unit 5 becomes “2”.
  • the determination threshold force S is “l”
  • the determination unit 5 holds the output signal Y at “H” and the determination threshold value is “3”.
  • the determination threshold value is “3”.
  • the latches 41 2 to 41 5 hold the outputs of the preceding latch 41 41;! To 41-4 (in this case, the latch 41-2 holds “H” and the latch 41 — 3 to 41—5 holds “L”), and the first latch 41—1 holds the comparison result CMP (“L”). Since Latch 41-1 held “L”, the discrepancy count value of decision unit 5 is “2” as in the previous sampling time t3, and decision unit 5 outputs when the decision threshold is “1”. Hold signal Y at "H” and set output signal Y to "L” when judgment threshold force ⁇ 3 "or” 5 ".
  • the comparison unit 3 sets the comparison result CMP to “H”.
  • the latches 41 2 to 41 5 hold the outputs of the preceding latch 41 1 !! to 41-4 (in this case, the latches 41-2, 41-5 hold “L”).
  • the latches 41-3 and 41-4 hold "H"), and the latch 411 in the first stage holds the comparison result CMP ("H").
  • the discrepancy count value of the determination unit 5 is “3”.
  • the determination threshold value is “1” or “3”
  • the determination unit 5 holds the output signal Y at “H” and the determination threshold value is “5”. In case of "”, set the output signal Y to "L”.
  • the latches 41 2 to 41 5 hold the outputs of the preceding latches 41 1;! To 41 4 (in this case, the latches 41-2, 41-4, 41-5 are “H” And latch 41-3 is "L”
  • the first latch 41 1 holds the comparison result CMP (“L”).
  • the mismatch count value of the determination unit 5 becomes “3”, and the determination unit 5 sets the determination threshold “1”.
  • the output signal Y is held at “H”, and when the judgment threshold is “5”, the output signal Y is set at “L”.
  • the comparison unit 3 compares whether or not the polarities of the plurality of redundant input signals X0 to Xk match, and the comparison result storage unit 4 Holds the comparison result of the comparison unit 3 for each sampling period set in the sampling period setting unit 12, and the determination unit 5 sets the sampling number set in the sampling number setting unit 11 in chronological order from the latest comparison result.
  • the number of non-matching comparison results indicating that the polarities of the input signals X0 to Xk do not match is counted, and the count value is set in the judgment threshold setting unit 13 Therefore, it is determined that the input signals X0 to Xk are abnormal, and if the count value is smaller than the determination threshold, it is determined to be normal.
  • mismatch ratio Normal / abnormal can be judged according to In other words, the normality / abnormality is judged by the force S according to the change of the input signals X0 to Xk for a predetermined “sampling period X number of samplings”.
  • the sampling number, the sampling period, and the determination threshold are externally set to the sampling number setting unit 11, the sampling period setting unit 12, and the determination threshold setting unit 13.
  • the number of comparison results used for judgment, the time to hold the comparison results, and the ratio of the number of matches / mismatches for judging normality / abnormality can be changed.
  • the normal / abnormal judgment criteria for redundant input signals X0 and XI can be changed according to the system.
  • weighting may be performed when counting the number of mismatch comparison results indicating that the polarities of the input signals X0 and XI are mismatched. The weighting is set to depend on the order of the polynomial, for example, using a polynomial fitting method that fits this curve assuming that the signal waveform can be partially approximated by a polynomial curve.
  • FIG. 5 is a block diagram showing the configuration of the failure detection apparatus when weighting is performed.
  • a determination mode setting unit 14 and a weighting setting unit 15 are added to the setting unit 1 of the failure detection device of FIG. Note that components having the same functions as those of the failure detection apparatus shown in FIG. 2 are denoted by the same reference numerals, and redundant description is omitted.
  • the determination mode setting unit 14 is set with a mode indicating whether or not weighting is performed.
  • a weight (weighting factor) corresponding to the number of samplings from the current sampling period to the sampling period corresponding to the number of samplings in time series is set. For example, when the sampling number is “5”, the weighting factors W1 to W5 associated with the latches 41— ;! to 41-5 are set.
  • the determination unit 5 When the "unweighted mode” indicating that no weighting is performed is set in the determination mode setting unit 14, the determination unit 5 does not match the polarities of the input signals X0 and XI as described above. The discrepancy comparison result indicating this is counted as “1”, and the normality / abnormality is determined by comparing the count value with the determination threshold.
  • the determination unit 5 sets the mismatch comparison result indicating that the polarities of the input signals X0 and XI are mismatched to “1”. The value obtained by multiplying the weighting factors W1 to W5 associated with the latch 41— ;! to 41-5, which holds the result of the mismatch comparison, is counted as a force count value. Then the normal / abnormal judgment is made by comparing the count value with the judgment threshold.
  • the force S the input signal, which is obtained by counting the comparison result indicating that at least one of the polarities of the input signals X0 to Xk does not match is compared with the determination threshold value.
  • the determination unit 5 outputs an output signal Y indicating normal when the count value is equal to or greater than the determination threshold, and an output signal indicating abnormal when the count value is smaller than the determination threshold. Y should be output.
  • the input signal input to the failure detection apparatus is a single input means corresponding to a plurality of switch forces provided in an input detection circuit that detects that an input device such as a push button, a lever, or a switch is operated. This is a redundant signal that is generated when the is operated. Therefore, the input signal is a signal obtained by converting an analog signal power and an analog signal into a digital signal.
  • the comparison unit 3 compares each analog input signal with a predetermined threshold value. If the analog input signal is equal to or greater than the threshold value, the comparison unit 3 determines that the signal is “H”.
  • the input signal is smaller than the threshold, it is judged as “L” and whether or not they match each other.
  • the input signal is a digital signal
  • each analog signal in which the input detection circuit is made redundant is compared with a predetermined threshold value. If the analog signal is equal to or greater than the threshold value, the signal is set to “H”. If the analog signal is smaller than the threshold, a digital signal with “L” is generated. In other words, even when the analog detection signal generated when the switch is turned on, either the input detection circuit or the comparison unit 3, is converted to digital, it is “H” or “L”. "Is decided.
  • the threshold value Th for determining the input signals X0 and XI as “H” or “L” is the threshold value Th, and the analog signal corresponding to the input signal XO is indicated by a dotted line.
  • the threshold value Th is between the voltage value indicating "H”
  • the input signal XO becomes “H”
  • the analog signal corresponding to the input signal XI indicates the voltage value indicating "L” as indicated by the broken line
  • the threshold Th the input signal XI is "L”. Therefore, in FIG.
  • the comparison unit 3 outputs a comparison result indicating that the input signals XO and XI do not match, and the times t2, t3, At t4, t6, t7, t8, tlO, and til, the comparison unit 3 outputs a comparison result indicating that the input signals X0 and XI match. Therefore, when the number of samplings is “5”, judgment threshold is “3”, and “unweighted mode”, the time 0 t6 t7 t8 At tlO and ti l, the count value of the mismatch counter is “1” and the time
  • the count value of the mismatch counter becomes “2”, and the determination unit 5 outputs an output signal Y (in this case, “L”) indicating normal.
  • the analog signal that is the source of the input signal X0 XI is an unstable state for both signals, and the force and the state are periodically continuous. This is to detect a failure in the input detection circuit that outputs the input signal Xl Xk, and considering that redundancy is provided for safety reasons, this analog signal may be unstable or periodic inconsistent. I want it to be detectable.
  • the determination threshold is made small, for example, when counting the non-matching comparison results, the determination threshold is set to "1" so that all-matches are normal. Anomalies can also be detected in signal X0 XI. However, if the judgment threshold is set to “1”, an error will be detected if there is even one discrepancy due to signal deviation or noise due to the switch characteristics, and the system must be stopped each time. Therefore, the judgment using the comparison result for each sampling period cannot be fully utilized.
  • the normality / abnormality of the redundant input signal is determined not by the threshold value but by the comparison result pattern for each sampling period.
  • FIG. 7 is a block diagram showing the configuration of the second embodiment of the failure detection apparatus according to the present invention.
  • the determination threshold setting section 13 is deleted from the setting section 1 of the failure detection apparatus of the first embodiment shown in FIG. Instead of 13, a pattern setting unit 16 is added.
  • Components having the same functions as those of the failure detection apparatus of the first embodiment shown in FIG. 2 are given the same reference numerals, and redundant descriptions are omitted.
  • a determination pattern indicating a match / mismatch for the number of samplings from the current sampling period to the sampling period for the number of samplings in time series is set. Specifically, for example, when the sampling number is “5”, a determination pattern associated with the latch 41 41 5 is registered. It should be noted that even if there are multiple judgment patterns, power is not acceptable.
  • the determination unit 5 obtains a comparison result pattern from the current sampling period to a sampling period corresponding to the number of samplings in time series and a determination pattern registered in the pattern setting unit 16. If the comparison result pattern matches the judgment pattern! /, It is judged as abnormal, and if the comparison result pattern does not match the judgment pattern, it is judged normal. . If there are a plurality of determination patterns registered in the pattern setting unit 16, it may be determined that there is an abnormality when they match at least one determination pattern.
  • the comparison unit 3 shows the comparison result CMP, and the input signal X0 and the input signal XI do not match.
  • the comparison result in this case, “H”
  • latch 41-1 holds “H”
  • latches 41 2 to 41 5 hold “L”, thereby latch 41—;
  • the pattern of the comparison result of 41-5 is “HLLLL” in time series ⁇ IJ.Determining unit 5 compares the determination pattern “HLLLH” set in pattern setting unit 16 with the time-series pattern “HLLLL”. To do. Since the result of the comparison is inconsistent, the determination unit 5 sets the output signal Y to “L” indicating normality.
  • the judgment unit 5 sets the output signal Y to “L”. To.
  • the comparison unit 3 shows the comparison result, and the comparison result indicating that the input signals X0 and XI match (in this case, "L” )
  • latch 41-1, 41 -4, 41 5 hold “L” and latches 41 2 41 3 hold “H”.
  • the pattern of the comparison result of the latch 41 41 5 becomes “LHHLL” in time series and does not match the determination pattern “HLLLH”, so the determination unit 5 sets the output signal Y to “L”.
  • the comparison unit 3 sets the comparison result to “L”, and the latches 41 1 41-2, 41-5 hold “L” and latch 41—3 41—4 holds “H”.
  • the pattern of the comparison result of the latch 41— ;! 41-5 becomes “LLHH L” in time series and does not match the determination pattern “HLLLH”. Therefore, the determination unit 5 sets the output signal Y to “L”.
  • the comparison unit 3 sets the comparison result to “H” and latches 41 ⁇ 1 41 ⁇ 5. Holds “H”, and latches 41–2 41–4 hold “L”, so that the pattern of the comparison result of latch 41— ;! 41-5 becomes “HLLLH” in time series. Matches 'HLLLH'. Therefore, the determination unit 5 sets the output signal to “H” indicating abnormality.
  • the comparison unit 3 compares whether or not the polarities of the plurality of redundant input signals X0 XI match, and the comparison result storage unit 4
  • the comparison result of the comparison unit 3 is held for each sampling period set in the sampling period setting unit 12, and the determination unit 5 is set to the sampling number set in the sampling number setting unit 11 in time series from the current sampling period.
  • the comparison results for the number of samplings up to the sampling period are arranged in chronological order from the comparison result of the current sampling period, and the matching pattern and the judgment pattern set in the pattern setting part 16 of the setting part 1 If the match 'disagreement pattern matches the judgment pattern, it is judged abnormal, and if the match' mismatch pattern does not match the judgment pattern, it is judged normal.
  • Normality / abnormality can be determined according to changes in the input signal XO, XI for the specified sampling period X number of samplings, and errors in the input signals XO, XI that cannot be detected by threshold determination Can be detected.
  • the number of determination patterns may increase, so that it is preferably used in combination with the threshold value determination described in the first embodiment. For example, even if it is determined to be abnormal by the threshold determination, if it matches the determination pattern, that is, if it is a specific pattern, it is determined to be normal.
  • FIG. 8 is a block diagram showing the configuration of the failure detection apparatus when the user selects determination based on a determination threshold or determination based on a determination pattern.
  • the pattern setting unit 16 of the second embodiment is added to the setting unit 1 of the failure detection device shown in FIG.
  • FIG. 9 shows a list of determination conditions and weighting presence / absence set in the determination mode setting unit 14 of the failure detection apparatus shown in FIG.
  • the judgment unit 5 does not match the comparison result of the latch 41 as described in the first embodiment.
  • the number of comparison results indicating or the number of comparison results indicating coincidence is counted, and the normality / abnormality is determined by comparing the count value with the determination threshold value set in the determination threshold value setting unit 13.
  • the determination unit 5 determines whether the comparison result of the latch 41 is the same as described in the first embodiment.
  • the comparison result indicating mismatch or the comparison result indicating match is set to ⁇ 1 ''.
  • the value obtained by multiplying the weighting coefficient set in the weight setting unit 15 in association with the latch 41 is counted, and the count value is compared with the determination threshold value set in the determination threshold setting unit 13 to determine whether normal / Judge abnormalities.
  • the determination unit 5 arranges the comparison results of the latch 41 in time series as described in the second embodiment. Compare the judgment pattern and the judgment pattern set in the pattern setting section 16 to judge normality / abnormality.
  • the determination mode setting unit 14 is set to a threshold determination (with / without weighting) or pattern determination mode
  • the determination unit 5 determines whether the threshold determination (with / without weighting) and the pattern are performed. The normal / abnormal judgment is made based on the judgment, and when one judgment result becomes abnormal, it is judged as abnormal.
  • the determination mode setting unit 14 is set to a mode for performing threshold determination (with / without weighting) and pattern determination
  • the determination unit 5 performs threshold determination (with / without weighting) and pattern determination.
  • the normal / abnormal judgment is made by, and if both judgment results are abnormal, it is judged as abnormal.
  • a third embodiment of the present invention will be described with reference to FIGS.
  • the comparison results of the input signals X0 to Xk determined by the comparison unit 3 are stored in time series in the comparison result storage unit 4 that constitutes the shift register by the latch 41, the sampling is performed. Latches 41 are required. For this reason, when the number of samplings increases, the number of latches 41 also increases, resulting in a problem of excessive resources.
  • the comparison result storage unit stores the comparison result in the time series and the comparison result used for the determination (mismatch) Or a second comparison result storage unit that stores a count value of coincidence), and suppresses an increase in resources even when the number of samplings is large.
  • FIG. 10 is a block diagram showing a configuration of the third embodiment of the failure detection apparatus according to the present invention.
  • the failure detection device of the third embodiment shown in FIG. 10 includes a determination unit 5a instead of the determination unit 5 of the failure detection device of the first embodiment shown in FIG.
  • a memory unit 7, a comparison result control unit 8, and a reset signal generation unit 9 are added.
  • Components having the same functions as those of the failure detection apparatus of the first embodiment shown in FIG. 2 are given the same reference numerals, and redundant descriptions are omitted.
  • the configuration and function of the first comparison result storage unit 6 shown in FIG. 10 are the same as those of the comparison result storage unit 4 shown in FIG.
  • the second comparison result storage unit 7 stores, for each "n X sampling period", the number of mismatches or coincidence of n comparison results from the current time to "n X sampling period", ie, the first
  • the comparison result storage unit 6 latches 41— ;! to 41—n hold! /, And the comparison result count value indicating that there is a mismatch is the maximum m (m is a natural number). Hold.
  • FIG. 11 is a diagram illustrating an example of the configuration of the second comparison result storage unit 7 illustrated in FIG.
  • the second comparison result storage unit 7 is composed of a general ring buffer that designates m buffers 71 (indicating 71— ;! to 71—m) as pointer values.
  • m buffers 71 indicating 71— ;! to 71—m
  • the pointer value 1 indicates the buffer 71-1
  • the pointer value 2 indicates the buffer 71-2
  • "" the pointer value m indicates the buffer 71-m.
  • comparison result control unit 8 writes the force value of the comparison result to the second comparison result storage unit 7 and the comparison result count value from the second comparison result storage unit 7. Controls reading of.
  • the comparison result control unit 8 performs the initial operation executed when the power of the own device is turned on or reset.
  • the necessary buffer 71 The write cycle for storing the number and the count value of the comparison result in the second comparison result storage unit 7 is obtained.
  • the comparison result control unit 8 generates the necessary number of buffers 71 (hereinafter referred to as the number of effective buffers h) and the write cycle obtained by (Equation 1) and (Equation 2), and the clock generation unit 2. Generates and generates control signals (write signal WT, write pointer value WP, read signal RT, read pointer value RP, etc.) for the second comparison result storage unit 7 based on the sampling clock CLK of the sampling cycle to be generated The control signal is output to the second comparison result storage unit 7. Also, the write signal WT, which is one of the control signals, is output to the reset signal generation unit 9.
  • the comparison result control unit 8 outputs the write signal WT and the write pointer value WP every write cycle Tw. Further, the comparison result control unit 8 outputs the read signal RT and the read pointer value RP to the second comparison result storage unit 7 for each read cycle Tr having a value equal to the sampling cycle T, and the buffer 71 holds it. The value to be output is output to the judgment unit 5a.
  • the determination unit 5a determines the number of sampling times X before the sampling period from the current time.
  • the number of comparison results indicating that there is a mismatch among the comparison results within the time period in (1) is obtained, and the obtained number, the sampling number set in the sampling number setting unit 11, and the determination threshold setting unit 13 are set.
  • a threshold value determination process for determining normality / abnormality of the input signals XO to Xk is performed.
  • the determination unit 5a counts the number of comparison results indicating that at least one of the input signals XO to Xk is inconsistent among the comparison results input from the latch 41.
  • Function, an addition function for adding the count value counted by the count function and the value input from the second comparison result storage unit 7, the value obtained by the addition function, and the sampling number setting unit 11 Based on the number of samplings set to 1 and the determination threshold set in the determination threshold setting unit 13, threshold determination processing for determining normality / abnormality of the input signals XO to Xk is performed.
  • the determination unit 5a holds the current comparison result by the count function.
  • the first stage latch 41—1 to the last stage latch 41 1 n that is, of the n comparison results from the current sampling period time to the “number of latch 41 n X sampling period” time, is inconsistent
  • the number of comparison results indicating this is counted, and this count value is set as the mismatch count value in the first comparison result storage unit 6.
  • the determination unit 5a uses the addition function to count the mismatch count value in the first comparison result storage unit 6 counted by the count function and the mismatch count value held in the second comparison result storage unit 7, that is, the latest count value.
  • the value written in buffer 71 from the buffer 71 where the value was written to the buffer 71 up to the number of valid buffers h before is added, and the comparison result count number indicating that there is a mismatch among the comparison results for the sampling number (mismatch Find the total count).
  • the determination unit 5a compares the total number of mismatches obtained by the addition function with a determination threshold, and determines that the total number of mismatches is abnormal when the total number of mismatches is equal to or greater than the determination threshold. If it is smaller than the determination threshold, it is determined to be normal.
  • the determination unit 5a outputs the determination result as an output signal Y. Further, the determination unit 5a outputs the mismatch count value CNT in the first comparison result storage unit 6 obtained by the addition function to the second comparison result storage unit 7.
  • the reset signal generation unit 9 outputs the reset signal RES 1 after the comparison result control unit 8 holds the mismatch count value CNT in the first comparison result storage unit 6 in the second comparison result storage unit 7. Output to latch 41 and reset the value of latch 41. In this case, the value held by the latch 41 is set to a value indicating that the comparison result matches.
  • the operation of the failure detection apparatus according to the present invention will be described by taking as an example the case where the cycle is “cho” and the number of samplings is “12”.
  • comparison unit 3 outputs a comparison result CMP between input signal X0 and input signal XI.
  • the comparison unit 3 compares the comparison result CMP and indicates that the input signal X0 and the input signal XI do not match.
  • Set the result in this case, "H”
  • Latch 41—2,41—3 is the previous latch 41—1, 41 2 is held, and the first latch 41-1 holds the comparison result CMP. In this case, the latch 41-1 holds “H”, and the latches 41 2 to 41 3 hold “L”.
  • the comparison result control unit 8 asserts the read signal RT (in this case, “H”), sets the read pointer values to “1”, “2”, “3”, and buffers 71—; 71 ⁇ 3 The values held in this case (all “0” in this case) are output to the judgment unit 5a, and then the read signal RT is negated (in this case “L”).
  • the determination unit 5a determines whether or not the outputs of the latch 411-1 to the latch 41-3 are a comparison result indicating a mismatch (in this case, "H"), and the number of comparison results indicating a mismatch Count.
  • a comparison result indicating a mismatch in this case, "H”
  • the number of comparison results indicating a mismatch in the first comparison result storage unit 6)
  • the discrepancy count value (CNT) is “1”.
  • the determination unit 5a adds the values input from the buffers 71-1 to 71-3 to the mismatch count value CNT in the first comparison result storage unit 6 to obtain a mismatch total count value.
  • the mismatch count value in the first comparison result storage unit 6 is “1”, and all the values input from the buffers 71— ;! to 71-3 are “0”. Becomes "1".
  • the determination unit 5a sets the output signal Y to “L” indicating normality.
  • latches 41-2 and 41-3 hold the outputs of the preceding latches 41-1 and 41-2, and latch 41-1 holds the comparison result COM
  • the second comparison result control unit 8 controls the buffer 71— ;! to 71-3 and causes the determination unit 5a to output the value held in the buffer 71— ;! to 71-3.
  • the comparison result output processing operation of the first comparison result storage unit 6 obtains the mismatch count value of the first comparison result storage unit 6 and the determined mismatch count value of the first comparison result storage unit 6 and the buffer 71 — ;!
  • the sampling period does not coincide with the write cycle to the buffer 71 of the second comparison result storage unit 7, so only the processing operation within the write cycle is performed as at time tO.
  • the input signal X0 is "H” and the input signal XI is "L”.
  • the unit 3 sets the comparison result CMP to “H”, the latches 41 1 and 41 2 hold “H”, and the latch 41 3 holds “L” by the first comparison result storage processing operation.
  • the comparison result control unit 8 outputs the values held in the buffer 71— ;! 71-3 (in this case, all “0”) to the determination unit 5a.
  • the determination unit 5a obtains a mismatch count value (in this case “2”) in the first comparison result storage unit 6 and a total mismatch count value (in this case “2”). And output the output signal Y (in this case, "L").
  • the second comparison result storage unit Write processing to the buffer 71 which is 7.
  • the processing operation within the write cycle is performed in the same manner as at times tO and tl.
  • the comparison unit 3 sets the comparison result CMP to "H” and performs the first comparison result storage processing operation.
  • Latch 41 41 —3 holds “H”.
  • the comparison result control unit 8 causes the determination unit 5a to output the values held in the buffer 71— ;! 713 (in this case, all “0”).
  • the determination unit 5a determines the mismatch count value CNT (“3” in this case) of the first comparison result storage unit 6 and the total mismatch count value (“3” in this case). Find the output signal Y (in this case "L”). Further, the determination unit 5a outputs the mismatch count value CNT (in this case, “3”) in the first comparison result storage unit 6 to the second comparison result storage unit 7.
  • the comparison result control unit 8 controls the write signal WT and the write pointer value WP to obtain the second comparison result.
  • the buffer 71 of the storage unit 7 holds the mismatch count value CNT of the first comparison result storage unit 6.
  • the comparison result control unit 8 asserts the write signal WT (in this case, "H"), sets the write pointer value to "1", and sets the mismatch count value CNT (this in the buffer 71-1). In case, keep “3”).
  • the comparison result control unit 8 sends the write signal W T is negated (in this case "L").
  • the reset signal generation unit 9 When it is recognized that 1 holds the mismatch count value CNT of the first comparison result storage unit 6, the reset signal generation unit 9 asserts the reset signal RES1 (in this case, “H”). As a result, the latch 41— ;! 41—3 resets the output to a value (in this case, “L”) indicating that the comparison results match. The reset signal generator 9 negates the reset signal RES 1 (in this case, “L”) after the output power L ”of the latch 41— ;! 41-3 is reached.
  • comparison result control unit 8 controls write signal WT and write pointer direct WP to write mismatch count value CNT in first comparison result storage unit 6
  • write cycle processing combining the second comparison result storage processing operation held in the buffer 71 indicated by the pointer value WP and the first comparison result reset processing operation in which the reset signal generation unit 9 resets the value of the latch 41 41 3
  • motion
  • the sampling period is not the same as the writing period to the buffer 71 of the second comparison result storage unit 7 as at time tO, so the processing within the writing period is the same as at time tO. Only the operation is performed.
  • the comparison unit 3 sets the comparison result CMP to "H” and stores the first comparison result.
  • the latch 41 — 1 holds “H” by the processing operation and the latches 41 2, 41 — 3 hold “L”, and the comparison result control unit 8 causes the buffer to be buffered by the second comparison result output processing operation.
  • 71— ;! 71—3 causes the determination unit 5a to output the value held in buffer 3 (in this case, buffer 71-1 is “3” and notifiers 71-2, 71-3 are “0”) .
  • the determination unit 5a obtains the mismatch count value (in this case “1”) and the total mismatch count value (in this case “4”) in the first comparison result storage unit 6.
  • Output signal Y ("L” in this case).
  • the comparison unit 3 sets the comparison result CMP to "L", and is latched by the first comparison result storage processing operation. 41-3 holds “L” and latch 41 2 holds “H”. Also, by the second comparison result output processing operation, the comparison result control unit 8 causes the value held in the buffer 71— ;! 71-3 (this value In this case, the buffer 71-1 is “3” and the buffers 71-2, 713 are “0”). Further, by the determination processing operation, the determination unit 5a obtains the mismatch count value (in this case “1”) and the total mismatch count value (in this case “4”) in the first comparison result storage unit 6. Output signal Y ("L” in this case).
  • the comparison unit 3 sets the comparison result CMP to “H” and performs the first comparison result storage processing operation.
  • the latches 41-1 and 41-3 hold “H”, and the latch 412 holds “L”.
  • the comparison result control unit 8 causes the value held in the buffer 71— ;! to 71-3 (in this case, the buffer 71-1 is “3”).
  • Buffers 71-2, 71-3 are “0”), and outputs to judgment section 5a.
  • the determination unit 5a obtains the mismatch count value CNT (in this case “2”) and the total mismatch count value (in this case “5”) in the first comparison result storage unit 6. Output signal Y ("L” in this case). Further, the determination unit 5a outputs the mismatch count value CNT (“2” in this case) in the first comparison result storage unit 6 to the second comparison result storage unit 7.
  • the write cycle processing operation is performed from time t5a after the cycle operation within the write cycle at the sampling time starting from time t5 is completed.
  • the mismatch count value CNT of the first comparison result storage unit 6 is held in the buffer 71 of the second comparison result storage unit 7 by the second comparison result storage processing operation.
  • the comparison result control unit 8 sets the write pointer value WP by one (in this case, “2”), and stores the mismatch count value CNT (in the first comparison result storage unit 6 in the buffer 71-2. In this case, “2”) is retained.
  • the comparison result control unit 8 sets the write signal WT to “L”.
  • the reset signal generation unit 9 sets the reset signal RES 1 to "H” and outputs the outputs of the latches 41— ;! to 41-3 to “L”. Reset to , Latch 41— ;! After the output force L ”of 41-3 is reached, set the reset signal RES 1 to“ L ”.
  • the comparison unit 3 sets the comparison result CMP to “H” and performs the first comparison result storage processing operation.
  • Latch 41-1 holds “H” and latches 41-2, 41-3 hold “L”.
  • the comparison result control unit 8 causes the value stored in the buffer 71— ;! 71-3 (in this case, the buffer 71-1 is “3”, Buffer 71-2 Force S “2”, 71-3 is “0”).
  • the determination unit 5a obtains the mismatch count value (in this case “1”) and the total mismatch count value (in this case “6”) in the first comparison result storage unit 6.
  • Set output signal Y to "L”.
  • the comparison unit 3 sets the comparison result CMP to "H” and stores the first comparison result.
  • the latches 41-1 and 41 2 hold “H”, and the latch 413 3 holds “L.”
  • the comparison result control unit 8 sets the buffer 71. ——! 71— Determines the value held by 3 (in this case, buffer 71-1 is “3”, buffer 71—2 force S is “2”, 71-3 is “0”) Output to part 5a.
  • the determination unit 5a obtains a mismatch count value (in this case, “2”) and a total mismatch count value (in this case, “7”) in the first comparison result storage unit 6.
  • the determination threshold is “7”
  • the determination unit 5a sets the output signal Y to a value (here, “H”) indicating that the output signal Y is abnormal.
  • the comparison unit 3 sets the comparison result CMP to “H” and performs the first comparison result storage processing operation.
  • Latch 41 41 —3 holds “H”.
  • the comparison result control unit 8 causes the value stored in the buffer 71— ;! 71-3 (in this case, the buffer 71-1 is “3” and the buffer 71— ;! 71-2 is “2” and buffer 71-3 is “0”).
  • the determination unit 5a obtains the mismatch count value CNT (“3” in this case) and the total mismatch count value (“8” in this case) in the first comparison result storage unit 6.
  • Set output signal Y to "H”.
  • the determination unit 5a outputs the mismatch count value CNT (in this case, “3”) in the first comparison result storage unit 6 to the second comparison result storage unit 7.
  • the write cycle processing operation is performed from time t8a after the cycle operation within the write cycle at the sampling time starting from time t8 is completed.
  • the mismatch count value CNT of the first comparison result storage unit 6 is held in the buffer 71 of the second comparison result storage unit 7 by the second comparison result storage processing operation.
  • the comparison result control unit 8 sets the write pointer value WP by one (in this case, “3”) and stores it in the buffer 71-3 in the first comparison result storage unit 6 as a mismatch count value CNT ( In this case, “3”) is retained.
  • the comparison result control unit 8 sets the write signal WT to “L”.
  • the reset signal generation unit 9 sets the reset signal RES 1 to "H” and the outputs of the latches 41— ;! to 41-3 to “L”. After resetting to the output power L "of the latch 41— ;! to 41-3, set the reset signal RES 1 to“ L ”.
  • the comparison unit 3 sets the comparison result CMP to "H”, and the first comparison result storage process According to the operation, the latches 41-1 and 41-2 hold “H”, and the latch 41-3 holds “L”, and the comparison result control unit 8 operates as a result of the second comparison result output processing operation.
  • Buffer 71 — ;! ⁇ 71—3 holds (In this case, the buffer 71-1 is “3”, the buffer 71-2 is “2”, and 713 is “3”) is output to the determination unit 5a. Further, by the determination processing operation, the determination unit 5a obtains the mismatch count value (in this case “2”) and the total mismatch count value (in this case “10”) in the first comparison result storage unit 6, Set output signal Y to "H".
  • the sampling period coincides with the write cycle to the buffer 71 of the second comparison result storage unit 7, and therefore, after the processing operation within the write cycle is performed as in time t2, Write processing to the buffer 71 which is the comparison result storage unit 2 of 2 is performed.
  • the processing operation within the write cycle is performed in the same manner as at time to.
  • the comparison unit 3 sets the comparison result CMP to “H” and performs the first comparison result storage processing operation. Latch 41 one;! ⁇ 41-3 hold "H”.
  • the comparison result control unit 8 causes the value held in the buffer 71— ;! to 71-3 (in this case, the buffer 71-1 is “3”, Buffer 71-2 is “2” and Buffer 71-3 is “3”).
  • the determination unit 5a obtains the mismatch count value CNT (“3” in this case) and the total mismatch count value (“8” in this case) in the first comparison result storage unit 6. Set output signal Y to "H”. Further, the determination unit 5a outputs the mismatch count value CNT (in this case, “11”) in the first comparison result storage unit 6 to the second comparison result storage unit 7.
  • the write cycle processing operation is performed from time tl la after the end of the cycle operation within the write cycle at the sampling time starting from time ti l.
  • the mismatch count value CNT of the first comparison result storage unit 6 is held in the buffer 71 of the second comparison result storage unit 7 by the second comparison result storage processing operation.
  • the comparison result control unit 8 sets the write pointer value WP by one (in this case, “1”) as a value (1 in this case) to the buffer 71-1 in the mismatch count value CNT ( In this case, keep “3”).
  • the comparison result control unit 8 sets the write signal WT to “L”.
  • the reset signal generation unit 9 sets the reset signal RES 1 to "H” and outputs the outputs of the latches 41- to 41-3 to "L”. To the output of Latch 41— ;! to 41—3. After resetting to “L”, set the reset signal RES1 to “L”. [0126] As described above, in the third embodiment, the comparison unit 3 compares whether or not the polarities of the plurality of redundant input signals X0 to Xk match, and the first comparison The result storage unit 6 holds n comparison results in chronological order from the latest comparison result of the comparison unit 3 for each predetermined sampling period, and the second comparison result storage unit 7 stores the first comparison result.
  • Storage unit 6 3 ⁇ 4 The number of comparison results indicating that at least one polarity of a plurality of redundant input signals X0 to Xk is inconsistent among n comparison results when holding three comparison results.
  • the determination unit 5a holds at least one of the redundant input signals X0 to Xk out of the n comparison results held in the first comparison result storage unit 6.
  • the count value of the comparison result indicating that the two polarities do not match is stored in the second comparison result storage unit 7.
  • the total value of the comparison results is obtained by adding the force count values from the latest count value to the predetermined number of samplings, and the calculated total value is greater than or equal to the predetermined threshold value. Is determined to be abnormal, and the total value obtained is smaller than a predetermined determination threshold, in which case it is determined to be normal. While suppressing an increase in resources, it is possible to determine normality / abnormality according to changes in the input signals X0 to Xk for a predetermined “sampling period X number of samplings”.
  • the second comparison result storage unit 7 is configured with a ring buffer.
  • the storage means is not limited to the ring buffer as long as it can store the number of values indicating the mismatch held by the latch 41 of the first comparison result storage unit 6.
  • the force S, the input signal, and the comparison result indicating that the polarity of at least one of the input signals X0 to Xk is inconsistent are counted and compared with the determination threshold value.
  • a comparison result indicating that the polarities of all X0 to Xk are the same may be counted and compared with the determination threshold value.
  • the second comparison result storage unit 7 shows a comparison result indicating that the polarities of all the input signals X0 to Xk are the same among n comparison results held by the first comparison result storage unit 6.
  • the determination unit 5 outputs an output signal Y indicating that the count value is equal to or greater than the determination threshold. If the value is smaller than that, an output signal Y indicating an abnormality may be output.
  • the second comparison result storage unit 7 indicates mismatch or coincidence among the comparison results held for each sampling time by the latch 41 of the first comparison result storage unit 6.
  • the second comparison result storage unit 7 since the second comparison result storage unit 7 holds the count value of the comparison result indicating mismatch or coincidence, the time series of the comparison result is lost. Since the time of “sampling period X number of samplings” becomes longer, if the time series of the comparison result is lost, the problem arises that the mismatch of input signals due to different events is regarded as the same event.
  • the second comparison The buffer 71 of the result storage unit 7 holds a mismatch value or a count value of 1S.
  • the input signal X0 is “H” from time tO to time t2
  • the input signal XI is from time tO to time t2. It is assumed that “L” from tl until time tl and “H '' from time tl to time t3.
  • the comparison result is from time tO to time tl and from time t2 to time t3.
  • the comparison result is a value indicating coincidence from time tl to time t2, so the second comparison result storage unit 7 stores the time from time tO to time and from time t2 to time t3. “50” is held in the buffer holding the comparison result with “0”, and “0” is held in the buffer holding the comparison result from time tl to time t2.
  • event A is a mismatch between the comparison results when the input signal X0 is "H” and the input signal XI is "L”.
  • event B where the input signal XI is "L” and the input signal XI is "H”, which is a mismatch, and the mismatch between the two events A and B is different.
  • Event A and event B are identified as the same event even though there is a period between input signal X0 and input signal XI between event A and event B because the time series is lost. I will consider it.
  • the first comparison result storage unit 6 and the second comparison result storage unit 7 in the coincidence period of the comparison result between the event A and the event B.
  • the value of is reset to distinguish between two different events to detect an exact discrepancy event.
  • FIG. 14 is a block diagram showing a configuration of the failure detection apparatus according to the fourth embodiment of the present invention.
  • a reset condition setting unit 18 is added to the setting unit 1 of the failure detection device of the third embodiment shown in FIG. Instead of 9, a reset signal generation unit 9a is provided.
  • Components having the same functions as those of the negotiation detection apparatus according to the third embodiment shown in FIG. 10 are given the same reference numerals, and redundant descriptions are omitted.
  • the reset condition setting unit 18 includes a first comparison result storage unit 6 and a second comparison result storage unit.
  • a reset condition for resetting the value held by 7 is set. Reset condition is
  • the reset condition setting unit 18 includes a set value indicating that the reset according to the above (condition 1) to (condition 3) is not performed, a set value indicating that the reset is performed according to the above (condition 1), and the above (condition Either a set value indicating that the reset is performed by 2) or a set value indicating that the reset is performed by the above (condition 3) is set.
  • a setting value indicating that resetting is performed according to the above (condition 2)
  • a value y indicating the number of comparison results to be determined and a reset threshold are also set. In this case, the value y indicating the number of comparison results to be determined is set equal to the reset threshold.
  • the above (Condition 3) indicates that reset is to be performed.
  • a value y indicating the number of comparison results to be judged and a reset threshold are also set.
  • the set value to be set in the reset condition setting unit 18 is set by communication from the remote master station 90 in the same manner as the control parameter for the device 81 connected to the remote I / O station 80. That is, it can be arbitrarily set by the user.
  • the reset signal generation unit 9a includes the set value set in the reset condition setting unit 18 and the comparison unit 3 Based on the input comparison result CMP, the reset signal RES1 is asserted to reset the latch 41 of the first comparison result storage unit 6, and the reset signal RES2 is asserted for a predetermined period and passed through the comparison result control unit 8. Reset the buffer 71 in the second comparison result storage unit 7.
  • the reset signal generation unit 9a outputs the ratio output by the comparison unit 3.
  • the comparison result CMP is monitored, and the reset signals RES 1 and RES2 are asserted when the comparison result CMP changes from a value indicating mismatch to a value indicating match.
  • the reset signal generation unit 9a determines that the comparison result CMP output from the comparison unit 3 matches. The count value is counted up for the indicated value, and if the comparison result CMP indicates a mismatch, the count value is reset, and the count value force counted by this count function is greater than the reset threshold. When this happens, reset signals RES 1 and RES 2 are asserted.
  • the reset signal generation unit 9a performs "yX sampling period" time from the current sampling time.
  • the comparison result CMP output from the comparison unit 3 is a value indicating a match, it has a count function that counts up the count value, and the count value counted by this count function and the reset threshold value Assert the reset signals RES 1 and RES2 when a negative signal is detected.
  • the predetermined time is a time required to reset the values of the latch 41 and the buffer 71.
  • the reset signals RES1 and RES2 are negated next when the reset signals RES1 and RES2 are asserted.
  • the condition indicated by the set value set in the reset condition setting unit 18 may be satisfied after the comparison result indicates a mismatch at least once.
  • the reset signal generation unit 9a has a force S that causes the comparison result CMP to be counted.
  • the time from the current sampling time to “y (2 ⁇ y, y is a natural number) X sampling period” The number of matches may be counted and output to the reset condition setting unit 18.
  • the difference between the failure detection device of the fourth embodiment and the failure detection device of the third embodiment is that the reset signal generation unit 9a depends on any of the above (condition 1) to (condition 3). This is only the operation when the reset signals RES 1 and RES2 are asserted, so here only the operation of the difference is taken as an example when the reset signals RESI and RES2 are asserted according to the above (condition 1). explain.
  • the reset condition setting unit 18 is set to perform a reset when the above (condition 1), that is, the comparison result CMP indicates a match. Therefore, the reset signal generator 9a Recognizes that the reset condition has been satisfied because the comparison result CMP has become “L”, and asserts the reset signals RES 1 and RES 2 (in this case, “H”).
  • the latch 41 sets the output to a value ("L” in this case) indicating that the comparison result matches.
  • the comparison result control unit 8 asserts the write signal WT (in this case “H”) and sets the write pointer WP to “1”, “2”, “3”. Write “0” to all the buffers 71 in the second comparison result storage unit 7 to reset the buffers 71.
  • the input signal XI changes from “L” to "H”.
  • the comparison unit 3 sets the comparison result CMP to a value (in this case, “H”) indicating that the input signal X0 and the input signal XI do not match.
  • the comparison result CMP of the comparison unit 3 becomes “H”
  • the reset signal generation unit 9a negates the reset signals RES 1 and RES2 (in this case, “L”).
  • the comparison result control unit 8 starts measuring the write cycle Tw from the next sampling time (here, time t3).
  • comparison unit 3 sets the comparison result CMP to “H.”
  • Comparison result control unit 8 Since the measurement of the write period Tw starts from time t3, only the processing operation within the write period described in the third embodiment is performed from time t3 to time t4.
  • the reset signal generation unit 9a confirms that the polarities of all the input signals X0 to Xk in which the comparison result of the comparison unit 3 is made redundant match.
  • the comparison result of the comparison unit 3 indicates that the polarities of all the input signals X0 to Xk that have been made redundant in a predetermined number of times coincide with each other, or are made redundant within a predetermined period.
  • the first comparison result storage unit 6 and the second comparison result Since the storage unit 7 is reset, different events are distinguished and an exact mismatch is detected. Can detect elephants.
  • event B from time t2 to t3 that is, the input signal X0 is "L” and the input signal XI is "H” It is possible to distinguish between mismatched event B and event A, and an exact mismatch event can be detected.
  • the reset condition can be set in the reset condition setting unit 18 from the outside, the reset condition for distinguishing the event according to the system to which the present apparatus is applied is set. Can be changed.
  • the failure detection apparatus according to the present invention is a remote I / O station. It is not limited to O station.
  • the remote I / O station 80 often has a CPU for controlling and monitoring the device 81.
  • Each function described above realized by the section 9a may be realized by software and executed by the CPU in the remote I / O station 80 or a dedicated CPU! /.
  • the failure detection apparatus is useful for detecting a failure in a circuit that generates a plurality of redundant input signals, and particularly in a redundant I / O station at a production site. It is suitable for detecting abnormalities in the converted input signal.

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Description

明 細 書
故障検出装置、故障検出方法、および故障検出プログラム
技術分野
[0001] 本発明は、冗長化された複数の入力信号を判定する故障検出装置、故障検出方 法、および故障検出プログラムに関するものであり、冗長化された複数の入力信号を 比較して得られた一致または不一致を示す比較結果をフィルタリングして複数の入 力信号の正常/異常を判定する故障検出装置、故障検出方法、および故障検出プ ログラムに関するものである。
背景技術
[0002] 生産現場では、リモートマスタ局と複数のシーケンサ（リモート I/O局）とを伝送ケー ブルなどで接続し、リモートマスタ局と各リモート I/O局とが通信を行なって、リモート I/O局に接続される電磁弁やモータ、センサなどの種々の機器を制御するネットヮ ークが構成される。すなわち、リモートマスタ局が各リモート I/O局を介して当該リモ ート I/O局に接続される機器を制御 ·監視する。
[0003] また、リモート I/O局には、ユーザによって押しボタンやレバー、スィッチなどの入 力手段が操作されたことを検出する入力検出回路が備えられている。この入力検出 回路は、 1つの入力手段（たとえば、押しボタン）に対応しており、押しボタンが押され たことによって複数のスィッチがオンとなり、スィッチの数だけの入力検出信号を出力 する。すなわち、入力検出回路は、 1つの入力手段が操作されたことを複数の入力検 出信号に冗長化して出力する。
[0004] このような冗長化された入力検出信号は、押しボタンおよび入力検出回路 (スィッチ や配線など）が正常である場合にはすべて同一極性となる力 たとえば、入力検出回 路のスィッチの 1つに異物が入ったり、電源やアースとの配線が断線した場合などは 、冗長化された入力検出信号の少なくとも 1つの極性が、他の入力検出信号とは異 なることになる。このような状態、すなわち、冗長化された入力検出信号の異常を検 出する従来技術として、たとえば、特許文献 1がある。
[0005] 特許文献 1には、自動化設備の二重の冗長性を有する 2つの信号発信器の誤りの 認識および位置発見を行なうために、導線障害だけでなぐ発信器の誤りも高い確率 で自動的に認識し、またその位置を発見する自動化設備の冗長性を有する信号発 信器の誤り検出認識方法に関する技術が開示されている。
[0006] 具体的には、排他的論理和（XOR)素子である差検出器が 2つの信号発信器から の信号が一致してレ、るか否かを検出し、不一致の場合にはタイマ素子を起動して待 ち時間 Tの計測を開始し、待ち時間 Tの計測が終了した時点で、 2つの信号発信器 力、らの信号が正常であるか否かの判定を行なうようにしている。
[0007] 特許文献 1：特開平 5— 225481号公報
発明の開示
発明が解決しょうとする課題
[0008] しかしながら、上記特許文献 1に記載の従来技術では、入力信号（2つの発信器か らの信号）の不一致を検出するたびに新たにタイマ素子を起動して待ち時間 Tの計 測を開始するようにしているため、ノイズなどの影響によって入力信号の不一致が頻 繁に発生した場合 (待ち時間 Tの計測中に、再度入力信号の不一致が発生した場合 )、待ち時間 Tの計測が新たに開始されてしまい、故障を検出することができない、あ るいは故障の検出タイミングが遅れてしまうとレ、う問題があった。
[0009] このような問題を回避するために、不一致を検出するたびに待ち時間 Tの計測を開 始するのではなぐ待ち時間 Tの計測を継続し、待ち時間 Tが経過した後に入力信号 が正常であるか否かを判定することが考えられる。し力もながら、この場合には、待ち 時間 Tの間の入力信号の変化を考慮することができないという問題が生じてしまう。
[0010] 本発明は、上記に鑑みてなされたものであって、予め定められた時間内の冗長化さ れた入力信号の変化に応じて、正確に故障を検出することができる故障検出装置、 故障検出方法、および故障検出プログラムを得ることを目的とする。
課題を解決するための手段
[0011] 上述した課題を解決し、 目的を達成するために、本発明は、冗長化された複数の 入力信号の極性が一致しているか否かを比較する比較手段と、予め定められたサン プリング周期毎に比較手段の比較結果を保持する比較結果記憶手段と、前記比較 結果記憶手段に記憶された複数の比較結果のうち、最新の比較結果から時系列順 に、予め定められたサンプリング数分の比較結果を用いて、前記冗長化された複数 の入力信号が正常であるか否力、を判定する判定手段とを備えることを特徴とする。 発明の効果
[0012] この発明によれば、比較手段が、冗長化された複数の入力信号の極性が一致して いるか否かを比較し、比較結果記憶手段が、予め定められたサンプリング周期毎に 比較手段の比較結果を保持し、判定手段が、比較結果記憶手段に記憶された複数 の比較結果のうち、最新の比較結果から時系列順に、予め定められたサンプリング 数分の比較結果を用いて、冗長化された複数の入力信号が正常であるか否力、を判 定するようにしているため、最新の比較結果からサンプリング数分の比較結果の一致 、不一致に応じて正常/異常を判定することができる。すなわち、予め定められた「 サンプリング周期 Xサンプリング数」の時間分の冗長化された複数の入力信号の変 化に応じて正常/異常を判定することができる故障検出装置を得ることができるとい う効果を奏する。
図面の簡単な説明
[0013] [図 1]図 1は、この発明における故障検出装置が適用されるネットワークシステムの構 成の一例を示すブロック図である。
[図 2]図 2は、この発明における故障検出装置の実施の形態 1の構成を示すブロック 図である。
[図 3]図 3は、この発明における故障検出装置の実施の形態 1の動作を説明するため のタイミングチャートである。
[図 4]図 4は、この発明における故障検出装置の実施の形態 1の動作を説明するため のタイミングチャートである。
[図 5]図 5は、重み付けを行う場合の故障検出装置の構成を示すブロック図である。
[図 6]図 6は、この発明における故障検出装置の実施の形態 2の動作を説明するため のタイミングチャートである。
[図 7]図 7は、この発明における故障検出装置の実施の形態 2の構成を示すブロック 図である。
[図 8]図 8は、判定閾値による判定や判定パタンによる判定をユーザが選択する場合 の故障検出装置の構成を示すブロック図である。
[図 9]図 9は、図 8に示した故障検出装置の判定モード設定部に設定される判定条件 および重み付けの有無の一覧を示す図である。
[図 10]図 10は、この発明における故障検出装置の実施の形態 3の構成を示すブロッ ク図である。
[図 11]図 11は、図 10に示した第 2の比較結果記憶部の構成の一例を示す図である
[図 12]図 12は、この発明における故障検出装置の実施の形態 3の動作を説明するた めのタイミングチャートである。
[図 13]図 13は、この発明における実施の形態 3の故障検出装置が検出する事象を 説明するための図である。
[図 14]図 14は、この発明における故障検出装置の実施の形態 4の構成を示すブロッ ク図である。
[図 15]図 15は、この発明における故障検出装置の実施の形態 4の動作を説明するた めのタイミングチャートである。
符号の説明
1 設定部
2 クロック生成咅
3 比較部
4 比較結果記憶部
5, 5a 判定部
6 第 1の比較結果記憶部
7 第 2の比較結果記憶部
8 比較結果制御部
9, 9a リセット信号生成部
11 サンプリング数設定部
12 サンプリング周期設定部
13 判定閾値設定部 14 判定モード設定部
15 重み付け設定部
16 パタン設定部
18 リセット条件設定部
41 - 1 , 41 - 2, 41 - 3, 41—4, 41— 5, 41— n ラッチ
71 - 1 , 71 - 2, 71 - 3, 71— m ノペッファ
発明を実施するための最良の形態
[0015] 以下に、本発明にかかる故障検出装置、故障検出方法、および故障検出プロダラ ムの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこ の発明が限定されるものではない。
[0016] 実施の形態 1.
図 1〜図 4を用いてこの発明の実施の形態 1を説明する。図 1は、この発明における 故障検出装置が適用されるネットワークシステムの構成の一例を示すブロック図であ る。図 1において、ネットワークシステムは、制御 ·監視対象となる機器 81 (たとえば、 電磁弁やモータ、センサなど）が接続されるリモート I/O局 80と、リモートマスタ局 90 と力 伝送ケーブル 91によって接続され、リモートマスタ局 90がリモート I/O局 80を 介して機器 81を制御 ·監視する。
[0017] また、リモート I/O局 80には、ユーザによって押しボタンやレバー、スィッチなどの 入力手段が操作されたことを検出する入力検出回路が備えられており、故障検出装 置は、入力検出回路の異常を検出する。入力検出回路は、複数のスィッチを備えて いる。入力検出回路は、 1つの入力手段（たとえば、押しボタン）に対応しており、押し ボタンが押されたことによって複数のスィッチがオンとなり、スィッチの数だけの入力 検出信号を出力する。すなわち、入力検出回路は、 1つの入力手段が操作されたこ とを複数の入力検出信号に冗長化して出力する。したがって、入力手段および入力 検出回路が正常に動作している場合には複数の入力検出信号は同一極性となり、 入力手段および入力検出回路が故障した場合や、ノイズの影響を受けた場合には 複数の入力検出信号の極性は異なるものとなる。本発明における故障検出装置は、 このように冗長化された信号を入力として正常/異常の判定を行うものである。 [0018] 図 2は、本発明における故障検出装置の実施の形態 1の構成を示すブロック図であ る。図 1において、故障検出装置は、比較部 3、サンプリング数設定部 11とサンプリン グ周期設定部 12と判定閾値設定部 13とを有する設定部 1、クロック生成部 2 n (l < n nは自然数)個のラッチ 41 (41 41 nを示す）を有する比較結果記憶部 4 および判定部 5を備えて!/、る。
[0019] 比較部 3は、冗長化された k (l <k, kは自然数）の入力信号 XO Xkを比較して、 入力信号 XO Xkが全て一致して!/、るか否かを判定する。比較部 3は比較結果 CM Pを比較結果記憶部 4に出力する。
[0020] 設定部 1は、故障検出装置の動作に関する各種設定値が設定される。設定部 1が 保持する各種設定値は、リモート I/O局 80に接続される機器 81に対する制御パラメ ータと同様にリモートマスタ局 90から通信によって設定される。すなわち、ユーザによ つて任意に設定可能となってレ、る。
[0021] サンプリング周期設定部 12には、比較部 3からの比較結果を比較結果記憶部 4に 記憶させるクロックの周期、すなわち比較結果のサンプリング周期が設定される。サン プリング数設定部 11には、判定部 5が正常/異常の判定に用いる比較結果の数、す なわち比較結果のサンプリング数が設定される。判定閾値設定部 13には、判定部 5 が正常/異常の判定に用いる判定閾値が設定される。
[0022] クロック生成部 2は、発信器やリモート I/O局 80で用いられるクロックを用いてサン プリング周期設定部 12に設定されたサンプリング周期のサンプリングクロックを生成し 、生成したサンプリングクロックを比較結果記憶部 4のラッチ 41に供給する。
[0023] 比較結果記憶部 4は、 n個のラッチ 41によってシフトレジスタを構成し、クロック生成 部 2から供給されるサンプリングクロックの立ち上がりまたは立下りに同期して、現在 時刻から「n Xサンプリング周期」前までの n個の比較結果を保持する。図 2にお!/、て は、ラッチ 41 1、ラッチ 41 2、 · · ·、ラッチ 41— nの順にラッチ 41を接続しているの で、初段のラッチ 41 1に現在のサンプリング周期における比較結果が保持され、ラ ツチ 41— 2に現在より 1つ前のサンプリング周期における比較結果が保持され、 · · ·、 ラッチ 41— nに現在より nつ前のサンプリング周期における比較結果が保持される。ラ ツチ 41は、保持した比較結果を判定部 5に出力する。 [0024] 判定部 5は、ラッチ 41から入力される比較結果のうち、入力信号 XO Xkの少なくと も 1つが不一致であることを示している比較結果の数をカウントするカウント機能を有 しており、不一致であることを示す比較結果のカウント値と、サンプリング数設定部 11 に設定されているサンプリング数と、判定閾値設定部 13に設定されている判定閾値 とに基づいて、入力信号 X0 Xkの正常/異常を判定する閾値判定処理を行なう。
[0025] 具体的には、判定部 5は、現在の比較結果を保持している初段のラッチ 41— 1から サンプリング数の数分のラッチ 41まで、すなわち現在のサンプリング周期の時間から 「サンプリング数 Xサンプリング周期」時間までのサンプリング数分の比較結果のうち 、不一致であることを示す比較結果の数をカウントする。判定部 5は、カウント値と判 定閾値とを比較し、カウント値が判定閾値以上の場合には異常であると判定し、カウ ント値が判定閾値より小さい場合には正常であると判定する。判定部 5は、判定結果 を出力信号 Yとして出力する。
[0026] 図 3および図 4のタイミングチャートおよび図 1を参照して、入力信号の数が「2」（k = 2)、サンプリング周期が「丁」、サンプリング数力 S「5」の場合を例に挙げて、この発明 における故障検出装置の動作について説明する。
[0027] まず、図 3のタイミングチャートを参照して、フィルタリング処理時間（「サンプリング周 期 Xサンプリング数」時間であって、この場合は 5T)より長く連続して入力信号 X0と 入力信号 XIとが不一致の場合の故障検出装置の動作について説明する。なお、時 刻 tO以前のラッチ 41 41 5は、一致を示す比較結果を保持して!/、るものとす
[0028] 時刻 tOにおいて、入力信号 X0, XIはともに" L"であるので、比較部 3は比較結果 CMPを、入力信号 X0と入力信号 XIがー致していることを示す比較結果 (この場合 は" L")にする。ラッチ 41 2 41 5は、前段のラッチ 41―；! 41—4の出力を保 持し、初段のラッチ 41— 1は、比較結果 CMPを保持する。この場合は、ラッチ 41— 1 41 5は、 "L"を保持する。判定部 5は、ラッチ 41—；! 41— 5の出力（保持値）が 不一致を示す比較結果 (この場合は" H")であるか否かを判定し、不一致を示す比 較結果の数をカウントする。ここでは、ラッチ 41—；! 41— 5の出力はすべて" L"で あるので、不一致カウント値は「0」となる。なお、図 3においては、参考のために一致 を示す比較結果の数も記載している。不一致カウント値が「0」であるので、判定閾値 が「1 「3 「5」の何れの場合でも、判定部 5は出力信号 Yを、正常を示す" L"にす
[0029] 時刻 tO〜時刻 t3までの間、入力信号 X0, XIは変化しない。よって、時刻 tOからサ ンプリング周期 T毎の時刻 tl t3までは、時刻 tOと同様となる。時刻 t3aにおいて、 入力信号 X0が" L"から" H"に変化する。これにより、比較部 3は比較結果 CMPを入 力信号 X0と入力信号 XIとが不一致であることを示す比較結果 (この場合は" H")に する。
[0030] 時刻 t4において、ラッチ 41 2 41 5は、前段のラッチ 41 41—4の出力（ "L")を保持し、初段のラッチ 41— 1は、比較結果 CMP ("H")を保持する。これによ り、判定部 5の不一致カウント値は「1」になる。判定閾値が「1」（フィルタリング処理に よる完全一致判定）の場合、不一致カウント値が判定閾値以上であるので、判定部 5 は出力信号 Yを、異常を検出したことを示す" H"にする。判定閾値が「3」（フィルタリ ング処理による多数決過半数判定）の場合、および判定閾値が「5」（フィルタリング処 理による完全不一致判定）の場合、不一致カウント値が判定閾値より小さいので、判 定部 5は出力信号を" L"にする。
[0031] 時刻 t3aから時刻 t8aまでは、入力信号 X0が" H' 'であって入力信号 XIが" L"であ るので、比較部 3は比較信号を" H"にする。時亥 Ijt4力、ら時亥 Ijt8までは、サンプリング 周期 T毎に、ラッチ 41 2 41 5は、前段のラッチ 41 41— 4の出力を保持し 、初段のラッチ 41— 1は、比較結果 CMPを保持する。これにより、時刻 t4 t5 t6 t 7 t8において、判定部 5は不一致カウント値を「1 「2 「3 「4 「5」とカウントァ ップする。判定閾値が「3」の場合、時刻 t6において不一致カウント値が判定閾値以 上となる。よって、判定部 5は、出力信号 Yを" H"にする。また、判定閾値が「5」の場 合、時刻 t8において不一致カウント値が判定閾値以上となる。よって、判定部 5は、 出力信号 Yを" H"にする。
[0032] 時刻 t8aにおいて、入力信号 XIが" L"から" H"に変化する。入力信号 X0と入力信 号 XIがともに" H"であるので、比較部 3は比較結果 CMPを "L"にする。ラッチ 41 - 2 41 5は、前段のラッチ 41—；! 41—4の出力（"H")を保持し、初段のラッチ 41 1は、比較結果 CMP ("L")を保持する。これにより、判定部 5の不一致カウント 値は「4」になる。これにより、判定閾値が「5」の場合には不一致カウント値が判定閾 値よりも小さくなり、判定部 5は、出力信号 Yを" L"にする。
[0033] なお、この発明における故障検出装置は、本来同一の信号であるべき複数の入力 信号 X；!〜 Xkを出力する入力検出回路の故障を検出するものであり、安全のために 冗長化していることを考慮すると、異常を検出した後に正常に戻った場合でも、異常 であることを保持しておくこと力 S望ましこと力 Sある。よって、判定部 5は、異常を検出し たことを示す出力信号 Yを出力した後は、判定結果に依存することなく出力信号 Yを 保持するようにしてもよい。この場合、判定部 5は、外部から入力されるリセット信号に よって出力信号 Yを正常であることを示す信号に変化させるようにすればよい。
[0034] つぎに、図 4のタイミングチャートを参照して、フィルタリング処理時間連続して入力 信号 X0と入力信号 XIとが不一致ではない場合の故障検出装置の動作について説 明する。なお、時刻 tO以前のラッチ 41—；!〜 41— 5は、一致を示す比較結果を保持 しているものとする。また、先の図 3のタイミングチャートを参照して説明した動作と同 じ動作については、その詳細な説明を省略する。
[0035] 時刻 tO, tlにおいては、入力信号 X0, XIはともに" L"であるので、比較部 3は比 較結果 CMPを" L"にし、ラッチ 41—2〜41— 5はラッチ 41一；!〜 41—4の出力（この 場合は" L")を保持し、初段のラッチ 41— 1は、比較結果 CMP (この場合は" L")を 保持する。ラッチ 41 41 5の出力はすべて" L"であるので不一致カウント値は 「0」となり、判定部 5は、判定閾値が「0」、「3」、「5」の何れであっても出力信号 Yを" L"にする。
[0036] 時刻 tlaにおいて、入力信号 X0が" L"から" H"に変化したため、比較部 3は比較 結果を" H"にする。時刻 t2において、ラッチ 41 2〜41 5はラッチ 41 41 4の出力（この場合は" L")を保持し、初段のラッチ 41— 1は、比較結果 CMP (この場 合は" H")を保持する。これにより、判定部 5の不一致カウント値は「1」になり、判定部 5は、判定閾値が「1」の場合には出力信号 Yを" H"にして保持し、判定閾値が「3」ま たは「5」の場合には出力信号 Yを" L"にする。
[0037] 時刻 tla〜時刻 t3の間は、入力信号 X0, XIは変化していない。ラッチ 41 2〜41 — 5はラッチ 41—；!〜 41—4の出力を保持し（この場合は、ラッチ 41—2が" H"を保 持し、ラッチ 41— 3〜41— 5が" L"を保持する）、初段のラッチ 41— 1は、比較結果 C MP (この場合は" H")を保持する。これにより、判定部 5の不一致カウント値は「2」に なり、判定部 5は、判定閾値力 S「l」の場合には出力信号 Yを" H"に保持し、判定閾値 が「3」または「5」の場合には出力信号 Yを" L"にする。
[0038] 時刻 t3aにおいて、入力信号 XIが" L"から" H"に変化する。これにより、入力信号 X0と入力信号 XIとはともに" H"になる。よって、比較部 3は比較結果 CMPを" L"に する。
[0039] 時刻 t4において、ラッチ 41 2〜41 5は、前段のラッチ 41一；!〜 41—4の出力を 保持し（この場合は、ラッチ 41— 2が" H"を保持し、ラッチ 41— 3〜41— 5が" L"を保 持する）、初段のラッチ 41— 1は、比較結果 CMP ("L")を保持する。ラッチ 41— 1が "L"を保持したため、前回のサンプリング時刻 t3と同様に、判定部 5の不一致カウント 値は「2」となり、判定部 5は、判定閾値が「1」の場合には出力信号 Yを" H"に保持し 、判定閾値力^ 3」または「5」の場合には出力信号 Yを" L"にする。
[0040] 時刻 t4aにおいて、入力信号 XIが" H"から" L"に変化する。これにより、入力信号 X0と入力信号 XIとは異なる値となる。よって、比較部 3は比較結果 CMPを" H"にす
[0041] 時刻 t5において、ラッチ 41 2〜41 5は、前段のラッチ 41一；!〜 41—4の出力を 保持し（この場合はラッチ 41— 2, 41— 5が" L"を保持し、ラッチ 41— 3, 41— 4が" H "を保持する）、初段のラッチ 41 1は、比較結果 CMP ("H")を保持する。これにより 、判定部 5の不一致カウント値は「3」となり、判定部 5は、判定閾値「1」または「3」の 場合には出力信号 Yを" H"に保持し、判定閾値が「5」の場合には出力信号 Yを" L" にする。
[0042] 時刻 t5aにおいて、入力信号 XIが" L"から" H"に変化する。これにより、入力信号 X0と入力信号 XIとはともに" H"になる。よって、比較部 3は比較結果 CMPを" L"に する。
[0043] 時刻 t6において、ラッチ 41 2〜41 5は、前段のラッチ 41一；!〜 41 4の出力を 保持し（この場合はラッチ 41— 2, 41 -4, 41— 5が" H"を保持し、ラッチ 41— 3が" L "を保持する）、初段のラッチ 41 1は、比較結果 CMP ("L")を保持する。これにより 、判定部 5の不一致カウント値は「3」となり、判定部 5は、判定閾値「1」または「3」の 場合には出力信号 Yを" H"に保持し、判定閾値が「5」の場合には出力信号 Yを" L" にする。
[0044] 時刻 t5a以後、入力信号 X0, XIは変化しない。よって、時刻 t5a以後入力信号 X0 , XIの一方だけが変化するまでの間、比較部 3の比較結果 CMPは" L"のままとなる 。時刻 t6以降のサンプリング時刻において、ラッチ41 2〜41 5は前段のラッチ4 1―；!〜 41—4の出力を保持し、初段のラッチ 41— 1は比較結果 CMPである" L"を 保持する。これにより、時刻 t8において、判定部 5の不一致カウント値は「1」となり、時 刻 tlOにおいて、判定部 5の不一致カウント値は「0」となる。
[0045] このように、この実施の形態 1においては、比較部 3が、冗長化された複数の入力信 号 X0〜Xkの極性が一致しているか否かを比較し、比較結果記憶部 4が、サンプリン グ周期設定部 12に設定されたサンプリング周期毎に比較部 3の比較結果を保持し、 判定部 5が、最新の比較結果から時系列順にサンプリング数設定部 11に設定された サンプリング数分の比較結果のうち、入力信号 X0〜Xkの極性が不一致であることを 示す不一致比較結果の数をカウントし、カウント値が判定閾値設定部 13に設定され てレ、る判定閾値以上の場合には入力信号 X0〜Xkが異常であると判定し、カウント 値が判定閾値より小さい場合には正常であると判定するようにしているため、最新の 比較結果から時系列順にサンプリング数分の比較結果の一致、不一致の比に応じて 正常/異常を判定することができる。すなわち、予め定められた「サンプリング周期 X サンプリング数」の時間分の入力信号 X0〜Xkの変化に応じて正常/異常を判定す ること力 Sでさる。
[0046] また、この実施の形態 1にお!/、ては、サンプリング数、サンプリング周期、および判 定閾値を外部からサンプリング数設定部 11、サンプリング周期設定部 12、および判 定閾値設定部 13に設定可能にしているため、判定に用いる比較結果の数、比較結 果を保持する時間、および正常/異常を判定する一致、不一致の数の比を変更する ことができ、本装置を適用するシステムに応じて冗長化された入力信号 X0、 XIの正 常/異常の判定基準を変更することができる。 [0047] なお、入力信号 X0、 XIの極性が不一致であることを示す不一致比較結果の数を カウントする際に、重み付けを行うようにしてもよい。重み付けは、たとえば、信号波形 が部分的に多項式曲線によって近似できると仮定して、この曲線への適合を行う多 項式適合法を用いて多項式の次数に依存するように設定する。
[0048] 図 5は、重み付けを行う場合の故障検出装置の構成を示すブロック図である。図 5 に示した故障検出装置は、先の図 2の故障検出装置の設定部 1に判定モード設定部 14および重み付け設定部 15が追加されている。なお、図 2に示した故障検出装置と 同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
[0049] 判定モード設定部 14には、重み付けを行うか否かを示すモードが設定される。重 み付け設定部 15には、現在のサンプリング周期から時系列にサンプリング数分のサ ンプリング周期までのサンプリング数分の重み付け（重み係数）が設定される。たとえ ば、サンプリング数を「5」とした場合、ラッチ 41—；!〜 41— 5に対応付けた重み係数 W1〜W5が設定される。
[0050] 判定モード設定部 14に重み付けを行わないことを示す「重み付けなしモード」が設 定されている場合、判定部 5は、上述したように、入力信号 X0、 XIの極性が不一致 であることを示す不一致比較結果を「1」としてカウントし、カウント値と判定閾値とを比 較して正常/異常の判定を行う。判定モード設定部 14に重み付けを行うことを示す「 重み付けありモード」が設定されている場合、判定部 5は、入力信号 X0、 XIの極性 が不一致であることを示す不一致比較結果を「1」とし、この不一致比較結果を保持し てレ、るラッチ 41—；!〜 41— 5に対応付けられた重み係数 W1〜W5を乗算した値を力 ゥント値としてカウントする。そして、カウント値と判定閾値とを比較して正常/異常の 判定を行う。
[0051] このように、不一致比較結果に重み係数を乗算した値をカウントすることによってサ ンプリング周期毎の比較結果の時系列に重み付けを行うことにより、全ての比較結果 を同等に扱う場合と比較して、よりきめ細かな判定を行うことができる。
[0052] なお、この実施の形態 1においては、入力信号 X0〜Xkの少なくとも 1つの極性が 不一致であることを示す比較結果をカウントして判定閾値と比較するようにした力 S、入 力信号 X0〜Xk全ての極性が一致していることを示す比較結果をカウントして判定閾 値と比較するようにしてもよい。この場合、判定部 5は、カウント値が判定閾値以上の 場合には正常であることを示す出力信号 Yを出力し、カウント値が判定閾値より小さ い場合には異常であることを示す出力信号 Yを出力するようにすればよい。
[0053] 実施の形態 2.
図 6および図 7を参照して、この発明の実施の形態 2を説明する。この発明における 故障検出装置に入力される入力信号は、押しボタンやレバー、スィッチなどの入力手 段が操作されたことを検出する入力検出回路に備えられた複数のスィッチ力 対応 する 1つの入力手段が操作されたことによってオンとなって生成される冗長化された 信号である。よって、入力信号は、アナログ信号力、、アナログ信号をデジタル信号に 変換した信号である。入力信号がアナログ信号の場合、比較部 3において、各アナ口 グの入力信号をそれぞれ予め定められた閾値と比較し、アナログの入力信号が閾値 以上の場合には" H"と判定し、アナログの入力信号が閾値より小さい場合には" L"と 判定してそれぞれが一致しているか否かを判定する。また、入力信号がデジタル信 号の場合は、入力検出回路が冗長化された各アナログの信号をそれぞれ予め定め られた閾値と比較し、アナログの信号が閾値以上の場合には" H"とし、アナログの信 号が閾値より小さい場合には" L"としたデジタル信号を生成する。すなわち、入力検 出回路と比較部 3とのどちら力、がスィッチがオンになったことによって生成されたアナ ログの信号をデジタルに変換する場合でも、閾値との比較によって" H"または" L"が 決定される。
[0054] ここで、図 6に示すように、入力信号 X0、 XIを" H"または" L"と判定する閾値が閾 値 Thであって、入力信号 XOに対応するアナログ信号が点線で示すように閾値 Thと "H"を示す電圧値との間にある場合には入力信号 XOは" H"となり、入力信号 XIに 対応するアナログ信号が破線で示すように" L"を示す電圧値と閾値 Thとの間になる 場合には入力信号 XIは" L"となる。よって、図 6においては、サンプリング周期であ る時刻 tO、 tl、 t5、および t9では、比較部 3は入力信号 XO、 XIが不一致であること を示す比較結果を出力し、時刻 t2、 t3、 t4、 t6、 t7、 t8、 tlO、および ti lでは、比較 部 3は、入力信号 X0、 XIがー致していることを示す比較結果を出力する。よって、サ ンプリング数が「5」、判定閾値「3」、「重み付けなしモード」の条件においては、時刻 0 t6 t7 t8 tlO、および ti lでは不一致カウンタのカウント値は「1」となり、時刻
1 t2 t3 t4 t5、および t9では不一致カウンタのカウント値は「2」となって、判定部 5は正常であることを示す出力信号 Y (この場合は" L")を出力する。
[0055] しかしながら、入力信号 X0 XIの元となるアナログ信号は、両信号ともに不安定な 状態であり、力、つその状態が周期的に連続しており、本来同一の信号であるべき複 数の入力信号 Xl Xkを出力する入力検出回路の故障を検出するものであり、安全 のために冗長化していることを考慮すると、このようなアナログ信号の不安定な状態 や、周期的な不一致にっレ、て検出可能にすることが望ましレ、。
[0056] たとえば、判定閾値を小さくしておけば、たとえば、不一致比較結果をカウントする 場合には全数一致を正常とするように判定閾値を「1」としておくことで、図 6のような 入力信号 X0 XIにおいても異常を検出することはできる。し力もながら、判定閾値を 「1」とした場合、スィッチの特性による信号のずれや、ノイズなどによる不一致が 1つ でもあると異常を検出してしまい、その度にシステムを停止させなければならず、サン プリング周期毎の比較結果を用いた判定を十分に生かすことができなくなってしまう。
[0057] このような問題を改善するために、この実施の形態 2では、閾値による判定ではなく 、サンプリング周期毎の比較結果のパタンによって冗長化された入力信号の正常/ 異常を判定する。
[0058] 図 7は、この発明における故障検出装置の実施の形態 2の構成を示すブロック図で ある。図 7に示したこの実施の形態 2の故障検出装置は、先の図 2に示した実施の形 態 1の故障検出装置の設定部 1から判定閾値設定部 13が削除され、判定閾値設定 部 13の代わりにパタン設定部 16が追加されている。先の図 2に示した実施の形態 1 の故障検出装置と同じ機能を持つ構成部分には同一符号を付し、重複する説明は 省略する。
[0059] パタン設定部 16には、現在のサンプリング周期から時系列にサンプリング数分のサ ンプリング周期までのサンプリング数分の一致 ·不一致を示す判定パタンが設定され る。具体的には、たとえば、サンプリング数を「5」とした場合、ラッチ 41 41 5 に対応付けた判定パタンが登録される。なお、判定パタンは、複数あっても力、まわな い。 [0060] 判定部 5は、サンプリング周期毎に、現在のサンプリング周期から時系列にサンプリ ング数分のサンプリング周期までの比較結果のパタンとパタン設定部 16に登録され てレ、る判定パタンとを比較し、比較結果のパタンと判定パタンとがー致して!/、る場合 には異常であると判定し、比較結果のパタンと判定パタンとが不一致の場合には正 常であると判定する。なお、パタン設定部 16に登録されている判定パタンが複数ある 場合には、少なくとも 1つの判定パタンと一致した場合に異常であると判定するように すればよい。
[0061] つぎに、図 6のタイミングチャートと図 7を参照して、入力信号の数が「2」（k = 2)、サ ンプリング周期が「丁」、サンプリング数が「5」、判定パタンが「不一致'一致 '一致'一 致.不一致（"HLLLH")」の場合を例に挙げて、この実施の形態 2の故障検出装置 の動作を説明する。なお、この実施の形態 2の故障検出装置と先の実施の形態 1の 故障検出装置との相違点は、判定部 5の判定動作のみであり、比較部 3、クロック生 成部 2、および比較結果記憶部 4の動作は同じであるので、実施の形態 1と同じ動作 については、その詳細な説明を省略する。
[0062] 時刻 tOにおいて、入力信号 X0が" H' 'であって、入力信号 XIが "L"であるので、 比較部 3は比較結果 CMPを、入力信号 X0と入力信号 XIが不一致であることを示す 比較結果 (この場合は" H")にし、ラッチ 41— 1は" H"を保持し、ラッチ 41 2〜41 5は" L"を保持する。これにより、ラッチ 41—；!〜 41— 5の比較結果のパタンは時系 歹 IJで" HLLLL"となる。判定部 5は、パタン設定部 16に設定されている判定パタン" HLLLH"と時系列のパタン' HLLLL"とを比較する。比較の結果は不一致であるの で、判定部 5は、出力信号 Yを、正常を示す" L"にする。
[0063] 時刻 tlにおいて、時刻 tOと同様に入力信号 X0、 XIが不一致であるので、比較部
3は比較結果 CMPを" H"にし、ラッチ 41 1、 41— 2は" H"を保持し、ラッチ 41 3 〜41— 5は" L"を保持する。これにより、ラッチ 41—；!〜 41— 5の比較結果のパタン は時系列で" HHLLL"となり、判定パタン' HLLLH"とは不一致であるので、判定部 5は、出力信号 Yを" L"にする。
[0064] 時刻 t2において、入力信号 X0、 XIはともに" L"であるので比較部 3は比較結果を 、入力信号 X0、 XIがー致していることを示す比較結果 (この場合は" L")にし、ラッチ 41 - 1 , 41 -4, 41 5は" L"を保持し、ラッチ 41 2 41 3は" H"を保持する。こ れにより、ラッチ 41 41 5の比較結果のパタンは時系列で" LHHLL"となり、 判定パタン" HLLLH"とは不一致であるので、判定部 5は、出力信号 Yを" L"にする
[0065] 時刻 t3において、入力信号 X0 XIは" L"であるので比較部 3は比較結果を" L"に し，ラッチ 41 1 41 - 2, 41— 5は" L"を保持し、ラッチ 41— 3 41— 4は" H"を保 持する。これにより、ラッチ 41—；! 41—5の比較結果のパタンは時系列で" LLHH L"となり、判定パタン" HLLLH"とは不一致であるので、判定部 5は、出力信号 Yを" L"にする。
[0066] 時刻 t4において、入力信号 X0 XIは" L"であるので比較部 3は比較結果を" L"に し、ラッチ 41—；! 41— 3は" L"を保持し、ラッチ 41— 4 41— 5は" H"を保持する。 これにより、ラッチ 41—；! 41— 5の比較結果のパタンは時系列で" LLLHH"となり 、判定パタン" HLLLH"とは不一致であるので、判定部 5は出力信号 Yを" L"にする
[0067] 時刻 t5において、入力信号 X0が" H' 'であって、入力信号 XIが" L"であるので、比 較部 3は比較結果を" H"にし、ラッチ 41— 1 41— 5は" H"を保持し、ラッチ 41— 2 41— 4は" L"を保持する。これにより、ラッチ 41—；! 41— 5の比較結果のパタン は時系列で" HLLLH"となり、判定パタン' HLLLH"と一致する。よって、判定部 5は 出力信号を、異常を示す" H"にする。
[0068] このように、この実施の形態 2においては、比較部 3が、冗長化された複数の入力信 号 X0 XIの極性が一致しているか否かを比較し、比較結果記憶部 4が、サンプリン グ周期設定部 12に設定されたサンプリング周期毎に比較部 3の比較結果を保持し、 判定部 5が、現在のサンプリング周期から時系列にサンプリング数設定部 11に設定 されたサンプリング数分のサンプリング周期までのサンプリング数分の比較結果を現 在のサンプリング周期の比較結果から順に時系列に並べた一致 '不一致のパタンと 、設定部 1のパタン設定部 16に設定されている判定パタンとを比較し、一致'不一致 のパタンと判定パタンとがー致している場合には異常であると判定し、一致'不一致 のパタンと判定パタンとが不一致の場合には正常であると判定しているため、予め定 められた「サンプリング周期 Xサンプリング数」の時間分の入力信号 XO, XIの変化 に応じて正常/異常を判定することができるとともに、閾値判定では検出できない入 力信号 XO, XIの異常についても検出することができる。
[0069] なお、この実施の形態 2においては、ラッチ 41—；! 41—5が保持している比較結 果のパタンを時系列に並べたパタンと判定パタンとがー致した場合に異常であると判 定し、ラッチ 41—；! 41— 5が保持している比較結果のパタンを時系列に並べたパ タンと判定パタンとが不一致の場合に正常であると判定するようにした力 ラッチ 41 1 5が保持している比較結果のパタンを時系列に並べたパタンと判定パタ ンとが一致した場合に正常であると判定し、ラッチ 41 41 5が保持して!/、る比 較結果のパタンを時系列に並べたパタンと判定パタンとが不一致の場合に異常であ ると判定するようにしてもよい。なお、一致した場合に正常であると判定する場合には 、判定パタンの数が多くなることが考えられるので、先の実施の形態 1で説明した閾 値判定と組み合わせて用いることが好ましい。たとえば、閾値判定によって異常であ ると判定される場合でも、判定パタンと一致した場合、すなわち特定のパタンの場合 には正常であると判定する。
[0070] 図 8は、判定閾値による判定や判定パタンによる判定をユーザが選択する場合の 故障検出装置の構成を示すブロック図である。図 8に示した故障検出装置は、先の 図 5に示した故障検出装置の設定部 1に、実施の形態 2のパタン設定部 16が追加さ れている。
[0071] 図 9は、図 8に示した故障検出装置の判定モード設定部 14に設定される判定条件 および重み付けの有無の一覧を示している。判定モード設定部 14に閾値判定を行う モード（重み付けなし）が設定されている場合には、先の実施の形態 1で説明したよう に、判定部 5は、ラッチ 41の比較結果の中で不一致を示す比較結果、または一致を 示す比較結果の数をカウントし、カウント値と判定閾値設定部 13に設定されている判 定閾値とを比較して正常/異常を判定する。
[0072] 判定モード設定部 14に閾値判定を行うモード（重み付けあり）が設定されている場 合には、先の実施の形態 1で説明したように、判定部 5は、ラッチ 41の比較結果の中 で不一致を示す比較結果、または一致を示す比較結果を「1」とし、この比較結果に 当該ラッチ 41に対応付けて重み付け設定部 15に設定されている重み係数を乗算し た値をカウントし、カウント値と判定閾値設定部 13に設定されている判定閾値とを比 較して正常/異常を判定する。
[0073] 判定モード設定部 14に、パタン判定を行うモードが設定されている場合には、この 実施の形態 2で説明したように、判定部 5は、ラッチ 41の比較結果を時系列に並べた ノ タンとパタン設定部 16に設定された判定パタンとを比較して、正常/異常を判定 する。
[0074] 判定モード設定部 14に、閾値判定 (重み付けあり/なし）またはパタン判定を行う モードが設定されている場合には、判定部 5は、閾値判定 (重み付けあり/なし）およ びパタン判定による正常/異常の判定を行い、一方の判定結果が異常となった場合 に異常であると判定する。
[0075] 判定モード設定部 14に、閾値判定 (重み付けあり/なし）およびパタン判定を行う モードが設定されている場合には、判定部 5は閾値判定 (重み付けあり/なし）およ びパタン判定による正常/異常の判定を行い、両者の判定結果が異常となった場合 に異常であると判定する。
[0076] 実施の形態 3
図 10〜図 12を用いてこの発明の実施の形態 3を説明する。先の実施の形態 1では 、比較部 3が判定した入力信号 X0〜Xkの比較結果を、ラッチ 41によってシフトレジ スタを構成した比較結果記憶部 4に時系列に記憶するようにしているため、サンプリ ング数分のラッチ 41が必要となる。そのため、サンプリング数が多くなるとラッチ 41の 数も多くなり、リソースが過大となるという問題がある。
[0077] このような問題を改善するために、この実施の形態 3では、比較結果記憶部を時系 列に比較結果を記憶する第 1の比較結果記憶部と、判定に用いる比較結果（不一致 または一致）のカウント値を記憶する第 2の比較結果記憶部とで構成し、サンプリング 数が多い場合でもリソースの増加を抑制するものである。
[0078] 図 10は、この発明における故障検出装置の実施の形態 3の構成を示すブロック図 である。図 10に示したこの実施の形態 3の故障検出装置は、先の図 2に示した実施 の形態 1の故障検出装置の判定部 5の代わりに判定部 5aを備え、第 2の比較結果記 憶部 7、比較結果制御部 8、およびリセット信号生成部 9が追加されている。先の図 2 に示した実施の形態 1の故障検出装置と同じ機能を持つ構成部分には同一符号を 付し、重複する説明は省略する。なお、図 10に示した第 1の比較結果記憶部 6の構 成および機能は、先の図 2に示した比較結果記憶部 4と同じである。
[0079] 第 2の比較結果記憶部 7は、「n Xサンプリング周期」毎に、現在時刻から「n Xサン プリング周期」前までの n個の比較結果の不一致または一致の数、すなわち第 1の比 較結果記憶部 6のラッチ 41—；!〜 41—nが保持して!/、る比較結果のうち、不一致で あることを示す比較結果のカウント値を最大 m (mは自然数)個保持する。
[0080] 図 11は、図 10に示した第 2の比較結果記憶部 7の構成の一例を示す図である。図 11にお!/、て、第 2の比較結果記憶部 7は、 m個のバッファ 71 (71—;!〜 71— mを示 す）をポインタ値で指定する一般的なリングバッファで構成されている。ここでは、ボイ ンタ値 1がバッファ 71— 1を示し、ポインタ値 2がバッファ 71— 2を示し、 " '、ポインタ 値 mがバッファ 71—mを示すものとする。
[0081] 図 10に戻って、比較結果制御部 8は、第 2の比較結果記憶部 7への比較結果の力 ゥント値の書き込み、および第 2の比較結果記憶部 7から比較結果のカウント値の読 み出しを制御する。
[0082] たとえば、第 2の比較結果記憶部 7を先の図 11に示したリングバッファで構成した 場合、比較結果制御部 8は、自装置の電源投入時やリセット時に実行される初期動 作時に、サンプリング数設定部 11に設定されたサンプリング数、サンプリング周期設 定部 12に設定されたサンプリング周期、および第 1の比較結果記憶部 6のラッチ 41 の数に基づいて、必要なバッファ 71の数、および第 2の比較結果記憶部 7に比較結 果のカウント値を記憶させる書き込み周期を求める。
[0083] 第 1の比較結果記憶部 6のラッチ 41の数を nとし、サンプリング数を Lとすると必要な バッファ 71の数 h (h≤m、 hは自然数）は、
h= (L-n) /n · · · (式 1)
で求めることができる。
[0084] 第 1の比較結果記憶部 6のラッチ 41の数を nとし、サンプリング周期を Tとすると、 き込み周期 Twは、 Tw=n XT · · · (式 2)
で求めることができる。
[0085] 比較結果制御部 8は、上記（式 1)および（式 2)によって求めた必要なバッファ 71の 数（以下、有効バッファ数 hと呼ぶ）および書き込み周期と、クロック生成部 2によって 生成されるサンプリング周期のサンプリングクロック CLKとに基づいて、第 2の比較結 果記憶部 7の制御信号 (書き込み信号 WT、書き込みポインタ値 WP、読み出し信号 RT、読み出しポインタ値 RPなど）を生成し、生成した制御信号を第 2の比較結果記 憶部 7に出力する。また、制御信号の 1つである書き込み信号 WTをリセット信号生成 部 9に出力する。
[0086] より具体的には、比較結果制御部 8は、書き込み周期 Tw毎に書き込み信号 WTお よび書き込みポインタ値 WPを出力する。また、比較結果制御部 8は、サンプリング周 期 Tと等しい値となる読み出し周期 Tr毎に読み出し信号 RTと読み出しポインタ値 RP を第 2の比較結果記憶部 7に出力してバッファ 71が保持している値を判定部 5aに出 力させる。
[0087] 判定部 5aは、ラッチ 41から入力される比較結果および第 2の比較結果記憶部 7か ら入力される値に基づレ、て、現在時刻から「サンプリング数 Xサンプリング周期」前ま での時間内の比較結果のうち、不一致であることを示す比較結果の数を求め、求め た数と、サンプリング数設定部 11に設定されているサンプリング数と、判定閾値設定 部 13に設定されている判定閾値とに基づいて、入力信号 XO〜Xkの正常/異常を 判定する閾値判定処理を行なう。
[0088] 具体的には、判定部 5aは、ラッチ 41から入力される比較結果のうち、入力信号 XO 〜Xkの少なくとも 1つが不一致であることを示している比較結果の数をカウントする力 ゥント機能と、このカウント機能によってカウントされたカウント値と第 2の比較結果記 憶部 7から入力される値とを加算する加算機能と、この加算機能によって得られた値 と、サンプリング数設定部 11に設定されているサンプリング数と、判定閾値設定部 13 に設定されている判定閾値とに基づいて、入力信号 XO〜Xkの正常/異常を判定す る閾値判定処理を行なう。
[0089] より具体的には、判定部 5aは、カウント機能によって、現在の比較結果を保持して いる初段のラッチ 41— 1から最終段のラッチ 41一 nまで、すなわち現在のサンプリン グ周期の時間から「ラッチ 41の数 n Xサンプリング周期」時間までの n個の比較結果 のうち、不一致であることを示す比較結果の数をカウントし、このカウント値を第 1の比 較結果記憶部 6の不一致カウント値とする。
[0090] 判定部 5aは、加算機能によって、カウント機能によってカウントした第 1の比較結果 記憶部 6の不一致カウント値と、第 2の比較結果記憶部 7によって保持された不一致 カウント値、すなわち最新の値が書き込まれたバッファ 71から有効バッファ数 h前まで のバッファ 71に書き込まれた値とを加算して、サンプリング数分の比較結果のうち、 不一致であることを示す比較結果のカウント数 (不一致総カウント数)を求める。
[0091] 判定部 5aは、加算機能によって求めた不一致総カウント数と判定閾値とを比較し、 不一致総カウント数が判定閾値以上の場合には異常であると判定し、不一致総カウ ント数が判定閾値より小さい場合には正常であると判定する。判定部 5aは、判定結 果を出力信号 Yとして出力する。また、判定部 5aは、加算機能によって求めた第 1の 比較結果記憶部 6の不一致カウント値 CNTを第 2の比較結果記憶部 7に出力する。
[0092] リセット信号生成部 9は、比較結果制御部 8によって第 1の比較結果記憶部 6の不 一致カウント値 CNTが第 2の比較結果記憶部 7に保持された後に、リセット信号 RES 1をラッチ 41に出力し、ラッチ 41の値をリセットする。この場合は、ラッチ 41が保持す る値を比較結果が一致を示す値にする。
[0093] 図 12のタイミングチャート、図 10、および図 11を参照して、入力信号の数が「2」（k = 2)、ラッチ 41の数力 S「3」（n = 3)、サンプリング周期が「丁]、サンプリング数が「12」 の場合を例に挙げて、この発明における故障検出装置の動作について説明する。
[0094] 図 12においては、ラッチ数が「3」、サンプリング数が「12」であるので、上記（式 1) および（式 2)により、有効バッファ数 hは「3」となり、書き込み周期 Twは「3T」となる。 また、読み出し周期 Trは「Τ」となる。
[0095] 時刻 tOにおいて、比較部 3は入力信号 X0と入力信号 XIとの比較結果 CMPを出 力する。ここでは、入力信号 X0は" H"であり、入力信号 XIは" L"であるので、比較 部 3は比較結果 CMPを、入力信号 X0と入力信号 XIとが不一致であることを示す比 較結果 (この場合は" H")にする。ラッチ 41— 2,41— 3は、前段のラッチ 41— 1 , 41 2の出力を保持し、初段のラッチ 41— 1は、比較結果 CMPを保持する。この場合 は、ラッチ 41— 1は" H"を保持し、ラッチ41 2〜41 3は、 "L"を保持する。
[0096] 一方、比較結果制御部 8は、読み出し信号 RTをアサート（この場合は" H")にし、 読み出しポインタ値を「1」、「2」、「3」として、バッファ 71—；!〜 71— 3が保持している 値 (この場合はすべて「0」）を判定部 5aに出力させた後に読み出し信号 RTをネゲー ト（この場合は" L")にする。
[0097] 判定部 5aは、ラッチ 41一 1〜ラッチ 41— 3の出力が不一致を示す比較結果（この 場合は" H")であるか否力、を判定し、不一致を示す比較結果の数をカウントする。ここ では、ラッチ 41 1の出力力 H' 'であり、ラッチ 41 2, 41— 3の出力が" L"であるの で、不一致を示す比較結果の数 (第 1の比較結果記憶部 6の不一致カウント値 CNT )は、「1」となる。
[0098] 判定部 5aは、第 1の比較結果記憶部 6の不一致カウント値 CNTにバッファ 71— 1 〜71— 3から入力された値を加算して不一致総カウント値を求める。ここでは、第 1の 比較結果記憶部 6の不一致カウント値が「1」であり、バッファ 71—；!〜 71—3から入 力される値はすべて「0」であるので、不一致総カウント値は「1」となる。また、ここでは 判定閾値が「7」であるので、判定部 5aは出力信号 Yを、正常を示す" L"にする。
[0099] 以下、上述した時刻 tOにおける一連の動作、すなわちラッチ 41—2, 41— 3が前段 のラッチ 41— 1 , 41— 2の出力を保持し、ラッチ 41— 1が比較結果 COMを保持する 第 1の比較結果記憶処理動作、比較結果制御部 8がバッファ 71—;!〜 71—3を制御 してバッファ 71—;!〜 71 3が保持する値を判定部 5aに出力させる第 2の比較結結 果出力処理動作、および判定部 5aが第 1の比較結果記憶部 6の不一致カウント値を 求め、求めた第 1の比較結果記憶部 6の不一致カウント値とバッファ 71—;!〜 71— 3 力、ら入力される値とを加算して不一致総カウント値を求めて判定閾値と比較して出力 信号 Yを出力する判定処理動作と合わせて書き込み周期内処理動作と呼ぶことがあ る。この書き込み周期内処理動作は、サンプリング時刻毎に実行される。
[0100] 時刻 tlにおいては、第 2の比較結果記憶部 7のバッファ 71への書き込み周期と一 致するサンプリング期間ではないので、時刻 tOと同様に書き込み周期内処理動作の みを行う。ここでは、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較 部 3は比較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41 1 , 41 2は" H"を保持し、ラッチ 41 3は" L"を保持する。また、第 2の比較結果出 力処理動作によって、比較結果制御部 8は、バッファ 71—；! 71— 3が保持している 値 (この場合は、すべて「0」）を判定部 5aに出力させる。さらに、判定処理動作によつ て、判定部 5aは、第 1の比較結果記憶部 6の不一致カウント値 (この場合は「2」）と、 不一致総カウント値 (この場合は「2」）とを求めて出力信号 Y (この場合は" L")を出力 する。
[0101] 時刻 t2においては、第 2の比較結果記憶部 7のバッファ 71への書き込み周期と一 致するサンプリング期間であるので、書き込み周期内処理動作を行った後に、第 2の 比較結果記憶部 7であるバッファ 71への書き込み処理を行う。まず、時刻 t2におい て、時刻 tO, tlと同様に書き込み周期内処理動作を行なう。
[0102] ここでは、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較部 3は比 較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41 41 —3は" H"を保持する。また、第 2の比較結果出力処理動作によって、比較結果制御 部 8は、バッファ 71—;! 71 3が保持している値（この場合は、すべて「0」）を判定 部 5aに出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較結果記 憶部 6の不一致カウント値 CNT (この場合は「3」）と、不一致総カウント値 (この場合 は「3」）とを求めて出力信号 Y (この場合は" L")を出力する。また、判定部 5aは、第 1 の比較結果記憶部 6の不一致カウント値 CNT (この場合は「3」）を第 2の比較結果記 憶部 7に出力する。
[0103] 時刻 t2から始まるサンプリング時刻における書き込み周期内周期動作が終了した 後の時刻 t2aにおいて、比較結果制御部 8は、書き込み信号 WTおよび書き込みポ インタ値 WPを制御して、第 2の比較結果記憶部 7のバッファ 71に第 1の比較結果記 憶部 6の不一致カウント値 CNTを保持させる。
[0104] ここでは、比較結果制御部 8は、書き込み信号 WTをアサート（この場合は" H")に し、書き込みポインタ値を「1」にして、バッファ 71— 1に不一致カウント値 CNT (この 場合は「3」 )を保持させる。ノ ッファ 71— 1が第 1の比較結果記憶部 6の不一致カウン ト値 CNTを保持した後の時刻 t2bにおいて、比較結果制御部 8は、書き込み信号 W Tをネゲート (この場合は" L")にする。
[0105] 時刻 t2bにおいて、書き込み信号 WTがネゲートになったことによって、バッファ 71
1が第 1の比較結果記憶部 6の不一致カウント値 CNTを保持したことを認識すると 、リセット信号生成部 9は、リセット信号 RES1をアサート (この場合は" H")にする。こ れにより、ラッチ 41—；! 41— 3は出力を比較結果が一致を示す値 (この場合は" L" )にリセットする。リセット信号生成部 9は、ラッチ 41—；! 41— 3の出力力 L"になつ た後にリセット信号 RES 1をネゲート（この場合は" L")にする。
[0106] 以下、時刻 t2aから時刻 t2bにおける一連の動作、すなわち、比較結果制御部 8が 書き込み信号 WTおよび書き込みポインタィ直 WPを制御して第 1の比較結果記憶部 6 の不一致カウント値 CNTを書き込みポインタ値 WPが示すバッファ 71に保持させる 第 2の比較結果記憶処理動作と、リセット信号生成部 9がラッチ 41 41 3の値 をリセットする第 1の比較結果リセット処理動作とを合わせて書き込み周期処理動作と 呼ぶことがある。
[0107] 時刻 t3, t4においては、時刻 tOと同様に第 2の比較結果記憶部 7のバッファ 71へ の書き込み周期と一致するサンプリング期間ではないので、時刻 tOと同様に書き込 み周期内処理動作のみを行う。
[0108] 時刻 t3においては、入力信号 X0が" H' 'であり、入力信号 XIが" L"であるので、比 較部 3は比較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41 — 1は" H"を保持し、ラッチ 41 2, 41— 3は" L"を保持する。また、第 2の比較結果 出力処理動作によって、比較結果制御部 8は、バッファ 71—；! 71— 3が保持して いる値（この場合は、バッファ 71— 1が「3」であり、ノ ッファ 71— 2, 71— 3が「0」）を 判定部 5aに出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較結 果記憶部 6の不一致カウント値 (この場合は「1」）と、不一致総カウント値 (この場合は 「4」 )とを求めて出力信号 Y (この場合は" L")を出力する。
[0109] また、時刻 t4においては、入力信号 X0, XIともに" L"であるので、比較部 3は比較 結果 CMPを" L"にし、第 1の比較結果記憶処理動作によってラッチ 41— 1 , 41 - 3 は" L"を保持し、ラッチ 41 2は" H"を保持する。また、第 2の比較結果出力処理動 作によって、比較結果制御部 8は、バッファ 71—;! 71— 3が保持している値 (この 場合は、バッファ 71— 1が「3」であり、バッファ 71— 2, 71 3が「0」）を判定部 5aに 出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較結果記憶部 6 の不一致カウント値 (この場合は「1」）と、不一致総カウント値 (この場合は「4」）とを求 めて出力信号 Y (この場合は" L")を出力する。
[0110] 時刻 t5においては、第 2の比較結果記憶部 7のバッファ 71への書き込み周期と一 致するサンプリング期間であるので、時刻 t2と同様に書き込み周期内処理動作を行 つた後に、第 2の比較結果記憶部 7であるバッファ 71への書き込み処理を行う。まず 、時刻 t5において、時刻 tOと同様に書き込み周期内処理動作を行なう。
[0111] ここでは、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較部 3は比 較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41— 1 , 41 - 3は" H"を保持し、ラッチ 41 2は" L"を保持する。また、第 2の比較結果出力処理 動作によって、比較結果制御部 8は、バッファ 71—;!〜 71— 3が保持している値 (こ の場合は、バッファ 71— 1が「3」であり、バッファ 71— 2, 71— 3が「0」）を判定部 5a に出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較結果記憶部 6の不一致カウント値 CNT (この場合は「2」）と、不一致総カウント値 (この場合は「5」 )とを求めて出力信号 Y (この場合は" L")を出力する。また、判定部 5aは、第 1の比 較結果記憶部 6の不一致カウント値 CNT (この場合は「2」）を第 2の比較結果記憶部 7に出力する。
[0112] 時刻 t5から始まるサンプリング時刻における書き込み周期内周期動作が終了した 後の時刻 t5aから、書き込み周期処理動作を行なう。まず、時刻 t5aにおいて、第 2の 比較結果記憶処理動作によって第 1の比較結果記憶部 6の不一致カウント値 CNTを 第 2の比較結果記憶部 7のバッファ 71に保持させる。ここでは、比較結果制御部 8は 、書き込みポインタ値 WPを 1つ進めた値（この場合は、「2」）として、バッファ 71— 2に 第 1の比較結果記憶部 6の不一致カウント値 CNT (この場合は「2」）を保持させる。バ ッファ 71— 2が第 1の比較結果記憶部 6の不一致カウント値 CNTを保持した後の時 刻 t5bにおいて、比較結果制御部 8は、書き込み信号 WTを" L"にする。
[0113] 時刻 t5bにおいて、第 1の比較結果リセット処理動作によって、リセット信号生成部 9 は、リセット信号 RES 1を" H"にして、ラッチ 41—；!〜 41— 3の出力を" L"にリセットし 、ラッチ 41—；! 41—3の出力力 L"になった後にリセット信号 RES 1を" L"にする。
[0114] 時刻 t6, t7は、時刻 tOと同様に書き込み周期内処理動作のみを行う。時刻 t6にお いては、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較部 3は比較 結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41— 1は" H"を 保持し、ラッチ 41— 2, 41— 3は" L"を保持する。また、第 2の比較結果出力処理動 作によって、比較結果制御部 8は、バッファ 71—;! 71— 3が保持している値 (この 場合は、バッファ 71— 1が「3」であり、バッファ 71— 2力 S「2」であり， 71— 3が「0」）を 判定部 5aに出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較結 果記憶部 6の不一致カウント値 (この場合は「1」）と、不一致総カウント値 (この場合は 「6」）とを求めて出力信号 Yを" L"にする。
[0115] 時刻 t7においては、入力信号 X0が" H' 'であり、入力信号 XIが" L"であるので、比 較部 3は比較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41 - 1 , 41 2は" H"を保持し、ラッチ 41 3は" L"を保持する。また、第 2の比較結果 出力処理動作によって、比較結果制御部 8は、バッファ 71—；! 71— 3が保持して いる値（この場合は、バッファ 71— 1が「3」であり、バッファ 71— 2力 S「2」であり， 71 - 3が「0」）を判定部 5aに出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較結果記憶部 6の不一致カウント値 (この場合は「2」）と、不一致総カウント値（ この場合は「7」）とを求める。ここで、判定閾値が「7」であるので、判定部 5aは、出力 信号 Yを異常であることを示す値 (ここでは" H")にする。
[0116] 時刻 t8においては、第 2の比較結果記憶部 7のバッファ 71への書き込み周期と一 致するサンプリング期間であるので、時刻 t2と同様に書き込み周期内処理動作を行 つた後に、第 2の比較結果記憶部 7であるバッファ 71への書き込み処理を行う。まず 、時刻 t8において、時刻 tOと同様に書き込み周期内処理動作を行なう。
[0117] ここでは、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較部 3は比 較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41 41 —3は" H"を保持する。また、第 2の比較結果出力処理動作によって、比較結果制御 部 8は、バッファ 71—;! 71— 3が保持している値（この場合は、バッファ 71— 1が「3 」であり、バッファ 71— 2が「2」であり，バッファ 71— 3が「0」）を判定部 5aに出力させ る。さらに、判定処理動作によって、判定部 5aは、第 1の比較結果記憶部 6の不一致 カウント値 CNT (この場合は「3」）と、不一致総カウント値 (この場合は「8」）とを求めて 出力信号 Yを" H"にする。また、判定部 5aは、第 1の比較結果記憶部 6の不一致カウ ント値 CNT (この場合は「3」）を第 2の比較結果記憶部 7に出力する。
[0118] 時刻 t8から始まるサンプリング時刻における書き込み周期内周期動作が終了した 後の時刻 t8aから、書き込み周期処理動作を行なう。まず、時刻 t8aにおいて、第 2の 比較結果記憶処理動作によって第 1の比較結果記憶部 6の不一致カウント値 CNTを 第 2の比較結果記憶部 7のバッファ 71に保持させる。ここでは、比較結果制御部 8は 、書き込みポインタ値 WPを 1つ進めた値（この場合は、「3」）として、バッファ 71— 3に 第 1の比較結果記憶部 6の不一致カウント値 CNT (この場合は「3」）を保持させる。バ ッファ 71— 3が第 1の比較結果記憶部 6の不一致カウント値 CNTを保持した後の時 刻 t8bにおいて、比較結果制御部 8は、書き込み信号 WTを" L"にする。
[0119] 時刻 t8bにおいて、第 1の比較結果リセット処理動作によって、リセット信号生成部 9 は、リセット信号 RES 1を" H"にして、ラッチ 41—；!〜 41— 3の出力を" L"にリセットし 、ラッチ 41—；!〜 41—3の出力力 L"になった後にリセット信号 RES 1を" L"にする。
[0120] 時刻 t9, tlOは、時刻 tOと同様に書き込み周期内処理動作のみを行う。時刻 tlOに おいては、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較部 3は比 較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41— 1は" H" を保持し、ラッチ 41 2, 41— 3は" L"を保持する。また、第 2の比較結果出力処理 動作によって、比較結果制御部 8は、バッファ 71—;!〜 71— 3が保持している値 (こ の場合は、バッファ 71— 1が「3」であり、バッファ 71— 2力 S「2」であり， 71— 3が「3」） を判定部 5aに出力させる。さらに、判定処理動作によって、判定部 5aは、第 1の比較 結果記憶部 6の不一致カウント値 (この場合は「1」）と、不一致総カウント値 (この場合 は「9」）とを求めて出力信号 Yを" L"にする。
[0121] 時刻 tlOにおいては、入力信号 X0が" H' 'であり、入力信号 XIが" L"であるので、 比較部 3は比較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41 - 1 , 41— 2は" H"を保持し、ラッチ 41— 3は" L"を保持する。また、第 2の比較結 果出力処理動作によって、比較結果制御部 8は、バッファ 71—;!〜 71— 3が保持し ている値（この場合は、バッファ 71— 1が「3」であり、バッファ 71— 2が「2」であり， 71 3が「3」）を判定部 5aに出力させる。さらに、判定処理動作によって、判定部 5aは、 第 1の比較結果記憶部 6の不一致カウント値 (この場合は「2」）と、不一致総カウント 値 (この場合は「10」）とを求め、出力信号 Yを" H"にする。
[0122] 時刻 ti lにおいては、第 2の比較結果記憶部 7のバッファ 71への書き込み周期と一 致するサンプリング期間であるので、時刻 t2と同様に書き込み周期内処理動作を行 つた後に、第 2の比較結果記憶部 7であるバッファ 71への書き込み処理を行う。まず 、時刻 ti lにおいて、時刻 toと同様に書き込み周期内処理動作を行なう。
[0123] ここでは、入力信号 X0が" H"であり、入力信号 XIが" L"であるので、比較部 3は比 較結果 CMPを" H"にし、第 1の比較結果記憶処理動作によってラッチ 41一;!〜 41 —3は" H"を保持する。また、第 2の比較結果出力処理動作によって、比較結果制御 部 8は、バッファ 71—;!〜 71— 3が保持している値（この場合は、バッファ 71— 1が「3 」であり、バッファ 71— 2が「2」であり，バッファ 71— 3が「3」）を判定部 5aに出力させ る。さらに、判定処理動作によって、判定部 5aは、第 1の比較結果記憶部 6の不一致 カウント値 CNT (この場合は「3」）と、不一致総カウント値 (この場合は「8」）とを求めて 出力信号 Yを" H"にする。また、判定部 5aは、第 1の比較結果記憶部 6の不一致カウ ント値 CNT (この場合は「11」）を第 2の比較結果記憶部 7に出力する。
[0124] 時刻 ti lから始まるサンプリング時刻における書き込み周期内周期動作が終了した 後の時刻 tl laから、書き込み周期処理動作を行なう。まず、時刻 tl laにおいて、第 2の比較結果記憶処理動作によって第 1の比較結果記憶部 6の不一致カウント値 CN Tを第 2の比較結果記憶部 7のバッファ 71に保持させる。ここでは、比較結果制御部 8は、書き込みポインタ値 WPを 1つ進めた値（この場合は、「1」）として、バッファ 71— 1に第 1の比較結果記憶部 6の不一致カウント値 CNT (この場合は「3」 )を保持させる 。ノ ッファ 71— 1が第 1の比較結果記憶部 6の不一致カウント値 CNTを保持した後の 時刻 tl lbにおいて、比較結果制御部 8は、書き込み信号 WTを" L"にする。
[0125] 時刻 tl lbにおいて、第 1の比較結果リセット処理動作によって、リセット信号生成部 9は、リセット信号 RES 1を" H'，にして、ラッチ 41— 〜 41— 3の出力を" L"にリセット し、ラッチ 41—；!〜 41— 3の出力力 L"になった後にリセット信号 RES1を" L"にする [0126] 以上説明したように、この実施の形態 3においては、比較部 3が、冗長化された複数 の入力信号 X0〜Xkの極性が一致しているか否かを比較し、第 1の比較結果記憶部 6が、予め定められたサンプリング周期毎に比較部 3の最新の比較結果から時系列 順に n個の比較結果を保持し、第 2の比較結果記憶部 7が、第 1の比較結果記憶部 6 力 ¾個の比較結果を保持した際に、 n個の比較結果のうち、冗長化された複数の入力 信号 X0〜Xkの少なくとも 1つの極性が不一致であることを示す比較結果の数のカウ ント値を時系列順に保持し、判定部 5aが、第 1の比較結果記憶部 6に保持された n個 の比較結果のうち、冗長化された複数の入力信号 X0〜Xkの少なくとも 1つの極性が 不一致であることを示す比較結果のカウント値と、第 2の比較結果記憶部 7に保持さ れたカウント値のうち最新のカウント値から予め定められたサンプリング数分までの力 ゥント値を加算して比較結果の合計値を求め、求めた合計値が予め定められた閾値 以上の場合には異常であると判定し、求めた合計値が予め定められた判定閾値より 小さレ、場合には正常であると判定するようにしてレ、るため、サンプリング数が多!/、場 合でもリソースの増加を抑制しつつ、予め定められた「サンプリング周期 Xサンプリン グ数」の時間分の入力信号 X0〜Xkの変化に応じて正常/異常を判定することがで きる。
[0127] なお、この実施の形態 3においては、第 2の比較結果記憶部 7をリングバッファで構 成した場合を例に挙げて説明したが、第 2の比較結果記憶部 7はリングバッファに限 るものではなぐ第 1の比較結果記憶部 6のラッチ 41が保持する不一致を示す値の 数を保持可能な記憶手段であれば、リングバッファに限るものではなレ、。
[0128] また、この実施の形態 3においては、入力信号 X0〜Xkの少なくとも 1つの極性が不 一致であることを示す比較結果をカウントして判定閾値と比較するようにした力 S、入力 信号 X0〜Xk全ての極性が一致していることを示す比較結果をカウントして判定閾値 と比較するようにしてもよい。この場合、第 2の比較結果記憶部 7には第 1の比較結果 記憶部 6が保持する n個の比較結果のうち、入力信号 X0〜Xk全ての極性が一致し ていることを示す比較結果のカウント値を保持し、判定部 5は、カウント値が判定閾値 以上の場合には正常であることを示す出力信号 Yを出力し、カウント値が判定閾値よ り小さい場合には異常であることを示す出力信号 Yを出力するようにすればよい。
[0129] 実施の形態 4.
図 13〜図 15を用いてこの発明の実施の形態 4を説明する。先の実施の形態 3にお いては、第 2の比較結果記憶部 7が第 1の比較結果記憶部 6のラッチ 41によってサン プリング時刻毎に保持された比較結果のうち、不一致または一致を示す比較結果の カウント値を保持することで、サンプリング数が多い場合でもリソースの増加を抑制し て、最新の比較結果からサンプリング数分の比較結果の一致、不一致の比、すなわ ち予め定められた「サンプリング周期 Xサンプリング数」の時間分の入力信号 Χ0, XI の変化に応じて正常/異常を判定するようにした。
[0130] しかしながら、先の実施の形態 3では、第 2の比較結果記憶部 7が不一致または一 致を示す比較結果のカウント値を保持するため、比較結果の時系列が失われてしま う。「サンプリング周期 Xサンプリング数」分の時間が長くなるため、比較結果の時系 列が失われると、異なる事象による入力信号の不一致を同一の事象とみなしてしまう という問題が生じる。
[0131] たとえば、ラッチ 41の数を「50」（η= 50)とし、サンプリング周期を「20mS」とし、有 効バッファの数を「120」（h= 120)とした場合、第 2の比較結果記憶部 7のバッファ 7 1には 1S間の不一致または一致のカウント値が保持される。ここで、図 13に示すよう に、入力信号 X0は時刻 tO〜時刻 t2までの間" H"であり、時刻 t2〜時刻 t3までの間 "L"であり、入力信号 XIは時刻 tO〜時刻 tlまでの間" L"であり、時刻 tl〜時刻 t3ま での間" H' 'であったとする。この場合、時刻 tOから時刻 tlまでと時刻 t2から時刻 t3ま でとは比較結果はともに不一致を示す値となり、時刻 tlから時刻 t2までは比較結果 は一致を示す値となる。よって、第 2の比較結果記憶部 7には、時刻 tOから時刻 ま でと時刻 t2から時刻 t3までとの比較結果を保持するバッファには「50」が保持され、 時刻 tlから時刻 t2までの比較結果を保持するバッファには「0」が保持される。
[0132] ここで、時刻 tOから時刻 tlまでは、入力信号 X0が" H"で入力信号 XIが" L"の比 較結果の不一致である事象 Aであり、時刻 t2から時刻 t3までは、入力信号 XIが" L" で入力信号 XIが" H"の比較結果の不一致である事象 Bであり、 2つの事象 A, Bの 不一致は異なるものである。し力、しながら、第 2の比較結果記憶部 7では比較結果の 時系列が失われているため、事象 Aと事象 Bとの間に入力信号 X0と入力信号 XIとが 一致している期間があるにもかかわらず、事象 Aと事象 Bとを同一の事象とみなしてし まう。
[0133] このような問題を改善するために、この実施の形態 4では、事象 Aと事象 Bとの比較 結果の一致期間において第 1の比較結果記憶部 6および第 2の比較結果記憶部 7の 値をリセットして、異なる 2つの事象を区別して正確な不一致事象を検出するものであ
[0134] 図 14は、この発明における故障検出装置の実施の形態 4の構成を示すブロック図 である。図 14に示したこの実施の形態 4の故障検出装置は、先の図 10に示した実施 の形態 3の故障検出装置の設定部 1にリセット条件設定部 18が追加され、リセット信 号生成部 9の代わりにリセット信号生成部 9aを備えている。先の図 10に示した実施 の形態 3の交渉検出装置と同じ機能を持つ構成部分には同一符号を付し、重複する 説明は省略する。
[0135] リセット条件設定部 18には、第 1の比較結果記憶部 6および第 2の比較結果記憶部
7が保持する値をリセットするリセット条件が設定される。リセット条件は、
(条件 1)比較結果が一致を示した場合
(条件 2)現在のサンプリング時刻から「y (2≤y、 yは自然数） Xサンプリング周期」時 間前までの間、連続で比較結果が一致を示した場合
(条件 3)現在のサンプリング時刻から「y Xサンプリング周期」時間前までの間、リセッ ト閾値以上比較結果が一致を示した場合
の 3つの条件の何れかとする。
[0136] リセット条件設定部 18には、上記（条件 1)〜（条件 3)によるリセットを行わないことを 示す設定値、上記 (条件 1)によってリセットを行うことを示す設定値、上記 (条件 2)に よってリセットを行うことを示す設定値、または上記（条件 3)によってリセットを行うこと を示す設定値のいずれかが設定される。また、上記（条件 2)によってリセットを行うこ とを示す設定値が設定された場合には、判定する比較結果の個数を示す値 yとリセッ ト閾値も設定される。なお、この場合は、判定する比較結果の個数を示す値 yとリセッ ト閾値とは等しい値が設定される。また、上記（条件 3)によってリセットを行うことを示 す設定値が設定された場合には、判定する比較結果の個数を示す値 yおよびリセッ ト閾値も設定される。なお、リセット条件設定部 18に設定する設定値は、リモート I/O 局 80に接続される機器 81に対する制御パラメータと同様にリモートマスタ局 90から 通信によって設定される。すなわち、ユーザによって任意に設定可能となっている。
[0137] リセット信号生成部 9aは、先の図 10に示した実施の形態 3のリセット信号生成部 9 の機能に加えて、リセット条件設定部 18に設定された設定値と、比較部 3から入力さ れる比較結果 CMPとに基づいてリセット信号 RES1をアサートにして第 1の比較結果 記憶部 6のラッチ 41をリセットするとともに、リセット信号 RES2を所定の期間アサート にして比較結果制御部 8を介して第 2の比較結果記憶部 7のバッファ 71をリセットす
[0138] 具体的には、リセット条件設定部 18に上記（条件 1)によってリセットを行うことを示 す設定値が設定されている場合、リセット信号生成部 9aは、比較部 3が出力する比 較結果 CMPを監視して、比較結果 CMPが不一致を示す値から一致を示す値に変 化した場合に、リセット信号 RES 1 , RES2をアサートにする。
[0139] リセット条件設定部 18に上記（条件 2)によってリセットを行うことを示す設定値が設 定されている場合、リセット信号生成部 9aは、比較部 3が出力する比較結果 CMPが 一致を示す値の場合にカウント値をカウントアップし、比較結果 CMPが不一致を示 す場合にはカウント値をリセットするカウント機能を有し、このカウント機能によって力 ゥントされたカウント値力 Sリセット閾値以上になった場合にリセット信号 RES 1 , RES 2 をアサートにする。
[0140] また、リセット条件設定部 18に上記（条件 3)によってリセットを行うことを示す設定値 が設定されている場合、リセット信号生成部 9aは、現在のサンプリング時刻から「yX サンプリング周期」時間前までの間、比較部 3が出力する比較結果 CMPがー致を示 す値の場合にカウント値をカウントアップするカウント機能を有し、このカウント機能に よってカウントされたカウント値とリセット閾値とがー致した場合にリセット信号 RES 1 , RES2をアサートにする。
[0141] なお、リセット信号 RES 1 , RES2をネゲートにするタイミングは、リセット条件設定部
18に設定された設定値が示す条件が成立しなくなった時であってもよいし、リセット 信号 RES1 , RES2をアサートにしてから所定の時間が経過した後であってもよい。こ こで、所定の時間とは、ラッチ 41およびバッファ 71の値をリセットするのに必要な時間 である。
[0142] また、リセット信号 RES1 , RES2をアサートにしてから所定の時間が経過した後に ネゲートした場合、つぎにリセット信号 RES 1 , RES2をアサートにするタイミングは、リ セット信号 RES 1 , RES2をネゲートにしてから少なくとも 1回比較結果が不一致を示 した後にリセット条件設定部 18に設定された設定値が示す条件が成立した場合とし てもよい。
[0143] さらに、ここでは、上記（条件 2)および (条件 3)においては、リセット信号生成部 9a が比較結果 CMPをカウントするようにした力 S、判定部 5aがラッチ 41が保持する不一 致または一致の数をカウントする際に、リセット条件設定部 18に設定された設定値に 基づいて、現在のサンプリング時刻から「y (2≤y、 yは自然数） Xサンプリング周期」 時間前までの間の一致の数をカウントしてリセット条件設定部 18に出力するようにし てもよい。
[0144] また、リセット条件設定部 18に上記（条件 1)〜（条件 3)によるリセットを行わないこと を示す値が設定されている場合には、リセット信号生成部 9aは、先のリセット信号生 成部 9aの動作のみを行う。
[0145] つぎに、図 15のタイミングチャートおよび図 14を参照してこの実施の形態 4の故障 検出装置の動作について説明する。なお、この実施の形態 4の故障検出装置と先の 実施の形態 3の故障検出装置との相違点は、リセット信号生成部 9aが上記 (条件 1) 〜（条件 3)の何れかによつてリセット信号 RES 1 , RES2をアサートにした場合の動作 のみであるので、ここでは相違点の動作のみを、上記（条件 1)によってリセット信号 R ES I , RES2をアサートにした場合を例に挙げて説明する。
[0146] 時刻 tlにおいて、入力信号 X0が" H"から" L"に変化する。これにより入力信号 X0 , XIがともに" L"となり、比較部 3は比較結果 CMPを入力信号 X0と入力信号 XIとが 一致して!/、ることを示す値 (この場合は" L")にする。
[0147] リセット条件設定部 18には設定された上記（条件 1)すなわち比較結果 CMPがー 致を示した場合にリセットを行うことが設定されている。よって、リセット信号生成部 9a は、比較結果 CMPが" L"になったことによりリセットの条件が成立したことを認識し、リ セット信号 RES 1 , RES2をアサート（この場合は" H")にする。
[0148] リセット信号 RES1が" H"になると、ラッチ 41は出力を比較結果が一致を示す値 (こ の場合は" L")にする。一方、リセット信号 RES2が" H"になると、比較結果制御部 8 は、書き込み信号 WTをアサート（この場合は" H")にし、書き込みポインタ WPを「1」 、「2」、「3」として第 2の比較結果記憶部 7のすベてのバッファ 71に「0」を書き込んで バッファ 71をリセットする。
[0149] 時刻 t2において、入力信号 XIが" L"から" H"に変化する。これにより入力信号 X0 と入力信号 XIとが不一致となり、比較部 3は比較結果 CMPを入力信号 X0と入力信 号 XIとが不一致であることを示す値 (この場合は" H")にする。比較部 3の比較結果 CMPが" H"になると、リセット信号生成部 9aは、リセット信号 RES 1 , RES2をネゲー ト（この場合は" L")にする。リセット信号 RES2が" L"になると、比較結果制御部 8は、 つぎのサンプリング時刻（ここでは、時刻 t3)から書き込み周期 Twの計測を開始する
〇
[0150] 時刻 t3においては、入力信号 X0が" L"であり、入力信号 XIが" H' 'であるので、比 較部 3は比較結果 CMPを" H"にする。比較結果制御部 8は、時刻 t3から書き込み周 期 Twの計測を開始するので、この時刻 t3から時刻 t4までは、先の実施の形態 3で 説明した書き込み周期内処理動作のみを行う。
[0151] 時刻 t4においては、第 2の比較結果記憶部 7のバッファ 71への書き込み周期と一 致するサンプリング期間であるので、書き込み周期内処理動作を行った後に、先の 実施の形態 3で説明した書き込み周期処理動作を行う。
[0152] 以上説明したように、この実施の形態 4においては、リセット信号生成部 9aが、比較 部 3の比較結果が冗長化された入力信号 X0〜Xk全ての極性が一致していることを 示す場合、比較部 3の比較結果が予め定められた数連続して冗長化された入力信 号 X0〜Xk全ての極性が一致していることを示す場合、または所定の期間内に冗長 化された入力信号 X0〜Xk全ての極性が一致していることを示す比較結果の数が予 め定められた数以上となった場合に、第 1の比較結果記憶部 6および第 2の比較結 果記憶部 7をリセットするようにしているため、異なる事象を区別して正確な不一致事 象を検出すること力できる。
[0153] 具体的には、先の図 13に示した時刻 tO〜tlまでの事象 A、すなわち入力信号 XO 力 S"H' 'であって入力信号 XIが" L"である場合の不一致事象力 時刻 tl〜t2の間の 入力信号 X0と入力信号 XIとの一致によってリセットすることで、時刻 t2〜t3までの 事象 B、すなわち入力信号 X0が" L"であって入力信号 XIが" H"である場合の不一 致事象 Bと事象 Aとを区別することを可能とし、正確な不一致事象を検出することがで きる。
[0154] また、この実施の形態 4においては、リセット条件を外部からリセット条件設定部 18 に設定可能にしているため、本装置を適用するシステムに応じて事象を区別するた めのリセット条件を変更することができる。
[0155] なお、実施の形態 1〜4では、先の図 1に示したリモート I/O局 80に適用する場合 を例に挙げて説明したが、この発明における故障検出装置は、リモート I/O局に限 定されるものではない。
[0156] また、一般的には、リモート I/O局 80には、機器 81を制御 ·監視する CPUが搭載 されていることが多い。実施の形態 1または実施の形態 2のクロック生成部 2、比較部 3、および判定部 5によって実現される前述した各機能、実施の形態 3のクロック生成 部 2、比較部 3、判定部 5a、比較結果制御部 8、およびリセット信号生成部 9によって 実現される前述した各機能、または実施の形態 4のクロック生成部 2、比較部 3、判定 部 5a、比較結果制御部 8、およびリセット信号生成部 9aによって実現される前述した 各機能をソフトウェアによって実現して、リモート I/O局 80内の CPU、または専用の CPUに実行させるようにしてもよ!/、。
産業上の利用可能性
[0157] 以上のように、本発明にかかる故障検出装置は、冗長化された複数の入力信号を 生成する回路の故障検出に有用であり、特に、生産現場におけるリモート I/O局に おける冗長化された入力信号の異常検出に適している。

Claims

請求の範囲
[1] 冗長化された複数の入力信号の極性が一致して!/、るか否かを比較する比較手段と 予め定められたサンプリング周期毎に比較手段の比較結果を保持する比較結果記 憶手段と、
前記比較結果記憶手段に記憶された複数の比較結果のうち、最新の比較結果か ら時系列順に、予め定められたサンプリング数分の比較結果を用いて、前記冗長化 された複数の入力信号が正常であるか否力、を判定する判定手段、
とを備えることを特徴とする故障検出装置。
[2] 前記判定手段は、
前記サンプリング数分の比較結果のうち、前記冗長化された複数の入力信号全て の極性が一致していることを示す比較結果の数をカウントし、カウント値が予め定めら れた判定閾値以上の場合には正常であると判定し、カウント値が予め定められた判 定閾値より小さい場合には異常であると判定すること、
を特徴とする請求項 1に記載の故障検出装置。
[3] 前記判定手段は、
前記サンプリング数分の比較結果のうち、前記冗長化された複数の入力信号の少 なくとも 1つの極性が異なることを示す比較結果の数をカウントし、カウント値が予め定 められた判定閾値以上の場合には異常であると判定し、カウント値が予め定められた 判定閾値より小さい場合には正常であると判定すること、
を特徴とする請求項 1に記載の故障検出装置。
[4] 前記判定手段は、
前記サンプリング数分の比較結果に重み付けを行なってカウントすること、 を特徴とする請求項 2または 3に記載の故障検出装置。
[5] 前記判定手段は、
前記比較結果記憶手段に記憶されているサンプリング数分の比較結果を最新の比 較結果から順に時系列に並べた比較結果の一致/不一致のパタンと予め定められ た判定パタンとを比較して正常/異常を判定すること、 を特徴とする請求項 1に記載の故障検出装置。
[6] 冗長化された複数の入力信号の極性が一致して!/、るか否かを比較する比較手段と 予め定められたサンプリング周期毎に前記比較手段の最新の比較結果から時系列 順に n (nは自然数)個の比較結果を保持する第 1の比較結果記憶手段と、
前記第 1の比較結果記憶手段が n個の比較結果を保持した際に、 n個の比較結果 のうち、前記冗長化された複数の入力信号全ての極性が一致していることを示す比 較結果のカウント値を時系列順に保持する第 2の比較結果記憶手段と、
前記第 1の比較結果記憶手段に保持された n個の比較結果のうち、前記冗長化さ れた複数の入力信号全ての極性が一致していることを示す比較結果のカウント値と、 前記第 2の比較結果記憶手段に保持されたカウント値のうち最新のカウント値から予 め定められたサンプリング数分までのカウント値を加算して、前記サンプリング数分の 比較結果のうち前記冗長化された複数の入力信号全ての極性が一致していることを 示す比較結果の合計値を求め、求めた合計値が予め定められた判定閾値以上の場 合には正常であると判定し、求めた合計値が予め定められた判定閾値より小さい場 合には異常であると判定する判定手段と、
を備えることを特徴とする故障検出装置。
[7] 冗長化された複数の入力信号の極性が一致して!/、るか否かを比較する比較手段と 予め定められたサンプリング周期毎に前記比較手段の最新の比較結果から時系列 順に n (nは自然数)個の比較結果を保持する第 1の比較結果記憶手段と、
前記第 1の比較結果記憶手段が n個の比較結果を保持した際に、 n個の比較結果 のうち、前記冗長化された複数の入力信号の少なくとも 1つの極性が異なることを示 す比較結果のカウント値を時系列順に保持する第 2の比較結果記憶手段と、 前記第 1の比較結果記憶手段に保持された n個の比較結果のうち、前記冗長化さ れた複数の入力信号の少なくとも 1つの極性が異なることを示す比較結果のカウント 値と、前記第 2の比較結果記憶手段に保持されたカウント値のうち最新のカウント値 力、ら予め定められたサンプリング数分までのカウント値を加算して、前記サンプリング 数分の比較結果のうち前記冗長化された複数の入力信号の少なくとも 1つの極性が 異なることを示す比較結果の合計値を求め、求めた合計値が予め定められた判定閾 値以上の場合には異常であると判定し、求めた合計値が予め定められた判定閾値よ り小さい場合には正常であると判定する判定手段と、
を備えることを特徴とする故障検出装置。
[8] 所定の条件が成立した場合に、前記第 1および第 2の比較結果記憶手段が保持す る値をリセットするリセット手段、
をさらに備えることを特徴とする請求項 6または 7に記載の故障検出装置。
[9] 前記所定の条件を、前記比較手段の比較結果が前記冗長化された入力信号全て の極性が一致していることを示す場合、前記比較手段の比較結果が予め定められた 数連続して前記冗長化された入力信号全ての極性が一致していることを示す場合、 または所定の期間内に前記冗長化された入力信号全ての極性が一致していることを 示す比較結果の数が予め定められた数以上となった場合、
とすることを特徴とする請求項 8に記載の故障検出装置。
[10] 冗長化された複数の入力信号の極性が一致して!/、るか否かを比較する比較ステツ プと、
予め定められたサンプリング周期毎に比較ステップの比較結果を記憶手段に記憶 させる比較結果記憶ステップと、
前記比較結果記憶ステップによって記憶手段に記憶させた複数の比較結果のうち 、最新の比較結果から時系列順に、予め定められたサンプリング数分の比較結果を 用いて、前記冗長化された複数の入力信号が正常であるか否かを判定する判定ステ を含むことを特徴とする故障検出方法。
冗長化された複数の入力信号の極性が一致しているか否かを比較する比較ステツ プと、
予め定められたサンプリング周期毎に前記比較ステップの最新の比較結果から時 系列順に n (nは自然数)個の比較結果を第 1の記憶手段に記憶させる第 1の比較結 前記第 1の比較結果記憶ステップによって第 1の記憶手段に n個目の比較結果を 保持させた場合、前記第 1の記憶手段が記憶する n個の比較結果のうち、前記冗長 化された複数の入力信号全ての極性が一致していることを示す比較結果のカウント 値を時系列順に第 2の記憶手段に記憶させる第 2の比較結果記憶ステップと、 前記第 1の比較結果記憶ステップによって前記第 1の記憶手段に記憶された n個の 比較結果のうち、前記冗長化された複数の入力信号全ての極性が一致していること を示す比較結果のカウント値と、前記第 2の比較結果記憶ステップによって前記第 2 の記憶手段に記憶されたカウント値のうち最新のカウント値から予め定められたサン プリング数分までのカウント値を加算して、前記サンプリング数分の比較結果のうち前 記冗長化された複数の入力信号全ての極性が一致していることを示す比較結果の 合計値を求め、求めた合計値が予め定められた判定閾値以上の場合には正常であ ると判定し、求めた合計値が予め定められた判定閾値より小さい場合には異常であ ると判定する判定ステップと、
を含むことを特徴とする故障検出方法。
冗長化された複数の入力信号の極性が一致しているか否かを比較する比較ステツ プと、
予め定められたサンプリング周期毎に前記比較ステップの最新の比較結果から時 系列順に n (nは自然数)個の比較結果を第 1の記憶手段に記憶させる第 1の比較結 匚 [i 、ハフ
前記第 1の比較結果記憶ステップによって第 1の記憶手段に n個目の比較結果を 保持させた場合、前記第 1の記憶手段が記憶する n個の比較結果のうち、前記冗長 化された複数の入力信号の少なくとも 1つの極性が異なることを示す比較結果のカウ ント値を時系列順に第 2の記憶手段に記憶させる第 2の比較結果記憶ステップと、 前記第 1の比較結果記憶ステップによって前記第 1の記憶手段に記憶された n個の 比較結果のうち、前記冗長化された複数の入力信号の少なくとも 1つの極性が異なる ことを示す比較結果のカウント値と、前記第 2の比較結果記憶ステップによって前記 第 2の記憶手段に記憶されたカウント値のうち最新のカウント値から予め定められた サンプリング数分値までのカウント値を加算して、前記サンプリング数分の比較結果 のうち前記冗長化された複数の入力信号全ての極性が一致していることを示す比較 結果の合計値を求め、求めた合計値が予め定められた判定閾値以上の場合には以 上であると判定し、求めた合計値が予め定められた判定閾値より小さい場合には正 常であると判定する判定ステップと、
を含むことを特徴とする故障検出方法。
[13] コンピュータに請求項 10〜； 12の何れ力、 1つに記載の方法を実行させるための故障 検出プログラム。
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