JPS58119244A

JPS58119244A - 情報伝送装置

Info

Publication number: JPS58119244A
Application number: JP242482A
Authority: JP
Inventors: Kohei Takanashi; 高梨　幸兵
Original assignee: Nippon Signal Co Ltd
Current assignee: Nippon Signal Co Ltd
Priority date: 1982-01-11
Filing date: 1982-01-11
Publication date: 1983-07-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、列車集中制御装置のような情報の授受を行な
う１′！！＠伝送装置に関する。

列車集中制御装置においては、伝送情報の信頼性と、故
障時の早期回復を目的として、通常装置を２Ｊｉ系又は
５電系に構成している。

このような多電構成の装置においては、各基をクロック
パルスにより厳密に同期運転し、多少とも各基の動作が
ずれたり、各基の出力が一致しないときは、各系間で動
作不一致が発生したことを検出（不一致検出）して機器
の故障修理を行ない、又動作結果に特に異常がなくとも
装置に異常状態が発生したことを記鋒して装置の保全に
役立っている。このように、不一致検出の有無の記帰は
、装置の保全に重要な役割をはだすため、不必要な不一
致検出が得られることは極力避けなければならない。

しかし、従来の装置は、回路素子の動作上の特性のばら
つきのため、頻度は少ないが不必要な不一致検出を避け
ることができず、不一致検出を正確に行なうことができ
なかった。

先ず、第１図を参照し″Ｃ２重構成の従来装置について
説明する。第１図は、列車集中制御装置の制御情報の伝
送装置又は駅装置の表示情報の伝送装置等に相幽する情
報伝送装置の回ｌ１８ｍ成ケボ丁。

同図においてｂｌａ、１ｂは送信同期回路、２ａ　ｓ　
２ｂは送信制御回路、３ａ、３ｂはｎ（送信情報の総ビ
ット数）ビットのシフトレの組は２］［構成のうちの１
系を構成しており、１ｂないし５ｂの組は２系をｍ成し
ている。

１１は送信すべき情報の入力回路であり、当該装置が列
車集中制御装置のうちの中実装置内の装置であれば制御
盤の進路設定てこのような各種のスイッチ又はリレー、
駅装置内の装置であれば継電連動装置内の軌道回路リレ
ーや信号機制御リレー等情報発生源の接点又はスイッチ
ＳＷ、　、　Ｓへ、Ｓ鴨・・・ＳＷｎで構成されており
、当該装置の動作と無関係にメーク又はブレークする。

各スイッチＳ嶌・・・ＳＷｎはシフトレジスタ３ａ　、
３ｂの各ビットのデータ入力端子に接続されている。１
２は１系と２系の出力の不一致を検出する不一致検出回
路、１３は１系と２系のいずれを使用系にするかを選択
する切換回路である。

送信同期回路１ａ、ｊｂは、１系と２系の動作を相互に
監視して送信開始時を１系、２糸回時にスタートさせて
両系の同期をとるための既知の回路であり、送信開始時
にスタート信号Ａ、　、　Ａ、を対応する送信制御回路
２ａｅ２ｂに出力する。

送信制御回路２ａ　ｅ　２ｋ）は、シフトレジスタ３ａ
　ｔ　３ｂを制御して情報の送信時期を制御する既知の
回路であり、送信同期回路１ａ。

１ｂからスタート信号Ａ４．＾が入力すると、シフトレ
ジスタ３　ａ　ｅ　３　ｂに先ず書込み指令信号Ｂ、　
、　８１を出力し、次いで右方向へのシフト信号Ｃ１，
ＣＩな出力するとともに転送制御信号り、　、　Ｄ、を
出力する。これらの各信号は、送信制御回Ｎ２ａ　、２
１）が送信同期回路１ａｅ１ｂからの指令に基いて動作
するとともに相互に同期して動作するため、１系と２系
とで全く同時に発生される。

シフトレジスタ３８　＃　３ｔ）は、前記書込み指令信
号Ｂ、　、　Ｂ、が入力すると、入力回路１１の情報１
Ｅ　、２Ｅ　、３Ｅ・−ｎＥを各ビットに格納し、前記
転送制御信号０１．０．と前記シフト信号Ｃ，，Ｃ，が
入力−ｆ＋たびに格納している情報を１ビツトずつ右方
に転送して前記情報を１ビツトずつ順次出力する。

アントゲ−）４ａ、４ｂは、前記転送制御信号り、、Ｄ
、により開放されてシフトレジスタ３　ａ　ｅ　３　ｂ
の出力信号Ｆ、　、　Ｆ、を増巾器５ａ、５ｂと不一致
検出回路１２に出力し、増巾！Ｓａ、５ｂは人力信号を
増巾した後切換回路１３に出力する。これにより、切換
回Ｍ１３により選択された系（１系又は２系）の増巾器
５ａ又は５ｂの出力が出力線１４に出力される。

増巾器５ａ　ｔ　５ｂは、一般的な直流増巾器の場合も
あるが、入力信号が論理値１１”であるか０”であるか
に応じて所定周波数の搬送波信号の周波数５位相、振巾
を変調する変調器、たとえば周波数変位変調器の場合も
ある。

この従来装置は、前記書込み指令信号Ｂ、。

Ｂ［が発生したことｋより情報１ＥないしｎＥをシフト
レジスタ３ａ　＃　３ｂに並列に記憶し、次いで前記転
送制御信号り、、Ｄ！とシフト信号Ｃ，、Ｃ，が発生し
たことにより前記情報をシフトレジスタ３ａ、３ｂから
直列に出力してアンドゲート４ａ　＃　ｌ）の出力Ｇ、
、Ｇ。

を不一致検出回路１２で比較するとともに、増巾器５ａ
、５ｏを介して切換囲路１３に出力する。この場合、送
信同期回路１ａ、１ｂが１系と２系の動作を相互に監視
して送信の同期合せをし【いるから、１系と２系の信号
Ｂ１とＳ、　、Ｃ１とＣＩ及びＤｌとり、の発生時が全
く同時であり、従ってアンドゲート４ａ　、４ｂの出力
が不一致になることは通常はあり得ない。

しかし、スイッチＳＷ１．ないしＳＷｎがメーク又はブ
レークする時期と当該情報伝送装置の動作、特に書込み
指令信号鴫ともの発生−期とが無関係であるから、書込
み指令信号Ｂ、　、　８．が発生したときに、スイッチ
ＳＷ、ないしＳＷｎがメーク又はブレークの状ＩＮＫ安
定し【いれば問題はないが、書込み指令信号ＢＩ。

Ｂ、の発生中にスイッチに状態変化が起ると、一方のシ
フトレジスタは状態変化の後の情報シフトレジスタを構
成している素子の動作時間がミクロ的に考察したとき全
く同じではないためであり、避けることができない、こ
の結果、シフトレジスタ３　ａ　ｔ　３　ｂの記憶内容
に不一致が生じ、前記記憶内容を出力したことＫより、
１系と２系の各回路が同期して正常に動作しているにも
かかわらず不一致検出回路１２から不一致信号Ｈが生じ
てしまい、不必要な不一致を検出してしまう。

上述の不必要な不一致検出の過程を第２図を参照して説
明する。

第２図は、スイッチＳＷ、が書込み指令信号Ｓ、　、　
Ｓｔの発生中にブレーク状態からメーク状態に変化して
安定したのに対し、他のスイッチＳへないしＳＷｎが書
込み指令信号８．、Ｂ。

の発生時以外のときに状態変化を生じて安定して前記書
込み指令信号の発生中はスイッチＳ’ｌＡ／、がブレー
ク状態、スイッチＳＷ、、ＳＷｎがメーク状態で安定し
ており、前記書込み指令信号により、１系のシフトレジ
スタ３ａが状態変化後の情報を記憶し、２系のシフトレ
ジスタ３ｂが状態変化前の情報を記憶した場合を示す。

なお、情報１さないしｎＥは、対応するスイッチがメー
ク状態のときは１１”、ブレーク状態のときは′０″と
して各々示している。

このように、書込み指令信号Ｂ、　、　Ｂ、の発生中に
スイッチＳ鴨に状態変化が生じてシフトレジスタ３　ａ
　Ｉ　３　ｂの記憶内容に不一致が生じると、第１ビツ
トの情報が出方されたことくより、不一致検出回路１２
から鍮埋値１″の不一致信号Ｈが出力される。第２ビツ
トないし第ｎビットの情報は両系について同じであるか
ら信号Ｈは論理値”０″である。

シフトレジスタ３８　＃　３ｂの他のビットの情報が不
一致のときも、そのビットの情報が出力されたときに不
一致検出回路１２の出力が論理値＠１＃になる。

このように、書込み指令信号の発生中に入力回路１１の
スイッチに状態変化が生じたことくより記憶内容に不一
致が生じたときの不一致検出は、装置が正常に動作して
いるのであるから、装置の誤動作等による不一致検出と
は異なり、検出した旨を記録すべきものではない。

本発明は、上述の不必要な不一致検出をすることのない
情報伝送装置を提供するととを目的とする。

上記目的は、本発明によれば、書込み指令信号が発生し
て各シフトレジスタに人力情報を格納したときに１両シ
フトレジスタの情報を相互に比較して両者が相違してい
れば書込み指令を再度出力するように構成することによ
り達成される。

以下、第３図ないし第５図に示す実残例に基いて本発明
の詳細な説明する。

第５図は、第１図の従来装置と同様に２重構成にした　
情報伝送装置の一実施例を示し、同図において第１図と
同一の符号は同じ機能を有する回路及び信号を示す、こ
の装置は、各基にｎビットの比較回路６　ａ　ｔ　６　
ｂと書込み制御回路７ａ　＃　７ｔ）とを設け、シフト
レジスタ３ａ＃３ｂの第１ビツトの情報１ＪＩ。

１ｊ、をアンドゲート４ａ、４ｂへの出力情報Ｆ、　、
　Ｆ、とし、書込み指令信号８．．８．を書込制御回路
ｙａ　ｓ　７ｂに与え、書込制御回路７８　ｌ　７１）
から自系のシフトレジスタ３ａ。

号８．　、　Ｂ、と同種の信号である。

比較回路ｓａ　＊　６ｔｐは、一方の入力端子の各ビッ
トに自系のシフトレジスタ３ａ　ｔ　３ｂの各ビットの
情報１ｊ、ないしｎＪ、　＃ＩＪ、ないしｎＪ、が並列
に入力し、他方の入力端子の各ビットに他系のシフトレ
ジスタ３ｂ、３ａの各ビットの情＠１ｊ、ないしｎＪ、
　ｔ　　ＩＪｔないしｎＪ、が並列に入力しており、両
シフトレジスタ３ａ　、３ｂの情報が全ビット一致した
とき一致信号に、　、　Ｋ、を自系の書込み制御回路７
ａ。

７ｂに出力する。

薔込み制御回路７　ａ　ｔ　７　ｂは、比較回路５ａ、
５ｂＫおけるデータの比較とシフトレジスタ３ａ　＃　
３ｔ）へのデータの誉込みを制御する回路であり、送信
制御回路２ａ　ｔ　２ｆｉから書込み指令信号Ｂ、　、
　Ｂ、が入力すると動作して、先ずシフトレジスタ３ａ
　、３ｂに書込み指令Ｂ、　、　Ｂ、を出力し、次いで
比較回路６ａ　＊　６ｂの出力を取込んで、その信号が
一致信号であれば書込み完了信号り、　、　Ｌ、を送信
制御回路２ａ　＃　２ｔ）に出力し、不一致信号であれ
ば再び書込み指令Ｂｌ、　Ｂ、を出力し、一致信号が入
力したことＫより書込み完了信号り、　、　Ｌ、を出力
する動作を行なう、また、各書込み制御回路７ａ、７ｂ
は、書込み指令Ｂ、　、　Ｂ、を出力した回数を計数し
、前記書込み指令を所定回数出力したにもかかわらず、
一致信号が入力しないと、装置が異常であることを意味
する故障信号に９Ｍ！を出力する。

次に、第３図の情報伝送装置の動作を説明する。

先ず、スタート信号ＡＩ＝ＡＩが発生されて、書込み制
御回路７ａ　、７ｂＫ書込み指令信号鴫、ａが入力する
と、書込み制御回Ｍ７ａｔトレジスタ３ａ　ｅ　３ｂは
入力回路１１の各スイッチの情報１ＥないしｎＥを記憶
する。これにより、シフトレジスタ３ａ　＄　３１）の
各ビットの情報ｎＪ、　ｔ　　ＩＪｔないしｎＪ、が比
較回路５ａ　、５ｂに出力される。

シフトレジスタ３ａ　、３ｂの内容が不一致であると、
比較回路６　ａ　ｔ　６　ｂから一致信号に１．に、が
出力されないから、書込み制御回路７ａ　、７ｂは、書
込み指令を出力したにもかかわらず、所定時間以内に一
致信号が入力しないと、再び書込み指令を出力する。

各回路の動作そのものが正常であれば、書込み指令の発
生の都度連続して各発生期間中に入力回路１１のスイッ
チに状幡変化が生じることは殆んどないから、前記書込
み指令を２〜５回出力することにより両系のシフトレジ
スタ３ａ　Ｉ　３ｔ）の内容は一致する。

このよ５に、両シフトレジスタ３ａ　　ｌ　３　ｂの内
容が一致すると、比較回路６８　ｅ　６０が一致信号に
１．　Ｋ、を出力するから、書込み制御回路７ａ　Ｉ　
７ｂは前記書込み指令を出力してから所定時間以内に前
記一致信号が入力したことにより、書込み完了信号り、
　、　Ｌ、を出力する。これにより、送信制御回路２ａ
。

２ｂは転送制御信号り、　、　Ｄ、とシフト信号Ｃｓ　
＝　Ｃｍを出力し、結果としてシフトレジスタ３　ａ　
ｔ　３　ｂの各ビットの情報が前記シフト信号と同期し
て右方にシフトされて第１ビツトからアントゲ−）４ａ
、４ｅｌ及び増巾器５ａ＊５ｂを介して切換回路１３に
出方される。この場合は、両シフトレジスタ３ａ。

３０の内容が一致していたのであるから、不一致検出回
路１２からは不一致信号は出力されない。

しかし、一方のシフトレジスタのいずれかの素子が故障
して情報１ＥないしｎＥを正常Ｋ　Ｍｅ憶することがで
きないと、書込み指令を何回出力しても両シフトレジス
タの内容が一致しない。この場合、書込み指令を無限回
数発生させると、本来の動作を停止してしまう。

そこで、書込み制御回路７ａ　ｅ　ｒｂは、書込み指令
を所定回数出力したにもかかわらず、その都度一致信号
にに、に、が入力しないと、装置の故障と判定して故障
信号に９Ｍ！を出力ｊる。

この場合、転送制御信号り、　、　Ｄ、とシフト信号Ｃ
，、ｃ、を発生させるか否かの問題があるが、切換回路
１３により選択された使用系が故障していない系であれ
ば正常に送信できるから、前述した両信号を発生させる
ようＫすればよい。なお、この場合、不一致検出回路１
２から不一致信号Ｈが出力される。

次に、前述した書込み制御回１ｉ８ｒａ、ｒｂの具体例
を第４図を参照して説明する。第４図の書込み制御回路
は回路７ａの例であるが、回路７．ｂの場合も同様に構
成することができる。

同図において、２１は前述の送信制御回路２ａから入力
する書込み指令信号Ｂ、を一時記ｆｆ１ｆるフリップフ
ロップ、２２は一定局波数の同期信号Ｎを７リツプフロ
ツプ２１のセット出力Ｑによりゲートするゲート回路、
２３は前述のシフトレジスタ３ａへの書込み指令ＢＩの
発生回数を計数するカウンタ、２４は前記カウンタ２３
の初期状態（書込み指令の発生前の状Ｍ）７）計数出力
■。４Ｉ：Ｔ、にするインバータ、２５，２６．２７は
５入力のアンドゲート、２８は３入力のオアゲート、２
９は前記一致信号に、を不一致信号に、にするインバー
タである。またｓ　’Ｉは書込み指令Ｂ１を５回発生し
たときのカウンタ２３の計数値を示す計数出力、ＣＰは
ｉ５図（Ｉ）■において符号ＣＰで示す一定周波数のク
ロック信号である。前記同期信号Ｎは、第５図（Ｉ）　
（［Ｄ　において符号Ｎで示すように、゛クロック信号
ＣＰより長い周期のパルス状の信号である。

アンドゲート２５には信号Ｑ　＝　Ｔｏ及びに、が入力
し、アンドゲート２６には信号Ｑ　＝　Ｔｓ及びに１が
入力し、アンドゲート２７には信号Ｑ。

■、及びにＫが入力する。また、オアゲート２８にはア
ンドゲート２５．２６．２７の各出力が人力し、その出
力はフリップフロップ２１のりセット入力端子に出力さ
れるとともに書込み完了信号Ｌｉとして出力される。

アンドゲート２２の出力信号は誉込み指令Ｂ、としても
出力され、アンドゲート２７の出力信号は故障信号Ｍ、
としても・出力される。７リツプフロツプ２１のリセッ
ト出力Ｑはクリヤ信号としてカウンタ２３に出力される
。

こ′の書込み制御回路は、書込み指令信号Ｂ。

が入力すると、フリップフロップ２１がセットされて、
そのセット出力Ｑによりアントゲ。

−ト２２が開放されて同期信号ＮをゲートすることＫよ
り、１回目の書込み指令８１な発生する。この書込み指
令８ｍは、前述したようにシフトレジスタ３８に供給さ
れるのみならず、カウンタ２３に供給され、その結果カ
ウンタ２３は１歩歩進して計数値が０から１になる。

１回目の督込み指令Ｂ１を出力したくもかかわらず、一
致信号に、が入力しないと、このときはアントゲ−）２
５，２６．２７の出力が′″０″のままであるから、２
回目の同期信号Ｎがアンドゲート２２から出力されて、
カウンタ２３の計数値が２になるとともに、２回目の書
込み指令Ｂ、が出力される。そして、２回目の書込み指
令Ｂ、を出力したにもかかわらず、また一致信号に１が
入力しないと、同様にして３回目−−込み指令ｄ、を出
力する。

３回目の書込み指令Ｂ、を出力したことＫより両系のシ
フトレジスタ３ａ　ｅ　３ｔ）の内容が一致すると一致
信号に、が入力する。このとき、カウンタ２３の計数ｆ
［は０ではなくＳであるからインバータ２４の出力■。

が１１”であり、かつ信ＪＩｄＩ９４１″１”であり、
従ってアンドゲート２５出力が′１″になり、オアゲー
ト２Ｂの出力も′１″′になって、フリップフロップ２
１がリセットされ、カウンタ２３がクリヤされ、アンド
ケート２５の出力が１０″になって動作を終了する。こ
の結果書込み完了信号り、は、アンドゲート２５の出力
が１１″の間だけ出力されて転送制＃信号Ｏ１とシフト
信号Ｃ８が発生される。この場合、アントゲ−）２６．
２７の出力は、カウンタ２３の出力Ｔ、が０”であるか
ら、１″ＯＩ′のままである。

第５図（Ｉ）は、上述したように、普袷み指令を５回出
力したことにより一致信号が入力したときのタイムチャ
ートを示す。なお、同図中、一致信号に１を破線で示す
期間、すなわちカウンタ２３の計数値が０の間は前のサ
イクルにおける書込み指令信号Ｂ、が入力した後の状態
であるので、一致信号に、の発生状暢が定まっていない
ことを示す。

書込み指令８．を５回尭生じたことにより、−敏信号に
８が入力すると、アンドゲート２６の出力が＠１”にな
って、アンドゲート２５の出力が１１１になった場合と
同様にしてアンドゲート２６の出力が１１″の間だけ書
込み完了信号り、が出力される。

書込み指令Ｂｌを５回出力したにもかかわらず、一致信
号が入力しないと、カウンタ２３の出力■、が６１”に
なり、このとき信号に１とＱが１１”であするからアン
ドゲート２７の出力が′ｍ１”になって、フリップフロ
ップ２１をリセットし、カウンタ２３をクリヤし、アン
トゲ−）２７の出力が’Ｏ”Ｋなって動作を終了する。

従って、この場合は、アンドゲート２１の出力が１１″
の間故障信号Ｍ、が出力されるとともに仮りの畳込み完
了信号り、が出力されて転送料−偏号り、とシフト信号
Ｃ８が発生される。

！Ｉ５図印は、上述のように書込み指令ＢＳを５回出力
したにもかかわらず一致信号に、が入力しなかったとき
のタイムチャートを示す。

以上のように本発明は、自系の記憶回路内の情報と他系
の記憶回路内の情報が一致していることな検出する比較
回路と書込み制御回路とを系毎に設げて自系の記憶回路
に４Ｆ込んだ情報と他系の記憶回路に書込んだ情報が一
致していないときに自系の記憶回路に書込み指令を繰返
し出力するようにしたから、不必要な不一致検出をする
おそれがない、また、書込み指令を複数回出力したにも
かかわらず、一致しないときは故障情報を出力するよう
にしているから、当該装置の本来の機能を停止すること
がない。

【図面の簡単な説明】

＠１図は従来装置の一例を示す電気回路のブロック図、
纂２図は従来装置の動作説明図、８ｇ５図は本発明の一
実施例を示す電気回路のブロック図、第４図は書込み制
御回路の一例な示すブロック図、第５図（Ｉ）　Ｑｌ）
は書込み制御回路の動作説明図である。２ａ　、　ｚｂ　：送信制御回路、３８　ｔ　３　ｂ　
＊シフトレジスタ、６ａ＊６ｂ：比較回路、７　ａ　ｅ
　７　Ｉ）：書込み制御回路、１１：入力口み指令、Ｋ
ｌ　ｅ　Ｋ、　ニ一致信号、Ｍ３．に：故障信号。時許出願人　日本信号株式会社

Claims

【特許請求の範囲】

ｆｌ＋　　情報の送信を制御する送信制御回路と、送信
すべき情報を送信時に並列に書込んで一時記憶するとと
もＫＭ記送信制御回路により制御されて１ビツトずつ順
次出力する記憶回路とを系毎に設けて、各基から出力さ
れる情報の不一致を不一致検出回路で検出するようにし
た多重構成の情報伝送装置において、自系と他系の前記
記憶回路の情報が全ビット一致していることな検出して
一致信号を出力する比較回路と、送信開始時に自、系の
前記記憶回路に送信すべき′情報の書込み指令を出力す
る書込み制御回路とを系毎に備えてなり、前記書込み制
御回路は、前記書込み指令を出力した回数をｉｔ′ｉ叙
する手段を備え、かつ書込み指令を出力したにもかかわ
らず、繭記−紋信号が人力しないときは前記番込み指令
をさらに出力し、前記書込み指令を複数回出力したにも
かかわらず前記一致１６号が入力しなかったとき圧故障
信号を出力する手段である情報伝送装置。