WO2007148448A1

WO2007148448A1 - 半導体装置及びその製造方法

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Publication number: WO2007148448A1
Application number: PCT/JP2007/051470
Authority: WO
Inventors: Kenshi Tada
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-06-20
Filing date: 2007-01-30
Publication date: 2007-12-27
Anticipated expiration: 2008-12-20

Abstract

　支持基板と、支持基板に貼り付けられた第１デバイス部と、支持基板に形成された第２デバイス部とを備え、第１デバイス部は、絶縁層と、絶縁層に積層されて低濃度活性領域及び高濃度活性領域を含む半導体層とにより構成されたＳＯＩ構造を有すると共に、低濃度活性領域に対向する第１導電体層と、高濃度活性領域の少なくとも一部に対向する第２導電体層とがそれぞれ形成され、第２デバイス部は第２導電体層に電気的に接続されている。

Description

半導体装置及びその製造方法

技術分野

[0001] 本発明は、半導体装置及びその製造方法に関するものである。

背景技術

[0002] 近年、ガラス基板や石英基板を含む Siウェハよりも大きい任意の基板上に、非晶質シリコン (非晶質 Si： a- Si)や多結晶 Si (p— Si)を含む薄膜トランジスタ (TFT： Thin Film Transistor )を形成し、液晶表示パネルや有機 ELパネル等の駆動を行う、いわゆるアクティブマトリクス駆動装置が知られている。また、周辺ドライバ、あるいはさらに高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、及びタイミングコントローラ等のシステムを基板上に集積ィ匕するために、より高性能な Siデバイスを形成することが研究されて、る。

[0003] このうち、特に、移動度が高く高速で動作する多結晶 Siを用いて、周辺ドライバを集積ィ匕することが注目されている。し力しながら、多結晶 Siには、結晶性の不完全性に起因するバンドギャップ内の局在準位や、結晶粒界付近における欠陥や局在準位が存在するため、移動度の低下や S係数 (サブスレショルド係数)の増大等の問題がある。

[0004] 力！]えて、加工精度が Siウェハへのプロセスよりも劣るガラス基板等の基板上に薄膜トランジスタを形成する場合には、前記の比較的低い加工精度によって形成されるデバイスの微細化が制限され、さらに高度なデバイス部を必要とするメモリ、マイクロプロセッサ、イメージプロセッサ、及びタイミングコントローラ等のガラス基板上へのシステムの集積ィ匕が困難であるという問題がある。

[0005] これに対し、例えば特許文献 1では、 SOI (Silicon On Insulator)基板上に形成した単結晶 Si薄膜トランジスタを含むデバイス部を、ガラス基板等に転写する技術が開示されている。すなわち、前記特許文献 1では、 SOIのアクティブ層を用いた単結晶 Si 薄膜トランジスタを含むデバイス部と、水素イオンの分布のピーク位置が絶縁層である SOI— BOX層（埋め込み酸ィ匕膜層：以下、 BOX層と略称する。）内となるように調節した水素イオン注入層とを SOI基板に形成し、その SOI基板を接着層を介してデバイス部のアクティブ層がガラス基板側に配置されるようにガラス基板等に接合させている。

[0006] そして、熱処理を施すことによって水素イオン注入層に沿って SOI基板の一部を分離させ、ガラス基板と反対側の SOI基板の不要部分を除去する。その後、アクティブ層の単結晶 Si薄膜トランジスタ上に残った BOX層をエッチング除去し、転写プロセスを完成させている。この手法により、ガラス基板上への高度なデバイス部の集積を可能にしている。

[0007] さらに、上記特許文献 1では、 SOI基板上に単結晶 Si薄膜トランジスタを含むデバイス部を形成して転写し、水素イオン注入層に沿って分離した後に BOX層をエッチング除去しており、 Si基板上に単結晶 Siトランジスタを含むデバイス部を形成した後に転写して不要部分を除去する場合に比べて、アクティブ層の膜厚制御が正確にできるという利点がある。

特許文献 1：特開 2004— 288780号公報

発明の開示

発明が解決しょうとする課題

[0008] し力しながら、上記特許文献 1の手法では、支持基板に転写された SOI基板の BO X層をエッチング除去することにより、アクティブ層である Si層が表出する。そこで、支持基板に形成した薄膜トランジスタの裏面側（つまり、上記 BOX層等が除去された側 )を保護するために、新たに絶縁層（パッシベーシヨン層）を形成する必要がある。ところが、薄膜トランジスタの裏面の活性領域と新たな絶縁層と界面には、構造欠陥が形成されることが避けられず、局在準位が増大してしまうという問題があり、さらに、上記界面へのパーティクル等の影響によって歩留まりを低下させてしまうという問題もある

[0009] 本発明は、斯カる諸点に鑑みてなされたものであり、その主たる目的とするところは、転写プロセスにおいて、絶縁層と半導体層との界面における局在準位の発生を抑制し、パーティクル等の影響を低減することにある。

課題を解決するための手段 [0010] 上記の目的を達成するために、この発明では、支持基板に対し、 SOI構造を有する第 1デバイス部を貼り付けると共に第 2デバイス部を形成し、これらを電気的に接続するよつにした。

[0011] 具体的に、本発明に係る半導体装置は、支持基板と、前記支持基板に貼り付けられた第 1デバイス部と、前記支持基板に形成された第 2デバイス部とを備えた半導体装置であって、前記第 1デバイス部は、絶縁層と、該絶縁層に積層されて低濃度活性領域及び高濃度活性領域を含む半導体層とにより構成された SOI構造を有すると共に、前記低濃度活性領域に対向する第 1導電体層と、前記高濃度活性領域の少なくとも一部に対向する第 2導電体層とがそれぞれ形成され、前記第 2デバイス部は、前記第 1デバイス部の前記第 2導電体層に電気的に接続されている。

[0012] 前記第 1デバイス部及び前記第 2デバイス部は、それぞれ複数形成されて!/、てもよい。

[0013] 前記第 1導電体層及び前記第 2導電体層は、前記半導体層と前記支持基板との間に配置されて、ることが好まし、。

[0014] 前記第 1デバイス部は、前記半導体層が単結晶 Siである薄膜トランジスタを有して、ることが好まし!/、。

[0015] 前記第 2デバイス部は、多結晶 Si又はアモルファス S なる半導体層を含む薄膜トランジスタを有して、てもよ、。

[0016] 前記支持基板は、ガラス基板、石英基板及びプラスチック基板の何れカゝ 1つにより構成されてヽることが好まヽ。

[0017] 表示装置のアクティブマトリクス基板を構成して、てもよ!/、。

[0018] また、本発明に係る半導体装置の製造方法は、絶縁層と、該絶縁層を挟むように配置された半導体層及び基板層とにより構成された SOI基板に対し、前記半導体層を含むデバイスを形成するデバイス形成工程と、支持基板に第 2デバイス部を形成する第 2デバイス部形成工程と、前記第 2デバイス部が形成された前記支持基板に、前記デバイスが形成された前記 SOI基板を貼り付ける貼付工程と、前記支持基板に貼り付けられた前記 SOI基板力も前記基板層の少なくとも一部を除去すると共に、前記絶縁層を前記支持基板側に残すことにより、前記絶縁層及び前記デバイスを含む第 1デバイス部を形成する第 1デバイス部形成工程と、前記第 1デバイス部と前記第 2デバイス部との間を導通させる導通工程とを含む。

[0019] 前記デバイス形成工程では、前記半導体層に低濃度活性領域及び高濃度活性領域を形成すると共に、前記低濃度活性領域に対向する第 1導電体層と、前記高濃度活性領域の少なくとも一部に対向する第 2導電体層とを前記 SOI基板に形成し、前記導通工程では、前記第 2デバイス部を、前記第 1デバイス部の前記第 2導電体層に電気的に接続することが好ま U、。

[0020] 前記第 1デバイス部及び前記第 2デバイス部を、それぞれ複数形成してもょヽ。

[0021] 前記第 1導電体層及び前記第 2導電体層を、前記半導体層と前記支持基板との間に配置させることが好まし、。

[0022] 前記第 1デバイス部は、前記半導体層が単結晶 Siである薄膜トランジスタを有して、ることが好まし!/、。

[0023] 前記第 2デバイス部は、多結晶 Si又はアモルファス S なる半導体層を含む薄膜トランジスタを有して、てもよ、。

[0024] 前記支持基板は、ガラス基板、石英基板及びプラスチック基板の何れカゝ 1つにより構成されてヽることが好まヽ。

[0025] 前記半導体装置は、表示装置のアクティブマトリクス基板を構成して、てもよ、。

[0026] 一作用

次に、本発明の作用について説明する。

[0027] 本発明に係る半導体装置は、第 1デバイス部が、絶縁層に半導体層が積層された SOI構造をそのまま有しており、支持基板に貼り付けられている。

[0028] 支持基板への貼り付け前は、 SOI構造の半導体層に対して高温プロセスを行うことが可能であるが、支持基板の貼り付け後には、その支持基板の耐熱温度に制限されて高温プロセスを行うことができない場合がある。その結果、第 1デバイス部に高詳細なパターン形成や不純物元素のイオン注入等を行うことが困難になる。本発明に係る半導体装置では、 SOI構造に高詳細なパターンや活性領域等を含むデバイスを形成した後に、当該 SOI基板を支持基板へ貼り付けるようにすれば、支持基板として比較的耐熱性が低ヽガラス基板、石英基板及びプラスチック基板等を適用することが可能となる。

[0029] さらに、本発明に係る半導体装置は、活性領域と積層状態にある絶縁層が当初から SOI構造を構成して、る絶縁層そのものであって新たに形成したものではな、ため、活性領域が例えば単結晶 Siにより形成されていても、その絶縁層と活性領域との界面には構造欠陥が形成されず、局在準位の発生が抑制される。さらに、絶縁層と活性領域との界面へのパーティクル等の影響による歩留まりを低下が抑制される。

[0030] また、第 1導電体層が半導体層の低濃度活性領域に対向して配置されているので、外部から低濃度活性領域へ向かう電界は、第 1導電体層によって遮蔽される。一方、第 2導電体層が半導体層の高濃度活性領域の少なくとも一部に対向して配置されているので、外部力高濃度活性領域へ向力う電界は、第 2導電体層によって遮蔽される。

[0031] 力！]えて、高濃度活性領域に対向する第 2導電体層を設けるようにしたので、その第 2導電体層を介して、第 1デバイス部を第 2デバイス部に電気的に接続することが可會になる。

[0032] 第 1デバイス部及び第 2デバイス部がそれぞれ複数形成されてヽる場合には、各第 2デバイス部が、各第 1デバイス部の第 2導電体層にそれぞれ電気的に接続されることが好ましい。

[0033] 本発明に係る半導体装置を製造する場合には、まず、デバイス形成工程を行ヽ、絶縁層と、この絶縁層を挟むように配置された半導体層及び基板層とにより構成された SOI基板に対し、半導体層を含むデバイスを形成する。したがって、支持基板の材質に拘わらず、高温プロセスによってデバイスを形成することが可能となる。

[0034] さらに、このデバイス形成工程では、半導体層に低濃度活性領域及び高濃度活性領域を形成すると共に、低濃度活性領域に対向する第 1導電体層と、高濃度活性領域の少なくとも一部に対向する第 2導電体層とを SOI基板に形成する。また、第 2デバイス部形成工程を行、、支持基板に第 2デバイス部を形成する。

[0035] 続、て、貼付工程では、第 2デバイス部が形成された支持基板に、デバイスが形成された SOI基板を貼り付ける。次に、第 1デバイス部形成工程では、支持基板に貼り付けられた SOI基板カゝら基板層の少なくとも一部を除去すると共に、絶縁層を支持基板側に残す。そのことにより、絶縁層及びデバイスを含む第 1デバイス部を形成する。

[0036] その後、導通工程では、第 1デバイス部と前記第 2デバイス部との間を導通させる。

特に、第 2デバイス部を、第 1デバイス部の第 2導電体層に電気的に接続する。そうして、半導体装置を製造し、この半導体装置は、例えば、液晶表示装置等のアクティブマトリクス基板を構成する。

発明の効果

[0037] 本発明によれば、支持基板に対し、 SOI構造を有する第 1デバイス部を貼り付けると共に第 2デバイス部を形成し、これらを電気的に接続するようにしたので、第 1デバイス部の絶縁層と半導体層との界面における局在準位の発生を抑制することができ、パーティクル等の影響を低減することができる。また、外部から低濃度活性領域へ向力う電界を、第 1導電体層によって遮蔽することができる。さらに、外部から高濃度活性領域へ向かう電界を、第 2導電体層によって遮蔽することができる。カロえて、その第 2導電体層を介して、第 1デバイス部と第 2デバイス部とを電気的に接続することができる。

図面の簡単な説明

[0038] [図 1]図 1は、実施形態 1の半導体装置の一部を示す断面図である。

[図 2]図 2は、 SOI基板を示す断面図である。

[図 3]図 3は、 SOI基板に形成された半導体層を示す断面図である。

[図 4]図 4は、 SOI基板に形成されたゲート配線層及び活性領域を示す断面図である

[図 5]図 5は、剥離層及び第 1平坦ィ匕膜が形成された SOI基板を示す断面図である。

[図 6]図 6は、メタル配線層が形成された SOI基板を示す断面図である。

[図 7]図 7は、第 2平坦ィ匕膜が形成された SOI基板を示す断面図である。

[図 8]図 8は、シリコン層が形成された支持基板を示す断面図である。

[図 9]図 9は、パターン形成されたシリコン層を示す断面図である。

[図 10]図 10は、ゲート電極及び活性領域が形成された支持基板を示す断面図である。

[図 11]図 11は、ゲート絶縁膜及び保護膜が一部除去された支持基板を示す断面図である。

圆 12]図 12は、 TFTを含む SOI基板が貼り付けられた支持基板を示す断面図である。

[図 13]図 13は、基板層が分離除去された SOI基板を示す断面図である。

[図 14]図 14は、電気的に接続された第 1デバイス部及び第 2デバイス部を示す断面図である。

[図 15]図 15は、その他の実施形態の半導体装置の一部を示す断面図である。符号の説明

S 半導体装置

K SOI基板

1 支持基板

2 平坦化絶縁膜

2a 第 1平坦化膜

2b 第 2平坦化膜

3, 11 低濃度活性領域

4, 12 高濃度活性領域

5 半導体層

6 BOX層（絶縁層）

7 ゲート絶縁膜

8 ゲート配線層 (第 1導電体層)

9 メタル配線層（第 2導電体層)

10 保護層

13 ゲート絶縁膜

14 ゲート電極

15 メタル配線層

16 層間絶縁膜 19 第 1導電型不純物イオン

20 第 2導電型不純物イオン

21 剥離用元素イオン

22 剥離層

23 シリコン層

24, 25 TFT

27 半導体層

31 第 1デバイス部

32 第 2デバイス部

33 SOI構造

35, 36, 37 コンタク卜ホール

発明を実施するための最良の形態

[0040] 以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

[0041] 《発明の実施形態 1》

図 1〜図 14は、本発明の実施形態 1を示している。図 1は半導体装置 Sの一部を示す断面図である。本実施形態 1では、一例として、後述する転写された単結晶 Si薄膜トランジスタ 24と、多結晶 Si薄膜トランジスタ 25とが同一型の場合について説明する

[0042] 半導体装置 Sは、例えば液晶表示装置や有機 EL表示装置等の表示装置におけるアクティブマトリクス基板を構成している。すなわち、図示は省略するが、表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板に対向して配置された対向基板と、これらの基板の間に設けられた液晶層や発光層等の表示媒体層とを有している。アクティブマトリクス基板には、図示を省略するが、表示に寄与する表示領域と、その外側の非表示領域とが設けられている。表示領域には、複数の画素がマトリクス状に配置されている。そして、画素毎に表示媒体層をマトリクス駆動することにより、所望の表示を行うようになって!/、る。

[0043] アクティブマトリクス基板である半導体装置 Sは、図 1に示すように、例えばガラス基板等の透明基板によって構成され、比較的広い面積を有する支持基板 1と、支持基板 1に貼り付けられた複数の第 1デバイス部 31と、支持基板 1に形成された複数の第 2デバイス部 32とを備えている。すなわち、後述するように、第 1デバイス部 31は SOI (Silicon On Insulator)基板に形成された後に支持基板 1に貼り付けられて転写されたものである。一方、第 2デバイス部 32は支持基板 1に直接に作り込まれたものである。

[0044] 尚、図 1では説明のため、第 1デバイス部 31及び第 2デバイス部 32を 1つずつ図示している。また、支持基板 1は、ガラス基板以外に、石英基板又はプラスチック基板により構成してちょい。

[0045] 第 2デバイス部 32は、例えば上記表示領域の各画素毎にそれぞれ設けられ、各画素をスイッチング駆動する薄膜トランジスタ (以降、 TFTと略称する） 25を有して、る。一方、第 1デバイス部 31は、例えば上記非表示領域に配置され、上記第 2デバイス部 32の TFT25を駆動制御するための TFT24を有している。すなわち、第 1デバイス部 31は各画素の駆動回路を構成し、各第 2デバイス部 32に電気的に接続されている。

[0046] 第 1デバイス部 31は、絶縁層である BOX層（埋め込み酸化膜層） 6と、この BOX層 6に積層され半導体層（アクティブ層） 5とにより構成された SOI構造 33を有している。

[0047] BOX層 6は SOI基板に形成されていた埋め込み酸ィ匕膜層である。図 1に示すように、半導体層 5は、単結晶 Siにより構成され、チャネル領域である低濃度活性領域 3 と、ソース領域又はドレイン領域である高濃度活性領域 4とが含まれている。低濃度活性領域 3は、 2つの高濃度活性領域 4 (ソース領域及びドレイン領域）によって挟まれるように配置されている。つまり、第 1デバイス部 31の TFT24は、単結晶 Si薄膜トランジスタになっている。

[0048] さらに、第 1デバイス部 31は、半導体層 5を覆うゲート絶縁膜 7と、ゲート絶縁膜 7を覆うように BOX層 6及び支持基板 1の間に設けられた平坦ィヒ絶縁膜 2と、平坦化絶縁膜 2の内部に形成された第 1導電体層であるゲート配線層 8と、同じく平坦ィ匕絶縁膜 2 の内部に形成された第 2導電体層であるメタル配線層 9とを有している。すなわち、ゲート配線層 8及びメタル配線層 9は、半導体層 5と支持基板 1との間に配置されて、る [0049] ゲート配線層 8は、ゲート絶縁膜 7を介して低濃度活性領域 3に対向するように配置されている。ゲート配線層 8の幅は、低濃度活性領域 3の幅と略同じになっている。一方、メタル配線層 9は、ゲート絶縁膜 7及び平坦ィ匕絶縁膜 2を介して各高濃度活性領域 4の少なくとも一部に対向するようにそれぞれ配置されている。メタル配線層 9は、当該メタル配線層 9に対向している高濃度活性領域 4に対し、平坦ィ匕絶縁膜 2及びゲート絶縁膜 7に形成されたコンタクトホール 35を介して電気的に接続されている。

[0050] また、平坦ィ匕絶縁膜 2における BOX層 6と反対側の表面は平坦化されており、その表面におヽて、第 1デバイス部 31は支持基板 1に転写して貼り付けられて！/ヽる。

[0051] 一方、第 2デバイス部 32は、支持基板 1の表面に積層された保護層 10と、保護層 1 0に積層された半導体層 27と、ゲート絶縁膜 13と、ゲート電極 14とを備えている。

[0052] 第 2デバイス部 32の半導体層 27は、多結晶 Si又はアモルファス Siにより構成され、チャネル領域である低濃度活性領域 11と、ソース領域又はドレイン領域である高濃度活性領域 12とが含まれている。低濃度活性領域 11は、 2つの高濃度活性領域 12 (ソース領域及びドレイン領域）によって挟まれるように配置されている。つまり、第 2 デバイス部 32の TFT24は、多結晶 Si又はアモルファス Si薄膜トランジスタになっている。

[0053] 半導体層 27は上記ゲート絶縁膜 13によって覆われている。ゲート電極 14は、ゲート絶縁膜 13を介して低濃度活性領域 11に対向するように配置されて、る。ゲート電極 14の幅は、低濃度活性領域 11の幅と略同じになっている。図 1に示すように、第 2 デバイス部 32のゲート電極 14は、半導体層 27に対して支持基板 1と反対側に配置されている。これとは逆に、第 1デバイス部 31のゲート配線層 8は、半導体層 5に対して支持基板 1と同じ側に配置されている。

[0054] 支持基板 1には、第 1デバイス部 31及び第 2デバイス部 32を覆うように層間絶縁膜 16が形成されている。第 1デバイス部 31は第 2デバイス部 32よりも厚みが大きいため、層間絶縁膜 16の表面には段差が形成されている。層間絶縁膜 16の表面には、メタル配線層 15が所定のパターンに形成され、このメタル配線層 15によって、上記第 1デバイス部 31と第 2デバイス部 32とが電気的に接続されている。 [0055] すなわち、第 2デバイス部 32における各高濃度活性領域 12の上方には、ゲート絶縁膜 13及び層間絶縁膜 16を上下に貫通するコンタクトホール 36がそれぞれ形成されている。一方、第 1デバイス部 31における各メタル配線層 9の上方には、平坦化絶縁膜 2、 BOX層 6及び層間絶縁膜 16を上下に貫通するコンタクトホール 37がそれぞれ形成されている。

[0056] コンタクトホール 36及びコンタクトホール 37の内部には、メタル配線層 15と同じ材質のメタル材料がそれぞれ充填され、そのことにより、メタル配線層 15は、第 1デバイス部 31のメタル配線層 9と、第 2デバイス部 32の高濃度活性領域 12とに導通している。つまり、第 2デバイス部 32は、第 1デバイス部 31のメタル配線層 9に電気的に接続されている。

[0057] また、層間絶縁膜 16には、保護膜 17がメタル配線層 15を覆うように積層されている。こうして、半導体装置 Sは、第 1デバイス部 31から第 2デバイス部 32へ制御信号を供給して、その第 2デバイス部 32を駆動制御するようになって、る。

[0058] 製造方法

次に、上記半導体装置 Sの製造方法について説明する。図 2〜図 14は本実施形態における各製造工程を示す断面図である。

[0059] 本実施形態の製造方法には、デバイス形成工程、第 2デバイス部形成工程、貼付工程、第 1デバイス部形成工程、及び導通工程が含まれる。

[0060] デバイス形成工程では、図 2に示すように、埋め込み酸ィ匕膜である BOX層 6と、 BO X層 6を挟むように配置された単結晶 Si層である半導体層 5及び基板層 18とにより構成された SOI基板 Kに対し、半導体層 5を含むデバイスである上記 TFT24を形成する。

[0061] デバイス形成工程では、まず、図 3に示すように、半導体層 5の所定領域の周りからその半導体層 5を除去することにより、前記所定領域を TFT24のアクティブ層となる半導体層 5として形成する。すなわち、半導体層 5は当初カゝら薄膜状に形成されており、前記所定領域の周りにおいて、半導体層 5を BOX層 6の表面が露出するまでエツチングして除去する。そのことにより、 TFT24のアクティブ層となる半導体層 5が、素子分離された状態で形成される。尚、このようなエッチングによる素子分離方式以外に、 LOCOS酸ィ匕膜を形成することによって素子分離を行うようにしてもよい。

[0062] 続いて、半導体層 5を覆うゲート絶縁膜 7を熱酸化により形成し、その後、単結晶 Si の TFT24の閾値を制御するために、必要に応じて第 2導電型不純物イオン 20をィオン注入する。

[0063] 次に、図 4に示すように、ゲート絶縁膜 7の表面にゲート配線層 8をフォトリソグラフィ等により形成する。その後、半導体層 5に対し、ソース領域及びドレイン領域である高濃度活性領域 4と、チャネル領域である低濃度活性領域 3とを形成する。すなわち、ゲート配線層 8をマスクとして、半導体層 5に第 1導電型不純物イオン 19をイオン注入する。

[0064] そのことにより、半導体層 5のゲート配線層 8に対向する領域は、第 1導電型不純物イオン 19が導入されずに、低濃度活性領域 3として形成される。つまり、 SOI基板 K に、低濃度活性領域 3に対向するゲート配線層 8が形成される。一方、半導体層 5のゲート配線層 8に重なっていない領域は、第 1導電型不純物イオン 19が導入されて高濃度活性領域 4として形成される。

[0065] その後、図 5に示すように、ゲート絶縁膜 7及び BOX層 6を覆う層間絶縁膜である第 1平坦化膜 2aを形成する。第 1平坦ィ匕膜 2aは、上記ゲート絶縁膜 7及び BOX層 6を覆うように CVD等により絶縁膜を堆積させ、その絶縁膜の表面を CMP研磨等により平坦化することによって形成する。尚、このとき、イオン注入した不純物を加熱して活性ィ匕させることが好ましい。

[0066] 続いて、図 5に示すように、 BOX層 6よりも深い基板層 18の領域に剥離用元素ィォン 21をイオン注入して剥離層 22を形成する。剥離用元素イオン 21には、例えば水素を適用する。尚、剥離用元素イオン 21の注入は、メタル配線層 9の形成後に行つてもよい。この場合には、第 1平坦ィ匕膜 2aの表面を平坦ィ匕しなくてもよい。

[0067] 次に、図 6に示すように、第 1平坦化膜 2a及びゲート絶縁膜 7に対し、各高濃度活性領域 4に重なる領域にコンタクトホール 35をそれぞれ貫通形成する。その後、コンタクトホール 35の内部及びその開口周りの第 1平坦ィ匕膜 2aの表面に、メタル材料を堆積させてパターユングする。そのことにより、高濃度活性領域 4の少なくとも一部に対向すると共に、その高濃度活性領域 4に導通するメタル配線層 9を SOI基板 Kに形成する。尚、図示を省略している力複数の TFT24は、ゲート配線層 8及びメタル配線層 9によって互、に接続されて!、る。

[0068] 続いて、図 7に示すように、第 1平坦ィ匕膜 2aに対し、上記メタル配線層 9を覆うように第 2平坦ィ匕膜 2bを CVD等により堆積させて形成する。第 2平坦化膜 2bの表面は、 C MP研磨等により平坦ィ匕しておく。そうして、第 1平坦ィ匕膜 2a及び第 2平坦ィ匕膜 2bによって上記平坦ィ匕絶縁膜 2が形成されることとなる。以上によりデバイス形成工程を行 V、、 SOI基板 Kに SOI構造 33を有する TFT24を形成する。

[0069] 一方、上記第 2デバイス部形成工程では、まず、支持基板 1に多結晶 Siの TFT25 を含む第 2デバイス部 32を形成する。すなわち、図 8に示すように、支持基板 1に CV D等により絶縁層である保護層 10及びシリコン層 23をこの順に積層して形成する。尚、このときに、例えばレーザ等によりシリコン層 23の結晶化を行う。

[0070] 次に、図 9に示すように、シリコン層 23の所定領域の周りからそのシリコン層 23を除去することにより、前記所定領域を TFT25のアクティブ層となる半導体層 27として形成する。すなわち、シリコン層 23は当初カゝら薄膜状に形成されており、前記所定領域の周りにお、て、シリコン層 23を保護層 10の表面が露出するまでエッチングして除去する。そのことにより、 TFT25のアクティブ層となる半導体層 27が、素子分離された状態で形成される。

[0071] 続いて、図 10に示すように、保護層 10及び半導体層 27を覆うようにゲート絶縁膜 1 3を形成し、多結晶 Siの TFT25の閾値を制御するために、必要に応じて第 2導電型不純物イオンをイオン注入する。その後、半導体層 27に重なるゲート絶縁膜 13の表面にゲート電極 14をフォトリソグラフィ等により形成する。

[0072] その後、ゲート電極 14をマスクとして、半導体層 27に第 1導電型不純物イオンをィオン注入する。そのことにより、半導体層 27におけるゲート電極 14に対向する領域は、低濃度活性領域 11として形成される。一方、半導体層 27においてゲート電極 14 に重なってヽなヽ領域は、高濃度活性領域 12として形成される。

[0073] 次に、図 11に示すように、露光及びエッチング等により、上記第 1デバイス部 31を貼り付ける領域において保護層 10及びゲート絶縁膜 13を除去して、支持基板 1を露出させる。以上により、 TFT25を含む第 2デバイス部 32を形成する。 [0074] その後、貼付工程を行い、図 12に示すように、第 2デバイス部 32が形成された支持基板 1に、 TFT24が形成された SOI基板 Kを貼り付ける。このとき、 SOI基板 Kを反転させて、平坦ィ匕絶縁膜 2の表面を支持基板 1の表面に当接させて貼り付ける。

[0075] 次に、第 1デバイス部形成工程では、支持基板 1に貼り付けられた SOI基板から基板層 18の少なくとも一部を除去すると共に、 BOX層 6を支持基板 1側に残す。すなわち、図 13に示すように、 SOI基板 Kに熱処理を施すことにより、剥離層 22に沿つて、基板層 18における支持基板 1とは反対側の部分を分離して除去する。その後、厚みが小さくされ基板層 18をエッチング等により除去して BOX層 6を表出させる。この工程で BOX層 6を残すことにより、半導体層 5が製造工程中に表出することがない。そうして、 BOX層 6及び TFT24を含む第 1デバイス部 31を形成する。

[0076] 次に、導通工程では、第 1デバイス部 31と第 2デバイス部 32との間を導通させる。

すなわち、図 14に示すように、支持基板 1に対し、第 1デバイス部 31及び第 2デバイス部 32を覆うように、 CVD等によって層間絶縁膜 16を形成する。その後、第 2デバイス部 32における各高濃度活性領域 12の上方には、ゲート絶縁膜 13及び層間絶縁膜 16を上下に貫通するコンタクトホール 36をそれぞれ形成する。一方、第 1デバイス部 31における各メタル配線層 9の上方には、平坦ィ匕絶縁膜 2、 BOX層 6及び層間絶縁膜 16を上下に貫通するコンタクトホール 37をそれぞれ形成する。

[0077] 続いて、コンタクトホール 36, 37の内部及び層間絶縁膜 16の表面にメタル材料を堆積してパターユングすることによりメタル配線層 15を形成する。そのことによって、第 2デバイス部 32を第 1デバイス部 31のメタル配線層 9に電気的に接続させる。次に、図 1に示すように、層間絶縁膜 16に対し、メタル配線層 15を覆うように保護膜 17を形成する。以上の各工程によって半導体装置 Sを製造する。

[0078] 尚、支持基板 1の多結晶 Siの TFT25の熱活性ィ匕は、メタル配線層 15を形成する前の工程で行っておくことが望ましい。

[0079] 一実施形態 1の効果

したがって、この実施形態 1によると、支持基板 1に対し、第 2デバイス部 32を形成すると共に、 TFT24を有する SOI基板 Kを貼り付けて第 1デバイス部 31を形成し、これらを電気的に接続するようにしたので、絶縁層である BOX層 6と半導体層 5との界面における局在準位の発生を抑制することができ、パーティクル等の影響を低減することができる。さらに、外部力も低濃度活性領域 3へ向力電界を、ゲート配線層 8によって遮蔽することができる。さらにまた、外部から高濃度活性領域 4へ向カゝぅ電界を、メタル配線層 9によって遮蔽することができる。カロえて、そのメタル配線層 9を介して、第 1デバイス部 31と第 2デバイス部 32とを電気的に接続することができる。

[0080] すなわち、第 1デバイス部形成工程において基板層 18を除去する一方、 SOI構造

33を構成して、る絶縁層そのものである BOX層 6を第 1デバイス部 31に残すようにしたので、半導体層 5が製造工程中に表出させないようにすることができる。その結果、単結晶 Siの TFT24における半導体層 5の裏面側に、新たな絶縁層との界面を形成する必要がないため、局在準位の増大を緩和し、界面へのパーティクル等の影響を防ぐことが可能になる。これにより、 Hot Electron劣化等の特性変化の少ない TF Tを形成することが可能になる。

[0081] また、任意の支持基板上に形成され、トランジスタを含む比較的広、面積を有するデバイス部 (第 2デバイス部 32)と、複数の領域に転写されたトランジスタを含む高集積デバイス部 (第 1デバイス部 31)とを、メタル配線層 15により相互に接続した高機能半導体装置を形成することが可能になる。

[0082] さらに、支持基板 1への貼り付け前に、 SOI基板 Kに対してイオン注入等の高温プ口セスを予め行うようにしたので、支持基板 1として耐熱性が比較的低!ヽガラス基板等を適用することができる。さらに、基板層 18に剥離用元素イオン 21をイオン注入して剥離層 22を形成し、剥離層 22に沿って基板層 18の一部を分離するようにしたので、容易且つ高精度に基板層 18の一部を除去して薄型化を図ることができる。

[0083] 《その他の実施形態》

上記実施形態 1では、保護層 10を除去した支持基板 1の表面に第 1デバイス部 31 を貼り付けるようにしたが、本発明はこれに限らず、図 15に示すように、支持基板 1の保護層 10の表面に貼り付けるようにしてもよい。すなわち、上記第 2デバイス部形成工程において、第 1デバイス部 31を貼り付ける領域においてゲート絶縁膜 13をエツチング等により除去して、保護層 10を露出させる。その後、貼付工程において、第 2 デバイス部 32が形成された支持基板 1における保護層 10の表面に、第 1デバイス部 31を転写して貼り付ける。このようにしても、上記実施形態 1と同様の効果を得ることができる。

[0084] また、本発明に係る半導体装置 Sはアクティブマトリクス基板に限らず、第 1デバイス部及び第 2デバイス部を有する他の半導体装置に適用することができる。

産業上の利用可能性

[0085] 以上説明したように、本発明は、例えば液晶表示装置等のアクティブマトリクス基板等の半導体装置及びその製造方法について有用であり、特に、絶縁層と半導体層との界面における局在準位の発生を抑制し、パーティクル等の影響を低減する場合に適している。

Claims

請求の範囲

[1] 支持基板と、

前記支持基板に貼り付けられた第 1デバイス部と、

前記支持基板に形成された第 2デバイス部とを備えた半導体装置であって、前記第 1デバイス部は、絶縁層と、該絶縁層に積層されて低濃度活性領域及び高濃度活性領域を含む半導体層とにより構成された SOI構造を有すると共に、前記低濃度活性領域に対向する第 1導電体層と、前記高濃度活性領域の少なくとも一部に対向する第 2導電体層とがそれぞれ形成され、

前記第 2デバイス部は、前記第 1デバイス部の前記第 2導電体層に電気的に接続されている

ことを特徴とする半導体装置。

[2] 請求項 1において、

前記第 1デバイス部及び前記第 2デバイス部は、それぞれ複数形成されてヽることを特徴等する半導体装置。

[3] 請求項 1において、

前記第 1導電体層及び前記第 2導電体層は、前記半導体層と前記支持基板との間に配置されている

ことを特徴等する半導体装置。

[4] 請求項 1において、

前記第 1デバイス部は、前記半導体層が単結晶 Siである薄膜トランジスタを有している

ことを特徴とする半導体装置。

[5] 請求項 4において、

前記第 2デバイス部は、多結晶 Si又はアモルファス S ゝらなる半導体層を含む薄膜トランジスタを有している

ことを特徴とする半導体装置。

[6] 請求項 1において、

前記支持基板は、ガラス基板、石英基板及びプラスチック基板の何れカゝ 1つにより構成されている

ことを特徴とする半導体装置。

[7] 請求項 1において、

表示装置のアクティブマトリクス基板を構成して、る

ことを特徴とする半導体装置。

[8] 絶縁層と、該絶縁層を挟むように配置された半導体層及び基板層とにより構成された SOI基板に対し、前記半導体層を含むデバイスを形成するデバイス形成工程と、支持基板に第 2デバイス部を形成する第 2デバイス部形成工程と、

前記第 2デバイス部が形成された前記支持基板に、前記デバイスが形成された前記 SOI基板を貼り付ける貼付工程と、

前記支持基板に貼り付けられた前記 SOI基板カゝら前記基板層の少なくとも一部を除去すると共に、前記絶縁層を前記支持基板側に残すことにより、前記絶縁層及び前記デバイスを含む第 1デバイス部を形成する第 1デバイス部形成工程と、

前記第 1デバイス部と前記第 2デバイス部との間を導通させる導通工程とを含むことを特徴とする半導体装置の製造方法。

[9] 請求項 8において、

前記デバイス形成工程では、前記半導体層に低濃度活性領域及び高濃度活性領域を形成すると共に、前記低濃度活性領域に対向する第 1導電体層と、前記高濃度活性領域の少なくとも一部に対向する第 2導電体層とを前記 SOI基板に形成し、前記導通工程では、前記第 2デバイス部を、前記第 1デバイス部の前記第 2導電体層に電気的に接続する

ことを特徴とする半導体装置の製造方法。

[10] 請求項 8において、

前記第 1デバイス部及び前記第 2デバイス部を、それぞれ複数形成することを特徴とする半導体装置の製造方法。

[11] 請求項 9において、

前記第 1導電体層及び前記第 2導電体層を、前記半導体層と前記支持基板との間に配置させることを特徴等する半導体装置。

[12] 請求項 8において、

ことを特徴とする半導体装置の製造方法。

[13] 請求項 12において、

ことを特徴とする半導体装置の製造方法。

[14] 請求項 8において、

ことを特徴とする半導体装置の製造方法。

[15] 請求項 8において、

前記半導体装置は、表示装置のアクティブマトリクス基板を構成してヽることを特徴とする半導体装置の製造方法。