WO2007125895A1

WO2007125895A1 - 増幅回路

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Publication number: WO2007125895A1
Application number: PCT/JP2007/058807
Authority: WO
Inventors: Tadashi Maeda; Tomoyuki Yamase
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-04-27
Filing date: 2007-04-24
Publication date: 2007-11-08
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Description

明細書

増幅回路

技術分野

[0001] 本発明は、低電圧動作時においても、広いダイナミックレンジを有し、さらに広い周波数帯域で動作する増幅器に関する。

背景技術

[0002] 全世界で現在主流の携帯電話方式である第 2世代携帯電話の Global System for

Mobile Communications(GSM)および Digital Cellular System(DCS)では、ユーザの利用可能地域を広範囲にするために、 RF周波数は既に 800/900/1800/1900MHz の 4バンドが用いられている。今後、第 3世代の Enhanced Data GSM Environment ( EDGE)、 CDMA(code division multiple access)ゝ Wideband CDMA (WCDMA)システムへの移行の過程で、第 2/3世代方式のサービスを一つの端末で利用できるデュアル端末のサービスの開始により、上述した 4バンドに加え、 1.7GHzおよび 2GHz帯への対応も必要になっている。

[0003] また、次世代の移動通信システムとして数 10〜100Mbpsの伝送速度が得られる高速システムの検討も始まっている。これらの公衆移動通信システムにカ卩え、近年は、 I EEE802.11等の無線 LAN、 Bluetooth, GPS、地上波デジタル TVなどの複数の無線システムの携帯端末への内蔵も加速しており、近い将来、これらのアプリケーションの標準内蔵がなされるようになる状況である。し力しながら、これらの無線システムの RF周波数は、 400MHzから 5.8GHzと非常に広範囲にわたっており、 RFチップのフロントェンド部には、これらの周波数帯に対応した回路が必要になる。

[0004] このような複数周波数帯をカバーするのに、所望周波数帯での利得を犠牲にすれば、単一の回路により対応することも可能である。しかし、一般的には複数バンドを用意してバンド切り替えを行って広帯域に対応している (例えば、非特許文献 1参照)。

[0005] 非特許文献 1には、複数周波数帯をカバーするものとして、各々の周波数に対応した整合回路をもつ複数の増幅器を並列に接続した構成を有し、所望の周波数帯に対応した回路のみを活性ィ匕し、その他の回路は遮断状態に維持するマルチバンド対応チップが記載されて!、る。

[0006] また、複数周波数帯域を扱う他の例として、入力信号のうち受信しない信号をフィルタにより抑圧する方式も提案されている (例えば、特許文献 1参照)。

[0007] 特許文献 1の例は、テレビジョン受像機に関し、地上放送および CATVチャンネルの全てを受信する広帯域受信回路の例である。

[0008] 図 1は、特許文献 1にて提案された帯域切替回路を示す回路図である。第 1の周波数帯域の信号を通過させるフィルタ FL1と第 2の周波数帯域の信号を通過させるフィルタ FL2とが直列に接続されている。フィルタ FL1はコンデンサ C21、 C22、 C23およびインダクタ L21、L22からなる低域の周波数 (90MHz以上)の信号を通過させるハィパスフィルタを形成して!/、る。

[0009] フィルタ FL2はコンデンサ C24、 C25、 C26、インダクタ L23から成る高域の周波数 (470MHz以上)の信号を通過させるハイパスフィルタを形成している。ここで、第 2のフィルタ FL2に並列にスィッチ素子（PINダイオード） SW1が設けられ、このフィルタ FL 2が必要な場合にはこのスィッチ 3をオフとし、不必要な場合にはオンとするように構成されている。

[0010] フィルタ FL2の内部にはコンデンサ C25とインダクタ L23による直列共振回路をォン、オフするスィッチ素子（PINダイオード） SW2が設けられている。第 2のフィルタ F L2が不要な場合、このスィッチ素子 SW2をオフにすることによって、前記直列共振回路を切り離す構成となって、る。

[0011] この回路で、入力端子 IN力入力される受信信号の周波数として 90〜470MHz の周波数帯の信号を受信する場合、スィッチ素子 SW1をオンとしスィッチ素子 SW2をオフとすることにより、フィルタ FL1のみを動作させてフィルタ FL2を非動作状態としてこれを迂回して信号を出力端子 OUTから出力させるようにすればょ、。これにより、フィルタ FL1にて 90MHz以上の信号のみが出力端子 OUTから外部に出力されることになる。

[0012] 次に 470MHzから 770MHzの信号を受信する場合にはスィッチ素子 SW1をオフとしてスィッチ素子 SW2をオンとすることにより、フィルタ FL1とフィルタ FL2を同時に動作させればよい。これにより、フィルタ FL1を通過した 90MHz 以上の信号はフィルタ FL2にて 470MHz以上の信号となって出力端子 OUTから外部に出力される。

[0013] 一方、近年の高速システムでは、 Quadrature Amplitude Modulation (QAM)などの高度変調方式と Orthogonal Frequency Modulation (OFDM)という周波数直交変調方式を用いた通信方式が検討されて!、る。

[0014] この方式では、信号復調に膨大なデジタル処理が必要で、ディジタルベースバンド部の低消費電力化のために、微細ゲート CMOSデバイスの採用も進められている。し力しながら、デバイス微細化に伴い、電源電圧は低下する傾向にあり、 0.35 mでは

3.3 Vであった電源電圧は、 0.25 μ mの 2.5V、 0.18 μ mの 1.8V、 0.13 μ mの 1.2V、 90η mの 1.0Vへと低下している。

[0015] さらに、チップの低コスト化のために、 RF部とデジタル部をワンチップ化する動きも加速しており、このためには、低電圧でも動作する RF部が必要となる。 RF部の低電圧化で最大の課題の一つは、ダイナミックレンジである。ダイナミックレンジとは、扱える最大の信号レベルから、雑音のレベルを引いたものと考えることもできる。

[0016] 一般に、広いダイナミックレンジを確保するためには、入力信号強度に応じて増幅回路の利得を可変させる回路方式が採用されている（例えば、特許文献 2参照)。

[0017] 図 2は、特許文献 2にて開示された利得可変可能な増幅回路を示す回路図である

。ゲインコントロール増幅回路 201は、増幅トランジスタユニット 202とその前段に可変減衰器 203aおよび 203bとを有する。

[0018] 増幅トランジスタユニット 202には、増幅用の MOSFETQ30、 Q31に並列に、増幅用の MOSFETQ32、 Q33が接続されている。この回路では、入力端子 INa、 INbに入力される差動入力信号 F2a、 F2bがそれぞれの可変減衰器 203a、 203bを介して増幅用の MOSFETQ30、 Q32のゲートに入力されている。

[0019] MOSFETQ31, Q33のゲートには、抵抗 R11を介して、第 1のバイアス電圧 Vbiasl が供給され、 MOSFETQ30、 Q32のゲートには、抵抗 R12を介して第 2のバイアス電圧 Vbias2が供給される。

[0020] MOSFETQ31および Q33のドレインが負荷インダクタンス L31、 L32を介して各々電源端子 Vddに接続されている。また、 MOSFETQ31、 Q33のドレインからは、出力カップリングキャパシタ Couta、 Coutbを介して出力端子 OUTa、 OUTbより差動出力信号 Fouta、 Foutbが出力される。

[0021] ゲインコントロール増幅回路 201の全体のゲインは、増幅トランジスタユニット 202の増幅用 MOSFETQ30、 Q32のゲートと入力端子 INa、 INbとの間に設けられた可変減衰器 203aおよび 203bの減衰量を可変制御することで行っている。

[0022] 可変減衰器 203aおよび 203bは、入力端子 INa (INb)と、 MOSFETQ32 (Q30)のゲートへ連なる信号伝播経路 SPRとの間に、キャパシタ容量が可変制御可能な入力カップリングキャパシタ Cinが接続されて!、る。

[0023] 入力カップリングキャパシタ Cinは、複数のキャパシタ C51〜C54と nチャネル型のスィッチ用 MOSFETQ51〜Q54を有し、これら MOSFETに対してカップリング容量制御信号 GC11〜GC14により適宜導通 '非導通の制御が行われることにより、キャパシタ容量が可変制御されるようになって!/、る。

[0024] 信号伝播経路 SPRとグランド電源間には、減衰用のキャパシタ C41〜C44とスイツチ用 MOSFETQ41〜Q44とを直列接続した減衰ユニットが、複数個（図示された例では 4つ）並列に設けられている。

[0025] スィッチ用の各 MOSFETQ41〜Q44のゲートには、減衰量制御信号 GC1〜GC4 が供給され、それぞれ導通'非導通制御される。

[0026] 入力端子 INa (INb)に供給された高周波入力信号 F2a (F2b)は、入力カップリングキャパシタ Cinおよび信号伝播経路 SPRを介して増幅用の MOSFETQ32 (Q30) のゲートに供給される。

[0027] 仮に、減衰量制御信号 GC1が Hレベルに制御されて MOSFETQ41が導通状態にされると、信号伝播経路 SPRを伝播する高周波信号のエネルギーの一部が減衰用キャパシタ C41と MOSFETQ41とを介してグランドに吸収される。

[0028] つまり、減衰用キャパシタ C41は、高周波信号の交流成分に対してグランド GNDにショートする機能を有し、減衰用キャパシタ C41の容量値に応じて、吸収されるエネルギ一の量が決定される。

[0029] 別のトランジスタを導通制御して減衰用キャパシタの数を増やすことで、吸収されるエネルギーの量が増加し、その結果、減衰量が増加制御される。

[0030] 減衰用キャパシタ C41〜C44の容量値を 1 : 2 :4 : 8などバイナリに増加するように設計し、更に、スィッチ用の MOSFETQ41〜Q44のゲート幅もそれと同じ比率にすることで、減衰量制御信号 GC1〜GC4を適宜組み合わせることで、可変減衰器 203a (203b)の減衰量をリニアに増カロさせることができる。

[0031] すなわち、 MOSFETQ41〜Q44が全て非導通状態で、減衰量が最も低く制御され、 MOSFETQ41〜Q44の導通状態を組み合わせることで、減衰量がリニアに増加するように制御される。

[0032] したがって、入力された高周波入力信号の振幅が、この減衰器 203a (203b)によりリニアに可変減衰され、それが増幅トランジスタユニット 202で固定のゲインで増幅される。

[0033] その結果、増幅回路全体のゲインがリニアに可変制御される。し力も、増幅トランジスタユニット 202に、カスコード接続した 2つの MOSFETQ30、 Q31を利用してゲインを大きくしているので、ゲインの可変制御範囲を広くすることができる。

[0034] また、図 2における信号切り替え回路 Q51〜Q54の制御信号を昇圧する方法として、特許文献 3に記載されたようなチャージポンプ回路を図 3に示す。この回路は、クロックを利用して、容量素子に電荷をためることにより、入力電位よりも高い電位を得ることができる回路で、この回路では、複数の昇圧段をつなげることにより、昇圧時の効率を高めることが可能である。

[0035] 図 3に示すように、この昇圧回路は、 CP

1、 CP

2、 · ··、 CPの n段力なる昇圧段を有 n

し、各昇圧段 CP (kは、 1、 2、 · ··、 n)は、第 1のチャージポンプ部 11と第 2のチヤ k 一ジポンプ部 13とを有する。

[0036] 昇圧段 CPの第 1のチャージポンプ部 11は、 n型 MOSFETnQlと p型 MOSFETpQ k k

1とポンビング用キャパシタ CIとを有し、第 2のチャージポンプ部 13は、 n型 MOSFE k k

TnQ2と p型 MOSFETpQ2とポンビング用キャパシタ C2とを有する。

k k k

[0037] クロック CLKが電源電圧であるとき（CLKbarは 0V)、 n型 MOSFETnQ2kと p型 MO SFETpQlkとが導通して、キャパシタ C2kを節点 ND の電位に充電するとともに、 p k-l

型 MOSFETpQlのドレイン側の電位（キャパシタ CIの充電電位のクロックにより昇 k k

圧された電位）が節点 NDへ伝達される。

k

[0038] クロックが反転して CLKbarが電源電圧となると（CLKは 0V)、 n型 MOSFETnQlと p型 MOSFETpQ2とが導通して、キャパシタ CIを節点 ND の電位に充電するとと k k k-1

もに、 p型 MOSFETpQ2のドレイン側の電位（キャパシタ C2の充電電位のクロックに k k

より昇圧された電位）が節点 NDへ伝達される。

k

特干文献 1 : 2005 IEEE International bohd State Circuit Conference, SESSI

ON 5, pp.98- 99 & 586

特許文献 1：実開平 5— 48440号公報

特許文献 2 :特開 2005— 159803号公報

特許文献 3 :特開 2000— 69745号公報

発明の開示

発明が解決しょうとする課題

[0039] 非特許文献 1にて開示されたような、複数周波数帯域をカバーするのに、各々の周波数に対応する回路を並列に配置する回路方式では、対応周波数が増加するにつれて、チップサイズが著しく増大するなど、コストの観点で大きな問題がある。

[0040] 一方、単一の受信回路を用いその帯域を所望の周波数範囲に広げる方式では、消費電力と利得のトレードオフの問題があり、無線回路として適した消費電力の範囲内では、システムの信号対雑音比（Carrier— to— noise ratio： C/N)が十分確保できる利得を確保できなくなるために高度変調方式に対応できず、結果的に高いデ一タレ一トシステムへの適用ができないという問題があった。

[0041] さらに、このような高度変調システムに対応したチップでは、ベースバンドでの処理速度向上に対応するために、デバイスも微細化が進められており、それに伴いべ一スノンドの電源電圧は低くなつて、る。

[0042] 今後は、低コストィ匕のために、デジタル部と RF部を一体ィ匕した、 V、わゆるシステムオンチップ (SoC)ィ匕が加速される傾向にあり、この場合、微細デバイスで RF部も作る必要があるために、 RF回路も低電圧動作時でも広、ダイナミックレンジを確保することが重要になってくる。

[0043] 一般に、 RF回路では、電源電圧の低下とともに、ダイナミックレンジは低下する傾向にあるので、低電圧化へ対応する際にはダイナミックレンジの確保が大きな問題となる。 [0044] 図 1に示した従来例では、所望の周波数以外を抑制するフィルタ回路を整合回路に置き換えれば、所望の複数周波数での整合は可能になるものの、ダイナミックレンジを確保するためには、増幅度を大きく変化させることのできる増幅段が必要となる。それには例えば図 2に示したような、トランジスタを縦積みする構成の増幅段を用いなければならなくなり、結果的に増幅段の電源電圧を低くすることができないという問題が生じる。

[0045] また、増幅段の前段で入力信号の振幅を可変させればダイナミックレンジを稼ぐことは可能である。し力しながら、図 2に示した従来例のように、入力信号の振幅を容量分割により可変させる方式では、各々の容量を切り替えるスィッチ回路の寄生容量によるリークが発生するため、最大の利得が要求される微弱信号入力時の信号損失が避けられないことが問題となる。

[0046] ところで、微細 MOSを用いた場合では、ゲート電圧がしきい値電圧以下にバイアスされていても流れるリーク電流による、スタンバイ電力が深刻な問題になってきている。これを回避するために、 MOSの閾値電圧を、電源電圧に比例して低減しない方策も採用されている。

[0047] この場合、図 2に示した回路における Q51力 Q54の切り替えスィッチの制御電圧を電源電圧まで上昇させたとしても、各々のスィッチのオン抵抗が十分小さくできず、切り替え回路を導通状態に保っていても、信号電力損失が発生してしまう問題があつた。これに対応するために、特許文献 3で示したような、回路を用いて、制御電圧を上昇させると、今度は切り替えスィッチの耐圧以上の電圧が MOSに印加されてしまう問題があった。

[0048] 本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、低電圧動作時においても、広いダイナミックレンジを有し、かつ、広い周波数帯域で動作する増幅かを提供することにある。

課題を解決するための手段

[0049] 上述した目的を達成するため、本発明によれば、信号遮断機能を有する第 1種の切り替え回路を介して接続された複数のインピーダンス変換回路と、前記第 1種の切り替え回路の入力側から分岐された経路に接続された信号遮断機能を有する第 2種の切り替え回路と、最終段の前記インピーダンス変換回路の出力側、および、前記第

2種の切り替え回路の出力側にそれぞれ接続された増幅器と、前記第 1種の切り替え回路および前記第 2種の切り替え回路の接続 Z遮断を制御する制御信号発生回路と、を有し、いずれか一つの経路が選択されて前記増幅器に信号が入力されることを特徴とする増幅回路、が提供される。

[0050] また、上述した目的を達成するため、本発明によれば、信号遮断機能を有する第 1 種の切り替え回路を介して接続された複数のインピーダンス変換回路と、前記第 1種の切り替え回路の出力側と初段の前記インピーダンス変換回路が接続された入力端子とは異なる入力端子との間に接続された信号遮断機能を有する第 2種の切り替え回路と、最終段の前記インピーダンス変換回路の出力側に接続された増幅器と、前記第 1種の切り替え回路および前記第 2種の切り替え回路の接続 Z遮断を制御する制御信号発生回路と、を有し、いずれか一つの経路が選択されて前記増幅器に信号が入力されることを特徴とする増幅回路、が提供される。

[0051] 好ましくは、少なくとも一つの前記第 1種の切り替え回路および前記第 2種の切り替え回路は、信号減衰機能を有している。また、好ましくは、信号遮断および信号減衰機能を有する切り替え回路は、複数の素子を並列に接続した構成を有し、各素子は、前記制御信号発生回路により個別に制御できる。

[0052] さら〖こは、切り替えスィッチを構成している MOSの基板電位を、増幅器の直流入力電位と連動してさせると共に、外部から印加したクロック信号を利用して、増幅器の直流入力電位に相当する電位分だけ制御電位を上昇させる構成を有している。

発明の効果

[0053] 本発明の、信号遮断機能を有する第 1種の切り替え回路を介して複数のインピーダンス変換回路を接続し、第 1種の切り替え回路の入力側から分岐された信号経路に第 2種の切り替え回路を接続する構成または、信号遮断機能を有する第 1種の切り替え回路を介して接続された複数のインピーダンス変換回路と、前記第 1種の切り替え回路の出力側と入力端子間に接続された信号遮断機能を有する第 2種の切り替え回路を接続する構成によれば、広い周波数帯域で動作する増幅回路を提供することが可能になる。 [0054] 増幅器に直列に接続される切り替え回路に信号減衰機能を持たせることができるため、低電圧動作時にぉ、ても広、ダイナミックレンジを確保することができる。

[0055] さらに、本発明の増幅回路は、信号経路に減衰用キャパシタを断'接する複数のスイッチ素子を接続するものではないため、スィッチ素子に係るリークを回避して微弱信号入力時にも良好な信号品質を維持することができる。

[0056] さら〖こは、切り替えスィッチを構成している MOSの基板電位を、増幅器の直流入力電位と連動してさせると共に、外部から印加したクロック信号を利用して、増幅器の直流入力電位に相当する電位分だけ制御電位を上昇させることにより、切り替え回路を構成する MOSの導通状態でのオン抵抗を最小にすると共に、当該デバイスに耐圧以上の電圧が印加させることを防ぐことが可能となる。

[0057] 従って、本発明によれば、将来実現が望まれて!/、るソフトウエア無線端末に適用が可能な増幅回路を提供することができる。

図面の簡単な説明

[0058] [図 1]特許文献 1に記載された従来例の回路図。

[図 2]特許文献 2に記載された従来例の回路図。

[図 3]特許文献 3に記載された従来例の回路図。

[図 4]本発明の第 1の実施例を示す回路図。

[図 5]本発明の第 2の実施例を示す回路図。

[図 6]本発明の増幅回路の出力整合回路の例を示した回路図。

[図 7]本発明の第 3の実施例を示す回路図。

[図 8]本発明の第 4の実施例を示す回路図。

[図 9]本発明の第 5の実施例を示す回路図。

[図 10]本発明の第 6の実施例を示す回路図。

[図 11]本発明の第 7の実施例を示す回路図。

[図 12]本発明の第 8の実施例を示す回路図。

[図 13]本発明の第 9の実施例を示す回路図。

[図 14]本発明の第 10の実施例を示す回路図。

[図 15]本発明におけるスィッチ素子 (MOSFET)による信号減衰効果を説明するための回路図。

[図 16]本発明の第 11の実施例を示す回路図。

[図 17]本発明の第 11の実施例で用いられる昇圧回路の例を示した回路図。

[図 18]本発明の第 12の実施例を示す回路図。

[図 19]本発明の第 13の実施例を示す回路図。

[図 20]本発明の第 14の実施例を示す回路図。

[図 21]本発明の第 14の実施例で用いられる昇圧回路の例を示した回路図。

[図 22]本発明の第 14の実施例で用いられる昇圧回路の動作波形を示した図。

[図 23]本発明の第 15の実施例を示す回路図。

符号の説明

[0059] 101、 101、 101、 101 増幅器

1 2 3

102 制御信号発生回路

103、 103、 103 昇圧回路

1 2

201 ゲインコントロール増幅回路

202 増幅トランジスタユニット

203aゝ 203b 可変減衰器

FL1, FL2 フイノレタ

IN、 IN、 IN、 INaゝ INb 入力端子

1 2

INc 制御信号入力端子

INv 電圧入力端子

OUT, OUTl、 OUT2、 OUT3、 OUTaゝ OUTb、 OUTv 出力端子

MT1、 MT2、 MT3 整合回路

発明を実施するための最良の形態

[0060] 以下、本発明を具体的な実施例に基づいて詳細に説明する。以下、同一のものには同一の符号を付して、重複する説明は適宜省略する。

実施例 1

[0061] 図 4は、本発明の第 1の実施例を示す回路図である。 INは、 RF信号が入力される入力端子、 OUTl、 OUT2は出力端子、 MT1、 MT2は整合回路、 Cl、 C2はコンデンサ、 Ll、 L2はインダクタ、 Ql、 Q2は n型の MOSFET、 1011は低周波数帯で動作する増幅器、 1012は高周波数帯で動作する増幅器、 102は、信号の経路を切り替える制御信号発生回路である。

[0062] 今、入力 RF信号が高周波帯の場合を想定すると、制御信号発生回路 102により、 MOSFETQ1は遮断状態に、 MOSFETQ2を導通状態に制御される。これにより、整合回路 MT1と増幅器 1012で構成される回路で、入力 RF信号は増幅される。

[0063] 入力信号電力が大きくなつた場合には、 MOSFETQ2の制御電圧を完全な導通状態より低く設定し、 MOSFETQ2のドレイン 'ソース間の抵抗を高くすることにより、信号電力を減衰させる。これにより、増幅器 1012の飽和を回避することができるので、広 V、ダイナミックレンジを確保することが可能となる。

[0064] 一方、入力 RF信号が低周波数帯である場合には、制御信号発生回路 102により、 MOSFETQ1は導通状態に、 MOSFETQ2は遮断状態に制御される。これにより、整合回路 MT1、 MT2および増幅器 1011で構成される回路で、入力 RF信号は増幅される。

[0065] ここで、整合回路 MT2における、所望周波数での整合に必要なインピーダンスの変換量は、その前段に接続された整合回路 MT1でなされたインピーダンス変換量分が不要であるので、結果的に回路のサイズを小さくすることが可能になる。

[0066] 入力信号電力が大きくなつた場合には、 MOSFETQ1の制御電圧を完全な導通状態より低く設定することで、 MOSFETのドレイン 'ソース間抵抗を高くすることにより、信号電力を減衰させる。これにより、増幅器 1011の飽和を回避することができるので、広、ダイナミックレンジを確保することが可能となる。

[0067] 本実施例では、信号経路に挿入された切り替えスィッチの抵抗を制御することで、入力信号の強度を調整しているので、図 1に示した回路のような信号のリークパスがなぐ微弱信号入力時においても、良好な特性を維持することが可能である。

実施例 2

[0068] 図 5は、本発明の第 2の実施例を示す回路図である。この例では、図 4における増幅器 1011と 1012を、 1つの増幅器 101で構成している。増幅器 101において、 L11 はインダクタ、 Ql l、 Q12は、 n型の MOSFETである。 MOSFETQ12は、ソース電極が接地され、ゲート電極には、高周波数帯の RF信号が入力され、ドレイン電極が出力端子 OUTに接続されて、る。

[0069] MOSFETQ11は、ソース電極が接地され、ゲート電極には、低周波数帯の RF信号が入力され、ドレイン電極は、出力端子 OUTに接続されている。これらの MOSFETQ 11、 Q 12の負荷としてインダクタ L 11が電源端子 Vddと各トランジスタのドレインとの間に接続されている。入力される RF信号は、各々所望周波数帯域のみが伝播するように制御信号発生回路 102が制御するので、増幅器 101の MOSFETは、所望周波数帯の経路に接続された素子のみが活性状態となって、結果的に所望周波数のみを増幅する。

[0070] 図 6は、本発明の増幅器における、出力整合回路の例である。図 6に示す回路の端子 Aは、図 5における電源端子 Vddに、また端子 Bは、 MOSFETQ11, Q12のドレイン電極に共通に接続される。本増幅器の入力部は、複数の周波数帯に各々整合することと、信号電力が大きく変化しても、増幅器を飽和させないための構成が必要であつたが、出力側の整合回路は周波数の切り替えのみができればょ、。

[0071] 図 6では、インダクタ L11は、 Ll l、 L11の 2つに分割されており、そしてスィッチ用

1 2

の MOSFETQ 13がインダクタ L11と並列に接続されている。 INは制御信号入力端

2

子である。入力信号が高周波数帯である場合には、制御信号入力端子 INにより MO SFET Q 13を導通状態にして、インダクタ L 11を短絡することで、全体のインダクタ

2

ンスを小さくさせる。これにより、出力整合回路は、高周波数帯で整合する。一方、入力信号が低周波数帯である場合には、 MOSFET Q13を遮断状態にして、全体のィンダクタンスを大きくすることで、出力整合回路を低周波数帯で整合させる。

実施例 3

[0072] 図 7は、本発明の第 3の実施例の回路図である。本実施例の回路は、第 2の実施例の回路を並列に二つ配置したものである。図 7において、 IN、 INは、 RF信号が入力

1 2

される入力端子、 MT1、 MT2； MT1、 MT2は整合回路、 CI、 C2 ;C1、 C2は

1 1 2 2 1 1 2 2 コンデンサ、 LI、 L2； LI、 L2はインダクタ、 Ql、 Q2； Ql、 Q2は n型の MOSFE

1 1 2 2 1 1 2 2

T、 Ql l、 Q12； Ql l、 Q12は、インダクタ L11を共通の負荷とする n型の MOSFET

1 1 2 2

である。また、制御信号発生回路 102は、 MOSFETQ 1、 Q2 ;Q1、 Q2の中のいずれかを選択的に導通させて信号の経路を切り替える。

[0073] 本発明の増幅回路において、対象とする複数の周波数帯が著しく異なっている場合などは、高周波数帯と低周波数帯を 1つの信号経路だけで切り分けることが困難であり、さらには通信方式によっては、入力端子 IN、 INの前段に妨害波除去のため

1 2

のフィルタを接続する必要があることもある。このような場合には、本実施例の構成を採用することが効果的である。

[0074] 本実施例において、出力回路の整合をとるには、インダクタ L1のインダクタンス値

1

を 4段階に切り替えられるようにし、入力 RF信号の周波数帯に応じて切り替えるようにすればよい。

実施例 4

[0075] 図 8は、本発明の第 4の実施例を示す回路図である。本実施例の回路は、第 1の実施例の増幅回路において低周波数帯用の RF信号経路にもう一つの整合回路を付加すると共に中間周波数帯用の RF信号経路を付加したものである。図 8において、 I Nは、 RF信号が入力される入力端子、 OUT〜OUTは出力端子、 MT1〜MT3は

1 3

整合回路、 C1〜C3はコンデンサ、 L1〜L3はインダクタ、 Q1〜Q4はスィッチ用の n 型の MOSFET、 101は低周波数帯で動作する増幅器、 101は高周波数帯で動作

1 2

する増幅器、 101は中間周波数帯で動作する増幅器、 102は、 RF信号の経路を切

3

り替えるために MOSFETQl〜Q4に制御信号を出力する制御信号発生回路である。

[0076] 今、入力 RF信号が高周波帯の場合を想定すると、制御信号発生回路 102により、 MOSFETQ1, Q3、 Q4は遮断状態に、 MOSFETQ2は導通状態に制御される。これにより、整合回路 MT1と増幅器 101で構成される回路で、入力 RF信号は増幅され

2

る。入力信号電力が大きくなつた場合には、 MOSFETQ2の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。

[0077] また、入力 RF信号が中間周波数帯である場合には、制御信号発生回路 102により、 MOSFETQ1, Q4は導通状態に、 MOSFETQ2、 Q3は遮断状態に制御される。これにより、整合回路 MT1、 MT2と増幅器 101で構成される回路で、入力 RF信号は

3

増幅される。入力信号電力が大きくなつた場合には、 MOSFETQl、 Q4の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。 [0078] あるいは、 Ql、 Q4のいずれか一方の MOSFET例えば Qlの制御電圧を十分高い状態に維持しつつ他方の M0SFETQ4の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。入力 RF信号が低周波数帯である場合には、制御信号発生回路 102により、 MOSFETQ1, Q3は導通状態に、 MOSFETQ2、 Q4は遮断状態に制御される。これにより、整合回路 MT1〜MT3と増幅器 1011で構成される回路で、入力 RF信号は増幅される。

[0079] 入力信号電力が大きくなつた場合には、 M0SFETQ1、 Q3の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。あるいは、いずれか一方の M OSFET例えば Q1の制御電圧を十分高い状態に維持しつつ他方の MOSFETQ3の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。

[0080] 本実施例の増幅回路も、対象とする複数の周波数帯が著しく異なっていて高周波数帯と低周波数帯の 2つの信号経路だけで切り分けることが困難な場合に、効果的に採用することができる。

実施例 5

[0081] 図 9は、本発明の第 5の実施例を示す回路図である。この例では、図 8に示した第 4 の実施例における増幅器 1011、 1012、 1013を、 1つの増幅器 101で構成している。整合回路 MT3と増幅器 101との間にスィッチ用の n型の MOSFETQ5が接続されている。

[0082] 本実施例においては、増幅器 101は、 1個の n型の MOSFETQ13と負荷であるインダクタ L11とのみで構成されている。本実施例回路において、入力 RF信号が高周波帯の場合、制御信号発生回路 102により、 MOSFETQ1, Q3〜Q5は遮断状態に、 M OSFETQ2は導通状態に制御される。また、入力 RF信号が中間周波数帯である場合には、制御信号発生回路 102により、 MOSFETQ1, Q4は導通状態に、 MOSFET Q2、 Q3、 Q5は遮断状態に制御される。

[0083] 入力 RF信号が低周波数帯である場合には、制御信号発生回路 102により、 MOSF ETQ1、 Q3、 Q5は導通状態に、 MOSFETQ2、 Q4は遮断状態に制御される。低周波数帯において入力信号電力が大きくなつた場合には、 M0SFETQ1、 Q3、 Q5の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。あるいは、いずれ力 1つまたは 2つの MOSFETの制御電圧を十分高い状態に維持しつつ他の M OSFETの制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる

[0084] 本実施例において、出力回路の整合をとるには、インダクタ L 11のインダクタンス値を 3段階に切り替えられるようにし、入力 RF信号の周波数帯に応じて切り替えるようにすればよい。

実施例 6

[0085] 図 10は、本発明の第 6の実施例を示す回路図である。 IN、 INは、 RF信号が入力

1 2

される入力端子、 OUTは出力端子、 MT1、 MT2は整合回路、 Cl、 C2はコンデンサ、 Ll、 L2はインダクタ、 Ql、 Q2は n型の MOSFET、 101は増幅器、 102は、信号の経路を切り替える制御信号発生回路である。

[0086] 高周波帯の入力 RF信号が入力端子 INより入力する場合、制御信号発生回路 10

2

2により、 MOSFETQ1は遮断状態に、 MOSFETQ2を導通状態に制御される。これにより、整合回路 MT2と増幅器 101で構成される回路で、入力 RF信号は増幅される。入力信号電力が大きくなつた場合には、 MOSFETQ2の制御電圧を完全な導通状態より低く設定し、 MOSFETQ2のドレイン 'ソース間の抵抗を高くすることにより、信号電力を減衰させる。これにより、増幅器 101の飽和を回避することができるので、広いダイナミックレンジを確保することが可能となる。

[0087] 一方、低周波数帯の入力 RF信号が入力端子 INより入力する場合には、制御信号

1

発生回路 102により、 MOSFETQ1は導通状態に、 MOSFETQ2は遮断状態に制御される。これにより、整合回路 MT1、 MT2および増幅器 101で構成される回路で、入力 RF信号は増幅される。ここで、整合回路 MT2における、所望周波数での整合に必要なインピーダンスの変換量は、その前段に接続された整合回路 MT1でなされたインピーダンス変換量分が不要であるので、結果的に回路のサイズを小さくすることが可能になる。

[0088] 入力信号電力が大きくなつた場合には、 MOSFETQ1の制御電圧を完全な導通状態より低く設定することで、 MOSFETのドレイン 'ソース間抵抗を高くすることにより、信号電力を減衰させる。これにより、増幅器 101の飽和を回避することができるので、広いダイナミックレンジを確保することが可能となる。尚、増幅器 101は対象とする、全ての周波数帯が増幅できる能力を有している必要がある。

[0089] 本実施例では、信号経路に挿入された切り替えスィッチの抵抗を制御することで、入力信号の強度を調整しているので、図 1に示した回路のような信号のリークパスがなぐ微弱信号入力時においても、良好な特性を維持することが可能である。

実施例 7

[0090] 図 11は、本発明の第 7の実施例を示す回路図である。この例では、図 10における増幅器 101を n型の MOSFETの Ql l、インダクタ L11で構成している。 MOSFETQ11 は、ソース電極が接地され、ゲート電極には、 RF信号が入力され、ドレイン電極が出力端子 OUTに接続されて、る。

[0091] MOSFETQ 11の負荷としてインダクタ LI 1が電源端子 Vddと Q 11のドレインとの間に接続されている。入力される RF信号は、各々所望周波数帯域のみが伝播するように制御信号発生回路 102が制御され、増幅器 101によって増幅され、出力される。実施例 8

[0092] 図 12は、本発明の第 8の実施例を示す回路図である。この例では、図 11に示した第 7の実施例における増幅器 101と整合回路 MT2の間に、スィッチ用の n型の MOS FETQ3及び整合回路 MT3が接続されている。入力端子 INと、整合回路 MT3の入

3

力端間にスィッチ用の n型の MOSFETQ4が接続されている。増幅器 101は、 n型の M OSFETQ 11と負荷であるインダクタ L 11とで構成されて！、る。

[0093] 本実施例回路において、入力 RF信号が高周波帯の場合、制御信号発生回路 102 により、 MOSFETQl〜Q3は遮断状態に、 MOSFETQ4は導通状態に制御される。また、入力 RF信号が中間周波数帯である場合には、制御信号発生回路 102により、 M OSFETQ2、 Q3は導通状態に、 MOSFETQl、 Q4は遮断状態に制御される。

[0094] 入力 RF信号が低周波数帯である場合には、制御信号発生回路 102により、 MOSF ETQ1、 Q3は導通状態に、 MOSFETQ2, Q4は遮断状態に制御される。低周波数帯において入力信号電力が大きくなつた場合には、 MOSFETQ 1, Q3の制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。あるいは、いずれか 1 つの MOSFETの制御電圧を十分高い状態に維持しつつ他の MOSFETの制御電圧を完全な導通状態より低く設定することで信号電力を減衰させる。

[0095] 本実施例において、出力回路の整合をとるには、インダクタ L 11のインダクタンス値を 3段階に切り替えられるようにし、入力 RF信号の周波数帯に応じて切り替えるようにすればよい。

実施例 9

[0096] 図 13は、本発明の第 9の実施例を示す回路図である。この例では、第 2の実施例の切り替えスィッチである MOSFETQ1は、 Qla、 Qlb、 Qlc、 Qldの 4個の MOSFET の並列接続で構成され、切り替えスィッチである MOSFETQ2は、 Q2a、 Q2b、 Q2c、 Q2dの 4個の MOSFETの並列接続で構成されて!、る。

[0097] 各々の周波数帯における整合は、第 2の実施例と同様の動作を行うので、ここでは整合に関する詳しい説明は省略し、入力信号電力が大きくなつた場合の本実施例回路の動作について説明する。高周波数帯で入力信号電力が大きい場合、制御信号発生回路 102は、 MOSFETQla, Qlb、 Qlc、 Qldの全てを遮断状態にする。

[0098] 信号強度に応じて、 Q2aから Q2dの MOSFETを導通または遮断状態にする。すなわち、最も信号強度が大きい場合には、 1個の MOSFETのみを導通状態とし、のこりの 3個の MOSFETを遮断状態にする。これにより、スィッチの導通抵抗による損失分だけ信号振幅が減衰するので、増幅器 101の飽和を回避することができる。一方、入力信号強度が比較的低い場合には、 3個の MOSFETを導通状態にし、残りの 1個を遮断状態にする。

[0099] これにより、減衰量を前述の状態よりも低くすることができる。信号強度が著しく低い場合には、全てのスィッチを導通状態とすることで、増幅回路は最大利得を得る。低周波数帯で入力信号電力が大きい場合も、 MOSFETQla、 Qlb、 Qlc、 Qldと MOS FETQ2a、 Q2b、 Q2c、 Q2dとが入れ替わるだけで同様の動作が行なわれる。

[0100] この第 9の実施例では、この回路の制御信号を、導通、遮断の 2種類だけでなぐ導通、遮断と、その中間のレベルを設定することも可能であり、その場合は、減衰利得の組み合わせは、さらに多くすることができて、増幅器入力段での全体の利得調整が精密にできる。

実施例 10 [0101] 図 14は、本発明の第 10の実施例を示す回路図である。この例では、第 7の実施例の切り替えスィッチである MOSFETQ1は、 Qla、 Qlb、 Qlc、 Qldの 4個の MOSFET の並列接続で構成され、切り替えスィッチである MOSFETQ2は、 Q2a、 Q2b、 Q2c、 Q2dの 4個の MOSFETの並列接続で構成されて!、る。

[0102] 各々の周波数帯における整合は、第 7の実施例と同様の動作を行うので、ここでは整合に関する詳しい説明は省略し、入力信号電力が大きくなつた場合の本実施例回路の動作について説明する。高周波数帯で入力信号電力が大きい場合、制御信号発生回路 102は、 MOSFETQla, Qlb、 Qlc、 Qldの全てを遮断状態にする。信号強度に応じて、 Q2aから Q2dの MOSFETを導通または遮断状態にする。

[0103] すなわち、最も信号強度が大きい場合には、 1個の MOSFETのみを導通状態とし、のこりの 3個の MOSFETを遮断状態にする。これにより、スィッチの導通抵抗による損失分だけ信号振幅が減衰するので、増幅器 101の飽和を回避することができる。一方、入力信号強度が比較的低い場合には、 3個の MOSFETを導通状態にし、残りの 1個を遮断状態にする。

[0104] これにより、減衰量を前述の状態よりも低くすることができる。信号強度が著しく低い場合には、全てのスィッチを導通状態とすることで、増幅回路は最大利得を得る。低周波数帯で入力信号電力が大きい場合も、 MOSFETQla、 Qlb、 Qlc、 Qldと MOS FETQ2a、 Q2b、 Q2c、 Q2dとが入れ替わるだけで同様の動作が行なわれる。

[0105] この第 10の実施例では、この回路の制御信号を、導通、遮断の 2種類だけでなぐ導通、遮断と、その中間のレベルを設定することも可能であり、その場合は、減衰利得の組み合わせは、さらに多くすることができて、増幅器入力段での全体の利得調整が精密にできる。

[0106] 図 15は、第 9、第 10の実施例における、スィッチ回路であるトランジスタ群での信号の減衰量を計算で示すための図である。図において、 INは RF信号が入力される入力端子、 MT1、 MT2は整合回路、 101は増幅器である。 Zoutは、スィッチ回路から見た入力端子のインピーダンスで、 Zinは、スィッチ回路力も見た増幅器の入力インピ一ダンスである。ここで、 R0はスィッチ用 MOSFETの導通状態における単位ゲート幅換算の抵抗である。 [0107] このような、回路でのスィッチ回路での損失は、下記の式で与えられる。

[0108] [数 1]

in 十乙 £wrf

ノ J

= -SOIoq 1 +

∑ out

この式からも、導通状態となるトランジスタの数を変化させることで、信号の減衰量を可変にすることができると分かる。また、制御電圧を中間の状態にする場合には、単位ゲート幅換算の抵抗 R0を大きくすることと等価であるので、これも信号の減衰量の調整に用いることがでさる。

一方、信号の最大減衰量は、 MOSFETが 1個のみ導通状態になっている場合で、 [数 2]

ヽ

0

Loss_max 二 - 20 log 1十

+Z out )

と表すことができ、もし、 MOSFETの単位ゲート換算または、 MOSFET 1個あたりの抵抗 R0が、 Zinと Zoutの和と等しい場合には、調整できる減衰量の最大は 6dBと分力² る。従って、本発明における増幅回路の第 6の実施例では、入力ダイナミックレンジを大きくするために、並列に接続する MOSFETの 1個あたりの導通状態の抵抗を MOSF ETの両端に接続された回路のインピーダンスの和よりも大きくすることにより、制御可能量を 6dB以上としている。

実施例 11

[0110] 図 16は、本発明の第 11の実施例を示す回路図である。この例では、第 2の実施例における制御信号に昇圧回路を接続して、制御信号の電位を高くし、スィッチの導通状態での抵抗を小さくしている。電源電圧が低い場合には、制御信号が電源電圧と同じ電位であっても、スィッチ用 MOSFETのゲート'ソース間電位差は大きくできない

[0111] 一般に、 MOSFETは、ゲート幅を大きくすれば、導通状態での抵抗は小さくできる力寄生容量も増大するために、整合条件への影響だけでなぐ信号の損失も大きくなる。そこで、本実施例においては、制御信号発生回路 102が発生する制御信号を昇圧回路にて昇圧した後に M0SFETQ1、 Q2のゲートに印加している。

[0112] このような動作を行わせる昇圧回路の一例を図 17に示す。これは、 John F. Dicks on, 'On— chip hign— voltage generation in MNOb integrated circuits using an improved voltage multiplier technique," IEEE Journal of Solid— State し ireuit s, vol. SC-11, No. 3, pp. 374-378, 1976に示されている整流回路を用いた昇圧回路の一例であって、 INvは電圧入力端子、 OUTvは出力端子、 CLK、 CLKbar は、相補のクロック信号が入力されるクロック入力端子、 Dはダイオード、 Cはコンデンサである。

[0113] この回路の電圧入力端子 INvを制御信号発生回路 102の出力端子に接続し、出力端子 OUTvを M0SFETQ1、 Q2のゲートに接続する。この昇圧回路によると、ダイオード 1段当たり、ダイオード節点でのクロックによる振幅力ダイオードの順方向電圧と出力電流に伴うコンデンサの充放電によるリプル電圧とを差し引いた電圧上昇が得られる。この昇圧回路を制御信号発生回路 102と整合回路切り替え用スィッチとなる MOSFETの間に挿入することにより、遮断状態と、導通状態の電位差を大きくすることが可能である。よって、サイズの大きな MOSFETを用いなくても、導通抵抗を小さくすることが可能となる。

[0114] 実施例 11では、制御信号発生回路 102の出力電圧を昇圧していた力この方式に代え、昇圧された電圧によって制御信号発生回路 102を駆動するようにして、結果的に制御信号発生回路 102から出力される制御信号の電圧差を大きくするようにしてもよい。

実施例 12

[0115] 図 18は、本発明の第 12の実施例を示す回路図である。この例では、第 6の実施例における制御信号に昇圧回路を接続して、制御信号の電位を高くし、スィッチの導通状態での抵抗を小さくしている。電源電圧が低い場合には、制御信号が電源電圧と同じ電位であっても、スィッチ用 MOSFETのゲート'ソース間電位差は大きくできない

[0116] 一般に、 MOSFETは、ゲート幅を大きくすれば、導通状態での抵抗は小さくできる力寄生容量も増大するために、整合条件への影響だけでなぐ信号の損失も大きくなる。そこで、本実施例においては、制御信号発生回路 102が発生する制御信号を昇圧回路で昇圧した後に M0SFETQ1、 Q2のゲートに印加している。

実施例 13

[0117] 図 19は、本発明の第 13の実施例を示す回路図である。この例では、第 2の実施例における制御信号が入力される切り替え用スィッチである MOSFETのドレイン 'ソース電極にコンデンサを接続して、整合回路の DC電位を遮断し、新たに低い DC電位を与えるものである。図 19において、 C4〜C7はコンデンサ、 R1〜R4は高い抵抗値を有する抵抗である。

[0118] スィッチ用の MOSFETQ1と Q2は、整合回路 MT1〜MT2とは、 DC的に分離されており、抵抗 R1〜R4により、そのソース'ドレイン電位は、接地電位となっている。この状態では、制御信号発生回路 102から出力される高電位信号と、スィッチ MOSFE Tのソース電極の電位差は大きくなる結果、スィッチの導通状態の抵抗を小さくすることができ、結果的に、スィッチの MOSFETのサイズを小さくできる。

実施例 14

[0119] 図 20は、本発明の第 14の実施例を示す回路図である。この例では、第 11の実施例における切り替えスィッチとして用いている Q1、Q2の基板電位を増幅器の直流入力電位と連動させ、しカゝも切り替えスィッチの制御電位を、増幅器の直流入力電位分だけ昇圧することにより、導通状態の切り替えスィッチのオン抵抗を最小にするものである。

[0120] すなわち、 Ql、 Q2のゲート電位を、制御信号 IN 、 IN と増幅器 101の直流入力

Cl C2

電位が現れる節点 nl、 n2の電位が入力される昇圧回路 103、 103の出力によって

1 2

上記のように制御する。昇圧回路 103、 103の詳細については後述する。この例で

1 2

は、図 16に示した第 11の実施例における増幅器 101、 101を、 1つの増幅器 101

1 2

で構成している。

[0121] 増幅器 101において、 L11はインダクタ、 Ql l、 Q12は、 n型の MOSFETである。 M OSFETQ12は、ソース電極が接地され、ゲート電極には、高周波数帯の RF信号が入力され、ドレイン電極が出力端子 OUTに接続されている。 MOSFETQ11は、ソース電極が接地され、ゲート電極には、低周波数帯の RF信号が入力され、ドレイン電極は、出力端子 OUTに接続されている。

[0122] これらの MOSFETQl l、 Q 12の負荷としてインダクタ L 11が電源端子 Vddと各トランジスタのドレインとの間に接続されている。入力される RF信号は、制御信号 INC1および INC2により、各々所望周波数帯域のみが伝播するように制御される。ここで、 Q 15、 Q16は p型の MOSFET、 R21〜R24は抵抗である。制御信号 INC1が低電位であれば、 Q15は導通状態となるので、増幅器の Q12の入力電位は、電源電位を抵抗 R21と R22で分割した値に設定される。

[0123] この時、制御信号 IN は、高電位に設定されており、したがって、 Q16は遮断状態

C2

となり、増幅器の Q11の入力電位は接地電位となる。従って、増幅器 101の MOSFE Tは、所望周波数帯の経路に接続された素子のみが活性状態となって、結果的に所望周波数帯の信号のみを増幅する。

[0124] さらに、この時、本実施例回路においては、昇圧回路 103は、接地電位を出力し、

2

MOSFETQ1を遮断状態にしている。この時、切り替えスィッチ（Q1)の基板は、増幅器の Q11の直流入力電位が現れる節点 n2に接続されており、上述したように、制御信号 IN が高電位の場合には、基板電位は接地電位となる。一方、昇圧回路 103 は、電源電圧より増幅器の Q12の直流入力電位分だけ高い電位を発生し、 Q2を導通状態にする。

[0125] 従って、切り替えスィッチ（Q2)のゲート'ソース間電圧は、 Vddとなるために、スイツチのオン抵抗を十分小さくできる。また、切り替えスィッチ (Q2)の基板電位は、 Q12 の直流入力電位の現れる節点 nlから与えられて、るために、切り替えスィッチの各電極間には、 Vddを超える電圧が印加されることはない。

[0126] 図 21は、第 14の実施例における昇圧回路 103の一例を示す回路図である。昇圧

1

回路 103は昇圧回路 103と同様に構成され同様に動作するので、ここでは昇圧回

2 1

路 103についてのみ説明する。 Q21、 Q22、 Q25および Q26は p型の MOSFET、 Q

1

17、 Q18、 Q23、 Q24、 Q27、 Q28は n型 MOSFET、 C31、 C32は容量素子、 R26 、 R27は抵抗、 INVはインバータである。制御信号 INC1は、インバータ INVおよび R2 6、 R27を介して Q17、 Q18のゲートに入力され、節点 nlは Q23、 Q27のソースに接続されている。

[0127] そしてこの昇圧回路の出力電圧は出力端子 outを介して切り替えスィッチである MO SFETQ2のゲートに供給される。この例では、 Q22、 Q24、 Q25、 Q27にクロック CL Kが印加され、 Q21、 Q23、 Q26、 Q28にクロック CLKの逆相の CLKbarが印加されている。

[0128] まず、 Q21〜Q24および C31で構成される単位回路の動作について説明する。クロック CLKが高電位の時には、容量素子 C31は、電源 Vddと接地間に接続されるために、この周期では、容量素子は電圧 Vddに相当する電荷が充電される。

[0129] 次に、クロック CLKが低電位になると、容量素子 C31は、電源および接地電極から切り離され、高電位となる逆相クロック CLKbarで制御されている Q23および Q22により、出力端子 outと増幅器の直流入力電位にある節点 nlに接続される。この時、容量素子 C31に充電された電荷は、瞬時には放電されないために、出力端子 outに接続された容量電極の電位は、電源電圧より増幅器の直流入力電位分だけ上昇する。

[0130] 次の周期では、出力端子は容量素子 C31から切り離され、容量素子 C31は、電源と接地間に接続され、以下上記の動作を繰り返す。 Q25〜Q28および容量素子 C3 2で構成される単位回路は、前記単位回路とは逆位相のクロック信号で動作させるために、前記単位回路とは逆相の出力が出力され、その結果、出力端子 outには、常に電源電圧 Vddより、増幅器の直流入力電位分だけ高い電位が出力される。

[0131] この時、制御信号 IN が高電位であるために Q17および Q18はオフしており、上

C1

記の出力電圧はそのまま出力される。一方、図 20における Q2を遮断状態にする場合には、制御信号 IN が低電位となり、インバータ INV、 R26、 R27、 Q17および Ql

ci

8で構成される回路により、出力電位は、接地電位に強制的に設定される。ここで、 Q 17、 Q18を縦積み構成としているのは、この回路が電源電圧 Vdd以上の高い電位を出力するために、その端子に接続される回路の耐圧を考慮してのことである。

[0132] 本実施例の昇圧回路の出力を接地する方法としては、この他にも制御クロックを止めるにより、出力端子を昇圧回路力切り離すことを併用するなどもある。これにより、 Q17〜Q18の回路の駆動能力を低くし、消費電力を低減することも可能である。

[0133] 図 22に、前記昇圧回路の動作波形を示す。 V 、V は、それぞれ容量素子 C31の

SI S2

Q21側と Q24側の端子電位を示す。ここで、クロックの振幅を電源電位 Vddの IV、節点 nlの電位を Vとした。クロック信号に応じて、容量端子の電位 V 、 V が図示の

B SI S2 ように変化する。また、容量素子 C32の Q25側と Q28側の端子電位 V 、 V は、それ

S3 S4 ぞれ V 、

SI v の逆相の電位となる。

S2

[0134] 従って、出力端子 outには、交互に V 、 V の（1 +V )の昇圧電位が現れ、常時電

S1 S3 B

源電位 Vddより増幅器の直流入力電位 Vだけ高、電位が現れることになる。

B

実施例 15

[0135] 図 23は、本発明の第 15の実施例を示す回路図である。この例では、第 12の実施例における切り替えスィッチとして用いている Q1、Q2の基板電位を増幅器の直流入力電位と連動させ、しカゝも切り替えスィッチの制御電位を、増幅器の直流入力電位分だけ昇圧することにより、導通状態の切り替えスィッチのオン抵抗を最小にするものである。

[0136] すなわち、 Ql、 Q2のゲート電位を、制御信号 IN 、 IN と増幅器 101の直流入力

Cl C2

1 2

上記のように制御する。昇圧回路 103、 103の詳細は、図 21、 19で説明したとおり

1 2

であるので、ここでは述べない。 [0137] 増幅器 101において、 LI 1はインダクタ、 Q11は、 n型の MOSFETである。 MOSFET Q11は、ソース電極が接地され、ゲート電極には、高周波数帯の RF信号が入力され、ドレイン電極が出力端子 OUTに接続されている。 MOSFETQ11の負荷としてインダクタ LI 1が電源端子 Vddと Q 11のドレインとの間に接続されて、る。入力される RF 信号は、制御信号 IN および IN により、各々所望周波数帯域のみが伝播するよう

CI C2

に制御される。ここで、 R21、 R22は電源電圧を分圧する抵抗である。

[0138] 制御信号 IN が低電位であれば、本実施例回路においては、昇圧回路 103は、

C1 2 接地電位を出力し、 MOSFETQ1を遮断状態にしている。一方、昇圧回路 103は、

1 電源電圧より増幅器の Q12の直流入力電位分だけ高い電位を発生し、 Q2を導通状態にする。従って、切り替えスィッチ（Q2)のゲート'ソース間電圧は、 Vddとなるために、スィッチのオン抵抗を十分小さくできる。また、切り替えスィッチ (Q2)の基板電位は、 Q 12の直流入力電位の現れる節点 nl力も与えられているために、切り替えスイツチの各電極間には、 Vddを超える電圧が印加されることはない。

[0139] 以上、本発明の好ましい実施例について説明した力本発明は、これら個々の実施例に限定されるものではなく、本発明の要旨を逸脱しな、範囲内にお、て適宜の変更が可能なものである。例えば、図 7の実施例では、二つの信号経路を有する回路を 2段に重ねていた力 3段以上に重ねることができる。また、図 8、図 9、図 12の実施例では、整合回路を 3段縦続接続していたが、 4段以上の縦続構成とし、より多くの分岐信号経路を形成するようにしてもよい。また、上記の実施例同士を適宜組み合わせることができる。

[0140] また、実施例では、 MOS型の電界効果トランジスタを用いて説明したが、同様な特性を有する素子であれば、例えば接合型や MES型の電界効果トランジスタ、あるいはノ《イポーラトランジスタなど、どのような素子も本発明に適用可能である。また、スイツチ用のトランジスタと増幅用のトランジスタとを異種のトランジスタとすることも可能である。

Claims

請求の範囲

[1] 信号遮断機能を有する第 1種の切り替え回路を介して接続された複数のインピーダンス変換回路と、

前記第 1種の切り替え回路の入力側カゝら分岐された経路に接続された信号遮断機能を有する第 2種の切り替え回路と、

最終段の前記インピーダンス変換回路の出力側、および、前記第 2種の切り替え回路の出力側にそれぞれ接続された増幅器と、

前記第 1種の切り替え回路および前記第 2種の切り替え回路の接続 Z遮断を制御する制御信号発生回路と、を有し、

いずれか一つの経路が選択されて前記増幅器に信号が入力されることを特徴とする増幅回路。

[2] 信号遮断機能を有する第 1種の切り替え回路を介して接続された複数のインピーダンス変換回路と、

前記第 1種の切り替え回路の出力側と初段の前記インピーダンス変換回路の入力側が接続された入力端子とは異なる入力端子との間に接続された信号遮断機能を有する第 2種の切り替え回路と、

最終段の前記インピーダンス変換回路の出力側に接続された増幅器と、前記第 1種の切り替え回路および前記第 2種の切り替え回路の接続 Z遮断を制御する制御信号発生回路と、を有し、

[3] 少なくとも一つの前記第 1種の切り替え回路および前記第 2種の切り替え回路は、信号減衰機能を有していることを特徴とする請求項 1または 2に記載の増幅回路。

[4] 信号遮断および信号減衰機能を有する切り替え回路は、複数の素子を並列に接続した構成を有し、各素子は、前記制御信号発生回路により個別に制御できることを特徴とする請求項 3に記載の増幅回路。

[5] 信号遮断および信号減衰機能を有する切り替え回路は、複数の素子を並列に接続した構成を有し、当該素子は、遮断または導通の状態を有し、導通状態となる素子の数で信号の減衰量を制御することを特徴とする請求項 3に記載の増幅回路。

[6] 前記複数の素子は、それぞれサイズが異なっており、これにより各素子の信号減衰量はそれぞれ異なっていることを特徴とする請求項 4または 5に記載の増幅回路。

[7] 信号遮断および信号減衰機能を有する切り替え回路は、一ないし複数の素子により構成され、当該素子は、遮断状態、良好導通状態、中間導通状態の 3状態に前記制御信号発生回路により制御可能であることを特徴とする請求項 3から 5のいずれかに記載の増幅回路。

[8] 信号遮断および信号減衰機能を有する切り替え回路は電圧制御される制御電極を有する 3端子素子で構成され、かつ、前記制御信号発生回路の出力する制御信号はこれを昇圧する昇圧回路によって昇圧された後に前記 3端子素子の制御電極に供給されることを特徴とする請求項 3から 7のいずれかに記載の増幅回路。

[9] 前記昇圧回路の昇圧量は、前記増幅器の直流入力電位分以下であることを特徴とする請求項 8に記載の増幅回路。

[10] 信号遮断および信号減衰機能を有する切り替え回路は、電圧制御された 3端子制御素子で構成され、該 3端子制御素子の信号経路の入，出力側には各々容量素子が直列接続され、各容量素子と前記 3端子制御素子との接続点は抵抗素子を介して接地されて!、ることを特徴とする請求項 3から 8の、ずれかに記載の増幅回路。

[11] 前記複数の素子に含まれる各素子の導通状態のインピーダンスは、前記切り替え回路力も入力側および出力側を見たインピーダンスの和よりも大きいことを特徴とする請求項 4または 5に記載の増幅回路。

[12] 前記切り替え回路は、電界効果トランジスタにより構成されていることを特徴とする請求項 1から 11のいずれかに記載の増幅回路。

[13] 電界効果トランジスタにより構成されている前記切り替え回路の、基板電位は、前記増幅器の直流入力電位と連動することを特徴とする請求項 12に記載の増幅回路。

[14] 前記昇圧回路は、容量素子と、当該容量素子の各電極に各々 2個ずつ接続された切り替えスィッチとを含む単位回路 2個から構成され、

容量素子の両電極に各々接続された切り替えスィッチは、当該容量素子を、電源と接地間に接続する経路と、当該昇圧回路の出力端子と前記増幅器の直流入力電位印加点間に接続する経路とを交互に切り替えるように接続されており、

2個の前記単位回路は、外部力の相補信号により互いに相補的に動作することを特徴とする請求項 8から 10、 12または 13のいずれかに記載の増幅回路。

[15] 前記切り替え回路は、バイポーラトランジスタにより構成されていることを特徴とする請求項 1から 7のいずれかに記載の増幅回路。

[16] インピーダンス変換回路および第 1種の切り替え回路を有する信号経路と第 2種の切り替え回路を通る信号経路とを複数組有することを特徴とする請求項 1から 15のいずれかに記載の増幅回路。

[17] 最終段のインピーダンス変換回路の出力側に接続される増幅器の出力端子と、第 2種の切り替え回路の出力側に接続される増幅器の出力端子とが共通に接続されていることを特徴とする請求項 1、または、 3から 16のいずれかに記載の増幅回路。

[18] 最終段のインピーダンス変換回路の出力側に接続される増幅器、および、第 2種の切り替え回路の出力側に接続される各増幅器が、それぞれ異なる増幅素子を有し、各増幅素子の負荷インピーダンスが共通の素子により構成されていることを特徴とする請求項 17に記載の増幅回路。

[19] 最終段のインピーダンス変換回路の出力側に接続される増幅器と第 2種の切り替え回路の出力側に接続される増幅器とは、共通の増幅素子と共通の負荷インピーダンスにより構成されており、かつ、最終段のインピーダンス変換回路と前記増幅器との間には信号遮断機能を有する切り替え回路が介在していることを特徴とする請求項 1 、または、 3から 16のいずれかに記載の増幅回路。

[20] 最終段のインピーダンス変換回路の出力側に接続される増幅器は、増幅素子と負荷インピーダンスにより構成されていることを特徴とする請求項 2に記載の増幅回路。

[21] 前記負荷インピーダンス力 Sインダクタにより構成されていることを特徴とする請求項 1 8力ら 20の!、ずれかに記載の増幅回路。

[22] 前記負荷インピーダンスが、複数のインピーダンス素子の直列接続体を有し、少なくとも一つのインピーダンス素子は短絡手段により短絡可能であって、前記負荷インピーダンスのインピーダンス値が可変であることを特徴とする請求項 18から 21のいずれかに記載の増幅回路。