WO2007125791A1

WO2007125791A1 - 配線基板の製造方法

Info

Publication number: WO2007125791A1
Application number: PCT/JP2007/058421
Authority: WO
Inventors: Hiroshi Kubota
Original assignee: Alps Electric Co., Ltd.
Priority date: 2006-04-24
Filing date: 2007-04-18
Publication date: 2007-11-08
Also published as: JPWO2007125791A1; JP4881376B2; US20090090004A1; US8341833B2

Abstract

【課題】　高密度配線を実現することができるとともに、配線基板の変形如何にかかわらず、所定の実装領域と接続ランドを確保して電子部品の接続を確実に行えるよにした配線基板の製造方法を提供する。【解決手段】　絶縁材料で形成された基板と、前記基板に形成されたビアホールと、前記基板の表面において前記ビアホールの開口部周囲に形成されたビアランドとを有する配線基板の製造方法において、（ａ）前記ビアホールが形成された前記基板の変形を測定する工程と、（ｂ）前記（ａ）の工程で測定された前記基板の変形に基づいて、前記ビアランドをパターニングすべき位置を算出する工程と、（ｃ）前記（ｂ）の工程での算出値に基づき、前記ビアランドを、位置を補正してパターニングする工程と、を有するようにした。

Description

明細書

配線基板の製造方法

技術分野

[0001] 本発明は、 LSIのフリップ実装などに対応した配線基板の製造方法に係わり、特に高密度配線を可能とした配線基板の製造方法に関する。

背景技術

[0002] 従来の配線基板の製造方法では、ァライメント用ビアホールを基準として導電層に形成する配線パターン層の寸法補正値を求め、この寸法補正値を用いて外パターン層を形成している（例えば、特許文献 1)。

[0003] また基材上のマーク間距離を測定し測定データとして保持する測定工程と、前記測定データに基づいて新たなパターンの描画位置に関する描画データを算出する描画データ算出工程とを備えたパターン形成方法がある (例えば、特許文献 2)。

[0004] また内層基板のコア材における任意のパターン位置あるいは任意の基準位置を測定し、前記測定値と基準値との変化量を演算し補正した寸法に対応したデータに基づき、外層基板のプリプレダ材におけるビアホールを加工する製造方法もある（例えば、特許文献 3)。

[0005] さらには、ターゲットマークを撮影することによって得られた画像データを基に前記 LSI搭載エリアと前記ターゲットマークの位置座標を算出し、算出した位置座標と、個々の LSI搭載エリアと薄膜パターンをァライメントする為のターゲットマークに対応する設計位置座標に所定の演算処理を施すことにより、ァライメントに必要な補正量（回転角度及び平行移動量)を算出し、算出した前記補正量に基づいて前記薄膜バターンを露光する為に必要な露光データを変換するようにしたものもある（例えば、特許文献 4)。

[0006] なお、描画装置としては、個々の被描画体の寸法変動に対して適正なスケーリング補正処理を施し得ると共にそのスケーリング補正処理をラスタデータの一画素以下の単位で行うことにより、被描画体の寸法変動に拘らず、高精度でのパターンの描画が可能としたものがある（例えば、特許文献 5)。特許文献 1：特開 2000— 223833号公報 (第 1頁）

特許文献 2：特開 2004- 272167号公報 (第 3頁）

特許文献 3：特開 2002— 223078号公報 (第 2頁）

特許文献 4：特開平 10— 186683号公報 (第 2頁）

特許文献 5 :特開平 9 323180号公報 (第 1頁、第 18頁）

発明の開示

発明が解決しょうとする課題

[0007] 小型でありながら多機能を要求される電子製品の分野においては、今後とも配線数の増大が見込まれるため、配線基板の小型化および集積ィ匕を推進するには、隣接するパターン線間のピッチ寸法を狭くした高密度配線とすることが有効である。

[0008] しかし、配線基板は、製造工程としてめつき処理などを行うため、基板を形成する榭脂層の伸縮により全体の寸法変化が大きい。このため、あら力じめ上下の配線層に形成されたビアランドの径寸法を、層間絶縁層に形成されたビアホールの径寸法よりも大きく形成しておく必要がある。そうでなければ、ビルドアップ法などを用いて配線層を重ねて行ったときに、基板変形後の前記ビアランドと前記ビアホール内の導電部とが接続が行われな、不良品が製造されてしまうからである。

[0009] このため、層間絶縁層のビアホール内に形成された導電部の径寸法と、配線層の接続部であるビアランド部の径寸法との関係は、それらを形成するプロセスでの、温度履歴、湿度履歴、研磨、位置決め、搬送などの外力による変形を吸収できるだけの余裕を持った大きさとなっていた。昨今の先端的な例としては、ビアホール径 75 mに対してビアランド径 250 μ mのものが存在する。

[0010] このように、ビアランドの径寸法はビアホールの径寸法の 3倍以上必要とされている。よって、前記ビアランドのためのスペースを配線層に確保すると、配線層に形成するパターン線間のピッチ寸法を狭くすることができない。すなわち、従来の製法では、配線基板の高密度配線ィ匕に限界があるという問題があった。

[0011] また配線基板には ICなどの電子部品が取り付けられるが、配線基板自体が変形することがあっても、電子部品の外形寸法や電極のピッチ間隔は変形することはな、。このため、電子部品の実装領域の寸法および前記電極と接続される接続ランドのピツチ寸法は、配線基板の変形如何にかかわらず、所定の寸法を確保する必要がある

[0012] 本発明は上記従来の課題を解決するためのものであり、高密度配線を実現できるようにした配線基板の製造方法を提供することを目的として!/ヽる。

[0013] また本発明は、配線基板の変形如何にかかわらず、所定の実装領域と接続ランドのピッチ寸法を確保して電子部品の接続を確実に行えるよにした配線基板の製造方法を提供することを目的として!、る。

課題を解決するための手段

[0014] 本発明は、絶縁材料で形成された基板と、前記基板に形成されたビアホールと、前記基板の表面にお、て前記ビアホールの開口部周囲に形成されたビアランドとを有する配線基板の製造方法にお!ヽて、

(a)前記ビアホールが形成された前記基板の変形を測定する工程と、

(b)前記 (a)の工程で測定された前記基板の変形に基づ、て、前記ビアランドをパターニングすべき位置を算出する工程と、

(c)前記 (b)の工程での算出値に基づき、前記ビアランドを、位置を補正してパターユングする工程と、

を有することを特徴とするものである。

[0015] 上記発明では、前記基板の変形を測定し、変形後の基板の形状に合わせてビアランドを形成するようにした。そのため、適正な位置に適正な大きさからなるビアランドを配置できる。

[0016] また前記 (b)の工程では、前記ビアランドをパターユングすべき位置を算出するとともに、前記基板の表面に形成される配線パターンをパターユングすべき位置を算出し、前記 (c)の工程では、前記 (b)の工程での算出値に基づいて、前記ビアランドと前記配線パターンの双方を、位置を補正してパターユングすることが好ま、。

[0017] 上記手段では、ビアホールの径寸法に対しビアランドの径寸法が必要以上に過大となることを防止することができる。よって、その分だけより小さい面積に配線を配置することができる。

[0018] さらに、前記基板に複数の測定基準を設け、前記 (a)の工程では、複数の前記測定基準の位置を検出して、前記基板の変形を測定することが好ましヽ。

[0019] 上記手段では、縦横の変形の度合いが均一でない、あるいは部分ごとに変形の度合!、が異なるなどの基板であっても、適正なビアランド及び配線パターンをパター- ングすることができる。

[0020] さらには、前記 (c)の工程の後に、

(d)前記基板の少なくとも一方の表面に、絶縁材料で形成された第 2の基板を重ねる工程と、

(e)前記 (d)の工程の後に、前記基板と前記第 2の基板との積層体の変形を測定する工程と、

(f)前記 (e)の工程で測定された前記積層体の変形に基づ、て、前記第 2の基板に形成すべき第 2のビアホールの位置を算出する工程と、

(g)前記 (f)の工程での算出値に基づいて、前記第 2の基板に、前記第 2のビアホールを、位置を補正して形成する工程と、

(h)前記第 2の基板の表面に、前記第 2のビアホールの開口部周囲に位置する第 2 のビアランド、および第 2の配線パターンをパターユングする工程と、

を有するものが好ましい。

[0021] 上記手段では、積層体力もなる多層構造の配線基板とした場合であっても、変形後の積層体に第 2のビアホール、第 2のビアランドおよび第 2の配線パターンを適正な位置に適正な大きさで形成することができる。

[0022] 上記において、前記 (a)の工程における前記基板の変形の測定と、前記 (e)のェ程における前記積層体の変形の測定は、共に前記基板に設けられた共通の測定基準に基づ、て行われるものが好まし、。

[0023] 上記手段では、工程毎に測定基準を設ける必要が無ぐ共通の測定基準に基づいて積層体の変形を測定できるため、より配線密度を高めることができる。

[0024] また、前記 (h)の工程では、前記 (e)の工程で測定された変形に基づ、て、前記第

2のビアランドをパターユングすべき位置を算出し、その算出値に基づいて、前記第

2のビアランドを、位置を補正してパターユングすることが好まし、。

[0025] 上記手段では、第 2のビアホールの径寸法に対し第 2のビアランドの径寸法が必要以上に過大となることを防止することができる。よって、その分だけより小さい面積に配線を配置することができる。

[0026] また、前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、

(i)前記 (h)の工程と同時にまたはその前後の工程で、前記実装領域に、前記第 2 の配線パターンに導通し且つ前記電子部品の電極が固定される接続ランドを形成する工程を有し、

前記 (i)の工程では、前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、電子部品の寸法に応じて予め決められた規定間隔で形成することが好まし、。

[0027] 上記手段では、基板の変形にあわせて接続ランドの寸法が変化してしまわず、予め決められた間隔で形成するため、電子部品などを実装領域に実装することができ、また電子部品の電極と接続ランドとの間の個々の導通接続を確実に行うことができる。

[0028] また、前記 (e)の工程で測定された前記積層体の変形に基づ、て、前記実装領域を配置すべき位置を算出し、

前記 (i)の工程では、その算出値に基づいて前記実装領域の位置を補正し、しかも前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、前記規定間隔となるようにパターユングすることが好ま、。

[0029] 上記手段では、基板の変形にあわせて実装領域の位置は補正しながら、接続ランドの寸法は変化させずに予め決められた間隔で形成するため、電子部品などを確実に実装領域に実装することができ、また電子部品の電極と接続ランドとの間の個々の導通接続を確実に行うことができる。

[0030] また本発明は、絶縁材料で形成された第 1の基板と、前記第 1の基板の表面に形成された第 1の配線パターンと、前記第 1の基板の少なくとも一方の表面に重ねられて絶縁材料で形成された第 2の基板と、前記第 2の基板の表面に形成された第 2の配線パターンと、前記第 2の基板に形成されて、前記第 1の配線パターンと前記第 2 の配線パターンとを導通させるビアホールとが形成された配線基板の製造方法において、

(j)前記第 1の基板と前記第 2の基板との積層体の変形を測定する工程と、 (k)前記 (j)の工程で測定された前記積層体の変形に基づ!/、て、前記ビアホールを形成すべき位置を算出する工程と、

(1)前記 (k)の工程での算出値に基づき、前記第 2の基板に、前記ビアホールを、位置を補正して形成する工程と、

を有することを特徴とするものである。

[0031] 上記発明では、第 1の基板と第 2の基板力なる積層体が変形しても、第 2の基板上の適正な位置にビアホールを形成することができる。

[0032] 上記において、

(m)前記 (1)の工程の前または後に、前記第 2の基板の表面で前記ビアホールの開口部の周隨こ位置するビアランドを形成する工程を有しており、

前記 (m)の工程では、前記 (j)の工程で測定された変形に基づいて、前記ビアランドをパターユングすべき位置を算出し、その算出値に基づいて、前記ビアランドを、位置を補正してパターユングすることが好まし、。

[0033] 上記手段では、第 2の基板上に適正な位置に適正な大きさのビアランドを形成することができる。このため、第 2の基板における実装密度を高めることができる。

[0034] 前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、

(n)前記 (1)の工程と同時にまたはその前後の工程で、前記実装領域に、前記第 2 の配線パターンに導通し且つ前記電子部品の電極が固定される接続ランドを形成する工程を有し、

前記 (n)の工程では、前記接続ランドを、前記積層体の変形如何にかかわらず、電子部品の寸法に応じて予め決められた規定間隔でパターユングすることが好ましい。

[0035] 上記手段では、基板の変形如何に力かわらず、実装領域内に形成された接続ランドに電子部品の電極を確実に導通接続させることができる。

[0036] さらには、前記 (j)の工程で測定された前記積層体の変形に基づいて、前記実装領域を配置すべき位置を算出し、前記 (n)の工程では、その算出値に基づいて、前記実装領域の位置を補正し、しかも前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、前記規定間隔となるようにパターユングすることが好ましい。

[0037] 上記手段では、基板の変形如何に力かわらず、基板上に電子部品の実装領域を ½保することができる。

[0038] また本発明は、単層または多層に形成された基板の表面に、電子部品が設置される実装領域と、前記実装領域に位置して前記電子部品の電極が固定される接続ランドと、前記接続ランドに接続する配線パターンとが形成されてヽる配線基板を製造する方法において、

(o)前記基板の変形を測定する工程と、

(P)前記 (o)の工程で測定された変形に基づ!/、て、前記実装領域を配置すべき位置を算出する工程と、

(q)前記 (P)の工程で算出された算出値に基づ、て、前記実装領域の配置位置を補正し、しかも前記接続ランドの間隔が、前記基板の変形の如何にかかわらず、前記電子部品の寸法に応じた規定間隔となるように、前記接続ランドおよび前記配線バターンをパター-ングすることを特徴とするものである。

[0039] 上記発明では、基板の変形如何にかかわらず、単層または多層のいずれの配線基板上に電子部品の実装領域を確保することができる。し力も、実装領域内に形成された接続ランドと電子部品の電極とを確実に導通接続させることができる。

[0040] 前記基板にはビアホールが形成されており、（p)の工程での算出値に基づいて、前記基板の表面に、前記ビアホールの開口部周囲に位置するビアランドを、位置を補正してパターユングするものである。

[0041] 上記の各発明にお、ては、前記パターニングは、

基板の表面の導電層を覆うレジスト層を形成する工程と、

前記レジスト層に、所定のパターンを描画するように光を照射して、前記レジスト層を感光させる工程と、

現像により所定のパターンを残して前記レジスト層を除去する工程と、

レジスト層を除去することで現れた前記導電層を、エッチングで除去する工程と、を有するもので形成されるものである。

[0042] 上記手段では、基板の変形如何にかかわらず、迅速且つ正確なパターンで配線パターンやビアランドを形成することができる。

[0043] またその都度基板の変形に合わせた露光用のマスクを形成する必要がないため、製造コストを低廉ィ匕することができる。

発明の効果

[0044] 本発明の配線基板の製造方法では、高密度配線を実現可能とした配線基板の製造方法を提供することができる。

[0045] また配線基板の変形の如何にかかわらず、所定の実装領域と接続ランドのピッチ寸法を確保して電子部品の接続を確実に行える配線基板の製造方法を提供する。発明を実施するための最良の形態

[0046] 図 1は本発明の製造方法を用いて製造される配線基板の概略を示す平面図、図 2 は本発明の実施の形態としての配線基板の製造方法を示す工程図である。図 3Aないし図 3Jは本発明の配線基板の各工程における断面図である。なお、図 1では配線ノターンを省略して示している。また図 3 Aないし図 3Jでは基準穴（測定基準） 3を省略している。

[0047] 図 1に示すように、配線基板 1は多数のビアホール 2、基板 1の周縁部に形成された複数の基準穴 (測定基準） 3を有している。また基板 1の表面には、抵抗やコンデンサなどのチップ部品 4Aや LSIチップ部品 4Bなど多数の電子部品 4が設けられている。

[0048] まず、単層構造力なる配線基板 1の製造方法について、図 2の工程図及び図 3A ないし図 3Fの基板の断面図を参照しつつ説明する。

[0049] まず、図 3Aでは、絶縁性のフィルムなどからなる基材 11の両面に、例えば 18 μ m の銅箔 12, 12が薄膜形成された第 1の基板 10が用意される。

[0050] 次に図 3Bでは、第 1の基板 10の両面を全面エッチングすることにより、前記銅箔 1 2, 12の膜厚寸法を約半分の 9 m程度に薄くする。なお、当初より前記銅箔 12, 1 2の膜厚寸法が 9 m程度である場合には、前記工程 2は不要となる場合もある。

[0051] 図 3Cでは、所定の基準データに基づいて、第 1の基板 10上の所定の位置に貫通孔力なる複数の第 1ビアホール 2Aと基準穴 (測定基準) 3 (図 1参照)などの孔をそれぞれ所定の穴径で穿設する。なお、前記孔の穿設は、例えば NCドリルや NCパンチヤなどの NC工作装置を用いることによって行われる。

[0052] 図 3Dでは、第 1ビアホール 2A内にそれぞれ導電部 2aを形成する導電化処理を施される。さらに第 1の基板 10の両面 (銅箔 12, 12の表面）に電解めつき法を用いて銅めっき処理することにより、導電層 15が形成される。

[0053] 図 3Eでは、第 1の基板 10の両面にレジスト層 16A, 16Bが形成される。そして、各基準穴 3に対応するレジスト層 16A, 16Bの一部が部分的に除去され、前記複数の基準穴 3のみが露出させられる（図示せず)。前記複数の基準穴 3の露出は、例えば有機溶剤などを用いて前記レジスト層 16A, 16Bを部分的に拭き取ることにより行われる。

[0054] ここで、前記第 1の基板 10を形成する基材 11は吸水率が高い。このため、製造ェ程中に前記有機溶剤や水分等を吸収すると、特に第 1の基板 10の縦横の寸法が変形することがある。さらに、吸収した水分等が乾燥する際や、製造工程中の熱によつても基板 10の縦横の寸法が変形することがある。

[0055] このため、本発明に配線基板の製造方法では、（a)工程として前記第 1の基板 10 の変形の測定が行われる (第 1の測定)。

[0056] 前記 (a)工程における第 1の基板 10の変形の測定は、例えば画像取得装置など用いることにより行うことができる。すなわち、前記第 1の基板 10の表面を平面的に撮影し、このときの撮影データ力前記基準穴 3および第 1ビアホール 2Aの位置、前記基準穴 3間の距離および角度などを測定し、第 1の測定データが生成される。

[0057] 次に、 (b)工程として、前記第 1の測定データと前記第 1の基板 10の元となる基準データとの比較が行われ、前記基準データに対する第 1の基板 10の変形量が算出される。そして、このときの変形に基づいて、変形後の第 1の基板 10の表面に形成されるべき第 1の配線パターン 15aのパターユング位置および第 1ビアランド 15bのパタ一ユング位置などが算出される。

[0058] 次に、 (c)工程では、前記 (b)工程での算出値に基づいて補正された第 1ビアランド 15bが前記第 1の基板 10上にパターユングされる。このとき同時に、前記算出値に基づいて補正された第 1の配線パターン 15aも第 1の基板 10の表面、さらには裏面にパター-ングされる。

[0059] より具体的には、（c)工程では、前記 (b)工程で算出された算出値に基づいて、基準となる露光パターン (基準露光パターン)の補正を行う。そして、補正後の露光バターンを用いて、前記レジスト層 16A, 16Bに対する露光を行う。前記露光は、例えば紫外線をレジスト層に直接照射して高速で描画して感光させるレーザー描画装置を用いて行うことができる。本願では、前記レーザー描画装置を用いて、前記レジスト層

16 A, 16Bに対し補正後の露光パターンを直接描画して感光させる。

[0060] そして、第 1の基板 10の両面のレジスト層 16A, 16Bが現像され、さらに前記導電層 15に対するウエットエッチングが行われる。

[0061] これにより、図 3Fに示すように、前記第 1の基板 10の両面に第 1の配線パターン 15 aと第 1ビアランド 15bからなる配線層が形成される。

[0062] 上記においては、補正後の露光パターンを用いることにより、複数の第 1の配線パターン 15aを変形後の第 1の基板 10上の適正な位置に形成することができる。同時に、第 1ビアランド 15bを前記第 1ビアホール 2Aの開口部の周囲に適正な大きさで形成することができる。このため、従来のように第 1ビアランド 15bの径寸法力必要以上に過大に形成されることがない。例えば、第 1の配線パターン 15aの幅寸法を 25 m、隣り合う第 1の配線パターン 15a間のピッチ寸法を 50 m、第 1ビアホール 2Aの径寸法を 75 μ mとした場合、前記第 1ビアランド 15bの径寸法 φを 80 μ m程度とすることが可能である。

[0063] よって、従来（250 m程度）に比較して、前記第 1ビアランド 15bが占める面積を 1 Z3程度に小さくすることができる。よって、前記第 1の配線パターン 15aを、前記第 1 ビアランド 15bが占めていた面積の部分を用いて配線することが可能となる。よって、前記第 1の配線パターン 15aの本数を増やすこと、すなわち高密度配線ィ匕することができ、あるいは全体的な基板 1の小型化が可能となる。

[0064] 続いて、図 3Gないし図 3Jを用いて、多層の配線基板の製造方法について説明する。図 3Gないし図 3Jでは、前記第 1の基板 10の上に、第 2の基板 21を積層した積層体 1Aとして示している。

[0065] 図 3Gに示すように、（d)工程では、前記第 1層を形成する第 1の基板 10の一方の面 (例えば上面)側に第 2の基板 20Aが設置される。

[0066] 前記第 2の基板 20Aは、絶縁性のフィルムからなる基材 21とその一方の面のみに銅箔 22が形成されたものである。第 2の基板 20Aは、前記基材 21が前記第 1層を形成する第 1の基板 10に貼り付けられる。なお、図 3Gに示すように、前記第 1の基板 1 0の他方の面に前記第 2の基板 20Bを前記同様に貼り付けてもよい。

[0067] ただし、前記第 1の基板 10に形成された基準穴 (測定基準） 3は、第 2の基板 20A 又は第 2の基板 20Bの内部に隠れな、ようにすることが好ま、。

[0068] 例えば、前記第 1の基板 10が変形しても、前記基準穴 3を測定することができる程度の大穴又は切欠部を前記第 2の基板 20A, 20B上の対応部分に形成しておくことで対応できる。このようにすると、第 2の基板 20A, 20Bを第 1の基板 10の両面にそれぞれ貼り付けた後に変形が生じても、前記大穴は切欠部を通じてその内部に位置する基準穴 3を外部力測定することが可能である。

[0069] 前記第 2の基板 20A, 20Bは第 1の基板 10に固定される。例えば、前記基材 21を形成する絶縁性のフィルムが熱可塑性榭脂で形成されてヽる場合には、熱を加えて流動化させることにより、榭脂を第 1の基板 10の配線層上に広げる。そして、その後に冷却すると、前記第 2の基板 20A, 20Bを前記第 1の基板 10の両面にそれぞれ強固に固定することができる。これにより、前記第 2の基板 20A, 20Bが、前記第 1の基板 11の両面にそれぞれ固定された積層体 1Aが形成される。

[0070] 前記 (a)工程力も前記 (d)工程までの間では、現像処理、エッチング処理、さらには基板間の熱圧着処理 (加熱及び冷却)などを行っている。このため、前記積層体 1A は縦横方向の寸法が変形している可能性が高い。

[0071] そこで、次の (e)工程では、前記 (a)工程同様に、積層体 1Aの変形が測定される ( 第 2の測定)。なお、この（e)工程における測定は、前記第 2の基板 20A, 20Bに形成された前記大穴又は切欠部を通じて露出される前記基準穴 3を測定することにより行われる。

[0072] 前記 (e)工程における積層体 1Aの変形の測定についても、上記同様に画像取得装置によって行うことができる。すなわち、前記積層体 1Aの表面 (前記第 2の基板 20 A, 20Bの各表面）を平面的に撮影し、このときの撮影データ力も前記基準穴 3の位置、基準穴 3どうしの距離や角度などを測定し、第 2の測定データが生成される。

[0073] 次に、 (f)工程では、前記第 2の測定データと、第 2の基板 20A, 20Bの各表面に関する設計上の基準データとの比較が行われ、前記基準データに対する積層体 1A (第 1の基板 10と第 2の基板 20A, 20B)の変形量が算出される。そして、このときの変形に基づいて、変形後の積層体 1Aの表面に形成されるべき第 2ビアホール 2Bの位置、第 2の配線パターン 25aのパターユング位置および第 2ビアランド 25bのパタ一ユング位置などの算出が行われる。

[0074] また前記第 2の基板 20Aや第 2の基板 20B力前記積層体 1Aとしての最上層（または表層）である場合には、前記電子部品 4が前記第 2の基板 20A, 20B上に取り付けられることになる。このため、この場合には、前記 (f)工程では前記電子部品 4を実装するための領域 (実装領域）についても一緒に算出される。すなわち、前記変形に基づいて、変形後の積層体 1Aの表面に前記電子部品 4の実装領域を配置すべき位置が算出される。

[0075] 例えば、図 4に示すように、電子部品 4の積層体 1Aの表面における実装領域を 31 、前記実装領域 31の基点（中心点)を 32とする。また実装領域 31内に設けられる複数の接続ランドを 33とする。

[0076] 前記のように積層体 1Aが変形することがあっても、電子部品 4自体は変形することはない。このため前記電子部品 4が取り付けられる積層体 1A上の実装領域 31の縦寸法 Lおよび横寸法 Wは、変形の如何にかかわらず、電子部品 4の規格により定められた規定寸法でなければならな、。

[0077] ただし、前記実装領域 31の積層体 1A上における位置は、前記積層体 1Aの変形に応じて補正する必要がある。すなわち、前記基点 32については積層体 1Aの変形に応じて補正するが、補正後の位置での実装領域 31の縦横寸法 L, Wは前記基点 32を中心とする所定の規定寸法が確保されて、る。

[0078] また縦横方向において隣り合う接続ランド 33の間隔 PI, P2は、積層体 1Aの変形如何にかかわらず、電子部品 4に応じて予め定められている規定間隔で形成されている。このため、電子部品 4を変形後の実装領域 31に実装することができる。さらには、実装後の電子部品 4の電極 4bと前記接続ランド 33とを確実に導通接続させることが可能である。

[0079] 次に、（g)工程では、図 3Hに示すように、第 2ビアホール 2Bが前記算出値に基づいて変形後の積層体 1A上の適正な位置に形成される。そして、図 31では、前記第 2 ビアホール 2B内にそれぞれ導電部 2bを形成する導電化処理が施される。また電解めっき法を用いて銅めつき処理することにより、積層体 1Aの表面に導電層 25が形成される。

[0080] そして、次の (h)工程では、図 3Jに示すように、前記算出値に基づいて補正後の第 2の配線パターン 25aおよび第 2ビアランド 25bが、前記積層体 1Aの表面にパター- ングされる。このとき、前記第 2の配線パターン 25aおよび前記第 2ビアランド 25bは、前記実装領域 31 (図 4参照）を迂回するようにして配線される。

[0081] 次の (i)工程では、前記複数の接続ランド 33 (図 4参照）が、前記所定の規定間隔 P 1, P2で補正後の前記実装領域 31に対してパターユングされる。前記 (i)工程において、接続ランド 33をパターユングするときに、前記接続ランド 33と前記第 2の配線ノターン 25aとの対応部分が導通接続される。これにより、多層構造からなる配線基板が完成する（図 3J参照)。

[0082] なお、前記 (i)工程は前記のように (h)工程の後工程として行うものであってもよし、あるいは前工程として行つてもよい。さらには前記 (h)工程と (i)工程とを同時に行うものであってよい。前工程として行う場合、すなわち最初に接続ランド 33を形成し、次に第 2の配線パターン 25aを形成する場合には、第 2の配線パターン 25aをパター- ングする際に前記接続ランド 33と第 2の配線パターン 25aとの対応部分が接続される。また同時に行うものにあっては、前記接続ランド 33と第 2の配線パターン 25aとの対応部分は同時に接続される。

[0083] 前記 (h)工程及び前記 (i)工程におけるパターユングは、上記同様の工程で行うことができる。すなわち、積層体 1Aの表面に形成された前記導電層 25, 25の面上にレジスト層を形成する。次に、前記 (e)工程で算出された算出値に基づいて補正された露光パターンを用いて、前記レジスト層に対する露光を行う。前記露光は上記同様にレーザー描画装置で紫外線をレジスト層に直接照射して高速で描画して感光させることにより行うことができる。そして、感光後に現像して力前記レジスト層を除去し、さらに導電層 25に対するウエットエッチングを行う。これにより、積層体 1Aの表面に補正後の第 2の配線パターン 25aおよび補正後の第 2ビアランド 25bをパターユングすることができる。

[0084] また、さらに多層の構造力もなる配線基板を得るには、図 3Jに示す積層体 1Aの少なくとも一方の表面に対し、前記 (d)工程ないし (h)工程を上記同様に繰り返せばよい。そして、前記 (i)工程は、上記同様に最終的に出来上がった多層構造の積層体

1 Aの表面に対して行えばよ!/、。

[0085] なお、配線基板 1では、接続ランド 33などを除き、前記第 2の配線パターン 25aや第 2ビアランド 25bが露出されることを避ける必要がある。このため、配線基板 1の表面にはソルダーレジスト層が形成されるのが一般的である。

[0086] しかし、ソルダーレジスト層を、接続ランド 33などを避け、露出させる必要がない部分だけを覆うように塗布することは困難である。そこで、ソルダーレジスト層を形成する場合にも、上記同様の方法を用いることにより、不用な部分を避けて必要な部分だけを配線基板 1の表面に露出させることが可能となる。

[0087] 次に、上記において用いられる補正方法について詳述する。

露光パターンの補正は、例えば基準データ力なる座標系を、算出値に基づく変形後の座標系に変換することにより行うことができる。

[0088] 以下においては、図 5Aを基準データに基づく設計上の基準座標系 Dとし、図 5Bを変形後の変換座標系 Mとして概念的に説明する。

[0089] なお、変形後の変換座標系 Mは、前記 (a)工程や (e)工程力も得られた複数の基準穴 3に関する算出値に基づき形成される。

[0090] なお、上記座標系は小領域ごと、例えば図 1に示すように 4つの基準穴 (測定基準）

3間を結ぶ仮想線 Lで囲まれる小領域 Al, A2, A3, 4ごとに区切って座標系を形成するようにすることが好ま、。このようにすると変形後の基板 1により近づけた変換座標系 Mを得ることができるため、補正の精度を高めることが可能となる。

[0091] 電子部品 4の基点 4aが、例えば図 5Aに示す基準座標系 Dの位置 D (7, 6)から、図 5Bに示す変形後の変換座標系 Mでも位置 M (7, 6)に補正される。そして、変換座標系 M上の基点 4aを中心に、電子部品 4の実装領域 31が変形前と同じ寸法で確保される。

[0092] なお、複数の第 2ビアホール 2Bの形成位置、さらには前記第 2の配線パターン 25a や第 2ビアランド 25bなどについても、前記同様の方法により変換座標系 M上に変換される。 [0093] このように、変換座標系 Mを用いることにより、電子部品、ビアホール、ビアランド、あるいは配線パターンなどを変形後の基板上の適正な位置に再配置することができる。

[0094] 上記実施の形態においては、第 1の基板 10を全面エッチングした後に、第 1ビアホール 2Aと基準穴 3を形成し、その後に導電ィ匕処理及び電解めつき法を用いることにより、第 1ビアホール 2Aの内壁に導電部 2aを形成するようにした力本発明はこれに限られるもではない。

[0095] 例えば図 6Aないし図 6Cに示すように、用意した第 1の基板 10に、最初にレーザードリル等で第 1ビアホール 2Aと基準穴 3を形成し、その後に無電解めつき法により前記第 1ビアホール 2Aの内壁に導電部 2aを形成し、且つ第 1の基板 11の表面に導電層を形成するようにしてもょヽ。

[0096] また上記実施の形態では、測定基準の一例として基板に開けた基準穴 3を用いた場合について説明したが、本発明はこれに限られるものではなぐ例えば基板上に印刷した十字マークなどその他の測定基準であってもよい。また前記測定基準は、このように積極的に形成したものである必要はなぐ前記第 1の基板 10の四隅 (エッジ）部分そのものを利用するものであってもよい。

図面の簡単な説明

[0097] [図 1]本発明の製造方法を用いて製造される配線基板を示す平面図、

[図 2]本発明の実施の形態としての配線基板の製造方法を示す工程図、

[図 3A]本発明の配線基板の製造方法の一工程としての第 1の基板の断面図、

[図 3B]図 3Aに続く工程として、全面エッチング工程を示す第 1の基板の断面図、 [図 3C]図 3Bに続く工程として、ビアホールの穿設工程を示す第 1の基板の断面図、 [図 3D]図 3Cに続く工程として、導電層を形成する工程を示す第 1の基板の断面図、 [図 3E]図 3Dに続く工程として、レジスト層を形成した工程を示す第 1の基板の断面図

[図 3F]図 3Eに続く工程として、配線層が形成される工程を示す第 1の基板の断面図圆 3G]図 3Fに続く工程として、第 1の基板の両面に第 2の基板を設けた状態を示す配線基板の断面図、

[図 3H]図 3Gに続く工程として、第 2の基板にビアホールを穿設する工程を示す配線基板の断面図、

[図 31]図 3Hに続く工程として、導電層を形成する工程を示す配線基板の断面図、 [図 3J]図 3Jに続く工程として、第 2の基板の表面に配線層が形成される工程を示す配線基板の断面図、

[図 4]Aは配線基板上の実装領域を示す断面図、 Bは配線基板上の実装領域を示す平面図、

[図 5A]補正方法を概念的に示すものとして、設計上の基準データに基づく基準座標系 Dを示す説明図、

[図 5B]補正方法を概念的に示すものとして、変形後の変換座標系 Dを示す説明図、 [図 6A]他の実施の形態として、配線基板の製造方法の一工程としての第 1の基板の断面図、

[図 6B]図 6Aに続く工程として、ビアホールと基準穴の穿設工程を示す第 1の基板の断面図、

[図 6C]図 6Bに続く工程として、ビアホールの内壁に導電部を形成し、且つ第 1の基板の表面に導電層を形成する工程を示す第 1の基板の断面図、

符号の説明

1 配線基板

1A 積層体

2 ビアホーノレ

2A 第 1ビアホール

2B 第 2ビアホーノレ

2a, 2b 導電部

3 基準穴 (測定基準）

4A チップ部品（電子部品）

4B LSIチップ部品（電子部品）

10 第 1の基板基材

銅箔

導電層

a 第 1の配線パターンb 第 1ビアランドA, 16B レジスト層A, 20B 第 2の基板基材

銅箔

導電層

a 第 2の配線パターンb 第 2ビアランド実装領域

基点

接続ランド、

Claims

請求の範囲

[1] 絶縁材料で形成された基板と、前記基板に形成されたビアホールと、前記基板の表面において前記ビアホールの開口部周囲に形成されたビアランドとを有する配線基板の製造方法において、

を有することを特徴とする配線基板の製造方法。

[2] 前記 (b)の工程では、前記ビアランドをパターユングすべき位置を算出するとともに、前記基板の表面に形成される配線パターンをパターユングすべき位置を算出し、前記 (c)の工程では、前記 (b)の工程での算出値に基づいて、前記ビアランドと前記配線パターンの双方を、位置を補正してパターユングする請求項 1記載の配線基板の製造方法。

[3] 前記基板に複数の測定基準を設け、前記 (a)の工程では、複数の前記測定基準の位置を検出して、前記基板の変形を測定する請求項 1記載の配線基板の製造方法

[4] 前記 (c)の工程の後に、

(h)前記第 2の基板の表面に、前記第 2のビアホールの開口部周囲に位置する第 2 のビアランド、および第 2の配線パターンをパターユングする工程と、を有する請求項 1記載の配線基板の製造方法。

[5] 前記 (a)の工程における前記基板の変形の測定と、前記 (e)の工程における前記積層体の変形の測定は、共に前記基板に設けられた共通の測定基準に基づいて行われる請求項 4記載の配線基板の製造方法。

[6] 前記 (h)の工程では、前記 (e)の工程で測定された変形に基づ、て、前記第 2のビァランドをパターユングすべき位置を算出し、その算出値に基づいて、前記第 2のビァランドを、位置を補正してパターユングする請求項 4記載の配線基板の製造方法。

[7] 前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、

前記 (i)の工程では、前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、電子部品の寸法に応じて予め決められた規定間隔で形成する請求項 4記載の配線基板の製造方法。

[8] 前記 (e)の工程で測定された前記積層体の変形に基づ!/、て、前記実装領域を配置すべき位置を算出し、

前記 (i)の工程では、その算出値に基づいて前記実装領域の位置を補正し、しかも前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、前記規定間隔となるようにパターユングする請求項 7記載の配線基板の製造方法。

[9] 絶縁材料で形成された第 1の基板と、前記第 1の基板の表面に形成された第 1の配線パターンと、前記第 1の基板の少なくとも一方の表面に重ねられて絶縁材料で形成された第 2の基板と、前記第 2の基板の表面に形成された第 2の配線パターンと、前記第 2の基板に形成されて、前記第 1の配線パターンと前記第 2の配線パターンとを導通させるビアホールとが形成された配線基板の製造方法において、

(j)前記第 1の基板と前記第 2の基板との積層体の変形を測定する工程と、 (k)前記 (j)の工程で測定された前記積層体の変形に基づ!/、て、前記ビアホールを形成すべき位置を算出する工程と、 (1)前記 (k)の工程での算出値に基づき、前記第 2の基板に、前記ビアホールを、位置を補正して形成する工程と、

を有することを特徴とする配線基板の製造方法。

[10] (m)前記 (1)の工程の前または後に、前記第 2の基板の表面で前記ビアホールの開口部の周隨こ位置するビアランドを形成する工程を有しており、

前記 (m)の工程では、前記 (j)の工程で測定された変形に基づいて、前記ビアランドをパターユングすべき位置を算出し、その算出値に基づいて、前記ビアランドを、位置を補正してパターユングする請求項 9記載の配線基板の製造方法。

[11] 前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、

前記 (n)の工程では、前記接続ランドを、前記積層体の変形如何にかかわらず、電子部品の寸法に応じて予め決められた規定間隔でパターニングする請求項 9記載の配線基板の製造方法。

[12] 前記 (j)の工程で測定された前記積層体の変形に基づ!/、て、前記実装領域を配置すべき位置を算出し、前記 (n)の工程では、その算出値に基づいて、前記実装領域の位置を補正し、し力も前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、前記規定間隔となるようにパターユングする請求項 11記載の配線基板の製造方法。

[13] 単層または多層に形成された基板の表面に、電子部品が設置される実装領域と、前記実装領域に位置して前記電子部品の電極が固定される接続ランドと、前記接続ランドに接続する配線パターンとが形成されてヽる配線基板を製造する方法にぉヽて、

(o)前記基板の変形を測定する工程と、

(q)前記 (P)の工程で算出された算出値に基づ、て、前記実装領域の配置位置を補正し、しかも前記接続ランドの間隔が、前記基板の変形の如何にかかわらず、前記電子部品の寸法に応じた規定間隔となるように、前記接続ランドおよび前記配線バターンをパター-ングすることを特徴とする配線基板の製造方法。

[14] 前記基板にはビアホールが形成されており、（p)の工程での算出値に基づいて、前記基板の表面に、前記ビアホールの開口部周囲に位置するビアランドを、位置を補正してパターユングする請求項 13記載の配線基板の製造方法。

[15] 前記パターニングは、

基板の表面の導電層を覆うレジスト層を形成する工程と、

レジスト層を除去することで現れた前記導電層を、エッチングで除去する工程と、を有する請求項 1または 9または 13のいずれかに記載の配線基板の製造方法。