WO2007125791A1 - 配線基板の製造方法 - Google Patents
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Definitions
- the present invention relates to a method of manufacturing a wiring board that supports flip mounting of LSI, and more particularly to a method of manufacturing a wiring board that enables high-density wiring.
- a dimension correction value of a wiring pattern layer formed on a conductive layer is obtained with reference to a via hole for alignment, and an outer pattern layer is formed using this dimension correction value (for example, Patent Document 1).
- a pattern comprising a measurement step of measuring a distance between marks on a substrate and holding it as measurement data, and a drawing data calculation step of calculating drawing data relating to a drawing position of a new pattern based on the measurement data
- a formation method for example, Patent Document 2.
- an arbitrary pattern position or an arbitrary reference position in the core material of the inner layer substrate is measured, and an outer layer substrate is calculated based on data corresponding to a dimension obtained by calculating and correcting a change amount between the measured value and the reference value.
- a manufacturing method for processing a via hole in a pre-preda material for example, Patent Document 3).
- the LSI mounting area and the position coordinates of the target mark are calculated based on the image data obtained by photographing the target mark, and the calculated position coordinates, the individual LSI mounting area, and the thin film
- the correction amount rotation angle and parallel movement amount
- the calculated correction amount is In some cases, the exposure data necessary for exposing the thin film pattern is converted on the basis (for example, Patent Document 4).
- the drawing apparatus can perform appropriate scaling correction processing for dimensional fluctuations of individual drawing objects, and perform the scaling correction processing in units of one pixel or less of the raster data.
- the drawing apparatus can perform appropriate scaling correction processing for dimensional fluctuations of individual drawing objects, and perform the scaling correction processing in units of one pixel or less of the raster data.
- Patent Document 5 JP 2000-223833 A (1st page)
- Patent Document 2 JP-A-2004-272167 (Page 3)
- Patent Document 3 Japanese Patent Laid-Open No. 2002-223078 (Page 2)
- Patent Document 4 Japanese Patent Laid-Open No. 10-186683 (page 2)
- Patent Document 5 JP-A-9 323180 (Page 1, Page 18)
- the wiring substrate is subjected to a tacking process as a manufacturing process, the overall dimensional change is large due to expansion and contraction of the resin layer forming the substrate. Therefore, it is necessary to make the via land formed in the upper and lower wiring layers larger than the diameter of the via hole formed in the interlayer insulating layer. Otherwise, when the wiring layer is overlapped by using a build-up method or the like, the via land after the substrate deformation and the conductive portion in the via hole are not connected, and a defective product is manufactured. Because.
- the diameter of the via land is required to be at least three times the diameter of the via hole. Therefore, if a space for the via land is secured in the wiring layer, the pitch dimension between the pattern lines formed in the wiring layer cannot be reduced. That is, the conventional manufacturing method has a problem in that there is a limit to the high-density wiring area of the wiring board.
- the present invention is for solving the above-described conventional problems, and an object of the present invention is to provide a method of manufacturing a wiring board capable of realizing high-density wiring.
- the present invention also provides a method of manufacturing a wiring board that ensures the connection of electronic components by ensuring a predetermined mounting area and a pitch dimension between connection lands regardless of deformation of the wiring board. For the purpose of doing!
- the present invention provides a wiring having a substrate formed of an insulating material, a via hole formed in the substrate, and a via land formed around the opening of the via hole on the surface of the substrate. As for the manufacturing method of the substrate!
- step (b) calculating a position where the via land should be patterned based on the deformation of the substrate measured in the step (a);
- the deformation of the substrate is measured, and the via land is formed in accordance with the shape of the substrate after the deformation. For this reason, a via land having an appropriate size can be arranged at an appropriate position.
- step (b) the position where the via land should be patterned is calculated, and the position where the wiring pattern formed on the surface of the substrate should be patterned is calculated.
- step (b) it is preferable to pattern both the via land and the wiring pattern with the positions corrected based on the calculated value in the step (b).
- the wiring can be arranged in a smaller area by that amount.
- a plurality of measurement standards are provided on the substrate, and in the step (a), a plurality of the measurement standards are provided. It is preferable to measure the deformation of the substrate by detecting the position of the constant reference.
- the second via hole, the second via land, and the second wiring pattern are placed in appropriate positions in the laminated body after deformation. It can be formed with an appropriate size.
- the measurement of deformation of the substrate in the step (a) and the measurement of deformation of the laminate in the step (e) are both common measurement standards provided on the substrate. Based on the preferred ones.
- the first step is performed based on the deformation measured in the step (e).
- the diameter dimension of the second via land is required with respect to the diameter dimension of the second via hole. It can be prevented from becoming excessive as described above. Therefore, the wiring can be arranged in a smaller area by that amount.
- a mounting area in which electronic components are installed is set on the surface of the second substrate.
- the interval between the connection lands is formed at a predetermined interval that is predetermined according to the dimensions of the electronic component, regardless of the deformation of the laminate.
- connection land do not change in accordance with the deformation of the substrate, and the connection lands are formed at a predetermined interval, so that electronic components can be mounted in the mounting area. Individual conductive connections between the component electrodes and the connection lands can be ensured.
- the position of the mounting region is corrected based on the calculated value, and the pattern of the connection land is set to the specified interval regardless of deformation of the stacked body.
- the mounting area is corrected in accordance with the deformation of the board, and the dimensions of the connection land are not changed.
- individual conductive connections between the electrodes of the electronic component and the connection lands can be reliably performed.
- the present invention provides a first substrate formed of an insulating material, a first wiring pattern formed on a surface of the first substrate, and at least one surface of the first substrate.
- a second substrate overlaid with an insulating material; a second wiring pattern formed on a surface of the second substrate; and a first wiring pattern formed on the second substrate; In the method of manufacturing a wiring board in which a via hole for conducting the second wiring pattern is formed,
- a via hole can be formed at an appropriate position on the second substrate even when the first substrate and the laminate having the second substrate force are deformed.
- a position where the via land should be patterned is calculated based on the deformation measured in the step (j), and the via land is corrected based on the calculated value.
- a via land of an appropriate size can be formed at an appropriate position on the second substrate. For this reason, the mounting density in the second substrate can be increased.
- connection lands be patterned at a predetermined interval that is predetermined according to the dimensions of the electronic component, regardless of the deformation of the laminate.
- the electrodes of the electronic component can be reliably connected to the connection land formed in the mounting region regardless of the deformation of the substrate.
- the mounting region of the electronic component is formed on the substrate regardless of the deformation of the substrate. 1 ⁇ 2 can be kept.
- the present invention provides a mounting area in which an electronic component is installed on the surface of a substrate formed in a single layer or multiple layers, and a connection land in which the electrode of the electronic component is fixed in the mounting area. And a method of manufacturing a wiring board in which a wiring pattern connected to the connection land is formed,
- connection land interval is the same regardless of the deformation of the substrate.
- the connection land and the wiring pattern are patterned so as to have a specified interval according to the dimensions of the electronic component.
- a mounting region for electronic components can be secured on either a single-layer or multilayer wiring board regardless of the deformation of the substrate. Also, the connecting land formed in the mounting area and the electrode of the electronic component can be reliably connected to each other.
- a via hole is formed in the substrate, and the position of the via land located around the opening of the via hole is corrected on the surface of the substrate based on the calculated value in the step (p). And puttering.
- a step of removing the conductive layer that has appeared by removing the resist layer by etching is a step of removing the conductive layer that has appeared by removing the resist layer by etching.
- a wiring pattern and a via land can be formed with a quick and accurate pattern regardless of the deformation of the substrate.
- FIG. 1 is a plan view schematically showing a wiring board manufactured by using the manufacturing method of the present invention
- FIG. 2 is a process diagram showing the manufacturing method of the wiring board as an embodiment of the present invention
- FIG. 3A or FIG. 3J is a cross-sectional view in each process of the wiring board of the present invention.
- the wiring notches are omitted.
- the reference hole (measurement standard) 3 is omitted in FIGS. 3A to 3J.
- the wiring board 1 has a large number of via holes 2 and a plurality of reference holes (measurement standards) 3 formed in the peripheral portion of the substrate 1.
- the surface of the substrate 1 is provided with a large number of electronic parts 4 such as chip parts 4A such as resistors and capacitors and LSI chip parts 4B.
- a first substrate 10 is prepared in which, for example, 18 ⁇ m copper foils 12 and 12 are formed as thin films on both surfaces of a base material 11 made of an insulating film or the like.
- the thickness of the copper foils 12 and 12 is reduced to about half of 9 m by etching the entire surface of the first substrate 10. If the thickness of the copper foils 12, 12 is about 9 m from the beginning, the step 2 may not be necessary.
- a plurality of first via holes 2A and reference holes (measurement standards) 3 having through-hole forces at predetermined positions on the first substrate 10
- Each hole is drilled with a predetermined hole diameter.
- the hole is formed by using an NC machine tool such as an NC drill or an NC punch.
- a conductive process is performed to form conductive portions 2a in the first via holes 2A. Furthermore, both sides of the first substrate 10 (the surfaces of the copper foils 12 and 12) are made of copper using an electrolytic plating method. Conductive layer 15 is formed by plating.
- resist layers 16 A and 16 B are formed on both surfaces of the first substrate 10. Then, a part of the resist layers 16A and 16B corresponding to each reference hole 3 is partially removed, and only the plurality of reference holes 3 are exposed (not shown). The plurality of reference holes 3 are exposed by partially wiping the resist layers 16A and 16B using, for example, an organic solvent.
- the base material 11 forming the first substrate 10 has a high water absorption rate. Therefore, when the organic solvent, moisture, etc. are absorbed during the manufacturing process, the vertical and horizontal dimensions of the first substrate 10 may be deformed. Furthermore, the vertical and horizontal dimensions of the substrate 10 may be deformed when the absorbed moisture or the like is dried or by heat during the manufacturing process.
- the deformation of the first substrate 10 is measured as the step (a) (first measurement).
- the measurement of the deformation of the first substrate 10 in the step (a) can be performed by using, for example, an image acquisition device. That is, the surface of the first substrate 10 is photographed in a plane, and the photographing data force at this time measures the position of the reference hole 3 and the first via hole 2A, the distance and angle between the reference hole 3, and the like. First measurement data is generated.
- step (b) the first measurement data is compared with the reference data on which the first substrate 10 is based, and the amount of deformation of the first substrate 10 with respect to the reference data Is calculated. Based on the deformation at this time, the patterning position of the first wiring pattern 15a and the patterning position of the first via land 15b to be formed on the surface of the first substrate 10 after the deformation are calculated. .
- the first via land 15b corrected based on the calculated value in the step (b) is patterned on the first substrate 10.
- the first wiring pattern 15a corrected based on the calculated value is also patterned on the front surface and further on the back surface of the first substrate 10.
- step (c) the reference exposure pattern (reference exposure pattern) is corrected based on the calculated value calculated in step (b). Then, the resist layers 16A and 16B are exposed using the corrected exposure pattern.
- the exposure is, for example, It can be carried out using a laser drawing apparatus that directly irradiates the resist layer with ultraviolet rays to draw and sensitize it at a high speed. In the present application, using the laser drawing apparatus, the resist layer
- a corrected exposure pattern is directly drawn on 16 A and 16B to be exposed.
- the resist layers 16A and 16B on both surfaces of the first substrate 10 are developed, and wet etching is further performed on the conductive layer 15.
- a wiring layer composed of the first wiring pattern 15 a and the first via land 15 b is formed on both surfaces of the first substrate 10.
- FIGS. 3G to 3J a method for manufacturing a multilayer wiring board will be described with reference to FIGS. 3G to 3J.
- a laminated body 1A in which a second substrate 21 is laminated on the first substrate 10 is shown.
- a second substrate 20A is placed on one surface (eg, the upper surface) side of the first substrate 10 that forms the first layer.
- the second substrate 20A has a base 21 made of an insulating film and a copper foil 22 formed on only one surface thereof.
- the second substrate 20A is attached to the first substrate 10 on which the base material 21 forms the first layer.
- the first substrate 1 The second substrate 20B may be attached to the other surface of 0 in the same manner as described above.
- the reference hole (measurement standard) 3 formed in the first substrate 10 is hidden inside the second substrate 20A or the second substrate 20B.
- a large hole or notch that can measure the reference hole 3 is formed in a corresponding portion on the second substrate 20A, 20B. You can cope with it. In this way, even if deformation occurs after the second substrates 20A and 20B are attached to the both surfaces of the first substrate 10, the large hole will pass through the reference hole 3 located in the inside through the notch. External force can be measured.
- the second substrates 20A and 20B are fixed to the first substrate 10.
- the resin is applied to the wiring layer of the first substrate 10 by fluidizing by applying heat. Spread to. Then, after cooling, the second substrates 20A and 20B can be firmly fixed to both surfaces of the first substrate 10, respectively. As a result, a laminated body 1A in which the second substrates 20A and 20B are fixed to both surfaces of the first substrate 11 is formed.
- the deformation of the laminated body 1A is measured (second measurement) as in the step (a).
- the measurement in the step (e) is performed by measuring the reference hole 3 exposed through the large hole or notch formed in the second substrate 20A, 20B.
- Measurement of the deformation of the laminate 1A in the step (e) can also be performed by the image acquisition device in the same manner as described above. That is, the surface of the laminate 1A (the surfaces of the second substrates 20A and 20B) is photographed in a planar manner, and the photographing data force at this time is also the position of the reference hole 3, the distance between the reference holes 3, The angle is measured and second measurement data is generated.
- the second measurement data is compared with design reference data on each surface of the second substrates 20A and 20B, and a laminated body corresponding to the reference data is compared.
- the deformation amount of 1A (first substrate 10 and second substrates 20A, 20B) is calculated. And this time Based on the deformation, the position of the second via hole 2B to be formed on the surface of the laminated body 1A after deformation, the patterning position of the second wiring pattern 25a, and the patterning position of the second via land 25b are calculated. Is called.
- the electronic component 4 is the second substrate 20A, 20B. Will be mounted on top.
- the area for mounting the electronic component 4 is also calculated. That is, based on the deformation, a position where the mounting region of the electronic component 4 should be arranged on the surface of the laminated body 1A after the deformation is calculated.
- the mounting area on the surface of the multilayer body 1A of the electronic component 4 is 31 and the base point (center point) of the mounting area 31 is 32.
- a plurality of connection lands provided in the mounting area 31 are designated as 33.
- the position of the mounting region 31 on the stacked body 1A needs to be corrected according to the deformation of the stacked body 1A. That is, the base point 32 is corrected according to the deformation of the laminated body 1A, but the vertical and horizontal dimensions L and W of the mounting region 31 at the corrected position are ensured with predetermined specified dimensions centered on the base point 32. RU
- the intervals PI, P2 between the connection lands 33 adjacent in the vertical and horizontal directions are formed at a predetermined interval that is predetermined according to the electronic component 4, regardless of the deformation of the multilayer body 1A. For this reason, the electronic component 4 can be mounted on the mounting region 31 after deformation. Furthermore, it is possible to reliably connect the electrode 4b of the electronic component 4 after mounting and the connection land 33 in a conductive manner.
- the second via hole 2B is formed at an appropriate position on the laminated body 1A after deformation based on the calculated value.
- a conductive treatment for forming conductive portions 2b in the second via holes 2B is performed.
- electrolytic By conducting a copper plating process using a plating method, a conductive layer 25 is formed on the surface of the laminate 1A.
- the corrected second wiring pattern 25a and second via land 25b are patterned on the surface of the laminate 1A. - At this time, the second wiring pattern 25a and the second via land 25b are wired so as to bypass the mounting region 31 (see FIG. 4).
- connection land 33 (see FIG. 4) are patterned with respect to the corrected mounting region 31 at the predetermined prescribed intervals P 1 and P 2.
- step (i) when patterning the connection land 33, the corresponding portion between the connection land 33 and the second wiring pattern 25a is conductively connected. This completes the wiring board consisting of a multilayer structure (see Figure 3J).
- the step (i) may be performed as a subsequent step of the step (h) as described above, or may be performed as a previous step. Furthermore, the step (h) and the step (i) may be performed simultaneously.
- the connection land 33 and the second connection pattern 33a are patterned when the second wiring pattern 25a is patterned.
- the part corresponding to the wiring pattern 25a of 2 is connected.
- the corresponding portions of the connection land 33 and the second wiring pattern 25a are connected simultaneously.
- step (d) to (h) may be repeated in the same manner as described above for at least one surface.
- the step (i) includes a multilayer structure finally obtained in the same manner as described above.
- solder resist layer is generally formed on the surface of the wiring board 1.
- solder resist layer it is difficult to apply the solder resist layer so as to cover only the portions that do not need to be exposed, avoiding the connection lands 33 and the like. Therefore, when the solder resist layer is formed, it is possible to expose only the necessary part on the surface of the wiring board 1 by avoiding unnecessary parts by using the same method as described above.
- the transformed transformation coordinate system M is formed based on the calculated values for the plurality of reference holes 3 from which the (a) process and (e) process force were also obtained.
- the coordinate system has four reference holes (measurement standards) as shown in FIG.
- the coordinate system is formed by dividing into small areas Al, A2, A3, and 4 surrounded by a virtual line L connecting the three. In this way, the conversion coordinate system M closer to the substrate 1 after deformation can be obtained, so that the correction accuracy can be increased.
- the base point 4a of the electronic component 4 is moved from, for example, the position D (7, 6) of the reference coordinate system D shown in FIG. 5A to the position M (7, 6) in the transformed coordinate system M after deformation shown in FIG. 5B. It is corrected. Then, the mounting area 31 of the electronic component 4 is secured with the same dimensions as before the deformation, centering on the base point 4a on the conversion coordinate system M.
- the first via hole 2A and the reference hole 3 are formed after the entire first substrate 10 is etched, and then the conductive plating process and the electrolytic plating method are used.
- the force for forming the conductive portion 2a on the inner wall of the first via hole 2A is not limited to this.
- first via holes 2A and reference holes 3 are first formed on the prepared first substrate 10 by a laser drill or the like, and thereafter, the first via holes 2A and the reference holes 3 are formed by an electroless plating method.
- the conductive portion 2 a may be formed on the inner wall of the first via hole 2 A, and the conductive layer may be formed on the surface of the first substrate 11.
- the present invention is not limited to this, for example, a cross mark printed on the substrate, etc. Other metrics may be used. Further, the measurement standard may use the four corners (edges) of the first substrate 10 as it is not necessary to be positively formed in this way.
- FIG. 1 is a plan view showing a wiring board manufactured using the manufacturing method of the present invention
- FIG. 2 is a process diagram showing a method for manufacturing a wiring board as an embodiment of the present invention
- FIG. 3A is a cross-sectional view of a first substrate as a step of the method for manufacturing a wiring board of the present invention
- FIG. 3B A cross-sectional view of the first substrate showing a full-surface etching process as a process following FIG. 3A.
- FIG. 3C A cross-sectional view of the first substrate showing a via-hole drilling process as a process following FIG. 3D is a cross-sectional view of the first substrate showing a step of forming a conductive layer as a step subsequent to FIG. 3C.
- FIG. 3E is a first substrate showing a step of forming a resist layer as a step subsequent to FIG. 3D.
- FIG. 3F As a step subsequent to FIG. 3E, a cross-sectional view of the first substrate showing a step of forming a wiring layer.
- a second substrate is provided on both sides of the first substrate. Indicates the state Cross-sectional view of the wiring board,
- FIG. 3H is a cross-sectional view of the wiring board showing a process of drilling a via hole in the second board as a process following FIG. 3G.
- FIG. 31 is a cross-sectional view of a wiring board showing a process of forming a conductive layer as a process following FIG. 3H.
- FIG. 3J is a process of forming a wiring layer on the surface of the second board as a process following FIG. A cross-sectional view of a wiring board,
- FIG. 4 A is a cross-sectional view showing the mounting area on the wiring board, B is a plan view showing the mounting area on the wiring board,
- FIG. 5A An explanatory diagram showing a reference coordinate system D based on design reference data, conceptually showing the correction method.
- FIG. 5B An explanatory diagram showing the transformed coordinate system D after deformation as conceptually showing the correction method.
- FIG. 6A As another embodiment, the first step as one step of the method of manufacturing a wiring board is shown. A cross-sectional view of the substrate,
- FIG. 6B As a step subsequent to FIG. 6A, a sectional view of the first substrate showing a step of drilling a via hole and a reference hole,
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】 高密度配線を実現することができるとともに、配線基板の変形如何にかかわらず、所定の実装領域と接続ランドを確保して電子部品の接続を確実に行えるよにした配線基板の製造方法を提供する。
【解決手段】 絶縁材料で形成された基板と、前記基板に形成されたビアホールと、前記基板の表面において前記ビアホールの開口部周囲に形成されたビアランドとを有する配線基板の製造方法において、(a)前記ビアホールが形成された前記基板の変形を測定する工程と、(b)前記(a)の工程で測定された前記基板の変形に基づいて、前記ビアランドをパターニングすべき位置を算出する工程と、(c)前記(b)の工程での算出値に基づき、前記ビアランドを、位置を補正してパターニングする工程と、を有するようにした。
Description
明 細 書
配線基板の製造方法
技術分野
[0001] 本発明は、 LSIのフリップ実装などに対応した配線基板の製造方法に係わり、特に 高密度配線を可能とした配線基板の製造方法に関する。
背景技術
[0002] 従来の配線基板の製造方法では、ァライメント用ビアホールを基準として導電層に 形成する配線パターン層の寸法補正値を求め、この寸法補正値を用いて外パターン 層を形成している(例えば、特許文献 1)。
[0003] また基材上のマーク間距離を測定し測定データとして保持する測定工程と、前記 測定データに基づいて新たなパターンの描画位置に関する描画データを算出する 描画データ算出工程とを備えたパターン形成方法がある (例えば、特許文献 2)。
[0004] また内層基板のコア材における任意のパターン位置あるいは任意の基準位置を測 定し、前記測定値と基準値との変化量を演算し補正した寸法に対応したデータに基 づき、外層基板のプリプレダ材におけるビアホールを加工する製造方法もある(例え ば、特許文献 3)。
[0005] さらには、ターゲットマークを撮影することによって得られた画像データを基に前記 LSI搭載エリアと前記ターゲットマークの位置座標を算出し、算出した位置座標と、個 々の LSI搭載エリアと薄膜パターンをァライメントする為のターゲットマークに対応す る設計位置座標に所定の演算処理を施すことにより、ァライメントに必要な補正量(回 転角度及び平行移動量)を算出し、算出した前記補正量に基づいて前記薄膜バタ ーンを露光する為に必要な露光データを変換するようにしたものもある(例えば、特 許文献 4)。
[0006] なお、描画装置としては、個々の被描画体の寸法変動に対して適正なスケーリング 補正処理を施し得ると共にそのスケーリング補正処理をラスタデータの一画素以下の 単位で行うことにより、被描画体の寸法変動に拘らず、高精度でのパターンの描画が 可能としたものがある(例えば、特許文献 5)。
特許文献 1:特開 2000— 223833号公報 (第 1頁)
特許文献 2:特開 2004- 272167号公報 (第 3頁)
特許文献 3:特開 2002— 223078号公報 (第 2頁)
特許文献 4:特開平 10— 186683号公報 (第 2頁)
特許文献 5 :特開平 9 323180号公報 (第 1頁、第 18頁)
発明の開示
発明が解決しょうとする課題
[0007] 小型でありながら多機能を要求される電子製品の分野においては、今後とも配線 数の増大が見込まれるため、配線基板の小型化および集積ィ匕を推進するには、隣 接するパターン線間のピッチ寸法を狭くした高密度配線とすることが有効である。
[0008] しかし、配線基板は、製造工程としてめつき処理などを行うため、基板を形成する榭 脂層の伸縮により全体の寸法変化が大きい。このため、あら力じめ上下の配線層に 形成されたビアランドの径寸法を、層間絶縁層に形成されたビアホールの径寸法より も大きく形成しておく必要がある。そうでなければ、ビルドアップ法などを用いて配線 層を重ねて行ったときに、基板変形後の前記ビアランドと前記ビアホール内の導電部 とが接続が行われな 、不良品が製造されてしまうからである。
[0009] このため、層間絶縁層のビアホール内に形成された導電部の径寸法と、配線層の 接続部であるビアランド部の径寸法との関係は、それらを形成するプロセスでの、温 度履歴、湿度履歴、研磨、位置決め、搬送などの外力による変形を吸収できるだけ の余裕を持った大きさとなっていた。昨今の先端的な例としては、ビアホール径 75 mに対してビアランド径 250 μ mのものが存在する。
[0010] このように、ビアランドの径寸法はビアホールの径寸法の 3倍以上必要とされている 。よって、前記ビアランドのためのスペースを配線層に確保すると、配線層に形成す るパターン線間のピッチ寸法を狭くすることができない。すなわち、従来の製法では、 配線基板の高密度配線ィ匕に限界があるという問題があった。
[0011] また配線基板には ICなどの電子部品が取り付けられるが、配線基板自体が変形す ることがあっても、電子部品の外形寸法や電極のピッチ間隔は変形することはな 、。 このため、電子部品の実装領域の寸法および前記電極と接続される接続ランドのピ
ツチ寸法は、配線基板の変形如何にかかわらず、所定の寸法を確保する必要がある
[0012] 本発明は上記従来の課題を解決するためのものであり、高密度配線を実現できる ようにした配線基板の製造方法を提供することを目的として!/ヽる。
[0013] また本発明は、配線基板の変形如何にかかわらず、所定の実装領域と接続ランド のピッチ寸法を確保して電子部品の接続を確実に行えるよにした配線基板の製造方 法を提供することを目的として!、る。
課題を解決するための手段
[0014] 本発明は、絶縁材料で形成された基板と、前記基板に形成されたビアホールと、前 記基板の表面にお 、て前記ビアホールの開口部周囲に形成されたビアランドとを有 する配線基板の製造方法にお!ヽて、
(a)前記ビアホールが形成された前記基板の変形を測定する工程と、
(b)前記 (a)の工程で測定された前記基板の変形に基づ 、て、前記ビアランドをパ ターニングすべき位置を算出する工程と、
(c)前記 (b)の工程での算出値に基づき、前記ビアランドを、位置を補正してパター ユングする工程と、
を有することを特徴とするものである。
[0015] 上記発明では、前記基板の変形を測定し、変形後の基板の形状に合わせてビアラ ンドを形成するようにした。そのため、適正な位置に適正な大きさからなるビアランドを 配置できる。
[0016] また前記 (b)の工程では、前記ビアランドをパターユングすべき位置を算出するとと もに、前記基板の表面に形成される配線パターンをパターユングすべき位置を算出 し、前記 (c)の工程では、前記 (b)の工程での算出値に基づいて、前記ビアランドと 前記配線パターンの双方を、位置を補正してパターユングすることが好ま 、。
[0017] 上記手段では、ビアホールの径寸法に対しビアランドの径寸法が必要以上に過大 となることを防止することができる。よって、その分だけより小さい面積に配線を配置 することができる。
[0018] さらに、前記基板に複数の測定基準を設け、前記 (a)の工程では、複数の前記測
定基準の位置を検出して、前記基板の変形を測定することが好まし ヽ。
[0019] 上記手段では、縦横の変形の度合いが均一でない、あるいは部分ごとに変形の度 合!、が異なるなどの基板であっても、適正なビアランド及び配線パターンをパター- ングすることができる。
[0020] さらには、前記 (c)の工程の後に、
(d)前記基板の少なくとも一方の表面に、絶縁材料で形成された第 2の基板を重ね る工程と、
(e)前記 (d)の工程の後に、前記基板と前記第 2の基板との積層体の変形を測定 する工程と、
(f)前記 (e)の工程で測定された前記積層体の変形に基づ 、て、前記第 2の基板 に形成すべき第 2のビアホールの位置を算出する工程と、
(g)前記 (f)の工程での算出値に基づいて、前記第 2の基板に、前記第 2のビアホ ールを、位置を補正して形成する工程と、
(h)前記第 2の基板の表面に、前記第 2のビアホールの開口部周囲に位置する第 2 のビアランド、および第 2の配線パターンをパターユングする工程と、
を有するものが好ましい。
[0021] 上記手段では、積層体力もなる多層構造の配線基板とした場合であっても、変形 後の積層体に第 2のビアホール、第 2のビアランドおよび第 2の配線パターンを適正 な位置に適正な大きさで形成することができる。
[0022] 上記において、前記 (a)の工程における前記基板の変形の測定と、前記 (e)のェ 程における前記積層体の変形の測定は、共に前記基板に設けられた共通の測定基 準に基づ 、て行われるものが好まし 、。
[0023] 上記手段では、工程毎に測定基準を設ける必要が無ぐ共通の測定基準に基づい て積層体の変形を測定できるため、より配線密度を高めることができる。
[0024] また、前記 (h)の工程では、前記 (e)の工程で測定された変形に基づ 、て、前記第
2のビアランドをパターユングすべき位置を算出し、その算出値に基づいて、前記第
2のビアランドを、位置を補正してパターユングすることが好まし 、。
[0025] 上記手段では、第 2のビアホールの径寸法に対し第 2のビアランドの径寸法が必要
以上に過大となることを防止することができる。よって、その分だけより小さい面積に 配線を配置することができる。
[0026] また、前記第 2の基板の表面には電子部品が設置される実装領域が設定されてお り、
(i)前記 (h)の工程と同時にまたはその前後の工程で、前記実装領域に、前記第 2 の配線パターンに導通し且つ前記電子部品の電極が固定される接続ランドを形成す る工程を有し、
前記 (i)の工程では、前記接続ランドの間隔を、前記積層体の変形如何にかかわら ず、電子部品の寸法に応じて予め決められた規定間隔で形成することが好まし 、。
[0027] 上記手段では、基板の変形にあわせて接続ランドの寸法が変化してしまわず、予め 決められた間隔で形成するため、電子部品などを実装領域に実装することができ、ま た電子部品の電極と接続ランドとの間の個々の導通接続を確実に行うことができる。
[0028] また、前記 (e)の工程で測定された前記積層体の変形に基づ 、て、前記実装領域 を配置すべき位置を算出し、
前記 (i)の工程では、その算出値に基づいて前記実装領域の位置を補正し、しかも 前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、前記規定間隔とな るようにパターユングすることが好ま 、。
[0029] 上記手段では、基板の変形にあわせて実装領域の位置は補正しながら、接続ラン ドの寸法は変化させずに予め決められた間隔で形成するため、電子部品などを確実 に実装領域に実装することができ、また電子部品の電極と接続ランドとの間の個々の 導通接続を確実に行うことができる。
[0030] また本発明は、絶縁材料で形成された第 1の基板と、前記第 1の基板の表面に形 成された第 1の配線パターンと、前記第 1の基板の少なくとも一方の表面に重ねられ て絶縁材料で形成された第 2の基板と、前記第 2の基板の表面に形成された第 2の 配線パターンと、前記第 2の基板に形成されて、前記第 1の配線パターンと前記第 2 の配線パターンとを導通させるビアホールとが形成された配線基板の製造方法にお いて、
(j)前記第 1の基板と前記第 2の基板との積層体の変形を測定する工程と、
(k)前記 (j)の工程で測定された前記積層体の変形に基づ!/、て、前記ビアホールを 形成すべき位置を算出する工程と、
(1)前記 (k)の工程での算出値に基づき、前記第 2の基板に、前記ビアホールを、 位置を補正して形成する工程と、
を有することを特徴とするものである。
[0031] 上記発明では、第 1の基板と第 2の基板力 なる積層体が変形しても、第 2の基板 上の適正な位置にビアホールを形成することができる。
[0032] 上記において、
(m)前記 (1)の工程の前または後に、前記第 2の基板の表面で前記ビアホールの 開口部の周隨こ位置するビアランドを形成する工程を有しており、
前記 (m)の工程では、前記 (j)の工程で測定された変形に基づいて、前記ビアラン ドをパターユングすべき位置を算出し、その算出値に基づいて、前記ビアランドを、 位置を補正してパターユングすることが好まし 、。
[0033] 上記手段では、第 2の基板上に適正な位置に適正な大きさのビアランドを形成する ことができる。このため、第 2の基板における実装密度を高めることができる。
[0034] 前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、
(n)前記 (1)の工程と同時にまたはその前後の工程で、前記実装領域に、前記第 2 の配線パターンに導通し且つ前記電子部品の電極が固定される接続ランドを形成す る工程を有し、
前記 (n)の工程では、前記接続ランドを、前記積層体の変形如何にかかわらず、電 子部品の寸法に応じて予め決められた規定間隔でパターユングすることが好ましい。
[0035] 上記手段では、基板の変形如何に力かわらず、実装領域内に形成された接続ラン ドに電子部品の電極を確実に導通接続させることができる。
[0036] さらには、前記 (j)の工程で測定された前記積層体の変形に基づいて、前記実装 領域を配置すべき位置を算出し、前記 (n)の工程では、その算出値に基づいて、前 記実装領域の位置を補正し、しかも前記接続ランドの間隔を、前記積層体の変形如 何にかかわらず、前記規定間隔となるようにパターユングすることが好ましい。
[0037] 上記手段では、基板の変形如何に力かわらず、基板上に電子部品の実装領域を
½保することができる。
[0038] また本発明は、単層または多層に形成された基板の表面に、電子部品が設置され る実装領域と、前記実装領域に位置して前記電子部品の電極が固定される接続ラン ドと、前記接続ランドに接続する配線パターンとが形成されて ヽる配線基板を製造す る方法において、
(o)前記基板の変形を測定する工程と、
(P)前記 (o)の工程で測定された変形に基づ!/、て、前記実装領域を配置すべき位 置を算出する工程と、
(q)前記 (P)の工程で算出された算出値に基づ 、て、前記実装領域の配置位置を 補正し、しかも前記接続ランドの間隔が、前記基板の変形の如何にかかわらず、前記 電子部品の寸法に応じた規定間隔となるように、前記接続ランドおよび前記配線バタ ーンをパター-ングすることを特徴とするものである。
[0039] 上記発明では、基板の変形如何にかかわらず、単層または多層のいずれの配線基 板上に電子部品の実装領域を確保することができる。し力も、実装領域内に形成さ れた接続ランドと電子部品の電極とを確実に導通接続させることができる。
[0040] 前記基板にはビアホールが形成されており、(p)の工程での算出値に基づいて、前 記基板の表面に、前記ビアホールの開口部周囲に位置するビアランドを、位置を補 正してパターユングするものである。
[0041] 上記の各発明にお 、ては、前記パターニングは、
基板の表面の導電層を覆うレジスト層を形成する工程と、
前記レジスト層に、所定のパターンを描画するように光を照射して、前記レジスト層 を感光させる工程と、
現像により所定のパターンを残して前記レジスト層を除去する工程と、
レジスト層を除去することで現れた前記導電層を、エッチングで除去する工程と、 を有するもので形成されるものである。
[0042] 上記手段では、基板の変形如何にかかわらず、迅速且つ正確なパターンで配線パ ターンやビアランドを形成することができる。
[0043] またその都度基板の変形に合わせた露光用のマスクを形成する必要がないため、
製造コストを低廉ィ匕することができる。
発明の効果
[0044] 本発明の配線基板の製造方法では、高密度配線を実現可能とした配線基板の製 造方法を提供することができる。
[0045] また配線基板の変形の如何にかかわらず、所定の実装領域と接続ランドのピッチ 寸法を確保して電子部品の接続を確実に行える配線基板の製造方法を提供する。 発明を実施するための最良の形態
[0046] 図 1は本発明の製造方法を用いて製造される配線基板の概略を示す平面図、図 2 は本発明の実施の形態としての配線基板の製造方法を示す工程図である。図 3Aな いし図 3Jは本発明の配線基板の各工程における断面図である。なお、図 1では配線 ノターンを省略して示している。また図 3 Aないし図 3Jでは基準穴(測定基準) 3を省 略している。
[0047] 図 1に示すように、配線基板 1は多数のビアホール 2、基板 1の周縁部に形成された 複数の基準穴 (測定基準) 3を有している。また基板 1の表面には、抵抗やコンデンサ などのチップ部品 4Aや LSIチップ部品 4Bなど多数の電子部品 4が設けられている。
[0048] まず、単層構造力 なる配線基板 1の製造方法について、図 2の工程図及び図 3A ないし図 3Fの基板の断面図を参照しつつ説明する。
[0049] まず、図 3Aでは、絶縁性のフィルムなどからなる基材 11の両面に、例えば 18 μ m の銅箔 12, 12が薄膜形成された第 1の基板 10が用意される。
[0050] 次に図 3Bでは、第 1の基板 10の両面を全面エッチングすることにより、前記銅箔 1 2, 12の膜厚寸法を約半分の 9 m程度に薄くする。なお、当初より前記銅箔 12, 1 2の膜厚寸法が 9 m程度である場合には、前記工程 2は不要となる場合もある。
[0051] 図 3Cでは、所定の基準データに基づいて、第 1の基板 10上の所定の位置に貫通 孔力 なる複数の第 1ビアホール 2Aと基準穴 (測定基準) 3 (図 1参照)などの孔をそ れぞれ所定の穴径で穿設する。なお、前記孔の穿設は、例えば NCドリルや NCパン チヤなどの NC工作装置を用いることによって行われる。
[0052] 図 3Dでは、第 1ビアホール 2A内にそれぞれ導電部 2aを形成する導電化処理を施 される。さらに第 1の基板 10の両面 (銅箔 12, 12の表面)に電解めつき法を用いて銅
めっき処理することにより、導電層 15が形成される。
[0053] 図 3Eでは、第 1の基板 10の両面にレジスト層 16A, 16Bが形成される。そして、各 基準穴 3に対応するレジスト層 16A, 16Bの一部が部分的に除去され、前記複数の 基準穴 3のみが露出させられる(図示せず)。前記複数の基準穴 3の露出は、例えば 有機溶剤などを用いて前記レジスト層 16A, 16Bを部分的に拭き取ることにより行わ れる。
[0054] ここで、前記第 1の基板 10を形成する基材 11は吸水率が高い。このため、製造ェ 程中に前記有機溶剤や水分等を吸収すると、特に第 1の基板 10の縦横の寸法が変 形することがある。さらに、吸収した水分等が乾燥する際や、製造工程中の熱によつ ても基板 10の縦横の寸法が変形することがある。
[0055] このため、本発明に配線基板の製造方法では、(a)工程として前記第 1の基板 10 の変形の測定が行われる (第 1の測定)。
[0056] 前記 (a)工程における第 1の基板 10の変形の測定は、例えば画像取得装置など用 いることにより行うことができる。すなわち、前記第 1の基板 10の表面を平面的に撮影 し、このときの撮影データ力 前記基準穴 3および第 1ビアホール 2Aの位置、前記基 準穴 3間の距離および角度などを測定し、第 1の測定データが生成される。
[0057] 次に、 (b)工程として、前記第 1の測定データと前記第 1の基板 10の元となる基準 データとの比較が行われ、前記基準データに対する第 1の基板 10の変形量が算出 される。そして、このときの変形に基づいて、変形後の第 1の基板 10の表面に形成さ れるべき第 1の配線パターン 15aのパターユング位置および第 1ビアランド 15bのパタ 一ユング位置などが算出される。
[0058] 次に、 (c)工程では、前記 (b)工程での算出値に基づいて補正された第 1ビアラン ド 15bが前記第 1の基板 10上にパターユングされる。このとき同時に、前記算出値に 基づいて補正された第 1の配線パターン 15aも第 1の基板 10の表面、さらには裏面 にパター-ングされる。
[0059] より具体的には、(c)工程では、前記 (b)工程で算出された算出値に基づいて、基 準となる露光パターン (基準露光パターン)の補正を行う。そして、補正後の露光バタ ーンを用いて、前記レジスト層 16A, 16Bに対する露光を行う。前記露光は、例えば
紫外線をレジスト層に直接照射して高速で描画して感光させるレーザー描画装置を 用いて行うことができる。本願では、前記レーザー描画装置を用いて、前記レジスト層
16 A, 16Bに対し補正後の露光パターンを直接描画して感光させる。
[0060] そして、第 1の基板 10の両面のレジスト層 16A, 16Bが現像され、さらに前記導電 層 15に対するウエットエッチングが行われる。
[0061] これにより、図 3Fに示すように、前記第 1の基板 10の両面に第 1の配線パターン 15 aと第 1ビアランド 15bからなる配線層が形成される。
[0062] 上記においては、補正後の露光パターンを用いることにより、複数の第 1の配線パ ターン 15aを変形後の第 1の基板 10上の適正な位置に形成することができる。同時 に、第 1ビアランド 15bを前記第 1ビアホール 2Aの開口部の周囲に適正な大きさで形 成することができる。このため、従来のように第 1ビアランド 15bの径寸法力 必要以 上に過大に形成されることがない。例えば、第 1の配線パターン 15aの幅寸法を 25 m、隣り合う第 1の配線パターン 15a間のピッチ寸法を 50 m、第 1ビアホール 2Aの 径寸法を 75 μ mとした場合、前記第 1ビアランド 15bの径寸法 φを 80 μ m程度とする ことが可能である。
[0063] よって、従来(250 m程度)に比較して、前記第 1ビアランド 15bが占める面積を 1 Z3程度に小さくすることができる。よって、前記第 1の配線パターン 15aを、前記第 1 ビアランド 15bが占めていた面積の部分を用いて配線することが可能となる。よって、 前記第 1の配線パターン 15aの本数を増やすこと、すなわち高密度配線ィ匕することが でき、あるいは全体的な基板 1の小型化が可能となる。
[0064] 続いて、図 3Gないし図 3Jを用いて、多層の配線基板の製造方法について説明す る。図 3Gないし図 3Jでは、前記第 1の基板 10の上に、第 2の基板 21を積層した積層 体 1Aとして示している。
[0065] 図 3Gに示すように、(d)工程では、前記第 1層を形成する第 1の基板 10の一方の 面 (例えば上面)側に第 2の基板 20Aが設置される。
[0066] 前記第 2の基板 20Aは、絶縁性のフィルムからなる基材 21とその一方の面のみに 銅箔 22が形成されたものである。第 2の基板 20Aは、前記基材 21が前記第 1層を形 成する第 1の基板 10に貼り付けられる。なお、図 3Gに示すように、前記第 1の基板 1
0の他方の面に前記第 2の基板 20Bを前記同様に貼り付けてもよい。
[0067] ただし、前記第 1の基板 10に形成された基準穴 (測定基準) 3は、第 2の基板 20A 又は第 2の基板 20Bの内部に隠れな 、ようにすることが好ま 、。
[0068] 例えば、前記第 1の基板 10が変形しても、前記基準穴 3を測定することができる程 度の大穴又は切欠部を前記第 2の基板 20A, 20B上の対応部分に形成しておくこと で対応できる。このようにすると、第 2の基板 20A, 20Bを第 1の基板 10の両面にそ れぞれ貼り付けた後に変形が生じても、前記大穴は切欠部を通じてその内部に位置 する基準穴 3を外部力 測定することが可能である。
[0069] 前記第 2の基板 20A, 20Bは第 1の基板 10に固定される。例えば、前記基材 21を 形成する絶縁性のフィルムが熱可塑性榭脂で形成されて ヽる場合には、熱を加えて 流動化させることにより、榭脂を第 1の基板 10の配線層上に広げる。そして、その後 に冷却すると、前記第 2の基板 20A, 20Bを前記第 1の基板 10の両面にそれぞれ強 固に固定することができる。これにより、前記第 2の基板 20A, 20Bが、前記第 1の基 板 11の両面にそれぞれ固定された積層体 1Aが形成される。
[0070] 前記 (a)工程力も前記 (d)工程までの間では、現像処理、エッチング処理、さらには 基板間の熱圧着処理 (加熱及び冷却)などを行っている。このため、前記積層体 1A は縦横方向の寸法が変形している可能性が高い。
[0071] そこで、次の (e)工程では、前記 (a)工程同様に、積層体 1Aの変形が測定される ( 第 2の測定)。なお、この(e)工程における測定は、前記第 2の基板 20A, 20Bに形 成された前記大穴又は切欠部を通じて露出される前記基準穴 3を測定することにより 行われる。
[0072] 前記 (e)工程における積層体 1Aの変形の測定についても、上記同様に画像取得 装置によって行うことができる。すなわち、前記積層体 1Aの表面 (前記第 2の基板 20 A, 20Bの各表面)を平面的に撮影し、このときの撮影データ力も前記基準穴 3の位 置、基準穴 3どうしの距離や角度などを測定し、第 2の測定データが生成される。
[0073] 次に、 (f)工程では、前記第 2の測定データと、第 2の基板 20A, 20Bの各表面に 関する設計上の基準データとの比較が行われ、前記基準データに対する積層体 1A (第 1の基板 10と第 2の基板 20A, 20B)の変形量が算出される。そして、このときの
変形に基づいて、変形後の積層体 1Aの表面に形成されるべき第 2ビアホール 2Bの 位置、第 2の配線パターン 25aのパターユング位置および第 2ビアランド 25bのパタ 一ユング位置などの算出が行われる。
[0074] また前記第 2の基板 20Aや第 2の基板 20B力 前記積層体 1Aとしての最上層(ま たは表層)である場合には、前記電子部品 4が前記第 2の基板 20A, 20B上に取り 付けられることになる。このため、この場合には、前記 (f)工程では前記電子部品 4を 実装するための領域 (実装領域)についても一緒に算出される。すなわち、前記変形 に基づいて、変形後の積層体 1Aの表面に前記電子部品 4の実装領域を配置すべき 位置が算出される。
[0075] 例えば、図 4に示すように、電子部品 4の積層体 1Aの表面における実装領域を 31 、前記実装領域 31の基点(中心点)を 32とする。また実装領域 31内に設けられる複 数の接続ランドを 33とする。
[0076] 前記のように積層体 1Aが変形することがあっても、電子部品 4自体は変形すること はない。このため前記電子部品 4が取り付けられる積層体 1A上の実装領域 31の縦 寸法 Lおよび横寸法 Wは、変形の如何にかかわらず、電子部品 4の規格により定めら れた規定寸法でなければならな 、。
[0077] ただし、前記実装領域 31の積層体 1A上における位置は、前記積層体 1Aの変形 に応じて補正する必要がある。すなわち、前記基点 32については積層体 1Aの変形 に応じて補正するが、補正後の位置での実装領域 31の縦横寸法 L, Wは前記基点 32を中心とする所定の規定寸法が確保されて 、る。
[0078] また縦横方向において隣り合う接続ランド 33の間隔 PI, P2は、積層体 1Aの変形 如何にかかわらず、電子部品 4に応じて予め定められている規定間隔で形成されて いる。このため、電子部品 4を変形後の実装領域 31に実装することができる。さらに は、実装後の電子部品 4の電極 4bと前記接続ランド 33とを確実に導通接続させるこ とが可能である。
[0079] 次に、(g)工程では、図 3Hに示すように、第 2ビアホール 2Bが前記算出値に基づ いて変形後の積層体 1A上の適正な位置に形成される。そして、図 31では、前記第 2 ビアホール 2B内にそれぞれ導電部 2bを形成する導電化処理が施される。また電解
めっき法を用いて銅めつき処理することにより、積層体 1Aの表面に導電層 25が形成 される。
[0080] そして、次の (h)工程では、図 3Jに示すように、前記算出値に基づいて補正後の第 2の配線パターン 25aおよび第 2ビアランド 25bが、前記積層体 1Aの表面にパター- ングされる。このとき、前記第 2の配線パターン 25aおよび前記第 2ビアランド 25bは、 前記実装領域 31 (図 4参照)を迂回するようにして配線される。
[0081] 次の (i)工程では、前記複数の接続ランド 33 (図 4参照)が、前記所定の規定間隔 P 1, P2で補正後の前記実装領域 31に対してパターユングされる。前記 (i)工程にお いて、接続ランド 33をパターユングするときに、前記接続ランド 33と前記第 2の配線 ノターン 25aとの対応部分が導通接続される。これにより、多層構造からなる配線基 板が完成する(図 3J参照)。
[0082] なお、前記 (i)工程は前記のように (h)工程の後工程として行うものであってもよし、 あるいは前工程として行つてもよい。さらには前記 (h)工程と (i)工程とを同時に行うも のであってよい。前工程として行う場合、すなわち最初に接続ランド 33を形成し、次 に第 2の配線パターン 25aを形成する場合には、第 2の配線パターン 25aをパター- ングする際に前記接続ランド 33と第 2の配線パターン 25aとの対応部分が接続される 。また同時に行うものにあっては、前記接続ランド 33と第 2の配線パターン 25aとの対 応部分は同時に接続される。
[0083] 前記 (h)工程及び前記 (i)工程におけるパターユングは、上記同様の工程で行うこ とができる。すなわち、積層体 1Aの表面に形成された前記導電層 25, 25の面上に レジスト層を形成する。次に、前記 (e)工程で算出された算出値に基づいて補正され た露光パターンを用いて、前記レジスト層に対する露光を行う。前記露光は上記同様 にレーザー描画装置で紫外線をレジスト層に直接照射して高速で描画して感光させ ることにより行うことができる。そして、感光後に現像して力 前記レジスト層を除去し、 さらに導電層 25に対するウエットエッチングを行う。これにより、積層体 1Aの表面に 補正後の第 2の配線パターン 25aおよび補正後の第 2ビアランド 25bをパターユング することができる。
[0084] また、さらに多層の構造力もなる配線基板を得るには、図 3Jに示す積層体 1Aの少
なくとも一方の表面に対し、前記 (d)工程ないし (h)工程を上記同様に繰り返せばよ い。そして、前記 (i)工程は、上記同様に最終的に出来上がった多層構造の積層体
1 Aの表面に対して行えばよ!/、。
[0085] なお、配線基板 1では、接続ランド 33などを除き、前記第 2の配線パターン 25aや 第 2ビアランド 25bが露出されることを避ける必要がある。このため、配線基板 1の表 面にはソルダーレジスト層が形成されるのが一般的である。
[0086] しかし、ソルダーレジスト層を、接続ランド 33などを避け、露出させる必要がない部 分だけを覆うように塗布することは困難である。そこで、ソルダーレジスト層を形成する 場合にも、上記同様の方法を用いることにより、不用な部分を避けて必要な部分だけ を配線基板 1の表面に露出させることが可能となる。
[0087] 次に、上記において用いられる補正方法について詳述する。
露光パターンの補正は、例えば基準データ力 なる座標系を、算出値に基づく変 形後の座標系に変換することにより行うことができる。
[0088] 以下においては、図 5Aを基準データに基づく設計上の基準座標系 Dとし、図 5Bを 変形後の変換座標系 Mとして概念的に説明する。
[0089] なお、変形後の変換座標系 Mは、前記 (a)工程や (e)工程力も得られた複数の基 準穴 3に関する算出値に基づき形成される。
[0090] なお、上記座標系は小領域ごと、例えば図 1に示すように 4つの基準穴 (測定基準)
3間を結ぶ仮想線 Lで囲まれる小領域 Al, A2, A3, 4ごとに区切って座標系を形成 するようにすることが好ま 、。このようにすると変形後の基板 1により近づけた変換座 標系 Mを得ることができるため、補正の精度を高めることが可能となる。
[0091] 電子部品 4の基点 4aが、例えば図 5Aに示す基準座標系 Dの位置 D (7, 6)から、 図 5Bに示す変形後の変換座標系 Mでも位置 M (7, 6)に補正される。そして、変換 座標系 M上の基点 4aを中心に、電子部品 4の実装領域 31が変形前と同じ寸法で確 保される。
[0092] なお、複数の第 2ビアホール 2Bの形成位置、さらには前記第 2の配線パターン 25a や第 2ビアランド 25bなどについても、前記同様の方法により変換座標系 M上に変換 される。
[0093] このように、変換座標系 Mを用いることにより、電子部品、ビアホール、ビアランド、 あるいは配線パターンなどを変形後の基板上の適正な位置に再配置することができ る。
[0094] 上記実施の形態においては、第 1の基板 10を全面エッチングした後に、第 1ビアホ ール 2Aと基準穴 3を形成し、その後に導電ィ匕処理及び電解めつき法を用いることに より、第 1ビアホール 2Aの内壁に導電部 2aを形成するようにした力 本発明はこれに 限られるもではない。
[0095] 例えば図 6Aないし図 6Cに示すように、用意した第 1の基板 10に、最初にレーザー ドリル等で第 1ビアホール 2Aと基準穴 3を形成し、その後に無電解めつき法により前 記第 1ビアホール 2Aの内壁に導電部 2aを形成し、且つ第 1の基板 11の表面に導電 層を形成するようにしてもょ ヽ。
[0096] また上記実施の形態では、測定基準の一例として基板に開けた基準穴 3を用いた 場合について説明したが、本発明はこれに限られるものではなぐ例えば基板上に 印刷した十字マークなどその他の測定基準であってもよい。また前記測定基準は、こ のように積極的に形成したものである必要はなぐ前記第 1の基板 10の四隅 (エッジ) 部分そのものを利用するものであってもよい。
図面の簡単な説明
[0097] [図 1]本発明の製造方法を用いて製造される配線基板を示す平面図、
[図 2]本発明の実施の形態としての配線基板の製造方法を示す工程図、
[図 3A]本発明の配線基板の製造方法の一工程としての第 1の基板の断面図、
[図 3B]図 3Aに続く工程として、全面エッチング工程を示す第 1の基板の断面図、 [図 3C]図 3Bに続く工程として、ビアホールの穿設工程を示す第 1の基板の断面図、 [図 3D]図 3Cに続く工程として、導電層を形成する工程を示す第 1の基板の断面図、 [図 3E]図 3Dに続く工程として、レジスト層を形成した工程を示す第 1の基板の断面図
[図 3F]図 3Eに続く工程として、配線層が形成される工程を示す第 1の基板の断面図 圆 3G]図 3Fに続く工程として、第 1の基板の両面に第 2の基板を設けた状態を示す
配線基板の断面図、
[図 3H]図 3Gに続く工程として、第 2の基板にビアホールを穿設する工程を示す配線 基板の断面図、
[図 31]図 3Hに続く工程として、導電層を形成する工程を示す配線基板の断面図、 [図 3J]図 3Jに続く工程として、第 2の基板の表面に配線層が形成される工程を示す 配線基板の断面図、
[図 4]Aは配線基板上の実装領域を示す断面図、 Bは配線基板上の実装領域を示す 平面図、
[図 5A]補正方法を概念的に示すものとして、設計上の基準データに基づく基準座標 系 Dを示す説明図、
[図 5B]補正方法を概念的に示すものとして、変形後の変換座標系 Dを示す説明図、 [図 6A]他の実施の形態として、配線基板の製造方法の一工程としての第 1の基板の 断面図、
[図 6B]図 6Aに続く工程として、ビアホールと基準穴の穿設工程を示す第 1の基板の 断面図、
[図 6C]図 6Bに続く工程として、ビアホールの内壁に導電部を形成し、且つ第 1の基 板の表面に導電層を形成する工程を示す第 1の基板の断面図、
符号の説明
1 配線基板
1A 積層体
2 ビアホーノレ
2A 第 1ビアホール
2B 第 2ビアホーノレ
2a, 2b 導電部
3 基準穴 (測定基準)
4A チップ部品(電子部品)
4B LSIチップ部品(電子部品)
10 第 1の基板
基材
銅箔
導電層
a 第 1の配線パターンb 第 1ビアランドA, 16B レジスト層A, 20B 第 2の基板 基材
銅箔
導電層
a 第 2の配線パターンb 第 2ビアランド 実装領域
基点
接続ランド、
Claims
[1] 絶縁材料で形成された基板と、前記基板に形成されたビアホールと、前記基板の 表面において前記ビアホールの開口部周囲に形成されたビアランドとを有する配線 基板の製造方法において、
(a)前記ビアホールが形成された前記基板の変形を測定する工程と、
(b)前記 (a)の工程で測定された前記基板の変形に基づ 、て、前記ビアランドをパ ターニングすべき位置を算出する工程と、
(c)前記 (b)の工程での算出値に基づき、前記ビアランドを、位置を補正してパター ユングする工程と、
を有することを特徴とする配線基板の製造方法。
[2] 前記 (b)の工程では、前記ビアランドをパターユングすべき位置を算出するとともに 、前記基板の表面に形成される配線パターンをパターユングすべき位置を算出し、 前記 (c)の工程では、前記 (b)の工程での算出値に基づいて、前記ビアランドと前記 配線パターンの双方を、位置を補正してパターユングする請求項 1記載の配線基板 の製造方法。
[3] 前記基板に複数の測定基準を設け、前記 (a)の工程では、複数の前記測定基準の 位置を検出して、前記基板の変形を測定する請求項 1記載の配線基板の製造方法
[4] 前記 (c)の工程の後に、
(d)前記基板の少なくとも一方の表面に、絶縁材料で形成された第 2の基板を重ね る工程と、
(e)前記 (d)の工程の後に、前記基板と前記第 2の基板との積層体の変形を測定 する工程と、
(f)前記 (e)の工程で測定された前記積層体の変形に基づ 、て、前記第 2の基板 に形成すべき第 2のビアホールの位置を算出する工程と、
(g)前記 (f)の工程での算出値に基づいて、前記第 2の基板に、前記第 2のビアホ ールを、位置を補正して形成する工程と、
(h)前記第 2の基板の表面に、前記第 2のビアホールの開口部周囲に位置する第 2
のビアランド、および第 2の配線パターンをパターユングする工程と、 を有する請求項 1記載の配線基板の製造方法。
[5] 前記 (a)の工程における前記基板の変形の測定と、前記 (e)の工程における前記 積層体の変形の測定は、共に前記基板に設けられた共通の測定基準に基づいて行 われる請求項 4記載の配線基板の製造方法。
[6] 前記 (h)の工程では、前記 (e)の工程で測定された変形に基づ 、て、前記第 2のビ ァランドをパターユングすべき位置を算出し、その算出値に基づいて、前記第 2のビ ァランドを、位置を補正してパターユングする請求項 4記載の配線基板の製造方法。
[7] 前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、
(i)前記 (h)の工程と同時にまたはその前後の工程で、前記実装領域に、前記第 2 の配線パターンに導通し且つ前記電子部品の電極が固定される接続ランドを形成す る工程を有し、
前記 (i)の工程では、前記接続ランドの間隔を、前記積層体の変形如何にかかわら ず、電子部品の寸法に応じて予め決められた規定間隔で形成する請求項 4記載の 配線基板の製造方法。
[8] 前記 (e)の工程で測定された前記積層体の変形に基づ!/、て、前記実装領域を配 置すべき位置を算出し、
前記 (i)の工程では、その算出値に基づいて前記実装領域の位置を補正し、しかも 前記接続ランドの間隔を、前記積層体の変形如何にかかわらず、前記規定間隔とな るようにパターユングする請求項 7記載の配線基板の製造方法。
[9] 絶縁材料で形成された第 1の基板と、前記第 1の基板の表面に形成された第 1の配 線パターンと、前記第 1の基板の少なくとも一方の表面に重ねられて絶縁材料で形 成された第 2の基板と、前記第 2の基板の表面に形成された第 2の配線パターンと、 前記第 2の基板に形成されて、前記第 1の配線パターンと前記第 2の配線パターンと を導通させるビアホールとが形成された配線基板の製造方法において、
(j)前記第 1の基板と前記第 2の基板との積層体の変形を測定する工程と、 (k)前記 (j)の工程で測定された前記積層体の変形に基づ!/、て、前記ビアホールを 形成すべき位置を算出する工程と、
(1)前記 (k)の工程での算出値に基づき、前記第 2の基板に、前記ビアホールを、 位置を補正して形成する工程と、
を有することを特徴とする配線基板の製造方法。
[10] (m)前記 (1)の工程の前または後に、前記第 2の基板の表面で前記ビアホールの 開口部の周隨こ位置するビアランドを形成する工程を有しており、
前記 (m)の工程では、前記 (j)の工程で測定された変形に基づいて、前記ビアラン ドをパターユングすべき位置を算出し、その算出値に基づいて、前記ビアランドを、 位置を補正してパターユングする請求項 9記載の配線基板の製造方法。
[11] 前記第 2の基板の表面には電子部品が設置される実装領域が設定されており、
(n)前記 (1)の工程と同時にまたはその前後の工程で、前記実装領域に、前記第 2 の配線パターンに導通し且つ前記電子部品の電極が固定される接続ランドを形成す る工程を有し、
前記 (n)の工程では、前記接続ランドを、前記積層体の変形如何にかかわらず、電 子部品の寸法に応じて予め決められた規定間隔でパターニングする請求項 9記載の 配線基板の製造方法。
[12] 前記 (j)の工程で測定された前記積層体の変形に基づ!/、て、前記実装領域を配置 すべき位置を算出し、前記 (n)の工程では、その算出値に基づいて、前記実装領域 の位置を補正し、し力も前記接続ランドの間隔を、前記積層体の変形如何にかかわ らず、前記規定間隔となるようにパターユングする請求項 11記載の配線基板の製造 方法。
[13] 単層または多層に形成された基板の表面に、電子部品が設置される実装領域と、 前記実装領域に位置して前記電子部品の電極が固定される接続ランドと、前記接続 ランドに接続する配線パターンとが形成されて ヽる配線基板を製造する方法にぉ ヽ て、
(o)前記基板の変形を測定する工程と、
(P)前記 (o)の工程で測定された変形に基づ!/、て、前記実装領域を配置すべき位 置を算出する工程と、
(q)前記 (P)の工程で算出された算出値に基づ 、て、前記実装領域の配置位置を
補正し、しかも前記接続ランドの間隔が、前記基板の変形の如何にかかわらず、前記 電子部品の寸法に応じた規定間隔となるように、前記接続ランドおよび前記配線バタ ーンをパター-ングすることを特徴とする配線基板の製造方法。
[14] 前記基板にはビアホールが形成されており、(p)の工程での算出値に基づいて、前 記基板の表面に、前記ビアホールの開口部周囲に位置するビアランドを、位置を補 正してパターユングする請求項 13記載の配線基板の製造方法。
[15] 前記パターニングは、
基板の表面の導電層を覆うレジスト層を形成する工程と、
前記レジスト層に、所定のパターンを描画するように光を照射して、前記レジスト層 を感光させる工程と、
現像により所定のパターンを残して前記レジスト層を除去する工程と、
レジスト層を除去することで現れた前記導電層を、エッチングで除去する工程と、 を有する請求項 1または 9または 13のいずれかに記載の配線基板の製造方法。
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