WO2007043683A1 - プリント配線板 - Google Patents

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WO2007043683A1
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lower electrode
hole
wiring board
printed wiring
conductor
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PCT/JP2006/320574
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French (fr)
Inventor
Takashi Kariya
Hironori Tanaka
Original Assignee
Ibiden Co., Ltd.
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Definitions

  • the present invention relates to a printed wiring board.
  • Japanese Unexamined Patent Application Publication No. 2005-191559 discloses a build-up portion in which a conductor layer and an insulating layer are repeatedly laminated, and a thin film capacitor having a structure in which a ceramic high dielectric layer is sandwiched between an upper electrode and a lower electrode.
  • a printed wiring board comprising: According to this printed wiring board, even when the on / off frequency of the mounted semiconductor element is several GHz to several tens of GHz and the potential of an instantaneous potential drop is likely to occur, the capacitance of the thin film capacitor is large and sufficient. Since the decoupling effect is achieved, an instantaneous drop in potential can be prevented.
  • the printed wiring board disclosed in Japanese Patent Application Laid-Open No. 2005-191559, the printed wiring board has a defect (disconnection or short circuit) after repeating the cycle of exposing the printed wiring board to a low temperature and then exposing it to a high temperature several hundred times.
  • a heat cycle test was conducted to check for the presence or absence of), problems sometimes occurred.
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a printed wiring board capable of sufficiently suppressing occurrence of defects in a heat cycle test.
  • the present invention employs the following means in order to achieve the above-described object.
  • the present invention is a printed wiring board on which a semiconductor element is mounted
  • a high dielectric layer is sandwiched between an upper electrode and a lower electrode, one of the upper electrode and the lower electrode is electrically connected to a power supply line of the semiconductor element, and the other of the upper electrode and the lower electrode is the semiconductor element
  • a thin film capacitor electrically connected to the ground line of
  • a capacitor lower insulating layer provided under the thin film capacitor and in contact with the lower electrode;
  • a lower electrode opposing conductor layer provided at a position facing the lower electrode across the capacitor lower insulating layer;
  • a hole in the insulating layer that penetrates the insulating layer under the capacitor and a hole in the lower electrode that penetrates the lower electrode and has a larger side area than the bottom area are filled with the lower electrode-facing conductor layer and the lower electrode.
  • the contact area between the lower electrode of the thin film capacitor and the lower via-hole conductor is larger than when the lower via-hole conductor abuts against the lower electrode without penetrating. That is, when the lower via hole conductor is formed so as not to penetrate the lower electrode, the contact area between the lower electrode of the thin film capacitor and the lower via hole conductor is a force that becomes the area of the top portion of the lower via hole conductor. This corresponds to the bottom area of the hole in the lower electrode.
  • the contact area between the lower electrode of the thin film capacitor and the lower via hole conductor is the side area of the hole in the lower electrode, which is larger than the bottom area of the hole in the lower electrode. Therefore, the contact area between the lower electrode of the thin film capacitor and the lower via-hole conductor is larger than when the lower via-hole conductor is formed so as not to penetrate the lower electrode.
  • the bus bar of the hole in the insulating layer and the bus bar of the hole in the lower electrode are bent at a connection site.
  • the lower via-hole conductor is also bent, so that it can be easily deformed with the bent portion as a base point, and stress can be easily relieved.
  • both the hole in the insulating layer and the hole in the lower electrode are down. It may be formed in a truncated cone shape having a small diameter when directed toward the direction, and the taper angle of the hole in the lower electrode may be larger than the taper angle of the hole in the insulating layer, or the hole in the insulating layer Is formed in a cylindrical shape, and the hole in the lower electrode is directed downward and small. It may be formed in the shape of a truncated cone having a diameter.
  • the printed wiring board of the present invention includes a build-up portion on the upper side or the lower side of the thin film capacitor, and the lower electrode layer is formed thicker than the conductor layer in the build-up portion constituting the build-up portion. May be. In this way, the contact area between the lower electrode of the thin film capacitor and the lower via-hole conductor can be increased relatively easily. In addition, the resistance of the capacitor electrode can be reduced. At this time, the diameter of the bottom portion in contact with the lower electrode-facing conductor layer in the lower via-hole conductor, and the build-up portion inner conductor in the build-up portion via-hole conductor that electrically connects the build-up portion inner conductor layers to each other.
  • the lower via-hole conductor of the present invention is in contact with the lower electrode opposing conductor layer, but has high contact strength because it is in contact with the lower electrode on the side surface.
  • the via-hole conductor in the build-up part is in contact with the conductor layer in the build-up part in many cases, so that it tends to peel off when stress is concentrated at the contact point. Therefore, the area of the lower via-hole conductor that abuts the lower electrode-facing conductor layer is made smaller than the area of the portion of the via-hole conductor in the build-up section that abuts the conductor layer in the build-up section.
  • FIG. 1 is a plan view of a multilayer printed wiring board 10.
  • FIG. 2 is a cross-sectional view of a main part of the multilayer printed wiring board 10.
  • FIG. 3 is a partially enlarged view of FIG.
  • FIG. 4 is a perspective view of a thin film capacitor 40 in the multilayer printed wiring board 10.
  • FIG. 5 is an explanatory diagram of a manufacturing process of the multilayer printed wiring board 10.
  • FIG. 6 is an explanatory diagram of a manufacturing process of the multilayer printed wiring board 10.
  • FIG. 7 is an explanatory diagram of a manufacturing process of the multilayer printed wiring board 10.
  • FIG. 8 is an explanatory diagram of the manufacturing process of the multilayer printed wiring board 10.
  • FIG. 9 is an explanatory diagram of a manufacturing process of the multilayer printed wiring board 10.
  • FIG. 10 is an explanatory diagram of a comparative example.
  • FIG. 11 is an explanatory diagram of parameters in Table 1.
  • FIG. 12 is a schematic cross-sectional view of a multilayer printed wiring board 10.
  • FIG. 1 is a plan view of a multilayer printed wiring board 10 according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of an essential part of the multilayer printed wiring board 10
  • FIG. 2 is a partially enlarged view of FIG. 3
  • FIG. 4 is a perspective view of a thin film capacitor 40 in the printed wiring board 10.
  • the multilayer printed wiring board 10 of the present embodiment includes a mounting portion 60 on which a semiconductor element 70 is mounted.
  • the mounting portion 60 includes a ground pad 61 connected to a ground line that grounds the semiconductor element 70, a power supply pad 62 connected to a power supply line that supplies a power supply potential to the semiconductor element 70, and a semiconductor element 70.
  • a signal pad 63 connected to a signal line for inputting and outputting signals is provided.
  • the ground pads 61 and the power supply pads 62 are arranged in a grid or zigzag pattern near the center, and the signal pads 63 are arranged in a grid, zigzag pattern, or randomly around them.
  • the landing node 61 is formed on the surface opposite to the mounting portion 60 through a ground line formed inside the multilayer printed wiring board 10 independently of the power supply line and the signal line.
  • the power supply pad 62 is connected to an external terminal (not shown) and is opposite to the mounting part 60 via a power supply line formed inside the multilayer printed wiring board 10 independently of the ground line and the signal line. It is connected to a power supply external terminal (not shown) formed on the side surface.
  • the power line is connected to the upper electrode 42 of the thin film capacitor 40 (see FIG. 2), and the ground line is connected to the lower electrode 41 of the thin film capacitor 40.
  • the signal pad 63 is formed on the surface opposite to the mounting portion 60 via the signal line formed inside the multilayer printed wiring board 10 independently of the power supply line and the ground line. Connected to a terminal (not shown).
  • the total number of pads in the mounting part 60 is 1000 to 30 000.
  • the multilayer printed wiring board 10 includes a core substrate 20, a thin film capacitor 40 formed above the core substrate 20 via a capacitor lower insulating layer 26, and the thin film capacitor.
  • a buildup portion 30 formed on the upper side of the capacitor 40 and a mounting portion 60 formed on the uppermost layer of the buildup portion 30 are provided.
  • Each pad of the mounting portion 60 is electrically connected to a build-up portion inner conductor layer (BU conductor layer) 32 that is a wiring pattern laminated in the build-up portion 30.
  • BU conductor layer build-up portion inner conductor layer
  • the core substrate 20 is made of BT (bismaleimide monotriazine) resin glass epoxy substrate and the like.
  • Conductor layers 22, 22 made of copper formed on both front and back surfaces of the core substrate body 21 and the core substrate body 21
  • through-hole conductor 24 having a copper force formed on the inner peripheral surface of the through-hole passing through the front and back surfaces of the through-hole, and both conductor layers 22 and 22 are electrically connected through the through-hole conductor 24.
  • the thin film capacitor 40 includes a high dielectric layer 43 obtained by firing a ceramic high dielectric material at a high temperature, a lower electrode 41 and an upper portion sandwiching the high dielectric layer 43. It consists of electrodes 42 and 2.
  • the lower electrode 41 is a nickel electrode and is electrically connected to the ground pad 61 of the mounting part 60
  • the upper electrode 42 is a copper electrode and is electrically connected to the power supply pad 62 of the mounting part 60. Connected to. Therefore, the lower electrode 41 and the upper electrode 42 are connected to the ground line and the power supply line of the semiconductor element 70 mounted on the mounting part 60, respectively.
  • the lower electrode 41 is a solid pattern formed on the lower surface of the high dielectric layer 43, and electrically connects the conductor layer 22P for the power supply line and the upper electrode 42 in the conductor layer 22 of the core substrate 20. It has a through hole 41a that penetrates the upper via-hole conductor 48 in a non-contact state.
  • the lower electrode 41 may have a through-hole that vertically penetrates each signal line in a non-contact state, but it is preferable that each signal line be formed outside the lower electrode 41. (See Figure 12).
  • the upper electrode 42 is a solid pattern formed on the upper surface of the high dielectric layer 43, and electrically connects the ground conductor layer 22G and the lower electrode 41 in the conductor layer 22 of the core substrate 20.
  • the lower via hole has a through hole 42a that penetrates the conductor 45 in a non-contact state.
  • the upper electrode 42 is Although not shown in the figure, it may have through holes that penetrate the signal lines in a non-contact state up and down, but it is better that each signal line is formed outside the upper electrode 42 than that. Preferred (see Figure 12).
  • the high dielectric layer 43 is composed of BaTiO, SrTiO, TaO, Ta O, PZT,
  • a high-dielectric material containing one or more metal oxides selected from the group consisting of PLZT, PNZT, PCZT, and PSZT is formed into a thin film of 0.1 to 10 m and then fired to form a ceramic. It's a squeeze.
  • the lower via-hole conductor 45 includes a disk portion 46 spaced from the inner peripheral edge of the passage hole 42a of the upper electrode 42 and a lower electrode inner hole penetrating the lower electrode 41. 41 b and a hole 26b in the insulating layer penetrating the capacitor lower insulating layer 26, and a conductor main part 47 filled with a conductor (metal or conductive grease), and a disk part 46 and a conductor main part 47, Are united.
  • the lower electrode inner hole 41b is formed in a truncated cone shape having a small diameter when directed downward, and is located on the side of the truncated cone rather than the bottom area of the truncated cone, that is, the area opened on the back surface of the lower electrode 41.
  • the area, that is, the area of the inner wall of the lower electrode 41 is formed to be larger.
  • the hole 26b in the insulating layer is also formed in a truncated cone shape having a small diameter when directed downward.
  • the taper angle ⁇ 1 of the lower electrode inner hole 41b is formed to be larger than the taper angle ⁇ 2 of the insulating layer inner hole 26b.
  • the bus bar in the insulating layer hole 26b and the bus bar in the lower electrode hole 41b are bent at the connection portion f3 ⁇ 4J.
  • the hole 26b in the insulating layer may be formed in a cylindrical shape whose cross-sectional area matches the bottom area of the hole 41b in the lower electrode.
  • the diameter ⁇ via—b of the bottom part of the lower via-hole conductor 45 (the part in contact with the ground conductor layer 22G of the core substrate 20) is the via-hole conductor in the build-up part of the build-up part 30 (BU via-hole conductor) It is formed so as to be smaller than the diameter ⁇ bu-b of the bottom part of 34 (the part in contact with the disk part 46).
  • the lower electrode hole 41b is a tapered hole (conical truncated cone shape)
  • the contact area between the lower via-hole conductor 45 and the lower electrode 41 is increased as compared with a cylindrical hole.
  • the build-up section 30 is formed by alternately laminating build-up section insulation layers (BU insulation layers) 36 and BU conductor layers 32 on the upper side of the thin film capacitor 40.
  • BU conductors placed one above the other with the BU conductor layers 32 and BU insulation layer 36 in between The layer 32 and the thin film capacitor 40 are electrically connected via a BU via-hole conductor 34.
  • the BU conductor layer 32 is thinner than the lower electrode 41 in consideration of the fineness of the buildup portion 30.
  • a mounting part 60 is formed on the outermost layer of the buildup part 30.
  • Such a build-up portion 30 is formed by a force formed by a known subtractive method or additive method (including a semi-additive method or a full additive method), for example, as follows. That is, first, a resin sheet that becomes a BU insulating layer 36 (Young's modulus at normal temperature is 2 to 7 GPa, for example) is attached to both the front and back surfaces of the core substrate 20.
  • This resin sheet is formed of a modified epoxy resin sheet, a polyphenylene ether resin sheet, a polyimide resin sheet, a cyan ester resin sheet, and the like, and its thickness is generally 20 to 80 m.
  • Such a resin sheet may be dispersed with inorganic components such as silica, alumina, and zirconium.
  • a through-hole is formed in the bonded resin sheet using a carbon dioxide laser, UV laser, YAG laser, excimer laser, etc., and electroless copper plating is applied to the surface of the resin sheet and the inside of the through-hole to form a conductor.
  • Layer After forming a plating resist on this conductor layer and applying electrolytic copper plating to the plating resist non-formation part, the BU conductive layer 32 is formed by removing the electroless copper plating under the resist with an etching solution. . Note that the conductor layer force inside the through hole becomes 3 ⁇ 4U via-hole conductor 34. After that, the build-up part 30 is formed by repeating this procedure.
  • the lower electrode 41 of the thin film capacitor 40 is formed thicker than the BU conductor layer 32.
  • the semiconductor element 70 having a large number of solder bumps arranged on the back surface is placed on the mounting portion 60.
  • the ground terminal, the power supply terminal, and the signal terminal of the semiconductor element 70 are brought into contact with the ground pad 61, the power supply pad 62, and the signal pad 63 of the mounting unit 60, respectively.
  • each terminal is joined with solder by reflow.
  • the multilayer printed wiring board 10 is joined to another printed wiring board such as a mother board.
  • solder bumps are formed in advance on the pads formed on the back surface of the multilayer printed wiring board 10 and joined by reflow in a state where they are in contact with the corresponding pads on the other printed wiring boards.
  • the thin film capacitor 40 incorporated in the multilayer printed wiring board 10 has a high dielectric layer 43 that also has a high dielectric constant ceramic force, and the lower electrode 41 and the upper electrode 42 are solid patterns and have an area. Since the capacitance is large, it is possible to obtain a sufficient decoupling effect, and the transistor of the semiconductor element 70 (IC) mounted on the mounting portion 60 is unlikely to have a power shortage. Note that a chip capacitor may be mounted around the mounting portion 60 of the multilayer printed wiring board 10 as necessary.
  • a core substrate 20 is prepared, and a thermosetting insulating film (ABF-45SH manufactured by Ajinomoto Co., Inc.) is used on the core substrate 20 by using a vacuum laminator. Insulating layer 26) was applied under a laminating condition of a temperature of 50 to 150 ° C and a pressure of 0.5 to 1.5 MPa.
  • thermosetting insulating film having a structure in which a high dielectric layer 424 is sandwiched between a nickel-made metal foil 422 and a copper metal foil 426 in a thick film prepared in advance is placed on a thermosetting insulating film.
  • the film was attached using a vacuum laminator at a temperature of 50 to 150 ° C. and a pressure of 0.5 to 1.5 MPa, and then dried at 150 ° C. for 1 hour (see FIG. 5 (b)).
  • the thermosetting insulating film was cured to form an interlayer insulating layer 410.
  • the distance between the metal foil 422 of the high dielectric sheet 420 and the conductor layer 22 of the core substrate 20 was reduced to 0 m.
  • a metal foil 422 having a rough surface was used as the high dielectric sheet 420. This roughening was carried out here using an interplate process (manufactured by Sugawara Eugleite). Both metal foils 422 and 426 of the high dielectric sheet 420 during lamination were solid layers on which no circuit was formed. This is due to the following reasons. That is, if a part of both metal foils 422 and 426 is removed by etching or the like, (i) the remaining rate of the metal changes on the front and back, or the high dielectric sheet is bent or folded starting from the removed part. (Ii) When a part of the metal foil is removed, an edge is generated, and the laminating pressure is concentrated on that part.
  • the laminator is in direct contact with the high dielectric layer. Because of this, cracks are likely to occur in the high dielectric layer, and if the crack is filled with plating in a subsequent plating step, a short circuit occurs between the two metal foils. Further, if a part of the electrode is removed before laminating, there is a problem that the capacitance of the high dielectric sheet is reduced. When laminating the high dielectric sheet, the high dielectric sheet and the core substrate 20 are bonded. It also becomes necessary to align and paste. Furthermore, since the high dielectric sheet is relatively thin and not very rigid, the positional accuracy when removing a part of the metal foil is deteriorated.
  • the metal foils 422 and 426 of the high dielectric sheet 420 at the time of laminating should be a solid layer, even if a circuit is formed even in the misalignment.
  • the filtrate prepared in the above (2) was spin-coated at 1500 rpm for 1 minute on a 14 ⁇ m thick nickel metal foil 422 (which will later become the lower electrode 41).
  • the substrate on which the solution was spin-coated was placed on a hot plate maintained at 150 ° C. for 3 minutes and dried. After that, the substrate was inserted into an electric furnace maintained at 850 ° C and baked for 15 minutes.
  • the viscosity of the sol-gel solution was adjusted so that the film thickness obtained by one spin coating Z drying Z baking was 0.03 m.
  • the lower electrode 41 may be made of copper, platinum, gold, silver or the like in addition to nickel.
  • a copper layer is formed on the high dielectric layer 424 by using a vacuum deposition apparatus such as sputtering, and further, copper is added to the copper layer by electrolytic plating or the like to form a metal foil. 426 (which later forms part of the upper electrode 42) was formed. In this way, a high dielectric sheet 420 was obtained. Dielectric properties were measured using INPEDANCE / GAIN PHASE ANALYZER (manufactured by Hewlett-Packard, product name: 4194A) under the conditions of frequency lkHz, temperature 25 ° C, OSC level IV, and the relative dielectric constant was 1300. . In addition, vacuum deposition is platinum in addition to copper.
  • a metal layer such as gold or the like may be formed, and a metal layer such as nickel or tin may be formed in addition to copper for electrolytic plating.
  • the high dielectric layer can be made of strontium titanate (SrTiO 3), tantalum oxide (TrTiO 3), tantalum oxide (TrTiO 3), tantalum oxide (TrTiO 3), tantalum oxide (TrTiO 3), tantalum oxide (SrTiO 3), tantalum oxide (SrTiO 3), tantalum oxide (SrTiO 3), tantalum oxide (SrTiO 3), tantalum oxide (SrTiO 3), tantalum oxide (
  • barium titanate powder manufactured by Fuji Titanium Industry Co., Ltd., Sakai Series
  • barium titanate powder is prepared by adding 5 parts by weight of polybulal alcohol, 50 parts by weight of pure water and a solvent plasticizer with respect to the total weight of the barium titanate powder.
  • a paste containing one or more metal oxides selected from the group consisting of PZT, PLZT, PNZT, PCZT, and PSZT is used.
  • Metal foil 426 is formed.
  • vacuum deposition may form a metal layer such as platinum or gold in addition to copper
  • electrolytic plating may form a metal layer such as nickel or tin in addition to copper.
  • the sputter method that targets the barium titanate is also possible.
  • a commercially available dry film 430 (etching resist) is pasted on the substrate in the middle of the production of the high dielectric sheet 420 (see FIG. 5 (c)), and the pattern shape of the multilayer printed wiring board is obtained.
  • a circular hole 430a is formed at a position facing the conductor layer 22P of the core substrate 20 by exposure and development usually performed during the formation (see FIG. 5 (d)), and then etching is performed (see FIG. 5 (e)), and the film Was peeled off (see Fig. 5 (f)).
  • a cylindrical hole 420a was formed in the high dielectric sheet 420 at a position facing the conductor layer 22P of the core substrate 20.
  • a cupric chloride etchant was used as a method for forming the cylindrical hole 420a.
  • the position where the cylindrical hole 420a is to be formed may be irradiated without attaching the dry film 430 on the metal foil 426.
  • a hole may be formed so as to penetrate the metal foil 426, the high dielectric layer 424, and the metal foil 422 and reach the conductor layer 22P.
  • dry film 440 is pasted again on the substrate in the process of patterning the high dielectric sheet 420 (see Fig. 6 (a)), and the conductor layer 22G of the core substrate 20 is formed by exposure and development.
  • a donut groove 440a that looks like a donut when viewed in plan is formed at the opposite position (see Fig. 6 (b)), and then etched (see Fig. 6 (c)), and the film was peeled off (Fig. 6 (d) )reference).
  • a donut groove 420b was formed in the high dielectric sheet 420 at a position facing the conductor layer 22G of the core substrate 20.
  • etching process a force using a salty cupric copper etchant is processed in a short time so that the metal foil 426 and the high dielectric layer 424 are etched and then the metal foil 422 is slightly etched. did. Further, the portion surrounded by the donut groove 420b became an island 420c that looks circular when viewed in plan.
  • etching of the opening of the dry film 440 may be performed by removing only the metal foil 426 to form the donut groove 420b, or by removing a part of the metal foil 426 and the high dielectric layer 424.
  • a donut groove 42 Ob may be formed.
  • the cylindrical hole 420a and the doughnut groove 420b were filled with interlayer filling resin 450 using a squeegee (see FIG. 6 (e)) and dried at 100 ° C for 20 minutes.
  • the interfacial filling resin 450 is composed of 100 parts by weight of a bisphenol F type epoxy monomer (manufactured by Yuka Shell Co., Ltd., molecular weight 310, product name YL983 U), and has an average particle size coated with a silane coupling material on the surface. 1.
  • SiO spherical particles with a maximum particle size of 15 m or less at 6 ⁇ m made by Adtech Co., Ltd., trade name CRS 1101
  • This resin 450 was hardened by polishing and flattening, followed by heat treatment at 100 ° C for 1 hour and 150 ° C for 1 hour (see Fig. 6 (f)). As a result, the cylindrical hole 420a and the donut groove 420b were filled with the interlayer filling resin 450.
  • a power supply side tapered hole 454 reaching the conductor layer 22P of the core substrate 20 was formed by a carbon dioxide gas laser in the cylindrical hole 420a filled with the interlayer filling resin 450 (see FIG. 7 (a)).
  • the CO2 laser can make holes in the interlayer filler 450, but it is difficult to make holes in the conductor layer 22P, so the depth of the tapered hole 454 on the power supply side reaches the conductor layer 22P. It was easy.
  • a ground-side first tapered hole 456 that penetrates the metal foil 422 was formed by UV laser in an island 420c that looks circular when viewed in plan (see FIG. 7B).
  • the irradiation conditions of the UV laser were such that the output was 3 to 10 W, the frequency was 25 to 60 kHz, and the number of shots (laser cache frequency) was 50 to 200 times. Specifically, for the first shot, the output was 3 W, the frequency was 25 kHz, the laser output power was the maximum output, and then the output power was gradually reduced as the number of times increased. As a result, the taper angle of the ground side first taper hole 456 could be made relatively large.
  • a ground-side second tapered hole 458 reaching the conductor layer 22G of the core substrate 20 was formed by a carbon dioxide laser in a portion corresponding to the bottom surface of the ground-side first tapered hole 456 in the interlayer insulating layer 410 (FIG. 7 (c)). reference).
  • the taper angle ⁇ 1 of the ground-side first tapered hole 456 is made larger than the taper angle ⁇ 2 of the ground-side second tapered hole 458.
  • the carbon dioxide laser irradiation conditions are as follows. For a carbon dioxide laser with a wavelength of 9.4 m, the diameter of the through hole of the mask is 1.0 to 5. Omm, and the shot width is 1 to 5 inches.
  • the energy density was 5 ⁇ 50mjZcm 2.
  • the energy density of the first shot was set to 15 mjZcm 2 and the pulse width was set to 15 sec. Thereafter, the energy density and the pulse width were reduced as the number of times increased.
  • ⁇ 2 can be changed by changing the energy density and pulse width of the carbon dioxide laser.
  • a carbon dioxide laser can make a hole in the interlayer insulating layer 410, it is difficult to make a hole in the conductor layer 22G or increase the hole diameter of the metal foil 422. It was easy to adjust the depth of the ground side second tapered hole 458 to the position reaching the conductor layer 22G while maintaining the inner wall of the hole 456 in the original shape.
  • the surface of the substrate being fabricated (including the bottom surface and peripheral wall of each tapered hole 454, 456, 458)
  • the substrate is immersed in an electroless copper plating solution, and an electroless copper plating film 460 having a thickness of 0.6 to 3.0 m is formed on the surface of the substrate. Formed (see Fig. 8 (a)).
  • the electroless plating aqueous solution having the following composition was used. Copper sulfate: 0.03 mol / L, EDTA: 0.200 mol / L, HCHO: 0. lg / L, NaOH: 0.
  • a commercially available dry film 470 is pasted on the electroless copper plating film 460 (see FIG. 8B), and the dry film 470 is left only at a position facing the donut groove 420b by exposure and development and etching ( (See Fig. 8 (c)).
  • An electroless copper plating film 462 having a thickness of 25 m was formed on the entire surface of the electroless copper plating film 460 except for the portion covered with the dry film 470 (Fig. 8 ( d)).
  • the electrolytic copper plating solution having the following composition was used.
  • Electrolytic copper plating was performed under the following conditions. Current density lAZdm 2 , time 115 minutes, temperature 23 ⁇ 2 ° C. Subsequently, the dry film 470 was peeled off, and the electroless copper plating film 460 where the dry film 470 remained was etched with a sulfuric acid monoperoxide-hydrogen-based etchant (see FIG. 8 (e)). . Through these steps, the thin film capacitor 40 was formed on the core substrate 20.
  • the metal foil 422 becomes the lower electrode 41
  • the high dielectric layer 424 becomes the high dielectric layer 43
  • the metal foil 426, the electroless copper plating film 460, and the electrolytic copper plating film 462 are from the high dielectric layer 424.
  • the upper part is the upper electrode 42.
  • the portion including the electroless copper plating film 460 and the electrolytic copper plating film 462 filled in the first and second ground side taper holes 456 and 458 becomes the lower via hole conductor 45, and the power supply side tapered hole 454
  • a blackening treatment using an aqueous solution containing NaOH (lOgZL), NaCIO (40 gZL), and Na PO (6 gZL) as a blackening bath (oxidation bath) is performed on the substrate in the process of forming the electrolytic copper plating film 462.
  • This resin insulation sheet 480 is a modified epoxy resin sheet, polyphenylene It is a tellurium-based resin sheet, a polyimide-based resin sheet, a cyan ester-based resin sheet, or an imide-based resin sheet, a polyolefin resin that is a thermoplastic resin, a polyimide-based resin, and a silicone that is a thermosetting resin.
  • the resin may contain rubber-based resin such as SBR, NBR, urethane, etc., and inorganic fibers such as silica, alumina, and zircoure, fillers, and flats may be dispersed. .
  • This resin insulation sheet
  • the resin insulating sheet 480 becomes the BU insulating layer 36, and the contact in the hole 482 becomes the BU via-hole conductor 34.
  • the build-up unit 30 (see Fig. 2) was completed by repeating the operations in Figs. 9 (a) to (c). At this time, electrodes to be the pads 61, 62, and 63 were formed on the uppermost layer of the buildup portion 30, and the multilayer printed wiring board 10 shown in FIGS. 1 and 2 was obtained.
  • Such a method of completing the build-up unit 30 is a general method already known to the industry!
  • the contact area between the lower electrode 41 of the thin film capacitor 40 and the lower via-hole conductor 45 (side area of the lower electrode hole 41b) is shown in FIG.
  • the via hole conductor is larger than that formed so as to abut against the lower electrode 41. That is, in the case of a via-hole conductor that strikes the lower electrode 41, the contact area between the lower electrode 41 of the thin film capacitor 40 and the via-hole conductor is the area of the top portion of the via-hole conductor, which is the bottom area of the lower electrode inner hole 41b. Equivalent to.
  • the contact area between the lower electrode 41 of the thin film capacitor 40 and the lower via-hole conductor 45 is the side area of the lower electrode inner hole 41b, which is larger than the bottom area of the lower electrode inner hole 41b. Largely formed. For this reason, the contact area between the lower electrode 41 of the thin film capacitor 40 and the lower via-hole conductor 45 is larger than when the via-hole conductor is formed so as to abut against the lower electrode 41. In addition, separation between the lower via-hole conductor 45 and the lower electrode 41 hardly occurs. Therefore, it is possible to sufficiently suppress the occurrence of defects in the heat cycle test.
  • the lower via-hole conductor 45 is bent at the connection portion between the bus of the hole 26b in the insulating layer and the bus of the hole 41b in the lower electrode, the lower via-hole conductor 45 is easily deformed with the bent portion as a base point. Easy to relieve stress! / !.
  • the lower electrode 41 is formed thicker than the BU conductor layer 32 constituting the build-up portion 30, the contact area between the lower electrode 41 of the thin film capacitor 40 and the lower via-hole conductor 45 is relatively easy. Can be large. Further, the lower electrode 41 has a low resistance.
  • the multilayer print The resistance to the stress of the entire wiring board 10 can be increased.
  • the reason is as follows. That is, the lower via-hole conductor 45 is in contact with the conductor layer 22G of the core substrate 20 but is in contact with the lower electrode 41 on the side surface, and therefore has high contact strength.
  • the BU via-hole conductor 34 comes into contact with the upper electrode 42 and the BU conductor layer 3 2 in contact with the upper electrode 42 and / or the BU conductor layer 32. .
  • the area of the bottom of the lower via-hole conductor 45 is made smaller than the area of the bottom of the BU via-hole conductor 34 and the lower via-hole conductor 45 is easily subjected to stress, thereby reducing the stress applied to the BU via-hole conductor 34. ing. As a result, the resistance to the overall stress increases.
  • the present invention is not limited to the above-described embodiment, and can be implemented in various modes as long as it belongs to the technical scope of the present invention.
  • the buildup portion 30 is formed on the core substrate 20.
  • the thin film capacitor 40 may be formed on the build-up portion 30.
  • the diameter ⁇ via-b of the bottom portion of the lower via-hole conductor 45 is a portion in contact with the BU conductor layer 32 of the buildup portion 30.
  • the force cross section formed in a tapered shape in which the inner hole 26b in the insulating layer has a small diameter by being directed downward is formed in a columnar shape with the area of the bottom portion of the hole 41b in the lower electrode. May be. Also in this case, the lower via-hole conductor 45 is bent at the connection site, so that the stress is easily relieved.
  • the taper angle ⁇ 1 of the lower electrode inner hole 41b is made larger than the taper angle ⁇ 2 of the insulating layer inner hole 26b. Both taper angles ⁇ 1 and ⁇ 2 are the same angle. Also good.
  • the lower via-hole conductor 45 does not bend at the connection site, but the contact area between the lower electrode 41 of the thin film capacitor 40 and the lower via-hole conductor 45 is larger than when the via-hole conductor is formed so as to abut against the lower electrode 41. Therefore, peeling is less likely to occur between the lower via-hole conductor 45 and the lower electrode 41 after the heat cycle test.
  • the cross-sectional shape of the BU via-hole conductor 34 is a cup shape (so-called conformal via), but it may be a so-called filled via in which a metal or conductive grease is filled in the cup! /.
  • the taper angle ⁇ 1 of the lower electrode inner hole 4 lb is made larger than the taper angle ⁇ 2 of the insulating layer inner hole 26 b, but 0 1 ⁇ 0 2 may be used. Also in this case, the lower via-hole conductor 45 has a bent shape, so that stress can be easily relieved.
  • Examples 1 to 19 and Reference Example 1 shown in Table 1 were changed to the thickness of the nickel foil or the conditions of the UV laser and the carbonic acid laser. These were prepared by adjusting the conditions, and the following evaluation tests were performed on these. That is, several of the ground pads 61 and the power supply pads 62 provided on the mounting portion 60 of the multilayer printed wiring board 10 are selected, and the selected ground pads 61 and the ground pads are selected. In addition to measuring the resistance between the ground external terminal electrically connected to 61 and the selected power supply pad 62 and the power external terminal electrically connected to the power pad 62 The resistance between the two was measured, and these were set as the initial value RO.
  • the multilayer printed wiring board 10 of each example and reference example basically has the configuration shown in FIGS. 1 and 2, and the materials, sizes, arrangement positions, etc. of the respective components are made common. Only the parameters are set to the values listed in Table 1.
  • ⁇ is the difference obtained by subtracting the thickness (12 m) of the wiring pattern of the build-up part from the bottom 3 ⁇ 4 pole thickness TL
  • 3 ⁇ 43 A S bows the bottom area of the lower electrode hole from the side area of the lower electrode hole.
  • Examples 1 to 19 are examples in which the lower electrode 41 and the lower Contact area when the via-hole conductor is in contact with the lower electrode 41 (see Fig. 10) (corresponds to the bottom area of the lower electrode inner hole 41b). ) And the thickness of the lower electrode 41 is thicker than the BU conductor layer 32 of the build-up part 30, and the evaluation result of the heat cycle test was superior to that of Reference Example 1.
  • Examples 14, 17, and 18 are the same conditions except that the diameter ⁇ ⁇ ia-b of the bottom portion of the lower via-hole conductor 45 is different, but the diameter ⁇ V ia-b of the bottom portion of the lower via-hole conductor 45 is The diameter of the bottom part of the BU via-hole conductor 34 is the same as or exceeds the diameter ⁇ bu-b (Examples 17 and 18).
  • the diameter of the bottom part of the bottom via-hole conductor 45 ⁇ via-b is the bottom of the BU via-hole conductor 34 When the diameter of the part was less than ⁇ bu—b (Example 14), the evaluation result of the heat cycle test was superior!
  • the printed wiring board of the present invention is used for mounting a semiconductor element such as an IC chip, and is used, for example, in an electrical industry or a communications industry.

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Abstract

　実施形態の多層プリント配線板では、薄膜コンデンサ４０の下部電極４１と下部ビアホール導体４５との接触面積（下部電極内ホール４１ｂの側面積）がビアホール導体を下部電極４１に突き当たるように形成した場合の接触面積（下部電極内ホール４１ｂの底面積）に比べて大きく、また、下部電極４１の厚さがビルドアップ部３０のＢＵ導体層３２よりも厚い。しかも、下部ビアホール導体４５は下部電極内ホール４１ｂと絶縁層内ホール２６ｂとの接続部位Ｊにて屈曲している。このため、ヒートサイクル試験後に下部ビアホール導体４５と下部電極４１との間で剥離が生じにくい。

Description

明 細 書
プリント配線板
技術分野
[0001] 本発明は、プリント配線板に関する。
背景技術
[0002] 従来より、種々の態様のプリント配線板が知られている。例えば、特開 2005— 1915 59号公報には、導体層と絶縁層とが繰り返し積層されたビルドアップ部と、セラミック 製の高誘電体層を上部電極及び下部電極で挟み込んだ構造の薄膜コンデンサとを 備えたプリント配線板が開示されている。このプリント配線板によれば、実装される半 導体素子のオンオフの周波数が数 GHzから数十 GHzと高く電位の瞬時低下が起き やすい状況下であっても、薄膜コンデンサの静電容量が大きく十分なデカップリング 効果を奏するため、電位の瞬時低下を防止することができる。
発明の開示
[0003] しかしながら、特開 2005— 191559号公報のプリント配線板では、プリント配線板を 低温下に晒したあと高温下に晒すというサイクルを数百回繰り返しあとのプリント配線 板の不具合（断線又は短絡)の有無を調べるヒートサイクル試験を行った場合、不具 合が発生することがあった。
[0004] 本発明は、このような課題に鑑みなされたものであり、ヒートサイクル試験で不具合が 発生するのを十分に抑制することのできるプリント配線板を提供することを目的とする
[0005] 本発明は、上述の目的を達成するために以下の手段を採った。
[0006] 本発明は、半導体素子を実装するプリント配線板であって、
高誘電体層を上部電極及び下部電極で挟み込み、前記上部電極及び前記下部 電極の一方が前記半導体素子の電源ラインに電気的に接続され、前記上部電極及 び前記下部電極の他方が前記半導体素子のグランドラインに電気的に接続された 薄膜コンデンサと、
該薄膜コンデンサの下に設けられ前記下部電極と接するコンデンサ下絶縁層と、 該コンデンサ下絶縁層を挟んで前記下部電極と対向する位置に設けられた下部電 極対向導体層と、
前記コンデンサ下絶縁層を貫通する絶縁層内ホール及び前記下部電極を貫通し 底面積よりも側面積の方が大きい下部電極内ホールに充填され、前記下部電極対 向導体層と前記下部電極とを電気的に接続する下部ビアホール導体と、
を備えたものである。
[0007] このプリント配線板では、薄膜コンデンサの下部電極と下部ビアホール導体との接触 面積は、下部電極に下部ビアホール導体が貫通することなく突き当たるように形成し た場合に比べて大きくなる。すなわち、下部電極に下部ビアホール導体が貫通する ことなく突き当たるように形成した場合、薄膜コンデンサの下部電極と下部ビアホール 導体との接触面積は下部ビアホール導体のトップ部の面積となる力 これは本発明 の下部電極内ホールの底面積に相当する。これに対して、本発明では、薄膜コンデ ンサの下部電極と下部ビアホール導体との接触面積は下部電極内ホールの側面積 となり、これは下部電極内ホールの底面積よりも大きく形成されている。したがって、 薄膜コンデンサの下部電極と下部ビアホール導体との接触面積は、下部電極に下部 ビアホール導体が貫通することなく突き当たるように形成した場合に比べて大きくなり
、その分、ヒートサイクル試験後に下部ビアホール導体と下部電極との間で剥離が生 じにくい。したがって、ヒートサイクル試験で不具合が発生するのを十分に抑制するこ とのできる
[0008] 本発明のプリント配線板において、前記絶縁層内ホールの母線と前記下部電極内ホ ールの母線とは、接続部位にて屈曲していることが好ましい。こうすれば、下部ビアホ ール導体も屈曲して 、ることになるため、屈曲部位を基点として変形しやす 、ことから 応力を緩和しやすい。
[0009] このように絶縁層内ホールの母線と下部電極内ホールの母線とが接続部位にて屈曲 して 、る場合にぉ 、て、前記絶縁層内ホール及び前記下部電極内ホールは共に下 方に向力つて小径となる円錐台状に形成され、前記絶縁層内ホールのテーパ角より も前記下部電極内ホールのテーパ角が大きくなるようにしてもよいし、あるいは、前記 絶縁層内ホールは円柱状に形成され、前記下部電極内ホールは下方に向力つて小 径となる円錐台状に形成されて ヽてもよ ヽ。
[0010] 本発明のプリント配線板は、前記薄膜コンデンサの上側又は下側にビルドアップ部、 を備え、前記下部電極層は前記ビルドアップ部を構成するビルドアップ部内導体層 よりも厚く形成されていてもよい。こうすれば、薄膜コンデンサの下部電極と下部ビア ホール導体との接触面積を比較的容易に大きくすることができる。また、コンデンサの 電極を低抵抗にすることができる。このとき、前記下部ビアホール導体のうち前記下 部電極対向導体層と接するボトム部の径を、前記ビルドアップ部内導体層同士を電 気的に接続するビルドアップ部内ビアホール導体のうち前記ビルドアップ部内導体 層と接するボトム部の径より小さくしてもよい。本発明の下部ビアホール導体は、下部 電極対向導体層と突き当たった状態で接触しているものの、下部電極と側面で接触 しているため接触強度が高い。これに対して、一般にビルドアップ部内ビアホール導 体はビルドアップ部内導体層と突き当たった状態で接触して 、るのみのことが多 、た め、その接触箇所に応力が集中すると剥離しやすい。したがって、下部ビアホール導 体のうち下部電極対向導体層と突き当たって 、る部分の面積を、ビルドアップ部内ビ ァホール導体のうちビルドアップ部内導体層と突き当たつている部分の面積より小さ くし、下部ビアホール導体が応力を受けやすくすることにより、ビルドアップ部内ビア ホール導体に力かる応力を小さくし、ひいては、全体の応力に対する抵抗力を上げ ることがでさる。
[0011] なお、本明細書では「上」「下」「右」「左」等の語句を用いて説明している力 これらの 語句は構成要素の位置関係を明らかにするために用いて 、るに過ぎな、、。したがつ て、例えば「上」「下」を逆にしたり「右」「左」を逆にしたりしてもよい。
図面の簡単な説明
[0012] [図 1]多層プリント配線板 10の平面図である。
[図 2]多層プリント配線板 10の要部断面図である。
[図 3]図 3の部分拡大図である。
[図 4]多層プリント配線板 10内の薄膜コンデンサ 40の斜視図である。
[図 5]多層プリント配線板 10の製造工程の説明図である。 [図 6]多層プリント配線板 10の製造工程の説明図である。
[図 7]多層プリント配線板 10の製造工程の説明図である。
[図 8]多層プリント配線板 10の製造工程の説明図である。
[図 9]多層プリント配線板 10の製造工程の説明図である。
[図 10]比較例の説明図である。
[図 11]表 1のパラメータの説明図である。
[図 12]多層プリント配線板 10の断面の模式図である。
発明を実施するための最良の形態
[0013] 次に、本発明の実施の形態を図面に基づいて説明する。図 1は本発明の一実施形 態である多層プリント配線板 10の平面図、図 2はこの多層プリント配線板 10の要部 断面図、図 2は図 3の部分拡大図、図 4は多層プリント配線板 10内の薄膜コンデンサ 40の斜視図である。
[0014] 本実施形態の多層プリント配線板 10は、図 1に示すように表面に半導体素子 70を実 装する実装部 60を備えている。この実装部 60には、半導体素子 70を接地するダラ ンドラインに接続されるグランド用パッド 61と、半導体素子 70に電源電位を供給する 電源ラインに接続される電源用パッド 62と、半導体素子 70に信号を入出力するシグ ナルラインに接続されるシグナル用パッド 63とが設けられて 、る。本実施形態では、 グランド用パッド 61と電源用パッド 62を中央付近に格子状又は千鳥状に配列し、そ の周りにシグナル用パッド 63を格子状又は千鳥状又はランダムに配列して 、る。ダラ ンド用ノ ッド 61は、電源ラインやシグナルラインとは独立して多層プリント配線板 10の 内部に形成されたグランドラインを介して実装部 60とは反対側の面に形成されたダラ ンド用外部端子（図示せず）に接続され、電源用パッド 62は、グランドラインやシグナ ルラインとは独立して多層プリント配線板 10の内部に形成された電源ラインを介して 実装部 60とは反対側の面に形成された電源用外部端子（図示せず）に接続されて いる。なお、電源ラインは薄膜コンデンサ 40 (図 2参照）の上部電極 42と接続され、グ ランドラインは薄膜コンデンサ 40の下部電極 41と接続されて 、る。シグナル用パッド 63は、電源ラインやグランドラインとは独立して多層プリント配線板 10の内部に形成 されたシグナルラインを介して実装部 60とは反対側の面に形成されたシグナル用外 部端子（図示せず）に接続されている。なお、実装部 60のパッド総数は、 1000〜30 000である。
[0015] また、多層プリント配線板 10は、図 2に示すように、コア基板 20と、このコア基板 20の 上側にコンデンサ下絶縁層 26を介して形成された薄膜コンデンサ 40と、この薄膜コ ンデンサ 40の上側に形成されたビルドアップ部 30と、このビルドアップ部 30の最上 層に形成された実装部 60とを備えている。なお、実装部 60の各パッドはビルドアップ 部 30内に積層された配線パターンであるビルドアップ部内導体層（BU導体層） 32と 電気的に接続されている。
[0016] コア基板 20は、 BT (ビスマレイミド一トリアジン)榭脂ゃガラスエポキシ基板等力もなる コア基板本体 21の表裏両面に形成された銅からなる導体層 22, 22と、コア基板本 体 21の表裏を貫通するスルーホールの内周面に形成された銅力もなるスルーホー ル導体 24とを有しており、両導体層 22, 22はスルーホール導体 24を介して電気的 に接続されている。
[0017] 薄膜コンデンサ 40は、図 2〜図 4に示すように、セラミック系の高誘電体材料を高温 で焼成した高誘電体層 43と、この高誘電体層 43を挟む下部電極 41及び上部電極 4 2とで構成されている。この薄膜コンデンサ 40のうち、下部電極 41はニッケル電極で あり実装部 60のグランド用パッド 61に電気的に接続され、上部電極 42は銅電極であ り実装部 60の電源用パッド 62に電気的に接続される。このため、下部電極 41及び 上部電極 42はそれぞれ実装部 60に実装される半導体素子 70のグランドライン及び 電源ラインに接続される。また、下部電極 41は、高誘電体層 43の下面に形成された ベタパターンであって、コア基板 20の導体層 22のうち電源ライン用の導体層 22Pと 上部電極 42とを電気的に接続する上部ビアホール導体 48を非接触な状態で貫通 する通過孔 41aを有している。なお、下部電極 41は、各シグナルラインを非接触状態 で上下に貫通する貫通孔を有していてもよいが、それよりも下部電極 41の外側に各 シグナルラインが形成されている方が好ましい（図 12参照)。一方、上部電極 42は、 高誘電体層 43の上面に形成されたべタパターンであって、コア基板 20の導体層 22 のうちグランド用の導体層 22Gと下部電極 41とを電気的に接続する下部ビアホール 導体 45を非接触な状態で貫通する通過孔 42aを有している。なお、上部電極 42は、 図示しな!、が、各シグナルラインを非接触状態で上下に貫通する貫通孔を有して ヽ てもよいが、それよりも上部電極 42の外側に各シグナルラインが形成されている方が 好ましい（図 12参照）。高誘電体層 43は、 BaTiO、 SrTiO、 TaO、 Ta O、 PZT、
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PLZT、 PNZT、 PCZT、 PSZTからなる群より選ばれた 1種又は 2種以上の金属酸 化物を含んでなる高誘電体材料を 0. 1〜10 mの薄膜状にしたあと焼成してセラミ ック〖こしたちのである。
[0018] ここで、下部ビアホール導体 45は、図 3に示すように、上部電極 42の通過孔 42aの 内周縁から離間している円板部 46と、下部電極 41を貫通する下部電極内ホール 41 b及びコンデンサ下絶縁層 26を貫通する絶縁層内ホール 26bに導体 (金属又は導 電性榭脂）が充填されてなる導体主要部 47とを備え、円板部 46と導体主要部 47と は一体ィ匕されている。また、下部電極内ホール 41bは、下方に向力つて小径となる円 錐台形状に形成され、その円錐台の底面積つまり下部電極 41の裏面に開口してい る面積よりも、円錐台の側面積つまり下部電極 41の内壁の面積の方が大きくなるよう に形成されている。絶縁層内ホール 26bは、同じく下方に向力つて小径となる円錐台 形状に形成されている。そして、下部電極内ホール 41bのテーパ角 θ 1は、絶縁層 内ホール 26bのテーパ角 Θ 2よりも大きくなるように形成されている。この結果、絶縁 層内ホール 26bの母線と下部電極内ホール 41bの母線とは接続部 f¾Jにて屈曲して いる。但し、絶縁層内ホール 26bは、断面積が下部電極内ホール 41bの底面積と一 致する円柱状に形成されていてもよぐこの場合も接続部位にて屈曲する。更に、下 部ビアホール導体 45のボトム部（コア基板 20のグランド用の導体層 22Gと接する部 分）の径 φ via—bは、ビルドアップ部 30のビルドアップ部内ビアホール導体（BUビア ホール導体） 34のボトム部（円板部 46と接する部分)の径 φ bu— bより小さくなるよう に形成されている。このように下部電極内ホール 41bがテーパ孔（円錐台形状）とな つているため、円柱孔の場合に比べて下部ビアホール導体 45と下部電極 41との接 触面積が増える。
[0019] ビルドアップ部 30は、薄膜コンデンサ 40の上側にビルドアップ部内絶縁層（BU絶縁 層） 36と BU導体層 32とを交互に積層したものであり、 BU絶縁層 36を挟んで上下に 配置された BU導体層 32同士や BU絶縁層 36を挟んで上下に配置された BU導体 層 32と薄膜コンデンサ 40とは BUビアホール導体 34を介して電気的に接続されてい る。なお、ビルドアップ部 30のファインィ匕を考慮して、 BU導体層 32の厚さは下部電 極 41よりも薄くなつている。また、ビルドアップ部 30の最表層には実装部 60が形成さ れている。このようなビルドアップ部 30は、周知のサブトラクティブ法やアディティブ法 (セミアディティブ法やフルアディティブ法を含む）により形成される力 例えば以下の ようにして形成される。すなわち、まず、コア基板 20の表裏両面に BU絶縁層 36 (常 温でのヤング率が例えば 2〜7GPa)となる榭脂シートを貼り付ける。この榭脂シート は、変成エポキシ系榭脂シート、ポリフエ-レンエーテル系榭脂シート、ポリイミド系榭 脂シート、シァノエステル系榭脂シートなどで形成され、その厚みは概ね 20〜80 mである。かかる榭脂シートは、シリカ、アルミナ、ジルコユア等の無機成分が分散さ れていてもよい。次に、貼り付けた榭脂シートに炭酸ガスレーザや UVレーザ、 YAG レーザ、エキシマレーザなどによりスルーホールを形成し、この榭脂シートの表面とス ルーホールの内部に無電解銅めつきを施して導体層とする。この導体層上にめっき レジストを形成し、めっきレジスト非形成部に電解銅めつきを施した後、レジスト下の 無電解銅めつきをエッチング液で除去することにより BU導体層 32が形成される。な お、スルーホール内部の導体層力 ¾Uビアホール導体 34となる。あとは、この手順を 繰り返すことによりビルドアップ部 30が形成される。本実施形態では、薄膜コンデン サ 40の下部電極 41は BU導体層 32よりも厚く形成されている。
次に、このように構成された多層プリント配線板 10の使用例について説明する。まず 、裏面に多数のはんだバンプが配列された半導体素子 70を実装部 60に載置する。 このとき、半導体素子 70のグランド用端子、電源用端子、シグナル用端子をそれぞ れ実装部 60のグランド用パッド 61、電源用パッド 62、シグナル用パッド 63と接触させ る。続いて、リフローにより各端子をはんだにより接合する。その後、多層プリント配線 板 10をマザ一ボード等の他のプリント配線板に接合する。このとき、予め多層プリント 配線板 10の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配 線板上の対応するパッドと接触させた状態でリフローにより接合する。多層プリント配 線板 10に内蔵された薄膜コンデンサ 40は、誘電率の高いセラミック力もなる高誘電 体層 43を有していることや下部電極 41及び上部電極 42はべタパターンであり面積 が大きいことから静電容量が大きいので、充分なデカップリング効果を奏することが 可能となり、実装部 60に実装した半導体素子 70 (IC)のトランジスタが電源不足とな りにくい。なお、必要に応じて、多層プリント配線板 10の実装部 60の周囲にチップコ ンデンサを搭載してもよい。
次に、本実施例の多層プリント配線板 10の製造手順について、図 5〜図 9に基づい て説明する。まず、図 5 (a)に示すように、コア基板 20を用意し、このコア基板 20の上 に真空ラミネータを用いて熱硬化性絶縁フィルム（味の素社製の ABF— 45SH、図 2 のコンデンサ下絶縁層 26となるもの）を温度 50〜150°C、圧力 0. 5〜1. 5MPaとい うラミネート条件下で貼り付けた。続いて、予め作製しておいた厚膜でニッケル製の 金属箔 422と銅製の金属箔 426とで高誘電体層 424をサンドイッチした構造の高誘 電体シート 420を熱硬化性絶縁フィルムの上に真空ラミネータを用いて温度 50〜15 0°C、圧力 0. 5〜1. 5MPaというラミネート条件下で貼り付け、その後 150°Cで 1時間 乾燥させた (図 5 (b)参照)。これにより、熱硬化性絶縁フィルムは硬化して層間絶縁 層 410となった。このとき、高誘電体シート 420の金属箔 422とコア基板 20の導体層 22との距離力 0 mとなるよう〖こした。なお、高誘電体シート 420は、金属箔 422の 表面を粗ィ匕したものを用いた。この粗化は、ここではインタープレートプロセス (荏原 ユージライト製)を用いて行った。ラミネートする際の高誘電体シート 420の両金属箔 422, 426は、いずれも回路形成されていないベタ層とした。これは以下の理由によ る。すなわち、両金属箔 422, 426の一部をエッチング等で除去すると、（i)表裏で金 属の残存率が変わったり、除去した部分が起点となって高誘電体シートが曲がったり 折れたりすることがあること、（ii)金属箔の一部を除去するとエッジが生成することとな り、その部分にラミネート圧力が集中すること、（iii)高誘電体層に直接ラミネータが接 触することとなること等が原因で、高誘電体層にクラックが入りやすくなり、そのクラック 部分に後のめっき工程でめっきが充填されると両金属箔間でショートしてしまう。また 、ラミネート前に電極の一部を除去すると、高誘電体シートの静電容量が減少すると いう問題もおこるし、その高誘電体シートをラミネートする場合、高誘電体シートとコア 基板 20とを位置合わせして貼りつける必要も生じる。更に、高誘電体シートが比較的 薄く剛性があまりないので、金属箔の一部を除去する際の位置精度が悪くなる。それ に加え、ァライメント精度を考慮して金属箔の一部を除去する必要があるので、大き めに金属箔を除去する必要があるし、ァライメント精度も高誘電体シートが薄 、ので 悪い。以上のことから、ラミネートする際の高誘電体シート 420の両金属箔 422, 426 は、 、ずれも回路形成されて ヽな 、ベタ層であることが好まし 、のである。
次に、高誘電体シート 420の作製手順について説明する。
(1)乾燥窒素中において、濃度 1. 0モル Zリットルとなるように秤量したジエトキシバ リウムとビテトライソプロボキシドチタンを、脱水したメタノールと 2—メトキシエタノール との混合溶媒 (体積比 3 : 2)に溶解し、室温の窒素雰囲気下で 3日間攪拌してバリウ ムとチタンのアルコキシド前駆体組成物溶液を調整した。次いで、この前駆体組成物 溶液を 0°Cに保ちながら攪拌し、あら力じめ脱炭酸した水を 0. 5マイクロリットル Z分 の速度で窒素気流中で噴霧して加水分解した。
(2)このようにして作製されたゾル—ゲル溶液を、 0. 2ミクロンのフィルターを通し、析 出物等をろ過した。
(3)上記（2)で作製したろ過液を厚さ 14 μ mのニッケル製の金属箔 422 (後に下部 電極 41となる）上に 1500rpmで 1分間スピンコートした。溶液をスピンコートした基板 を 150°Cに保持されたホットプレート上に 3分間置き乾燥した。その後基板を 850°C に保持された電気炉中に挿入し、 15分間焼成を行った。ここで、 1回のスピンコート Z乾燥 Z焼成で得られる膜厚が 0. 03 mとなるようゾルーゲル液の粘度を調整した 。なお、下部電極 41としてはニッケルの他に、銅、白金、金、銀等を用いることもでき る。
(4)スピンコート Z乾燥 Z焼成を 25回繰り返し、厚さ 0. 75 mの高誘電体層 424を 得た。
(5)その後、スパッタ等の真空蒸着装置を用いて高誘電体層 424の上に銅層を形成 し更にこの銅層上に電解めつき等で銅を 10 μ m程度足すことにより、金属箔 426 (後 に上部電極 42の一部をなす）を形成した。このようにして、高誘電体シート 420を得 た。誘電特性は、 INPEDANCE/GAIN PHASE ANALYZER (ヒューレットパッカード社 製、品名：4194A)を用い、周波数 lkHz、温度 25°C、 OSCレベル IVという条件で 測定したところ、その比誘電率は、 1300であった。なお、真空蒸着は銅以外に白金 、金等の金属層を形成してもよいし、電解めつきも銅以外にニッケル、スズ等の金属 層を形成してもよい。また、高誘電体層をチタン酸バリウムとした力 他のゾル一ゲル 溶液を用いることで、高誘電体層をチタン酸ストロンチウム（SrTiO )、酸ィ匕タンタル（
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TaO 、 Ta O )、チタン酸ジルコン酸鉛（PZT)、チタン酸ジルコン酸ランタン鉛（PLZ
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Τ)、チタン酸ジルコン酸ニオブ鉛（ΡΝΖΤ)、チタン酸ジルコン酸カルシウム鉛（PCZ Τ)及びチタン酸ジルコン酸ストロンチウム鉛 (PSZT)の 、ずれかにすることも可能で ある。
[0023] なお、高誘電体シート 420のその他の作製方法として、以下の方法もある。即ち、チ タン酸バリウム粉末 (富士チタン工業株式会社製、 ΗΡΒΤシリーズ)を、チタン酸バリ ゥム粉末の全重量に対して、ポリビュルアルコール 5重量部、純水 50重量部および 溶剤系可塑剤としてフタル酸ジォクチルまたはフタル酸ジブチル 1重量部の割合で 混合されたバインダ溶液に分散させ、これをロールコータ、ドクターブレード、 αコー タ等の印刷機を用いて、厚さ 14 /z mのニッケル製の金属箔 422に、厚さ 5〜7 /ζ πι程 度の薄膜状に印刷し、 60°Cで 1時間、 80°Cで 3時間、 100°Cで 1時間、 120°Cで 1時 間、 150°Cで 3時間乾燥し未焼成層とする。 BaTiO以外に SrTiO 、 TaO 、 Ta O 、
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PZT、 PLZT、 PNZT、 PCZT、 PSZTからなる群より選ばれた 1種又は 2種以上の金 属酸ィ匕物を含んでなるペーストをロールコータ、ドクターブレード等の印刷機を用い て、厚さ 0. 1〜： LO /z mの薄膜状に印刷、乾燥し未焼成層としてもよい。印刷後、この 未焼成層を 600〜950°Cの温度範囲で焼成し、高誘電体層 424とする。その後、ス パッタ等の真空蒸着装置を用 ヽて高誘電体層 424の上に銅層を形成し更にこの銅 層上に電解めつき等で銅を 2〜10 m程度足すことにより、銅製の金属箔 426を形 成する。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解 めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。その他、チタン酸バリ ゥムをターゲットにしたスッパタ法でも可能である。
[0024] 次に、高誘電体シート 420を積層した作製途中の基板の上に市販のドライフィルム 4 30 (エッチングレジスト）を貼り付け（図 5 (c)参照）、多層プリント配線板のパターン形 成時に通常行われる露光 ·現像によりコア基板 20の導体層 22Pと対向する位置に円 孔 430aを形成し（図 5 (d)参照）、その後エッチングを行い（図 5 (e)参照）、フィルム を剥離した（図 5 (f)参照)。この結果、高誘電体シート 420のうちコア基板 20の導体 層 22Pと対向する位置に円柱穴 420aが形成された。なお、エッチング工程では、塩 化第二銅エッチング液を使用した。なお、円柱穴 420aの形成方法としては、上述し た方法以外に、金属箔 426上にドライフィルム 430を貼り付けることなく円柱穴 420a を形成する位置に UVレーザを照射してもよい。この場合、金属箔 426、高誘電体層 424及び金属箔 422を貫通し導体層 22Pに達するように穴を開けてもよい。
[0025] 次に、高誘電体シート 420をパターン形成した作製途中の基板の上に再度ドライフィ ルム 440を貼り付け（図 6 (a)参照）、露光 ·現像によりコア基板 20の導体層 22Gと対 向する位置に平面視するとドーナツ状に見えるドーナツ溝 440aを形成し（図 6 (b)参 照）、その後エッチングを行い（図 6 (c)参照）、フィルムを剥離した（図 6 (d)参照)。こ の結果、高誘電体シート 420のうちコア基板 20の導体層 22Gに対向する位置にドー ナツ溝 420bが形成された。なお、エッチング工程では、塩ィ匕第二銅エッチング液を 使用した力 金属箔 426及び高誘電体層 424までエッチングされたあと金属箔 422 が僅かにエッチングされた状態となるように短時間で処理した。また、ドーナツ溝 420 bに囲まれた部分は平面視したときに円形に見える島部 420cとなった。この際、ドラ ィフィルム 440の開口部のエッチングは、金属箔 426のみを除去してドーナツ溝 420 bを形成してもよ 、し、金属箔 426と高誘電体層 424の一部を除去してドーナツ溝 42 Obを形成してもよい。
[0026] 次に、円柱穴 420a及びドーナツ溝 420bに層間充填用榭脂 450をスキージを用いて 充填し（図 6 (e)参照）、 100°Cで 20分間乾燥した。ここで、層間充填用榭脂 450は、 ビスフエノール F型エポキシモノマー（油化シェル社製、分子量 310、商品名 YL983 U) 100重量部、表面にシランカップリング材がコーティングされた平均粒径が 1. 6 μ mで最大粒子径が 15 m以下の SiO球状粒子 (アドテック社製、商品名 CRS 1101
2
— CE) 72重量部及びレべリング剤（サンノプコ社製、商品名ペレノール S4) l . 5重 量部を容器に取り撹拌混合することにより調製した。このときの粘度は 23 ± 1°Cで 30 〜60PaZsであった。なお、硬化剤としてイミダゾール硬化剤（四国化成社製、商品 名 2E4MZ— CN)を 6. 5重量部用いた。さて、この榭脂 450を充填し乾燥したあと、 作製途中の基板の表面を高誘電体シート 420の金属箔 426の表面が露出するまで 研磨して平坦ィ匕し、続いて 100°Cで 1時間、 150°Cで 1時間の加熱処理を行うことに より、この榭脂 450を硬化させた（図 6 (f)参照)。この結果、円柱穴 420a及びドーナ ッ溝 420bは層間充填用榭脂 450で充填された状態となった。
[0027] 次に、層間充填用榭脂 450で充填された円柱穴 420aに炭酸ガスレーザによりコア 基板 20の導体層 22Pに達する電源側テーパ穴 454を形成した（図 7 (a)参照)。炭酸 ガスレーザは層間充填用榭脂 450に穴を開けることは可能であるが、導体層 22Pに 穴を開けることは困難なため、電源側テーパ穴 454の深さを導体層 22Pに達する位 置までとすることが容易であった。続いて、平面視したときに円形に見える島部 420c に UVレーザにより金属箔 422を貫通するグランド側第 1テーパ穴 456を形成した（図 7 (b)参照）。このときの UVレーザの照射条件は出力を 3〜10Wとし、周波数を 25〜 60kHzとし、ショット数（レーザカ卩ェ回数）を 50〜200回とした。具体的には、 1回目 のショットは出力を 3W、周波数を 25kHz、レーザの出力パワーを最大出力とし、その 後回数が増えるにつれて出力パワーを徐々に落とした。この結果、グランド側第 1テ ーパ穴 456のテーパ角を比較的大きくすることができた。続いて、層間絶縁層 410の うちグランド側第 1テーパ穴 456の底面にあたる部分に炭酸ガスレーザによりコア基 板 20の導体層 22Gに達するグランド側第 2テーパ穴 458を形成した（図 7 (c)参照)。 ここでは、グランド側第 1テーパ穴 456のテーパ角 θ 1がグランド側第 2テーパ穴 458 のテーパ角 Θ 2よりも大きくなるようにした。このときの炭酸レーザの照射条件は、波 長 9. 4 mの炭酸ガスレーザの場合、マスクの貫通孔の径を 1. 0〜5. Omm、ショッ 卜^;を 1〜5ンヨット、ノヽノレス幅 <^〜50 μ sec、エネルギー密度を 5〜50mjZcm2とし た。具体的には、 1回目のショットのエネルギー密度を 15mjZcm2とし、ノ ルス幅を 1 5 secとし、その後、回数が増えるにつれてエネルギー密度とパルス幅を小さくした 。なお、炭酸ガスレーザのエネルギー密度やパルス幅を変えることで Θ 2を変えること ができる。また、炭酸ガスレーザは層間絶縁層 410に穴を開けることは可能であるが 、導体層 22Gに穴を開けたり金属箔 422の穴径を拡げたりすることは困難なため、グ ランド側第 1テーパ穴 456の内壁を当初の形状に維持したままグランド側第 2テーパ 穴 458の深さを導体層 22Gに達する位置までとすることが容易であった。
[0028] 次に、この作製途中の基板の表面 (各テーパ穴 454, 456, 458の底面や周壁も含 む）に無電解めつき触媒を付与した後、無電解銅めつき水溶液中にその基板を浸漬 し、基板の表面に厚さ 0. 6〜3. 0 mの無電解銅めつき膜 460を形成した（図 8 (a) 参照)。なお、無電解めつき水溶液は以下の組成のものを使用した。硫酸銅: 0. 03 mol/L、 EDTA: 0. 200mol/L, HCHO : 0. lg/L、NaOH : 0. lmol/L、 a , a ' —ビビリジル： lOOmgZL、ポリエチレングリコール（PEG) O. lgZL。続いて、 無電解銅めつき膜 460の上に市販のドライフィルム 470を貼り付け（図 8 (b)参照）、 露光'現像及びエッチングによりドーナツ溝 420bに対向する位置のみドライフィルム 470を残し（図 8 (c)参照）、無電解銅めつき膜 460の表面のうちドライフィルム 470で 被覆されている部分を除く全面に厚さ 25 mの電解銅めつき膜 462を形成した（図 8 (d)参照)。なお、電解銅めつき液は以下の組成のものを使用した。硫酸： 200gZL、 硫酸銅： 80gZL、添加剤：19. 5 ml/L (アトテックジャパン社製、カパラシド GL)。 また、電解銅めつきは以下の条件で行った。電流密度 lAZdm2、時間 115分、温度 23 ± 2°C。続いて、ドライフィルム 470を剥がし、そのドライフィルム 470が残っていた 部分の無電解銅めつき膜 460を硫酸一過酸ィ匕水素系のエッチング液でエッチングし た（図 8 (e)参照)。このような工程を経ることで、コア基板 20の上に薄膜コンデンサ 4 0が形成された。つまり、金属箔 422が下部電極 41となり、高誘電体層 424が高誘電 体層 43となり、金属箔 426、無電解銅めつき膜 460及び電解銅めつき膜 462のうち 高誘電体層 424より上の部分が上部電極 42となる。また、第 1及び第 2グランド側テ ーパ穴 456, 458に充填された無電解銅めつき膜 460及び電解銅めつき膜 462を含 む部分が下部ビアホール導体 45となり、電源側テーパ穴 454に充填された無電解 銅めつき膜 460及び電解銅めつき膜 462が上部ビアホール導体 48となる。
次に、電解銅めつき膜 462を形成した作製途中の基板を NaOH (lOgZL)、 NaCIO (40gZL)、 Na PO (6gZL)を含む水溶液を黒化浴 (酸化浴）とする黒化処理、お
2 3 4
よび、 NaOH (10gZL)、 NaBH (6gZL)を含む水溶液を還元浴とする還元処理を
4
行い、電解銅めつき膜 462の表面に粗ィ匕面を形成した（図示せず)。その後、薄膜コ ンデンサ 40の上に榭脂絶縁シート 480を真空ラミネータで温度 50〜150°C、圧力 0 . 5〜1. 5MPaというラミネート条件下で貼り付け、 150でで3時間硬化した（図9 (&) 参照)。この榭脂絶縁シート 480は、変成エポキシ系榭脂シート、ポリフエ-レンエー テル系榭脂シート、ポリイミド系榭脂シート、シァノエステル系榭脂シート又はイミド系 榭脂シートであり、熱可塑性榭脂であるポリオレフイン系榭脂ゃポリイミド系榭脂、熱 硬化性榭脂であるシリコーン榭脂ゃ SBR、 NBR、ウレタン等のゴム系榭脂を含有し ていてもよいし、シリカ、アルミナ、ジルコユア等の無機系の繊維状、フィラー状、扁平 状のものが分散していてもよい。この榭脂絶縁シート 480の所定位置に COレーザに
2 てホール 482を形成し（図 9 (b)参照）、その後粗ィ匕処理を施し無電解銅めつきを行つ たあとめつきレジストを積層し、露光'現像によりめつきレジストにパターン形成し、電 解銅めつきによるパターンめっきを行い、めっきレジストを剥離したあとエッチングによ り無電解銅めつき膜のうちめつきレジストで覆われていた部分を除去し、 BU導体層 3 2を形成した（図 9 (c)参照)。この BU導体層 32の厚さは、下部電極 41より薄くなるよ うに電界めつき時間を調整した。具体的には BU導体層 32の厚さは 12 mとなるよう にした。図 9 (c)において、榭脂絶縁シート 480が BU絶縁層 36となり、ホール 482内 のめつきが BUビアホール導体 34となる。そして、図 9 (a)〜（c)の操作を繰り返すこと によりビルドアップ部 30 (図 2参照）を完成させた。このとき、ビルドアップ部 30の最上 層には各パッド 61, 62, 63となる電極を形成し、図 1及び図 2に示す多層プリント配 線板 10を得た。なお、このようなビルドアップ部 30を完成させる手法は、既に当業界 にお 、て周知となって!/、る一般的な手法である。
以上詳述した本実施形態の多層プリント配線板 10によれば、薄膜コンデンサ 40の下 部電極 41と下部ビアホール導体 45との接触面積（下部電極内ホール 41bの側面積 )は、図 10に示すようにビアホール導体を下部電極 41に突き当たるように形成した場 合に比べて大きくなる。すなわち、下部電極 41に突き当たるビアホール導体の場合 、薄膜コンデンサ 40の下部電極 41とビアホール導体との接触面積はビアホール導 体のトップ部の面積となるが、これは下部電極内ホール 41bの底面積に相当する。こ れに対して、本実施形態では、薄膜コンデンサ 40の下部電極 41と下部ビアホール 導体 45との接触面積は下部電極内ホール 41bの側面積となり、これは下部電極内 ホール 41bの底面積よりも大きく形成されている。このため、薄膜コンデンサ 40の下 部電極 41と下部ビアホール導体 45との接触面積は、ビアホール導体を下部電極 41 に突き当たるように形成した場合に比べて大きくなり、その分、ヒートサイクル試験後 に下部ビアホール導体 45と下部電極 41との間で剥離が生じにくい。したがって、ヒ ートサイクル試験で不具合が発生するのを十分に抑制することができる。
[0031] また、下部ビアホール導体 45は絶縁層内ホール 26bの母線と下部電極内ホール 41 bの母線との接続部 にて屈曲して 、るため、その屈曲部を基点として変形しやす Vヽことから応力を緩和しやす!/ヽ。
[0032] 更に、下部電極 41はビルドアップ部 30を構成する BU導体層 32よりも厚く形成され ているため、薄膜コンデンサ 40の下部電極 41と下部ビアホール導体 45との接触面 積を比較的容易に大きくすることができる。また、下部電極 41が低抵抗となる。
[0033] 更にまた、下部ビアホール導体 45のうちコア基板 20の導体層 22と接するボトム部の 径 φ via— bが BUビアホール導体 34のボトム部の径 φ bu— bより小さいため、多層プ リント配線板 10全体の応力に対する抵抗力を上げることができる。その理由は以下 のとおりである。すなわち、下部ビアホール導体 45は、コア基板 20の導体層 22Gと 突き当たった状態で接触して 、るものの、下部電極 41と側面で接触して 、るため接 触強度が高い。これに対して、 BUビアホール導体 34は上部電極 42や BU導体層 3 2と突き当たった状態で接触して!/、るに過ぎな!/、ため、その接触箇所に応力が集中 すると剥離しやすい。したがって、下部ビアホール導体 45のボトム部の面積を、 BU ビアホール導体 34のボトム部の面積より小さくし、下部ビアホール導体 45が応力を 受けやすくすることにより、 BUビアホール導体 34に力かる応力を小さくしている。この 結果、全体の応力に対する抵抗力が上がるのである。
[0034] なお、本発明は上述した実施形態に何ら限定されることはなぐ本発明の技術的範 囲に属する限り種々の態様で実施し得ることはいうまでもない。
[0035] 例えば、上述した実施形態では、コア基板 20の上に薄膜コンデンサ 40を形成し該 薄膜コンデンサ 40の上にビルドアップ部 30を形成した力 コア基板 20の上にビルド アップ部 30を形成し該ビルドアップ部 30の上に薄膜コンデンサ 40を形成してもよい 。この場合、下部ビアホール導体 45のボトム部の径 φ via— bはビルドアップ部 30の BU導体層 32と接する部分となる。
[0036] 上述した実施形態では、絶縁層内ホール 26bを下方に向力つて小径となるテーパ状 に形成した力 断面が下部電極内ホール 41bのボトム部の面積となる円柱状に形成 してもよい。この場合も、下部ビアホール導体 45は接続部位で屈曲することになるた め応力を緩和しやすい。
[0037] 上述した実施形態では、下部電極内ホール 41bのテーパ角 θ 1を絶縁層内ホール 2 6bのテーパ角 Θ 2より大きくなるようにした力 両テーパ角 θ 1, Θ 2を同じ角度として もよい。この場合、下部ビアホール導体 45は接続部位で屈曲しなくなるが、薄膜コン デンサ 40の下部電極 41と下部ビアホール導体 45との接触面積はビアホール導体を 下部電極 41に突き当たるように形成した場合に比べて大きくなるため、その分、ヒー トサイクル試験後に下部ビアホール導体 45と下部電極 41との間で剥離が生じにくい
[0038] 上述した実施形態では、 BUビアホール導体 34の断面形状をコップ状 (いわゆるコン フォーマルビア）としたが、コップ内に金属や導電性榭脂を充填したいわゆるフィルド ビアとしてもよ！/、。
[0039] 上述した実施形態では、下部電極内ホール 4 lbのテーパ角 θ 1が絶縁層内ホール 2 6bのテーパ角 Θ 2より大きくなるようにしたが、 0 1 < 0 2としてもよい。この場合も下 部ビアホール導体 45は屈曲した形状となるため、応力を緩和しやす 、。
実施例
[0040] 上述した実施形態の多層プリント配線板 10の作製手順に準じて、表 1に示す実施例 1〜19及び参考例1を、ニッケル箔の厚みを変更したり UVレーザや炭酸レーザの条 件を調整したりすることにより作製し、これらについて以下の評価試験を行った。すな わち、多層プリント配線板 10の実装部 60に設けられた多数のグランド用パッド 61及 び電源用パッド 62のうち数個を選出し、選出されたグランド用パッド 61とこのグランド 用パッド 61に電気的に接続されているグランド用外部端子との間の抵抗を測定する と共に、同じく選出された電源用パッド 62とこの電源用パッド 62に電気的に接続され ている電源用外部端子との間の抵抗を測定し、これらを初期値 ROとした。次いで、薄 膜コンデンサ 40の上部電極 42と下部電極 41との間に 3. 3 [V]の電圧を印加し、薄 膜コンデンサ 40に電荷をチャージして充電した後、放電した。この充電、放電を 50 回繰り返した。続いて、多層プリント配線板 10を— 55°Cで 5分放置したあと 125°Cで 5分放置するというヒートサイクル試験を 500回繰り返したあと、初期値 ROを測定した ノ^ド—外部端子間の接続抵抗の値 Rを測定した。そして、各パッド—外部端子ごと に、接続抵抗の値 Rから初期値 ROを引いた差分を初期値 ROで除しそれに 100を掛 けた値（100 X (R— RO) ZRO (%) )を求め、それらの値のうちすべてが ± 10%以内 なら合格（「〇」）、それ以外なら不合格「X」と評価した。その結果を表 1に合わせて 示す。なお、表 1のパラメータは図 11に示したとおりである。また、各実施例や参考例 の多層プリント配線板 10は、基本的には図 1及び図 2の構成を有し各構成部品の材 質や大きさ、配置位置などを共通化し、表 1の各パラメータのみ表 1に記載されている 値となるようにした。
[0041] [表 1]
Figure imgf000019_0001
各パラメ一タ（ bu b. Tし ^via~ ^v a-m. a bなど)については図 1 1を参照
ΔΤは下部 ¾極の厚さ TLからビルドアッブ部の配線パターンの厚さ〈1 2 m)を引いた差分
(前番が大な ¾ΔΤ> (Χ後者が大なら ΔΤく 0)
¾3 A Sは下部電極ホールの側面積から下部電極ホールの底面積を弓 Iい 差分
ί前者が太なら AS >0、後者が大なら ASく 0)
[0042] 表 1から明らかなように、実施例 1〜19は、薄膜コンデンサ 40の下部電極 41と下部ビ ァホール導体 45との接触面積（下部電極内ホール 41bの側面積）がビアホール導体 を下部電極 41に突き当たるように形成した場合 (図 10参照)の接触面積 (下部電極 内ホール 41bの底面積に相当）に比べて大きぐまた、下部電極 41の厚さがビルドア ップ部 30の BU導体層 32よりも厚いため、参考例 1と比べてヒートサイクル試験の評 価結果が優れていた。特に、実施例 3, 4, 7, 8, 11〜18のように下部ビアホール導 体 45が屈曲している場合（つまりテーパ角 0 1 > 0 2)は、実施例 1, 2, 5, 6, 9, 10 , 19のように下部ビアホール導体 45が屈曲していない場合（つまりテーパ角 0 1 = 0 2)に比べてヒートサイクル試験の回数が 1250回を超えても接続抵抗値は良好な値 を維持した。また、実施例 14, 17, 18は、下部ビアホール導体 45のボトム部の径 φ ν ia— bが異なる以外は同じ条件であるが、下部ビアホール導体 45のボトム部の径 φ V ia— bが BUビアホール導体 34のボトム部の径 φ bu—bと同じか超える場合（実施例 17, 18)に比べて、下部ビアホール導体 45のボトム部の径 φ via— bが BUビアホー ル導体 34のボトム部の径 φ bu— b未満の場合（実施例 14)の方がヒートサイクル試 験の評価結果が優れて!/、た。
本出願は、 2005年 10月 14日に出願された日本国特許出願第 2005— 300320を 優先権主張の基礎としており、引用によりその内容の全てが本明細書に含まれる。 産業上の利用の可能性
本発明のプリント配線板は、 ICチップなどの半導体素子を搭載するために用いられ るものであり、例えば電気関連産業や通信関連産業などに利用される。

Claims

請求の範囲
[1] 半導体素子を実装するプリント配線板であって、
高誘電体層を上部電極及び下部電極で挟み込み、前記上部電極及び前記下部 電極の一方が前記半導体素子の電源ラインに電気的に接続され、前記上部電極及 び前記下部電極の他方が前記半導体素子のグランドラインに電気的に接続された 薄膜コンデンサと、
該薄膜コンデンサの下に設けられ前記下部電極と接するコンデンサ下絶縁層と、 該コンデンサ下絶縁層を挟んで前記下部電極と対向する位置に設けられた下部電 極対向導体層と、
前記コンデンサ下絶縁層を貫通する絶縁層内ホール及び前記下部電極を貫通し 底面積よりも側面積の方が大きい下部電極内ホールに充填され、前記下部電極対 向導体層と前記下部電極とを電気的に接続する下部ビアホール導体と、
を備えたプリント配線板。
[2] 前記絶縁層内ホールの母線と前記下部電極内ホールの母線とは、接続部位にて 屈曲している、
請求項 1に記載のプリント配線板。
[3] 前記絶縁層内ホール及び前記下部電極内ホールは共に下方に向かって小径とな る円錐台状に形成され、前記絶縁層内ホールのテーパ角よりも前記下部電極内ホー ノレのテーパ角の方が大き 、、
請求項 2に記載のプリント配線板。
[4] 前記絶縁層内ホールは円柱状に形成され、前記下部電極内ホールは下方に向か つて小径となる円錐台状に形成されている、
請求項 2に記載のプリント配線板。
[5] 請求項 1〜4のいずれかに記載のプリント配線板であって、
前記薄膜コンデンサの上側又は下側にビルドアップ部、を備え、
前記下部電極層は前記ビルドアップ部を構成するビルドアップ部内導体層よりも厚 い、
プリント配線板。
[6] 前記下部ビアホール導体のうち前記下部電極対向導体層と接するボトム部の径は 、前記ビルドアップ部内導体層同士を電気的に接続するビルドアップ部内導体のうち 前記ビルドアップ部内導体層と接するボトム部の径より小さい、
請求項 5に記載のプリント配線板。
[7] 前記高誘電体層はセラミック製である、
請求項 1〜6のいずれかに記載のプリント配線板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135492A (ja) * 2007-11-30 2009-06-18 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
US9648733B2 (en) 2007-06-28 2017-05-09 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008289131A (ja) * 2007-04-17 2008-11-27 Panasonic Corp 送信装置と、これを用いた電子機器
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4980419B2 (ja) 2007-04-18 2012-07-18 イビデン株式会社 多層プリント配線板及びその製造方法
US7973413B2 (en) * 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US7690104B2 (en) * 2008-02-20 2010-04-06 Apple Inc. Technique for reducing wasted material on a printed circuit board panel
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
US8531565B2 (en) 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
US8409963B2 (en) 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5930852B2 (ja) * 2012-06-04 2016-06-08 株式会社ユーテック 強誘電体結晶膜の製造方法
US9343392B2 (en) * 2012-06-29 2016-05-17 Sony Corporation Semiconductor device, manufacturing method for semiconductor device, and electronic device
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP6241641B2 (ja) * 2013-03-28 2017-12-06 日立化成株式会社 多層配線基板の製造方法
KR20150014167A (ko) * 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
KR20190058695A (ko) * 2014-02-21 2019-05-29 미쓰이금속광업주식회사 내장 캐패시터층 형성용 동장 적층판, 다층 프린트 배선판 및 다층 프린트 배선판의 제조 방법
JP2016058472A (ja) * 2014-09-08 2016-04-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US9609749B2 (en) 2014-11-14 2017-03-28 Mediatek Inc. Printed circuit board having power/ground ball pad array
JP6374338B2 (ja) * 2015-03-24 2018-08-15 京セラ株式会社 配線基板
CN108463576B (zh) * 2016-01-29 2021-07-23 株式会社杰希优 在基板上形成电路的方法
US9704796B1 (en) * 2016-02-11 2017-07-11 Qualcomm Incorporated Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor
US10371719B2 (en) * 2016-04-17 2019-08-06 Kinsus Interconnect Technology Corp. Printed circuit board circuit test fixture with adjustable density of test probes mounted thereon
JP6750462B2 (ja) 2016-11-04 2020-09-02 Tdk株式会社 薄膜コンデンサ及び電子部品内蔵基板
JP6354016B1 (ja) * 2016-12-28 2018-07-11 株式会社野田スクリーン 薄膜キャパシタ、および半導体装置
WO2018211614A1 (ja) * 2017-05-17 2018-11-22 株式会社野田スクリーン 薄膜キャパシタ構造、および当該薄膜キャパシタ構造を備えた半導体装置
JP2021141214A (ja) * 2020-03-05 2021-09-16 モレックス エルエルシー 成形回路基板とその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307944A (ja) * 1998-04-17 1999-11-05 Hokuriku Electric Ind Co Ltd 多層回路基板及びその製造方法
JP2005191559A (ja) * 2003-12-05 2005-07-14 Ibiden Co Ltd 多層プリント配線板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719416A (en) * 1991-12-13 1998-02-17 Symetrix Corporation Integrated circuit with layered superlattice material compound
DE4300808C1 (de) * 1993-01-14 1994-03-17 Siemens Ag Verfahren zur Herstellung eines Vielschichtkondensators
US5633781A (en) * 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode
US5914851A (en) * 1995-12-22 1999-06-22 International Business Machines Corporation Isolated sidewall capacitor
US5826330A (en) * 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
US6255157B1 (en) * 1999-01-27 2001-07-03 International Business Machines Corporation Method for forming a ferroelectric capacitor under the bit line
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US6610417B2 (en) * 2001-10-04 2003-08-26 Oak-Mitsui, Inc. Nickel coated copper as electrodes for embedded passive devices
JP4166013B2 (ja) * 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP3835403B2 (ja) * 2002-11-26 2006-10-18 セイコーエプソン株式会社 電気光学装置及び電子機器
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
US7312146B2 (en) * 2004-09-21 2007-12-25 Applied Materials, Inc. Semiconductor device interconnect fabricating techniques

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307944A (ja) * 1998-04-17 1999-11-05 Hokuriku Electric Ind Co Ltd 多層回路基板及びその製造方法
JP2005191559A (ja) * 2003-12-05 2005-07-14 Ibiden Co Ltd 多層プリント配線板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9648733B2 (en) 2007-06-28 2017-05-09 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US10306760B2 (en) 2007-06-28 2019-05-28 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
JP2009135492A (ja) * 2007-11-30 2009-06-18 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
US8575496B2 (en) 2007-11-30 2013-11-05 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing the same

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