WO2007037124A1 - 変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 - Google Patents

変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 Download PDF

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WO2007037124A1
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filter
gain control
signal
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PCT/JP2006/318123
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Toshiyuki Oga
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Nec Corporation
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/709—Correlator structure
    • H04B1/7093—Matched filter type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20—Modulator circuits; Transmitter circuits

Definitions

  • the present invention relates to a modulator, a filter, a filter gain control method, and a code modulation method.
  • the amplitude level can be set for each channel that is used for wireless communication and multiplexed by code.
  • the present invention relates to a digital modulator, a filter included in the modulator, a filter gain control method, and a code modulation method.
  • HPSK Hybnd
  • a Phase Shift Keying modulator is used.
  • FIG. 7 shows an example of the configuration of the HPSK modulator. This is a standard for mobile communication systems & 3GPP (3rd Generation Partnership
  • data of a plurality of signal channels to be transmitted are indicated by DPDCH 1 to 6, DPCCH, and HS-DPCCH. Each of these is 1-bit time series data.
  • the modulator is provided with a plurality of multipliers 901 to 908 and a plurality of multipliers 910 to 917 for each of a plurality of signal channels.
  • Data DPDCH1 ⁇ 6, DPCCH, HS-DPCCH are channel multiplexed, so channelization codes Cdl ⁇ 6, Cc, Chs Is multiplied.
  • multipliers 910 to 917 multiply the gain factors j8 dl to 6, ⁇ c and j8 hs, respectively, for setting the level for each channel.
  • j8 dl to 6, j8 c, and j8 hs are time series data having a plurality of bit widths. Therefore, the outputs of the multipliers 910 to 917 are also time-series data having a plurality of bit widths.
  • the outputs of the multipliers 910 to 917 are doubled into in-phase channels and quadrature channels, and the outputs of the multipliers 910 to 913 as real numbers are respectively supplied to the in-phase channel adder 919 and the multiplier.
  • Outputs 914 to 917 are input to quadrature channel adder 920 and added. Is done.
  • the output I of the in-phase channel adder 919 and the output Q of the quadrature channel adder 920, which are real outputs, are input to the complex operation unit 930.
  • Complex operation unit 930 includes complex multiplier 921, complex multiplier 922, and complex adder 923.
  • Output Q of quadrature channel adder 920 in complex operation unit 930 is multiplied by imaginary unit j in complex multiplier 922, and then added to output I of in-phase channel adder 919 in complex adder 923. After that, it is treated as a complex signal (I + jQ).
  • the complex signal (I + jQ) is multiplied by a scramble code (Si + jSq) for identifying the mobile station, which is unique to the mobile station, by the complex multiplier 921 to generate a complex signal (+ jQ ').
  • the scramble code (Si + jSq) is a complex number whose real part is Si and whose imaginary part is Sq. Si and Sq are each 1-bit time series data.
  • the real part and imaginary part coefficients Q ′ are separated and output from the complex arithmetic part 930 as real numbers.
  • Each of the complex signals (+ jQ ') is subjected to a raised cosine filter (hereinafter referred to as a "raised COS filter” in the figure) 924 and 925, after being subjected to filtering to give band limiting and roll-off characteristics. Outputs lout and Qout are generated.
  • FIG. 8 shows an example of a raised cosine filter.
  • An FIR filter is generally used as a raised cosine filter.
  • a raised cosine filter only restricts a transmission frequency band without causing intersymbol interference in a received demodulated signal by giving a root roll-off characteristic to an input signal that is generally a rectangular waveform. Rather, it forms a matched filter together with the filter on the receiver side.
  • X (n) is the nth data in the data string X.
  • n integer indicates a time series, and the larger n means the later data in time.
  • the W-CDMA system performs oversampling at an integer multiple of the chip rate frequency of 3.84 MHz, and n corresponds to the discrete time.
  • the raised cosine filter includes a shift register 801, a plurality of multipliers 802 to 805, and a plurality of weighting coefficient generators (in the figure, “T0”, “ ⁇ 1”,... , “Tm-2” and “Tm — 1”) 806 to 809, and Calo arithmetic unit 810.
  • Input data X (n) is input to an m-bit (m is an integer) shift register 801.
  • the shift register 801 outputs X (n), X (n ⁇ 1),..., X (n ⁇ m + 2), X (n ⁇ m + 1) simultaneously.
  • X (n), X (n-1), ..., X (n-m + 2) and X (n-m + 1) are respectively input to multipliers 802 to 805, and weighting coefficients are respectively input to multipliers 802 to 805.
  • T (0), T (l),..., T (m-2), T (m-1) they are added by adder 810 and output.
  • the weighting coefficients T (0), T (l),..., T (m-2), T (m-1) are generated by weighting coefficient generators 806 to 809, respectively.
  • the in-phase channel group shown in Fig. 7 shows only the DPDCH1 channel
  • the orthogonal channel group shows only the DPCCH channel.
  • DPDCH1 channel data D (n) is multiplied by a channelization code Cd (n) by a multiplier 701, and further multiplied by a gain factor jS ddi) by a multiplier 703.
  • Input data I (n) is expressed by the following equation (1).
  • I (n) D (n) ⁇ Cd (n) ⁇ ⁇ d (n) (1)
  • the DPCCH channel data C (n) is multiplied by a channelization code Cc (n) by a multiplier 702, and further multiplied by a gain factor jS cdi) by a multiplier 704, and is orthogonalized by a complex operation unit 71 0 Input data is Q (n).
  • This Q (n) is expressed by the following equation (2).
  • the multiplier 706 When the complex operation unit 710 takes in-phase input data ⁇ ( ⁇ ) and quadrature input data Q (n), the multiplier 706 first multiplies the quadrature input data Q (n) by the imaginary unit j, and then adds them. Add to the in-phase input data I (n) in the unit 707 to generate complex data (I (n) + jQ (n)).
  • the complex data (I (n) + jQ (n)) is complex-multiplied by the multiplier 705 with the scramble code (Si (n) + jSq (n)), which is complex data, and the complex data (I '(n) + jQ '(n)) is generated.
  • This complex data (I '( n ) + jQ' (n)) is expressed by the following equation (3).
  • the complex operation unit 710 uses the real part ⁇ ( ⁇ ) and the imaginary part coefficient Q '(n) of the complex data (I' ( n ) + jQ '(n)) as real data, and each raised cosine filter. Output to 708 and 709. Since the real part and the imaginary part are independent, in order for Eq. (3) to always hold, Eqs. (4) and (5) are obtained.
  • I '(n) I (n) ⁇ Si (n) — Q (n) ⁇ Sq (n)... (4)
  • I '(n) ⁇ D (n). Cd (n). Si (n) ⁇ . ⁇ d (n)- ⁇ C (n). Cc (n). Sq (n) ⁇ . ⁇ c (n) (6)
  • raised cosine filters 708 and 709 are composed of FIR filters with the number of taps m and the weighting factors TO, T 1,..., Tm-1 shown in FIG. 8, their outputs Iout (n) , Qout (n) is expressed by the following equations (8) and (9), respectively.
  • Iout (n) ⁇ 0 ⁇ ⁇ '( ⁇ ) + ⁇ 1. ⁇ ( ⁇ -1)-
  • I '(n) and Q' (n) are multi-bit data because the gain factor is included as a product factor.
  • Iout (n) ⁇ 0 ⁇ ⁇ d (n) ⁇ D (n) ⁇ Cd (n) ⁇ Si (n) — ⁇ c (n) ⁇ C (n) ⁇ Cc (n) ⁇ Sq ( n) ⁇
  • Patent Document 1 discloses techniques for reducing the amount of calculation by devising the calculation order.
  • Patent Document 1 devises a gain factor generation method.
  • the eleventh problem is that even if an envelope generator is provided to improve spurious generation, which is the sixth problem, the envelope behavior when the gain factor is changed is filtered by a raised cosine filter. There is a residual spurious because it is merely an approximate process of changing the envelope characteristics to a ramp shape.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a modulator that is small in size, low in cost, low in power consumption, and low in heat generation.
  • the present invention can provide a modulator that can easily improve signal quality by increasing calculation accuracy.
  • the present invention can provide a low spurious modulator.
  • a code modulation unit that inputs, code-modulates and outputs transmission data
  • a gain control signal generation unit that generates a gain control signal
  • a filter unit that inputs the output of the code modulation unit and outputs a band-limited signal
  • a gain control unit that inputs the output of the gain control signal generation unit and performs gain control of the filter unit;
  • a modulator characterized by comprising:
  • the gain control signal is, for example, a gain factor signal indicating a level ratio between code channels in the W-CDMA system.
  • the filter input signal which is multi-bit time series data
  • the filter input signal which is multi-bit time series data
  • the circuit scale can be easily increased to improve the calculation accuracy by the amount of calculation, and therefore the signal quality can be improved easily.
  • signal quality improves without spurious being generated when the gain factor is changed. Since no spurious suppression means is required, the size can be easily reduced, and the cost, power consumption, and heat generation can be reduced.
  • a first code modulation unit that inputs first transmission data, performs code modulation, and outputs a first code modulation output
  • a second code modulation unit for inputting the second transmission data, code-modulating it, and outputting a second code-modulated output
  • a first gain control signal generator for generating a first gain control signal
  • a second gain control signal generator for generating a second gain control signal
  • a first filter unit that inputs a first code modulation output and outputs a band-limited signal; a second filter unit that inputs a second code-modulated output and outputs a band-limited signal; The output of the second filter unit is input, combined and output, and the output of the first gain control signal generation unit is input, and the first gain control unit performs gain control of the first filter unit, ,
  • a second gain control unit that inputs the output of the second gain control signal generation unit and performs gain control of the second filter unit;
  • the first filter unit and the second filter unit may be provided for each of a plurality of channels multiplexed by encoding.
  • the filter unit inputs a time-series data generation unit that outputs time-series data including a plurality of signals including past input signals, and an output of the gain control signal generation unit, A setting unit that sets a plurality of weighting coefficients in association with each of the plurality of signals of the time-series data output from the time-series data generation unit according to the value.
  • the filter unit may be an FIR filter.
  • the filter unit performs a shift process on the input signal !, a shift register unit that outputs a plurality of signal powers including time-series data including past input signals, and a gain.
  • the output of the control signal generation unit is inputted to store and output a plurality of weighting coefficients, the plurality of register units to output, the plurality of signals of time series data outputted from the shift register unit, and the output from the plurality of register units.
  • Each of the plurality of weighting coefficients can be input in synchronization with each other, and can be provided with a plurality of multipliers that multiply and output, and an adder that adds the outputs of the plurality of multipliers.
  • the filter unit performs a shift process on the input signal, and outputs a time-series data having a plurality of signal powers including past input signals, and an output of the gain control signal generation unit , Shift processing, and output as time series data including multiple signal powers including past gain control signals, and multiply the multiple signals output from the shift register by multiple predetermined coefficients respectively.
  • a plurality of first multipliers that are output as a plurality of weighting factors, a plurality of signals output from the shift register unit force, and a plurality of weighting coefficients that are output from the first multiplier force are respectively input and multiplied.
  • a plurality of second multipliers that output, and an adder that adds the outputs of the plurality of second multipliers.
  • the filter unit performs a shift process on the input signal !, a shift register unit that outputs a plurality of signal powers including time-series data including past input signals, and a gain. Inputs and stores the first and second weighting factors according to the output of the control signal generator, and switches the first or second weighting factor according to the values of multiple signals output from the shift register unit. And a plurality of register units for outputting the outputs, and an adder for adding the outputs of the plurality of register units. [0053] In the modulator, the filter unit performs a shift process on the input signal !, a shift register unit that outputs a plurality of signal powers including time-series data including past input signals, and a gain.
  • the output of the control signal generation unit is input, shift processing is performed, and a past gain control signal is output as time-series data having a plurality of signal powers, and a plurality of predetermined signals are output to the plurality of signals output from the shift register.
  • a plurality of multipliers that respectively multiply the first and second coefficients to output a plurality of first and second weighting coefficients, and a plurality of multiplier force outputs.
  • the plurality of first and second weighting coefficients that are output.
  • Input and store, shift register unit force A plurality of register units for switching and outputting the first or second weighting coefficient according to the values of the plurality of signals to be output, and a plurality of registers And an adder for adding the outputs of the data sections.
  • the input signal of the filter unit can be 1-bit data.
  • the input signal is multi-bit time series data.
  • the filter is dynamically changed according to the gain control signal. By controlling the weighting factor, the input signal to the filter can be converted to 1-bit time-series data. Thereby, the amount of calculation can be reduced.
  • a time-series data generating unit that outputs a time-series data having a plurality of signal powers including a past input signal, which is a filter that outputs a band-limited signal of a code-modulated signal.
  • a coefficient setting unit that sets a plurality of weighting coefficients corresponding to each of a plurality of signals of time-series data output from the time-series data generation unit according to the gain control signal, and a plurality of weighting coefficients set by the coefficient setting unit
  • a filter characterized by comprising: is provided.
  • ideal gain control of the filter can be performed by dynamically changing the weighting coefficient according to the gain control signal. If this filter is used, the above-described modulator of the present invention can be realized.
  • a gain control method comprising:
  • the method for controlling the gain of the filter is provided.
  • a code modulation method is provided.
  • a modulator that is small in size, low in cost, low in power consumption and low in calorific value.
  • the present invention also provides a modulator that can easily improve the signal quality by increasing the calculation accuracy. Furthermore, according to the present invention, a low spurious modulator is provided.
  • FIG. 1 is a block diagram showing a configuration of a modulator according to a first example of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the FIR filter according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of an FIR filter according to a second embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of an FIR filter according to a third embodiment of the present invention.
  • FIG. 5 is a block diagram showing a configuration of an FIR filter according to a fourth example of the present invention.
  • FIG. 6 is a block diagram showing a configuration of a modulator according to a fifth example of the present invention.
  • FIG. 7 is a diagram showing an example of the configuration of a modulator defined by 3GPP in the W-CDMA system.
  • FIG. 8 is a diagram showing an example of a configuration of a raised cosine filter used in the modulator of FIG.
  • FIG. 9 is a diagram for explaining the operation of a modulator defined by 3GPP in the W-CDMA system.
  • FIG. 1 is a diagram showing the configuration of the modulator according to the first embodiment of the present invention.
  • the modulator of this embodiment includes a code modulation unit (multipliers 101, 102, complex operation unit 120) that inputs transmission data, code-modulates and outputs, and a gain control signal generation unit (data) that generates a gain control signal.
  • a gain control unit weighting coefficient setting signal generators 108 and 109) that inputs the output of the generation unit and performs gain control of the filter unit.
  • the modulator of the present invention is provided with a raised cosine filter for each code channel to limit the bandwidth.
  • the gain of each code channel is controlled by controlling the gain of the filter.
  • the modulator of the first embodiment receives the first transmission data (DPDC HI channel data D (n)), performs code modulation, and outputs the first code modulation output.
  • the first code modulation unit (multiplier 101 and complex multiplier 103) that outputs the signal and the second transmission data (DPCCH channel data C (n)) are input and code-modulated to output the second code-modulated output
  • a second code modulation unit (multiplier 102, complex multiplier 104, complex multiplier 105) and a first gain control signal generation unit (data channel gain factor signal generation) for generating a first gain control signal.
  • a second gain control signal generation unit for generating a second gain control signal, and a first code modulation output, and band-limited output.
  • Input the first filter section (raised cosine filters 110, 111) and the second code modulation output.
  • the second filter unit (raised cosine filters 112 and 113) that outputs a band-limited signal, and the adder unit (caloric calculators 114 and 115) that inputs the outputs of the first and second filter units, synthesizes them, and outputs them.
  • Each component of the modulator includes a CPU, a memory of any computer, a program that realizes the components of the figure loaded in the memory, a storage unit such as a hard disk that stores the program, and a network It can also be realized by any combination of hardware and software centering on the connection interface. It will be understood by those skilled in the art that there are various modifications to the implementation method and apparatus. Each figure described below shows functional unit blocks in the hardware unit configuration.
  • the modulator of the first embodiment includes multipliers 101 and 102, a complex operation unit 120, a data channel gain factor signal generator (“i8 d (n) generator” in the figure). 106), control channel gain factor signal generator (shown as “
  • the components operate at timing synchronized with a common clock signal.
  • the value of time series data D at time n is expressed as D (n).
  • time n is a discrete time associated with each nors of the clock signal.
  • the shaded signal lines indicate that the signal lines transmit multi-bit time series data.
  • 1-bit value takes 1 or 1 or 2 values.
  • Multiplier 101 and multiplier 102 constitute channel code modulation means for performing signal channel code so that individual signals can be identified for a plurality of input signals.
  • Multiplier 101 uses data D (n) of data channel DPDCH1 that is 1-bit time series data and
  • the data channel channelization code Cd (n) which is 1-bit time series data, is input, and the 1-bit time series data I Output (n).
  • Multiplier 102 receives control channel DPCCH data, which is 1-bit time series data, and control channel check, which is 1-bit time series data, at the output of a control channel channelization code generator (not shown). Enter nelation code Cc (n) to generate 1-bit time series data Q (n).
  • complex arithmetic section 120 constitutes a scramble code modulation means for superposing a common scramble code on each signal channel and for dividing the signal channel into an in-phase channel and an orthogonal channel.
  • the complex operation unit 120 includes complex multipliers 103, 104, 105 and a scramble code generator (not shown) for generating a scramble code (Si (n) + jSq (n)).
  • Si (n) and Sq (n) are 1-bit time series data, and j is an imaginary unit. Therefore, (Si (n) + jSq (n)) represents the complex number of the real part Si (n) and the imaginary part coefficient Sq (n).
  • the complex multiplier 103 inputs the output I (n) of the multiplier 101 and the scramble code Si (n) + jSq (n) and performs complex multiplication to obtain Iil (n) + jlql (n). Output. This is a complex value of real part Iil (n) and imaginary part coefficient Iql (n). Iil ( n ) and Iql (n) are 1-bit time series data.
  • the complex multiplier 104 inputs the output Q (n) of the multiplier 102 and multiplies the imaginary unit j by the complex multiplier 104.
  • the numerical value jQ (n) is output.
  • the complex multiplier 105 inputs the output jQ (n) of the complex multiplier 104 and the scrambling code (Si ( n ) + jSq ( n )) and performs complex multiplication to obtain (Qil (n) + jQql (n)) Is output.
  • This is a complex value with real part Qil (n) and imaginary part coefficient Qql (n).
  • Qil (n) and Qql (n) are 1-bit time series data.
  • the complex operation unit 120 is an output of the complex multiplier 103 (Iil (n) + jlql (n)) coefficients Iil (n) and Iql (n) and an output of the complex multiplier 105 ( Qil (n) + jQql (n)) Coefficients Qil (n) and Qql (n) are output as real-valued 1-bit time series data.
  • the channel code modulation means and the scramble code modulation means are collectively referred to as a code modulation means.
  • the data channel gain factor signal generator 106 generates a data channel gain factor signal i8 d ( n ) and outputs it to the weighting coefficient setting signal generator 108.
  • jS ddi) is multi-bit time series data.
  • the weighting factor setting signal generator 108 inputs the data channel gain factor signal j8 d (n) that is the output of the data channel gain factor signal generator 106, and sends the data channel weighting factor setting signal to the raised cosine filters 110 and 111. Output.
  • the data channel weighting coefficient setting signal is multi-bit time series data.
  • Control channel gain factor signal generator 107 generates control channel gain factor signal j8 c (n) and outputs it to weighting coefficient setting signal generator 109.
  • 8 C ( n ) is multi-bit time series data.
  • the weighting coefficient setting signal generator 109 inputs the control channel gain factor signal
  • the control channel weighting coefficient setting signal is multi-bit time series data.
  • Weighting coefficient setting signal generators 108 and 109 constitute a gain control signal generating means for generating a control signal for controlling the gain of the filter means.
  • Raised cosine filters 110, 111, 112, and 113 constitute filter means that performs band limitation for each in-phase and quadrature channel for each signal generated by the code modulation means and performs gain control.
  • the raised cosine filter 110 receives the output Iil (n) of the complex operation unit 120 and the data channel weighting coefficient setting signal of the output of the weighting coefficient setting signal generator 108, and receives the data channel weighting coefficient setting signal Ii2 (n) Is output.
  • Raised cosine filter 111 receives output Iql (n) of complex operation section 120 and data channel weighting coefficient setting signal of weighting coefficient setting signal generator 108, and outputs Iq2 (n), which is multi-bit time series data. .
  • the raised cosine filter 112 receives the output Qil (n) of the complex arithmetic unit 120 and the control channel weighting coefficient setting signal output from the weighting coefficient setting signal generator 109, and outputs Qi2 (n ) Is output.
  • Raised cosine filter 113 receives output Qql (n) of complex operation section 120 and control channel weighting coefficient setting signal of weighting coefficient setting signal generator 109, and outputs Qq2 (n), which is multi-bit time series data. To do.
  • the Karo arithmetic unit 114 receives Ii2 (n), which is the output of the raised cosine filter 110, and Qi2 (n), which is the output of the raised cosine filter 112, and outputs a modulator in-phase that is multi-bit time series data. Outputs component output Iout (n).
  • the Karo arithmetic unit 115 inputs Iq2 (n), which is the output of the raised cosine filter 111, and Qq2 (n), which is the output of the raised cosine filter 113, and outputs the modulator orthogonal component output Qout ( Output n).
  • the calculators 114 and 115 constitute addition means for synthesizing the outputs of the raised cosine filters 110 to 113 as filter means for each in-phase and quadrature channel.
  • FIG. 2 is a block diagram showing an example of the configuration of raised cosine filters 110 to 113 shown in FIG.
  • the raised cosine filter of the second embodiment is a filter that outputs a band-limited signal that has been encoded and modulated, and outputs time-series data composed of a plurality of signals including past input signals.
  • a generation unit (shift register 201) and a coefficient setting unit (register 206) that sets a plurality of weighting coefficients in association with each of a plurality of signals of time-series data output from the time-series data generation unit according to the gain control signal. , 207, 2
  • the raised cosine filter uses an FIR filter, and the gain of the raised cosine filter is controlled by dynamically controlling the weighting coefficient.
  • a filter having a roll-off characteristic is inserted in order to perform band limitation without causing intersymbol interference. Speak.
  • This is basically divided and inserted equally on the sending and receiving sides and is therefore called the root roll-off filter.
  • the root roll-off filter on the mobile terminal transmission side is implemented as a raised co-sign filter composed of FIR filters.
  • the roll-off characteristic is expressed by a factor called a roll-off factor. In W-CDMA, it is defined as 0.22 in the 3GPP standard.
  • the W-CDMA mobile terminal transmission system in principle, it is designed to obtain the root roll-off characteristics using only the raised cosine filter, but in reality, circuits other than the raised cosine filter ( Hereinafter, the frequency characteristics of “other circuits” are also superimposed. Therefore, if the raised cosine filter is adjusted to correct the frequency characteristics of other circuits and the root roll-off characteristics can be satisfied in the entire transmission system, the quality of the transmission signal can be improved.
  • a plurality of signal formats may be covered by the same transmitter.
  • CDM A there is a narrowband CDMA system specified by 3GPP2 for W-CDMA specified by 3GPP.
  • the cutoff frequency of the raised cosine filter and Roll-off characteristics can be set according to system requirements There is a need to.
  • the ratio between the weighting coefficients of the FIR filters constituting the raised cosine filter can be changed to an arbitrary value.
  • the raised cosine filter of the first embodiment performs a shift process on the input signal X (n), and a plurality of time series data (X (n), X ( nl), ...,
  • Zl (n), ..., Zm-2 (n), Zm-l (n)) are stored and output, respectively, and multiple register units (registers 206, 207, 208, 209) and shift register repulsion Multiple time signals output from IJ data and multiple register units Multiple output weighting coefficients are input in synchronization with each other.
  • the shift register 201 performs a shift process on the input signal and takes out the current and past input signals.
  • the shift register 201 inputs the input signal X (n), and outputs m outputs, that is, X (n), X (n-1), ..., X (n-m + 2), X (n-m + l) are output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock ago, and so on.
  • X (n-m + 2) is (m ⁇ 2) clocks ago
  • -m + l) is the input signal before (m— 1) clock.
  • Each of the plurality of registers 206, 207, 208, and 209 inputs and stores the weighting coefficient according to the weighting coefficient setting signal, here, the signals output from the weighting coefficient setting signal generators 108 and 109 in FIG. , Output to multipliers 202, 203, 204, and 205, respectively.
  • the registers 206, 207, 208, and 209 store and output the weighting factors Z0 (n), Zl (n), Zm-2 (n), and Zm-l (n), respectively. ing.
  • the weighting factors Z0 (n), Zl (n), Zm-2 (n), and Zm-l (n) are multi-bit time-series data, and a plurality of signals X ( n), X (n-1), ..., X (n-m + 2), and X (n-m + 1).
  • the weighting coefficient setting signals input from the weighting coefficient setting signal generator 108 and the weighting coefficient setting signal generator 109 in FIG. 1 are weighting coefficients Z0 (n), Zl ( n), Zm-2 (n), Zm-l (n), and register designation signals and synchronization control signals for writing these weighting coefficients to registers 206 to 209, respectively, are output from the shift register 201.
  • Multiple signals X (n), X (n-1), X (n-m + 2), X (n-m + 1) to Z0 (n), Zl (n), Zm_2 (n) and Zm_l (n) can be associated with each other.
  • the plurality of multipliers 202, 203, 204, and 205 are weighting coefficients Z0 (n), Zl (n), Zm-2 (n), and Zm that are outputs of the plurality of registers 206, 207, 208, and 209, respectively.
  • -l (n) is input, and multiple outputs of shift register 201 are multiplied by X (n), X (n-1), X (n-m + 2), and X (n-m + 1), respectively.
  • the multiplication results, each of which is multi-bit time series data, are output to adder 210.
  • Adder 210 receives and adds the outputs of multipliers 202, 203, 204, and 205, and outputs filter output Y (n) that is multi-bit time-series data.
  • the configuration of the first embodiment has been described in detail above.
  • the multipliers 101 and 102 in FIG. 1, the complex multipliers 103, 104, and 105, the calorie calculators 114 and 115, and the shift register in FIG. 201, multipliers 202, 203, 204, and 205, and calorie calculator 210 are well known to those skilled in the art and are not directly related to the present invention, so the detailed description of the configuration is omitted. .
  • data D (n) of data channel DPDCH1 which is 1-bit time series data
  • multiplier 101 and is multiplied by channelization code Cd (n) of the data channel, which is 1-bit time series data.
  • Cd (n) of the data channel, which is 1-bit time series data.
  • I (n) is expressed by the following equation (12).
  • control channel DPCCH data C (n) which is 1-bit time series data
  • control channel channelization code C c (n) which is 1-bit time series data
  • Q (n) is expressed by the following equation (13).
  • 1-bit time-series data Q (n) is treated as an orthogonal component input for I (n) by the complex operation unit 120. Therefore, here, when Q (n) is input, the imaginary unit j is multiplied so that it can be calculated as an orthogonal component for I (n).
  • Q (n) is a complex multiplier
  • the result is input to 104, multiplied by an imaginary unit j, and output.
  • the output jQ (n) of the complex multiplier 104 is input to the complex multiplier 105 and multiplied by the scramble code (Si (n) + jSq (n)) generated by the scramble code generator (not shown). , (Qil (n) + jQql (n)) is output. (Qil (n) + jQql (n)), Qil (n) and Qql (n)
  • the complex operation unit 120 separates the coefficients I il (n), Iql (n), Qil (n), and Qql (n) of the complex output of the complex multiplier 104 and the complex multiplier 105 as real values, respectively. It has a function
  • the data channel gain factor signal generator 106 generates a data channel gain factor signal j8 d (n).
  • the data channel gain factor signal j8 d (n) is multi-bit time series data, and sets the modulator gain for the data channel DPDCH1 for setting the level of the data channel DPDCH1 at the modulator output.
  • the data channel gain factor signal ⁇ d (n) is input to the weighting coefficient setting signal generator 108 and converted into a data channel weighting coefficient setting signal which is multi-bit time series data.
  • the data channel weighting coefficient setting signal is input to the raised cosine filters 110 and 111.
  • the output Iil (n) of the complex operation unit 120 which is 1-bit time series data
  • the data channel weighting coefficient setting signal which is multi-bit time series data
  • the data Ii2 (n) is output.
  • the output Iql (n) of the complex operation unit 120 which is 1-bit time series data
  • the data channel weighting coefficient setting signal which is multi-bit time series data
  • the data Iq2 (n) is output.
  • the control channel gain factor signal generator 107 generates a control channel gain factor signal j8 c (n).
  • the control channel gain factor signal j8 c (n) is multi-bit time-series data, and sets the modulator gain for the control channel DPCC H for setting the level of the control channel DPCCH at the modulator output.
  • control channel gain factor signal ⁇ c (n) is input to the weighting coefficient setting signal generator 109 and converted into a control channel weighting coefficient setting signal which is multi-bit time series data.
  • the control channel weighting coefficient setting signal is input to the raised cosine filters 112 and 113.
  • Ii2 (n) which is the output of raised cosine filter 110
  • Qi2 (n) which is the output of raised cosine filter 112
  • Iout (n) is expressed by the following equation (20).
  • Iout (n) Ii2 (n) + Qi2 (n)---(20)
  • Iq2 (n) which is the output of raised cosine filter 111
  • Qq2 (n) which is the output of raised cosine filter 113
  • adder 115 input to adder 115 and added to modulate data that is multi-bit time-series data.
  • Qout (n) is expressed by the following equation (21).
  • the raised cosine filter of the first embodiment is composed of an FIR filter.
  • the output includes m 1-bit time series data outputs ⁇ ( ⁇ ), ⁇ ( ⁇ -1), ..., X (n-m + 2), X (n-m + l) are output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock before, and so on.
  • X (n-m + 2) is (m-2) clocks before
  • X (n-m + l) is the input signal before (m-1) clock.
  • the output X (n) is input to the multiplier 202, X (nl) is input to the multiplier 203, X (n-m + 2) is input to the multiplier 204, and X (n-m + l) is input to the multiplier 205.
  • the weighting coefficients Z0 (n), Zl (n), Zm_2 (n), and Zm_l (n), which are multi-bit data, are stored in the registers 206, 207, 208, and 209, respectively, according to the weighting coefficient setting signal.
  • the weighting coefficients are stored and output to the multipliers 202, 203, 204 and 205, respectively.
  • Tk is a static weighting coefficient that determines the static filter basic characteristics of the FIR filter, and does not change with time in multi-bit data.
  • ⁇ (n-k) is a gain factor at time (n-k) and is multi-bit data.
  • the filter output ⁇ ( ⁇ ) is multi-bit data.
  • the filter output ⁇ ( ⁇ ) is expressed by the following equation (23).
  • ⁇ ( ⁇ ) ⁇ 0 ( ⁇ ) ⁇ ⁇ ( ⁇ ) + Zl ( ⁇ ) ⁇ X (n— 1) H h Zm— 2 (n) ⁇ X (n— m + 2) + Zm— 1 (n) ⁇ X (n— m + 1)
  • j8 (n ⁇ k) is the data channel gain factor signal j8 d ( n) and the control channel gain factor signal j8 c (n) generated by the control channel gain factor signal generator 107. These are respectively multiplied by the static weighting coefficient Tk in the weighting coefficient setting signal generators 108 and 109 and converted into the weighting coefficient Z k (n), and the raised cosine filters 110, 111, 112, 113 is input.
  • the input of raised cosine filters 110, 111, 112, and 113 (each corresponds to 1 ⁇ (, Iql (n), Qil (n), Qql (n) in order, and outputs Y (n) Respectively correspond to Ii2 (n), Iq2 (n), Qi2 (n), and Qq2 (n).
  • Iout (n) Ii2 (n) + Qi2 (n)
  • Iq2 (n) which is the output of raised cosine filter 111
  • Qq2 (n) which is the output of raised cosine filter 1 13
  • Qout (n) in the above equation (21) is rearranged using the above equation (23), the following equation (25) is obtained.
  • Iout (n) TO ⁇ ⁇ j8 d (n) ⁇ D (n) ⁇ Cd (n)-Si (n)- ⁇ c (n) ⁇ C (n) ⁇ Cc (n)-Sq ( n) ⁇
  • the weighting coefficients of the F IR filter constituting the raised cosine filter are determined using the data channel gain factor signal j8 d (n) and the control channel gain factor signal i8 c. Since control is possible according to (n), the input signal of the FIR filter becomes 1-bit data, reducing the amount of computation.
  • the weighting coefficient of the FIR filter constituting the raised cosine filter is dynamically controlled according to the data channel gain factor signal and the control channel gain factor signal. As can be seen from Eqs. (26) and (27), an operation result equivalent to gain control before the raised cosine filter is obtained.
  • the gain factor signal (j8) indicates the level ratio (corresponding to the amplitude) between code channels.
  • high-frequency transmission power is specified separately from) 8. 13 also shows the breakdown of each code channel power in the high frequency transmission power.
  • the power component of code channel A is 10 mW and the power component of code channel B is 40 mW.
  • the power component of code channel A is 10 mW
  • the code channel B has a power component of 10 mW, even though a high-frequency transmission power of 50 mW is superimposed with code channel ⁇ ⁇ ⁇ ⁇ with ⁇ of 0.1 and code channel B of 0.2.
  • the power component is 40 mW.
  • the output power in the former case is 100 times the latter, and the gain is compensated by the transmission amplifier in the latter stage.
  • a mobile terminal transmission signal is received by a base station, and the signal quality is monitored for each code channel. Based on the monitoring results, the base station The reception quality information for each channel is returned at the end. Using this reception quality information as reference information, the mobile terminal determines the power value for each transmission code channel. In addition, the base station sends a control signal to the mobile terminal for all transmission power values.
  • the mobile terminal itself changes the transmission signal conditions from time to time, such as the generation and disappearance of transmission code channels and the change of spreading factor.
  • the mobile terminal can determine ⁇ while giving the instruction information from the base station to its own transmission signal condition, and can give an instruction to the modulator.
  • FIG. 3 is a block diagram showing the configuration of the raised cosine filter according to the second embodiment of the present invention.
  • the raised cosine filter of the second embodiment is different in the weighting coefficient setting means of the force FIR filter as described above.
  • the raised cosine filter of the second embodiment performs a shift process on the input signal X (n), and includes time-series data (X (n),
  • multiple weighting factors Z0 (n), Zl (n), ..., Zm -2 (n), Zm-l (n )
  • multiple first multipliers multipliers 307, 308, 309, 310
  • multiple signals output from the shift register section and multiple weighting coefficients output from the first multiplier, respectively.
  • a plurality of second multipliers multipliers 303, 304, 305, and 306 that are input and multiplied and output, and an adder 311 that adds the outputs of the plurality of second multipliers.
  • the shift register 301 receives the input signal X (n) and outputs m outputs, that is, X (n), X (n-1), X, (n-m + 2), X (n-m + 1) is output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock before, and so on
  • X (n-m + 2) is (m ⁇ 2) clocks before
  • X (n -m + l) is (m- 1) This is an input signal before locking.
  • the shift register 301 constitutes shift register means that performs a shift process on the input signal and extracts the current and past input signals.
  • the shift register 302 receives the weighting coefficient setting signal ⁇ ( ⁇ ) and outputs m outputs, that is, ⁇ ( ⁇ ), ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ (n-m + 2), ( ⁇ -m + 1) is output.
  • j8 (n) is the same value as the input signal
  • ⁇ ( ⁇ -1) is the input signal one clock before, and so on
  • j8 (n-m + 2) is (m ⁇ 2) clocks ago
  • ⁇ (n -m + 1) is the input signal before (m-1) clock.
  • the shift register 302 constitutes shift register means that performs a shift process on an input signal and extracts current and past input signals.
  • static weighting factors ⁇ 0, ⁇ 1, ..., Tm-2, Tm-1 that determine the static filter basic characteristics of the FIR filter are built-in.
  • Multiplier 307 inputs multi-bit time series data output ⁇ ( ⁇ ) of shift register 302 and static weighting coefficient TO incorporated therein, and weighting coefficient Z0 (n ) Is output to the multiplier 303.
  • each of the multipliers 308, 309, and 310 includes a multi-bit time series data output j8 (n-1), (n-m + 2), ( ⁇ -m + 1) of the shift register 302.
  • the static weighting coefficients Tl, Tm-2, and Tm-1 are input, and the weighting coefficients Zl (n), Zm-2 (n), and Zm-l (n), which are multi-bit time series data, are added to the multiplier 304. , 305 and 306.
  • Shift register 302 and multipliers 307 to 310 constitute weighting coefficient generating means for generating the weighting coefficient of the FIR filter in accordance with the weighting coefficient setting signal that is a gain control signal.
  • Multiplier 303 receives and multiplies output X (n) of shift register 301 and output Z0 (n) of multiplier 307, and outputs a multiplication result that is multi-bit time-series data.
  • the multipliers 304, 305, and 306 are respectively connected to the outputs X (n-1), X (n-m + 2), X (n-m + 1) of the shift register 301 and the multipliers 3 08, 309, Input 310 weighting coefficients Zl (n), Zm-2 (n), Zm-l (n), multiple bits Outputs multiplication results that are time-series data.
  • Adder 311 inputs all the multiplier outputs responsible for the same function including multipliers 303, 304, 305, and 306, adds them, and outputs the filter output Y (n) that is multi-bit time-series data. Output.
  • the output includes m 1-bit time series data outputs ⁇ ( ⁇ ), ⁇ ( ⁇ -1), ..., X (n-m + 2), X (n-m + l) are output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock before, and so on.
  • X (n-m + 2) is (m-2) clocks before
  • X (n-m + l) is the input signal before (m-1) clock.
  • the output includes m multi-bit time series data outputs ⁇ ( ⁇ ), ⁇ ( ⁇ -1),... ⁇ ⁇ (n-m + 2), ⁇ ( ⁇ -m + l), where ⁇ ( ⁇ ) is the same value as the input signal, j8 (nl) Is the input signal one clock before, and so on.
  • 8 (n-m + 2) is the input before (m- 2) clock
  • ⁇ (n- m + 1) is the input before (m- 1) clock Signal.
  • the outputs X (n), X (n-1), X (n-m + 2), and X (n-m + 1) of the shift register 301 are supplied to the multipliers 303, 304, 305, and 306, respectively. Be manpowered.
  • Output ⁇ ( ⁇ ) of shift register 302 is input to multiplier 307, multiplied by static weighting coefficient TO, and output to multiplier 303 as weighting coefficient Z0 (n).
  • the outputs j8 (n— 1), ⁇ (n-m + 2), j8 (n—m + 1) of the shift register 302 are input to the multipliers 308, 309, 310, respectively, and are statically weighted.
  • the coefficients Tl, Tm-2, and Tm-1 are multiplied and output to the multipliers 304, 305, and 306 as weighting coefficients Zl (n), Zm-2 (n), and Zm-l (n).
  • the weighting coefficient Zk (n) is given by the following equation (28).
  • K 0,
  • Multipliers 307, 308, 309, and 310 can reduce the amount of calculation by performing multiplication only when the input value changes.
  • the gain factor change occurs at intervals of at least 256 chips.
  • the amount of computation can be suppressed to a negligible amount.
  • the weighting coefficient Z0 (n) is input to the multiplier 303, multiplied by the output X (n) of the shift register 301, and the multiplication result ⁇ 0 ( ⁇ ) ⁇ ⁇ ( ⁇ ) is input to the adder 311. Is done.
  • the weighting coefficients ⁇ l (n), Zm-2 (n), Zm-1 ( ⁇ ) are respectively input to the multipliers 304, 305, 306 and the output ⁇ ⁇ ⁇ ( ⁇ -1) of the shift register 3 01 ), X (n-m + 2), X (n-m + 1), and the multiplication result ⁇ 1 ( ⁇ ) ⁇ ( ⁇ -1), Zm-2 ( ⁇ ) ⁇ ( ⁇ -m +2), Zm-1 ( ⁇ ) ⁇ ⁇ ( ⁇ -m + 1) is input to the adder 311.
  • filter output ⁇ ( ⁇ ) is expressed by the following equation (29).
  • ⁇ ( ⁇ ) ⁇ 0 ( ⁇ ) ⁇ ⁇ ( ⁇ ) + Zl ( ⁇ ) ⁇ X (n— 1) H h Zm— 2 (n) ⁇ X (n— m + 2) + Zm— 1 (n) ⁇ X (n— m + 1)
  • the weighting coefficient setting signal j8 (n) is the data channel gain factor generated by the data channel gain factor signal generator 106.
  • a static weighting factor is built in the FIR filter, and if a data channel gain factor signal or a control channel gain factor signal is input, Since it has a function to automatically generate weighting factors, it can multiply the static weighting factors in the weighting factor setting signal generator and individual registers. There is no need to set a different weighting coefficient for the data, and it is possible to reduce the size, cost, power consumption, and heat generation.
  • FIG. 4 is a block diagram showing the configuration of the raised cosine filter according to the third embodiment of the present invention.
  • the raised cosine filter of the third embodiment has the same basic configuration as described above, but the FIR filter weighting coefficient setting means is different.
  • the raised cosine filter of the third embodiment performs a shift process on the input signal X (n), and time-series data (X (n),
  • 2 is input and stored, and a plurality of register units (registers 402 and 403) that switch and output the first or second weighting factors according to the values of the plurality of signals output from the shift register unit, respectively.
  • registers 402 and 403 that switch and output the first or second weighting factors according to the values of the plurality of signals output from the shift register unit, respectively.
  • 404, 405 and a calorimeter 406 for caloring the outputs of the plurality of registers.
  • the shift register 401 receives an input signal X (n) and outputs m outputs, that is, X (n), X (n-1), X, (n-m + 2), X (n-m + 1) is output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock before, and so on
  • X (n-m + 2) is (m ⁇ 2) clocks before
  • X (n -m + l) is the input signal before (m— 1) clock.
  • the shift register 401 constitutes shift register means for performing a shift process on an input signal and extracting current and past input signals.
  • m registers are provided corresponding to the m outputs of the force shift register 401, in which only four registers 402, 403, 404, and 405 are illustrated.
  • Register 402 receives an address signal and a data signal, which are weighting coefficient setting signals, and output X (n) of shift register 401, and outputs the stored data to adder 406.
  • the registers 403, 404, and 405 are each an address signal and a data signal that are weighting coefficient setting signals, and outputs X (n ⁇ 1), X (n ⁇ m + 2), and X ( n ⁇ m + 1) is input and the stored data is output to the adder.
  • the data stored in the registers 402, 403, 404, and 405 is multi-bit data.
  • Registers 402, 403, 404, and 405 are The register weighting coefficient is stored in accordance with the weighting coefficient setting signal which is a gain control signal, and the register means for switching the output by the input signal of the shift register means is configured.
  • the Calo calculator 406 receives and adds all the register outputs including the registers 402, 403, 404, and 405, and outputs a filter output Y (n) that is multi-bit time-series data.
  • the weighting coefficient setting signal includes an address signal and a data signal, and weighting coefficient information is stored in the register specified by the address signal via the data signal.
  • the register 402 stores two values of TO ⁇ ⁇ ( ⁇ ) and — ⁇ 0 ⁇ j8 (n) by the weighting coefficient setting signal.
  • X (n) is further input to the register 402.
  • X (n) is 1-bit time series data and takes a value of 1 or 11.
  • Register 402 has an output switching function that outputs ⁇ 0 ⁇
  • the output of the register 402 is equivalent to the output of ⁇ 0 ⁇
  • the registers 403, 404, and 405 are each assigned a weighting coefficient setting signal based on a weighting coefficient setting signal of ⁇ 1 ⁇ j8 (n-1), TTm-2 ⁇ j8 (n-m + 2), TTm-1 1j8 (n -m + 1) is stored. And according to the values of X (n-1), X (n-m + 2), X (n-m + 1), respectively, Tl ⁇ j8 (n-1) ⁇ ⁇ (n-1), Tm- 2-j8 (n-m + 2) -X (n-m + 2), Tm-1 ⁇ j8 (n-m + l) 'Outputs a value equal to X (n-m + 1).
  • the outputs of the registers 402, 403, 404, and 405 are manually input to the calorie calculator 406 and calorie-calculated to generate the filter output Y (n).
  • the filter output ⁇ ( ⁇ ) is expressed by the following equation (30).
  • ⁇ ( ⁇ ) ⁇ 0 ⁇ ⁇ ( ⁇ ) ⁇ ⁇ ( ⁇ ) + ⁇ 1 ⁇ ⁇ ( ⁇ — 1) ⁇ ⁇ ( ⁇ — 1) ⁇ hTm— 2 ⁇ ⁇ ( ⁇ — m + 2) ⁇ ⁇ ( ⁇ - m + 2)
  • Equation (30) is the same as equation (23), which shows the filter output of the FIR filter shown in Fig. 2. is there. Therefore, it can be seen that the FIR filter shown in FIG. 4 has the same function as the FIR filters of FIGS.
  • the weighting coefficient setting signal generators 108 and 109 When the FIR filter of the third embodiment is used in the modulator of FIG. 1, the weighting coefficient setting signal generators 108 and 109 generate weighting coefficient setting signals composed of an address signal and a data signal. The above-mentioned value is set in each register.
  • the feature of the FIR filter in the third embodiment is that no multiplier is used.
  • the multiplier that multiplies the signal by a weighting factor must always be active unless it is controlled while constantly monitoring the input information.
  • the FIR filter of the third embodiment only register reading is performed unless the register value is changed. As a result, power consumption can be reduced, and heat generation can be reduced accordingly.
  • a pair of positive and negative numbers is stored in each register.
  • the weighting coefficient setting signal data amount is reduced.
  • the weighting factor setting signal generators 108 and 109 can be reduced.
  • the number to be stored in the register is 10 bits in pairs and 20 bits. Assuming that there are 16 possible numerical pairs, these can be specified by a 4-bit data signal, reducing the amount of information to 20% compared to transmitting numerical values by a 20-bit data signal. it can.
  • the weighting coefficient setting signal generators 108 and 109 output numerical pair designation information in the data signal of the weighting coefficient setting signal.
  • a register is introduced instead of the multiplier, and the register is switched according to the input signal.
  • FIG. 5 is a block diagram showing the configuration of the raised cosine filter according to the fourth embodiment of the present invention.
  • the raised cosine filter of the fourth embodiment is different from the force FIR filter weighting coefficient setting means in the basic configuration as described above.
  • the raised cosine filter of the fourth embodiment performs a shift process on the input signal X (n), and includes time-series data (X (n),
  • a plurality of first and second weighting factors that are multiplied by predetermined first and second coefficients (Toshi TO, Shi T1, ..., Shi Tm-2, Shi Tm-1), respectively.
  • Multipliers multipliers 507, 508, 509, 510) and multiple first and second weighting coefficients output from multiple multipliers are input and stored, and multiple shift registers are output.
  • a plurality of register units (registers 503, 504, 505, and 506) that switch and output the first or second weighting factor according to the signal value, and an adder 511 that adds the outputs of the plurality of register units, ,including.
  • the shift register 501 receives an input signal X (n) and outputs m outputs, that is, X (n), X (n-1), X (n-m + 2), X (n-m + 1) is output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock before, and so on
  • X (n-m + 2) is (m ⁇ 2) clocks before
  • X (n -m + l) is the input signal before (m— 1) clock.
  • the shift register 501 constitutes shift register means that performs a shift process on an input signal and extracts current and past input signals.
  • FIG. 5 only four sets of registers 503, 504, 505, and 506 and multipliers 507, 508, 509, and 510 are shown, but m corresponding to m outputs of the shift register 501 is shown. A set of registers and multipliers are provided.
  • the shift register 502 receives the weighting coefficient setting signal ⁇ ( ⁇ ) and outputs m outputs, that is, ⁇ ( ⁇ ), ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ (n-m + 2), ( ⁇ -m + 1) is output.
  • j8 (n) is the same value as the input signal
  • ⁇ ( n-1) is the input signal one clock before, and so on.
  • j8 (n-m + 2) is (m—2) clocks ago
  • ⁇ (n-m + 1) is (m—1) clocks ago Input signal.
  • Multiplier 507 inputs multi-bit time series data output ⁇ ( ⁇ ) of shift register 502 and a pair of positive and negative static weighting factors TO, and is a positive / negative sign that is multi-bit time series data.
  • the pair of weighting factors Z0 (n) is output to the register 503.
  • each of the multipliers 508, 509, 510 has a multi-bit time series data output 13 ( ⁇ -1), ⁇ ( ⁇ -m + 2),
  • the shift register 502 and the multipliers 507 to 510 constitute weighting coefficient generation means for generating the weighting coefficient of the FIR filter according to the weighting coefficient setting signal which is a gain control signal.
  • the register 503 receives and stores the output Z0 (n) of the multiplier 507. Also, the output X (n) of the shift register 501 is input, and one of the stored binary values Z0 (n) is output accordingly. Similarly, the registers 504, 505, and 506 input and store the weighting factors Zl (n), Zm-2 (n), and Zm-l (n) of the outputs of the multipliers 508, 509, and 510, respectively. is doing. In addition, each of the outputs X (n-1), X (n-m + 2), X (n-m + 1) of the shift register 501 is inputted, and the stored binary values Zl (n ), Shi Zm-2 (n), Shi Zm-l (n). The registers 503 to 506 constitute register means for storing the weighting coefficient of the FIR filter and switching the output according to an input signal from the shift register means.
  • the Karo Arithmetic Unit 511 inputs all the register outputs responsible for the same function including the registers 503, 504, 505, and 506, adds them, and outputs the filter output Y (n) that is multi-bit time series data. Output. [0204] The operation of the FIR filter configured as described above will be described below.
  • the output includes m 1-bit time series data outputs ⁇ ( ⁇ ), ⁇ ( ⁇ -1), ..., X (n-m + 2), X (n-m + l) are output.
  • X (n) is the same value as the input signal
  • X (n-1) is the input signal one clock before, and so on.
  • X (n-m + 2) is (m-2) clocks before
  • X (n-m + l) is the input signal before (m-1) clock.
  • the output includes m multi-bit time-series data outputs ⁇ ( ⁇ ), ⁇ ( ⁇ -1),... ⁇ ⁇ (n-m + 2), ⁇ ( ⁇ -m + l), where ⁇ ( ⁇ ) is the same value as the input signal, j8 (nl) Is the input signal one clock before, and so on.
  • 8 (n-m + 2) is the input before (m- 2) clock
  • ⁇ (n- m + 1) is the input before (m- 1) clock Signal.
  • the output ⁇ ( ⁇ ) of the shift register 502 is input to the multiplier 507, multiplied by a pair of positive and negative static weighting factors TO, and output to the register 503 as a weighting factor Z0 (n).
  • the outputs ⁇ ( ⁇ -1), ⁇ (n-m + 2), ⁇ ( ⁇ -m + 1) of the shift register 502 are input to the multipliers 5 08, 509, 510, respectively.
  • the static weighting factors Tl, Tm-2, and Tm-1 are multiplied by registers 504, 505 and 506 as weighting factors Zl (n), Zm-2 (n) and Zm-l (n). Is output.
  • the multipliers 507, 508, 509, 510 can reduce the amount of calculation by performing multiplication only when the input value changes.
  • gain factor changes occur at intervals of at least 256 chips.
  • Output to the registers 503 to 506 (change of register storage value) is performed only when the multiplication operation is executed.
  • the register 503 inputs the binary value of the weighting factor Z0 (n) from the multiplier 507 and stores it.
  • X (n) is further input to the register 503.
  • X (n) is 1-bit time series data and takes a value of 1 or -1.
  • the register 503 has an output switching function so that Z0 (n) is output when X (n) is 1, and -Z0 (n) is output when X (n) is -1.
  • the output of the register 503 is equivalent to the output of ⁇ 0 ( ⁇ ) ⁇ ⁇ ( ⁇ ).
  • registers 504, 505, and 506 input multipliers 508, 509, and 510, respectively, and weighting factors ⁇ 1 ( ⁇ ), Zm-2 ( ⁇ ), and Zm-1 ( ⁇ ). And store. And according to the values of ⁇ ( ⁇ -1), ⁇ ( ⁇ -m + 2), X (n-m + 1), ⁇ 1 ( ⁇ ))) ( ⁇ -1), Zm-2 ( ⁇ ) ⁇ Outputs a value equal to ⁇ ( ⁇ -m + 2), Zm-1 ( ⁇ ) ⁇ ⁇ (n-m + 1).
  • ⁇ ( ⁇ ) ⁇ 0 ( ⁇ ) ⁇ ⁇ ( ⁇ ) + ⁇ 1 ( ⁇ ) ⁇ ⁇ ( ⁇ — 1) ⁇ h Zm— 2 ( ⁇ ) ⁇ ⁇ ( ⁇ — m + 2) + Zm— 1 ( ⁇ ) ⁇ X (n— m + 1)
  • the weighting coefficient setting signal j8 (n) is the data channel gain factor generated by the data channel gain factor signal generator 106.
  • a further feature of the FIR filter in the fourth embodiment is that the input signal is weighted.
  • a multiplier is not used.
  • the multiplier that multiplies the signal by a weighting factor must always be operating unless it is controlled while constantly monitoring the input information.
  • only register reading is performed unless the register value is changed. As a result, power consumption can be reduced, and the amount of heat generated can be reduced accordingly.
  • a static weighting coefficient is built in the FIR filter, and if a data channel gain factor signal or a control channel gain factor signal is input, Since it has a function of automatically generating weighting coefficients, it is not necessary to perform multiplication processing with static weighting coefficients in the weighting coefficient setting signal generator and processing to set different weighting coefficients for individual registers. The effect of miniaturization, cost reduction, low power consumption, and low heat generation can be obtained.
  • FIG. 6 is a block diagram showing the configuration of the modulator according to the fifth embodiment of the present invention.
  • the modulator of the fifth embodiment is different from the previous embodiments in that it has inputs of three channels or more (four of them are shown in FIG. 6).
  • the first embodiment is a component existing for each channel in the first embodiment, that is, a multiplier that multiplies a channelization code, a complex multiplier that multiplies a scramble code, and a channel gain factor.
  • the set of generator, weighting factor setting signal generator, raised cosine filter for in-phase components, and raised cosine filter for quadrature components is increased by the number of additional channels, and their outputs are added by adders 627 and 628. It is different.
  • the configuration corresponding to transmission data DPDCH1 includes multiplier 601, complex multiplier 605, and data channel gain factor signal generator (shown as “
  • the configuration corresponding to the transmission data HS-DPCCH is shown as a multiplier 602, a complex multiplier 606, and a control channel gain factor signal generator ("8 11 5 (11) generator” in the figure). 612, a weighting coefficient setting signal generator 616, a raised cosine filter 621, and a raised cosine filter 622.
  • the configuration corresponding to transmission data DPDCH2 includes a multiplier 603, a complex multiplier 607, a complex multiplier 608, and a data channel gain factor signal generator (in the figure, “
  • Transmission data The configuration corresponding to DPCCH includes a multiplier 604, a complex multiplier 609, a complex multiplier 610, and a control channel gain factor signal generator ("
  • Calculator 627 adds the outputs of raised cosine filter 619, raised cosine filter 621, raised cosine filter 623, and raised cosine filter 625, and outputs the in-phase component output Iout (n).
  • Power!] Calculator 628 calorizes the outputs of raised cosine filter 620, raised cosine filter 622, raised cosine filter 624, and raised cosine filter 626, and outputs a quadrature component output Qout (n).
  • 1S described as an example of a raised cosine filter applied to a modulator used in an uplink in a communication system using the W-CDMA system is not limited to this.
  • the QPSK (Quadrature) used in the W—CDMA downlink is not limited to this.
  • the QPSK (Quadrature) used in the W—CDMA downlink is not limited to this.
  • the present invention is an improvement of an HPSK modulator that is used for uplink communication from a mobile station to a base station, and is small, low cost, low power consumption, low heat generation, and low spurious.
  • Modulator, a filter included in the modulator, a filter gain control method, and a code modulation method can be provided, so that a superior effect can be achieved in a communication system using the W-CDMA system. .

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Abstract

　小型で、低コスト、低消費電力であり、発熱量の少ない、かつ、低スプリアスの変調器である。この変調器は、入力した送信データD(n)、C(n)を符号変調して出力する乗算器（１０１、１０２）と、複素演算部（１２０）と、ゲイン制御信号を生成するデータチャネルゲインファクタ信号発生器（１０６）と、制御チャネルゲインファクタ信号発生器（１０７）と、複素演算部（１２０）の出力を入力してレイズドコサインフィルタ（１１０～１１３）のゲイン制御を行う重み付け係数設定信号発生器（１０８、１０９）とを具備する。

Description

明 細 書
変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 技術分野
[0001] 本発明は、変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法に 関し、特に、無線通信などに使用され、符号ィ匕により多重化されたチャネル毎に振幅 レベルが設定可能なディジタル変調器、その変調器に含まれるフィルタ、フィルタの ゲイン制御方法、および符号変調方法に関する。
背景技術
[0002] W- CDMA (Wideband Code Division Multiple Access)方式を使用する通信シス テムでは、移動局から基地局への上り回線での通信時に、変調方式として HPSK (H ybnd
Phase Shift Keying)変調器が使用される。
[0003] 図 7に HPSK変調器の構成の一例を示す。これは移動体通信システムの標準規格 で & 3GPP (3rd Generation Partnership
Project)の Technical Specification 3GPP TS 25.213に記載されている。
[0004] 図 7において、送信すべき複数の信号チャネルのデータは DPDCH1〜6、 DPCCH、 HS-DPCCHで示される。これらは各々 1ビット時系列データである。変調器は、複数 の信号チャネル毎に、複数の乗算器 901〜908および複数の乗算器 910〜917が それぞれ設けられている。データ DPDCH1〜6、 DPCCH、 HS- DPCCHはチャネル多 重のため、乗算器 901〜908にて各々 1ビット時系列データであるチャネル識別のた めのチヤネライゼーシヨンコード Cdl〜6、 Cc、 Chsが乗算される。次に、チャネル毎の レベル設定のため乗算器 910〜917にて各々ゲインファクタ j8 dl〜6、 β c、 j8 hsが 乗算される。 j8 dl〜6、 j8 c、 j8 hsは複数ビット幅を持つ時系列データである。したがつ て乗算器 910〜917の出力も複数ビット幅を持つ時系列データとなる。
[0005] 図 7の例の場合、乗算器 910〜917の出力は同相チャネルと直交チャネルにダル ープ分けされ、各々実数として乗算器 910〜913の出力は同相チャネル加算器 919 に、乗算器 914〜917の出力は直交チャネル加算器 920にそれぞれ入力され加算 される。実数出力である同相チャネル加算器 919の出力 I、直交チャネル加算器 920 の出力 Qは複素演算部 930に入力される。複素演算部 930は、複素乗算器 921、複 素乗算器 922、および複素加算器 923を含む。
[0006] 複素演算部 930で直交チャネル加算器 920の出力 Qには複素乗算器 922にて虚 数単位 jが乗算されたのち、複素加算器 923にて同相チャネル加算器 919の出力 Iと 加算され、以降、複素信号 (I+jQ)として扱われる。複素信号 (I+jQ)には複素乗算 器 921にて移動局固有である移動局識別のためのスクランブルコード（Si+jSq)が 乗算され、複素信号 ( +jQ')が生成される。スクランブルコード (Si+jSq)は実部が Siで虚部の係数が Sqである複素数であり、 Siと Sqは各々 1ビット時系列データである 。実部 と虚部の係数 Q'は分離され、各々実数として複素演算部 930より出力される 。複素信号 ( +jQ')は各々レイズドコサインフィルタ（以後、図中、「レイズド COSフィ ルタ」と示す） 924、 925にて、帯域制限並びにロールオフ特性を与えるためのフィル タリングがなされた後、出力である loutおよび Qoutが生成される。
[0007] 次に、図 8にレイズドコサインフィルタの例を示す。レイズドコサインフィルタには一 般的に FIRフィルタが使用される。
[0008] レイズドコサインフィルタは、一般的に矩形波形である入力信号に対しルートロール オフ特性を付与することにより、受信復調信号に符号間干渉を生じること無しに、送 信周波数帯域を制限するだけでなく、受信機側のフィルタとともに整合フィルタを構 成するものである。
[0009] 以後、図中で X(n)のような表記をした場合、 X(n)はデータ列 Xの n番目のデータであ る。 n (整数）は時系列を示し、 nが大きいほど時間的に後のデータであることを意味 する。特に W— CDMA方式では、チップレート周波数 3. 84MHzを基準にその整数 倍周波数でオーバーサンプリング動作を行っており、 nはその離散時刻に対応する。
[0010] 図 8に示すように、レイズドコサインフィルタは、シフトレジスタ 801と、複数の乗算器 802〜805と、複数の重み付け係数生成器（図中、「T0」、「Τ1」、 · · ·、「Tm- 2」、「Tm — 1」と示す） 806〜809と、カロ算器 810と、を含む。
[0011] 入力データ X(n)は mビット（mは整数）のシフトレジスタ 801に入力される。この時シ フトレジスタ 801は X(n)、 X(n- 1)、 · · ·、 X(n- m+2)、 X(n- m+1)を同時に出力する。 X(n)、 X(n- 1)、 · · ·、 X(n- m+2)、 X(n- m+1)は、それぞれ乗算器 802〜805に入力され、乗算 器 802〜805にて各々重み付け係数 T(0)、 T(l)、 . . ·、 T(m- 2)、 T(m- 1)と乗算された 後、加算器 810で加算され、出力される。重み付け係数 T(0)、 T(l)、 · · ·、 T(m- 2)、 T( m- 1)は各々重み付け係数生成器 806〜809にて生成される。
[0012] 次に、図 8および図 9を用いて HPSK変調器の時系列動作を説明する。ここでは簡 略化のため、図 7で示した同相チャネルグループは DPDCH1チャネルのみ、直交チ ャネルグループは DPCCHチャネルのみの場合を示す。
[0013] DPDCH1チャネルデータ D(n)は、乗算器 701によりチヤネライゼーシヨンコード Cd(n )と乗算され、さらに乗算器 703によりゲインファクタ jS ddi)と乗算され、複素演算部 71 0の同相入力データ I(n)となる。この I(n)は下記の (1)式により示される。
[0014] I(n) = D(n) · Cd(n) · β d(n) …（1)
[0015] DPCCHチャネルデータ C(n)は、乗算器 702によりチヤネライゼーシヨンコード Cc(n) と乗算され、さらに乗算器 704によりゲインファクタ jS cdi)と乗算され、複素演算部 71 0の直交入力データ Q(n)となる。この Q(n)は下記の (2)式により示される。
[0016] Q(n) = C(n) · Cc(n) · β c(n) · · · (2)
[0017] 複素演算部 710は同相入力データ Ι(η)、直交入力データ Q(n)を取り込むと、まず乗 算器 706で直交入力データ Q(n)に虚数単位 jを乗算したのち、加算器 707で同相入 力データ I(n)に加算し、複素データ (I(n)+jQ(n))を生成する。複素データ (I(n)+jQ(n ))は乗算器 705にて複素データであるスクランブルコード (Si(n)+jSq(n))を複素乗算 され、複素データ (I'(n)+jQ'(n))が生成される。この複素データ (I'(n)+jQ'(n))は下 記の (3)式により示される。
[0018] I'(n)+jQ'(n)= {l(n)+jQ(n)} · {Si(n)+jSq(n)}
= {ΐ(η)· Si(n)— Q(n) · Sq(n) } + j { I(n) · Sq(n) + Q(n) · Si(n) }… (3)
[0019] 複素演算部 710は複素データ (I'(n)+jQ'(n))の実部 Γ(η)と虚部係数 Q'(n)を実数デ ータとして、各々レイズドコサインフィルタ 708、 709に出力する。実部と虚部は独立し ているため、（3)式が常に成り立つためには、（4)式および (5)式となる。
[0020] I'(n) = I(n) · Si(n)— Q(n) · Sq(n) … (4)
Q'(n) = I(n) · Sq(n) + Q(n) · Si(n) · · · (5) [0021] (4)式および (5)式にそれぞれ (1)式および (2)式を代入し、整理すると、（6)式および (7) 式がそれぞれ得られる。
[0022] I'(n)={ D(n) . Cd(n) . Si(n) } . β d(n) - { C(n) . Cc(n) . Sq(n) } . β c(n) · · · (6)
Q'(n)={D(n)-Cd(n)-Sq(n)}- J8d(n)+{C(n)-Cc(n)-Si(n)}- J8c(n)---(7)
[0023] レイズドコサインフィルタ 708、 709が図 8に示したタップ数 m、重み付け係数 TO, T 1, ···, Tm-1の FIRフィルタで構成されている場合、それらの出力 Iout(n), Qout(n)は 次の (8)式および (9)式でそれぞれ表される。
[0024] Iout(n) =Τ0 ·Ι'(η)+Τ1. Γ(η- 1) Η
+Tm-2-I'(n-m+2)+Tm-l-I'(n-m+l) · · -(8)
[0025] Qout(n) = TO · Q'(n) + Tl · Q '(n-1) H
+ Tm-2 - Q'(n-m+2) + Tm-1 - Q '(n-m+1) · · -(9)
[0026] I'(n)、 Q'(n)はゲインファクタが積の因子として含まれていることから複数ビットデータ である。また重み付け係数 Tk(k=0, 1, ···, m-1)も複数ビットデータである。したがつ て、（8)式および (9)式によると各々のレイズドコサインフィルタでの演算において、多ビ ット同士の乗算がタップ数回だけ発生する。
[0027] (8)式および (9)式に (6)式および (7)式をそれぞれ代入し整理すると、下記の (10)式お よび (11)式が得られる。
[0028] Iout(n) =Ύ0·{β d(n) · D(n) · Cd(n) · Si(n)— β c(n) · C(n) · Cc(n) · Sq(n)}
+T1 ·{ j8 d(n-l) · D(n-l) · Cd(n— 1) · Si(n— 1)
- β c(n-l) · C(n-l) · Cc(n- 1) · Sq(n- 1)}H
+ Tm-2 · { j8 d(n-m+2) · D(n- m+2) · Cd(n- m+2) · Si(n- m+2)
- β c(n-m+2) · C(n-m+2) · Cc(n- m+2) · Sq(n- m+2)}
+Tm— 1 ·{ j8 d(n— m+1) · D(n— m+1) · Cd(n— m+1) · Si(n— m+1)
β c(n-m+l) · C(n-m+l) · Cc(n— m+1) · Sq(n— m+1)} · · · (10)
[0029] Qout(n) =Τ0·{β d(n) · D(n) · Cd(n) · Sq(n) + β c(n) · C(n) · Cc(n) · Si(n)}
+T1 ·{ j8 d(n-l) · D(n-l) · Cd(n— 1) · Sq(n— 1)
+ β c(n-l) · C(n-l) · Cc(n— 1) · Si(n— 1)}H
+ Tm-2 · { β d(n-m+2) · D(n— m+2) · Cd(n— m+2) · Sq(n— m+2) + β c(n-m+2) · C(n-m+2) · Cc(n- m+2) · Si(n- m+2)}
+Tm- 1 ·{ j8 d(n- m+1) · D(n- m+1) · Cd(n- m+1) · Sq(n- m+1)
+ β c(n-m+l) · C(n-m+l) · Cc(n— m+1) · Si(n— m+1)} · · · (11)
[0030] この結果、上述のレイズドコサインフィルタにおいて、複数ビット値同士の乗算が単 位時間当たり、 FIRフィルタのタップ数とクロック周波数（チップレート周波数とオーバ 一サンプリング倍率の積)の積のさらに 2倍 (Iout、 Qoutそれぞれ)発生し、膨大な演 算量となる。
[0031] そのため、演算回路規模が増大し、小型化が困難になり、コストが高くなるという問 題が発生する。また、その回路を動作させるための消費電力が増大し、発熱量が増 大するという問題も発生する。また信号品質向上のため演算精度を高めようとすると、 さらに演算量が増えるため、更なる演算回路規模や消費電力の増大が生じ、信号品 質向上が困難であると!、う問題が発生する。
[0032] この問題を解消するため、従来の変調器として、たとえば特開 2001— 339365号 公報 (特許文献 1)および特開 2001— 156679号公報 (特許文献 2)に記載されたも のがある。特許文献 1および特許文献 2においては、演算順序を工夫することにより 演算量を削減する技術が開示されている。
[0033] 演算に入力されるデータにおいて複数ビット長であるのは、ゲインファクタおよび重 み付け係数である。それ以外の入力データは 1ビットデータであり乗算器に排他的論 理和回路を使用できるので、演算回路規模も小さぐよって消費電力も小さい。そこ で特許文献 1および特許文献 2では、複数ビット乗算演算を演算順序の終わりの方 へ寄せることにより、上記問題を改善している。
発明の開示
発明が解決しょうとする課題
[0034] し力しながら、上記 2つの特許文献に記載の従来の変調器は、以下の点において、 改善の余地を有している。
特許文献 2記載の技術では、ゲインファクタ乗算処理をレイズドコサインフィルタより も後段に配置したため、ゲインファクタ変更時に発生するステップ状のレベル変化が レイズドコサインフィルタによりフィルタリングされず信号スペクトルが広がり、隣接チヤ ンネルにスプリアスが発生するという問題がある。
[0035] この問題を防止するため、特許文献 1ではゲインファクタ生成方法を工夫している。
すなわち、特許文献 1においても、レイズドコサインフィルタ演算よりも後の演算でゲイ ンファクタの乗算を行うが、ゲインファクタはエンベロープ発生器によりランプ状に変 化させて供給されるように構成されて 、るので、スプリアス発生は改善される。
[0036] しかし、そのためにディジタルフィルタ回路を含むエンベロープ発生器を備える必 要があり、回路規模は増大する。また、ゲインファクタ変更時のエンベロープ挙動はレ ィズドコサインフィルタによりフィルタリングされたものでなぐあくまでもエンベロープ 特性をステップ状力 ランプ状に変更し近似処理を行ったに過ぎな 、。したがって、 スプリアス問題は根本的に解決されておらず、依然として残っている。
[0037] 以上をまとめると、上記 2つの特許文献にそれぞれ記載の従来の変調器は、以下 の点において、改善の余地を有している。
第一に、演算量が膨大となるため、それを実行する演算回路の規模が増大するた め、小型化が困難である。
[0038] 第二に、演算量が膨大となるため、それを実行する演算回路の規模が増大するた め、コストが高くなる。
第三に、演算量が膨大となるため、それを実行する演算回路の規模が増大するた め、消費電力が増大する。
第四に、演算量が膨大となるため、それを実行する演算回路の規模が増大し、それ に伴い消費電力が増大するため、発熱量が増大する。
[0039] 第五に、演算精度を高めるためには演算量をさらに増やす必要があり、その結果 上記第一から第四の問題が発生するため、演算精度を高めて信号品質を向上する ことが困難である。
第六に、演算量削減のためゲインファクタ乗算処理をレイズドコサインフィルタよりも 後段に配置すると、ゲインファクタ変更時に発生するステップ状のレベル変化がレイ ズドコサインフィルタによりフィルタリングされず、信号スペクトルが隣接チャンネルま で広がってしまうため、ゲインファクタ変更時に隣接チャンネルにスプリアスが発生す る。 [0040] 第七に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発 生器を備えた場合、演算量が増加し、それを実行する演算回路の規模が増大するた め、小型化が困難である。
第八に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発 生器を備えた場合、演算量が増加し、それを実行する演算回路の規模が増大するた め、コストが高くなる。
[0041] 第九に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発 生器を備えた場合、演算量が増加し、それを実行する演算回路の規模が増大するた め、消費電力が増大する。
第十に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発 生器を備えた場合、演算量が増加するため、それを実行する演算回路の規模が増 大し、それに伴い消費電力が増大するため、発熱量が増大する。
[0042] 第十一の問題点は、上記第六の問題点であるスプリアス発生を改善するためにェ ンべロープ発生器を備えても、ゲインファクタ変更時のエンベロープ挙動はレイズドコ サインフィルタによりフィルタリングされたものでなぐあくまでもエンベロープ特性をス テツプ状カもランプ状に変更するという近似的処理に過ぎないため、残留スプリアス が存在する。
[0043] 本発明は、上記事情に鑑みてなされたものであり、小型で、低コスト、低消費電力で かつ発熱量の少ない変調器を提供することにある。
また、本発明は、演算精度を高めることによる信号品質向上が容易な変調器を提供 することができる。
さらに、本発明は低スプリアスの変調器を提供することができる。
課題を解決するための手段
[0044] 本発明によれば、送信データを入力し符号変調して出力する符号変調部と、 ゲイン制御信号を生成するゲイン制御信号生成部と、
符号変調部の出力を入力し、帯域制限して出力するフィルタ部と、
ゲイン制御信号生成部の出力を入力し、フィルタ部のゲイン制御を行うゲイン制御 部と、 を備えたことを特徴とする変調器が提供される。
[0045] ここで、ゲイン制御信号とは、 W— CDMA方式においては、たとえば、符号チヤネ ル間のレベル比を示すゲインファクタ信号である。
[0046] この発明によれば、フィルタのゲイン制御をゲイン制御信号に応じて動的に制御す ることで、フィルタよりも前段でゲイン制御を行うのと同等の演算結果が得られるととも に、前段でゲイン制御を行う場合には複数ビット時系列データであるフィルタ入力信 号を 1ビット時系列データとすることが可能となり、演算量を削減できる。その結果、回 路の小型化が容易で、コスト、消費電力、発熱量を低減できる。さらに、演算量が減 つた分だけ演算精度向上のための回路規模拡大が容易となり、故に信号品質の向 上が容易となる。また、ゲインファクタ変更時にスプリアスが生じることはなぐ信号品 質が向上する。そして、スプリアス抑圧手段が不要となることから、小型化が容易とな り、コスト、消費電力、発熱量を低減できる。
[0047] 本発明によれば、第 1の送信データを入力し符号変調して第 1の符号変調出力を 出力する第 1の符号変調部と、
第 2の送信データを入力し符号変調して第 2の符号変調出力を出力する第 2の符 号変調部と、
第 1のゲイン制御信号を生成する第 1のゲイン制御信号生成部と、
第 2のゲイン制御信号を生成する第 2のゲイン制御信号生成部と、
第 1の符号変調出力を入力し、帯域制限して出力する第 1のフィルタ部と、 第 2の符号変調出力を入力し、帯域制限して出力する第 2のフィルタ部と、 第 1および第 2のフィルタ部の出力を入力し、合成して出力する加算部と、 第 1のゲイン制御信号生成部の出力を入力し、第 1のフィルタ部のゲイン制御を行う 第 1のゲイン制御部と、
第 2のゲイン制御信号生成部の出力を入力し、第 2のフィルタ部のゲイン制御を行う 第 2のゲイン制御部と、
を備えたことを特徴とする変調器が提供される。
[0048] 上記変調器において、第 1のフィルタ部および第 2のフィルタ部は、符号化により多 重化される複数のチャネル毎にそれぞれ設けられることができる。 [0049] 上記変調器にぉ 、て、フィルタ部は、過去の入力信号を含む複数の信号からなる 時系列データを出力する時系列データ生成部と、ゲイン制御信号生成部の出力を 入力し、その値に従って、複数の重み付け係数を時系列データ生成部が出力した時 系列データの複数の信号それぞれに対応付けて設定する設定部と、を含むことがで きる。
上記変調器において、フィルタ部は、 FIRフィルタとすることができる。
[0050] 上記変調器にお!、て、フィルタ部は、入力信号にシフト処理を行!、、過去の入力信 号を含む複数の信号力 なる時系列データとして出力するシフトレジスタ部と、ゲイン 制御信号生成部の出力を入力して複数の重み付け係数をそれぞれ格納するとともに 出力する複数のレジスタ部と、シフトレジスタ部から出力される時系列データの複数 の信号、および複数のレジスタ部から出力される複数の重み付け係数のそれぞれを 同期して入力し、乗算して出力する複数の乗算器と、複数の乗算器の出力を加算す る加算器と、を有することができる。
[0051] 上記変調器において、フィルタ部は、入力信号にシフト処理を行い、過去の入力信 号を含む複数の信号力 なる時系列データとして出力するシフトレジスタ部と、ゲイン 制御信号生成部の出力を入力し、シフト処理を行い、過去のゲイン制御信号を含む 複数の信号力もなる時系列データとして出力するシフトレジスタと、シフトレジスタから 出力される複数の信号に複数の所定の係数をそれぞれ乗算して複数の重み付け係 数として出力する複数の第 1乗算器と、シフトレジスタ部力 出力される複数の信号 および第 1乗算器力 出力される複数の重み付け係数のそれぞれを同期して入力し 、乗算して出力する複数の第 2乗算器と、複数の第 2乗算器の出力を加算する加算 器と、を有することができる。
[0052] 上記変調器にお!、て、フィルタ部は、入力信号にシフト処理を行!、、過去の入力信 号を含む複数の信号力 なる時系列データとして出力するシフトレジスタ部と、ゲイン 制御信号生成部の出力に応じた第 1および第 2の重み付け係数を入力し格納すると ともに、シフトレジスタ部から出力される複数の信号の値にしたがって、第 1または第 2 の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、複数のレジスタ 部の出力を加算する加算器と、を有することができる。 [0053] 上記変調器にお!、て、フィルタ部は、入力信号にシフト処理を行!、、過去の入力信 号を含む複数の信号力 なる時系列データとして出力するシフトレジスタ部と、ゲイン 制御信号生成部の出力を入力し、シフト処理を行い、過去のゲイン制御信号を複数 の信号力 なる時系列データとして出力するシフトレジスタと、シフトレジスタから出力 される複数の信号に複数の所定の第 1および第 2の係数をそれぞれ乗算して複数の 第 1および第 2の重み付け係数を出力する複数の乗算器と、複数の乗算器力 出力 された複数の第 1および第 2の重み付け係数を入力し格納するとともに、シフトレジス タ部力 出力される複数の信号の値にしたがって、第 1または第 2の重み付け係数を それぞれ切り替えて出力する複数のレジスタ部と、複数のレジスタ部の出力を加算す る加算器と、を有することができる。
[0054] 上記変調器において、フィルタ部の入力信号は、 1ビットデータとすることができる。
従来の変調器において、フィルタの前段でゲイン制御を行う場合には、その入力信 号は複数ビット時系列データとなるが、本発明の変調器においては、ゲイン制御信号 に応じてダイナミックにフィルタの重み付け係数を制御することで、フィルタへの入力 信号を 1ビット時系列データとすることができる。これにより演算量を削減できる。
[0055] 本発明によれば、符号ィ匕変調された信号を帯域制限して出力するフィルタであって 過去の入力信号を含む複数の信号力 なる時系列データを出力する時系列デー タ生成部と、
ゲイン制御信号に応じて、複数の重み付け係数を時系列データ生成部が出力した 時系列データの複数の信号それぞれに対応付けて設定する係数設定部と、 係数設定部により設定された複数の重み付け係数によりゲイン制御するゲイン制御 部と、
を備えたことを特徴とするフィルタが提供される。
[0056] この発明によれば、ゲイン制御信号に応じて、ダイナミックに重み付け係数を変更し てフィルタの理想的なゲイン制御が可能となる。このフィルタを用いれば、上述の本 発明の変調器が実現可能となる。
[0057] 本発明によれば、符号ィ匕変調された入力信号を帯域制限して出力するフィルタの ゲイン制御方法であって、
過去の入力信号を含む複数の信号力 なる時系列データを出力するステップと、 ゲイン制御信号に応じて、複数の重み付け係数を、時系列データを出力するステツ プで出力された時系列データの複数の信号それぞれに対応付けて設定するステツ プと、
設定された複数の重み付け係数によりゲインを制御するステップと、
を含むことを特徴とするフィルタのゲイン制御方法が提供される。
[0058] 本発明によれば、送信データを入力し符号変調して出力するステップと、
ゲイン制御信号を生成するステップと、
符号変調するステップの出力を入力して帯域制限して出力するステップと、 ゲイン制御信号を生成するステップの出力を入力し、帯域制限するステップで設定 されるゲインを制御するステップと、
を備えたことを特徴とする符号変調方法が提供される。
[0059] なお、以上に述べた構成要素の任意の組合せや、本発明の表現を方法、装置、シ ステム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の 態様として有効である。
発明の効果
[0060] 本発明によれば、小型で、低コスト、低消費電力でかつ発熱量の少な!/、変調器が 提供される。また本発明によれば、演算精度を高めることによる信号品質向上が容易 な変調器が提供される。さらに本発明によれば、低スプリアスの変調器が提供される 図面の簡単な説明
[0061] [図 1]図 1は、本発明の第一の実施例に係る変調器の構成を示すブロック図である。
[図 2]図 2は、本発明の第一の実施例に係る FIRフィルタの構成を示すブロック図であ る。
[図 3]図 3は、本発明の第二の実施例に係る FIRフィルタの構成を示すブロック図であ る。
[図 4]図 4は、本発明の第三の実施例に係る FIRフィルタの構成を示すブロック図であ る。
[図 5]図 5は、本発明の第四の実施例に係る FIRフィルタの構成を示すブロック図であ る。
[図 6]図 6は、本発明の第五の実施例に係る変調器の構成を示すブロック図である。
[図 7]図 7は、 W— CDMA方式における 3GPPで規定されている変調器の構成の一 例を示す図である。
[図 8]図 8は、図 7の変調器に用いられるレイズドコサインフィルタの構成の一例を示 す図である。
[図 9]図 9は、 W— CDMA方式における 3GPPで規定されている変調器の動作説明 図である。
符号の説明
101、 102 乗异 ¾5
103〜105 複素乗算器
106 データチャネルゲインファクタ信号発生器
107 制御チャネルゲインファクタ信号発生器
108、 109 重み付け係数設定信号発生器
110〜113 レイズドコサインフイノレタ
114、 115 加算器
120 複素演算部
201 シフトレジスタ
202〜205 乗异
206〜209 レジスタ
210 加算器
301 シフトレジスタ
302 シフトレジスタ
303〜306 乗异
307〜310 乗异
311 加算器 401 シフトレジスタ
402〜405 レジスタ
406 加算器
501 シフトレジスタ
502 シフトレジスタ
503〜506 レジスタ
507〜510 乗异
511 加算器
601〜604 乗异
605〜610 複素乗算器
611、 613 データチャネルゲインファクタ信号発生器
612、 614 制御チャネルゲインファクタ信号発生器
615〜618 重み付け係数設定信号発生器
619〜626 レイズドコサインフイノレタ
627、 628 加算器
発明を実施するための最良の形態
[0063] 以下、本発明の幾つかの好ましい実施例について、添付の図面を参照して説明す る。なお、全ての図面において、同様な構成要素には同様の符号を付し、適宜説明 を省略する。
[0064] 第一の実施例：
図 1は、本発明の第一の実施例に係る変調器の構成を示す図である。本実施例の 変調器は、送信データを入力し符号変調して出力する符号変調部 (乗算器 101、 10 2、複素演算部 120)と、ゲイン制御信号を生成するゲイン制御信号生成部 (データ チャネルゲインファクタ信号発生器 106、制御チャネルゲインファクタ信号発生器 10 7)と、符号変調部の出力を入力し、帯域制限して出力するフィルタ部（レイズドコサイ ンフィルタ 110〜113)と、ゲイン制御信号生成部の出力を入力し、フィルタ部のゲイ ン制御を行うゲイン制御部 (重み付け係数設定信号発生器 108、 109)と、を備える。
[0065] 本発明の変調器は、符号チャネル毎にレイズドコサインフィルタを設け、帯域制限 フィルタのゲインを制御することにより各符号チャネルのゲインを制御することを特徴 とする。
[0066] すなわち、第一の実施例の変調器は、図 1に示すように、第 1の送信データ (DPDC HIチャネルデータ D(n))を入力し符号変調して第 1の符号変調出力を出力する第 1 の符号変調部 (乗算器 101および複素乗算器 103)と、第 2の送信データ (DPCCH チャネルデータ C(n))を入力し符号変調して第 2の符号変調出力を出力する第 2の符 号変調部 (乗算器 102、複素乗算器 104、複素乗算器 105)と、第 1のゲイン制御信 号を生成する第 1のゲイン制御信号生成部 (データチャネルゲインファクタ信号発生 器 106)と、第 2のゲイン制御信号を生成する第 2のゲイン制御信号生成部 (制御チヤ ネルゲインファクタ信号発生器 107)と、第 1の符号変調出力を入力し、帯域制限して 出力する第 1のフィルタ部（レイズドコサインフィルタ 110、 111)と、第 2の符号変調出 力を入力し、帯域制限して出力する第 2のフィルタ部（レイズドコサインフィルタ 112、 113)と、第 1および第 2のフィルタ部の出力を入力し、合成して出力する加算部 (カロ 算器 114、 115)と、第 1のゲイン制御信号生成部の出力を入力し、第 1のフィルタ部 のゲイン制御を行う第 1のゲイン制御部 (重み付け係数設定信号発生器 108)と、第 2 のゲイン制御信号生成部の出力を入力し、第 2のフィルタ部のゲイン制御を行う第 2 のゲイン制御部 (重み付け係数設定信号発生器 109)と、を備える。
[0067] また、変調器の各構成要素は、任意のコンピュータの CPU、メモリ、メモリにロードさ れた本図の構成要素を実現するプログラム、そのプログラムを格納するハードデイス クなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウェアとソフ トウエアの任意の組合せによっても実現される。そして、その実現方法、装置にはい ろいろな変形例があることは、当業者には理解されるところである。以下説明する各 図は、ハードウェア単位の構成ではなぐ機能単位のブロックを示している。
[0068] 具体的には、第一の実施例の変調器は、乗算器 101、 102、複素演算部 120、デ ータチャネルゲインファクタ信号発生器（図中、「i8 d(n)発生器」と示す） 106、制御 チャネルゲインファクタ信号発生器（図中、「|8 C (n)発生器」と示す） 107、重み付け 係数設定信号発生器 108、 109、レイズドコサインフィルタ（図中、「レイズド COSフィ ノレタ」と示す） 110〜113、カロ算器 114、 115を備えている。 [0069] 以下の全ての実施例において、特に明記無き場合、構成要素は共通のクロック信 号に同期したタイミングで動作する。また時系列データ Dの時刻 nにおける値を D(n)と 表記する。ここで時刻 nは、クロック信号の個々のノルスに対応付けられた離散時刻 である。
斜線を付加された信号線路は、複数ビット時系列データを伝送する信号線路であ ることを示す。
また、 1ビット値は一 1または 1の 2値をとる。
[0070] 乗算器 101および乗算器 102は、複数の入力信号に対し個々の信号が識別できる よう信号チャネル符号ィ匕を行うチャネル符号変調手段を構成する。
乗算器 101は、 1ビット時系列データであるデータチャネル DPDCH1のデータ D(n)と
、データチャネルチヤネライゼーシヨンコード発生器（図示しな 、；)の出力で 1ビット時 系列データであるデータチャネルのチヤネライゼーシヨンコード Cd(n)を入力し、 1ビッ ト時系列データ I(n)を出力する。
[0071] 乗算器 102は、 1ビット時系列データである制御チャネル DPCCHのデータ と、 制御チャネルチヤネライゼーシヨンコード発生器（図示しない）の出力で 1ビット時系 列データである制御チャネルのチヤネライゼーシヨンコード Cc(n)を入力し、 1ビット時 系列データ Q(n)を生成する。
[0072] また、複素演算部 120は、各信号チャネルに対し共通のスクランブルコードを重畳 するとともに同相チャネル、直交チャネルに分割するためのスクランブル符号変調手 段を構成する。
複素演算部 120は、複素乗算器 103、 104、 105およびスクランブルコード（Si(n) + jSq(n))を生成するスクランブルコード生成器（図示しない）を含む。ここで Si(n)、 Sq(n) は 1ビット時系列データであり、 jは虚数単位を示す。したがって、（Si(n)+jSq(n))は実 部 Si(n)、虚部の係数 Sq(n)の複素数を示す。
[0073] 複素乗算器 103は、乗算器 101の出力 I(n)とスクランブルコード Si(n)+jSq(n)とを入 力し複素乗算して、 Iil(n)+jlql(n)を出力する。これは実部 Iil(n)、虚部の係数 Iql(n) の複素数値で、 iil(n)、 Iql(n)は 1ビット時系列データある。
[0074] 複素乗算器 104は、乗算器 102の出力 Q(n)を入力し、虚数単位 jを乗算して複素 数値 jQ(n)を出力する。複素乗算器 105は、複素乗算器 104の出力 jQ(n)とスクランプ ルコード (Si(n)+jSq(n))とを入力し複素乗算して、（Qil(n)+jQql(n))を出力する。 これは実部 Qil(n)、虚部の係数 Qql(n)の複素数値で、 Qil(n)、 Qql(n)は 1ビット時系 列データある。
[0075] 複素演算部 120は、複素乗算器 103の出力である（Iil(n)+jlql(n))の係数 Iil(n)、 Iql (n)および、複素乗算器 105の出力である（Qil(n)+jQql(n))の係数 Qil(n)、 Qql(n)を それぞれ実数値 1ビット時系列データとして出力する。
なお、チャネル符号変調手段とスクランブル符号変調手段をまとめて、符号変調手 段とする。
[0076] データチャネルゲインファクタ信号発生器 106は、データチャネルゲインファクタ信 号 i8 d(n)を生成し、重み付け係数設定信号発生器 108へ出力する。 jS ddi)は複数ビ ット時系列データである。
重み付け係数設定信号発生器 108は、データチャネルゲインファクタ信号発生器 1 06の出力であるデータチャネルゲインファクタ信号 j8 d(n)を入力し、データチャネル 重み付け係数設定信号をレイズドコサインフィルタ 110、 111へ出力する。データチ ャネル重み付け係数設定信号は、複数ビット時系列データである。
[0077] 制御チャネルゲインファクタ信号発生器 107は、制御チャネルゲインファクタ信号 j8 c(n)を生成し、重み付け係数設定信号発生器 109へ出力する。 |8 C(n)は複数ビット時 系列データである。
重み付け係数設定信号発生器 109は、制御チャネルゲインファクタ信号発生器 10 7の出力である制御チャネルゲインファクタ信号 |8 c(n)を入力し、制御チャネル重み 付け係数設定信号をレイズドコサインフィルタ 112、 113へ出力する。制御チャネル 重み付け係数設定信号は、複数ビット時系列データである。
[0078] 重み付け係数設定信号発生器 108および 109は、フィルタ手段のゲインを制御す るための制御信号を生成するゲイン制御信号生成手段を構成する。
[0079] レイズドコサインフィルタ 110、 111、 112、 113は、符号変調手段によって生成され た信号毎の同相および直交チャネル毎に帯域制限を行!、、かつゲイン制御を行うフ ィルタ手段を構成する。 [0080] レイズドコサインフィルタ 110は、複素演算部 120の出力 Iil(n)と重み付け係数設定 信号発生器 108出力のデータチャネル重み付け係数設定信号を入力し、複数ビット 時系列データである Ii2(n)を出力する。
レイズドコサインフィルタ 111は、複素演算部 120の出力 Iql(n)と重み付け係数設定 信号発生器 108出力のデータチャネル重み付け係数設定信号を入力し、複数ビット 時系列データである Iq2(n)を出力する。
[0081] レイズドコサインフィルタ 112は、複素演算部 120の出力 Qil(n)と重み付け係数設 定信号発生器 109出力の制御チャネル重み付け係数設定信号を入力し、複数ビット 時系列データである Qi2(n)を出力する。
レイズドコサインフィルタ 113は、複素演算部 120の出力 Qql(n)と重み付け係数設 定信号発生器 109出力の制御チャネル重み付け係数設定信号を入力し、複数ビット 時系列データである Qq2(n)を出力する。
[0082] カロ算器 114は、レイズドコサインフィノレタ 110の出力である Ii2(n)とレイズドコサインフ ィルタ 112の出力である Qi2(n)を入力し、複数ビット時系列データである変調器同相 成分出力 Iout(n)を出力する。
カロ算器 115は、レイズドコサインフィルタ 111の出力である Iq2(n)とレイズドコサイン フィルタ 113の出力である Qq2(n)を入力し、複数ビット時系列データである変調器直 交成分出力 Qout(n)を出力する。
[0083] 力！]算器 114、 115は、フィルタ手段であるレイズドコサインフィルタ 110〜113の出 力を同相、直交チャネル毎に合成する加算手段を構成する。
[0084] 図 2は、図 1に示したレイズドコサインフィルタ 110〜113の構成の一例を示すブロ ック図である。第二の実施例のレイズドコサインフィルタは、符号化変調された信号を 帯域制限して出力するフィルタであって、過去の入力信号を含む複数の信号からな る時系列データを出力する時系列データ生成部（シフトレジスタ 201)と、ゲイン制御 信号に応じて、複数の重み付け係数を時系列データ生成部が出力した時系列デー タの複数の信号それぞれに対応付けて設定する係数設定部（レジスタ 206、 207、 2
08、 209)と、係数設定部により設定された複数の重み付け係数によりゲイン制御す るゲイン制御部 (乗算器 202、 203、 204、 205)と、を備える。 [0085] 第二の実施例において、レイズドコサインフィルタは FIRフィルタを用い、その重み 付け係数をダイナミックに制御することにより、レイズドコサインフィルタのゲインを制 御することを特徴とする。
[0086] ここで、 FIRフィルタでは各重み付け係数間の比率を固定したまま全係数を同一定 数倍 (例えば β倍)した場合、その周波数特性は全体のゲインが一様に β倍される だけで任意の 2周波数間の相対的なゲイン差は変化しない。逆に、各重み付け係数 間の比率を変更すると、相対的なゲイン差を変更することができ、これによつて所要 のカットオフ特性や減衰量を得られる場合がある。
[0087] 一般に、 W— CDMA方式の携帯端末から基地局に向力つての上り回線において は、符号間干渉を発生させることなしに帯域制限を行うため、ロールオフ特性を持つ たフィルタが挿入されて ヽる。これは基本的に送信側および受信側に対等に分割挿 入され、それ故にルートロールオフフィルタと呼ばれる。本発明の各実施例では、携 帯端末送信側のルートロールオフフィルタが FIRフィルタで構成されたレイズドコサイ ンフィルタとして実装されて!、る。ロールオフ特性はロールオフファクタと呼ばれる係 数で表され、 W—CDMAにおいては 3GPP規格にて 0. 22と規定されている。
[0088] また、 W— CDMA方式の携帯端末送信系においては、原則的にはレイズドコサイ ンフィルタのみでルートロールオフ特性を得る設計になって ヽるが、実際にはレイズド コサインフィルタ以外の回路 (以後、「その他回路」と呼ぶ)の周波数特性も重畳され る。したがって、その他回路の周波数特性を補正するようにレイズドコサインフィルタ を調整し、送信系全体でルートロールオフ特性を満たすことができれば、送信信号の 品質を向上させることができる。
[0089] その他回路の特性は個々の携帯端末毎にばらつくので、レイズドコサインフィルタ を構成する FIRフィルタの各重み付け係数間の比率は、それらばらつきを吸収できる よう任意の値に変更できることが望まし 、。
[0090] また、複数の信号形式を同一の送信装置でカバーする場合がある。たとえば CDM Aにおいても 3GPPで規定される W— CDMAに対して 3GPP2で規定される狭帯域 CDMA方式があり、これらの送信信号を同一の送信系で生成する場合、レイズドコ サインフィルタのカットオフ周波数やロールオフ特性はシステム要求に応じた設定に する必要がある。
このように複数の信号形式を同一の送信装置でカバーできるようにするためにも、 レイズドコサインフィルタを構成する FIRフィルタの各重み付け係数間の比率は、任 意の値に変更できることが望ま 、。
[0091] 第一の実施例のレイズドコサインフィルタは、入力信号 X(n)にシフト処理を行 、、過 去の入力信号を含む複数の信号力 なる時系列データ (X(n), X(n-l),...,
X(n-m+2), X(n-m+l))として出力するシフトレジスタ部（シフトレジスタ 201)と、ゲイン 制御信号に応じて複数の重み付け係数 (Z0(n),
Zl(n),..., Zm-2(n), Zm-l(n))をそれぞれ格納するとともに出力する複数のレジスタ部 (レジスタ 206、 207、 208、 209)と、シフトレジスタ咅力ら出力される時系歹 IJデータの 複数の信号および複数のレジスタ部力 出力される複数の重み付け係数をそれぞれ 同期して入力し、乗算して出力する複数の乗算器 202、 203、 204、 205と、複数の 乗算器の出力を加算する加算器 210と、を含む。
[0092] シフトレジスタ 201は、入力信号にシフト処理を行い、現在および過去の入力信号 を取り出すものであり、入力信号 X(n)を入力し、 m個の出力、即ち X(n)、 X(n-1)、 · · ·、 X(n-m+2)、 X(n-m+l)を出力する。 X(n)は入力信号と同じ値、 X(n-1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。これらは全て 1ビット時系列データである。なお、図 2では 、 4つのレジスタ 206、 207、 208、 209および 4つの乗算器 202、 203、 204、 205の みが図示されている力 レジスタおよび乗算器は、シフトレジスタ 201の m個の出力に 対応して m組設けられる。
[0093] 複数のレジスタ 206、 207、 208、 209は、各々重み付け係数設定信号、ここでは、 図 1の重み付け係数設定信号発生器 108、 109から出力された信号により重み付け 係数を入力し、記憶し、各々乗算器 202、 203、 204、 205へ出力する。図 2では、レ ジスタ 206、 207、 208、 209には各々重み付け係数 Z0(n)、 Zl(n)、 Zm- 2(n)、 Zm- l(n) が記憶され、またそれらから出力されている。なお、重み付け係数 Z0(n)、 Zl(n)、 Zm-2 (n)、 Zm-l(n)は、複数ビット時系列データであり、シフトレジスタ 201から出力される複 数の信号 X(n)、 X(n- 1)、 · · ·、 X(n- m+2)、 X(n- m+1)にそれぞれ同期している。 [0094] なお、図 1の重み付け係数設定信号発生器 108および重み付け係数設定信号発 生器 109から入力される重み付け係数設定信号は、複数ビット時系列データである 重み付け係数 Z0(n)、 Zl(n)、 Zm-2(n)、 Zm-l(n)と、これらの重み付け係数を各々レジ スタ 206〜209に書き込むためのレジスタ指定信号および同期制御信号とが含まれ 、シフトレジスタ 201から出力される複数の信号 X(n)、 X(n- 1)、 · · ·、 X(n- m+2)、 X(n- m +1)に Z0(n)、 Zl(n)、 Zm_2(n)、 Zm_l(n)をそれぞれ対応付けることができる。
[0095] 複数の乗算器 202、 203、 204、 205は、複数のレジスタ 206、 207、 208、 209の 出力である重み付け係数 Z0(n)、 Zl(n)、 Zm-2(n)、 Zm-l(n)をそれぞれ入力し、シフトレ ジスタ 201の複数の出力 X(n)、 X(n- 1)、 X(n- m+2)、 X(n- m+1)とそれぞれ乗算し、各々 複数ビット時系列データである乗算結果を加算器 210に出力する。
[0096] 加算器 210は、乗算器 202、 203、 204、 205の出力を入力して加算し、複数ビット 時系列データであるフィルタ出力 Y(n)を出力する。
[0097] 以上、詳細に第一の実施例の構成を述べたが、図 1の乗算器 101、 102、複素乗 算器 103、 104、 105、カロ算器 114、 115、図 2のシフトレジスタ 201、乗算器 202、 2 03、 204、 205、カロ算器 210は、当業者にとってよく知られており、また本発明とは直 接関係しな 、ので、その詳細な構成の説明は省略する。
[0098] このように構成された第一の実施例における変調器の動作について、図 1に関連し て以下に説明する。
[0099] 図 1において、 1ビット時系列データであるデータチャネル DPDCH1のデータ D(n)は 乗算器 101に入力され、 1ビット時系列データであるデータチャネルのチヤネライゼ ーシヨンコード Cd(n)と乗算されて、 1ビット時系列データ I(n)に変換される。 I(n)は、下 記の (12)式で示される。
[0100] I(n) = D(n) X Cd(n) - - -(12)
[0101] また、 1ビット時系列データである制御チャネル DPCCHのデータ C(n)は乗算器 102 に入力され、 1ビット時系列データである制御チャネルのチヤネライゼーシヨンコード C c(n)と乗算されて、 1ビット時系列データ Q(n)に変換される。 Q(n)は、下記の (13)式で 示される。
[0102] Q(n) = C(n) X Cc(n) - - -(13) [0103] そして、 1ビット時系列データ I(n)および Q(n)は、複素演算部 120に入力される。 複素演算部 120にて、 1ビット時系列データ I(n)は、複素乗算器 103に入力され、ス クランブルコード生成器 (不図示）の生成するスクランブルコード (Si(n)+ jSq(n))と乗 算され、（Iil(n)+jlql(n))が出力される。ここで jは虚数単位を示し、（Si(n)+jSq(n))は 実部 Si(n)、虚部の係数 Sq(n)の複素数を示す。 Si(n)、 Sq(n)も 1ビット時系列データであ る。（Iil(n)+jlql(n))、 Iil(n)および Iql(n)は、それぞれ下記の (14)式、（15)式および (16) 式により示される。
[0104] Iil(n) + jlql(n) = I(n) X {Si(n) + jSq(n)} · ' ·(14)
[0105] Iil(n) = I(n) X Si(n)
= D(n) X Cd(n) X Si(n) · ' ·(15)
[0106] Iql(n) = Q(n) X Sq(n)
= D(n) X Cd(n) X Sq(n) …（16)
[0107] 一方、 1ビット時系列データ Q(n)は複素演算部 120にて、 I(n)に対する直交成分入 力として扱われる。そこでここでは、 Q(n)入力時に虚数単位 jを乗算し、それ以降 I(n) に対する直交成分として演算できるようにしている。具体的には、 Q(n)は複素乗算器
104に入力され、虚数単位 jが乗算されて出力される。
[0108] 複素乗算器 104の出力 jQ(n)は、複素乗算器 105に入力され、スクランブルコード 生成器 (不図示)の生成するスクランブルコード (Si(n)+ jSq(n))と乗算され、 (Qil(n) + jQql(n))が出力される。（Qil(n)+jQql(n))、 Qil(n)および Qql(n)は、それぞれ下記の
(17)式、（18)式および (19)式で示される。
[0109] Qil(n) + jQql(n) = jQ(n) X {Si(n) + jSq(n)} · ' ·(17)
[0110] Qil(n)= -Q(n) X Sq(n)
=一 C(n) X Cc(n) X Sq(n) · · · (18)
[0111] Qql(n) = Q(n) X Si(n)
= C(n) X Cc(n) X Si(n) · ' ·(19)
[0112] 複素演算部 120は、複素乗算器 104および複素乗算器 105の複素数出力の係数 I il(n)、 Iql(n)および Qil(n)、 Qql(n)をそれぞれ実数値として分離する機能を有しており
、それぞれ 1ビット時系列データとして出力する。 [0113] データチャネルゲインファクタ信号発生器 106は、データチャネルゲインファクタ信 号 j8 d(n)を生成する。
データチャネルゲインファクタ信号 j8 d(n)は、複数ビット時系列データであり、変調 器出力におけるデータチャネル DPDCH1のレベルを設定するための、データチヤネ ル DPDCH1に関する変調器ゲインを設定する。
[0114] データチャネルゲインファクタ信号 β d(n)は、重み付け係数設定信号発生器 108に 入力され、複数ビット時系列データであるデータチャネル重み付け係数設定信号に 変換される。
データチャネル重み付け係数設定信号は、レイズドコサインフィルタ 110、 111へ入 力される。
[0115] 1ビット時系列データである複素演算部 120の出力 Iil(n)と、複数ビット時系列デー タであるデータチャネル重み付け係数設定信号は、レイズドコサインフィルタ 110に 入力され、複数ビット時系列データである Ii2(n)が出力される。
[0116] 1ビット時系列データである複素演算部 120の出力 Iql(n)と、複数ビット時系列デー タであるデータチャネル重み付け係数設定信号は、レイズドコサインフィルタ 111に 入力され、複数ビット時系列データである Iq2(n)が出力される。
[0117] 制御チャネルゲインファクタ信号発生器 107は、制御チャネルゲインファクタ信号 j8 c(n)を生成する。
制御チャネルゲインファクタ信号 j8 c(n)は、複数ビット時系列データであり、変調器 出力における制御チャネル DPCCHのレベルを設定するための、制御チャネル DPCC Hに関する変調器ゲインを設定する。
[0118] 制御チャネルゲインファクタ信号 β c(n)は、重み付け係数設定信号発生器 109に入 力され、複数ビット時系列データである制御チャネル重み付け係数設定信号に変換 される。
制御チャネル重み付け係数設定信号は、レイズドコサインフィルタ 112、 113へ入 力される。
[0119] 1ビット時系列データである複素演算部 120の出力 Qil(n)と、複数ビット時系列デー タである制御チャネル重み付け係数設定信号は、レイズドコサインフィルタ 112に入 力され、複数ビット時系列データである Qi2(n)が出力される。
[0120] 1ビット時系列データである複素演算部 120の出力 Qql(n)と、複数ビット時系列デ ータである制御チャネル重み付け係数設定信号は、レイズドコサインフィルタ 113に 入力され、複数ビット時系列データである Qq2(n)が出力される。
[0121] レイズドコサインフィルタ 110の出力である Ii2(n)と、レイズドコサインフィルタ 112の 出力である Qi2(n)は、加算器 114に入力され、加算されて、複数ビット時系列データ である変調器同相成分出力 Iout(n)として出力される。 Iout(n)は、下記の (20)式により 示される。
[0122] Iout(n) = Ii2(n) + Qi2(n) - - -(20)
[0123] レイズドコサインフィルタ 111の出力である Iq2(n)と、レイズドコサインフィルタ 113の 出力である Qq2(n)は、加算器 115に入力され、加算されて、複数ビット時系列データ である変調器直交成分出力 Qout(n)として出力される。 Qout(n)は、下記の (21)式によ り示される。
[0124] Qout(n) = Iq2(n) + Qq2(n) - - -(21)
[0125] 次に、図 2を参照して、第一の実施例のレイズドコサインフィルタの動作について説 明する。上述したように、第一の実施例のレイズドコサインフィルタは、 FIRフィルタで 構成されている。
以下、時刻 nにおける状態で説明するが、それ以外の時刻でも同様である。
[0126] 1ビット時系列データである入力信号 X(n)が（m—l)段のシフトレジスタ 201に入力 されると、その出力には、 m個の 1ビット時系列データ出力 Χ(η)、 Χ(η-1)、 · · ·、 X(n-m+ 2)、 X(n-m+l)が出力される。ここで X(n)は入力信号と同じ値、 X(n-1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。
[0127] 出力 X(n)は乗算器 202、 X(n-l)は乗算器 203、 X(n-m+2)は乗算器 204、 X(n-m+l) は乗算器 205に入力される。
[0128] 一方、重み付け係数設定信号により、レジスタ 206、 207、 208、 209には各々複 数ビットデータである重み付け係数 Z0(n)、 Zl(n)、 Zm_2(n)、 Zm_l(n)が記憶され、また それら重み付け係数は各々乗算器 202、 203、 204、 205へ出力されている。ここで 重み付け係数 Zk(n)は下記の (22)式で与えられる。以下、 k=0,
1, m-2, m- 1とする。
[0129] Zk(n) =Tk- β (n-k) · · · (22)
[0130] Tkは、 FIRフィルタの静的なフィルタ基本特性を決定する静的重み付け係数であり 、複数ビットデータで時刻によって変化しな 、。
β (n-k)は、時刻 (n-k)におけるゲインファクタで、複数ビットデータである。
以上から、重み付け係数 Zk(n)が時刻 nに依存して変化する値であることは明らかで ある。
[0131] シフトレジスタ 201の出力 X(n)、 X(n— 1)、 X(n— m+2)、 X(n— m+1)と、レジスタ 206、 207 、 208、 209の出力である重み付け係数 Z0(n)、 Zl(n)、 Zm-2(n)、 Zm-l(n)は、乗算器 2
02、 203、 204、 205に入力され、各々乗算される。乗算器 202、 203、 204、 205の 出力は、各々複数ビットデータである。これらは全て加算器 210に入力され、加算さ れ、フィルタ出力 Y(n)として出力される。フィルタ出力 Υ(η)は、複数ビットデータである 。フィルタ出力 Υ(η)は、下記の (23)式で示される。
[0132] Υ(η) = Ζ0(η) · Χ(η) + Zl (η) · X(n— 1) H h Zm— 2(n) · X(n— m+2) + Zm— 1 (n) · X(n— m+ 1)
=Τ0· j8 (n)-X(n)+Tl - j8 (n-l)-X(n-l)H hTm- 2 · j8 (n- m+2)'X(n- m+2)
+Tm-1 - β (n-m+l)-X(n-m+l) · · -(23)
[0133] この FIRフィルタを図 1の変調器のレイズドコサインフィルタとして用いた場合、 j8 (n- k)は、データチャネルゲインファクタ信号発生器 106にて生成されるデータチャネル ゲインファクタ信号 j8 d(n)や、制御チャネルゲインファクタ信号発生器 107にて生成さ れる制御チャネルゲインファクタ信号 j8 c(n)が相当する。これらは各々重み付け係数 設定信号発生器 108、 109にて静的重み付け係数 Tkと乗算されて、重み付け係数 Z k(n)に変換され、重み付け係数設定信号としてレイズドコサインフィルタ 110、 111、 1 12、 113に入力される。
[0134] またレイズドコサインフィルタ 110、 111、 112、 113の入カ ( には各々順に1^( 、 Iql(n)、 Qil(n)、 Qql(n)が対応し、出力 Y(n)には各々順に Ii2(n)、 Iq2(n)、 Qi2(n)、 Qq2 (n)が対応する。
[0135] レイズドコサインフィルタ 110の出力である Ii2(n)と、レイズドコサインフィルタ 112の 出力である Qi2(n)は、加算器 114に入力され、加算されて、複数ビット時系列データ である変調器同相成分出力 Iout(n)として出力される。上記 (20)式の Iout(n)を、上記の (23)式を用いて整理すると、下記 (24)式が得られる。
[0136] Iout(n) = Ii2(n) + Qi2(n)
=Τ0· j8d(n)'Iil(n)+Tl' j8d(n— l)'Iil(n— 1
+Tm— 2· j8d(n— m+2)'Iil(n— m+2)+Tm— 1· j8d(n— m+l)'Iil(n— m+1)
+Τ0· j8c(n)'Qil(n)+Tl' j8c(n- l)'Qil(n- 1)H
+Tm— 2· j8c(n— m+2)'Qil(n— m+2)+Tm— 1· j8c(n— m + l)'Qil(n— m + 1)
Figure imgf000027_0001
+T1 ·{ j8 d(n-l) · Iil(n-l) + β c(n- 1) · Qil(n- 1)H
+ Tm-2 · { β d(n-m + 2) · Ii 1 (n— m +2)+ β c(n— m + 2) · Qi 1 (n— m + 2)}
+ Tm-1 · { β d(n-m + 1) · Iil (n- m +1)+ β c(n- m + 1) · Qil (n- m + 1)}
•••(24)
[0137] また、レイズドコサインフィルタ 111の出力である Iq2(n)と、レイズドコサインフィルタ 1 13の出力である Qq2(n)は、加算器 115に入力され、加算されて、複数ビット時系列 データである変調器直交成分出力 Qout(n)として出力される。上記 (21)式の Qout(n)を 、上記の (23)式を用いて整理すると、下記 (25)式が得られる。
[0138] Qout(n) = Iq2(n) + Qq2(n)
= Τ0· j8d(n)'Iql(n) + Tl' j8d(n— l)'Iql(n— 1
+Tm— 2· j8d(n— m+2)'Iql(n— m+2)+Tm— 1· j8d(n— m+l)'Iql(n— m+1)
+ Τ0· j8c(n)'Qql(n) + Tl' j8c(n- l)'Qql(n- 1)H
+Tm-2- j8c(n- m+2)'Qql(n- m+2)+Tm- 1· β c(n-m + 1) · Qql (n-m + 1) = T0'{j8d(n ql(n)+ j8c(n)'Qql(n)}
+ Tl'{j8d(n— l)'Iql(n— 1)+ j8c(n— l)'Qql(n— 1)}H
+ Tm-2 · { β d(n-m + 2) · Iql(n- m +2)+ β c(n- m + 2) · Qql(n- m + 2)}
+ Tm-1 · { β d(n-m + 1) · Iql (n- m +1)+ β c(n- m + 1) · Qql (n- m + 1)} · · · (25) [0139] 上記の (24)式および (25)式に (15)式、（16)式、（18)式、（19)式を代入し整理すると、下 記の (26)式および (27)式がそれぞれ得られる。 [0140] Iout(n) = TO · { j8 d(n) · D(n) · Cd(n) - Si(n)- β c(n) · C(n) · Cc(n) - Sq(n)}
+T1 ·{ j8 d(n-l) · D(n-l) · Cd(n— 1) · Si(n— 1)
- β c(n-l)-C(n-l)-Cc(n-l)-Sq(n-l)} H
+ Tm-2 · { j8 d(n-m+2) · D(n- m+2) · Cd(n- m+2) · Si(n- m+2)
- β c(n-m+2) · C(n-m+2) · Cc(n- m+2) · Sq(n- m+2)}
+Tm- 1 ·{ j8 d(n- m+1) · D(n- m+1) · Cd(n- m+1) · Si(n- m+1)
- β c(n— m+1) · C(n— m+1) · Cc(n— m+1) · Sq(n— m+1)} · · · (26)
[0141] Qout(n) =Τ0·{ β d(n) - D(n) - Cd(n) - Sq(n) + β c(n) · C(n) · Cc(n) · Si(n)}
+T1 ·{ j8 d(n-l) · D(n-l) · Cd(n— 1) · Sq(n— 1)
+ β c(n-l)-C(n-l)-Cc(n-l)-Si(n-l)} H
+ Tm-2 · { β d(n-m+2) · D(n— m+2) · Cd(n— m+2) · Sq(n— m+2)
+ β c(n-m+2) · C(n-m+2) · Cc(n- m+2) · Si(n- m+2)}
+Tm— 1 ·{ j8 d(n— m+1) · D(n— m+1) · Cd(n— m+1) · Sq(n— m+1)
+ β c(n— m+1) · C(n— m+1) · Cc(n— m+1) · Si(n— m+1)} · · · (27)
[0142] 上記 (26)式および (27)式は、 3GPPで規定されている変調器出力をレイズドコサイン フィルタで帯域制限した出力である上記 (10)式および (11)式とそれぞれ同じ出力が得 られることが分かる。
[0143] 以上説明したように、第一の実施例によれば、レイズドコサインフィルタを構成する F IRフィルタの重み付け係数を、データチャネルゲインファクタ信号 j8 d(n)および制御 チャネルゲインファクタ信号 i8 c(n)に応じて制御可能としたため、 FIRフィルタの入力 信号が 1ビットデータとなり、演算量が削減できる。
[0144] その結果、回路の小型化が容易で、コスト、消費電力、発熱量を低減できるという効 果が得られる。さらに演算量が減った分だけ演算精度向上のための回路規模拡大が 容易となり、故に信号品質の向上が容易となるという効果が生じる。
[0145] さらには、第一の実施例によれば、データチャネルゲインファクタ信号および制御 チャネルゲインファクタ信号に応じて、レイズドコサインフィルタを構成する FIRフィル タの重み付け係数が動的に制御されるので、（26)式および (27)式からも分力るように、 レイズドコサインフィルタよりも前段でゲイン制御を行うのと同等の演算結果が得られ る。
[0146] その結果、ゲインファクタ変更時に特許文献 1および特許文献 2で発生するようなス プリアスが生じることはなぐ信号品質が向上する。さらに、スプリアス抑圧手段が不 要となることから、小型化が容易となり、コスト、消費電力、発熱量を低減できるという 効果も生じる。
[0147] なお、レイズドコサインフィルタの数力 第一の実施例では 4個と図 7の構成例の 2 個に対し増加するが、重み付け係数が同じ場合、第一の実施例では入力が 1ビット であるのに対し、 3GPPで規定されている変調器を基にした構成例では 10ビット以上 となり、演算量が削減できるのは明らかである。これは特許文献 1および特許文献 2 にち示されている。
[0148] また、重み付け係数生成時に、データチャネルまたは制御チャネルのゲインファタ タと静的重み付け係数の複数ビット値同士の乗算を行うことを示したが、これはゲイン ファクタ変更時のみに発生する。一方、 W— CDMA方式において、ゲインファクタ変 更は少なくとも 256チップ以上の間隔で発生するため、レイズドコサインフィルタでの 乗算頻度と比較して小さぐこれによつて上記演算量削減の効果が損なわれることは ない。
[0149] なお、 W— CDMA方式において、ゲインファクタ信号（ j8 )は符号チャネル間のレ ベル比 (振幅相当）を示す。携帯端末送信系において、高周波送信電力は )8とは別 に指定される。 13は高周波送信電力中の各符号チャネル電力内訳も示す。
[0150] たとえば、 j8力^の符号チャネル Aと 2の符号チャネル Bが重畳された高周波送信 電力 50mWの送信信号において、符号チャネル Aの電力成分は 10mW、符号チヤ ネル Bの電力成分は 40mWとなる。一方、 βが 0. 1の符号チャネル Αと 0. 2の符号 チャネル Bが重畳された高周波送信電力 50mWの送信信号にぉ 、ても、符号チヤネ ル Aの電力成分は 10mW、符号チャネル Bの電力成分は 40mWである。変調器出 力においては、前者の場合の出力電力は後者の 100倍である力 後段の送信増幅 器にてゲインが補償されて 、る。
[0151] W— CDMA方式においては、携帯端末送信信号は基地局により受信され、符号 チャンネル毎に信号品質が監視されている。その監視結果を基に、基地局は携帯端 末にチャネル毎の受信品質情報を返す。この受信品質情報を参考情報として携帯 端末は各送信符号チャンネル毎の電力値を決定する。また基地局は全送信電力値 につ ヽても制御信号を携帯端末に送付して ヽる。
[0152] また携帯端末自身、送信符号チャネルの発生，消滅や拡散率変更など、自らも送 信信号条件を時々刻々変化させて 、る。
携帯端末は、自らの送信信号条件に基地局からの指示情報を加味しつつ βを決 定し、変調器に指示を与えることができる。
[0153] 第二の実施例：
図 3は、本発明の第二の実施例に係るレイズドコサインフィルタの構成を示すブロッ ク図である。第二の実施例のレイズドコサインフィルタは、第一の実施例と同様に、そ の基本的構成は前述した通りである力 FIRフィルタの重み付け係数の設定手段が 相違する。
[0154] 第二の実施例のレイズドコサインフィルタは、入力信号 X(n)にシフト処理を行 、、過 去の入力信号を含む複数の信号力 なる時系列データ (X(n),
X(n-l),..., X(n-m+2), X(n-m+l))として出力するシフトレジスタ部（シフトレジスタ 301 )と、ゲイン制御信号 β (η)を入力し、シフト処理を行い、過去のゲイン制御信号を含 む複数の信号力 なる時系列データ（ β (η),
j8 (n- 1),..., β (n-m+2), j8 (n-m+1))として出力するシフトレジスタ 302と、シフトレジス タ 302から出力される複数の信号に複数の所定の係数 (TO,
Tl,..., Tm-2, Tm- 1)をそれぞれ乗算して複数の重み付け係数 (Z0(n), Zl(n),..., Zm -2(n), Zm-l(n))として出力する複数の第 1乗算器 (乗算器 307、 308、 309, 310)と 、シフトレジスタ部から出力される複数の信号および第 1乗算器から出力される複数 の重み付け係数をそれぞれ同期して入力し、乗算して出力する複数の第 2乗算器（ 乗算器 303、 304、 305、 306)と、複数の第 2乗算器の出力を加算する加算器 311 と、を含む。
[0155] シフトレジスタ 301は、入力信号 X(n)を入力し、 m個の出力、即ち X(n)、 X(n- 1)、 · · · 、 X(n- m+2)、 X(n- m+1)を出力する。 X(n)は入力信号と同じ値、 X(n- 1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。これらは全て 1ビット時系列データである。シフトレジスタ 301は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフト レジスタ手段を構成する。
[0156] なお、図 3では、乗算器 303、 304、 305、 306力乗算器 307、 308、 309、 310と 対になって 4糸且のみ図示されているが、シフトレジスタ 301の m個の出力に対応して m組の乗算器対が設けられる。
[0157] シフトレジスタ 302は、重み付け係数設定信号 β (η)を入力し、 m個の出力、即ち β ( η)、 β
Figure imgf000031_0001
· · ·、 β (n-m+2), (η- m+1)を出力する。 j8 (n)は入力信号と同じ値、 β ( η-1)は 1クロック前の入力信号、以降同様に続き、 j8 (n-m+2)は (m—2)クロック前、 β (n-m+1)は (m— 1)クロック前の入力信号である。これらは全て複数ビット時系列デー タである。シフトレジスタ 302は、入力信号にシフト処理を行い現在および過去の入 力信号を取り出すシフトレジスタ手段を構成する。また、 FIRフィルタの静的なフィル タ基本特性を決定する静的重み付け係数 Τ0、 Τ1、 · · ·、 Tm-2、 Tm-1が内蔵されてい る。
これらは、複数ビットデータである。
[0158] 乗算器 307は、シフトレジスタ 302の複数ビット時系列データ出力 β (η)と、内蔵され て 、る静的重み付け係数 TOを入力し、複数ビット時系列データである重み付け係数 Z0(n)を乗算器 303に出力する。同様に、乗算器 308、 309、 310は各々、シフトレジ スタ 302の複数ビット時系列データ出力 j8 (n- 1)、 (n-m+2), (η- m+1)と、内蔵され ている静的重み付け係数 Tl、 Tm-2、 Tm-1を入力し、複数ビット時系列データである 重み付け係数 Zl(n)、 Zm- 2(n)、 Zm- l(n)を、乗算器 304、 305、 306に出力する。
[0159] シフトレジスタ 302、乗算器 307〜310は、 FIRフィルタの重み付け係数をゲイン制 御信号である重み付け係数設定信号にしたがって生成する重み付け係数生成手段 を構成する。
[0160] 乗算器 303は、シフトレジスタ 301の出力 X(n)と乗算器 307の出力 Z0(n)を入力し、 乗算し、複数ビット時系列データである乗算結果を出力する。同様に、乗算器 304、 305、 306は各々、シフトレジスタ 301の出力 X(n- 1)、 X(n- m+2)、 X(n- m+1)と乗算器 3 08、 309、 310の出力の重み付け係数 Zl(n)、 Zm-2(n)、 Zm-l(n)を入力し、複数ビット 時系列データである乗算結果を出力する。
[0161] 加算器 311は、乗算器 303、 304、 305、 306を含む同機能を担当する全ての乗算 器出力を入力し、加算し、複数ビット時系列データであるフィルタ出力 Y(n)を出力す る。
[0162] このように構成された FIRフィルタの動作について以下に図 3を用いて説明する。
[0163] 1ビット時系列データである入力信号 X(n)が（m—l)段のシフトレジスタ 301に入力 されると、その出力には、 m個の 1ビット時系列データ出力 Χ(η)、 Χ(η-1)、 · · ·、 X(n-m+ 2)、 X(n-m+l)が出力される。ここで X(n)は入力信号と同じ値、 X(n-1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。
[0164] 複数ビット時系列データである重み付け係数設定信号 β ( が (m— 1)段のシフトレ ジスタ 302に入力されると、その出力には、 m個の複数ビット時系列データ出力 β (η) 、 β (η-1)、…ヽ β (n-m+2)、 β (η-m+l)が出力される。ここで β (η)は入力信号と同じ 値、 j8 (n-l)は 1クロック前の入力信号、以降同様に続き、 |8 (n-m+2)は (m— 2)クロッ ク前、 β (n- m+1)は (m— 1)クロック前の入力信号である。
[0165] シフトレジスタ 301の出力 X(n)、 X(n- 1)、 X(n- m+2)、 X(n- m+1)は、各々乗算器 303、 304、 305、 306に人力される。
[0166] シフトレジスタ 302の出力 β (η)は、乗算器 307に入力され、静的重み付け係数 TOと 乗算され、重み付け係数 Z0(n)として乗算器 303へ出力される。同様に、シフトレジス タ 302の出力 j8 (n— 1)、 β (n-m+2), j8 (n— m+1)は各々、乗算器 308、 309、 310に入 力され、静的重み付け係数 Tl、 Tm-2、 Tm-1と乗算され、重み付け係数 Zl(n)、 Zm-2( n)、 Zm-l(n)として乗算器 304、 305、 306へ出力される。ここで重み付け係数 Zk(n)は 下記の (28)式で与えられる。以下、 k=0,
1, m-2, m-lとする。
[0167] Zk(n) =Tk- β (n-k) · · · (28)
[0168] 乗算器 307、 308、 309、 310は、入力値が変化した場合のみ乗算演算を行うよう にすることで、演算量を削減することができる。特に、 W— CDMA方式において、ゲ インファクタ変更は少なくとも 256チップ以上の間隔で発生するため、チップレート周 波数にオーバーサンプリング倍率を掛けた周波数で動作するレイズドコサインフィル タの乗算演算量と比較して、十分無視できる演算量に抑えることができる。
[0169] 重み付け係数 Z0(n)は、乗算器 303に入力され、シフトレジスタ 301の出力 X(n)と乗 算されて、乗算結果 Ζ0(η)·Χ(η)が加算器 311に入力される。同様に、重み付け係数 Ζ l(n)、 Zm- 2(n)、 Zm- 1(η)は各々、乗算器 304、 305、 306〖こ入力され、シフトレジスタ 3 01の出力 Χ(η- 1)、 X(n- m+2)、 X(n- m+1)と乗算されて、乗算結果 Ζ1(η) ·Χ(η- 1)、 Zm- 2( η) ·Χ(η- m+2)、 Zm- 1(η)·Χ(η- m+1)が加算器 311に入力される。
[0170] これらは加算器 311で加算され、フィルタ出力 Y(n)が生成される。フィルタ出力 Υ(η) は下記の (29)式で表される。
[0171] Υ(η) = Ζ0(η) · Χ(η) + Zl (η) · X(n— 1) H h Zm— 2(n) · X(n— m+2) + Zm— 1 (n) · X(n— m+ 1)
=Τ0· j8 (n)-X(n)+Tl - j8 (n-l)-X(n-l)H hTm— 2 · j8 (n— m+2)'X(n— m+2)
+Tm— 1 · β (n-m+l)-X(n-m+l) · · -(29)
[0172] これは、図 2で示された FIRフィルタのフィルタ出力を示す (23)式と同じである。した がって、図 3で示された FIRフィルタは、図 2の FIRフィルタと同じ機能を有しているこ とが分かる。
[0173] 第二の実施例の FIRフィルタを図 1の変調器に用いた場合、重み付け係数設定信 号 j8 (n)は、データチャネルゲインファクタ信号発生器 106にて生成されるデータチヤ ネルゲインファクタ信号 i8 d(n)や、制御チャネルゲインファクタ信号発生器 107にて生 成される制御チャネルゲインファクタ信号 j8 c(n)そのものであり、重み付け係数設定 信号発生器 108、 109は、これらの値を出力しさえすればよい。したがって、第二の 実施例の FIRフィルタを用いると、重み付け係数設定信号発生器 108、 109におい て、図 2の上記第二の実施例の FIRフィルタを用いた場合必要となる、静的重み付け 係数との乗算処理および個々のレジスタに異なる重み付け係数を設定する処理が不 要となり、更なる小型化、低コスト化、低消費電力化、低発熱化が可能となる。
[0174] このように、第二の実施例によれば、 FIRフィルタに静的重み付け係数を内蔵し、デ ータチャネルゲインファクタ信号や制御チャネルゲインファクタ信号を入力すれば、 F IRフィルタ内で自動的に重み付け係数を生成する機能を有して 、るので、重み付け 係数設定信号発生器における静的重み付け係数との乗算処理および個々のレジス タに異なる重み付け係数を設定する処理が不要となり、さらに小型化、低コスト化、低 消費電力化、低発熱化が可能となる、という効果が得られる。
[0175] 第三の実施例：
図 4は、本発明の第三の実施例に係るレイズドコサインフィルタの構成を示すブロッ ク図である。第三の実施例のレイズドコサインフィルタは、第一実施例と同様に、その 基本的構成は前述した通りであるが、 FIRフィルタの重み付け係数の設定手段が相 違する。
[0176] 第三の実施例のレイズドコサインフィルタは、入力信号 X(n)にシフト処理を行 、、過 去の入力信号を含む複数の信号力 なる時系列データ (X(n),
X(n-l),..., X(n-m+2), X(n-m+l))として出力するシフトレジスタ部（シフトレジスタ 401 )と、ゲイン制御信号に応じた第 1および第 2の重み付け係数を入力し格納するととも に、シフトレジスタ部から出力される複数の信号の値にしたがって、第 1または第 2の 重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部（レジスタ 402、 403 、 404、 405)と、複数のレジスタ咅の出力をカロ算するカロ算器 406と、を含む。
[0177] シフトレジスタ 401は、入力信号 X(n)を入力し、 m個の出力、即ち X(n)、 X(n- 1)、 · · · 、 X(n- m+2)、 X(n- m+1)を出力する。 X(n)は入力信号と同じ値、 X(n- 1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。これらは全て 1ビット時系列データである。シフトレジスタ 401は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフト レジスタ手段を構成する。
[0178] なお、図 4では、 4つのレジスタ 402、 403、 404、 405のみが図示されている力 シ フトレジスタ 401の m個の出力に対応して m個のレジスタが設けられる。
[0179] レジスタ 402は、重み付け係数設定信号である、アドレス信号とデータ信号、および シフトレジスタ 401の出力 X(n)を入力し、その記憶データを加算器 406に出力する。 同様に、レジスタ 403、 404、 405は各々、重み付け係数設定信号である、アドレス信 号とデータ信号、およびシフトレジスタ 401の出力 X(n- 1)、 X(n- m+2)、 X(n- m+1)を入 力し、それらの記憶データを加算器■に出力する。レジスタ 402、 403、 404, 405 の記憶データは複数ビットデータである。レジスタ 402、 403、 404、 405は、 FIRフィ ルタの重み付け係数をゲイン制御信号である重み付け係数設定信号にしたがって格 納するとともにシフトレジスタ手段力 の入力信号により出力を切り替えるレジスタ手 段を構成する。
[0180] カロ算器 406は、レジスタ 402、 403、 404、 405を含む全てのレジスタ出力を入力し 、加算し、複数ビット時系列データであるフィルタ出力 Y(n)を出力する。
[0181] このように構成された FIRフィルタの動作について、以下に説明する。
[0182] 1ビット時系列データである入力信号 X(n)が（m—l)段のシフトレジスタ 401に入力 されると、その出力には、 m個の 1ビット時系列データ出力 Χ(η)、 Χ(η-1)、 · · ·、 X(n-m+ 2)、 X(n-m+l)が出力される。ここで X(n)は入力信号と同じ値、 X(n-1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。
[0183] 重み付け係数設定信号はアドレス信号とデータ信号から構成され、アドレス信号で 指定されたレジスタに、データ信号を介して重み付け係数情報が格納される。
[0184] 時刻 nにおいて、レジスタ 402には、重み付け係数設定信号により TO · β (η)および —Τ0· j8 (n)の 2値が格納されている。この時レジスタ 402にはさらに X(n)が入力されて いる。ここで X(n)は 1ビット時系列データであり、 1または一 1の値をとる。レジスタ 402 は、 X(n)が 1の時は Τ0· |8 (η)、 Χ(η)がー 1の時は—Τ0· (η)を出力するよう、出力切り 替え機能を有している。この結果、レジスタ 402の出力は、 Τ0· |8 (η)·Χ(η)が出力され て ヽることと等価となる。同様に、レジスタ 403、 404、 405には各々、重み付け係数 設定信号により士 Τ1 · j8 (n- 1)、士 Tm- 2 · j8 (n- m+2)、士 Tm- 1 · j8 (n- m+1)が格納され ている。そして各々、 X(n- 1)、 X(n- m+2)、 X(n- m+1)の値にしたがって、 Tl · j8 (n- 1)·Χ( n- 1)、 Tm-2 - j8 (n-m+2)-X(n-m+2), Tm- 1 · j8 (n- m+l) 'X(n- m+1)に等しい値を出力す る。
[0185] レジスタ 402、 403、 404、 405の出力は、カロ算器 406に人力され、カロ算され、フィ ルタ出力 Y(n)が生成される。フィルタ出力 Υ(η)は下記の (30)式で表される。
[0186] Υ(η)=Τ0· β (η)·Χ(η)+Τ1 · β (η— 1)·Χ(η— 1)Η hTm— 2 · β (η— m+2) · Χ(η— m+2)
+Tm- 1 · β (n-m+l)-X(n-m+l) · · -(30)
[0187] 上記の (30)式は、図 2で示された FIRフィルタのフィルタ出力を示す (23)式と同じで ある。したがって、図 4で示された FIRフィルタは、図 2、図 3の FIRフィルタと同じ機能 を有していることが分かる。
[0188] 第三の実施例の FIRフィルタを図 1の変調器に用いた場合、重み付け係数設定信 号発生器 108、 109は、アドレス信号とデータ信号から構成される重み付け係数設定 信号を生成し、上記の値を各レジスタに設定する機能を有して 、る。
[0189] 第三の実施例における FIRフィルタの特徴は、乗算器を用いていないことである。
信号に対し重み係数を掛ける乗算器は、入力情報を常に監視しながら制御しない限 り、常に動作していなければならない。一方、第三の実施例の FIRフィルタでは、レジ スタ値が変更されない限り、レジスタ読み出しが行われるに過ぎない。この結果、消 費電力が削減でき、それに伴い発熱量も削減することができる。
[0190] また類似の実施例として、各レジスタに複数の出力データ対を格納する方法もある
[0191] 先に述べた例では、各レジスタに正負一対の数値が格納されていた。これを予想さ れる全ての数値対を格納するようにし、重み付け係数設定信号のデータ信号により、 出力すべき一組の数値対を指定することによって、重み付け係数設定信号データ量 を削減し、図 1の重み付け係数設定信号発生器 108、 109の負担を軽減することが できる。
[0192] たとえば、レジスタに格納されるべき数値が 10ビット一対で 20ビットであると仮定す る。予想される数値対が 16通りであるとすると、これらは 4ビットのデータ信号で指定 することができ、 20ビットのデータ信号で数値を伝送することに比べ、情報量を 20% に抑えることができる。
この場合、重み付け係数設定信号発生器 108、 109は、重み付け係数設定信号の データ信号にて、数値対の指定情報を出力する。
[0193] このように、第三の実施例によれば、 FIRフィルタの入力信号に対し重み付け係数 を乗算する過程において、乗算器に代えてレジスタを導入し、入力信号に応じてレジ スタを切り替える構成としたことにより、低消費電力化、低発熱化が可能となる、という 効果が得られる。
[0194] 第四の実施例： 図 5は、本発明の第四の実施例に係るレイズドコサインフィルタの構成を示すブロッ ク図である。第四の実施例のレイズドコサインフィルタは、第一の実施例と同様に、そ の基本的構成は前述した通りである力 FIRフィルタの重み付け係数の設定手段が 相違する。
[0195] 第四の実施例のレイズドコサインフィルタは、入力信号 X(n)にシフト処理を行い、過 去の入力信号を含む複数の信号力 なる時系列データ (X(n),
X(n-l),..., X(n-m+2), X(n-m+l))として出力するシフトレジスタ部（シフトレジスタ 501 )と、ゲイン制御信号 β (η)を入力し、シフト処理を行い、過去のゲイン制御信号を含 む複数の信号力 なる時系列データ（ β (η),
j8 (n- 1),..., β (n-m+2), j8 (n-m+1))として出力するシフトレジスタ 502と、シフトレジス タ 502から出力される複数の信号に複数の所定の第 1および第 2の係数（士 TO, 士 T1,..., 士 Tm-2, 士 Tm-1)をそれぞれ乗算して複数の第 1および第 2の重み付け係 数を出力する複数の乗算器 (乗算器 507、 508、 509、 510)と、複数の乗算器から 出力された複数の第 1および第 2の重み付け係数を入力し格納するとともに、シフトレ ジスタ部力 出力される複数の信号の値にしたがって、第 1または第 2の重み付け係 数をそれぞれ切り替えて出力する複数のレジスタ部（レジスタ 503、 504、 505、 506 )と、複数のレジスタ部の出力を加算する加算器 511と、を含む。
[0196] シフトレジスタ 501は、入力信号 X(n)を入力し、 m個の出力、即ち X(n)、 X(n- 1)、 · · · 、 X(n- m+2)、 X(n- m+1)を出力する。 X(n)は入力信号と同じ値、 X(n- 1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。これらは全て 1ビット時系列データである。シフトレジスタ 501は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフト レジスタ手段を構成する。
[0197] なお、図 5では、レジスタ 503、 504、 505、 506と乗算器 507、 508、 509、 510力 4 組のみ図示されているが、シフトレジスタ 501の m個の出力に対応して m組のレジス タと乗算器が設けられる。
[0198] シフトレジスタ 502は、重み付け係数設定信号 β (η)を入力し、 m個の出力、即ち β ( η)、 β
Figure imgf000037_0001
· · ·、 β (n-m+2), (η- m+1)を出力する。 j8 (n)は入力信号と同じ値、 β ( n-1)は 1クロック前の入力信号、以降同様に続き、 j8 (n-m+2)は (m—2)クロック前、 β (n-m+1)は (m— 1)クロック前の入力信号である。これらは全て複数ビット時系列デー タである。シフトレジスタ 502は、入力信号にシフト処理を行い現在および過去の入 力信号を取り出すシフトレジスタ手段を構成する。
[0199] FIRフィルタの静的なフィルタ基本特性を決定する正負一対となる m対の静的重み 付け係数士 T0、士 Tl、 · · ·、士 Tm-2、士 Tm-1が内蔵されている。これらは、複数ビッ トデータである。
[0200] 乗算器 507は、シフトレジスタ 502の複数ビット時系列データ出力 β (η)と、内蔵され て 、る正負一対の静的重み付け係数士 TOを入力し、複数ビット時系列データである 正負一対の重み付け係数士 Z0(n)をレジスタ 503に出力する。同様に、乗算器 508、 509、 510は各々、シフトレジスタ 502の複数ビット時系列データ出力 13 (η-1)、 β (η- m+2)、 |8 (n-m+1)と、内蔵されている静的重み付け係数士 Tl、士 Tm-2、士 Tm-1を入 力し、複数ビット時系列データである正負一対の重み付け係数士 Zl(n)、士 Zm-2(n)、 士 Zm - l(n)を、レジスタ 504、 505、 506に出力する。
[0201] シフトレジスタ 502および乗算器 507〜510は、 FIRフィルタの重み付け係数をゲイ ン制御信号である重み付け係数設定信号にしたがって生成する重み付け係数生成 手段を構成する。
[0202] レジスタ 503は、乗算器 507の出力士 Z0(n)を入力し、記憶している。またシフトレジ スタ 501の出力 X(n)を入力し、それに応じて記憶している 2値士 Z0(n)のうち一方を出 力する。同様に、レジスタ 504、 505, 506は各々、乗算器 508、 509, 510の出力の 重み付け係数士 Zl(n)、士 Zm-2(n)、士 Zm-l(n)を入力し、記憶している。また各々、シ フトレジスタ 501の出力 X(n- 1)、 X(n- m+2)、 X(n- m+1)を入力し、それに応じて記憶し ている 2値士 Zl(n)、士 Zm- 2(n)、士 Zm- l(n)のうち一方を出力する。レジスタ 503〜50 6は、 FIRフィルタの重み付け係数を格納するとともにシフトレジスタ手段からの入力 信号により出力を切り替えるレジスタ手段を構成する。
[0203] カロ算器 511は、レジスタ 503、 504、 505、 506を含む同機能を担当する全てのレ ジスタ出力を入力し、加算し、複数ビット時系列データであるフィルタ出力 Y(n)を出力 する。 [0204] このように構成された FIRフィルタの動作について、以下に説明する。
[0205] 1ビット時系列データである入力信号 X(n)が（m—l)段のシフトレジスタ 501に入力 されると、その出力には、 m個の 1ビット時系列データ出力 Χ(η)、 Χ(η-1)、 · · ·、 X(n-m+ 2)、 X(n-m+l)が出力される。ここで X(n)は入力信号と同じ値、 X(n-1)は 1クロック前の 入力信号、以降同様に続き、 X(n-m+2)は (m— 2)クロック前、 X(n-m+l)は (m— 1)ク ロック前の入力信号である。
[0206] 複数ビット時系列データである重み付け係数設定信号 β ( が (m— 1)段のシフトレ ジスタ 502に入力されると、その出力には、 m個の複数ビット時系列データ出力 β (η) 、 β (η-1)、…ヽ β (n-m+2)、 β (η-m+l)が出力される。ここで β (η)は入力信号と同じ 値、 j8 (n-l)は 1クロック前の入力信号、以降同様に続き、 |8 (n-m+2)は (m— 2)クロッ ク前、 β (n- m+1)は (m— 1)クロック前の入力信号である。
[0207] シフトレジスタ 501の出力 X(n)、 X(n- 1)、 X(n- m+2)、 X(n- m+1)は、各々レジスタ 503 、 504、 505、 506に人力される。
[0208] シフトレジスタ 502の出力 β (η)は、乗算器 507に入力され、正負一対の静的重み 付け係数士 TOと乗算され、重み付け係数士 Z0(n)としてレジスタ 503へ出力される。 同様に、シフトレジスタ 502の出力 β (η- 1)、 β (n- m+2)、 β (η- m+1)は各々、乗算器 5 08、 509、 510に入力され、正負一対の静的重み付け係数士 Tl、士 Tm-2、士 Tm- 1 と乗算され、重み付け係数士 Zl(n)、士 Zm-2(n)、士 Zm-l(n)としてレジスタ 504、 505 、 506へ出力される。ここで重み付け係数 Zk(n)は下記の (31)式で与えられる。以下、 k=0,
1, ... , m-2, m—lとする。
[0209] Zk(n) =Tk- β (n-k) · · · (31)
[0210] 乗算器 507、 508、 509、 510は、入力値が変化した場合のみ乗算演算を行うよう にすることで、演算量を削減することができる。特に、 W— CDMA方式において、ゲ インファクタ変更は少なくとも 256チップ以上の間隔で発生するため、チップレート周 波数にオーバーサンプリング倍率を掛けた周波数で動作するレイズドコサインフィル タの演算量と比較して、十分無視できる演算量に抑えることができる。レジスタ 503〜 506への出力（レジスタ記憶値変更）は、乗算演算実行時のみ行う。 [0211] 時刻 nにおいて、レジスタ 503は、乗算器 507から重み付け係数士 Z0(n)の 2値を入 力し、格納している。この時レジスタ 503にはさらに X(n)が入力されている。ここで X(n) は 1ビット時系列データであり、 1または— 1の値をとる。レジスタ 503は、 X(n)が 1の時 は Z0(n)、 X(n)が— 1の時は- Z0(n)を出力するよう、出力切り替え機能を有している。こ の結果、レジスタ 503の出力は、 Ζ0(η)·Χ(η)が出力されていることと等価となる。
[0212] 同様に、レジスタ 504、 505、 506は各々、乗算器 508、 509、 510力ら重み付け係 数士 Ζ1(η)、士 Zm- 2(η)、士 Zm- 1(η)を入力し、格納している。そして各々、 Χ(η- 1)、 Χ(η - m+2)、 X(n- m+1)の値にしたがって、 Ζ1(η) ·Χ(η- 1)、 Zm- 2(η)·Χ(η- m+2)、 Zm- 1(η)·Χ( n-m+1)に等しい値を出力する。
[0213] レジスタ 503、 504、 505、 506の出力は、カロ算器 511に人力され、カロ算され、フィ ルタ出力 Y(n)が生成される。フィルタ出力 Υ(η)は下記の (32)式で表される。
[0214] Υ(η) = Ζ0(η) · Χ(η) + Ζ1(η) · Χ(η— 1) Η h Zm— 2(η) · Χ(η— m+2) + Zm— 1(η) · X(n— m+1)
=Τ0· j8 (n)-X(n)+Tl - j8 (n-l)-X(n-l)H hTm— 2 · j8 (n— m+2)'X(n— m+2)
+Tm-1 - β (n-m+1) -X(n-m+l) · · -(32)
[0215] 上記 (32)式は、図 2で示された FIRフィルタのフィルタ出力を示す (23)式と同じである 。したがって、図 5で示された FIRフィルタは、図 2乃至図 4の FIRフィルタと同じ機能 を有していることが分かる。
[0216] 第四の実施例の FIRフィルタを図 1の変調器に用いた場合、重み付け係数設定信 号 j8 (n)は、データチャネルゲインファクタ信号発生器 106にて生成されるデータチヤ ネルゲインファクタ信号 i8 d(n)や、制御チャネルゲインファクタ信号発生器 107にて生 成される制御チャネルゲインファクタ信号 j8 c(n)そのものであり、重み付け係数設定 信号発生器 108、 109は、これらの値を出力しさえすればよい。したがって、第四の 実施例における FIRフィルタを用いると、重み付け係数設定信号発生器 108、 109に おいて、図 2に示した第一の実施例における FIRフィルタを用いた場合に必要となる 次の処理が不要となる。すなわち、静的重み付け係数との乗算処理および個々のレ ジスタに異なる重み付け係数を設定する処理が不要となる。これにより、更なる小型 ィ匕、低コスト化、低消費電力化、低発熱化が可能となる。
[0217] また、第四の実施例における FIRフィルタの更なる特徴は、入力信号に重み付け係 数を乗算する過程において、乗算器を用いていないことである。信号に対し重み係 数を掛ける乗算器は、入力情報を常に監視しながら制御しない限り、常に動作してい なければならない。一方、第四の実施例の FIRフィルタでは、レジスタ値が変更され ない限り、レジスタ読み出しが行われるに過ぎない。この結果、消費電力が削減でき 、それに伴い発熱量も削減することができる。
[0218] このように、第四の実施例によれば、 FIRフィルタに静的重み付け係数を内蔵し、デ ータチャネルゲインファクタ信号や制御チャネルゲインファクタ信号を入力すれば、 F IRフィルタ内で自動的に重み付け係数を生成する機能を有して 、るので、重み付け 係数設定信号発生器における静的重み付け係数との乗算処理および個々のレジス タに異なる重み付け係数を設定する処理が不要となり、さらに小型化、低コスト化、低 消費電力化、低発熱化が可能となる、という効果が得られる。
[0219] さらに、 FIRフィルタの入力信号に対し重み付け係数を乗算する過程において、乗 算器に代えてレジスタを導入し、入力信号に応じてレジスタを切り替える構成としたこ とにより、低消費電力化、低発熱化が可能となる、という効果が得られる。
[0220] 第五の実施例：
図 6は、本発明の第五の実施例に係る変調器の構成を示すブロック図である。第五 の実施例の変調器は、 3チャネル以上の入力、（図 6ではそのうちの 4チャネル分が 示されている）を持つ点で、前述までの各実施例とは相違する。
[0221] 第一の実施例とは、第一の実施例においてチャネル毎に存在する構成要素、つま りチヤネライゼーシヨンコードを乗算する乗算器、スクランブルコードを乗算する複素 乗算器、チャネルゲインファクタ発生器、重み付け係数設定信号発生器、同相成分 用レイズドコサインフィルタ、直交成分用レイズドコサインフィルタの組が追加チヤネ ル数分増加し、それらの出力が加算器 627、 628で加算されるという点で相違してい る。
[0222] すなわち、送信データ DPDCH1に対応する構成としては、乗算器 601と、複素乗算 器 605と、データチャネルゲインファクタ信号発生器（図中、「|8 d (n)発生器」と示す） 611と、重み付け係数設定信号発生器 615と、レイズドコサインフィルタ（図中、全て「 レイズド COSフィルタ」と示す） 619と、レイズドコサインフィルタ 620と、が設けられて いる。
[0223] 送信データ HS-DPCCHに対応する構成としては、乗算器 602と、複素乗算器 606 と、制御チャネルゲインファクタ信号発生器（図中、「)8 115 (11)発生器」と示す) 612と 、重み付け係数設定信号発生器 616と、レイズドコサインフィルタ 621と、レイズドコサ インフィルタ 622と、が設けられている。
[0224] 送信データ DPDCH2に対応する構成としては、乗算器 603と、複素乗算器 607と、 複素乗算器 608と、データチャネルゲインファクタ信号発生器（図中、「|8 d2 (n)発生 器」と示す) 613と、重み付け係数設定信号発生器 617と、レイズドコサインフィルタ 6 23と、レイズドコサインフィルタ 624と、が設けられている。
[0225] 送信データ DPCCHに対応する構成としては、乗算器 604と、複素乗算器 609と、 複素乗算器 610と、制御チャネルゲインファクタ信号発生器 (図中、「|8 C (n)発生器」 と示す) 614と、重み付け係数設定信号発生器 618と、レイズドコサインフィルタ 625 と、レイズドコサインフィルタ 626と、が設けられている。
これらの構成要素については第一の実施例と同一なので、詳細説明は省略する。
[0226] 力!]算器 627は、レイズドコサインフィルタ 619、レイズドコサインフィルタ 621、レイズ ドコサインフィルタ 623、レイズドコサインフィルタ 625の出力を加算し、同相成分出力 Iout(n)を出力する。力!]算器 628は、レイズドコサインフィルタ 620、レイズドコサインフ ィルタ 622、レイズドコサインフィルタ 624、レイズドコサインフィルタ 626の出力をカロ算 し、直交成分出力 Qout(n)を出力する。
[0227] 以上、図面を参照して本発明の幾つかの好ましい実施例について述べた力 これ らは本発明の例示であり、上記以外の様々な構成を採用することもできる。
[0228] たとえば、前述までの各実施例では、 W— CDMA方式を使用する通信システムで 、上り回線で使用する変調器に適用したレイズドコサインフィルタを例として説明した 1S これに限定されるものではなぐたとえば、 W— CDMA方式の下り回線で使用す る QPSK (Quadrature
Phase Shift Keying)や 16値 QAM (Quadrature Amplitude Modulation)を用いた変調 器や、その他一般的な CDMA通信方式なども含むことができる。
産業上の利用可能性 本発明は、移動局から基地局への上り回線での通信時に利用される HPSK変調 器の改良であり、小型で、低コスト、低消費電力であり、発熱量の少ない、かつ、低ス プリアスの変調器、その変調器に含まれるフィルタ、フィルタのゲイン制御方法、およ び符号変調方法を提供するので、 W— CDMA方式を使用する通信システムにお ヽ て優れた効果をもたらすことができる。

Claims

請求の範囲
[1] 送信データを入力し符号変調して出力する符号変調部と、
ゲイン制御信号を生成するゲイン制御信号生成部と、
前記符号変調部の出力を入力し、帯域制限して出力するフィルタ部と、 前記ゲイン制御信号生成部の出力を入力し、前記フィルタ部のゲイン制御を行うゲ イン制御部と、
を備えたことを特徴とする変調器。
[2] 第 1の送信データを入力し符号変調して第 1の符号変調出力を出力する第 1の符 号変調部と、
第 2の送信データを入力し符号変調して第 2の符号変調出力を出力する第 2の符 号変調部と、
第 1のゲイン制御信号を生成する第 1のゲイン制御信号生成部と、
第 2のゲイン制御信号を生成する第 2のゲイン制御信号生成部と、
前記第 1の符号変調出力を入力し、帯域制限して出力する第 1のフィルタ部と、 前記第 2の符号変調出力を入力し、帯域制限して出力する第 2のフィルタ部と、 前記第 1および第 2のフィルタ部の出力を入力し、合成して出力する加算部と、 前記第 1のゲイン制御信号生成部の出力を入力し、前記第 1のフィルタ部のゲイン 制御を行う第 1のゲイン制御部と、
前記第 2のゲイン制御信号生成部の出力を入力し、前記第 2のフィルタ部のゲイン 制御を行う第 2のゲイン制御部と、
を備えたことを特徴とする変調器。
[3] 請求項 2に記載の変調器において、
前記第 1のフィルタ部および前記第 2のフィルタ部は、符号化により多重化された複 数のチャネル毎にそれぞれ設けられることを特徴とする変調器。
[4] 請求項 1乃至 3いずれかに記載の変調器において、前記フィルタ部は、
過去の入力信号を含む複数の信号力 なる時系列データを出力する時系列デー タ生成部と、
前記ゲイン制御信号生成部の出力を入力し、その値に従って、複数の重み付け係 数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれ に対応付けて設定する設定部と
を含むことを特徴とする変調器。
[5] 請求項 4に記載の変調器にぉ 、て、前記フィルタ部は、 FIRフィルタであることを特 徴とする変調器。
[6] 請求項 4または 5に記載の変調器において、前記フィルタ部は、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号生成部の出力を入力して複数の重み付け係数をそれぞれ格 納するとともに出力する複数のレジスタ部と、
前記シフトレジスタ部から出力される前記時系列データの前記複数の信号、および 前記複数のレジスタ部力 出力される前記複数の重み付け係数のそれぞれを同期し て入力し、乗算して出力する複数の乗算器と、
前記複数の乗算器の出力を加算する加算器と
を有することを特徴とする変調器。
[7] 請求項 4または 5に記載の変調器において、前記フィルタ部は、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号生成部の出力を入力し、シフト処理を行い、過去のゲイン制御 信号を含む複数の信号力 なる時系列データとして出力するシフトレジスタと、 前記シフトレジスタから出力される前記複数の信号に複数の所定の係数をそれぞ れ乗算して複数の重み付け係数として出力する複数の第 1乗算器と、
前記シフトレジスタ部から出力される前記複数の信号および前記第 1乗算器から出 力される前記複数の重み付け係数をそれぞれ同期して入力し、乗算して出力する複 数の第 2乗算器と、
前記複数の第 2乗算器の出力を加算する加算器と
を有することを特徴とする変調器。
[8] 請求項 4または 5に記載の変調器において、前記フィルタ部は、 入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号生成部の出力に応じた第 1および第 2の重み付け係数を入力 し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にした がって、前記第 1または第 2の重み付け係数をそれぞれ切り替えて出力する複数のレ ジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
を有することを特徴とする変調器。
[9] 請求項 4または 5に記載の変調器において、前記フィルタ部は、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号生成部の出力を入力し、シフト処理を行い、過去のゲイン制御 信号を含む複数の信号力 なる時系列データとして出力するシフトレジスタと、 前記シフトレジスタから出力される前記複数の信号に複数の所定の第 1および第 2 の係数をそれぞれ乗算して複数の第 1および第 2の重み付け係数を出力する複数の 乗算器と、
前記複数の乗算器力 出力された前記複数の第 1および第 2の重み付け係数を入 力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にし たがって、前記第 1または第 2の重み付け係数をそれぞれ切り替えて出力する複数 のレジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
を有することを特徴とする変調器。
[10] 請求項 1乃至 9いずれかに記載の変調器において、前記フィルタ部の入力信号は
、 1ビットデータであることを特徴とする変調器。
[11] 符号ィ匕変調された信号を帯域制限して出力するフィルタであって、
過去の入力信号を含む複数の信号力 なる時系列データを出力する時系列デー タ生成部と、
ゲイン制御信号に応じて、複数の重み付け係数を前記時系列データ生成部が出 力した前記時系列データの複数の信号それぞれに対応付けて設定する係数設定部 と、
前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御する ゲイン制御部と
を備えたことを特徴とするフィルタ。
[12] 請求項 11に記載のフィルタにお!/、て、前記フィルタは、 FIRフィルタであることを特 徴とするフィルタ。
[13] 請求項 11または 12に記載のフィルタにおいて、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データ
として出力するシフトレジスタ部と、
前記ゲイン制御信号に応じて複数の重み付け係数をそれぞれ格納するとともに出 力する複数のレジスタ部と、
前記シフトレジスタ部から出力される前記時系列データの前記複数の信号、および 前記複数のレジスタ部力 出力される前記複数の重み付け係数のそれぞれを同期し て入力し、乗算して出力する複数の乗算器と、
前記複数の乗算器の出力を加算する加算器と
をさらに含むことを特徴とするフィルタ。
[14] 請求項 11または 12に記載のフィルタにおいて、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号を入力し、シフト処理を行い、過去のゲイン制御信号を含む複 数の信号力 なる時系列データとして出力するシフトレジスタと、
前記シフトレジスタから出力される前記複数の信号に複数の所定の係数をそれぞ れ乗算して複数の重み付け係数として出力する複数の第 1乗算器と、
前記シフトレジスタ部から出力される前記複数の信号および前記第 1乗算器から出 力される前記複数の重み付け係数をそれぞれ同期して入力し、乗算して出力する複 数の第 2乗算器と、 前記複数の第 2乗算器の出力を加算する加算器と、
をさらに含むことを特徴とするフィルタ。
[15] 請求項 11または 12に記載のフィルタにおいて、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号に応じた第 1および第 2の重み付け係数を入力し格納するとと もに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記 第 1または第 2の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、 前記複数のレジスタ部の出力を加算する加算器と
をさらに含むことを特徴とするフィルタ。
[16] 請求項 11または 12に記載のフィルタにおいて、
入力信号にシフト処理を行 、、過去の入力信号を含む複数の信号からなる時系列 データとして出力するシフトレジスタ部と、
前記ゲイン制御信号を入力し、シフト処理を行い、過去のゲイン制御信号を含む複 数の信号力 なる時系列データとして出力するシフトレジスタと、
前記シフトレジスタから出力される前記複数の信号に複数の所定の第 1および第 2 の係数をそれぞれ乗算して複数の第 1および第 2の重み付け係数を出力する複数の 乗算器と、
前記複数の乗算器力 出力された前記複数の第 1および第 2の重み付け係数を入 力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にし たがって、前記第 1または第 2の重み付け係数をそれぞれ切り替えて出力する複数 のレジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
をさらに含むことを特徴とするフィルタ。
[17] 請求項 11乃至 16いずれかに記載のフィルタにおいて、前記フィルタの入力信号は 、 1ビットデータであることを特徴とするフィルタ。
[18] 符号ィヒ変調された入力信号を帯域制限して出力するフィルタのゲイン制御方法で あって、 過去の入力信号を含む複数の信号力 なる時系列データを出力するステップと、 ゲイン制御信号に応じて、複数の重み付け係数を前記時系列データを出力するス テツプで出力された前記時系列データの複数の信号それぞれに対応付けて設定す るステップと、
設定された前記複数の重み付け係数によりゲインを制御するステップと を含むことを特徴とするフィルタのゲイン制御方法。
[19] 請求項 18に記載のフィルタのゲイン制御方法において、前記フィルタは、 FIRフィ ルタであることを特徴とするフィルタのゲイン制御方法。
[20] 請求項 18または 19に記載のフィルタのゲイン制御方法において、前記フィルタの 前記入力信号は、 1ビットデータであることを特徴とするフィルタのゲイン制御方法。
[21] 送信データを入力し符号変調して出力するステップと、
ゲイン制御信号を生成するステップと、
前記符号変調するステップの出力を入力して帯域制限して出力するステップと、 前記ゲイン制御信号を生成するステップの出力を入力し、前記帯域制限するステツ プで設定されるゲインを制御するステップと
を備えたことを特徴とする符号変調方法。
[22] 請求項 21に記載の符号変調方法にぉ 、て、
過去の入力信号を含む複数の信号力 なる時系列データを出力するステップと、 前記ゲイン制御信号を生成するステップの出力を入力し、その値に従って、複数の 重み付け係数を、前記時系列データを出力するステップで出力された前記時系列デ ータの複数の信号それぞれに対応付けて設定するステップと
をさらに含むことを特徴とする符号変調方法。
[23] 請求項 21または 22に記載の符号変調方法において、前記入力信号は、 1ビットデ ータであることを特徴とする符号変調方法。
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