WO2007000798A1 - 半導体装置 - Google Patents

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WO2007000798A1
WO2007000798A1 PCT/JP2005/011728 JP2005011728W WO2007000798A1 WO 2007000798 A1 WO2007000798 A1 WO 2007000798A1 JP 2005011728 W JP2005011728 W JP 2005011728W WO 2007000798 A1 WO2007000798 A1 WO 2007000798A1
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wiring board
semiconductor chip
semiconductor device
chip
terminal
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PCT/JP2005/011728
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Hirotaka Nishizawa
Tamaki Wada
Michiaki Sugiyama
Junichiro Osako
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Renesas Technology Corp
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Renesas Technology Corp
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    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
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    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
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    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07737—Constructional details, e.g. mounting of circuits in the carrier the record carrier consisting of two or more mechanically separable parts
    • G06K19/07739—Constructional details, e.g. mounting of circuits in the carrier the record carrier consisting of two or more mechanically separable parts comprising a first part capable of functioning as a record carrier on its own and a second part being only functional as a form factor changing part, e.g. SIM cards type ID 0001, removably attached to a regular smart card form factor

Definitions

  • the present invention relates to a semiconductor device technology, and more particularly to a technology effective when applied to a semiconductor device used for a card type information medium such as an IC card.
  • Card-type information media such as IC cards and memory cards are small, thin, and lightweight, and thus are excellent in portability, portability, and convenience, and are widely used in various fields.
  • An IC card is a card-type information medium in which an IC chip is embedded in a cash card-sized plastic thin plate so that information can be recorded.
  • IC cards are financial, such as credit cards, cash cards, ETC (Elec tronic Toll Collection system) system cards, commuter passes, mobile phone cards, or authentication cards, for reasons such as excellent authentication and tamper resistance. It is spreading in fields that require high security such as traffic, communications, distribution and authentication.
  • a bridge is provided at the opening of the frame card and a SIMM (Subscriber Identify Module) type card is fixed. Is disclosed.
  • the memory card is a card type information medium that employs a flash memory as a storage medium.
  • Memory cards are smaller than IC cards and can easily write and read large amounts of information at high speed. For example, digital cameras, notebook personal computers, portable music players, mobile phones, etc. It is widely used as a recording medium for portable information devices that require portability.
  • Typical memory card standards include SD (Secure Digital) memory cards (there are standards specified by the SD Card Association), miniSD, MMC (registered trademark of Multi Media Card, Infine on Technologies AG), RS—MMC (Reduced Size MMC).
  • SD Secure Digital
  • MMC registered trademark of Multi Media Card, Infine on Technologies AG
  • RS—MMC Reduced Size MMC
  • Such a memory card is described in, for example, International Patent Publication No. WO 02/099742 A1 (Patent Document 2).
  • Patent Document 2 For the purpose of improving security, a flash memory chip and an IC card chip capable of executing security processing are described. And a controller chip that
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-357376 (FIG. 9 etc.)
  • Patent Document 2 International Patent Publication Number WO 02/099742 A1
  • the present inventor has studied to improve the function of the IC card by fusing the function of the IC card and the function of the memory card. As a result, we have found that it is an important issue how to efficiently provide a card-type information medium having a function having an IC card function and a memory card function and a high reliability.
  • An object of the present invention is to propose a technique capable of efficiently providing a card type information medium having a function having an IC card function and a memory card function and a high reliability.
  • the present invention provides a semiconductor device having a memory card function of a card-type information medium, a wiring board, a semiconductor chip having a memory card function mounted on a main surface of the wiring board, and the semiconductor chip.
  • a plurality of terminals electrically connected to the semiconductor chip are disposed on a part of the main surface of the wiring board, and at least one of the plurality of terminals is provided. A part of the terminal is exposed outside the resin sealing body.
  • FIG. 1 is an overall plan view of a first main surface of an IC card having a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an overall plan view of a second main surface opposite to the first main surface of the IC card in FIG. 1.
  • FIG. 3 is a side view of the IC card of FIGS. 1 and 2.
  • FIG. 4 is an overall plan view of a second main surface of the IC card chip.
  • FIG. 5 is an overall plan view of the inside of the IC card chip of FIG. 4 with the first main surface side force also seen through.
  • FIG. 6 is a cross-sectional view taken along line XI—XI in FIG.
  • FIG. 7 is an explanatory diagram of wiring connection of an IC card chip.
  • FIG. 8 is an overall plan view of a first main surface of a wiring board of an IC card chip.
  • FIG. 9 shows a modification of the state of formation of a resin sealant for an IC card chip.
  • 1 is an overall plan view of one main surface.
  • FIG. 10 is a side view of the IC card chip of FIG. 9.
  • FIG. 11 is an overall plan view of the first main surface of the IC card chip showing a modified example of the formation state of the resin sealant of the IC card chip.
  • FIG. 12 is a side view of the IC card chip of FIG. 11.
  • FIG. 13 is an explanatory view showing a state where the IC card chip of FIG. 11 is bent.
  • FIG. 14 is an overall plan view of the first main surface of the IC card chip showing a modification of the formation state of the resin card sealing body of the IC card chip.
  • FIG. 15 is an explanatory diagram of an example of an IC card microcomputer circuit formed on the IC chip in the IC card chip.
  • FIG. 16 is an explanatory diagram of an example of an interface controller circuit formed in a semiconductor device in an IC card chip.
  • FIG. 17 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape during the manufacturing process of the IC card chip having the semiconductor device according to one embodiment of the present invention.
  • FIG. 18 Wiring board forming tape in the IC card chip manufacturing process following FIG.
  • FIG. 2 is an enlarged plan view of a main part on the first main surface side of
  • FIG. 19 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape in the manufacturing process of the IC card chip following FIG. 18.
  • FIG. 20 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape in the manufacturing process of the IC card chip following FIG. 19.
  • FIG. 21 is an enlarged plan view of the main part of the first main surface side of the tape for forming a wiring board in the IC card chip manufacturing process following FIG. 20.
  • FIG. 22 is an overall perspective view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 23 is a plan view of the semiconductor device of FIG.
  • FIG. 24 is a plan view of the semiconductor device of FIG.
  • FIG. 23 is an overall plan view of the inside of the semiconductor device of FIG. 22 as seen from the top surface side.
  • FIG. 26 is a sectional view taken along line X 2 -X 2 of FIG. 25.
  • FIG. 27 is an enlarged plan view of the main part of the semiconductor device of FIG. 25.
  • FIG. 28 is a cross-sectional view taken along broken line X3-X3 in FIG.
  • FIG. 29 is a plan view of an external terminal of the semiconductor device of FIG.
  • FIG. 30 is a perspective view showing an example of wire connection between semiconductor chips using relay wiring in the semiconductor device of FIG. 22.
  • FIG. 31 is a perspective view showing another example of wire connection of the semiconductor chip of the semiconductor device of FIG.
  • FIG. 32 is a side view of a wire connection example of the semiconductor chip of the semiconductor device of FIG. 31.
  • FIG. 33 is a fragmentary cross-sectional view of a semiconductor chip showing an example of measures for mitigating damage caused by bonding wires.
  • FIG. 34 is a fragmentary cross-sectional view of a semiconductor chip showing another example of measures for mitigating damage caused by bonding wires.
  • FIG. 35 is a perspective view showing still another example of wire connection of the semiconductor chip of the semiconductor device of FIG. 27.
  • FIG. 36 is a side view of a wire connection example of a semiconductor chip of the semiconductor device of FIG. 35.
  • FIG. 38 is an overall plan view of the first main surface side of the wiring board base body during the manufacturing process of the semiconductor device following FIG.
  • FIG. 39 is a cross-sectional view of the wiring board base body during the manufacturing process of the semiconductor device following FIG. 40]
  • FIG. 40 is a cross-sectional view of the wiring board base body during the manufacturing process of the semiconductor device following FIG.
  • FIG. 41 is an enlarged cross-sectional view of the main part of the wiring board base during the manufacturing process of the semiconductor device at the stage of FIG. 40;
  • FIG. 43 is an overall plan view of a first main surface of a wiring board base body showing a modification of FIG. 42.
  • FIG. 44 A cross-sectional view of the wiring board base body during the manufacturing process of the semiconductor device following FIG. 41 and FIG.
  • FIG. 45 is a cross-sectional view of the wiring board base body during the manufacturing process of the semiconductor device following FIG. 44.
  • FIG. 46 is a cross-sectional view of the wiring board mother body during the manufacturing process of the semiconductor device continued from FIG. 45; 47]
  • FIG. 47 is an overall plan view of a second main surface of an IC card chip having a semiconductor device according to another embodiment of the present invention.
  • FIG. 48 is an overall plan view of the inside of the IC card chip of FIG. 47 with the first main surface side force also seen through.
  • FIG. 49 is a sectional view taken along line X 4 —X 4 of FIG. 48.
  • FIG. 50 is an overall plan view of a second main surface of an IC card chip having a semiconductor device according to another embodiment of the present invention.
  • FIG. 51 is a cross-sectional view taken along line X5-X5 in FIG.
  • FIG. 52 is an overall plan view of the inside of an IC card chip having a semiconductor device according to another embodiment of the present invention seen through from the first main surface side.
  • FIG. 53 is a cross-sectional view taken along line X6—X6 of FIG.
  • FIG. 54 is an explanatory diagram of the thickness of an IC card chip.
  • FIG. 55 is an explanatory diagram of the thickness of the IC card chip of FIG. 52.
  • FIG. 56 An overall perspective view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 57 is a plan view of the semiconductor device of FIG. 56 as viewed from above.
  • FIG. 58 is a plan view of the semiconductor device of FIG.
  • FIG. 59 is an overall plan view of the inside of the semiconductor device of FIG. 56 as seen through from the upper surface side.
  • FIG. 60 is an overall plan view of the inside of the semiconductor device of FIG. 59 as seen from the upper surface side with the semiconductor chip of FIG. 59 removed.
  • FIG. 61 is an essential part enlarged plan view of the semiconductor device of FIG. 59.
  • FIG. 61 is an essential part enlarged plan view of the semiconductor device of FIG. 59.
  • FIG. 62 is a cross sectional view taken along the broken line X7—X7 in FIG. 61.
  • FIG. 62 is a cross sectional view taken along the broken line X7—X7 in FIG. 61.
  • FIG. 63 An overall plan view of the inside of an IC card chip having a semiconductor device according to another embodiment of the present invention seen through from the first main surface side.
  • FIG. 64 is an overall plan view showing the route of the IC chip wiring on the first main surface of the wiring board of the IC card chip of FIG. 63.
  • FIG. 64 is an overall plan view showing the route of the IC chip wiring on the first main surface of the wiring board of the IC card chip of FIG. 63.
  • FIG. 65 is an overall plan view of the inside of an IC card chip having a semiconductor device according to another embodiment of the present invention seen through from the first main surface side.
  • FIG. 66 is an overall plan view of the semiconductor device of FIG. 65.
  • FIG. 67 is an overall perspective view of a semiconductor device according to another embodiment of the present invention.
  • FIG. 68 is an overall plan view of an example of the back surface of the semiconductor device of FIG. 67.
  • FIG. 68 is an overall plan view of an example of the back surface of the semiconductor device of FIG. 67.
  • FIG. 69 is an overall plan view of another example of the back surface of the semiconductor device of FIG. 67.
  • 70 is an overall plan view of an example when the inside of the semiconductor device of FIG. 67 is seen through from the upper surface side.
  • FIG. 71 is an essential part enlarged plan view of the semiconductor device of FIG. 70.
  • FIG. 70 is an essential part enlarged plan view of the semiconductor device of FIG. 70.
  • FIG. 72 is a cross sectional view taken along broken line X8—X8 in FIG. 71.
  • FIG. 73 is an overall plan view of another example of the inside of the semiconductor device of FIG. 67 viewed through the top surface side.
  • FIG. 74 is an enlarged plan view of a main part of the semiconductor device in FIG. 73.
  • FIG. 74 is an enlarged plan view of a main part of the semiconductor device in FIG. 73.
  • FIG. 75 is a cross sectional view taken along broken line X9—X9 in FIG. 74.
  • FIG. 76 is an overall plan view of the inside of the IC card chip having the semiconductor device of FIG. 67 as seen through the first principal surface side force.
  • FIG. 77 is a cross-sectional view taken along the line X10—X10 of FIG. 76.
  • FIG. 78 is a cross-sectional view of an example of a mounted state of the semiconductor device of FIG. 67.
  • FIG. 79 is a cross sectional view of another example of the semiconductor device in FIG. 67 mounted.
  • FIG. 80 is a cross-sectional view of still another example of the mounting state of the semiconductor device of FIG. 67.
  • FIG. 80 is a cross-sectional view of still another example of the mounting state of the semiconductor device of FIG. 67.
  • FIG. 81 is an overall plan view of the inside of an IC card chip having a semiconductor device according to another embodiment of the present invention seen through from the first main surface side.
  • FIG. 82 is a sectional view taken along line XI I—XI I in FIG. 81.
  • FIG. 83 is a cross-sectional view taken along the line XI I—XI I of FIG. 81 when a solder resist is provided on the second main surface of the wiring board of the IC card chip of FIGS. 81 and 82.
  • FIG. 84 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape during the manufacturing process of the IC card chip having the semiconductor device according to another embodiment of the present invention.
  • FIG. 85 is an essential part enlarged plan view of the first main surface side of the wiring board forming tape in the IC card chip manufacturing process subsequent to FIG. 84;
  • FIG. 86 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape in the IC card chip manufacturing process following FIG. 85.
  • FIG. 87 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape in the IC card chip manufacturing process subsequent to FIG. 86;
  • FIG. 88 is an enlarged plan view of the main part of the first main surface side of the wiring board forming tape in the IC card chip manufacturing process following FIG. 87.
  • FIG. 89 is an enlarged plan view of the main part of the first main surface side of the tape for forming a wiring board in the IC card chip manufacturing process subsequent to FIG. 88;
  • FIG. 90 is a cross-sectional view of the semiconductor device before mounting.
  • FIG. 91 is a cross-sectional view of the semiconductor device after mounting.
  • FIG. 92 is an overall plan view of the inside of an IC card chip having a semiconductor device according to another embodiment of the present invention seen through from the first main surface side.
  • FIG. 93 is an overall plan view of the semiconductor device of FIG. 92.
  • FIG. 1 is an overall plan view of a first main surface of an IC (Integrated Circuit) card 1 having the semiconductor device of the first embodiment
  • FIG. 2 is a second plan view of the opposite side of the first main surface of the IC card 1 of FIG. Fig. 3 shows a side view of the IC card 1 shown in Figs. 1 and 2.
  • Symbol X indicates the first direction (longitudinal direction of the IC card 1)
  • symbol Y indicates the second direction (width direction of the IC force mode 1) orthogonal to the first direction.
  • the IC card 1 is a subscriber identity module (card type information medium) called, for example, a SIM (Subscriber Identity Module) card or a UIM (User Id entity Module) card.
  • SIM Subscriber Identity Module
  • UIM User Id entity Module
  • the external shape of the IC card 1 is formed, for example, in a rectangular shape, and the external dimensions are, for example, about 85.6 mm ⁇ 54 mm ⁇ 0.776 mm.
  • the frame portion la forming the outer shape of the IC card 1 is made of, for example, polysalt butyl (PVC), polycarbonate, polyolefin (polypropylene, etc.), polyethylene terephthalate (PET), polyethylene terephthalate. 'Glycol (PET-G) or Is made of plastics such as ABS (acrylic-tolyl-butadiene styrene resin).
  • An opening lb penetrating between the first main surface and the second main surface is formed at a position where the central force of the frame portion la of the IC card 1 is also away from the corner portion, and the opening
  • the IC card chip (IC card body) lc is fitted and fitted in the lb in a state where it is joined and supported by the frame part la by the support part Id.
  • This IC card chip (hereinafter referred to as a card chip) lc is a so-called memory card that has a function as a so-called IC card that can execute security processing and a function that is larger in capacity and higher than the IC card. It is a highly functional subscriber identification module that combines the functions of That is, the card chip lc can be used as a mobile phone card in which information such as a telephone number and a telephone directory is stored. In addition, the card chip lc has high security such as credit card, cash card, ETC (Electronic Toll Collection system) system card, commuter pass or authentication card, finance, transportation, communication, distribution and authentication. Can be used in various required fields. In addition, the card chip lc can be used as a recording medium for portable information devices such as digital cameras, notebook personal computers, portable music players, and mobile phones that require portability. Yes.
  • the outer shape of the card chip lc is formed in, for example, a substantially rectangular shape in conformity with the SIM card or UIM card outer shape standard, and one corner on the front side thereof is greatly chamfered for the index. Has been.
  • the external dimensions of the card chip lc are, for example, about 21.4 mm X 12.3 mm X 0.76 mm.
  • eight external connection terminals CA that comply with ISO for IC card functions and multiple external connection terminals CB for other memory card functions are exposed. Has been.
  • the external connection terminal CA1 is the high-potential circuit voltage (Vcc) supply terminal
  • the external connection terminal CA2 is the reset signal terminal
  • the external connection terminal CA3 is the clock signal.
  • Terminal, external connection terminal CA 4 is a reserve terminal that can be used in the future.
  • the external connection terminal CA5 is a reference potential (GND) supply terminal
  • the external connection terminal CA6 is a program (write) supply terminal
  • the external connection terminal CA7 is a data input / output signal IZO terminal
  • the external connection terminal CA8 is Future interest This reserve terminal can be used.
  • the card chip lc can be cut out by cutting the support Id with a simple cutting tool such as a cutter knife or manually.
  • FIG. 4 is an overall plan view of the second main surface of the card chip lc
  • FIG. 5 is an overall plan view of the inside of the card chip lc of FIG. 4 as seen through the first main surface side force.
  • 6 is a cross-sectional view of the XI-XI line of FIG. 5
  • FIG. 7 is an explanatory diagram of the wiring connection of the card chip lc
  • FIG. 8 is an overall plan view of the first main surface of the wiring board 2 of the card chip lc. ing.
  • the wiring board 2 of the card chip lc is, for example, a tape board or a printed wiring board having a multilayer (two-layer) wiring configuration, and has a first main surface and a first board that are opposite to each other along the thickness direction. It has two main surfaces.
  • the insulating base 2a of the wiring board 2 is formed of, for example, glass epoxy resin or polyimide resin.
  • the wiring LI, L2, the dipad DP, and the external connection terminals CA, CB of the wiring board 2 have, for example, copper (Cu) force, and the exposed surface has, for example, nickel (Ni) base plating and gold (Au). It has been decorated.
  • a solder resist SR1 is formed on the first main surface of the wiring board 2 so as to cover the wirings LI and L2.
  • Part of the solder resist SR1 is formed with an opening from which a part of the wirings LI and L2 is exposed, and the part of the wiring LI and L2 exposed from the opening serves as an electrode (connection region).
  • the wiring LI, L2 on the first main surface of this wiring board 2 and the external connection terminals CA, CB on the second main surface are in the through hole TH1 that penetrates between the first and second main surfaces of the insulating base 2a. It is electrically connected through a conductor (for example, copper).
  • An IC chip 3 and a semi-finished module (hereinafter referred to as SFM) 4 are mounted on the first main surface of such a wiring board 2.
  • the IC chip 3 also has a semiconductor chip force using, for example, a silicon (Si) single crystal as a substrate, and is mounted on the die pad DP with its main surface facing up.
  • the IC chip 3 is disposed closer to the end side where the external connection terminal CA is disposed.
  • an IC card microcomputer circuit is formed on the main surface of the IC chip 3.
  • This IC card microcomputer circuit is a circuit that has a function as a security controller. For example, it realizes a function that has been certified by an ISOZIEC 15408 evaluation / certification organization that can be used for electronic payment services.
  • a plurality of bonding pads (external terminals, hereinafter referred to as “nods”) on the main surface of the IC chip 3 are passed through bonding wires (hereinafter referred to as “wires”) W1.
  • the wiring board 2 is electrically connected to the electrode of the wiring LI on the first main surface.
  • the wire W 1 is made of, for example, gold (Au).
  • the first bonding of the wire W1 is performed on the pad side of the IC chip 3, and the second bonding is performed on the electrode side of the wiring board 2.
  • the SFM 4 is a module in which a memory card circuit is formed.
  • a plurality of external terminals 4a are arranged on a part of the upper surface of the SFM4 so as to be exposed to the outside of the SFM4.
  • the SFM 4 is fixed on the first main surface of the wiring board 2 by the adhesive 5 with the plurality of external terminals 4a facing upward.
  • the SFM 4 is disposed on the side where the external connection terminal CB is disposed, that is, on the end side where the large chamfered portion for the index of the wiring board 2 is formed.
  • the SFM 4 is arranged such that the arrangement area of the plurality of external terminals 4a faces the arrangement side of the IC chip 3.
  • the plurality of external terminals 4a of the SFM 4 are electrically connected to the electrodes of the wiring L2 on the first main surface of the wiring board 2 through the conductor W2.
  • the first bonding of the wire W2 is performed on the electrode side of the wiring board 2, and the second bonding is performed on the external terminal 4a side of the SFM 4 (reverse bonding).
  • the first bonding of the wire W2 can be performed with the external terminal 4a of the SFM4, and the second bonding can be performed with the electrode of the wiring board 2.
  • the second bonding of wire W2 has a greater impact on the substrate than the first bonding, but the external terminal 4a of SFM4 is more resistant to impact than the pad of IC chip 3, so this is not a problem. ! / A detailed description of SFM4 will be given later.
  • the card chip lc is bent in a direction intersecting the first and second main surfaces.
  • the socket is inserted into or removed from the socket of the external processing device.
  • a module or a semiconductor chip having an IC card function and a memory card function is arranged in the center of the first main surface of the wiring board 2, it will be disadvantageous for the bending of the card chip lc.
  • the IC chip 3 for the IC card function and the SFM 4 for the memory card function are arranged separately to prevent bending between the IC chip 3 and the SFM 4.
  • Advantageous area can be secured.
  • FIG. 9 is an overall plan view of the first main surface of the card chip lc showing a modification of the formation state of the resin sealing body 6, and FIG.
  • FIG. 10 is a side view of the card chip lc of FIG.
  • a resin sealing body 6 may be provided on the lower part of the side surface of the entire circumference of the SFM 4. As a result, the fixed state of the SFM 4 can be further strengthened.
  • the resin sealing body 6 has a high elastic capacity with respect to a mechanical force, such as silicone gel. It is preferable to form with a tic material. Thereby, it is possible to suppress or prevent the resin sealing body 6 from being cracked or cracked when the card chip lc is bent.
  • the resin sealant 6 part between the IC chip 3 and the SFM 4 is another part both in plan and cross section. It may be recessed.
  • FIG. 11 is a plan view of the entire first main surface of the card chip lc showing a modification of the formation state of the grease seal 6, FIG.
  • FIG. 12 is a side view of the card chip lc of FIG. 11, and FIG. 13 is the card chip of FIG. This shows the bending of lc.
  • the resin encapsulant 6 may be completely separated by the IC chip 3 and the SF M4.
  • a region B advantageous for bending can be secured between the IC chip 3 and the SFM 4, so that the structure advantageous for bending the card chip lc as shown in FIG. can do.
  • FIG. FIG. 2 shows an overall plan view of a first main surface of a card chip lc showing a modified example of the formation state.
  • the arrangement of SFM4 is inverted 180 degrees with respect to that shown in FIG. Also good.
  • the SFM 4 is arranged such that the plurality of external terminals 4a face the end side where the large chamfered portion for indexing of the wiring board 2 is formed.
  • the resin encapsulant 6 can be completely separated between the IC chip 3 side and the SFM4 side, and as shown by the broken line in FIG. 14, it is bent between the IC chip 3 and the SFM4. Therefore, a region B that is advantageous for the card chip can be secured, so that a structure advantageous for the bending of the card chip lc can be achieved.
  • the SFM4 side grease sealed body 6 is made of a material intended to ensure the adhesive strength of the SF M4, and the SFM4 side grease sealed body 6 and the SFM4 It is also possible to change the materials and components of the resin sealing body 6 on the side.
  • a cap 7 is covered on the first main surface side of such a wiring board 2 so as to cover the IC chip 3 and the SFM 4.
  • the cap 7 is formed of the same material as that of the frame body la of the IC card 1.
  • the cap 7 and the wiring board 2 are firmly joined by an adhesive 8 filled between them.
  • FIG. 15 shows an example of an IC card microcomputer circuit formed on the IC chip 3.
  • the IC card microcomputer circuit 10 includes a CPU (Central Processing Unit) 10a, a RAM 10b as a work RAM (Random Access Memory), a timer 10c, an EEPROM (Electrically Erasable Programmable Read Only Memory) 10d, a coprocessor unit 10e, and a mask ROM 10f. It has integrated circuits such as system control logic 10g, input / output port (IZO port) 10h, data bus 10i, address bus 10j and other arithmetic circuits.
  • IZO port input / output port
  • the mask ROMlOf is used to store CPUlOa operation programs (encryption program, decryption program, interface control program, etc.) and data.
  • the RAM10b is a work area of the CPU10a or a temporary data storage area, and is composed of, for example, SRAM or DRAM.
  • the system control logic 10g decodes it and is necessary to execute the command.
  • the coprocessor unit 10e performs a remainder calculation process in RSA and elliptic curve cryptographic calculation under the control of CPU10a.
  • the IZO port 10h has a 1-bit input / output terminal IZO, and is also used for data input / output and external interrupt signal input.
  • the port 10h is coupled to the data bus 10i, and the CPU 10a, RAM 10b, timer 10c, EEPROM 10d, coprocessor unit 10e and the like are electrically connected to the data bus 10i.
  • the system control logic 10g controls the operation mode and interrupt of the IC card microcomputer circuit 10, and further includes a random number generation logic used to generate an encryption key.
  • the IC card microcomputer circuit 10 is initialized and CPU IOa starts executing the instruction from the top address of the EEPROM I Od program.
  • the IC card microcomputer circuit 10 operates in synchronization with the clock signal CLK.
  • the EEPROM Id is electrically erasable and writable, and is used as an area for storing data such as ID (Identification) information used for identifying an individual and an authentication certificate. Flash memory or ferroelectric memory may be used instead of EEPRPMlOd.
  • the IC card microcomputer circuit 10 supports a contact interface using an external terminal for an external interface.
  • the SFM 4 has, for example, an interface controller circuit.
  • the interface controller circuit has a function of controlling an external interface operation and a memory interface operation according to a control mode according to an instruction from the outside or a setting determined in advance inside.
  • the interface control mode possessed by SFM4 is, for example, a mode of MM C (registered trademark of Multi Media Card, Infine on Technologies AG. Including RS-MM C (Reduced Size MMC)).
  • the function of the interface controller circuit is to recognize the memory card interface control mode according to the state of commands and buses exchanged with the outside via the external connection terminal CB, and the recognized memory card interface control mode.
  • FIG. 16 shows an example of the interface controller circuit 11. Note that the memory circuit M in FIG. 16 indicates a memory circuit formed on the semiconductor chip in the SFM4.
  • the interface controller circuit 11 includes a host interface circuit l la, a micro computer l lb, a flash controller 11c ⁇ buffer controller l ld, a buffer memory l ie, and an IC card interface circuit 1 If! .
  • the nofer memory 1 le consists of DRAM (Dynamic RAM) or SRAM (Static RAM).
  • the IC card microcomputer circuit 10 is electrically connected to the IC card interface circuit 1 If.
  • Microcomputer 1 lb has CPU (Central Processing Unit) l lbl, CPUl lbl program memory (PGM) l lb2 and CPUl lbl work memory (WR AM) l lb3 etc. is doing.
  • the control program of the SD (Secure Digital) card (there is a standard standardized by the SD card association), MMC (including RS-MMC), and HSMMC (High Speed MultiMedia Card) interface control mode is program memory l lb2 Is held by SD (Secure Digital) card (there is a standard standardized by the SD card association), MMC (including RS-MMC), and HSMMC (High Speed MultiMedia Card) interface control mode is program memory l lb2 Is held by SD (Secure Digital) card (there is a standard standardized by the SD card association), MMC (including RS-MMC), and HSMMC (High Speed MultiMedia Card) interface control mode is program memory l lb2 Is held by SD (Secure Digital) card (there is a standard standardized by the SD card association), MMC (including RS-MMC), and HSMMC (High Speed MultiMedia Card) interface control mode is program memory l lb2 Is held by SD (Secure Digital) card
  • the host interface circuit 11a When the host interface circuit 11a detects the issuance of the memory card initialize command or the like, the host interface circuit 11a enables an interface control mode control program corresponding to the microcomputer ib by an interrupt.
  • the microcomputer l ib controls its external interface operation by the host interface circuit 11a by executing its control program, controls access (write, erase and read operations) and data management to the memory circuit M by the flash controller 11c, Controls the format conversion between the memory card specific data format and the common data format for the memory by the notifier controller l id.
  • the data read from the memory circuit M or the data written to the memory circuit M is temporarily stored in the notafer memory ie.
  • the flash controller 11c operates the memory circuit M as a hard disk compatible file memory. Data is managed in units of sectors.
  • the flash controller 11c includes an ECC circuit (not shown), adds an ECC code when storing data in the memory circuit M, and performs selection error detection and correction processing using the ECC code for the read data.
  • FIGS. 17 to 21 are enlarged plan views of main parts on the first main surface side of the wiring board forming tape 15 during the manufacturing process of the card chip lc.
  • the tape 15 shown in Fig. 17 is formed based on a flexible flat strip-like thin insulating material 15a formed of, for example, polyimide resin, and the like along the thickness direction.
  • the first main surface and the second main surface are opposite to each other.
  • a plurality of card chip lc formation areas (broken lines) are arranged on the tape 15 along the extending direction.
  • the wirings LI and L2 are arranged in the formation area of each card chip lc.
  • External connection terminals CA and CB as shown in FIG. 4 are arranged in the formation area of each card chip lc on the second main surface of the tape 15.
  • a plurality of tape feed holes 15b are regularly arranged in the vicinity of both long sides of the tape 15 along the extending direction of the tape 15.
  • the adhesive 5 is interposed on the first main surface of the tape 15 as shown in FIG. Adhere SFM4. Further, the IC chip 3 is bonded on the first main surface of the tape 15.
  • the adhesive 5 may be the one used for bonding the IC chip 3.
  • the pad of IC chip 3 and the electrode on tape 15 are connected by wire W1, and external terminal 4a of SFM4 and the electrode on tape 15 are connected by wire W2.
  • a part of the IC chip 3 and the SFM 4 is sealed with the grease sealing body 6 by applying potting grease on the first main surface of the tape 15.
  • each card chip lc portion is cut out from the tape 15 and covered with a cap 7 to produce a card chip lc.
  • the SFM 4 prepared in advance on the tape 15, so that both the functions of both the IC card function and the memory card function and the reliability are high.
  • the card chip 1c can be provided efficiently. Each process is performed at each stage while feeding tape 15. [0041] Next, an example of the configuration of the SFM 4 will be described.
  • FIG. 22 is an overall perspective view of the SFM 4
  • FIG. 23 is a plan view of the SFM 4 of FIG. 22 as viewed from above
  • FIG. 24 is a plan view of the SFM 4 of FIG.
  • the SFM 4 is a module configured by combining the above memory card functions into one. In this state, the electrical characteristics and function tests of the memory card have been completed.
  • the external dimensions of SFM4 are, for example, about 10 mm X 14 mm X 0.50 (MAX) mm.
  • MAX mm X 14 mm X 0.50
  • the external terminal 4al is a reserve terminal that can be used in the future
  • the external terminal 4a2 is a command (CMD) terminal
  • the external terminal 4a3 is a circuit voltage (Vssl) on the first low potential side.
  • the supply terminal, external terminal 4a4, is a high-potential side circuit voltage (Vdd) supply terminal.
  • the external terminal 4a5 is a clock signal terminal
  • the external terminal 4a6 is a second low potential side circuit voltage (Vs s2) supply terminal
  • the external terminal 4a7 is a data input / output signal IZO terminal.
  • test terminals 4b (here, seven in accordance with the external terminals 4a) are exposed to the outside on the back surface side of the SFM 4 and in contact with the back side of the external terminals 4a. Are arranged side by side along the width direction of SFM4!
  • FIG. 25 is an overall plan view of the inside of the SFM 4 as seen through the upper surface side force
  • FIG. 26 is a cross-sectional view taken along line X 2 -X 2 of FIG.
  • the SFM 4 includes a wiring substrate 4c, a semiconductor chip (first semiconductor chip) 4d mounted thereon, a semiconductor chip (second semiconductor chip) 4e stacked thereon, and these semiconductor chips 4d, 4e. And a resin sealing body 4f that seals and the like.
  • the wiring board 4c of the SFM4 is, for example, a printed wiring board having a multilayer (two-layer) wiring configuration, and includes a first main surface and a second main surface that are opposite to each other along the thickness direction.
  • the insulating base material 4c 1 of the wiring board 4c is made of, for example, glass epoxy resin.
  • the material of the insulating base 4cl is not limited to this, and can be variously changed. For example, BT resin or aramid nonwoven material may be used.
  • the first main surface of the insulating base 4cl of the wiring board 4c has the external terminal 4a, the wiring L3, and the And relay wiring L4.
  • the test terminal 4b and the wiring L5 are arranged on the second main surface of the insulating base material 4c 1 of the wiring board 4c.
  • These external terminals 4a, test terminals 4b, wirings L3 and L5, and relay wiring L4 have, for example, copper (Cu) force, and a part of the surface is subjected to, for example, nickel (Ni) base plating and gold (Au) plating.
  • the external terminal 4a and the wiring L3 are integrally patterned.
  • a part of the wiring L3 is disposed in the resin encapsulant 4f (here, the part of the wiring L3 outside the resin encapsulant 4f is used as the external terminal 4a).
  • the relay wiring L4 is an isolated pattern and is entirely enclosed in the resin encapsulant 4f.
  • the test terminal 4b and the wiring L5 are integrally patterned.
  • the relatively large semiconductor chip 4d has a semiconductor substrate made of, for example, a silicon (Si) single crystal, and its main surface can be electrically erased and written with data, for example.
  • a non-volatile memory circuit M such as a simple flash memory is formed.
  • the storage capacity of the semiconductor chip 4d is the largest compared to the memory portions of the other semiconductor chips 4e.
  • the pad P1 on the main surface of the semiconductor chip 4d is electrically connected to the external terminal 4a and the relay wiring L4 through a wire W3 formed of, for example, gold (Au) or the like.
  • the threshold voltage rises when electrons are injected into the floating gate of the memory cell, for example, and the threshold voltage increases when electrons are extracted from the floating gate. Has come to decline.
  • the memory cell stores information corresponding to the level of the threshold voltage with respect to the word line voltage for reading data. Although not particularly limited, for example, a state where the threshold voltage of the memory cell transistor is low is set as an erased state, and a state where it is high is set as a written state.
  • the relatively small semiconductor chip 4e on the semiconductor chip 4d has a semiconductor substrate made of, for example, a silicon (Si) single crystal or the like, and the main surface thereof includes the interface controller. Circuit 11 is formed. The operation of the memory circuit M of the semiconductor chip 4d is controlled by the interface controller circuit 11 of the semiconductor chip 4e.
  • the pad P2 on the main surface of the semiconductor chip 4e is formed of, for example, gold (Au) or the like! And is electrically connected to the external terminal 4a and the relay wiring L4 through the wire W4.
  • a part of the wiring L3, the entire relay wiring L4, the semiconductor chips 4d and 4e, and the wires W3 and W4 are sealed with a resin sealing body 4f.
  • the resin sealing body 4f is, for example, an epoxy It is formed by rosin.
  • FIG. 27 is an enlarged plan view of the main part of the SFM4 in FIG. 25
  • FIG. 28 is a sectional view taken along the broken line X3-X3 in FIG. 27, and
  • FIG. 29 is a plan view of the external terminal 4a of the SFM4 in FIG. Show.
  • a solder resist SR2 is formed so as to cover a part of the wirings L3, L5 and the relay wiring L4.
  • a part of the solder resist SR2 is formed with an opening through which a part of the wirings L3 and L5 and the relay wiring L4 are exposed.
  • the portion of the wiring L3 where the opening force of the solder resist SR2 is also exposed is the connection region E1 of the external terminal 4a outside the grease sealing body 4f, and inside the grease sealing body 4f. Then, it becomes the connection area E2.
  • the pad P1 of the semiconductor chip 4d is electrically connected to the connection region E2 of the wiring L3 or the connection region of the relay wiring L4 through the wire W3.
  • the pad P2 of the semiconductor chip 4e is electrically connected to the connection region E2 of the wiring L3 or the connection region of the relay wiring L4 through the wire W4.
  • the material of the wires W3 and W4 is the same as that of the wire W1. Further, the exposed part of the solder resist SR2 in the wiring L5 is the connection region E3 of the test terminal 4b.
  • the external terminal 4a and the test terminal 4b are connected to the test terminal 4b and the test terminal 4b through a conductor portion (for example, copper) in the through hole TH2 that penetrates between the first main surface and the second main surface of the wiring board 4c. And wiring L5 are electrically connected.
  • the reason why the test terminal 4b is provided on the second main surface of the wiring board 4c as described above is, for example, as follows. In other words, from the viewpoint of miniaturization of the SFM4, the width of the external terminal 4a (the length in the second direction Y) should be kept to the minimum size necessary for the connection of the wire W2.
  • the external terminal 4a on the first main surface of the wiring board 4c is pulled out to the test terminal 4b on the second main surface of the wiring board 4c through the through hole TH2. Since the back surface side of the wiring board 4c can secure the dimension of the test terminal 4b as large as necessary for applying the test probe, the test can be easily performed. Of course, the test terminal 4b can be used as a normal external terminal.
  • a desired external terminal 4a among the plurality of external terminals 4a has a tip portion of the plurality of external terminals 4a.
  • the terminal 4a is bent and extends in the second direction Y in which the terminal 4a is arranged, and is formed in, for example, a planar L shape. That is, the external terminal 4a is patterned so as to have two regions having a relatively narrow width V (the length in the second direction Y), a relatively wide region, and a different width. Yes.
  • the through hole TH2 is disposed on the tip end side in the second direction Y of the external terminal 4a. The reason for such a configuration is as follows, for example.
  • the through hole TH2 is arranged. is necessary.
  • the through hole TH2 is disposed in the connection region E1 of the wire W2, the connection failure of the wire W2 may occur. Therefore, it is necessary to separate the connection area E1 of the wire W2 and the arrangement area of the through hole TH2.
  • the length of the external terminal 4a can be extended in the first direction X, and the through hole TH2 can be arranged in the extended region.
  • the tip of the external terminal 4a is extended in the second direction Y in which the plurality of external terminals 4a are arranged side by side, and the through hole TH2 is arranged in the extending region.
  • the second direction Y of the SFM4 has a dimensional allowance, so the tip of the external terminal 4a extends in the direction of the second direction Y! /, And the dimension of the second direction Y of the SFM4 is increased. It doesn't have to be.
  • the through hole TH2 can be arranged without increasing the size of the SFM4.
  • the tip portion of the wiring L3 covered with the resin sealing body 4f is similar to the desired external terminal 4a.
  • the wiring L3 is electrically connected to the test terminal 4b on the second main surface of the wiring board 4c through the through hole TH2 arranged in the region extending in the second direction Y.
  • the reason why the connection region E2 where the wires W3 and W4 are in contact with the connection region where the through-hole TH2 is disposed is divided in order to prevent the connection failure of the wires W3 and W4.
  • FIG. 30 shows a perspective view of an example of wire connection between the semiconductor chips 4d and 4e using the relay wiring L4.
  • the pad PI of the semiconductor chip 4d and the pad P2 of the semiconductor chip 4e may be directly connected by a wire.
  • the first bonding of the wires W3 and W4 is performed by the nodes PI and P2 of the semiconductor chips 4d and 4e, and the second bonding of the wires W3 and W4 is performed on the wiring board 4c which is resistant to damage.
  • Use relay wiring L4 As a result, wire connection can be performed without causing damage to the semiconductor chips 4d and 4e, so that the yield and reliability of the SFM 4 can be improved.
  • the second bonding portions of the wires W3 and W4 are arranged side by side in the first direction X, the length in the first direction X of the relay wiring L4 also becomes long, and as a result, the first direction of the SFM4 that is strict in terms of dimensions The length of X must be increased. Therefore, in the first embodiment, the second bonding portions of the wires W3 and W4 are arranged side by side in the second direction Y. As a result, the length of the relay wiring L4 in the first direction X can be kept short, so that the relay wiring L4 can be arranged without increasing the dimension of the SFM4 in the first direction X.
  • FIG. 31 and FIG. 32 show a perspective view and a side view of an example of wire connection between the semiconductor chips 4d, 4e and the wiring board 4c.
  • the second bonding of the wire W4 is intentionally performed by the pad P2 of the semiconductor chip 4e, and the second wire W4 is connected. 1 Bonding is performed by wiring L3 or relay wiring L4 on the wiring board 4c.
  • the resin sealing body 4f can be made thin, and the thinning of the SFM4 can be promoted. it can.
  • the ceiling portion of the cap 7 can be made thicker, and cracking or the like of the cap 7 can be suppressed or prevented.
  • the portion below the pad P2 of the semiconductor chip 4e may be damaged by the second bonding of the wire W4.
  • U prefer to be.
  • a metal bump having, for example, gold (Au) isotropic force is formed on the pad P2 of the semiconductor chip 4e as a buffer member.
  • the pad P1 has a laminated structure of the uppermost layer wiring 18a and the lower layer wiring 18b.
  • the wirings 18a and 18b are made of, for example, aluminum.
  • the active region 19 in which the integrated circuit element is formed may be arranged away from the damaged region 20 below the node P2.
  • connection of the lower semiconductor chip 4d and the wiring board 4c by the wire W3 is the same as described in FIG. That is, the first bonding of the wire W3 is performed by the pad P1 of the semiconductor chip 4d, the second bonding of the wire W3 is strong against damage, and is performed by the relay wiring L4 or the external terminal 4a on the wiring board 4c.
  • FIG. 35 and FIG. 36 show a perspective view and a side view of an example of wire connection between the semiconductor chips 4d and 4e.
  • the first bonding of the wire W5 is connected to the lower semiconductor chip 4d.
  • the second bonding of the wire W5 is performed at the pad P1
  • the second bonding of the wire W5 is performed at the pad P2 of the upper semiconductor chip 4e.
  • the resin encapsulant 4f can be made thinner and the SFM4 can be made thinner. Can do.
  • Wire W5 is made of the same material as wires W3 and W4. Further, the pads of the power supplies (high potential side and low potential side) of the semiconductor chips 4d and 4e are electrically connected to the wiring board 4c through the conductors W3 and W4. As a result, the wiring resistance can be reduced.
  • FIG. 37 shows an overall plan view of the first main surface of the substrate matrix 25.
  • the substrate mother body 25 is a mother body of the wiring substrate 4c.
  • this substrate matrix 25 for example, a total of six wiring substrate 4c formation regions are arranged in 2 rows x 3 columns.
  • the external terminals 4a, the wiring L3, the relay wiring L4, and the like are patterned on the first main surface of the substrate base 25 where the wiring substrates 4c are formed. Further, the test terminal 4b and the wiring L5 are turned on the second main surface of the formation region of each wiring board 4c of the substrate base body 25.
  • the cross-sectional configuration of the substrate matrix 25 is the same as that of the wiring substrate 4c.
  • each wiring substrate 4c of the substrate base body 25 is arranged such that the arrangement region of each external terminal 4a and the like is located on the end side in the first direction X. That is, the rear surfaces of the two wiring boards 4c arranged along the first direction X are arranged so as to contact each other.
  • FIG. 38 is an overall plan view of the first main surface of the substrate base body 25 after the wire connection process.
  • FIG. 39 shows a cross-sectional view of the substrate matrix 25 at the stage where it is placed on the molding die.
  • An upper die 27 is disposed above a first main surface of the substrate base body 25 via a laminate film (hereinafter referred to as a film) 26.
  • the film 26 is formed of a heat-resistant and flexible insulating film such as fluorine-based resin.
  • a cavity 27a having a concave cross section having a planar dimension is formed on the surface of the upper mold 27 facing the substrate matrix 25 so as to cover the formation region of the plurality of wiring boards 4c.
  • the planar size of the film 26 is formed so as to cover almost the entire inner wall surface of the cavity 27a of the upper die 27 of the molding die.
  • the substrate mother body 25 is composed of the lower die and the upper die 27. Hold it so that it is pinched. In this manner, a substantial cavity 28 surrounded by the cavity 27a of the upper mold 27 and the first main surface of the substrate base body 25 is formed. At this time, the outer periphery of the first main surface of the substrate base 25 is pressed against the outer periphery of the cavity 27a of the upper mold 27 through the film 26, and is crushed by about several percent of the total thickness of the substrate base 25. It is said. For this reason, as shown in FIG.
  • the arrangement region of the external terminals 4a and the like on the first main surface of the substrate mother body 25 is also finally outside the resin sealant. Since it is an exposed area, it is pressed by the outer periphery of the upper mold 27. At this time, in the present embodiment 1, since the film 26 is interposed between the bottom surface of the outer peripheral portion of the upper mold 27 and the first main surface of the substrate base 25, the upper mold 27 is connected to the external terminals 4a and the like. The applied force can be reduced by film 26. This can prevent damage to the external terminals 4a and the like.
  • thermosetting sealing resin such as epoxy-based resin.
  • pour (mold resin). 42 and 43 show the directions Rl and R2 in which the sealing resin is poured and the directions VI and V2 in which the air in the cavity 27a escapes to the outside.
  • the sealing resin is poured along the direction intersecting the arrangement direction of the external terminals 4a.
  • the sealing resin is poured along the arrangement direction of the external terminals 4a. In this manner, the semiconductor chips 4d, 4e and the wires W3, W4, W5, etc. in the formation region of the plurality of wiring boards 4c on the first main surface of the substrate base 25 are collectively sealed.
  • the vacuum suction to the film 25 is stopped, and the collective sealing body 30 is formed using the tension of the film 30 as shown in FIG. Separate substrate base 25 from upper mold 27.
  • the upper surface of the collective sealing body 30 is polished by about 10 mm with a polishing mortar or the like.
  • the adhesive 8 for bonding the cap 7 and the SFM 4 is used.
  • the adhesiveness of the resin deteriorates. This problem is particularly problematic when the encapsulated sealing body 30 is molded without using the film 25. Therefore, the upper surface of the collective sealing body 30 is polished as described above to remove the deteriorated layer. As a result, the adhesion between the SF M4 resin encapsulant 4f and the adhesive 8 can be improved.
  • the substrate base 25 is turned over, and the collective sealing body 30 is fixed with an adhesive tape or the like, and then dicing is performed on the second main surface side of the substrate base 25 in the same manner as dicing as shown in FIG.
  • the substrate base 25 and the batch sealing body 30 are cut for each wiring board 4c by applying the blade 31. In this way, multiple SFM4s are manufactured simultaneously.
  • FIG. 47 is an overall plan view of the second main surface of the card chip lc of the second embodiment
  • FIG. 48 is FIG.
  • FIG. 49 is a cross-sectional view taken along line X4-X4 in FIG. 48.
  • FIG. 49 is an overall plan view of the inside of the card chip lc as seen through the first main surface side.
  • the wiring board 2 of the card chip lc has a one-layer wiring configuration.
  • the plurality of external connection terminals CB on the second main surface of the wiring board 2 extend toward the center of the wiring board 2, and a wide pattern CBw is formed at the end thereof.
  • a through hole TH3 is formed in which the back surface of the external connection terminal CA and a part of the back surface of the wide pattern CBw of the external connection terminal CB are exposed.
  • the end of the wire W1 connected to the pad of the IC chip 3 is electrically connected to the external connection terminal CA by directly contacting the external connection terminal CA through the through hole TH3.
  • wire W2 connected to the external terminal 4a of the SFM4 is also electrically connected to the external connection terminal CB by directly contacting the wide pattern CBw of the external connection terminal CB through the through hole TH3. ing.
  • Other configurations are the same as those in the first embodiment.
  • the wiring board 2 of the card chip lc has a single-layer wiring configuration, so that the height of the first main surface force of the wiring board 2 to the upper surface of the resin encapsulant 6 is reduced. Since it can be suppressed, the ceiling portion of the cap 7 can be thickened accordingly, and cracking of the cap 7 can be suppressed or prevented. Moreover, the cost of the card chip lc can be reduced by using the wiring substrate 2 having a single-layer wiring configuration.
  • FIG. 50 is an overall plan view of the second main surface of the card chip lc of the third embodiment, and FIG. 51 is a cross-sectional view taken along line X5-X5 of FIG.
  • the solder resist S is formed on the second main surface of the wiring board 2 of the card chip lc.
  • R3 is coated. A part of this solder resist SR3 has all external connection terminals.
  • An opening 35 is formed so that the entire CA and a part of all external connection terminals CB are exposed.
  • the external connection terminal CB is thin and has a small adhesion area to the wiring board 2.
  • the external connection terminal CB which is less than the two-layer wiring configuration, may peel off. Therefore, in the third embodiment, both end portions in the longitudinal direction of each external connection terminal CB are covered with the solder resist SR3. As a result, the peeling of the external connection terminal CB of the card chip lc can be suppressed or prevented. For this reason, it is possible to reduce the incidence of short-circuit defects due to peeling of the external connection terminal CB.
  • FIG. 52 is an overall plan view of the inside of the card chip lc of the fourth embodiment as seen through the first principal surface side force
  • FIG. 53 is a cross-sectional view taken along line X6-X6 of FIG. Show.
  • openings 37a and 37b are formed in the first main surface of wiring board 2. A part of the back surface of the external connection terminal CA on the second main surface of the wiring board 2 is exposed from the bottom surface of the one opening 37a.
  • the IC chip 3 is accommodated in the opening 37a in a state of being mounted on the external connection terminal CA via the adhesive layer 5a.
  • the back surface of the conductor pattern 38 on the second main surface of the wiring board 2 is exposed.
  • the conductor pattern 38 is formed in the same layer as the external connection terminals CA and CB, and is formed of the same metal material as the external connection terminals CA and CB.
  • the SFM 4 is accommodated on the conductor pattern 38 via the adhesive layer 5b.
  • the SFM 4 is arranged so that the arrangement portion of the plurality of external terminals 4a faces the end portion of the wiring board 2 that is chamfered at the corner.
  • FIG. 54 and FIG. 55 show explanatory views of the thickness of the card chip lc.
  • Fig. 54 shows the case where SFM4 is mounted on the first main surface of wiring board 2
  • Fig. 55 shows the case where SFM4 is mounted on the wiring layer as in this embodiment 4. Showing The thickness Dl of the card chip lc is, for example, 0.76 mm
  • the thickness D2 of the wiring board 2 is, for example, 0.15 mm
  • the thickness of the SFM4 is, for example, about 0.45 mm. Therefore, in the case of FIG.
  • the height D3 from the back surface of the external connection terminal CB to the top surface of the SFM4 is, for example, about 0.6 mm
  • the distance D4 from the top surface of the SFM4 to the ceiling surface in the cap 7 is, for example, 0 If Olmm, the thickness D5 of the ceiling part of the cap 7 can be secured only about 0.15 mm, for example.
  • the height D6 from the back surface of the external connection terminal CB to the upper surface of the SFM 4 can be reduced to, for example, about 0.55 mm.
  • the thickness D7 of the ceiling of the cap 7 can be, for example, about 0.2 mm, which is thicker than in the case of FIG. can do.
  • the IC chip 3 and the SFM 4 are mounted on the first conductor layer of the wiring board 2 so that the first principal surface force of the wiring board 2 is the resin encapsulant. Since the height to the upper surface of 6 and SFM 4 can be further reduced, the ceiling portion of the cap 7 can be made thicker accordingly, and cracking of the cap 7 can be suppressed or prevented.
  • FIG. 56 is an overall perspective view of the SFM4 of the fifth embodiment
  • FIG. 57 is a plan view of the SFM4 of FIG. 56 viewed from the top
  • FIG. 58 is a plan view of the SFM4 of FIG. Show
  • the wiring board 4c of the SFM 4 has a one-layer wiring configuration. Also in the case of the fifth embodiment, one end portion of the SFM4 in the longitudinal direction is not stepped on the upper surface side of the SFM4, and a plurality of (for example, seven in this case) external terminals 4a are exposed to the outside. They are arranged side by side along the width direction of SFM4. On the other hand, on the back surface of the SFM4, a plurality of test terminals 4b (here, seven in accordance with the external terminals 4a) are arranged in a staggered manner along the width direction of the SFM4 with the test terminals 4b exposed to the outside. RU
  • FIG. 59 is an overall plan view of the inside of the SFM4 as seen through the upper surface side force
  • FIG. 60 is a transparent view of the inside of the SFM4 from the upper surface side with the semiconductor chips 4d and 4e of FIG. 59 removed.
  • FIG. 61 is an enlarged plan view of the main part of the SFM 4 in FIG. 59
  • FIG. 62 is a sectional view taken along the broken line X7-X7 in FIG. 61.
  • the wiring board 4c of the SFM 4 of the fifth embodiment is formed of, for example, a printed wiring board having a one-layer wiring configuration.
  • the external terminal 4a on the first main surface of the wiring board 4c is formed in a planar rectangular shape.
  • Each external terminal 4a is connected to the center of the wiring board 4c through the wiring L3.
  • the wide pattern L3w is physically formed at the end.
  • the surfaces of the wiring L3 and the wide pattern L3w are covered with the solder resist SR2 except for the connection region E2. As a result, the semiconductor chip 4d and the wiring L3 or the wide pattern L3w are prevented from being short-circuited.
  • a plurality of openings 40 are arranged in a staggered pattern on the second main surface of the wiring board 2. From each opening 40, a part of the back surface of the wide pattern L3w on the first main surface of the wiring board 2 is exposed. The exposed part of this wide pattern L3w is the test terminal 4b. The rest is the same as in the first to fourth embodiments, and a description thereof will be omitted.
  • the SFM 4 can be made thinner by using the SFM 4 wiring board 4c having a single-layer wiring configuration. For this reason, the ceiling part of the cap 7 can be made thicker as described above, and the cracking of the cap 7 can be suppressed or prevented. Moreover, the cost of the SFM 4 can be reduced by adopting a single-layer wiring configuration for the wiring board 4c.
  • FIG. 63 is an overall plan view of the inside of the card chip lc according to the sixth embodiment as seen through the first main surface side force
  • FIG. 64 is the first view of the wiring board 2 of the card chip lc of FIG. 1 Overall plan view showing the route of wiring for IC chip 3 on the main surface.
  • the SFM 4 is arranged on the first main surface of the wiring board 2 directly behind the external connection terminal CA for the IC chip 3, and on the first main surface of the wiring board 2.
  • the IC chip 3 is arranged on the CB side of the external connection terminal CB for V and SFM4.
  • the wiring board 2 for example, the wiring board having the two-layer wiring structure described in the first embodiment or the like is used.
  • the wiring L 1 connected to the external connection terminal CA for the IC chip 3 is drawn out to the IC chip 3 side through the wiring L la, and is connected to the terminal electrode Lib of the wiring Lla. Electrically connected.
  • the pad of the IC chip 3 is electrically connected to the electrode Lla through the wire W1.
  • the wirings LI and Lla and the electrode Lla have, for example, copper power and are integrally patterned on the first main surface of the wiring board 2.
  • the external terminal 4a of the SFM4 is connected to the first main surface of the wiring board 2 through the wire W2. It is electrically connected to wiring L2.
  • the wiring L2 is electrically connected to the external connection terminal CB on the second main surface of the wiring board 2 through the conductor in the through hole TH1.
  • the arrangement area side of the external connection terminal CB for SFM4 has a large chamfered portion for index at the corner, so the arrangement area of the external connection terminal CA for the IC chip 3 The area is smaller than the side. For this reason, when SFM4 has a large area, it may be difficult to place SFM4 on the side where the external connection terminal CB for SFM4 is placed. Therefore, in the sixth embodiment, the SFM 4 is arranged on the first main surface of the wiring board 2 on the arrangement region side of the external connection terminal CA for the IC chip 3. Since the arrangement area side of the external connection terminal CA for the IC chip 3 can secure a larger area than the arrangement area side of the external connection terminal CB for the SFM4, it can cope with the large area of SFM4.
  • Fig. 65 is an overall plan view of the inside of the card chip lc of the seventh embodiment as seen through the first principal surface side force, and Fig. 66 is a simplified plan view of the entire SFM4 of Fig. 65. It shows.
  • the SFM 4 is arranged on the first main surface of the wiring board 2 just behind the external connection terminal CA for the IC chip 3 in the card chip lc of the seventh embodiment, On the first main surface of wiring board 2, IC chip 3 is arranged on the external connection terminal CB side for SFM4.
  • the difference from the sixth embodiment is that the IC chip 3 and the external connection terminal CA on the second main surface of the card chip lc are electrically connected to the wiring board 4c of the SFM4 of the seventh embodiment. Wiring paths for power supply and / or signal are formed.
  • the pads of the IC chip 3 are electrically connected to the external terminals 4ai of the SFM4 through the wires W1.
  • the force of the external terminal 4ai is the same as that of the external terminal 4a.
  • the external terminal 4ai is connected to the external terminal of the second main surface of the wiring board 4c through the wiring L3i formed on the first main surface of the wiring board 4c of the SFM4. It is electrically connected to 4gi.
  • the configuration of the external terminal 4gi is the same as the test terminal 4b. This external terminal 4gi is connected to the card chip lc wiring base.
  • test terminal 4b may not be connected to the external terminal 4ai.
  • wiring paths (external terminals 4ai, 4gi and wiring L3i) connected to all the external connection terminals CA for IC chip 3 may be formed, or some external connection terminals CA may be formed. It is also possible to form a wiring path connected to the.
  • the wiring paths for some external connection terminals CA are provided on the wiring board 4c of the SFM4
  • the wiring paths for other external connection terminals CA are provided on the card chip lc as described in the sixth embodiment. It may be provided on the wiring board 2.
  • the configuration other than the above is the same as that described in the first to fifth embodiments.
  • the wiring length from the IC chip 3 to the external connection terminal CA can be shortened (the length of the wiring L3i can be shortened and the length of the wire W1 can also be shortened). Resistance and parasitic capacitance can be reduced, and the operating performance and reliability of IC chip 3 can be secured. Further, compared to the sixth embodiment, the routing of the wiring path for the IC chip 3 can be facilitated.
  • FIG. 67 is an overall perspective view of the SFM4 of the eighth embodiment
  • FIG. 68 is a plan view of the back surface of the SFM4 when the SFM4 wiring board 4c has a two-layer wiring configuration
  • FIG. 69 is a wiring board 4c of the SFM4.
  • a plan view of the back surface of the SFM4 in the case of a single-layer wiring configuration is shown.
  • no external terminals are arranged on the top surface of SFM4, and a plurality of external terminals 4a are exposed on one end side of the back surface (second main surface of wiring board 4c) of SFM4. Arranged in state.
  • a plurality of external terminals 4a are arranged in a straight line along one edge of the back surface of the SFM4.
  • a plurality of external terminals 4a are arranged in a staggered pattern along one edge of the back surface of the SFM4.
  • Fig. 70 is an overall plan view of the inside of the SFM4 of the eighth embodiment when the wiring board 4c has a two-layer wiring configuration as seen through the top surface
  • Fig. 71 is a diagram of the SFM4 of Fig. 70
  • Fig. 72 is an enlarged plan view of the main part
  • Fig. 72 is a sectional view taken along the broken line X8-X8 in Fig. 71.
  • the configuration of the SFM 4 in this case is almost the same as that described in Figs. 22 to 28 of the first embodiment.
  • the portion of the wiring L3 corresponding to the external terminal 4a in the first embodiment is covered with the resin sealant 4f, and the portion used as the test terminal 4b in the first embodiment is the same as the present embodiment. In form 8, it is connected to the external terminal 4a for test and normal circuit operation.
  • FIG. 73 is an overall plan view of the inside of the SFM 4 of the eighth embodiment when the wiring board 4c has a single-layer wiring configuration as seen through the top surface
  • FIG. 74 is a plan view of the SFM 4 of FIG.
  • FIG. 75 is an enlarged plan view of the main part
  • FIG. 75 shows a sectional view taken along the broken line X9—X9 in FIG.
  • the configuration of SFM 4 in this case is almost the same as that described in Figs. 56 to 62 of the fifth embodiment. The difference is that the portion of the wiring L3 and the wide pattern L3w corresponding to the external terminal 4a in the fifth embodiment is covered with the resin encapsulant 4f, and the portion used as the test terminal 4b in the fifth embodiment. Power In the eighth embodiment, the external terminal 4a is used for testing and normal circuit operation. Further, the external terminal 4a is arranged close to one end side in the first direction X on the back surface of the SFM4.
  • FIG. 76 is an overall plan view of the inside of the card chip lc having the SFM4 as seen through the first principal surface side force
  • FIG. 77 is a cross-sectional view taken along line X 10 -X 10 in FIG.
  • the wiring board 2 of the card chip lc is a wiring board having a two-layer wiring configuration similar to that described in FIGS. 4 to 6 and the like of the first embodiment.
  • the arrangement of the IC chip 3 and the SFM 4 is the same as that described in the first embodiment.
  • the SFM 4 of the eighth embodiment is mounted on the first main surface of the wiring board 2 with its back surface (the second main surface of the wiring board 4c) facing the first main surface of the wiring board 2. And
  • the external terminal 4 a on the back surface of the SFM 4 is electrically connected to the electrode of the wiring L 2 of the wiring board 2 through the conductor portion 45.
  • the conductor 45 is made of, for example, silver (Ag) paste or lead (Pb) ball.
  • FIG. 78 shows an example in which SFM 4 is fixed to wiring board 2 by adhesive 46.
  • Adhesive 46 is the end where the external terminal 4a is arranged on the back surface of SF M4 (second main surface of wiring board 4c). On the opposite end side, it is interposed between the back surface of SFM 4 and the first main surface of wiring board 2.
  • FIG. 79 shows an example in which the SFM 4 is fixed by the resin sealing body 6 that seals the IC chip 3.
  • the resin sealing body 6 is coated on the lower part of the outer peripheral side surface of the SFM 4 and is filled between the opposing surfaces of the back surface of the SFM 4 and the first main surface of the wiring board 2. This can improve the fixing strength of the SFM4.
  • FIG. 80 shows an example in which SFM 4 is fixed to wiring board 2 by conductor 47.
  • a fixing conductor pattern 48 is formed on the back surface of the SFM 4.
  • the conductor pattern 48 is made of, for example, copper (Cu) and is patterned at the same time when wiring is formed on the second main surface of the wiring board 4c.
  • the conductor pattern 48 is electrically separated from the SF M4 circuit.
  • a fixing conductor pattern 49 is formed on the first main surface of the wiring board 2 at a position where the conductor pattern 48 faces.
  • the conductor pattern 49 is made of, for example, copper (Cu) and is patterned at the same time when wiring is formed on the first main surface of the wiring board 2.
  • this conductor pattern 49 is also electrically separated from the circuit.
  • the conductor portion 47 is interposed between the conductor patterns 48 and 49.
  • the conductor portion 47 is formed at the same time as the conductor portion 45, and is formed of, for example, a silver (Ag) paste or a lead (Pb) ball. In this way, the bonding strength of the SFM 4 can be further improved by joining the SFM 4 and the wiring board 2 with the conductor 47.
  • a card chip lc having high function and reliability can be efficiently provided.
  • the wiring board 2 of the card chip lc on which the SFM 4 of the eighth embodiment is mounted has a one-layer wiring configuration.
  • FIG. 81 is an overall plan view of the inside of the card chip lc according to the ninth embodiment as seen through the first principal surface side force
  • FIG. 82 is a sectional view taken along line XI 1 -XI 1 of FIG. , Respectively.
  • the wiring board 2 of the card chip lc is a wiring board having a single-layer wiring configuration similar to that described in FIGS. 47 to 49 of the second embodiment. Placement of IC chip 3 and SFM4 This is the same as described in the second embodiment.
  • the SFM 4 of the ninth embodiment is mounted on the first main surface of the wiring board 2 with its back surface (second main surface of the wiring board 4c) facing the first main surface of the wiring board 2. And
  • the external terminal 4a on the back surface of the SFM 4 is electrically connected to the wide pattern CBw and the external connection terminal CB of the wiring board 2 through the conductor 45 in the through hole TH3 of the wiring board 2.
  • the conductor portion 45 is made of, for example, silver (Ag) paste or lead (Pb) ball.
  • FIG. 83 is a cross-sectional view taken along the line XI 1-XI 1 of FIG. 81 when the solder resist SR3 is provided on the second main surface of the wiring board 2 of the card chip lc of FIGS. 81 and 82.
  • This example is the same as that described in the third embodiment. That is, both end portions in the longitudinal direction of each external connection terminal CB are covered with the solder resist SR3.
  • the third embodiment it is possible to suppress or prevent the peeling of the external connection terminal CB of the card chip lc, so that it is possible to reduce the occurrence rate of short circuit failure due to the peeling of the external connection terminal CB.
  • FIGS. 84 to 89 are enlarged plan views of the main part on the first main surface side of the tape 15 for forming a wiring board during the manufacturing process of the card chip lc.
  • the tape 15 shown in Fig. 84 is formed on the basis of a flexible flat strip-shaped thin insulating material 15a formed of, for example, polyimide resin, and is formed along the thickness direction.
  • the first main surface and the second main surface are opposite to each other.
  • a plurality of card chip lc formation areas (broken lines) are arranged on the tape 15 along the extending direction.
  • the external connection terminals CA and CB shown in FIG. 81 and the like are arranged in the formation region of each card chip lc.
  • a through hole TH3 is formed in the formation region of each card chip lc on the first main surface of the tape 15. From the through hole TH3, a part of the back surface of the external connection terminals CA and CB is exposed.
  • FIG. 90 shows a cross-sectional view of the SFM 4 before mounting.
  • a conductor portion 45 that also has a lead (Pb) ball equal force is joined to the external terminal 4a of the SFM4.
  • the conductor portion 45 joined to the external terminal 4a of the SFM 4 may be joined to the external connection terminal CB through the through hole TH3 as shown in FIG.
  • FIG. 92 is an overall plan view of the inside of the card chip lc of the tenth embodiment as seen through the first principal surface side force
  • FIG. 93 is a simplified overall plan view of the SFM4 in FIG. Show
  • a wiring board is used in the card chip lc of the tenth embodiment.
  • SFM4 is placed directly behind the external connection terminal CA for the IC chip 3 on the first main surface of 2, and the IC chip 3 is placed on the CB side on the first main surface of the wiring board 2.
  • the wiring board 4c of the SFM4 of the tenth embodiment has a power supply or signal for electrical connection between the IC chip 3 and the external connection terminal CA on the second main surface of the card chip lc. Both wiring paths are formed.
  • the pad of the IC chip 3 is electrically connected to the wiring L7 on the first main surface of the wiring board 2 of the card chip lc through the wire W1.
  • This wiring L7 is electrically connected to the external terminal 4ai on the back surface of the SFM4.
  • the structure of the external terminal 4ai is the same as that of the external terminal 4a described in Embodiment 8 etc.
  • This external terminal 4ai is connected to the wiring board 4c through the wiring L3i formed on the first main surface of the wiring board 4c of the SFM4. Is electrically connected to the external terminal 4 gi of the second main surface.
  • the configuration of the external terminal 4gi is the same as that of the external terminal 4ai.
  • This external terminal 4gi is electrically connected to the wiring L1 on the first main surface of the wiring board 2 of the card chip lc, and further to the outside of the second main surface of the wiring board 2 through the conductor in the through hole TH1. It is electrically connected to the connection terminal CA!
  • wiring paths (external terminals 4ai, 4gi and wiring L3i) connected to all external connection terminals CA for IC chip 3 may be formed in SFM4.
  • a wiring path connected to some external connection terminals CA may be formed.
  • the wiring paths for other external connection terminals CA are provided on the card chip lc as described in the sixth embodiment. It may be provided on the wiring board 2.
  • the configuration other than the above is the same as that described in the eighth and ninth embodiments.
  • the wiring length from the IC chip 3 to the external connection terminal CA can be shortened (the length of the wiring L3i can be shortened and the length of the wire W1 can also be shortened). And parasitic capacitance can be reduced, and the operating performance and reliability of IC chip 3 can be secured. Further, compared to the sixth embodiment, the routing of the wiring path for the IC chip 3 can be facilitated.
  • the power described in the case where the invention made mainly by the present inventor is applied to the SIM card which is the field of use behind the invention, is not limited to this, and can be applied in various ways. It can also be applied to other IC cards.
  • the semiconductor device of the present invention can be applied to the manufacturing industry of semiconductor devices used for card-type information media.

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Abstract

　ＩＣカードチップ１ｃは、ＩＣカード機能と、メモリカード機能とを具備している。このＩＣカードチップ１ｃのメモリカード機能部分を具備するセミフィニッシュドモジュール（ＳＦＭ）４を用意する。このＳＦＭ４は、配線基板４ｃとその第１主面上に実装された２つの半導体チップ４ｄ，４ｅと、これらを封止する樹脂封止体４ｆとを有している。半導体チップ４ｄには、メモリ回路が形成され、半導体チップ４ｅには、上記メモリ回路Ｍの動作を制御するインタフェースコントローラ回路が形成されている。ＳＦＭ４の上面の一部には、複数の外部端子４ａがＳＦＭ４の外部に露出された状態で配置されている。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、半導体装置技術に関し、特に、 ICカード等のようなカード型情報媒体に 用いる半導体装置に適用して有効な技術に関するものである。
背景技術
[0002] ICカードやメモリカード等のようなカード型情報媒体は、小型で薄く軽量なため、携 帯性、可搬性および利便性に優れ、様々な分野での普及が進められている。
[0003] ICカードは、キャッシュカードサイズのプラスチック製薄板に ICチップを埋め込み、 情報を記録可能にしたカード型情報媒体である。 ICカードは、認証性および耐タン パー性に優れる等の理由から、例えばクレジットカード、キャッシュカード、 ETC (Elec tronic Toll Collection system)システム用カード、定期券、携帯電話用カードまたは 認証カード等、金融、交通、通信、流通および認証等の高いセキュリティ性が要求さ れる分野での普及が進んでいる。このような ICカードについては、例えば特開 2001 — 357376号公報（特許文献 1)の図 9には、枠カードの開口部にブリッジを設けて SI M (Subscriber Identify Module)型カードを固定した構成が開示されている。
[0004] 一方、上記メモリカードは、記憶媒体としてフラッシュメモリを採用するカード型情報 媒体である。メモリカードは、 ICカードよりも小型で、しかも大容量の情報を高速で書 き込みおよび読み出しすることが容易であるために、例えばデジタルカメラ、ノート型 パーソナルコンピュータ、携帯型音楽プレーヤー、携帯電話等のような可搬性が要 求される携帯型情報機器の記録メディアとして普及して 、る。代表的なメモリカード規 格には、 SD (Secure Digital)メモリカード（SDカード協会で規格ィ匕された規格がある） 、 miniSD、 MMC (Multi Media Card, Infine on TechnologiesAGの登録商標で ある）、 RS— MMC (Reduced Size MMC)等がある。このようなメモリカードについて は、例えば国際特許公開番号 WO 02/099742 A1 (特許文献 2)に記載があり、 セキュリティ性の向上を目的として、フラッシュメモリチップと、セキュリティ処理を実行 可能な ICカードチップと、これらチップの回路動作を制御するコントローラチップとを 備えるメモリカードの構成が開示されている。
特許文献 1：特開 2001— 357376号公報（図 9等）
特許文献 2 :国際特許公開番号 WO 02/099742 A1
発明の開示
発明が解決しょうとする課題
[0005] ところで、本発明者は、 ICカードの機能とメモリカードの機能とを融合することで、 IC カードの機能の向上を図ることを検討した。その結果、 ICカードの機能とメモリカード の機能とを有する機能および信頼性の高いカード型情報媒体を如何にして効率良く 提供するかが重要な課題であることを見出した。
[0006] 本発明の目的は、 ICカードの機能とメモリカードの機能とを有する機能および信頼 性の高いカード型情報媒体を効率良く提供することのできる技術を提案することにあ る。
[0007] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0008] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0009] 本発明は、カード型情報媒体のメモリカードの機能を持つ半導体装置において、配 線基板と、前記配線基板の主面に実装されたメモリカード機能を持つ半導体チップと 、前記半導体チップを封止する榭脂封止体とを備え、前記配線基板の主面の一部に は前記半導体チップと電気的に接続される複数の端子が配置されており、前記複数 の端子の少なくとも 1つの端子の一部は前記榭脂封止体の外に露出されているもの である。
発明の効果
[0010] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0011] すなわち、 ICカードの機能とメモリカードの機能とを有する機能および信頼性の高 V、カード型情報媒体を効率良く提供することができる。
図面の簡単な説明
[図 1]本発明の一実施の形態である半導体装置を有する ICカードの第 1主面の全体 平面図である。
[図 2]図 1の ICカードの第 1主面の反対面の第 2主面の全体平面図である。
[図 3]図 1および図 2の ICカードの側面図である。
[図 4]ICカードチップの第 2主面の全体平面図である。
[図 5]図 4の ICカードチップの内部を第 1主面側力も透力して見た全体平面図である
[図 6]図 5の XI— XI線の断面図である。
[図 7]ICカードチップの配線接続の説明図である。
[図 8]ICカードチップの配線基板の第 1主面の全体平面図である。
[図 9]ICカードチップの榭脂封止体の形成状態の変形例を示す ICカードチップの第
1主面の全体平面図である。
[図 10]図 9の ICカードチップの側面図である。
[図 11]ICカードチップの榭脂封止体の形成状態の変形例を示す ICカードチップの 第 1主面の全体平面図である。
[図 12]図 11の ICカードチップの側面図である。
[図 13]図 11の ICカードチップを曲げて 、る様子を示す説明図である。
[図 14]ICカードチップの榭脂封止体の形成状態の変形例を示す ICカードチップの 第 1主面の全体平面図である。
[図 15]ICカードチップ内の ICチップに形成された ICカードマイコン回路の一例の説 明図である。
[図 16]ICカードチップ内の半導体装置に形成されたインタフェースコントローラ回路 の一例の説明図である。
[図 17]本発明の一実施の形態である半導体装置を有する ICカードチップの製造ェ 程中における配線基板形成用のテープの第 1主面側の要部拡大平面図である。
[図 18]図 17に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 19]図 18に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 20]図 19に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 21]図 20に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
圆 22]本発明の一実施の形態である半導体装置の全体斜視図である。
圆 23]図 22の半導体装置を上面力も見た平面図である。
圆 24]図 22の半導体装置を裏面力も見た平面図である。
圆 25]図 22の半導体装置の内部を上面側から透力して見た全体平面図である。
[図 26]図 25の X2— X2線の断面図である。
[図 27]図 25の半導体装置の要部拡大平面図である。
[図 28]図 27の X3—X3破線の断面図である。
圆 29]図 22の半導体装置の外部端子の平面図である。
[図 30]図 22の半導体装置における中継配線を用いた半導体チップ間のワイヤ接続 の一例を示す斜視図である。
圆 31]図 22の半導体装置の半導体チップのワイヤ接続の他の例を示す斜視図であ る。
[図 32]図 31の半導体装置の半導体チップのワイヤ接続例の側面図である。
[図 33]ボンディングワイヤによるダメージの緩和対策の一例を示す半導体チップの要 部断面図である。
[図 34]ボンディングワイヤによるダメージの緩和対策の他の例を示す半導体チップの 要部断面図である。
[図 35]図 27の半導体装置の半導体チップのワイヤ接続のさらに他の例を示す斜視 図である。
[図 36]図 35の半導体装置の半導体チップのワイヤ接続例の側面図である。
圆 37]図 22の半導体装置の製造工程中の配線基板母体の第 1主面側の全体平面 図である。
圆 38]図 37に続く半導体装置の製造工程中の配線基板母体の第 1主面側の全体平 面図である。
圆 39]図 38に続く半導体装置の製造工程中の配線基板母体の断面図である。 圆 40]図 39に続く半導体装置の製造工程中の配線基板母体の断面図である。
[図 41]図 40の段階の半導体装置の製造工程中の配線基板母体の要部拡大断面図 である。
圆 42]図 41に続く半導体装置の製造工程である封止榭脂注入工程時における封止 榭脂を流し込む方向と金型のキヤビティ内の空気が外部に抜ける方向を示した配線 基板母体の第 1主面の全体平面図である。
[図 43]図 42の変形例を示す配線基板母体の第 1主面の全体平面図である。
圆 44]図 41および図 42に続く半導体装置の製造工程中の配線基板母体の断面図 である。
圆 45]図 44に続く半導体装置の製造工程中の配線基板母体の断面図である。
[図 46]図 45に続く半導体装置の製造工程中の配線基板母体の断面図である。 圆 47]本発明の他の実施の形態である半導体装置を有する ICカードチップの第 2主 面の全体平面図である。
[図 48]図 47の ICカードチップの内部を第 1主面側力も透力して見た全体平面図であ る。
[図 49]図 48の X4— X4線の断面図である。
圆 50]本発明の他の実施の形態である半導体装置を有する ICカードチップの第 2主 面の全体平面図である。
[図 51]図 50の X5— X5線の断面図である。
圆 52]本発明の他の実施の形態である半導体装置を有する ICカードチップの内部を 第 1主面側から透力して見た全体平面図である。
[図 53]図 52の X6— X6線の断面図である。
[図 54]ICカードチップの厚さの説明図である。
[図 55]図 52の ICカードチップの厚さの説明図である。 圆 56]本発明の他の実施の形態である半導体装置の全体斜視図である。
[図 57]図 56の半導体装置を上面から見た平面図である。
圆 58]図 56の半導体装置を裏面力も見た平面図である。
[図 59]図 56の半導体装置の内部を上面側から透力して見た全体平面図である。
[図 60]図 59の半導体チップを取り除いた状態で図 59の半導体装置の内部を上面側 力 透力して見た全体平面図である。
[図 61]図 59の半導体装置の要部拡大平面図である。
[図 62]図 61の X7—X7破線の断面図である。
圆 63]本発明の他の実施の形態である半導体装置を有する ICカードチップの内部を 第 1主面側から透力して見た全体平面図である。
[図 64]図 63の ICカードチップの配線基板の第 1主面における ICチップ用の配線の 経路を示す全体平面図である。
[図 65]本発明の他の実施の形態である半導体装置を有する ICカードチップの内部を 第 1主面側から透力して見た全体平面図である。
[図 66]図 65の半導体装置の全体平面図である。
圆 67]本発明の他の実施の形態である半導体装置の全体斜視図である。
[図 68]図 67の半導体装置の裏面の一例の全体平面図である。
[図 69]図 67の半導体装置の裏面の他の例の全体平面図である。
[図 70]図 67の半導体装置の内部を上面側から透力して見た一例の全体平面図であ る。
[図 71]図 70の半導体装置の要部拡大平面図である。
[図 72]図 71の X8—X8破線の断面図である。
[図 73]図 67の半導体装置の内部を上面側から透力して見た他の例の全体平面図で ある。
[図 74]図 73の半導体装置の要部拡大平面図である。
[図 75]図 74の X9—X9破線の断面図である。
[図 76]図 67の半導体装置を有する ICカードチップの内部を第 1主面側力も透力して 見た全体平面図である。 [図 77]図 76の X10—X10線の断面図である。
[図 78]図 67の半導体装置の実装状態の一例の断面図である。
[図 79]図 67の半導体装置の実装状態の他の例の断面図である。
[図 80]図 67の半導体装置の実装状態のさらに他の例の断面図である。
[図 81]本発明の他の実施の形態である半導体装置を有する ICカードチップの内部を 第 1主面側から透力して見た全体平面図である。
[図 82]図 81の XI I— XI I線の断面図である。
[図 83]図 81および図 82の ICカードチップの配線基板の第 2主面にソルダーレジスト を設けた場合における図 81の XI I— XI I線の断面図である。
[図 84]本発明の他の実施の形態である半導体装置を有する ICカードチップの製造 工程中における配線基板形成用のテープの第 1主面側の要部拡大平面図である。
[図 85]図 84に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 86]図 85に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 87]図 86に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 88]図 87に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 89]図 88に続く ICカードチップの製造工程中における配線基板形成用のテープ の第 1主面側の要部拡大平面図である。
[図 90]実装前の半導体装置の断面図である。
[図 91]実装後の半導体装置の断面図である。
[図 92]本発明の他の実施の形態である半導体装置を有する ICカードチップの内部を 第 1主面側から透力して見た全体平面図である。
[図 93]図 92の半導体装置の全体平面図である。
発明を実施するための最良の形態
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。また、以下の実施の形態において、要素の数等 (個数、数値、量、範 囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数 に限定される場合等を除き、その特定の数に限定されるものではなぐ特定の数以上 でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステツ プ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる 場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実 施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示し た場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその 形状等に近似または類似するもの等を含むものとする。このことは、上記数値および 範囲についても同様である。また、本実施の形態を説明するための全図において同 一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り 省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明 する。
[0014] (実施の形態 1)
図 1は本実施の形態 1の半導体装置を有する IC (Integrated Circuit)カード 1の第 1 主面の全体平面図、図 2は図 1の ICカード 1の第 1主面の反対面の第 2主面の全体 平面図、図 3は図 1および図 2の ICカード 1の側面図を示している。なお、符号 Xは第 1方向（ICカード 1の長手方向）を示し、符号 Yは第 1方向に直交する第 2方向（IC力 ード 1の幅方向）を示している。
[0015] ICカード 1は、例えば SIM (Subscriber Identity Module)カードまたは UIM (User Id entity Module)カードと称する加入者識別モジュール (カード型情報媒体)である。 IC カード 1の外形は、例えば長方形状に形成されており、その外形寸法は、例えば 85. 6mm X 54mm X 0. 76mm程度である。
[0016] この ICカード 1の外形を形成する枠体部 laは、例えばポリ塩ィ匕ビュル (PVC)、ポリ カーボネート、ポリオレフイン（ポリプロピレン等）、ポリエチレンテレフタレート（poly eth ylene terephthalate: PET)、ポリエチレンテレフタレート'グリコール（PET— G)また は ABS (アクリル-トリル ·ブタジエン 'スチレン榭脂）等のようなプラスチックにより形 成されている。
[0017] この ICカード 1の枠体部 laの中央力も角部側に離れた位置には、第 1主面および 第 2主面間を貫通する開口部 lbが形成されており、その開口部 lbには、 ICカードチ ップ (ICカード本体） lcが支持部 Idにより枠体部 laに接合され支えられた状態で収 まり良く嵌め込まれている。
[0018] この ICカードチップ (以下、カードチップと 、う） lcは、セキュリティ処理を実行可能 な、いわゆる ICカードとしての機能と、 ICカードよりも大容量で高い機能を持つ、いわ ゆるメモリカードとしての機能とを合わせ持つ機能性の高い加入者識別モジュールで ある。すなわち、カードチップ lcは、例えば電話番号や電話帳のような情報が記憶さ れた携帯電話用カードとして使用できる。また、カードチップ lcは、例えばクレジット カード、キャッシュカード、 ETC (Electronic Toll Collection system)システム用カード 、定期券または認証カード等、金融、交通、通信、流通および認証等のように、高い セキュリティ性が要求される様々な分野で使用できる。その上、カードチップ lcは、デ ジタルカメラ、ノート型パーソナルコンピュータ、携帯型音楽プレーヤー、携帯電話等 のような可搬性が要求される携帯型情報機器の記録メディアとしても使用可能な構成 になっている。
[0019] カードチップ lcの外形は、 SIMカードや UIMカードの外形規格に準拠して、例え ば略長方状に形成されており、その前面側の一方の角部はインデックス用に大きく面 取されている。カードチップ lcの外形寸法は、例えば 21. 4mm X 12. 3mm X 0. 7 6mm程度である。カードチップ lcの第 2主面には、 ICカード機能用の ISO準拠の 8 個の外部接続端子 CAと、それ以外のメモリカード機能用の複数の外部接続端子 CB とが露出された状態で配置されている。 ICカード機能用の外部接続端子 CAのうちの 外部接続端子 CA1は、高電位側の回路電圧 (Vcc)供給用端子、外部接続端子 CA 2は、リセット信号端子、外部接続端子 CA3は、クロック信号端子、外部接続端子 CA 4は、将来利用可能なリザーブ端子である。また、外部接続端子 CA5は、基準電位（ GND)供給用端子、外部接続端子 CA6は、プログラム (書き込み)供給用端子、外 部接続端子 CA7は、データ入出力信号 IZO端子、外部接続端子 CA8は、将来利 用可能なリザーブ端子である。なお、カードチップ lcはカッターナイフ等のような簡単 な切断工具や人手によって支持部 Idを切断することで切り出せるようになって!/、る。
[0020] 次に、図 4は上記カードチップ lcの第 2主面の全体平面図、図 5は図 4のカードチッ プ lcの内部を第 1主面側力も透力して見た全体平面図、図 6は図 5の XI— XI線の 断面図、図 7はカードチップ lcの配線接続の説明図、図 8はカードチップ lcの配線 基板 2の第 1主面の全体平面図をそれぞれ示している。
[0021] カードチップ lcの配線基板 2は、例えば多層（2層）配線構成を有するテープ基板 またはプリント配線基板等力 なり、その厚さ方向に沿って互いに反対側になる第 1 主面と第 2主面とを有している。配線基板 2の絶縁基材 2aは、例えばガラスエポキシ 榭脂またはポリイミド榭脂により形成されている。また、配線基板 2の配線 LI, L2、ダ ィパッド DPおよび上記外部接続端子 CA, CBは、例えば銅 (Cu)力 なり、その露出 表面には、例えばニッケル (Ni)下地メツキおよび金 (Au)メツキが施されている。また 、配線基板 2の第 1主面上には、ソルダレジスト SR1が配線 LI, L2を覆うように形成 されている。ソルダレジスト SR1の一部には、配線 LI, L2の一部が露出される開口 部が形成されており、その開口部から露出する配線 LI, L2部分が電極 (接続領域） になっている。この配線基板 2の第 1主面の配線 LI, L2と第 2主面の外部接続端子 CA, CBとは、絶縁基材 2aの第 1、第 2主面間を貫通するスルーホール TH1内の導 体部（例えば銅）を通じて電気的に接続されて ヽる。
[0022] このような配線基板 2の第 1主面には、 ICチップ 3と、セミフィニッシュドモジュール（S emi Finished Module :以下、 SFMという） 4とが実装されている。
[0023] ICチップ 3は、例えばシリコン (Si)単結晶を基板とする半導体チップ力もなり、その 主面を上に向けた状態で上記ダイパッド DP上に実装されている。 ICチップ 3は、上 記外部接続端子 CAが配置された端部側寄りに配置されて ヽる。この ICチップ 3は、 この ICチップ 3の主面には、例えば ICカードマイコン回路が形成されている。この IC カードマイコン回路は、セキュリティコントローラとしての機能を有する回路であり、例 えば電子決済サービスなどに利用可能な ISOZIEC 15408の評価 ·認証機関による 認証済み機能を実現して 、る。この ICチップ 3の主面の複数のボンディングパッド（ 外部端子、以下、ノッドという）は、ボンディングワイヤ（以下、ワイヤという） W1を通じ て配線基板 2の第 1主面の配線 LIの上記電極に電気的に接続されている。ワイヤ W 1は、例えば金 (Au)等により形成されている。ワイヤ W1の第 1ボンディングは、 ICチ ップ 3のパッド側で行われ、第 2ボンディングは、配線基板 2の電極側で行われている 。下地に与える衝撃が大きな第 2ボンディングを配線基板 2側で行うことにより、 ICチ ップ 3のワイヤ W1による損傷を防止することができるので、カードチップ 1Cの歩留ま りや信頼性を向上させることができる。
[0024] 上記 SFM4は、メモリカード回路が形成されたモジュールである。 SFM4の上面の 一部には、複数の外部端子 4aが SFM4の外部に露出された状態で配置されている 。 SFM4は、上記複数の外部端子 4aを上に向けた状態で、接着剤 5によって配線基 板 2の第 1主面上に固定されている。 SFM4は、上記外部接続端子 CBの配置領域 側、すなわち、配線基板 2のインデックス用の大きな面取部が形成された端部側寄り に配置されている。また、 SFM4は、上記複数の外部端子 4aの配置領域が ICチップ 3の配置側を向くように配置されている。この SFM4の上記複数の外部端子 4aは、ヮ ィャ W2を通じて配線基板 2の第 1主面の配線 L2の上記電極に電気的に接続されて いる。ワイヤ W2の第 1ボンディングは、配線基板 2の電極側で行われ、第 2ボンディン グは、 SFM4の外部端子 4a側で行われている（リバースボンディング)。図 7に示すよ うに、ワイヤ W2の第 1ボンディングを SFM4の外部端子 4aで行い、第 2ボンディング を配線基板 2の電極で行うこともできる力 SFM4の外部端子 4aと配線基板 2の電極 との距離が近いので、破線 Aで示すように、ワイヤ W2が SFM5の一部に接触し（エリ アタッチ）、配線断線不良や配線短絡不良等が生じる場合がある。これに対して、ワイ ャ W2の第 1ボンディングを配線基板 2の電極側で行!、、第 2ボンディングを SFM4の 外部端子 4a側で行う場合、ワイヤ W2のループを SFM4から遠ざ力るように形成でき るので、 SFM4の外部端子 4aと配線基板 2の電極との距離が近くても、エリアタッチ を生じることなくワイヤボンディングできる。また、ワイヤ W2の第 2ボンディングは第 1 ボンディングに比べると下地に与える衝撃が大きいが、 SFM4の外部端子 4aは ICチ ップ 3のパッドに比べると衝撃に強!、ので特に問題にならな!/、。なお、 SFM4の詳細 な説明は後述する。
[0025] ここで、カードチップ lcは、その第 1、第 2主面に対して交差する方向に曲げながら 外部処理装置のソケットに挿入したり、そのソケットから抜き出したりする場合がある。 その場合に、配線基板 2の第 1主面の中央に、 ICカード機能とメモリカード機能とを 持つモジュールまたは半導体チップを配置してしまうとカードチップ lcの曲げに対し て不利になる。これに対して、本実施の形態 1では、 ICカード機能用の ICチップ 3と、 メモリカード機能用の SFM4とに分けて配置することにより、 ICチップ 3と、 SFM4との 間に曲げに対して有利な領域を確保することができる。
[0026] 上記 ICチップ 3、ワイヤ W1および電極等は、例えばエポキシ系のポッティング榭脂 や紫外線 (UV)硬化榭脂等のような榭脂封止体 6により封止されている。これにより、 ICチップ 3及びワイヤ W1を含む接続部での信頼性を確保できる。また、本実施の形 態 1では、その榭脂封止体 6の一部により、上記 SFM4の外部端子 4a、ワイヤ W2お よび電極等も封止されている。これにより、 SFM4のワイヤ W2を含む接続部分での 信頼性を向上させることができるとともに、 SFM4の固定状態を強化させることもでき る。図 9は榭脂封止体 6の形成状態の変形例を示すカードチップ lcの第 1主面の全 体平面図、図 10は図 9のカードチップ lcの側面図をそれぞれ示している。この図 9お よび図 10に示すように、 SFM4の全周の側面下部に榭脂封止体 6を設けても良い。 これにより、 SFM4の固定状態をさらに強化させることができる。
[0027] また、上記のようにカードチップ lcを曲げる場合があることを考慮すると、榭脂封止 体 6は、例えばシリコーンゲル等のように機械的な力に対して弾性能力の高 、プラス チック材料により形成することが好ましい。これにより、カードチップ lcを曲げたときに 榭脂封止体 6に割れや亀裂が生じるのを抑制または防止できる。また、カードチップ lcの曲げを考慮して、図 6および図 8に示すように、 ICチップ 3と SFM4との間の榭脂 封止体 6部分を平面的にも断面的にも他の部分よりも窪ませても良い。図 11は脂封 止体 6の形成状態の変形例を示すカードチップ lcの第 1主面の全体平面図、図 12 は図 11のカードチップ lcの側面図、図 13は図 11のカードチップ lcを曲げている様 子を示している。この図 11および図 12に示すように、榭脂封止体 6を ICチップ 3と SF M4とで完全に分離しても良い。これにより、図 11の破線で示すように、 ICチップ 3と SFM4との間に曲げに有利な領域 Bを確保できるので、図 13に示すようなカードチッ プ lcの曲げに対して有利な構造にすることができる。また、図 14は榭脂封止体 6の 形成状態の変形例を示すカードチップ lcの第 1主面の全体平面図を示して 、る。榭 脂封止体 6を ICチップ 3側と SFM4側とで完全に分離するために、図 14に示すように 、 SFM4の配置を、図 8等で示したものに対して 180度反転させても良い。すなわち 、 SFM4は、その複数の外部端子 4aが、配線基板 2のインデックス用の大きな面取 部が形成された端部側を向くように配置されている。これにより、榭脂封止体 6を ICチ ップ 3側と SFM4側とで完全に分離することができ、図 14の破線で示すように、 ICチ ップ 3と SFM4との間に曲げに有利な領域 Bを確保できるので、カードチップ lcの曲 げに対して有利な構造にすることができる。ここで、榭脂封止体 6を ICチップ 3側と SF M4側とで完全に分離した場合、例えば ICチップ 3側の榭脂封止体 6は耐腐食性等 のような信頼性の確保を目的とした材料で形成され、 SFM4側の榭脂封止体 6は SF M4の接着強度の確保を目的とした材料で形成する等、 ICチップ 3側の榭脂封止体 6と、 SFM4側の榭脂封止体 6とをそれぞれ材料や成分を変えるようにしても良 、。
[0028] このような配線基板 2の第 1主面側には、図 6および図 13に示すように、上記 ICチッ プ 3および SFM4等を覆うようにキャップ 7が被さっている。キャップ 7は、上記 ICカー ド 1の枠体部 la等と同一の材料により形成されている。キャップ 7と配線基板 2とはそ れらの間に充填された接着剤 8によりしっカゝりと接合されている。
[0029] 次に、図 15は、上記 ICチップ 3に形成された ICカードマイコン回路の一例を示して いる。 ICカードマイコン回路 10は、 CPU (Central Processing Unit) 10a、ワーク RA M (Random Access Memory)としての RAM 10b、タイマ 10c、 EEPROM (Electricall y Erasable Programmable Read Only Memory) 10d、コプロセッサユニット 10e、マスク ROM10f、システムコントロールロジック 10g、入出力ポート（IZOポート） 10h、デー タバス 10i、アドレスバス 10jおよびその他の演算回路等のような集積回路を有してい る。
[0030] 上記マスク ROMlOfは CPUlOaの動作プログラム（暗号化プログラム、復号プログ ラム、インタフェース制御プログラム等）およびデータを格納するのに利用される。上 記 RAMlObは CPUlOaのワーク領域またはデータの一時記憶領域とされ、例えば SRAM若しくは DRAMからなる。 I/Oポート 10hに ICカードコマンドが供給されると 、システムコントロールロジック 10gがこれをデコードし、当該コマンドの実行に必要な 処理プログラムを CPUlOaに実行させる。すなわち、 CPUlOaは、システムコントロー ルロジック 10gから指示されるアドレスでマスク ROMlOfをアクセスして命令をフェツ チし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチや データ演算を行う。上記コプロセッサユニット 10eは CPUlOaの制御に従って RSAや 楕円曲線暗号演算における剰余演算処理などを行う。
[0031] IZOポート 10hは 1ビットの入出力端子 IZOを有し、データの入出力と外部割り込 み信号の入力に兼用される。 ΙΖΟポート 10hはデータバス 10iに結合され、データバ ス 10iには前記 CPU10a、 RAM10b、タイマ 10c、 EEPROMlOdおよびコプロセッ サユニット 10e等が電気的に接続される。
[0032] システムコントロールロジック 10gは ICカードマイコン回路 10の動作モードの制御お よび割り込み制御を行 、、更に暗号鍵の生成に利用する乱数発生ロジック等を有す る。 ICカードマイコン回路 10はリセット信号 ZRESによってリセット動作が指示される と、内部が初期化され、 CPUlOaは EEPROMlOdのプログラムの先頭番地から命 令実行を開始する。 ICカードマイコン回路 10はクロック信号 CLKに同期して動作す る。
[0033] 上記 EEPROMlOdは、電気的に消去処理及び書込み処理が可能にされ、個人を 特定するために用いられる ID (Identification)情報や認証証明書などのデータを格納 する領域として用いられる。 EEPRPMlOdに代えてフラッシュメモリあるいは強誘電 体メモリなどを採用しても良い。 ICカードマイコン回路 10は外部とのインタフェースに 外部端子を用いる接触インタフェースをサポートする。
[0034] 一方、上記 SFM4は、例えばインタフェースコントローラ回路を有している。インタフ エースコントローラ回路は、外部からの指示に従った制御態様、あるいは内部であら 力じめ決定された設定に従って外部インタフェース動作とメモリインタフェース動作を 制御する機能を有している。 SFM4が有するインタフェース制御態様は、例えば MM C (Multi Media Card, Infine on TechnologiesAGの登録商標である。 RS— MM C (Reduced Size MMC)を含む）態様とされる。インタフェースコントローラ回路の機能 は、外部接続端子 CBを介して外部とやりとりするコマンドやバスの状態に応ずるメモ リカードインタフェース制御態様の認識、認識したメモリカードインタフェース制御態 様に応ずるバス幅の切替え、認識したメモリカードインタフェース制御態様に応ずる データフォーマット変換、パワーオンリセット機能、上記 ICチップ 3内の ICカードマイ コン回路 10とのインタフェース制御、 SFM内の半導体チップ内のメモリ回路とのイン タフエース制御、及び電源電圧変換等とされる。
[0035] 図 16は上記インタフェースコントローラ回路 11の一例を示している。なお、図 16中 のメモリ回路 Mは、上記 SFM4内の半導体チップに形成されたメモリ回路を示してい る。
[0036] インタフェースコントローラ回路 11は、ホストインタフェース回路 l la、マイクロコンビ ユータ l lb、フラッシュコントローラ 11cゝバッファコントローラ l ld、ノ ッファメモリ l ie および ICカード用インタフェース回路 1 Ifを有して!/、る。ノ ッファメモリ 1 leは DRAM (Dynamic RAM)または SRAM (Static RAM)等から成る。 ICカード用インタフェース 回路 1 Ifには ICカードマイコン回路 10が電気的に接続される。マイクロコンピュータ 1 lbは CPU (中央処理装置） l lbl、 CPUl lblの動作プログラムを保有するプロダラ ムメモリ（PGM) l lb2および CPUl lblのワーク領域に利用されるワークメモリ（WR AM) l lb3等を有している。前記 SD (Secure Digital)カード（SDカード協会で規格 化された規格がある）、 MMC (RS— MMCを含む）、 HSMMC (High Speed Multi M edia Card)インタフェース制御態様の制御プログラムはプログラムメモリ l lb2に保有 されている。
[0037] ホストインタフェース回路 11aは、メモリカードイニシャライズコマンドの発行等を検 出すると、割込みによってマイクロコンピュータ l ibに対応するインタフェース制御態 様の制御プログラムを実行可能にする。マイクロコンピュータ l ibはその制御プロダラ ムを実行する事によってホストインタフェース回路 11aによる外部インタフェース動作 を制御し、フラッシュコントローラ 11cによるメモリ回路 Mに対するアクセス（書き込み、 消去および読み出し動作）とデータ管理を制御し、ノ ッファコントローラ l idによるメモ リカード固有のデータフォーマットとメモリに対する共通のデータフォーマットとの間の フォーマット変換を制御する。ノ ッファメモリ l ieには、メモリ回路 M力 読み出された データまたはメモリ回路 Mに書き込まれるデータが一時的に保持される。フラッシュコ ントローラ 11cはメモリ回路 Mをハードディスク互換のファイルメモリとして動作させ、 データをセクタ単位で管理する。なお、フラッシュコントローラ 11cは図示を省略する ECC回路を備え、メモリ回路 Mへのデータ格納に際して ECCコードを付加し、読み 出しデータに対して ECCコードによる選れエラー検出'訂正処理を行う。
[0038] 次に、上記枠体部 laを持たないカードチップ lc単体の製造方法の一例を図 17〜 図 21により説明する。なお、図 17〜図 21はカードチップ lcの製造工程中における 配線基板形成用のテープ 15の第 1主面側の要部拡大平面図を示している。
[0039] 図 17に示すテープ 15は、例えばポリイミド榭脂等により形成された可撓性を有する 平面帯状の薄 、絶縁材 15aをベースとして形成されており、厚さ方向に沿って互!ヽ に反対側になる第 1主面と第 2主面とを有している。テープ 15には、その延在方向に 沿って複数の上記カードチップ lcの形成領域 (破線）が配置されている。テープ 15 の第 1主面において各カードチップ lcの形成領域には、上記配線 LI, L2が配置さ れている。テープ 15の第 2主面において各カードチップ lcの形成領域には、図 4で 示したような外部接続端子 CA, CBが配置されている。また、テープ 15の両長辺の 近傍には、テープ 15の延在方向に沿って複数のテープ送り孔 15bが規則的に並ん で配置されている。
[0040] まず、図 18に示すように、テープ 15の第 1主面上に接着剤 5を塗布した後、図 19 に示すように、テープ 15の第 1主面上に接着剤 5を介して SFM4を接着する。また、 テープ 15の第 1主面上に ICチップ 3を接着する。接着剤 5は ICチップ 3の接着に用 いるものを使用しても良い。続いて、図 20に示すように、 ICチップ 3のパッドとテープ 15上の電極とをワイヤ W1により接続し、 SFM4の外部端子 4aとテープ 15上の電極 とをワイヤ W2により接続する。その後、図 21に示すように、テープ 15の第 1主面上に 、ポッティング榭脂を塗布することにより、 ICチップ 3および SFM4の一部を榭脂封止 体 6により封止する。その後、テープ 15から個々のカードチップ lc部分を切り出し、キ ヤップ 7を被せることでカードチップ lcを製造する。このように本実施の形態 1では、 予め用意された SFM4をテープ 15に実装するだけで良いので、 ICカードの機能とメ モリカードの機能との両方の機能を具備する機能および信頼性の高いカードチップ 1 cを効率良く提供することができる。なお、各工程は、テープ 15を送りながら各ステー ジで行う。 [0041] 次に、上記 SFM4の構成の一例を説明する。
[0042] 図 22は SFM4の全体斜視図、図 23は図 22の SFM4を上面から見た平面図、図 2 4は図 22の SFM4を裏面から見た平面図をそれぞれ示している。
[0043] SFM4は、上記メモリカード機能を 1つにまとめて構成されたモジュールである。こ の状態でメモリカードとしての電気的特性および機能試験が済んで 、る。 SFM4の 外形寸法は、例えば 10mm X 14mm X 0. 50 (MAX) mm程度である。 SFM4の上 面側において SFM4の長手方向の一端部は階段状に欠けており、その部分に複数 (ここでは、例えば 7個）の外部端子 4aが外部に露出された状態で SFM4の幅方向 に沿って並んで配置されて 、る。
[0044] 外部端子 4aのうちの外部端子 4alは、将来利用可能なリザーブ端子、外部端子 4a 2は、コマンド (CMD)端子、外部端子 4a3は、第 1低電位側の回路電圧 (Vssl)供 給用端子、外部端子 4a4は、高電位側の回路電圧 (Vdd)供給用端子である。また、 外部端子 4a5は、クロック信号端子、外部端子 4a6は、第 2低電位側の回路電圧 (Vs s2)供給用端子、外部端子 4a7は、データ入出力信号 IZO端子である。
[0045] 一方、 SFM4の裏面側にぉ 、て、上記外部端子 4aの裏側に当たる位置には、複 数 (ここでは、外部端子 4aに合わせて 7個）のテスト端子 4bが外部に露出された状態 で SFM4の幅方向に沿って並んで配置されて!、る。
[0046] 次に、図 25は上記 SFM4の内部を上面側力 透かして見た全体平面図、図 26は 図 25の X2— X2線の断面図をそれぞれ示して!/、る。
[0047] SFM4は、配線基板 4cと、これに実装された半導体チップ (第 1半導体チップ) 4dと 、その上に積層された半導体チップ (第 2半導体チップ) 4eと、これら半導体チップ 4d , 4e等を封止する榭脂封止体 4fとを有している。
[0048] SFM4の配線基板 4cは、例えば多層（2層）配線構成を有するプリント配線基板等 力 なり、その厚さ方向に沿って互いに反対側になる第 1主面と第 2主面とを有してい る。配線基板 4cの絶縁基材 4c 1は、例えばガラスエポキシ榭脂により形成されている 。絶縁基材 4clの材料は、これに限定されるものではなく種々変更可能であり、例え ば BTレジンまたはァラミド不織布材等を用いても良 、。
[0049] また、配線基板 4cの絶縁基材 4clの第 1主面には、上記外部端子 4a、配線 L3、お よび中継配線 L4が配置されている。また、配線基板 4cの絶縁基材 4c 1の第 2主面に は、上記テスト端子 4bおよび配線 L5が配置されている。これら外部端子 4a、テスト端 子 4b、配線 L3, L5および中継配線 L4は、例えば銅（Cu)力 なり、その表面一部に は、例えばニッケル (Ni)下地メツキおよび金 (Au)メツキが施されている。外部端子 4 aと配線 L3とは一体的にパターユングされている。この配線 L3の一部は榭脂封止体 4f内に配置されている（ここでは配線 L3のうち榭脂封止体 4fの外部の部分を外部端 子 4aとしている）。中継配線 L4は孤立パターンで全体が榭脂封止体 4fに内包されて いる。また、テスト端子 4bと配線 L5とは一体的にパターユングされている。
[0050] 相対的にサイズの大きな上記半導体チップ 4dは、例えばシリコン (Si)単結晶等か らなる半導体基板を有しており、その主面には、例えば電気的にデータの消去及び 書き込み可能なフラッシュメモリ等のような不揮発性のメモリ回路 M (図 16参照）が形 成されている。半導体チップ 4dの記憶容量は、他の半導体チップ 4eのメモリ部に比 ベて最も大容量とされている。半導体チップ 4dの主面のパッド P1は、例えば金 (Au) 等により形成されているワイヤ W3を通じて上記外部端子 4aや中継配線 L4に電気的 に接続されている。上記半導体チップ 4dのメモリ回路 Mを構成する複数個のメモリセ ルは、例えばメモリセルのフローティングゲート等に電子が注入されると閾値電圧が 上昇し、また、フローティングゲート等力も電子を引き抜くと閾値電圧が低下するよう になっている。メモリセルは、データ読み出しのためのワード線電圧に対する閾値電 圧の高低に応じた情報を記憶することになる。特に制限されないが、例えばメモリセ ルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態とする。
[0051] 半導体チップ 4d上の相対的にサイズの小さな上記半導体チップ 4eは、例えばシリ コン (Si)単結晶等からなる半導体基板を有しており、その主面には、上記インタフエ ースコントローラ回路 11が形成されている。上記半導体チップ 4dのメモリ回路 Mの動 作は、この半導体チップ 4eのインタフェースコントローラ回路 11に制御される。半導 体チップ 4eの主面のパッド P2は、例えば金（Au)等により形成されて!、るワイヤ W4 を通じて上記外部端子 4aや中継配線 L4に電気的に接続されている。
[0052] このような配線 L3の一部、中継配線 L4の全体、半導体チップ 4d, 4e、ワイヤ W3, W4は、榭脂封止体 4fによって封止されている。榭脂封止体 4fは、例えばエポキシ 榭脂により形成されている。
[0053] 次に、図 27は図 25の SFM4の要部拡大平面図、図 28は図 27の X3— X3破線の 断面図、図 29は図 27の SFM4の外部端子 4aの平面図をそれぞれ示している。
[0054] 配線基板 4cの絶縁基材 4c 1の第 1主面および第 2主面上には、ソルダレジスト SR2 が配線 L3, L5、中継配線 L4の一部を覆うように形成されている。ソルダレジスト SR2 の一部には、配線 L3, L5および中継配線 L4の一部が露出される開口部が形成さ れている。配線 L3においてソルダレジスト SR2の開口部力も露出する部分は、榭脂 封止体 4fの外部にお 、て上記外部端子 4aの接続領域 E1になっており、榭脂封止 体 4fの内部にお 、て接続領域 E2になって 、る。上記半導体チップ 4dのパッド P 1は 、ワイヤ W3を通じて上記配線 L3の接続領域 E2または中継配線 L4の接続領域に電 気的に接続されている。また、上記半導体チップ 4eのパッド P2は、ワイヤ W4を通じ て上記配線 L3の接続領域 E2または中継配線 L4の接続領域に電気的に接続され ている。ワイヤ W3, W4の材料は上記ワイヤ W1と同じである。また、配線 L5において ソルダレジスト SR2の開口部カゝら露出する部分は上記テスト端子 4bの接続領域 E3 になっている。
[0055] このような外部端子 4aとテスト端子 4bとは、配線基板 4cの第 1主面および第 2主面 間を貫通するスルーホール TH2内の導体部（例えば銅）を通じてテスト端子 4bおよ び配線 L5と電気的に接続されている。このようにテスト端子 4bを配線基板 4cの第 2 主面に設けている理由は、例えば次のとおりである。すなわち、 SFM4の小型化の観 点からは外部端子 4aの幅 (第 2方向 Yの長さ）はワイヤ W2の接続に必要最小限な寸 法に抑えておきたい。しかし、ワイヤ W2の接続に必要な外部端子 4aの幅は、テスト 用の探針を当てるには小さすぎてテストが難しいという問題がある。そこで、本実施の 形態 1では、配線基板 4cの第 1主面の外部端子 4aをスルーホール TH2を通じて配 線基板 4cの第 2主面のテスト端子 4bに引き出すようにして!/、る。配線基板 4cの裏面 側は、テスト用の探針を当てるのに必要な大きさのテスト端子 4bの寸法を確保できる ので、テストを容易に行うことができる。もちろん、テスト端子 4bは、通常の外部端子と して使用することちでさる。
[0056] また、複数の外部端子 4aのうちの所望の外部端子 4aは、その先端部が複数の外 部端子 4aが配置される第 2方向 Yに折れ曲がって延在しており、例えば平面 L字状 に形成されている。すなわち、外部端子 4aは、相対的に幅 (第 2方向 Yの長さ）の狭 V、領域と相対的に幅の広 、領域との幅の異なる 2つの領域を有するようにパターニン グされている。この外部端子 4aの第 2方向 Yの先端側には、上記スルーホール TH2 が配置されている。このような構成にしている理由は、例えば次のとおりである。
[0057] すなわち、上記のように配線基板 4cの第 1主面の外部端子 4aを、配線基板 4cの第 2主面のテスト端子 4bに電気的に接続するには、スルーホール TH2の配置が必要 である。し力し、ワイヤ W2の接続領域 E1にスルーホール TH2が配置されているとヮ ィャ W2の接続不良が生じる場合がある。そこで、ワイヤ W2の接続領域 E1とスルー ホール TH2の配置領域とを分ける必要がある。ここで、図 29の下段に示すように、外 部端子 4aの長さを第 1方向 Xに延在させて、その延在領域にスルーホール TH2を配 置することもできる。しかし、そのようにすると外部端子 4aの第 1方向 Xの長さ XAが長 くなる分、寸法上厳しい SFM4の第 1方向 Xの寸法も長くしなければならい。そこで、 本実施の形態 1では、外部端子 4aの先端を、複数の外部端子 4aが並んで配置され る第 2方向 Yに延在させて、その延在領域にスルーホール TH2を配置するようにして いる。 SFM4の第 2方向 Yは、寸法上の余裕があるので、外部端子 4aの先端部を第 2方向 Yの方向に延在させたからと!/、つて SFM4の第 2方向 Yの寸法を大きくしなけ ればならないということもない。すなわち、 SFM4の寸法を増大させることなくスルーホ ール TH2を配置できる。複数の外部端子 4aにおいて、第 2方向 Yに延在する領域を 持つものと持たな 、ものとを交互に配置することも好ま 、。
[0058] また、複数の外部端子 4aのうちの平面が長方形状に形成されているものも、榭脂 封止体 4fに覆われた配線 L3の先端部分が、上記所望の外部端子 4aと同様に、第 2 方向 Yに延在されている。その配線 L3は、その第 2方向 Yに延在する領域に配置さ れたスルーホール TH2を通じて配線基板 4cの第 2主面のテスト端子 4bに電気的に 接続されている。ワイヤ W3, W4が接触する接続領域 E2とスルーホール TH2が配 置される接続領域とを分けているのは、上記同様、ワイヤ W3, W4の接続不良を防 止するためである。配線 L3の先端部分を第 2方向 Yに折り曲げているのは、上記同 様、 SFM4の寸法を増大させることなくスルーホール TH2を配置するためである。 [0059] 次に、図 30〜図 36により半導体チップ 4d, 4eと配線基板 4cとのワイヤ接続例につ いて説明する。
[0060] まず、図 30は中継配線 L4を用いた半導体チップ 4d, 4e間のワイヤ接続例の斜視 図を示している。半導体チップ 4d, 4e間を電気的に接続する場合、半導体チップ 4d のパッド PIと半導体チップ 4eのパッド P2とをワイヤによって直接接続しても良い。し かし、上記したようにワイヤの第 2ボンディングは下地に与える衝撃が大きいので第 2 ボンディングが行われる半導体チップのパッド下に損傷が生じる場合がある。そこで、 本実施の形態 1では、ワイヤ W3, W4の第 1ボンディングを半導体チップ 4d, 4eのノ ッド PI, P2で行い、ワイヤ W3, W4の第 2ボンディングをダメージに強い配線基板 4c 上の中継配線 L4で行う。これにより、半導体チップ 4d, 4eに損傷を生じることなくワイ ャ接続ができるので、 SFM4の歩留まりおよび信頼性を向上させることができる。
[0061] この場合、ワイヤ W3, W4の第 2ボンディング部を第 1方向 Xに並べて配置すると中 継配線 L4の第 1方向 Xの長さも長くなり、その結果、寸法上厳しい SFM4の第 1方向 Xの寸法を長くしなければならなくなる。そこで、本実施の形態 1では、ワイヤ W3, W 4の第 2ボンディング部が第 2方向 Yに並んで配置されるようにする。これにより、中継 配線 L4の第 1方向 Xの方向の長さを短く抑えることができるので、 SFM4の第 1方向 Xの寸法増大を招くことなく、中継配線 L4を配置することができる。
[0062] 次に、図 31および図 32は半導体チップ 4d, 4eと配線基板 4cとのワイヤ接続例の 斜視図および側面図を示している。ここでは、上側の半導体チップ 4eと配線基板 4c とを接続するワイヤ W4のループを低くするために、敢えて、ワイヤ W4の第 2ボンディ ングを半導体チップ 4eのパッド P2で行 、、ワイヤ W4の第 1ボンディングを配線基板 4cの配線 L3または中継配線 L4で行うようにしている。この場合、配線基板 4cの第 1 主面力もワイヤ W4の最も高い位置までの高さ hiを低く抑えることができるので、榭脂 封止体 4fを薄くでき、 SFM4の薄型化を推進することができる。その結果、上記キヤ ップ 7の天井部を厚くすることができるようになり、キャップ 7の割れ等を抑制または防 止できる。
[0063] ただし、この場合、上記のように半導体チップ 4eのパッド P2下がワイヤ W4の第 2ボ ンデイングによりダメージを受ける場合がある。その対策としては、下記の構成を採用 することが好ま U、。例えばワイヤ W4の接続前に半導体チップ 4eのパッド P2に緩衝 部材として、例えば金 (Au)等力もなる金属バンプを形成しておく。また、図 33に示 すように、パッド P1を最上層の配線 18aとその直下の層の配線 18bとの積層構成とす る。配線 18a, 18bは、例えばアルミニウム等により形成されている。配線 18a, 18bを 積層することにより、ワイヤ W4の第 2ボンディングによる衝撃を緩和でき、ノ ッド P2下 に損傷が生じるのを抑制または防止できる。この他の対策として、図 34に示すように 、集積回路素子が形成される活性領域 19を、ノ ッド P2下のダメージ領域 20から離し て配置しても良い。
[0064] なお、下側の半導体チップ 4dと配線基板 4cとのワイヤ W3による接続については、 図 30で説明したのと同じである。すなわち、ワイヤ W3の第 1ボンディングを半導体チ ップ 4dのパッド P1で行 、、ワイヤ W3の第 2ボンディングをダメージに強!、配線基板 4 c上の中継配線 L4または外部端子 4aで行う。
[0065] 次に、図 35および図 36は半導体チップ 4d, 4e間のワイヤ接続例の斜視図および 側面を示している。ここでは、図 31および図 32で説明したのと同様の理由から半導 体チップ 4d, 4e間をワイヤ W5により直接接続する場合に、ワイヤ W5の第 1ボンディ ングを下側の半導体チップ 4dのパッド P1で行 、、ワイヤ W5の第 2ボンディングを上 側の半導体チップ 4eのパッド P2で行っている。この場合、配線基板 4cの第 1主面か らワイヤ W5の最も高い位置までの高さ hiを低く抑えることができるので、榭脂封止体 4fを薄くでき、 SFM4の薄型化を推進することができる。ただし、この場合も、ワイヤ W5の第 2ボンディングによるパッド P2下での損傷の抑制または防止の観点力も上記 した対策を採ることが好ましい。なお、ワイヤ W5は、ワイヤ W3, W4と同じ材料のもの である。また、半導体チップ 4d, 4eの電源（高電位側および低電位側）のパッドはヮ ィャ W3, W4を通じて配線基板 4cに電気的に接続する。これにより、配線抵抗を低 減できる。
[0066] 次に、 SFM4の製造方法の一例を説明する。なお、ここでは、例えば基板に搭載さ れた複数の半導体チップを一括して封止する MAP (Mold Array Package)方式を用 いる場合について説明する。
[0067] まず、図 37に示すように、例えば平面長方形の薄板状の配線基板母体 (以下、基 板母体という） 25を用意する。図 37は、基板母体 25の第 1主面の全体平面図を示し ている。この基板母体 25は、上記配線基板 4cの母体である。
[0068] この基板母体 25には、例えば 2行 X 3列で合計 6個の配線基板 4cの形成領域が配 置されている。基板母体 25の各配線基板 4cの形成領域の第 1主面には、上記外部 端子 4a、配線 L3および中継配線 L4等がパターユングされている。また、基板母体 2 5の各配線基板 4cの形成領域の第 2主面には、上記テスト端子 4bおよび配線 L5が ノ ターニングされて 、る。基板母体 25の断面構成は上記配線基板 4cと同じである。
[0069] 基板母体 25の各配線基板 4cの形成領域は、その各々の外部端子 4a等の配置領 域が、第 1方向 Xの端部側に位置するように配置されている。すなわち、第 1方向 Xに 沿って配置された 2つの配線基板 4cの背面同士が接するように配置されている。
[0070] 続いて、図 38に示すように、基板母体 25の各配線基板 4cの形成領域に、半導体 チップ 4d, 4eを搭載した後、ワイヤ W3, W4, W5を接続する。図 38はワイヤ接続ェ 程後の基板母体 25の第 1主面の全体平面図を示している。
[0071] 次いで、図 39に示すように、基板母体 25を成型金型の下型に載置する。図 39は、 成型金型に載置した段階の基板母体 25の断面図を示している。基板母体 25の第 1 主面の上方には、ラミネートフィルム（以下、フィルムという） 26を介して上型 27が設 置されている。フィルム 26は、例えばフッ素系の榭脂等のような耐熱性が高く柔軟な 絶縁フィルムにより形成されている。基板母体 25に対する上型 27の対向面には複数 の配線基板 4cの形成領域を包括するような平面寸法の断面凹状のキヤビティ 27aが 形成されている。フィルム 26の平面的な大きさは、成型金型の上型 27のキヤビティ 2 7aの内壁面をほぼ全体的にカバーできる程度の大きさに形成されている。
[0072] 続いて、図 40に示すように、フィルム 26を上型 27側に真空吸引して上型 27のキヤ ビティ 27a内に密着させた後、下型と上型 27とで基板母体 25を挟み込むようにして 保持する。このようにして、上型 27のキヤビティ 27aと基板母体 25の第 1主面とで囲ま れる実質的なキヤビティ 28を形成する。この時、基板母体 25の第 1主面の外周部は 、フィルム 26を介して上型 27のキヤビティ 27aの外側外周部に押し付けられ、基板母 体 25の総厚の数％程度潰された状態とされる。このため、図 41に示すように、基板 母体 25の第 1主面の外部端子 4a等の配置領域も、最終的に榭脂封止体の外部に 露出される領域なので、上型 27の外周部により押し付けられる。この際、本実施の形 態 1では、上型 27の外周部の底面と、基板母体 25の第 1主面との間にフィルム 26が 介在されるため、上型 27から外部端子 4a等に加わる力をフィルム 26により緩和でき る。これにより、外部端子 4a等の損傷等を防止できる。
[0073] その後、キヤビティ 28内に、例えばエポキシ系榭脂等のような熱硬化性の封止榭脂
(モールド榭脂）を流し込む。図 42および図 43は、封止榭脂を流し込む方向 Rl, R2 とキヤビティ 27a内の空気が外部に抜ける方向 VI, V2を示している。図 42では、外 部端子 4aの配置方向に対して交差する方向に沿って封止榭脂を流し込んで 、る。 一方、図 43では、外部端子 4aの配置方向に沿って封止榭脂を流し込んでいる。この ようにして、基板母体 25の第 1主面の複数の配線基板 4cの形成領域の半導体チッ プ 4d, 4eおよびワイヤ W3, W4, W5等を一括して封止する。
[0074] その後、上記封止榭脂のキュアが完了した後、フィルム 25に対する真空吸引を止 め、フィルム 30の張力を利用して、図 44に示すように、一括封止体 30が形成された 基板母体 25を上型 27から離す。続いて、図 45に示すように、一括封止体 30の上面 を研磨砲石等により 10mm程度研磨する。一括封止体 30の上面には、上型 27との 離型性を向上させるための離型ワックス等の成分が吸収され変質しているため、上記 キャップ 7と SFM4とを接着する接着剤 8の接着性が低下する問題がある。この問題 はフィルム 25を使用しな 、で一括封止体 30を成型する場合に特に問題となる。そこ で、上記のように一括封止体 30の上面を研磨し変質層を除去する。これにより、 SF M4の榭脂封止体 4fと接着剤 8との接着性を向上させることができる。
[0075] その後、基板母体 25を裏返し、一括封止体 30を粘着テープ等で固定した後、図 4 6に示すように、ダイシングと同じ要領で、基板母体 25の第 2主面側にダイシングブレ ード 31を当てて基板母体 25および一括封止体 30を配線基板 4c毎に切断する。こ のようにして同時に複数個の SFM4を製造する。
[0076] (実施の形態 2)
本実施の形態 2では、カードチップ lcの配線基板 2が 1層配線構成の場合の一例 を説明する。
[0077] 図 47は本実施の形態 2のカードチップ lcの第 2主面の全体平面図、図 48は図 47 のカードチップ lcの内部を第 1主面側から透力して見た全体平面図、図 49は図 48 の X4— X4線の断面図をそれぞれ示している。
[0078] 本実施の形態 2では、カードチップ lcの配線基板 2が 1層配線構成とされている。
配線基板 2の第 2主面の複数の外部接続端子 CBは、配線基板 2の中央に向かって 延在しており、その終端には幅広パターン CBwが形成されている。配線基板 2の第 1 主面には、外部接続端子 CAの裏面および外部接続端子 CBの幅広パターン CBw の裏面の一部が露出されるスルーホール TH3が形成されている。 ICチップ 3のパッ ドに接続されたワイヤ W1は、その端部が上記スルーホール TH3を通じて外部接続 端子 CAに直接接触されることで外部接続端子 CAに電気的に接続されている。また 、 SFM4の外部端子 4aに接続されたワイヤ W2も、その端部が上記スルーホール TH 3を通じて外部接続端子 CBの幅広パターン CBwに直接接触されることで外部接続 端子 CBに電気的に接続されている。これ以外の構成は、前記実施の形態 1と同じで ある。
[0079] 本実施の形態 2では、カードチップ lcの配線基板 2を 1層配線構成としたことにより 、配線基板 2の第 1主面力 榭脂封止体 6の上面までの高さを低く抑えることができる ので、その分、上記キャップ 7の天井部を厚くすることができるようになり、キャップ 7の 割れ等を抑制または防止できる。また、配線基板 2を 1層配線構成としたことにより、 カードチップ lcのコストを低減することができる。
[0080] (実施の形態 3)
本実施の形態 3では、カードチップ lcの配線基板 2が 1層配線構成の場合の他の 一例を説明する。
[0081] 図 50は本実施の形態 3のカードチップ lcの第 2主面の全体平面図、図 51は図 50 の X5— X5線の断面図をそれぞれ示している。
[0082] 本実施の形態 3では、カードチップ lcの配線基板 2の第 2主面にソルダーレジスト S
R3が被覆されている。このソルダーレジスト SR3の一部には、全ての外部接続端子
CAの全体と、全ての外部接続端子 CBの一部とが露出されるような開口部 35が形成 されている。
[0083] 外部接続端子 CBは、細く配線基板 2に対する接着面積も小さ ヽので、その接着強 度が 2層配線構成に比べて低ぐ外部接続端子 CBが剥離する虞がある。そこで、本 実施の形態 3では、各外部接続端子 CBの長手方向の両端部分をソルダーレジスト S R3で覆うようにした。これにより、カードチップ lcの外部接続端子 CBの剥離を抑制ま たは防止することができる。このため、外部接続端子 CBの剥離による短絡不良等の 発生率を低減できる。
[0084] (実施の形態 4)
本実施の形態 4では、カードチップ lcの配線基板 2が 1層配線構成の場合のさらに 他の一例を説明する。
[0085] 図 52は本実施の形態 4のカードチップ lcの内部を第 1主面側力も透力して見た全 体平面図、図 53は図 52の X6—X6線の断面図をそれぞれ示している。
[0086] 本実施の形態 4では、配線基板 2の第 1主面には開口部 37a, 37bが形成されてい る。一方の開口部 37aの底面からは、配線基板 2の第 2主面の外部接続端子 CAの 裏面の一部が露出されている。開口部 37aには、上記 ICチップ 3が上記外部接続端 子 CA上に接着層 5aを介して実装された状態で収まっている。
[0087] 他方の開口部 37bの底面からは、配線基板 2の第 2主面の導体パターン 38の裏面 が露出されている。導体パターン 38は、外部接続端子 CA, CBと同層に形成されて おり、外部接続端子 CA, CBと同じ金属材料により形成されている。開口部 37bには 、上記 SFM4が上記導体パターン 38上に接着層 5bを介して実装された状態で収ま つている。 SFM4は、その複数の外部端子 4aの配置部分が配線基板 2の大きく面取 された角部側の端部を向くように配置されて 、る。
[0088] ここで、図 54および図 55はカードチップ lcの厚さの説明図を示している。図 54は 配線基板 2の第 1主面上〖こ SFM4が実装されて!、る場合を示し、図 55は本実施の形 態 4のように配線層上に SFM4が実装されて 、る場合を示して 、る。カードチップ lc の厚さ Dlは、例えば 0. 76mm,配線基板 2の厚さ D2は、例えば 0. 15mm, SFM4 の厚さは、例えば 0. 45mm程度である。このため、図 54の場合、外部接続端子 CB の裏面から SFM4の上面までの高さ D3は、例えば 0. 6mm程度、 SFM4の上面か らキャップ 7内の天井面までの距離 D4が、例えば 0. Olmmとすると、キャップ 7の天 井部の厚さ D5は、例えば 0. 15mm程度しか確保できない。 [0089] これに対して、図 55に示す本実施の形態 4の場合、外部接続端子 CBの裏面から S FM4の上面までの高さ D6を、例えば 0. 55mm程度まで低くすることができる。この ため、キャップ 7内の天井面までの距離 D4力 例えば 0. Olmmとすると、キャップ 7 の天井部の厚さ D7を、例えば 0. 2mm程度にすることができ、図 54の場合よりも厚く することができる。
[0090] このように本実施の形態 4では、 ICチップ 3および SFM4を配線基板 2の 1層目の 導体層上に実装したことにより、配線基板 2の第 1主面力 榭脂封止体 6および SFM 4の上面までの高さをさらに低くすることができるので、その分、上記キャップ 7の天井 部を厚くすることができるようになり、キャップ 7の割れ等を抑制または防止できる。
[0091] (実施の形態 5)
本実施の形態 5では、上記 SFM4の配線基板 4cが 1層配線構成の場合の他の一 例を説明する。
[0092] 図 56は本実施の形態 5の SFM4の全体斜視図、図 57は図 56の SFM4を上面か ら見た平面図、図 58は図 56の SFM4を裏面から見た平面図をそれぞれ示している
[0093] 本実施の形態 5では、 SFM4の配線基板 4cが 1層配線構成とされている。本実施 の形態 5の場合も SFM4の上面側において SFM4の長手方向の一端部は階段状に 欠けており、その部分に複数 (ここでは、例えば 7個）の外部端子 4aが外部に露出さ れた状態で SFM4の幅方向に沿って並んで配置されている。一方、 SFM4の裏面 には、複数 (ここでは、外部端子 4aに合わせて 7個）のテスト端子 4bが外部に露出さ れた状態で SFM4の幅方向に沿って千鳥状に並んで配置されて 、る。
[0094] 次に、図 59は上記 SFM4の内部を上面側力 透かして見た全体平面図、図 60は 図 59の半導体チップ 4d, 4eを取り除いた状態で上記 SFM4の内部を上面側から透 かして見た全体平面図、図 61は図 59の SFM4の要部拡大平面図、図 62は図 61の X7—X7破線の断面図をそれぞれ示している。
[0095] 本実施の形態 5の SFM4の配線基板 4cは、例えば 1層配線構成を有するプリント 配線基板等により形成されている。配線基板 4cの第 1主面の外部端子 4aは、平面長 方形状に形成されている。各外部端子 4aは、配線 L3を通じて配線基板 4cの中央に 向かって延在しており、その終端には幅広パターン L3wがー体的に形成されている 。配線 L3および幅広パターン L3wの表面は、上記接続領域 E2を除いてソルダーレ ジスト SR2に被覆されている。これにより、半導体チップ 4dと配線 L3または幅広パタ ーン L3wとが短絡しないようになっている。一方、配線基板 2の第 2主面には、複数 の開口部 40が千鳥状に配置されている。各開口部 40からは、配線基板 2の第 1主面 の上記幅広パターン L3wの裏面の一部が露出されている。そして、この幅広パター ン L3wの露出部分がテスト端子 4bとなっている。これ以外は、前記実施の形態 1〜4 と同じなので説明を省略する。
[0096] 本実施の形態 5では、 SFM4の配線基板 4cを 1層配線構成としたことにより、 SFM 4の薄型化を推進できる。このため、上記のようにキャップ 7の天井部を厚くすることが できるようになり、キャップ 7の割れ等を抑制または防止できる。また、配線基板 4cを 1 層配線構成としたことにより、 SFM4のコストを低減することができる。
[0097] (実施の形態 6)
本実施の形態 6では、上記 ICチップ 3と SFM4との配置を逆にする場合の一例を説 明する。
[0098] 図 63は本実施の形態 6のカードチップ lcの内部を第 1主面側力も透力して見た全 体平面図、図 64は図 63のカードチップ lcの配線基板 2の第 1主面における ICチッ プ 3用の配線の経路を示す全体平面図をそれぞれ示している。
[0099] 本実施の形態 6のカードチップ lcでは、配線基板 2の第 1主面上において ICチップ 3用の外部接続端子 CAの真裏に SFM4が配置され、配線基板 2の第 1主面上にお V、て SFM4用の外部接続端子 CB側に ICチップ 3が配置されて 、る。
[0100] 配線基板 2としては、例えば前記実施の形態 1等で説明した 2層配線構成の配線 基板が使用されている。配線基板 2の第 1主面上において、 ICチップ 3用の外部接 続端子 CAに接続された配線 L 1は、配線 L laを通じて ICチップ 3側に引き出され、 配線 Llaの終端の電極 Libに電気的に接続されている。そして、 ICチップ 3のパッド はワイヤ W1を通じて電極 Llaに電気的に接続されている。配線 LI, Llaおよび電極 Llaは、例えば銅力もなり、配線基板 2の第 1主面上に一体的にパターユングされて いる。一方、 SFM4の外部端子 4aは、ワイヤ W2を通じて配線基板 2の第 1主面上の 配線 L2に電気的に接続されている。配線 L2はスルーホール TH1内の導体部を通じ て配線基板 2の第 2主面の外部接続端子 CBに電気的に接続されている。
[0101] このような本実施の形態 6では、以下の効果を得ることができる。すなわち、カード チップ lcにおいて SFM4用の外部接続端子 CBの配置領域側は、その角部にイン デッタス用の大きな面取部が形成されているので、 ICチップ 3用の外部接続端子 CA の配置領域側よりも面積が小さい。このため、 SFM4が大面積ィ匕した場合、 SFM4 用の外部接続端子 CBの配置領域側に SFM4を配置することが難しくなる場合が考 えられる。そこで、本実施の形態 6では、配線基板 2の第 1主面上において ICチップ 3 用の外部接続端子 CAの配置領域側に SFM4を配置した。 ICチップ 3用の外部接続 端子 CAの配置領域側は、 SFM4用の外部接続端子 CBの配置領域側に比べて大 きな面積を確保できるので、 SFM4の大面積ィ匕に対応できる。
[0102] (実施の形態 7)
本実施の形態 7では、上記 ICチップ 3と SFM4との配置を逆にする場合の他の一 例を説明する。
[0103] 図 65は本実施の形態 7のカードチップ lcの内部を第 1主面側力も透力して見た全 体平面図、図 66は図 65の SFM4の全体平面図をそれぞれ簡単化して示している。
[0104] 本実施の形態 7のカードチップ lcでは、前記実施の形態 6と同様に、配線基板 2の 第 1主面上において ICチップ 3用の外部接続端子 CAの真裏に SFM4が配置され、 配線基板 2の第 1主面上において SFM4用の外部接続端子 CB側に ICチップ 3が配 置されている。前記実施の形態 6と異なるのは、本実施の形態 7の SFM4の配線基 板 4cには、 ICチップ 3とカードチップ lcの第 2主面の外部接続端子 CAとを電気的に 接続するための電源用または信号用あるいはその両方の配線経路が形成されてい ることである。
[0105] すなわち、 ICチップ 3のパッドはワイヤ W1を通じて SFM4の外部端子 4aiに電気的 に接続されている。外部端子 4aiの構成は前記外部端子 4aと同じである力 この外部 端子 4aiは、 SFM4の配線基板 4cの第 1主面上に形成された配線 L3iを通じて配線 基板 4cの第 2主面の外部端子 4giに電気的に接続されている。外部端子 4giの構成 は、上記テスト端子 4bと同じである。この外部端子 4giは、カードチップ lcの配線基 板 2の第 1主面上の上記配線 LIに電気的に接続され、さらに上記スルーホール TH 1内の導体部を通じて配線基板 2の第 2主面の外部接続端子 CAに電気的に接続さ れている。なお、この外部端子 4aiにはテスト端子 4bを接続しなくても良い。
[0106] SFM4には、 ICチップ 3用の全ての外部接続端子 CAに接続される配線経路 (外 部端子 4ai, 4giおよび配線 L3i)を形成しても良いし、一部の外部接続端子 CAに接 続される配線経路を形成しても良 、。 SFM4の配線基板 4cに一部の外部接続端子 CA用の配線経路を設ける場合は、他の外部接続端子 CA用の配線経路は、前記実 施の形態 6で説明したように、カードチップ lcの配線基板 2に設ければ良い。以上の ような構成以外は、前記実施の形態 1〜5で説明したのと同じである。
[0107] このような本実施の形態 7では、前記実施の形態 6と同様に、 SFM4の大面積ィ匕に 対応できる。また、前記実施の形態 6に比べて、 ICチップ 3から外部接続端子 CAま での配線長を短くできる（配線 L3iの長さを短くできる上、ワイヤ W1の長さも短くでき る）ので、配線抵抗や寄生容量を低減でき、 ICチップ 3の動作性能および信頼性を 確保することができる。また、前記実施の形態 6に比べて、 ICチップ 3用の配線経路 の引き回しを容易にすることができる。
[0108] (実施の形態 8)
本実施の形態 8では、上記 SFM4の他の一例を説明する。
[0109] 図 67は本実施の形態 8の SFM4の全体斜視図、図 68は SFM4の配線基板 4cが 2 層配線構成の場合における SFM4の裏面の平面図、図 69は SFM4の配線基板 4c が 1層配線構成の場合における SFM4の裏面の平面図をそれぞれ示して ヽる。
[0110] 本実施の形態 8では、 SFM4の上面には外部端子が配置されておらず、 SFM4の 裏面 (配線基板 4cの第 2主面)の一端側に複数の外部端子 4aが露出された状態で 配置されている。図 68では、複数の外部端子 4aが SFM4の裏面の一端の辺に沿つ て直線状に並んで配置されている。図 69では、複数の外部端子 4aが SFM4の裏面 の一端の辺に沿って千鳥状に並んで配置されている。
[0111] 次に、図 70は配線基板 4cが 2層配線構成の場合の本実施の形態 8の SFM4の内 部を上面側から透かして見た全体平面図、図 71は図 70の SFM4の要部拡大平面 図、図 72は図 71の X8 - X8破線の断面図をそれぞれ示して!/ヽる。 [0112] この場合の SFM4の構成は、前記実施の形態 1の図 22〜図 28で説明したのとほ ぼ同じである。異なるのは、前記実施の形態 1で外部端子 4aに相当していた配線 L3 部分が榭脂封止体 4fにより覆われ、前記実施の形態 1でテスト端子 4bとしていた部 分が、本実施の形態 8では、テスト用および通常の回路動作用の外部端子 4aになつ ていることである。
[0113] 次に、図 73は配線基板 4cが 1層配線構成の場合の本実施の形態 8の SFM4の内 部を上面側から透かして見た全体平面図、図 74は図 73の SFM4の要部拡大平面 図、図 75は図 74の X9—X9破線の断面図をそれぞれ示している。
[0114] この場合の SFM4の構成は、実施の形態 5の図 56〜図 62で説明したのとほぼ同じ である。異なるのは、前記実施の形態 5で外部端子 4aに相当していた配線 L3および 幅広パターン L3w部分が榭脂封止体 4f〖こより覆われ、前記実施の形態 5でテスト端 子 4bとしていた部分力 本実施の形態 8では、テスト用および通常の回路動作用の 外部端子 4aになっていることである。また、その外部端子 4aが SFM4の裏面の第 1 方向 Xの一端側に寄って配置されていることである。
[0115] 次に、本実施の形態 8の SFM4の実装例を説明する。図 76は上記 SFM4を有する カードチップ lcの内部を第 1主面側力 透かして見た全体平面図、図 77は図 76の X 10—X10線の断面図をそれぞれ示している。
[0116] このカードチップ lcの配線基板 2は、前記実施の形態 1の図 4〜図 6等で説明した のと同様の 2層配線構成の配線基板とされている。 ICチップ 3および SFM4の配置も 前記実施の形態 1で説明したのと同じである。
[0117] 本実施の形態 8の SFM4は、その裏面 (配線基板 4cの第 2主面）を配線基板 2の第 1主面に向けた状態で配線基板 2の第 1主面上に実装されて 、る。 SFM4の裏面の 外部端子 4aは、導体部 45を通じて配線基板 2の配線 L2の電極に電気的に接続さ れている。導体部 45は、例えば銀 (Ag)ペーストや鉛 (Pb)ボール等により形成され ている。
[0118] 次に、図 78〜図 80は、 SFM4の実装状態例の断面図である。図 78には、 SFM4 が接着剤 46により配線基板 2に固定されている例が示されている。接着剤 46は、 SF M4の裏面 (配線基板 4cの第 2主面）の上記外部端子 4aが配置されて 、る端部とは 反対側の端部側において、 SFM4の裏面と配線基板 2の第 1主面との間に介在され ている。
[0119] また、図 79には、 SFM4が ICチップ 3を封止する榭脂封止体 6により固定されてい る例が示されている。榭脂封止体 6は、 SFM4の外周側面下部に被覆されているとと もに、 SFM4の裏面と配線基板 2の第 1主面との対向面間に充填されている。これに より、 SFM4の固定強度を向上させることができる。
[0120] また、図 80には、 SFM4が導体部 47により配線基板 2に固定されている例が示さ れている。この場合、 SFM4の裏面には、固定用の導体パターン 48が形成されてい る。この導体パターン 48は、例えば銅 (Cu)カゝらなり、配線基板 4cの第 2主面に配線 を形成する際に同時にパターユングされている。ただし、この導体パターン 48は、 SF M4の回路とは電気的に分離されている。一方、配線基板 2の第 1主面において、上 記導体パターン 48が対向する位置には、固定用の導体パターン 49が形成されてい る。この導体パターン 49は、例えば銅 (Cu)カゝらなり、配線基板 2の第 1主面に配線を 形成する際に同時にパターユングされている。ただし、この導体パターン 49も回路と は電気的に分離されている。上記導体部 47は、上記導体パターン 48, 49の間に介 在されている。この導体部 47は、上記導体部 45と同時に形成されたもので、例えば 銀 (Ag)ペーストや鉛 (Pb)ボール等により形成されて 、る。このように SFM4と配線 基板 2とを導体部 47により接合することにより、 SFM4の固定強度をさらに向上させる ことができる。
[0121] 本実施の形態 8においても、機能および信頼性の高いカードチップ lcを効率よく提 供できる。
[0122] (実施の形態 9)
本実施の形態 9では、前記実施の形態 8の SFM4を実装するカードチップ lcの配 線基板 2が 1層配線構成の場合の一例を説明する。
[0123] 図 81は本実施の形態 9のカードチップ lcの内部を第 1主面側力も透力して見た全 体平面図、図 82は図 81の XI 1 -XI 1線の断面図をそれぞれ示して 、る。
[0124] このカードチップ lcの配線基板 2は、前記実施の形態 2の図 47〜図 49等で説明し たのと同様の 1層配線構成の配線基板とされている。 ICチップ 3および SFM4の配置 も前記実施の形態 2で説明したのと同じである。
[0125] 本実施の形態 9の SFM4は、その裏面 (配線基板 4cの第 2主面）を配線基板 2の第 1主面に向けた状態で配線基板 2の第 1主面上に実装されて 、る。 SFM4の裏面の 外部端子 4aは、配線基板 2のスルーホール TH3内の導体部 45を通じて配線基板 2 の幅広パターン CBwおよび外部接続端子 CBに電気的に接続されて ヽる。導体部 4 5は、例えば銀 (Ag)ペーストや鉛 (Pb)ボール等により形成されている。本実施の形 態 9においても前記実施の形態 2と同様の効果を得ることができる。
[0126] また、図 83は図 81および図 82のカードチップ lcの配線基板 2の第 2主面にソルダ 一レジスト SR3を設けた場合における図 81の XI 1—XI 1線の断面図を示して 、る。 この例は、前記実施の形態 3で説明したのと同じである。すなわち、各外部接続端子 CBの長手方向の両端部分がソルダーレジスト SR3により覆われている。これにより、 前記実施の形態 3と同様に、カードチップ lcの外部接続端子 CBの剥離を抑制また は防止することができるので、外部接続端子 CBの剥離による短絡不良の発生率を 低減できる。
[0127] 次に、本実施の形態 9のカードチップ lcの製造方法の一例を図 84〜図 89により説 明する。なお、図 84〜図 89はカードチップ lcの製造工程中における配線基板形成 用のテープ 15の第 1主面側の要部拡大平面図を示している。
[0128] 図 84に示すテープ 15は、例えばポリイミド榭脂等により形成された可撓性を有する 平面帯状の薄 、絶縁材 15aをベースとして形成されており、厚さ方向に沿って互!ヽ に反対側になる第 1主面と第 2主面とを有している。テープ 15には、その延在方向に 沿って複数の上記カードチップ lcの形成領域 (破線）が配置されている。このテープ 15の第 2主面において各カードチップ lcの形成領域には、図 81等で示した外部接 続端子 CA, CBが配置されている。また、このテープ 15の第 1主面において各カード チップ lcの形成領域には、スルーホール TH3が形成されている。このスルーホール TH3からは上記外部接続端子 CA, CBの裏面の一部が露出されて 、る。
[0129] まず、図 85に示すように、テープ 15の第 1主面上に接着剤 5を塗布した後、図 86 に示すように、 SFM4実装領域側のスルーホール TH3内に、例えば銀ペーストまた は鉛 (Pb)ボールのような導体部 45を充填する。続いて、図 87に示すように、テープ 15の第 1主面上に SFM4を実装する。この時、 SFM4の外部端子 4aと上記導体部 4 5を充填したスルーホール TH3との位置を合わせた状態で、 SFM4の裏面をテープ 15の第 1主面に押し付けて接着剤 5によりテープ 15に接着するとともに、 SFM4の外 部端子 4aと、テープ 15側の導体部 45とを接合する。接着剤 5は ICチップ 3の接着に 用 、るものを使用しても良!、。
[0130] 続いて、図 88に示すように、 ICチップ 3をテープ 15の第 1主面上に実装した後、 IC チップ 3のパッドと外部接続端子 CAとをスルーホール TH3を通じてワイヤ W1により 接続する。その後、図 89に示すように、テープ 15の第 1主面上に、ポッティング榭脂 等を塗布することにより、 ICチップ 3を榭脂封止体 6により封止する。その後、テープ 1 5から個々のカードチップ lc部分を切り出し、キャップ 7を被せることでカードチップ 1 cを製造する。
[0131] なお、上記の例では、 SFM4の実装工程において、スルーホール TH3内に導体 部 45を充填しておく場合について説明した力 これに限定されるものではない。図 9 0は、実装前の SFM4の断面図を示している。 SFM4の外部端子 4aには、例えば鉛 (Pb)ボール等力もなる導体部 45が予め接合されて 、る。この SFM4の外部端子 4a に接合された導体部 45を、図 91に示すように、スルーホール TH3を通じて外部接続 端子 CBに接合するようにしても良い。
[0132] このように本実施の形態 9においても、予め用意された SFM4をテープ 15に実装 するだけで良!、ので、 ICカードの機能とメモリカードの機能との両方の機能を具備す る、機能および信頼性の高いカードチップ lcを効率良く提供することができる。なお 、各工程は、テープ 15を送りながら各ステージで行う。
[0133] (実施の形態 10)
本実施の形態 10では、前記実施の形態 8の SFM4を用いたカードチップ lcにおい て、 ICチップ 3と SFM4との配置を逆にする場合の一例を説明する。
[0134] 図 92は本実施の形態 10のカードチップ lcの内部を第 1主面側力も透力して見た 全体平面図、図 93は図 92の SFM4の全体平面図をそれぞれ簡単化して示している
[0135] 本実施の形態 10のカードチップ lcでは、前記実施の形態 6, 7と同様に、配線基板 2の第 1主面上において ICチップ 3用の外部接続端子 CAの真裏に SFM4が配置さ れ、配線基板 2の第 1主面上において SFM4用の外部接続端子 CB側に ICチップ 3 が配置されている。本実施の形態 10の SFM4の配線基板 4cには、 ICチップ 3とカー ドチップ lcの第 2主面の外部接続端子 CAとを電気的に接続するための電源用また は信号用ある ヽはその両方の配線経路が形成されて 、る。
[0136] すなわち、 ICチップ 3のパッドはワイヤ W1を通じて、カードチップ lcの配線基板 2 の第 1主面上の配線 L7に電気的に接続されている。この配線 L7は、 SFM4の裏面 の外部端子 4aiに電気的に接続されて 、る。外部端子 4aiの構成は前記実施の形態 8等で説明した外部端子 4aと同じである力 この外部端子 4aiは、 SFM4の配線基板 4cの第 1主面上に形成された配線 L3iを通じて配線基板 4cの第 2主面の外部端子 4 giに電気的に接続されている。外部端子 4giの構成は、上記外部端子 4aiと同じであ る。この外部端子 4giは、カードチップ lcの配線基板 2の第 1主面上の上記配線 L1 に電気的に接続され、さらに上記スルーホール TH1内の導体部を通じて配線基板 2 の第 2主面の外部接続端子 CAに電気的に接続されて!、る。
[0137] 本実施の形態 10の場合も SFM4には、 ICチップ 3用の全ての外部接続端子 CAに 接続される配線経路 (外部端子 4ai, 4giおよび配線 L3i)を形成しても良いし、一部 の外部接続端子 CAに接続される配線経路を形成しても良 、。 SFM4の配線基板 4 cに一部の外部接続端子 CA用の配線経路を設ける場合は、他の外部接続端子 CA 用の配線経路は、前記実施の形態 6で説明したように、カードチップ lcの配線基板 2 に設ければ良い。以上のような構成以外は、前記実施の形態 8, 9で説明したのと同 じである。
[0138] このような本実施の形態 10では、前記実施の形態 6と同様に、 SFM4の大面積ィ匕 に対応できる。また、前記実施の形態 6に比べて、 ICチップ 3から外部接続端子 CA までの配線長を短くできる（配線 L3iの長さを短くできる上、ワイヤ W1の長さも短くで きる）ので、配線抵抗や寄生容量を低減でき、 ICチップ 3の動作性能および信頼性を 確保することができる。また、前記実施の形態 6に比べて、 ICチップ 3用の配線経路 の引き回しを容易にすることができる。
[0139] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0140] 以上の説明では主として本発明者によってなされた発明をその背景となった利用 分野である SIMカードに適用した場合について説明した力 それに限定されるもの ではなく種々適用可能であり、例えば他の ICカードにも適用できる。
産業上の利用可能性
[0141] 本発明の半導体装置は、カード型情報媒体に用いる半導体装置の製造業に適用 できる。

Claims

請求の範囲
[1] (a)厚さ方向に沿って互いに反対側となる第 1面および第 2面を有する配線基板と
(b)前記配線基板の第 1面に実装され、メモリ回路およびその動作を制御する制御 回路を有する半導体チップと、
(c)前記半導体チップを封止するように前記配線基板の第 1面に被覆された榭脂 封止体とを備え、
前記配線基板の第 1面の一部には前記半導体チップと電気的に接続される複数の 端子が配置されており、前記複数の端子の少なくとも 1つの端子の一部は前記榭脂 封止体の外に露出されていることを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、前記複数の端子の少なくとも 1つの端子は、 前記配線基板に形成された接続孔を通じて、前記配線基板の第 2面に配置されたテ スト用の端子に電気的に接続されていることを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置において、前記複数の端子の少なくとも 1つの端子の 一部は、前記配線基板に形成された接続孔を通じて、前記配線基板の第 2面に露出 されており、その露出部分がテスト用の端子とされていることを特徴とする半導体装置
[4] 請求項 1記載の半導体装置において、前記複数の端子の少なくとも 1つの端子は、 幅の異なる領域を有することを特徴とする半導体装置。
[5] 請求項 4記載の半導体装置にお 、て、前記幅の異なる領域を有する端子は、前記 配線基板に形成され、前記端子の一部に配置された接続孔を通じて、前記配線基 板の第 2面に配置されたテスト用の端子に電気的に接続されていることを特徴とする 半導体装置。
[6] 請求項 5記載の半導体装置において、前記端子の前記接続孔の配置領域以外に ボンディングワイヤが接続されることを特徴とする半導体装置。
[7] 請求項 1記載の半導体装置において、
前記半導体チップは、前記メモリ回路が形成された第 1半導体チップと、前記制御 回路が形成された第 2半導体チップとを、前記第 1半導体チップ上に前記第 2半導体 チップが積層された状態で有しており、
前記第 1半導体チップの所望の端子と、前記第 2半導体チップの所望の端子とが、 それぞれボンディングワイヤを介して前記配線基板の第 1面の同一の配線に電気的 に接続される接続構成を有することを特徴とする半導体装置。
[8] 請求項 1記載の半導体装置において、
前記半導体チップは、前記メモリ回路が形成された第 1半導体チップと、前記制御 回路が形成された第 2半導体チップとを、前記第 1半導体チップ上に前記第 2半導体 チップが積層された状態で有しており、
前記第 2半導体チップの所望の端子はボンディングワイヤを通じて前記第 1半導体 チップの所望の端子と電気的に接続され、前記第 1半導体チップの前記所望の端子 はボンディングワイヤを通じて前記配線基板の第 1面の前記複数の端子のうちの所 望の端子に電気的に接続される接続構成を有することを特徴とする半導体装置。
[9] 請求項 1記載の半導体装置において、前記配線基板の第 1面の前記複数の端子 は、前記メモリ回路と前記制御回路とで形成されるメモリカード回路用の端子のみとさ れていることを特徴とする半導体装置。
[10] 請求項 1記載の半導体装置において、前記配線基板の第 1面の前記複数の端子 の中には、 ICカード回路用の外部端子に電気的に接続される端子が配置されて 、る ことを特徴とする半導体装置。
[11] (a)厚さ方向に沿って互いに反対側となる第 1面および第 2面を有する配線基板と
(b)前記配線基板の第 1面に実装され、メモリ回路およびその動作を制御する制御 回路を有する半導体チップと、
(c)前記半導体チップを封止するように前記配線基板の第 1面に被覆された榭脂 封止体とを備え、
前記配線基板の第 2面には前記半導体チップと電気的に接続される複数の端子が 前記配線基板の第 2面の片側外周に沿うように配置されて ヽることを特徴とする半導 体装置。
[12] 請求項 11記載の半導体装置において、 前記半導体チップは、前記メモリ回路が形成された第 1半導体チップと、前記制御 回路が形成された第 2半導体チップとを、前記第 1半導体チップ上に前記第 2半導体 チップが積層された状態で有しており、
前記第 1半導体チップの所望の端子と、前記第 2半導体チップの所望の端子とが、 それぞれボンディングワイヤを介して前記配線基板の第 1面に配置された同一の配 線に電気的に接続される接続構成を有することを特徴とする半導体装置。
[13] 請求項 11記載の半導体装置において、
前記半導体チップは、前記メモリ回路が形成された第 1半導体チップと、前記制御 回路が形成された第 2半導体チップとを、前記第 1半導体チップ上に前記第 2半導体 チップが積層された状態で有しており、
前記第 2半導体チップの所望の端子はボンディングワイヤを通じて前記第 1半導体 チップの所望の端子と電気的に接続され、前記第 1半導体チップの前記所望の端子 はボンディングワイヤを通じて前記配線基板の第 1面の所望の端子に電気的に接続 される接続構成を有することを特徴とする半導体装置。
[14] 請求項 11記載の半導体装置において、前記配線基板の第 2面の前記複数の端子 は、前記メモリ回路と前記制御回路とで形成されるメモリカード回路用の端子のみとさ れていることを特徴とする半導体装置。
[15] 請求項 11記載の半導体装置において、前記配線基板の第 2面の前記複数の端子 の中には、 ICカード回路用の外部端子に電気的に接続される端子が配置されて 、る ことを特徴とする半導体装置。
[16] (a)厚さ方向に沿って互いに反対側となる第 1面および第 2面を有する配線基板と
(b)前記配線基板の第 1面に実装され、メモリ回路およびその動作を制御する制御 回路を有する半導体チップと、
(c)前記半導体チップを封止するように前記配線基板の第 1面に被覆された榭脂 封止体とを備え、
前記配線基板の第 2面には前記半導体チップと電気的に接続される複数の端子が 配置されており、 前記配線基板の第 2面の前記複数の端子の中には、 ICカード回路用の外部端子 に電気的に接続される端子が配置されていることを特徴とする半導体装置。
請求項 16記載の半導体装置において、
前記半導体チップは、前記メモリ回路が形成された第 1半導体チップと、前記制御 回路が形成された第 2半導体チップとを、前記第 1半導体チップ上に前記第 2半導体 チップが積層された状態で有しており、
前記第 1、第 2半導体チップの端子は、ボンディングワイヤを通じて、前記配線基板 の第 1面に配置された複数の端子と電気的に接続される接続構成を有しており、 前記配線基板の第 1面の前記複数の端子は、前記配線基板に形成された接続孔 を通じて、前記配線基板の第 2面の前記複数の端子に電気的に接続されていること を特徴とする半導体装置。
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