WO2006112233A1 - プラズマディスプレイパネル装置とその駆動方法 - Google Patents

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WO2006112233A1
WO2006112233A1 PCT/JP2006/305802 JP2006305802W WO2006112233A1 WO 2006112233 A1 WO2006112233 A1 WO 2006112233A1 JP 2006305802 W JP2006305802 W JP 2006305802W WO 2006112233 A1 WO2006112233 A1 WO 2006112233A1
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electrode
display panel
driving
plasma display
potential change
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PCT/JP2006/305802
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Keiji Akamatsu
Kenji Ogawa
Mitsuo Ueda
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Matsushita Electric Industrial Co., Ltd.
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    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames

Definitions

  • the present invention relates to a plasma display panel device and a driving method thereof, and particularly to a technique for preventing the occurrence of erroneous discharge during an initialization period.
  • a plasma display panel (hereinafter referred to as "PDP"! Has two front panels and a back panel facing each other via a plurality of partition walls, and each of the red (R ), Green (G), and blue (B) phosphor layers are arranged, and the discharge gas is sealed in the discharge space that is the gap between the two glass plates.
  • PDP plasma display panel
  • R red
  • G Green
  • B blue
  • a plurality of data (address) electrodes are arranged in parallel on the surface of another panel glass so as to be orthogonal to the display electrode pair with the discharge space interposed therebetween.
  • an initialization pulse, a scan pulse, a write pulse, a sustain pulse, an erase pulse are applied to the electrodes based on the drive waveform process shown in FIG. These pulses are applied, and fluorescent light is emitted by the discharge generated in the discharge gas.
  • Such a PDP device with a PDP configuration is excellent in that it is difficult to increase the depth size and weight and the viewing angle is not limited like the CRT of the conventional display even if the screen is enlarged.
  • FIG. 4 is a diagram showing a pattern example of a driving waveform applied to each electrode of a typical PDP.
  • a PDP device normally around 50 to 100 images per second are displayed continuously during driving, and each image is called a field.
  • a method is generally used in which the field is further divided into several subfields (SF) and gradation display is performed by combining the subfields to emit light.
  • SF subfields
  • Patent Document 1 discloses a driving method in which light emission not related to gradation display is reduced as much as possible to suppress an increase in black luminance and a contrast ratio is improved.
  • Each subfield includes an initialization period, a writing period, and a sustain period.
  • the initialization period all cell initialization operations in which initialization discharge is performed on all discharge cells that perform image display, or selective to discharge cells that have undergone sustain discharge in the immediately preceding subfield.
  • the selected initialization operation that causes the initializing discharge to be performed is one of the operations.
  • Figure 4 shows an example where one field consists of X subfields.
  • FIG. 5 shows a partially expanded all-cell initialization period in the subfield.
  • scan electrodes SCN1 to SCNn are usually used as anodes and sustain electrodes SUS1 to SUSn and data electrodes D1 to Dm are used as cathodes.
  • a weak discharge normal initialization light emission that cannot be seen with the naked eye
  • the problem due to the strong discharge occurs even if the surface of the sustain electrodes SUSl to SUSN acting as a cathode in the latter half is covered with the protective layer 7 having a large secondary electron emission coefficient. Furthermore, the abnormal initialization light emission can occur for reasons other than the xenon partial pressure, such as the electron emission coefficient of the phosphor layer and the wall voltage state in the discharge cell.
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-242224
  • Patent Document 2 JP 2004-191530 A
  • Patent Document 2 has the following problems.
  • the wall voltage of the discharge cells that have been successfully initialized is also affected.
  • the margin of the subsequent address discharge becomes narrow.
  • the “margin” indicates a range of the write voltage in which the write discharge can be normally performed by an applicable write voltage.
  • the auxiliary erase pulse used in Patent Document 2 is a narrow pulse in order to prevent wall voltage accumulation again after erasing (causing erroneous sustain discharge when accumulated).
  • the width of the narrow pulse is too narrow, it is difficult to set the width of the narrow pulse. As a result, an erroneous sustain discharge occurs. For this reason, it is difficult to secure a design margin for the auxiliary erase pulse, and it seems undesirable to depend on the pulse.
  • the present invention has been made in view of such a problem. Even in the case of a plasma display panel of a high-definition display standard, it occurs in an initialization period in which an auxiliary erase pulse is not used after the erase period ends. It is an object of the present invention to provide a plasma display panel that can display an image with good quality without flicker by suppressing the problem of erroneous discharge due to accidental strong discharge, and a driving method thereof.
  • the present invention provides a display electrode pair composed of a scan electrode and a sustain electrode, and a device disposed so as to intersect the display electrode pair with a discharge space interposed therebetween.
  • a plasma display panel having a plurality of discharge cells corresponding to the intersecting portion, and driving a plasma display panel based on a driving process including a field including a plurality of subfields.
  • a display panel driving method wherein at least one of the subfields included in the field includes an all-cell initializing period in which initializing discharge of all the discharging cells is performed, During the initialization period, by applying a rising ramp waveform voltage to the scan electrode, the scan electrode and / or the data electrode and / or the sustain electrode can be reduced to a minimum.
  • the second half of the initializing period in which the second initializing discharge is performed with one of the electrodes, and after the first half of the initializing period, the scan electrode, the sustain electrode, and the data electrode
  • the scan electrode, the sustain electrode, and the data electrode In order to erase an excessive wall voltage in the discharge cell by applying tl to a potential change waveform that is steeper than the downward slope in the latter half of the initialization period applied to the scan electrode.
  • the excess wall voltage erasure period is assumed to be interposed.
  • the potential change waveform may be pulsed, and the potential change waveform may be applied to the scan electrode.
  • the potential of the sustain electrode can be changed during the application of the potential change waveform or after the end of the waveform.
  • the potential change waveform may be applied to the sustain electrode.
  • the potential change waveform may be applied before the first half of the initialization period ends and before the potential of the scan electrode changes.
  • the potential change waveform can also be applied after the first half of the initialization period has ended and the potential of the scan electrode has changed.
  • the electrode to which the potential change waveform is applied may be the data electrode.
  • the data electrode when the potential change waveform is applied, the data electrode can be used as an anode.
  • the potential change waveform of the data electrode can be obtained by imprinting before and after the change of the potential of the sustain electrode. .
  • both the scan electrode and the sustain electrode can be used as the electrode to which the potential change waveform is applied.
  • the potential change waveform may be applied to the sustain electrode during or after the application of the potential change waveform of the scan electrode.
  • the electrodes to which the potential change waveform is applied may be both the scan electrodes and the data electrodes.
  • the potential change waveform may be applied to the data electrode during application of the potential change waveform of the scan electrode and before the potential change waveform of the sustain electrode.
  • the potential change waveform may be applied so that the data electrode becomes an anode or a cathode.
  • the potential change waveform can change the potential of the data electrode during the application of the potential change waveform of the scan electrode and after the application of the potential change waveform of the sustain electrode.
  • the potential change waveform of the data electrode can be applied even when the data electrode has a positive or negative potential.
  • the sustain electrode and the data electrode may be used as the electrode to which the potential change waveform is applied.
  • the potential change waveform can change the potential of the data electrode during application of the potential change waveform of the sustain electrode.
  • the potential change waveform of the data electrode shows that the scan electrode and the sustain electrode are positive or negative, The potential can be applied even if the potential becomes.
  • the potential change waveform can change the potential of the sustain electrode during application of the potential change waveform of the data electrode.
  • the potential change waveform of the sustain electrode can be applied to the scan electrode and the data electrode as an anode or a cathode!
  • the driving method of the present invention when the APL of the image to be displayed is low with respect to the predetermined reference value, the number of subfields having an initialization period for performing the all-cell initialization operation is reduced, and the predetermined reference value is set. On the other hand, when the APL of the image to be displayed is high, the number of subfields having an initialization period for performing the all-cell initialization operation can be increased.
  • the present invention is a plasma display panel device comprising a plasma display panel body and a drive circuit connected to the plasma display panel body, wherein the drive circuit is based on any one of the driving methods.
  • the plasma display panel device is driven.
  • the driving method of the present invention having the above-described characteristics is directed to the all-cell initializing period when driving the PDP, and during the excess wall voltage erasing period provided between the first half and the second half of the period.
  • a method of applying a potential change waveform (voltage change pulse) accompanying a change in the vertical voltage to the scan electrode or the like is adopted.
  • the erase pulse is not applied after the latter half of the initialization period as in the prior art, there is no influence on the wall voltage of the normally initialized discharge cell. Since the writing margin is not narrowed, it is possible to suppress the image deterioration caused by the writing mistake and to exhibit good image display performance.
  • the excess wall voltage can be erased before shifting to the second half of the initialization period, so that normal initialization can be performed in the second half of the initialization period. Therefore, since subsequent address discharge is also possible, not only the above-mentioned excessive wall voltage can be erased, but also the gradation that is not sacrificed, so that better image display performance can be exhibited. is there.
  • the excessive wall voltage erasing period in the driving method of the present invention is obtained by preliminarily removing an excessive wall voltage in a discharge cell in which strong discharge occurs in the first half of the initialization period and strong discharge may occur in the subsequent second half.
  • the write discharge in the write period following the latter half can be performed at a desired timing based on the appropriate wall voltage in all the discharge cells, and the problem of discharge delay is solved and normal Generation of a proper sustain discharge can be promoted.
  • the design margin can be secured relatively easily without sacrificing the gradation display as in the case of the prior art 2.
  • the wall voltage in the discharge cell can be appropriately adjusted, but this effect is achieved by a high-definition PDP having a resolution equal to or higher than HD (High Definition) in which the volume of the discharge space is smaller than the conventional standard.
  • HD High Definition
  • FIG. 1 is a perspective view of a typical AC surface discharge type PDP.
  • FIG. 2 is a typical PDP electrode arrangement diagram.
  • FIG. 3 is a configuration diagram of a PDP device using a typical PDP driving method.
  • FIG. 4 is a drive waveform diagram applied to each electrode of a typical PDP.
  • FIG. 5 is a drive waveform diagram showing a problem in driving a typical PDP.
  • FIG. 6 is a drive waveform diagram of the PDP in the first embodiment of the present invention.
  • FIG. 7 is a subfield configuration diagram of the PDP driving method according to the first embodiment of the present invention.
  • FIG. 8 is a drive waveform diagram of the PDP in the second embodiment of the present invention.
  • FIG. 9 is a drive waveform diagram of the PDP in the third embodiment of the present invention.
  • FIG. 10 is a drive waveform diagram of a PDP in Embodiment 4 of the present invention.
  • FIG. 11 is a PDP drive waveform diagram according to the fifth embodiment of the present invention.
  • FIG. 12 is a drive waveform diagram of the PDP in the sixth embodiment of the present invention.
  • FIG. 1 is a partial perspective view showing a configuration example of a PDP.
  • the PDP 1 shown in the figure is generally the same as the conventional configuration described above, and redundant description will be omitted as appropriate. Note that the configuration of the PDP and the drive device are substantially the same in each embodiment described later.
  • a front substrate (front panel) 2 and a rear substrate (back panel) 3 that also have panel glass power are arranged to face each other, and a discharge space is formed between them.
  • a plurality of pairs of scan electrodes SCN1 to SCNn and SUS1 to SUSn constituting a display electrode pair are arranged in parallel to each other.
  • a dielectric layer 6 and a protective layer 7 are sequentially stacked so as to cover the plurality of scan electrodes SCNl to SCNn and SUSl to SUSn as a whole.
  • an MgO thin film is desired which is desired to have a high secondary electron emission coefficient and high sputtering resistance in order to generate a stable discharge.
  • a plurality of data electrodes Dl to Dm are provided, and an insulating layer 9 is covered so as to cover the data 9.
  • a partition wall 10 is provided in parallel with each data electrode Dl to Dm at the position of the insulating layer 8 corresponding to each data electrode Dl to Dm.
  • a phosphor of either red (R), green (G), or blue (B) is applied between the surface of the insulator layer 8 and the adjacent barrier ribs 10, and the phosphors are arranged together.
  • Body layer 11 is provided! [0032]
  • red phosphor for example, (Y, Gd) BO: Eu, YO: Eu, YVO: Eu, etc. are used alone.
  • BaMgAl 0: Eu, CaMgSi 0; Eu, etc. used alone, or
  • these mixed phosphors are used.
  • the front substrate 2 and the rear substrate 3 are arranged to face each other so that the scan electrodes SCN1 to SCNn and the SUS1 to SUSn and the data electrodes D1 to Dm intersect with each other across a space.
  • the space acts as a discharge space, and a mixed gas of components such as He, Ne, and Xe is enclosed as a discharge gas.
  • a plurality of discharge cells are arranged in a matrix along the plane of the panel corresponding to the crossing positions of the pair of display electrodes and the data electrodes Dl to Dm.
  • the PDP 1 having such a configuration, ultraviolet rays are generated by gas discharge in each discharge cell, and the phosphor layer 11 is excited to emit light by the ultraviolet rays.
  • the color display can be performed by combining the phosphor layers 11 adjacent to each other for the three primary colors of RGB.
  • n scan electrodes SCN1 to SCNn and n sustain electrodes SUS1 to SUSn are alternately arranged in the row direction in PDP1, and m data electrodes D1 to Dm are arranged in the column direction. It is arranged.
  • M x n are formed.
  • FIG. 3 is a block diagram showing a configuration of the PDP 1 that also has a driving circuit force connected to the PDP 1 and the electrodes SCN1 to SCNn, SUS1 to SUSn, and D1 to Dm.
  • the PDP apparatus also has a known configuration as a whole, and as shown in this figure, PDP (panel) 1, data electrode drive circuit 12, scan electrode drive circuit 13, sustain electrode drive circuit 14, timing generation circuit 15, AZD (analog 'digital') conversion 16, scanning number conversion unit 17, subfield conversion unit 18, APL (average 'picture' level) detection unit 19 and power supply circuit (not shown).
  • the image signal VD is input to the AZD converter 16. Meanwhile, horizontal sync signal The signal H and the vertical synchronization signal V are input to the timing generation circuit 15, AD conversion 16, and scan number conversion unit 17.
  • the AZD converter 16 converts the image signal VD into image data of a digital signal and outputs the image data to the scan number conversion unit 17 and the APL detection unit 19.
  • the scanning number conversion unit 17 converts the image data into image data corresponding to the number of pixels of the PDP 1 and outputs the image data to the subfield conversion unit 18.
  • the subfield conversion unit 18 divides the image data of each pixel into a plurality of bits corresponding to a plurality of subfields, and outputs the image data for each subfield to the data electrode driving circuit 12.
  • the APL detector 19 operates to detect the average luminance level of the image data.
  • the timing generation circuit 15 controls the drive waveform based on the APL output from the APL detection unit 19. Specifically, as described later, the initialization operation of each subfield constituting one field is determined as one of all-cell initialization power selection initialization based on APL, and all-cell initial in one field is initialized. Controls the number of activation operations.
  • the timing generation circuit 15 supplies a timing signal to the scan electrode driving circuit 13 through a total of (a + b) wires.
  • b wires out of the (a + b) wires are for controlling a potential change during an excessive wall voltage erasing period to be described later.
  • Scan electrode drive circuit 13 supplies a drive waveform to scan electrodes SCN1 to SCNn based on a timing signal. As shown in FIG. 3, an excessive wall voltage erasing circuit 131 is provided inside the circuit 13, and based on each timing signal supplied by the b wires, the scanning electrode SCN1 Up and down potential change waveforms (voltage change pulses) are applied to SCNn.
  • excess wall voltage erasing circuit 131 can be provided in either the data electrode driving circuit 12 or the sustain electrode driving circuit 14.
  • Sustain electrode drive circuit 14 supplies a drive waveform to sustain electrodes SUSl to SUSn based on the timing signal.
  • the data electrode drive circuit 12 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm and drives the data electrodes.
  • the timing generation circuit 15 generates a timing signal based on the horizontal synchronizing signal H and the vertical synchronizing signal V.
  • the data is output to the scan electrode drive circuit 13 and the sustain electrode drive circuit 14.
  • the PDP device is driven in the order of an initialization period, a writing period, and a sustain period by a driving method using a known subfield method. Therefore, each period will be described here in turn.
  • FIG. 4 is a diagram showing the drive waveform.
  • the initialization operation in the all-cell initialization subfield performs initialization discharge in all discharge cells simultaneously, erases the wall voltage history of each previous discharge cell, and is necessary for the write operation.
  • the all-cell initialization period can be divided into two periods, a first half and a second half, as follows.
  • the feature of the first embodiment is that a separate period is provided between the first half and the second half, which will be described in detail separately.
  • the sustain electrodes SUSl to SUSn and the data electrodes Dl to Dm are held at 0 (V), and the voltages that are lower than the discharge start voltage with respect to the scan electrodes SCN1 to SCNn Apply a ramp voltage that gradually increases from Vp (V) to a voltage Vr (V) that exceeds the discharge start voltage.
  • a weak initializing discharge is generated with scan electrodes SCN1 to SCNn serving as anodes and sustain electrodes SUSl to SUSn and data electrodes Dl to Dm serving as cathodes.
  • the first weak initializing discharge is generated in all the discharge cells, and negative wall voltage is stored on the scanning electrodes SCN1 to SCNn, and the sustain electrodes SUS1 to SUSn and the data electrodes D1 to Dm are stored.
  • the wall voltage on the electrode means that the electrode is covered.
  • the dielectric layer ⁇ represents the voltage generated by the wall voltage accumulated on the phosphor layer.
  • the sustain electrodes SUSl to SUSn are maintained at the voltage Vh (V), and the running electrodes SCN1 to SCNn are gradually applied to the voltage Vg (V) force voltage Va (V). Apply a ramp voltage that falls to. Then, in all the discharge cells, a second weak setup discharge is generated with the scan electrodes SCN1 to SCNn as the negative electrode and the sustain electrodes SUS1 to SUSn and the data electrodes D1 to Dm as the anodes.
  • the wall voltage on scan electrodes SCNl to SCNn and the wall voltage on sustain electrodes SUSl to SUSN are weakened, and the wall voltage on data electrodes Dl to Dm is also suitable for the write operation in the write period described below. Adjusted to the desired value.
  • the initializing operation of the selective initializing subfield is a selective initializing operation in which initializing discharge is performed in the discharge cells that have been sustained and discharged in the previous subfield.
  • sustain electrodes SUSl to SUSn are held at voltage Vh (V)
  • data electrodes Dl to Dm are held at 0 (V)
  • scan electrodes SCNl to SCNn are applied to voltage Va ( Apply a ramp voltage that slowly falls towards V).
  • Vh voltage
  • data electrodes Dl to Dm are held at 0 (V)
  • scan electrodes SCNl to SCNn are applied to voltage Va ( Apply a ramp voltage that slowly falls towards V).
  • the feature of the first embodiment is that, as shown in FIG. 6, there are upper and lower potential change waveforms with respect to the scan electrodes SCNl to SCNn between the first half and the second half of the all-cell initialization period (The excess wall voltage erasing period for applying the voltage change pulse) is provided. This feature will be described below with reference to Fig. 6 (a).
  • the sustain electrodes SUSl to SUSn and the data electrodes Dl to Dm are held at 0 (V), and the voltage is equal to or lower than the discharge start voltage with respect to the scan electrodes SCNl to SCNn.
  • a ramp voltage that gradually rises from Vp (V) to the voltage Vr (V) that exceeds the discharge start voltage is applied, the scan electrodes SCNl to SCNn are used as anodes, the sustain electrodes SUSl to SUSn, and the data electrodes
  • Dl to Dm as cathodes
  • the first weak initializing discharge is generated in all the discharge cells, and negative wall voltage is stored on the scan electrodes SCN1 to SCNn, and positive on the sustain electrodes SUS1 to SUSn and the data electrodes D1 to Dm. Store wall voltage.
  • the problem due to the strong discharge occurs even if the surface of the sustain electrodes SUSl to SUSN acting as the cathode in the latter half is covered with the protective layer 7 having a large secondary electron emission coefficient. Furthermore, the abnormal initialization light emission can occur for reasons other than the xenon partial pressure, such as the electron emission coefficient of the phosphor layer and the wall voltage state in the discharge cell.
  • this strong discharge problem can be solved by applying an auxiliary erase pulse to the scan electrodes after the end of the all-cell initialization period, thereby eliminating excessive wall voltage.
  • the auxiliary erase pulse also affects the wall voltage of the discharge cell that has been successfully initialized, so the write margin can be narrowed or excessive wall voltage can be erased. There are problems such as sacrificing gradation display of things.
  • an excess wall voltage erasing period is provided, and in the excess wall voltage erasing period, the scan electrodes SCN1 to SCNn are normally initialized in the first half of the initialization period.
  • the discharged discharge cell does not satisfy the discharge start voltage, and the voltage Vera (V) is applied, and then the start voltage Vg (V) in the latter half of the initialization period is applied.
  • the excess wall voltage erasing period is a period during which the erasing discharge for erasing the excessive wall voltage in the discharge cell that has become a strong discharge in the first half of the initializing period is the first half of the force initializing period. Since it is arranged immediately after the discharge, the discharge delay of the erase discharge is reduced by sufficient priming generated by the strong discharge in the first half of the initialization period and the weak discharge of the adjacent cell. Can be made relatively short. In other words, the design margin for the erasure period can be secured relatively easily.
  • the priming particles are charged on the barrier ribs during driving.
  • the wall charge can be adjusted appropriately even with a ⁇ configuration that is easy to combine with the.
  • the pulse in the excessive wall voltage erasing period acts as a trap for strong discharge in the latter half of the initializing period, and a normal discharge cell having no excessive wall voltage leading to the strong discharge is used. Has no effect.
  • the excess wall voltage erasing period is provided in the all-cell initializing period, there is a problem that the wall voltage of the discharge cell after the end of the all-cell initializing period is affected as in the prior art 2. Since this is avoided, it is possible to prevent the write margin from being lowered.
  • the phosphors constituting the R, G, B phosphor layers are negatively charged such as YVO: Eu, Zn SiO: Mn, CaMgSi O: Eu, etc. Easy-to-use phosphors exist
  • the appropriate period of the excessive wall voltage erasing period is set to a time (for example, about 0.5 to 50 s) at which the erasing discharge can be surely caused by the discharge delay.
  • sustain electrodes SUSl to SUSn are maintained at voltage Vh (V), and the voltage Vg (V) is applied to the running electrodes SCN1 to SCNn and gradually decreases to voltage Va (V). Apply lamp voltage. Then, in all discharge cells (including those discharged during the excessive wall voltage erasing period), the second weakness is caused by the scan electrodes SCNl to SCNn as the cathode and the sustain electrodes SUSl to SUSn and the data electrodes Dl to Dm as the anode. Initializing discharge occurs.
  • the wall voltage on the scanning electrodes SCNl to SCNn and the wall voltage on the sustain electrodes SUSl to SUSn are weakened, and the wall voltage on the data electrodes Dl to Dm is also adjusted to a value suitable for the writing operation in the writing period. It is.
  • scan electrodes SCN 1 to SCNn are held at ⁇ Vs (V).
  • the write pulse voltage Vw (V) is applied to the data electrode Dk of the discharge cell to be displayed in the first row among the data electrodes Dl to Dm, and the scan pulse is applied to the scanning electrode SCN1 in the first row.
  • Apply voltage Vb (V) From here, data electrode Dk and scan electrode The voltage at the intersection with SCNI is obtained by adding the wall voltage on data electrode Dk and the wall voltage on scan electrode SCN1 to the externally applied voltage (Vw-Vb), which exceeds the discharge start voltage. .
  • a write discharge occurs between data electrode Dk and scan electrode SCN1 and between sustain electrode SUS1 and scanning electrode SCN1, and a positive wall voltage is accumulated on scan electrode SCN1 of this discharge cell.
  • a negative wall voltage is accumulated on the sustain electrode SUS1, and a negative wall voltage is also accumulated on the data electrode Dk. In this way, the write operation is performed in which the write discharge is caused in the discharge cells to be displayed in the first row and the wall voltage is accumulated on each electrode.
  • the voltage at the intersection between the data electrode to which the write pulse voltage Vw (V) is not applied and the scan electrode SCN1 does not exceed the discharge start voltage, so that no write discharge occurs.
  • the above writing operation is sequentially performed up to the discharge cell in the nth row, and the writing period ends.
  • the scanning pulse is sequentially applied to the scanning electrode, and the writing pulse voltage corresponding to the image signal to be displayed is applied to the data electrode, so that the selection is made between the scanning electrode and the data electrode.
  • the wall voltage is formed by causing write discharge.
  • sustain electrodes SUSl to SUSn are returned to 0 (V), and sustain pulse voltage Vm (V) is applied to scan electrodes SCN1 to SCNn.
  • the voltage between scan electrode SCNi and sustain electrode S USi is set to sustain pulse voltage Vm (V) on scan electrode SCNi and sustain electrode S USi.
  • V sustain pulse voltage
  • the magnitude of the wall voltage is added and exceeds the discharge start voltage.
  • a sustain discharge occurs between scan electrode SCNi and sustain electrode SUSi, a negative wall voltage is accumulated on scan electrode SCNi, and a positive wall voltage is accumulated on sustain electrode SUSi.
  • a positive wall voltage is also accumulated on the data electrode Dk.
  • a sustain discharge does not occur in a discharge cell that does not generate a write discharge during the write period, and the wall voltage state at the end of the initialization period is maintained.
  • the number of sustain pulses is a luminance weight, and the number of sustain pulses is changed in each subfield, and an arbitrary gradation is realized by a combination thereof.
  • a sustain pulse voltage of a predetermined number of times corresponding to the luminance weight is applied between the scan electrode and the sustain electrode, and the discharge cell in which the wall voltage is formed by the write discharge is selected. Discharge and emit light.
  • each drive waveform has been described with reference to FIG. 6 (a).
  • the voltage Vh (V) applied to the sustain electrodes SUSl to SUSn is excessive.
  • the drive may be applied during the wall voltage erasing period. In this way, by applying a voltage to both scan electrodes SCN1 to SCNn and sustain electrodes SUSl to SUSn in the excess wall voltage erasing period, the applied voltage between the respective electrodes increases, so that the erasing discharge can be more reliably performed. It can be carried out.
  • FIG. 7 is a diagram showing a setting example related to the driving method of the PDP (example) in the first embodiment described above, and shows the setting for switching the subfield configuration based on the APL of the image signal to be displayed. Is.
  • the switching of the subfield configuration is specifically realized by the subfield conversion unit 18.
  • a in FIG. 7 is a configuration used for an image signal with an APL power ⁇ to 1.5%.
  • the initialization operation for all cells is performed only during the initialization period of the first SF, and the initialization period of the second SF to the 10th SF is It is a subfield configuration that performs selective initialization.
  • the initializing period is the all-cell initializing operation, and the initializing periods of the second SF, the third SF, and the fifth SF to the tenth SF have a subfield configuration that is a selective initializing period.
  • c in FIG. 7 is a configuration used when an APL has an image signal of 5 to 10%, and the initialization periods of the first SF, the fourth SF, and the tenth SF are all-cell initialization, second SF, third SF, and second
  • the initialization period from 5SF to 9th SF has a subfield configuration which is a selective initialization period.
  • Figure 7d shows the configuration used when the APL has an image signal of 10 to 15%.
  • the initialization period of the 1st SF, 4th SF, 8th SF, and 10th SF is the initialization period for all cells, the 2nd SF, the 3rd SF,
  • the initialization period of the fifth SF to the seventh SF and the ninth SF has a subfield configuration that is a selective initialization period.
  • e in FIG. 7 is a configuration used when an APL has an image signal of 15 to 100%.
  • the initialization period of the first SF, the fourth SF, the sixth SF, the eighth SF, and the tenth SF is the all-cell initialization period
  • the initialization period of the second SF, the third SF, the fifth SF, the seventh SF, and the ninth SF has a subfield configuration that is a selective initialization period.
  • Table 1 below shows the relationship between the above subfield configuration and APL.
  • the number of all cell initialization periods per field during driving is determined depending on the APL.
  • the black display area when displaying an image with a high APL, the black display area is considered to be narrow. A predetermined initialization discharge and address discharge are intended. Conversely, when displaying images with a low APL, the black image display area is considered to be wide, so the number of all-cell initializations is reduced.
  • the PDP apparatus By performing such a setting, the PDP apparatus according to the embodiment has a high luminance area.
  • the brightness of the black display area can be lowered and an image with high contrast can be displayed.
  • one field is composed of 10SF, and the number of all cell initializations is set to 1.
  • Tables 2 and 3 shown below are data of other examples. Table 2 shows the number of all cell initializations as 1.
  • Table 3 shows an example in which the number of all-cell initializations is controlled in the range of 1 to 3 and priority is given to the initialization of the subfield close to the top.
  • the all-cell initialization period is introduced by introducing the excessive wall voltage erasing period.
  • the excess wall voltage generated by the strong discharge that occurs accidentally in the first half can be erased, so that the erroneous discharge in the subsequent sustain period can be prevented.
  • the excessive wall voltage can be surely erased before the end of the latter half of the initialization period, the influence of the wall voltage of the normally initialized discharge cell is not affected. Such a problem of reducing the write margin does not occur.
  • the discharge delay is small due to the strong priming generated by the strong discharge generated in the first half and the weak discharge of the adjacent cells. Therefore, it is possible to shorten the period during which the erasing discharge can be performed reliably. For this reason, the design margin for the erasing period as in the prior art 2 can be secured relatively easily.
  • FIG. 8 is a diagram showing drive waveforms in the all-cell initialization period of the PDP according to Embodiment 2 of the present invention.
  • the feature of the second embodiment is that in the drive waveform applied to each electrode of the typical PDP in Fig. 4, the all-cell initialization period is as shown in Fig. 8 in the all-cell initialization period. This is because an excess wall voltage erasing period is provided between the first half and the second half to apply upper and lower potential change waveforms (voltage change pulses) in the sustain electrodes SUSl to SUSn.
  • the same effect as in the first embodiment can be obtained.
  • normal discharge due to weak discharge cannot be performed, resulting in strong discharge and a discharge cell in which an excessive wall voltage is formed due to the excessive wall voltage erasing period.
  • the excessive wall voltage can be eliminated. For this reason, it is possible to prevent erroneous discharge in the subsequent sustain period.
  • the erasing discharge in the excessive wall voltage erasing period is immediately after the first half of the initializing period, the discharge is caused by the strong priming generated by the strong discharge generated in the first half or the weak discharge of the adjacent cell.
  • the delay is getting smaller. For this reason, the period related to the erasure discharge is surely The interval can be shortened. By such an effect, the design margin of the erasing period, which is a problem of the conventional technique 2, can be secured relatively easily.
  • the force described with reference to FIG. 8 (a) can also be maintained by holding the voltage Vr (V) during the excess wall voltage erasing period as shown in FIG. 8 (b). Similar effects can be obtained.
  • the voltage Vera (V) can eliminate the excessive wall voltage by applying a negative voltage to which a positive voltage is applied.
  • FIG. 9 is a diagram showing drive waveforms in the all-cell initialization period of the PDP according to Embodiment 3 of the present invention.
  • the feature of the third embodiment is that in the drive waveform applied to each electrode of the typical PDP in Fig. 4, the all-cell initialization period is as shown in Fig. 9 in the all-cell initialization period.
  • An excess wall voltage elimination period in which upper and lower potential change waveforms are applied to the data electrodes Dl to Dm is provided between the first half and the second half.
  • the first half of the initialization is completed, and after applying Vg (V) to the scan electrodes SCNl to SCNn and the voltage Vh (V) to the SUS electrode, the first half is normal.
  • a voltage Vera (V) that is less than the discharge start voltage is applied to the data electrodes D1 to Dm, and then held for 0.5 to 20 s, and then 0 (V) is applied.
  • V voltage
  • 0 (V) 0
  • an excessive wall voltage accumulates on scan electrode SCNi, sustain electrode SUSi, and data electrode D j, and for discharge cells, when voltage Vera is applied to scan electrodes SCNl to SCNn, a discharge start voltage ( A strong discharge occurs exceeding Vf), and the wall voltage on the scan electrode SCNi, the sustain electrode SUSi, and the data electrode Dj is inverted to erase the wall voltage inside the discharge cell.
  • the voltage Vera (V) varies depending on the Xe voltage division
  • each Xe voltage division is set to a value that can discharge only the cells in which excessive wall voltage is accumulated in the first half of initialization as described above. It is necessary to set by value.
  • the excess wall voltage erasure period is set to a time during which erasure and discharge can be performed reliably even if a discharge delay occurs due to another reason (for example, about 0.5 to 50 s).
  • the sustain electrodes SUSl to SUSn are set to 0 (V) during the excess wall voltage erasing period. The same effect can be obtained.
  • the voltage Vera (V) can eliminate the excessive wall voltage by applying a negative voltage to which a positive voltage is applied.
  • FIG. 10 is a diagram showing drive waveforms in the all-cell initialization period of the PDP according to Embodiment 4 of the present invention.
  • the feature of the fourth embodiment is that the drive waveform applied to each electrode of the typical PDP in FIG. 4 is the same as the first half of the all-cell initialization period, as shown in FIG. An excess wall voltage erasing period in which the upper and lower potential change waveforms are applied to scan electrodes SCN1 to SCNn and sustain electrodes SUS1 to SUSn is provided between the latter half.
  • a voltage Veral (V) which is normally initialized in the first half, is applied to the scan electrodes SCNl to SCNn.
  • the voltage Vera2 (V) is applied to the sustain electrodes SUSl to SUSn when the discharge cell normally initialized in the first half does not satisfy the discharge start voltage.
  • the discharge cells that have performed normal initializing discharge do not discharge, and the wall voltage is maintained in the first half of the initializing period.
  • an excessive wall voltage accumulates on scan electrode SCNi, sustain electrode SUSi, and data electrode Dj.
  • the discharge start voltage ( Vf) As a result, a strong discharge occurs and the wall voltage on scan electrode SCNi, sustain electrode SUSi, and data electrode Dj is inverted, and the wall voltage inside the discharge cell is erased. Since the voltage Vera (V) changes depending on the Xe voltage division, set each Xe voltage to a value that can discharge only the cells in which excessive wall voltage is accumulated in the first half of the initialization as described above. There is a need. In addition, the excess wall voltage erasure period is set to a time during which erasure discharge can be reliably performed even if a discharge delay occurs due to another reason (for example, about 0.5 to 50 s). Even with such a driving method, substantially the same effects as in the first to third embodiments can be obtained.
  • the voltage ⁇ 6 & 2 ( ⁇ ) eliminates excessive wall voltage by applying a negative or negative voltage. be able to.
  • FIG. 11 is a diagram showing drive waveforms in the all-cell initialization period of the PDP according to Embodiment 5 of the present invention.
  • the feature of the fifth embodiment is that in the drive waveform applied to each electrode of the typical PDP in FIG. 4, as shown in FIG. 11 in the all-cell initialization period, the first half of the all-cell initialization period and An excess wall voltage erasing period in which the upper and lower potential change waveforms are applied to the scan electrodes SCN1 to SCNn and the data electrodes D1 to Dm is provided between the latter half.
  • Fig. 11 (a) after completion of the first half of the initialization, the voltage Veral (V) that the discharge cells successfully initialized in the first half do not satisfy the discharge start voltage is applied to the scan electrodes SCNl to SCNn, and the voltage Vera2 is applied to the data electrode. Apply to Dl to Dm. The voltages Veral and Vera2 are held for 0.5 to 20 s, respectively. During the excess wall voltage erasing period, the discharge cell that has performed normal initialization discharge does not discharge, and the wall voltage is maintained in the first half of the initialization period.
  • the force described with reference to FIG. 11 (a) is the same as shown in FIG. 11 (b) even if the voltage Vera2 applied to the data electrodes Dl to Dm is a negative voltage. Is obtained. Further, in both of FIGS. 11 (a) and 11 (b), the voltage Vh (V) is applied to the sustain electrodes SUSl to SUSn after the excess wall voltage erasing period ends. Therefore, excessive wall voltage can be eliminated.
  • FIG. 12 is a diagram showing drive waveforms in the all-cell initializing period according to the sixth embodiment of the present invention.
  • the feature of the sixth embodiment is that, in the drive waveform applied to each electrode of the typical PDP in FIG. 4, as shown in FIG. 12 in the all-cell initialization period, the first half of the all-cell initialization period and In the second half, an excess wall voltage erasing period is applied in which the upper and lower potential change waveforms are applied to the sustain electrodes SUSl to SUSn and the data electrodes Dl to Dm.
  • the discharge cell successfully initialized in the first half has a voltage Veral (V) that is less than the discharge start voltage, the sustain electrodes SUSl to SUSn, and the voltage Vera2 is the data electrode. Apply to Dl to Dm. In this excessive wall voltage elimination period, normal initial In the discharge cells that have undergone the igniting discharge, no discharge occurs, and the wall voltage of the first half of the initialization period is maintained.
  • an excessive wall voltage accumulates on scan electrode SCNi, sustain electrode SUSi, and data electrode Dj, and when a voltage Vera is applied to scan electrodes SCNl to SCNn, the discharge start voltage (Vf ), The wall voltage on scan electrode SCNi, sustain electrode SUSi, and data electrode Dj is inverted, and the wall voltage inside the discharge cell is erased. Since the voltage Vera (V) varies depending on the Xe voltage division, it is necessary to set each Xe voltage value to a value that can discharge only cells in which excessive wall voltage is accumulated in the first half of initialization as described above. is there. The excess wall voltage erasure period is set to a time during which erasure and discharge can be performed reliably even if a discharge delay occurs due to another reason (for example, about 0.5 to 50 s).
  • the same effect can be obtained even when the voltage Vera2 applied to the data electrodes D1 to Dm is a negative voltage as shown in FIG. 12 (b). Is obtained. Also, in both Fig. 12 (a) and (b), the voltage Vera2 (V) is applied after the voltage Veral is applied, but the excessive wall voltage can also be erased by applying it before the application. Can do.
  • the upper and lower potential change waveforms provided during the excess wall voltage erasing period are pulse voltages, such as a voltage that changes with time, such as a ramp voltage or a voltage with a time constant. Moyo.
  • the number of all-cell initialization periods is changed according to APL.
  • the present invention provides an excess wall voltage erasing period for each all-cell initialization period.
  • the excess wall voltage erasing period may be selectively provided by a luminance weight that is different for each discharge cell.
  • a panel temperature monitoring unit for monitoring the temperature of the panel may be newly provided, and the number of times of initialization and the number of the excessive wall voltage erasing periods that are selectively provided may be changed according to the temperature information.
  • the time and voltage Vera (V) in the excess wall voltage erasing period should be changed according to the temperature information. Further, a total use time measuring unit for newly measuring the use time may be provided, and the number of times of initialization and the number of excess wall voltage erasing periods provided selectively may be changed according to the use time information.
  • an auxiliary electrode is arranged in parallel with any one of each scan electrode, each sustain electrode, and each data electrode, and this is used as a dedicated electrode for applying a potential change waveform in the excess wall voltage erasing period. It can also be set as the structure to be used.
  • high-definition PDP having a resolution higher than HD (High Definition) refers to the following, for example.
  • Panel size is 42 inches; higher resolution panel than 1024 x 768 (pixel) HD panel
  • Panels with resolutions higher than HD include full HD panels (1920 x 1080 (pixels)).
  • the present invention can be used for, for example, a plasma display panel used as a television device in a home or a large display device in a public facility.

Landscapes

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Abstract

　本発明は、前記消去期間終了後に補助消去パルスを用いることなく、初期化期間において発生する偶発的な強放電による誤放電や書込放電遅れの問題を抑制することにより、チラツキのない良好な品質で画像表示させることができるプラズマディスプレイパネルと、その駆動方法を提供する。 　このため、上り傾斜波形電圧による初期化期間前半部と下り傾斜波形電圧による初期化期間後半部の間に走査電極、維持電極およびデータ電極の3電極の少なくとも1つの電極において、上下の電位変化波形（電圧変化パルス）を印加する。    

Description

明 細 書
プラズマディスプレイパネル装置とその駆動方法
技術分野
[0001] 本発明は、プラズマディスプレイパネル装置とその駆動方法に関し、特に初期化期 間における誤放電発生の防止技術に関するものである。
背景技術
[0002] プラズマディスプレイパネル（以下、「PDP」と!、う。 )は、 2枚のフロントパネルおよび バックパネルを、複数の隔壁を介して対向させ、当該複数の隔壁の間にそれぞれ赤（ R)、緑 (G)、青 (B)各色の蛍光体層を配し、両ガラス板の間隙である放電空間に放 電ガスを封入してなる。フロントパネル側にはパネルガラス表面にスキャン（走査）電 極およびサスティン (維持)電極を一対とする表示電極が複数対形成されて!、る。ま たバックパネル側には別のパネルガラス表面に、前記放電空間を挟んで表示電極対 と直交するように、複数のデータ（アドレス）電極が並設されている。これらの各電極に は後述するサブフィールド法 (フィールド内時分割表示方式）によって例えば図 4に示 す駆動波形プロセスに基づき、初期化パルス、走査パルス、書込パルス、維持パル ス、消去ノ ルス等の各パルスが印加されるようになっており、放電ガス中に発生した 放電によって蛍光発光する。このような PDPを構成に持つ PDP装置は大画面化しても 従来のディスプレイの CRTのように奥行き寸法や重量が増大しにくぐまた視野角が 限定されることがな 、と 、う点で優れて 、る。
[0003] 図 4は代表的な PDPの各電極に印加する駆動波形のパターン例を示す図である。 P DP装置では、駆動時に通常 1秒間当り 50から 100枚程度の画像が連続的に表示され 、その画像の 1つ 1つはフィールドと呼ばれる。 PDPの駆動方法においては、そのフィ 一ルドを更にいくつかのサブフィールド（SF)に分割し、発光させるサブフィールドの 組み合わせによって階調表示を行う方法が一般的とされている。また、サブフィール ド法の中でも、階調表示に関係しない発光を極力減らして黒輝度の上昇を抑え、コン トラスト比を向上した駆動方法が例えば特許文献 1に開示されている。以下にその駆 動方法につ!、て簡単に説明する。 [0004] 各サブフィールドはそれぞれ初期化期間、書込期間および維持期間から構成され ている。また、初期化期間においては、画像表示を行うすべての放電セルに対して 初期化放電を行わせる全セル初期化動作、または、直前のサブフィールドにおいて 維持放電を行った放電セルに対して選択的に初期化放電を行わせる選択初期化動 作の 、ずれかの動作を行う。図 4は例として 1フィールドを Xのサブフィールドで構成し ている。
[0005] 次に示す図 5は、上記サブフィールドのうち全セル初期化期間を部分的に拡大した ものである。
初期化期間の前半部において、走査電極 SCNl〜SCNnに緩やかに上昇するラン プ電圧を印加したとき、通常は、走査電極 SCNl〜SCNnを陽極とし維持電極 SUS1〜 SUSnおよびデータ電極 Dl〜Dmを陰極とする微弱放電（肉眼で見えない正常初期化 発光）が発生する（図 5の 。
[0006] ここで、近年では PDPに封入される放電ガスの Xe分圧を増加させて PDPの発光効 率を向上させる検討がなされているが、 Xe分圧を増加させると放電遅れが大きくなり 、特にプライミング (放電のための起爆剤 =励起粒子)が不足している場合には、微弱 放電とはならず強い放電 (強放電)が任意のセルにおいて偶発的に発生してしまう (異 常初期化発光)ことがある（図 5の bから d)。このような強放電は、下りランプ波形を有す る後半部において発生すると（図 5の d)、実質的に書込放電を行う前にこの強放電が 書込み放電と同様の効果となってしまうため、維持放電が制御不能になり画像劣化 を生じてしまう。
[0007] また当該強放電による問題は、例え後半部において陰極として作用する維持電極 S USl〜SUSnの表面が二次電子放出係数の大き 、保護層 7で覆われて 、ても発生す る。さらに当該異常初期化発光は、上記キセノン分圧以外の理由、例えば蛍光体層 の電子放出係数や、放電セル内の壁電圧の状態等の理由でも生じうる。
そこで当該強放電の対策として、例えば特許文献 2では、全セル初期化期間終了 後に走査電極に補助消去パルス電圧を印加することで、初期化期間で消去しきれな かった過剰な壁電圧を消去し、万一発生した前記強放電が及ぼす書込期間及び維 持期間に対する悪影響を予め回避する技術が開示されて！、る。 特許文献 1：特開 2000— 242224号公報
特許文献 2：特開 2004— 191530号公報
発明の開示
発明が解決しょうとする課題
[0008] しカゝしながら、特許文献 2に開示された技術では、以下の課題が存在する。
第一に、全セル初期化終了後に全放電セルを対象として、走査電極に一括して補 助消去パルスを印加するものであるため、正常に初期化された放電セルの壁電圧に も影響を及ぼし、その後の書込み放電のマージンが狭くなるという新たな問題がある ここで「マージン」とは、印加可能な書込電圧により正常に書込放電ができる書込電 圧の範囲等を示す。
[0009] 第二に、全セル初期化期間で過剰な壁電圧により強放電が発生したサブフィール ドが、本来維持放電を有するサブフィールドであった場合、前記補助消去パルスによ り過剰な壁電圧は消去できるものの書込み放電させるために必要な壁電圧をも消去 されてしまうため、書込放電が行えないため、続く維持期間において維持放電させる ことができない。このため現実的に当該技術を用いる場合には、階調表示性能をある 程度犠牲にせざるを得な ヽ。
[0010] 第三に、特許文献 2で用いられる補助消去パルスは、消去した後の再度の壁電圧 蓄積を防止するため（蓄積すると誤った維持放電を起こす)、細幅パルスとなっている 。し力しながら、当該細幅パルスの幅は設定が難しぐ細すぎると放電遅れのため過 剰壁電圧の消去放電が行えな力つたり、逆にパルス幅が太すぎると壁電圧が蓄積さ れて誤維持放電が生じてしまう。このため補助消去パルスの設計マージンの確保が 困難であり、当該パルスに依存するのは望ましくないと思われる。
[0011] また第四に、特許文献 2に開示された技術に限定されないが、フルスペックハイビジ ヨンである HD (High Definition)以上の解像度を有する高精細 PDPの開発における問 題がある。 PDPを高精細化する際には、放電セルサイズを従来より狭いピッチにする 必要があり、放電空間と隔壁の距離を相対的に短くさせた構成となる。このように放 電空間の容積が小さくなる構成では、 PDPの駆動時において、放電空間内に浮遊す るプライミング粒子が隔壁の電荷と結合する確率が、従来構成に比べて増加する。こ れにより放電遅れが大きくなつたり、初期化期間で強放電が発生する問題も増加する といった問題がある。
[0012] このように、 PDPの駆動方法においては、前記初期化期間における異常初期化放 電に対して未だ解決すべき課題が残されて 、る。
本発明はこのような課題に鑑みてなされたものであって、例え高精細なディスプレイ 規格のプラズマディスプレイパネルであっても、前記消去期間終了後に補助消去パ ルスを用いることなぐ初期化期間において発生する偶発的な強放電による誤維持 放電の問題を抑制することにより、チラツキのない良好な品質で画像表示させること ができるプラズマディスプレイパネルと、その駆動方法を提供することを目的とする。
[0013]
課題を解決するための手段
[0014] 前記従来の課題を解決するために、本発明は、走査電極及び維持電極からなる表 示電極対と、当該表示電極対に対して放電空間を挟んで交差するように配されたデ ータ電極とを有し、前記交差部分に対応して複数の放電セルが配設された構造のプ ラズマディスプレイパネルを、複数のサブフィールドからなるフィールドを含む駆動プ 口セスに基づき駆動するプラズマディスプレイパネルの駆動方法であって、前記フィ 一ルドに含まれるサブフィールドのうち、少なくとも 1つのサブフィールドには、全放電 セルの初期化放電を行う全セル初期化期間が存在し、当該全セル初期化期間中に は、前記走査電極に上がり傾斜波形電圧を印加することにより、当該走査電極と、前 記データ電極および前記維持電極の両方或いはその少なくとも一方の電極との間で 第一の初期化放電を行う初期化期間前半部と、前記走査電極に下り傾斜波形電圧 を印加することにより前記走査電極と前記データ電極および前記維持電極または少 なくともその一方の電極との間で第二の初期化放電を行う初期化期間後半部とが存 在し、且つ、前記初期化期間前半部終了後に、前記走査電極、前記維持電極、前 記データ電極の少なくともいずれかの電極に対して、前記走査電極に印加する前記 初期化期間後半部の下り傾斜より急峻な電位変化波形を印力 tlして、放電セル内の 過剰な壁電圧を消去するための、過剰壁電圧消去期間が介在しているものとした。 [0015] ここで、前記電位変化波形はパルス状とすることもでき、さらに当該電位変化波形を 前記走査電極に印加することもできる。また、前記電位変化波形の印加中、または当 該波形終了後に維持電極の電位を変化させることもできる。
また前記電位変化波形は、前記維持電極に印加することもできる。この場合、前記 電位変化波形は、前記初期化期間前半部が終了し、且つ前記走査電極の電位が変 化する前に印加することもできる。また前記電位変化波形は、前記初期化期間前半 部が終了し、且つ前記走査電極の電位が変化した後に印加することもできる。
[0016] 一方、前記電位変化波形を印加する電極を前記データ電極とすることもできる。こ の場合、前記電位変化波形の印加時には前記データ電極を陽極とすることもできる 上記データ電極の電位変化波形は、前記維持電極の電位が変化する前後 、ずれ にち印カロすることちでさる。
或 ヽは前記電位変化波形を印加する電極として、前記走査電極および前記維持 電極の両方とすることもできる。この前記電位変化波形は、前記走査電極の電位変 化波形の印加中もしくはその終了後に、前記維持電極に印加することもできる。
[0017] また前記電位変化波形を印加する電極としては、前記走査電極および前記データ 電極の両方とすることもできる。この場合、前記電位変化波形は、前記走査電極の電 位変化波形の印加中および前期維持電極の電位変化波形前に前記データ電極に 印加するようにすることもできる。
さらに前記電位変化波形は、前記データ電極が陽極若しくは陰極となるように印加 することもできる。この前記電位変化波形は、前記走査電極の電位変化波形の印加 中および前期維持電極の電位変化波形の印加終了後に前記データ電極の電位を 変化させることもできる。また、このデータ電極の電位変化波形は、前記データ電極 が正極或いは負極の 、ずれの電位であっても印加することができる。
[0018] さらに前記電位変化波形を印加する電極としては、前記維持電極および前記デー タ電極とすることもできる。この前記電位変化波形は、前記維持電極の電位変化波 形の印加中に、前記データ電極の電位を変化させることもできる。このデータ電極の 電位変化波形は、前記走査電極および前記維持電極が正極或!、は負極の!/、ずれ の電位となっても印加することもできる。
[0019] さらに前記電位変化波形は、前記データ電極の電位変化波形の印加中に、前記 維持電極の電位を変化させることもできる。この維持電極の電位変化波形は、前記 走査電極および前記データ電極に対して陽極或いは陰極の!/、ずれとしても印加する ことができる。
また本発明の駆動方法では、所定の基準値に対し、表示すべき画像の APLが低い ときは全セル初期化動作を行う初期化期間を有するサブフィールドの数を減らし、前 記所定の基準値に対し、前記表示すべき画像の APLが高 、ときは全セル初期化動 作を行う初期化期間を有するサブフィールドの数を増やすこともできる。
[0020] さらに本発明は、プラズマディスプレイパネル本体と、これに接続される駆動回路と を備えるプラズマディスプレイパネル装置であって、前記駆動回路は、前記いずれか の駆動方法に基づき前記プラズマディスプレイパネル本体を駆動するプラズマデイス プレイパネル装置とした。
発明の効果
[0021] 以上の特徴を有する本発明の駆動方法は、 PDPの駆動時において、全セル初期 化期間を対象とし、その期間の前半部と後半部の間に設けた過剰壁電圧消去期間 にお ヽて、走査電極等に上下電圧変化を伴う電位変化波形 (電圧変化パルス)を印 加する方法を採用するものである。
この電位変化波形を用いれば、初期化期間前半部において強放電が発生し、放 電セル内に過剰な壁電圧が蓄積されたとしても、初期化期間後半部に入る前に積極 的に消去されるので、全セル初期化期間の後半部において不要な強放電が発生す るのが防止される。つまり、全セル初期化期間の終了時点で、あた力も書込放電が行 われたのと同様の誤放電を生じる恐れがなぐ当該サブフィールドにおける維持期間 で不要な放電を生じることがないため、チラツキのない良好な画像表示性能を呈する ことが可能である。
[0022] また、本発明によれば、従来技術のように前記初期化期間の後半部終了後に消去 パルスを印加しないため、正常に初期化された放電セルの壁電圧への影響がなぐ 書込みマージンを狭くすることがないため、書込みミスに起因する画像劣化を抑えて 良好な画像表示性能を呈することが可能である。
また本発明によれば、前記初期化期間の後半部に移行する前に過剰壁電圧を消 去できるため、前記初期化期間の後半部において正常な初期化が可能となる。従つ て、その後の書込み放電も可能となるため、前記過剰壁電圧を消去することができる だけでなぐ階調も犠牲にすることがないため、より良好な画像表示性能を呈すること が可能である。すなわち本発明の駆動方法における過剰壁電圧消去期間は、初期 化期間の前半部において強放電が発生し、続く後半部において強放電が発生する 恐れのある放電セルでの過剰な壁電圧を、予め下り傾斜波形 (初期化期間後半部） に至る前に確実に消去するものであり、いわば初期化期間後半部において発生する 書き込み放電と同様の効果となってしまう強放電のトラップとして作用するものである 。このため、当該強放電に至るような過剰な壁電圧を持たない放電セルに当該過剰 電圧消去期間を設けても、何ら壁電圧を損なうことがなぐ良好な書込放電を行うこと が可能となっている。
[0023] 従って、後半部後に続く書込期間での書込放電が、すべての放電セル内における 適切な壁電圧に基づいて所望のタイミングで行えるようになり、放電遅れの問題を解 消して正常な維持放電の発生を促すことができる。これにより本発明では、良好に書 込放電が行えるので、従来技術 2のように階調表示を犠牲にすることなぐ比較的容 易に設計マージンが確保される効果を有する。
[0024] このように本発明では、放電セル内の壁電圧を適切に調整できるが、この効果は放 電空間の容積が従来規格より小さい HD (High Definition)以上の解像度を有する高 精細な PDPにお 、て、駆動時にプライミング粒子が隔壁の電荷と結合しやす 、構成 であっても、壁電荷を適正に調整することができる。このため、いずれの規格の PDP であっても放電遅れや強放電の問題発生を防止して、良好な画像表示性能を発揮 することができる。
[0025]
図面の簡単な説明
[0026] [図 1]代表的な交流面放電型 PDPの斜視図である。 [図 2]代表的な PDPの電極配列図である。
[図 3]代表的な PDPの駆動方法を使用する PDP装置の構成図である。
[図 4]代表的な PDPの各電極に印加する駆動波形図である。
[図 5]代表的な PDPの駆動における問題を示した駆動波形図である。
[図 6]本発明の実施の形態 1における PDPの駆動波形図である。
[図 7]本発明の実施の形態 1における PDPの駆動方法のサブフィールド構成図である
[図 8]本発明の実施の形態 2における PDPの駆動波形図である。
[図 9]本発明の実施の形態 3における PDPの駆動波形図である。
[図 10]本発明の実施の形態 4における PDPの駆動波形図である。
[図 11]本発明の実施の形態 5における PDPの駆動波形図である。
[図 12]本発明の実施の形態 6における PDPの駆動波形図である。
[0027]
符号の説明
[0028] 1 PDP
2 目 i〗面基板
3 背面基板
6 誘電体層
7 保護層
8 絶縁体層
10 隔壁
11 蛍光体層
12 データ電極駆動回路
13 走査電極駆動回路
14 維持電極駆動回路
15 タイミング発生回路
16 AZD変
17 走査数変換部 18 サブフィールド変換部
19 APL検出部
Dl〜Dm データ電極
SCNl〜SCNn 走査電極
SUSl〜SUSn 維持電極 発明を実施するための最良の形態
[0029] 以下、本発明の各実施の形態について、図面を参照しながら説明する。
<実施の形態 1 >
(PDP装置の全体構成）
図 1は PDPの構成例を示す部分的な斜視図である。当図に示す PDP1は、全体的に は前述した従来構成と同様であり、重複する説明を適宜省略する。なお当該 PDPとそ の駆動装置の構成は、後述の各実施の形態においてほぼ共通する。
[0030] PDP1では、互いにパネルガラス力もなる前面基板 (フロントパネル) 2と背面基板 (バ ックパネル) 3とを対向配置して、その間に放電空間を形成するように構成されている 前面基板 2の片主面上には、表示電極対を構成する走査電極 SCNl〜SCNnと SUS l〜SUSnとが互いに平行に複数対にわたり配設されている。そして、当該複数の走査 電極 SCNl〜SCNnおよび SUSl〜SUSnを全体的に覆うように誘電体層 6及び保護層 7 が順次積層されている。
[0031] 保護層 7の材料としては、安定した放電を発生させるために二次電子放出係数が 大きくかつ耐スパッタ性の高い材料が望ましぐ例えば、 MgO薄膜が用いられる。 背面基板 3上には、複数のデータ電極 Dl〜Dmが併設されるとともに、当該データ 9 を覆うように絶縁体層 9が被覆される。さら〖こ、各データ電極 Dl〜Dmに対応する絶縁 体層 8の位置には、各データ電極 Dl〜Dmと平行して隔壁 10が設けられている。絶縁 体層 8の表面および隣接する隔壁 10間には、赤色 (R)、緑色 (G)、青色 (B)各色の V、ずれかの蛍光体を塗布し、これらを順次併設してなる蛍光体層 11が設けられて!/ヽ る。 [0032] 赤色蛍光体には、例えば (Y、 Gd) BO： Eu、 Y O： Eu、 YVO： Eu等を単独で使用し
3 2 3 3
たもの、或いはこれらの混合蛍光体が用いられる。
緑色蛍光体には、 Zn SiO： Mn、（Y、Gd) BO： Tb、 BaAl O ： Mn、等を単独で使用
2 4 3 12 19
したもの、或いはこれらの混合蛍光体が用いられる。
青色蛍光体には、 BaMgAl 0 ： Eu、 CaMgSi 0 ;Eu、等を単独で使用したもの、或
10 17 2 6
いはこれらの混合蛍光体が用いられる。
[0033] 前面基板 2と背面基板 3とは、前記走査電極 SCNl〜SCNnおよび前記 SUSl〜SUSn と前記データ電極 Dl〜Dmとが空間を挟んで交差するように対向配置される。当該空 間は放電空間として作用するものであり、放電ガスとして例えば、 He、 Ne、 Xe等の成 分の混合ガスが封入される。一対の表示電極とデータ電極 Dl〜Dmとの交差位置に 対応して、複数の放電セルがパネル平面に沿ってマトリクス状に配設される。
[0034] このような構成を持つ PDP1では、各放電セル内でガス放電により紫外線を発生さ せ、この紫外線で蛍光体層 11を励起発光させる。ここで隣接する蛍光体層 11を RGB 三原色毎の組み合わせとすることで、カラー表示を行うことができる。
次に示す図 2は、前記 PDP1の模式的な電極配列図である。当図に示されるように、 PDP1には行方向に n本の走査電極 SCNl〜SCNnおよび n本の維持電極 SUS1〜SUS nが交互に配列され、列方向に m本のデータ電極 Dl〜Dmが配列されている。そして 、 1対の走査電極 SCNiおよび維持電極 SUSi (i= l〜n)と 1つのデータ電極 Dj (j = l〜 m)とが交差した部分に放電セルが形成され、放電セルは放電空間内に m X n個形成 されている。
[0035] 図 3は、前記 PDP1と、前記各電極 SCNl〜SCNn、 SUSl〜SUSn、 Dl〜Dmに接続さ れる駆動回路力もなる PDP装置の構成を示すブロック図である。
当該 PDP装置は、全体的には公知の構成力もなり、当図に示すように PDP (パネル) 1、データ電極駆動回路 12、走査電極駆動回路 13、維持電極駆動回路 14、タイミング 発生回路 15、 AZD (アナログ 'デジタル)変翻 16、走査数変換部 17、サブフィール ド変換部 18、 APL (アベレージ'ピクチャ'レベル)検出部 19および電源回路（図示せ ず)とで構成される。
[0036] 図 3において、 AZD変換器 16には画像信号 VDが入力される。一方、水平同期信 号 Hおよび垂直同期信号 Vは、タイミング発生回路 15、 AD変翻 16、走査数変換部 1 7に入力される。
AZD変換器 16は、画像信号 VDをデジタル信号の画像データに変換し、その画像 データを走査数変換部 17および APL検出部 19に出力するものである。
走査数変換部 17は、画像データを PDP1の画素数に応じた画像データに変換し、サ ブフィールド変換部 18に出力する。サブフィールド変換部 18は、各画素の画像デー タを複数のサブフィールドに対応する複数のビットに分割し、サブフィールド毎の画 像データをデータ電極駆動回路 12に出力する。
[0037] APL検出部 19は、画像データの平均輝度レベルを検出する作用をなす。
タイミング発生回路 15は、 APL検出部 19から出力される APLに基づいて駆動波形を 制御する。具体的には後述するように、 APLに基づいて 1フィールドを構成する各々 のサブフィールドの初期化動作を全セル初期化力選択初期化のいずれかに決定し て、 1フィールド内の全セル初期化動作の回数を制御する。当該タイミング発生回路 1 5は、合計 (a + b)本の配線によって、走査電極駆動回路 13にタイミング信号を供給す る。ここで、前記 (a + b)本のうちの b本の配線は、後述する過剰壁電圧消去期間にお ける電位変化を制御するためのものである。
[0038] 走査電極駆動回路 13は、タイミング信号に基づいて走査電極 SCNl〜SCNnに駆動 波形を供給するものである。当該回路 13の内部には、図 3に示すように過剰壁電圧 消去回路 131が備えられており、前記 b本の配線により供給される各タイミング信号に 基づき、過剰壁電圧消去期間において走査電極 SCNl〜SCNnに対し、上下の電位 変化波形 (電圧変化パルス）を印加するようになって 、る。
[0039] なお、当該過剰壁電圧消去回路 131はデータ電極駆動回路 12、或いは維持電極 駆動回路 14のいずれかに設けることも可能である。
維持電極駆動回路 14は、タイミング信号に基づ 、て維持電極 SUSl〜SUSnに駆動 波形を供給する。
データ電極駆動回路 12は、サブフィールド毎の画像データを各データ電極 D 1〜D mに対応する信号に変換し各データ電極を駆動するものである。タイミング発生回路 15は、水平同期信号 Hおよび垂直同期信号 Vをもとにしてタイミング信号を発生し、各 々走査電極駆動回路 13および維持電極駆動回路 14に出力する。
(PDPの駆動方法）
次に、当該 PDP装置は、公知のサブフィールド法を用いた駆動方法により、初期化 期間、書込期間、維持期間の順に駆動される。従って、ここでは各期間を順に説明 する。
[0040] 図 4は、当該駆動波形を示す図である。
(a)初期化期間について
当該初期化期間に印加する駆動波形としては、全セル初期化サブフィールドの駆 動波形、及び選択初期化サブフィールドの駆動波形の 2種類が存在する。
(a-1) 全セル初期化期間について
全セル初期化サブフィールドの初期化動作は、全ての放電セルで一斉に初期化放 電を行い、それ以前の個々の放電セルにおける壁電圧の履歴を消去すとともに、書 込動作のために必要な壁電圧形成を行うものである。また、放電遅れを小さくし、書 込放電を安定して発生させるためのプライミング (放電のための起爆剤 =励起粒子） を発生させる働きもなされる。
[0041] 全セル初期化期間は、以下のように前半部、後半部の 2つの期間に分けることがで きる。
なお、本実施の形態 1の特徴は、当該前半部，後半部の間に別途期間を設けた点 にあるが、これについては別途詳説する。
初期化期間の前半部では、図 4に示すように、維持電極 SUSl〜SUSnおよびデータ 電極 Dl〜Dmを 0 (V)に保持し、走査電極 SCNl〜SCNnに対して放電開始電圧以下 となる電圧 Vp (V)から放電開始電圧を超える電圧 Vr(V)に向カゝつて緩やかに上昇す るランプ電圧を印加する。
[0042] この電圧印加によれば、走査電極 SCNl〜SCNnを陽極とし、維持電極 SUSl〜SUSn およびデータ電極 Dl〜Dmを陰極とする微弱な初期化放電が発生する。
こうして、全ての放電セルにおいて 1回目の微弱な初期化放電を発生させ、走査電 極 SCN1〜SCNn上に負の壁電圧を蓄えるとともに維持電極 SUS 1〜SUSn上およびデ ータ電極 Dl〜Dm上に正の壁電圧を蓄える。ここで、電極上の壁電圧とは、電極を覆 う誘電体層ある ヽは蛍光体層上に蓄積した壁電圧により生じる電圧を表す。この初 期化期間の前半部の微弱放電は前のサブフィールドでの維持放電の有無に関わら ず、全ての放電セルにおいて発生するものである。
[0043] 一方、初期化期間の後半部では、維持電極 SUSl〜SUSnを電圧 Vh (V)に保ち、走 查電極 SCNl〜SCNnに電圧 Vg(V)力 電圧 Va (V)に向力つて緩やかに下降するラン プ電圧を印加する。すると、全ての放電セルにおいて、走査電極 SCNl〜SCNnを陰 極とし維持電極 SUSl〜SUSnおよびデータ電極 Dl〜Dmを陽極とする 2回目の微弱な 初期化放電が起きる。そして、走査電極 SCNl〜SCNn上の壁電圧および維持電極 S USl〜SUSn上の壁電圧が弱められ、データ電極 Dl〜Dm上の壁電圧も次に説明す る書込期間における書込動作に適した値に調整される。
[0044] (a-2) 選択初期化サブフィールドについて
一方、選択初期化サブフィールドの初期化動作は、前のサブフィールドで維持放 電を行った放電セルにおいて初期化放電させる選択的な初期化動作となる。
次に、選択初期化サブフィールドの駆動波形とその動作について説明する。
選択初期化期間では、維持電極 SUSl〜SUSnを電圧 Vh (V)に保持し、データ電極 Dl〜Dmを 0 (V)に保持し、走査電極 SCNl〜SCNnに電圧 Vq (V)から電圧 Va(V)に向 かって緩やかに下降するランプ電圧を印加する。これにより前のサブフィールドの維 持期間で維持放電を行った放電セルでは、微弱な初期化放電が発生し、走査電極 S CNi上および維持電極 SUSi上の壁電圧が弱められ、データ電極 Dk上の壁電圧も書 込動作に適した値に調整される。一方、前のサブフィールドで書込放電および維持 放電を行わなかった放電セルについては放電することはなぐ前のサブフィールドの 初期化期間終了時における壁電圧状態がそのまま保たれる。
[0045] ここで本実施の形態 1の特徴は、図 6に示すように、全セル初期化期間の前半部と 後半部の間に、走査電極 SCNl〜SCNnに対して上下の電位変化波形 (電圧変化パ ルス)を印加する過剰壁電圧消去期間を設けたことにある。以下、この特徴を図 6 (a) を用いて説明する。
一般に、初期化期間の前半部では、維持電極 SUSl〜SUSnおよびデータ電極 Dl〜 Dmを 0 (V)に保持し、走査電極 SCNl〜SCNnに対して放電開始電圧以下となる電圧 Vp (V)から放電開始電圧を超える電圧 Vr(V)に向カゝつて緩やかに上昇するランプ電 圧を印加するとともに、走査電極 SCNl〜SCNnを陽極とし、維持電極 SUSl〜SUSnお よびデータ電極 Dl〜Dmを陰極とすることで、微弱な初期化放電が発生する。こうして 全ての放電セルにおいて 1回目の微弱な初期化放電を発生させ、走査電極 SCN1〜 SCNn上に負の壁電圧を蓄えるとともに、維持電極 SUS 1〜SUSn上およびデータ電極 Dl〜Dm上に正の壁電圧を蓄える。
[0046] なお、近年では PDPに封入される放電ガスの Xe分圧を増加させて PDPの発光効率 を向上させる検討がなされているが、 Xe分圧を増加させると放電遅れが大きくなり（例 えば放電ガス中の Xe分圧を 7%以上の高い分圧に設定する場合など）、特にブライミ ングが不足して 、る場合には、微弱放電とはならず強 、放電 (強放電)が任意のセル において偶発的に発生してしまう (異常初期化発光)ことがある（図 5の bから d)。このよ うな強放電は、下りランプ波形を有する後半部において発生すると（図 5の d)、実質的 に書込放電を行う前にこの強放電が書込み放電と同様の効果となってしまうため、維 持放電が制御不能になり画像劣化を生じてしまう。
[0047] また当該強放電による問題は、例え後半部において陰極として作用する維持電極 S USl〜SUSnの表面が二次電子放出係数の大き 、保護層 7で覆われて 、ても発生す る。さらに当該異常初期化発光は、上記キセノン分圧以外の理由、例えば蛍光体層 の電子放出係数や、放電セル内の壁電圧の状態等の理由でも生じうる。
一方、この強放電の問題に対しては特許文献 2で示すように、全セル初期化期間終 了後に走査電極に補助消去パルスを印加し、これによつて過剰な壁電圧を削除する 対策も講じられているが、当該方法では、補助消去パルスが正常に初期化された放 電セルの壁電圧にも影響を及ぼしてしまうため、書込マージンが狭くなつたり、過剰 な壁電圧は消去できるものの階調表示を犠牲にする等の問題がある。
[0048] そこで本発明では、初期化期間の前半部終了後に過剰壁電圧消去期間を設け、 当該過剰壁電圧消去期間において、走査電極 SCNl〜SCNnに対し、初期化期間前 半部で正常に初期化された放電セルが放電開始電圧に満たな!/ヽ電圧 Vera (V)を印 加し、その後に初期化期間後半部の開始電圧である Vg (V)を印加するものとしてい る。 このような過剰壁電圧消去期間の導入によって、全セル初期化期間前半部におい て強放電が発生し、過剰な壁電圧が蓄積された放電セルのみ、全セル初期化期間 後半部に移行する前にその過剰な壁電圧を消去させることができるため、初期化期 間後半部において実質的に早期に書込放電がなされるのを防止できる。
[0049] また、この過剰壁電圧消去期間は、初期化期間前半部において強放電となった放 電セルにおける過剰な壁電圧を消去するための消去放電を行う期間である力 初期 化期間前半部直後に配設されているので、初期化期間の前半部での強放電や隣接 セルの微弱放電により発生した十分なプライミングにより、消去放電の放電遅れも小 さくなるため、確実に消去放電させるための期間を比較的短くできる。すなわち、消 去期間の設計マージンも比較的容易に確保できる。
[0050] このような効果により、放電ガス中の分圧が 7%以上に達する高 Xe分圧である場合 でも、良好に前記放電遅れの問題を解消することができる。
一方、本発明では、過剰壁電圧消去期間の導入により、放電空間の容積が従来規 格より小さい HD (High Definition)以上の解像度を有する高精細な PDPにおいて、駆 動時にプライミング粒子が隔壁の電荷と結合しやす ヽ構成でも、壁電荷を適正に調 整することができる。
[0051] このため本発明によれば、高精細な PDPを製造する場合でも、放電遅れや強放電 の問題発生を防止して、良好な画像表示性能を発揮できるので好適である。
さらに本発明は、前記過剰壁電圧消去期間におけるパルスは初期化期間後半部 における強放電のトラップとして作用するものであり、当該強放電に至る過剰な壁電 圧を持たない正常な放電セルには影響を及ぼさない。これにより、本発明では全セ ル初期化期間に前記過剰壁電圧消去期間を設けても、従来技術 2のように全セル初 期化期間終了後の放電セルの壁電圧に影響を及ぼす問題が回避されるので、書込 みマージンが低下するのを防止できる。
[0052] さらに、本発明は、全セル初期化期間前半部で強放電が発生した放電セルの過剰 な壁電圧を後半部に移行する前に消去することができるため、後半部において正常 な初期化が可能になり、その後の書込み放電も可能になるため、従来技術 2のように 階調を犠牲にするといつたことがなぐ良質な画像表示が実現可能となる。 また、本実施の形態 1に示した PDPのように、 R、 G、 B蛍光体層を構成する蛍光体中 に YVO： Eu、 Zn SiO： Mn、 CaMgSi O： Eu、等の負に帯電し易い蛍光体が存在する
3 2 4 2 6
場合には、全セル初期化期間における強放電の発生がより顕著になるため、本駆動 方法がより効果的に働くことが発明者らの実験により分力つている。
[0053] なお、走査電極 SCNi上、維持電極 SUSi上およびデータ電極 Dj上に過剰な壁電圧 が蓄積して 、る放電セルに対しては、走査電極 SCNl〜SCNnに電圧 Vera (V)を印加 すると放電開始電圧 (Vf)を超えて強放電が発生し、走査電極 SCNi、維持電極 SUSi およびデータ電極 Dj上の壁電圧が反転して放電セル内部の壁電圧が消去される。 電圧 Vera(V)は Xe分圧によって変化する特性を有するので、初期化前半部におい て過剰な壁電圧が蓄積された放電セルのみが放電する値に各 Xe分圧値により設定 する必要がある。
[0054] また、この過剰壁電圧消去期間の適正な期間としては、放電遅れによっても確実に 消去放電を起こすことが可能となる時間（例えば、 0.5〜50 s程度）に設定するのが 望ましい。
一方、初期化期間の後半部では、維持電極 SUSl〜SUSnを電圧 Vh (V)に保ち、走 查電極 SCNl〜SCNnに電圧 Vg(V)力 電圧 Va (V)に向力つて緩やかに下降するラン プ電圧を印加する。すると、全ての放電セル (過剰壁電圧消去期間で放電した放電 セルも）において、走査電極 SCNl〜SCNnを陰極とし維持電極 SUSl〜SUSnおよびデ ータ電極 Dl〜Dmを陽極とする 2回目の微弱な初期化放電が起きる。そして、走査電 極 SCNl〜SCNn上の壁電圧および維持電極 SUSl〜SUSn上の壁電圧が弱められ、 データ電極 Dl〜Dm上の壁電圧も書込期間における書込動作に適した値に調整さ れる。
(b)書込期間について
次に、書込期間の駆動波形と動作について説明する。
[0055] 前記初期化期間に続く書込期間では、図 4に示すように、走査電極 SCNl〜SCNnを ー且 Vs (V)に保持する。次に、データ電極 Dl〜Dmのうち、 1行目に表示すべき放電 セルのデータ電極 Dkに書込パルス電圧 Vw(V)を印加するとともに、 1行目の走查電 極 SCN1に走査パルス電圧 Vb (V)を印加する。これ〖こより、データ電極 Dkと走査電極 SCNIとの交差部の電圧は、外部印加電圧 (Vw— Vb)にデータ電極 Dk上の壁電圧お よび走査電極 SCN1上の壁電圧の大きさが加算されたものとなり、放電開始電圧を超 える。そして、データ電極 Dkと走査電極 SCN1との間および維持電極 SUS1と走查電 極 SCN1との間に書込放電が起こり、この放電セルの走査電極 SCN1上に正の壁電圧 が蓄積されるとともに、維持電極 SUS1上に負の壁電圧が蓄積され、さらにデータ電極 Dk上にも負の壁電圧が蓄積される。このようにして、 1行目に表示すべき放電セルで 書込放電を起こして各電極上に壁電圧を蓄積する書込動作が行われる。
[0056] 一方、書込パルス電圧 Vw(V)を印加しなかったデータ電極と走査電極 SCN1との交 差部の電圧は、放電開始電圧を超えないので、書込放電は発生しない。
以上の書込動作を n行目の放電セルに至るまで順次行い、書込期間が終了する。 このように書込期間では、走査電極に順次走査パルスを印加するとともに、データ電 極には表示すべき画像信号に対応した書込パルス電圧を印加し、走査電極とデータ 電極との間で選択的に書込放電を起こすことで壁電圧形成を行う。
(c)維持期間について
次に、維持期間の駆動波形と動作について説明する。
[0057] 書込期間に続く維持期間では、図 4に示すように、まず維持電極 SUSl〜SUSnを 0 ( V)に戻し、走査電極 SCNl〜SCNnに維持パルス電圧 Vm (V)を印加する。
このとき、書込放電を起こした放電セルにおいては、走査電極 SCNi上と維持電極 S USi上との間の電圧は、維持パルス電圧 Vm (V)に走査電極 SCNi上および維持電極 S USi上の壁電圧の大きさが加算されたものとなり、放電開始電圧を超える。これにより 走査電極 SCNiと維持電極 SUSiとの間に維持放電が起こり、走査電極 SCNi上に負の 壁電圧が蓄積され、維持電極 SUSi上に正の壁電圧が蓄積される。このとき、データ 電極 Dk上にも正の壁電圧が蓄積される。一方、書込期間において書込放電が起き な力つた放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧 状態が保持される。
[0058] 続、て、走査電極 SUSl〜SUSnを 0 (V)に戻し、維持電極 SUSl〜SUSnに正の維持 パルス電圧 Vm (V)を印加する。これにより維持放電を起こした放電セルでは、維持 電極 SUSi上と走査電極 SCNi上との間の電圧が放電開始電圧を超えるので、再び維 持電極 SUSiと走査電極 SCNiとの間に維持放電が起こり、維持電極 SUSi上に負の壁 電圧が蓄積され走査電極 SCNi上に正の壁電圧が蓄積される。以降同様に、走査電 極 SCNl〜SCNnと維持電極 SUSl〜SUSnとに交互に維持パルスを印加することにより 、書込期間において書込放電を起こした放電セルにおいて維持放電が継続して行 われる。
[0059] このとき、この維持パルスの回数が輝度の重みとなり、各サブフィールドにおいて維 持パルス数を変化させ、それらの組み合わせにより任意の階調を実現する。
なお、維持期間の最後には走査電極 SCNl〜SCNnと維持電極 SUSl〜SUSnとの間 にいわゆる細幅パルスを印加して、データ電極 Dk上の正の壁電圧を残したまま、走 查電極 SCNl〜SCNnおよび維持電極 SUSl〜SUSn上の壁電圧を消去して!/ヽる。こうし て維持期間における維持動作が終了する。
[0060] このように維持期間では、走査電極と維持電極との間に輝度重みに応じた所定の 回数の維持パルス電圧を印加し、書込放電による壁電圧形成を行った放電セルを選 択的に放電させ、発光させる。
尚、本実施の形態 1では、各駆動波形を図 6 (a)、を用いて説明したが、図 6 (b)のよ うに、維持電極 SUSl〜SUSnに印加する電圧 Vh (V)を過剰壁電圧消去期間中に印 加する駆動としても良い。このように、過剰壁電圧消去期間において走査電極 SCN1 〜SCNnおよび維持電極 SUSl〜SUSnの両方に電圧を印加することで、それぞれの電 極間の印加電圧が大きくなるため、より確実に消去放電を行うことができる。
[0061] (実施例について）
図 7は、前述した実施の形態 1における PDP (実施例）の駆動方法に係る設定例を示 す図であり、表示すべき画像信号の APLに基づ 、てサブフィールド構成を切替える 設定を示すものである。当該サブフィールド構成の切り替えは、具体的には前記サブ フィールド変換部 18によって実現される。
[0062] 図 7の aは、 APL力^〜 1.5%の画像信号時に使用する構成であり、第 1SFの初期化 期間のみ全セル初期化動作を行い、第 2SF〜第 10SFの初期化期間は選択初期化動 作を行うサブフィールド構成である。
図 7の bは、 APLが 1.5〜5%の画像信号時に使用する構成であり、第 1SF及び第 4SF の初期化期間が全セル初期化動作を行い、第 2SF、第 3SFと第 5SF〜第 10SFの初期 化期間は選択初期化期間であるサブフィールド構成となっている。
[0063] 図 7の cは、 APLが 5〜10%の画像信号時に使用する構成であり、第 1SF、第 4SF、第 10SFの初期化期間は全セル初期化、第 2SF、第 3SF、第 5SF〜第 9SFの初期化期間 は選択初期化期間であるサブフィールド構成となっている。
図 7の dは、 APLが 10〜15%の画像信号時に使用する構成であり、第 1SF、第 4SF、 第 8SF、第 10SFの初期化期間は全セル初期化期間、第 2SF、第 3SF、第 5SF〜第 7SF 、第 9SFの初期化期間は選択初期化期間であるサブフィールド構成となっている。
[0064] 図 7の eは、 APLが 15〜100%の画像信号時に使用する構成であり、第 1SF、第 4SF、 第 6SF、第 8SF、第 10SFの初期化期間は全セル初期化期間、第 2SF、第 3SF、第 5SF、 第 7SF、第 9SFの初期化期間は選択初期化期間であるサブフィールド構成となってい る。
以下に示す表 1に、上述のサブフィールド構成と APLとの関係を示す。
[表 1]
Figure imgf000021_0001
<考察 >
本実施の形態においては、駆動時の 1フィールドあたりの全セル初期化期間の回数 は APLに依存して決定される。
具体的には表 1に示されるように、 APLの高い画像表示時においては、黒表示領域 が狭いと考えられるため、全セル初期化回数を増加させてプライミングを増やし、安 定した初期化放電および書込み放電を図っている。また逆に、 APLの低い画像表示 時にお 、ては黒の画像表示領域が広 、と考えられるため全セル初期化回数を減らし
、黒表示品質を向上させている。
[0065] このような設定を行うことにより実施例の PDP装置では、輝度の高い領域があっても
、 APLが低ければ黒表示領域の輝度を低くし、コントラストの高い画像表示を行うこと が可能となっている。
なお、本実施例においては、 1フィールドを 10SFで構成し、全セル初期化回数を 1
〜5回に制御する例について説明したが、本発明はこれに限定されるものではなレ、。
[0066] 次に示す表 2、表 3は他の実施例のデータである。表 2には、全セル初期化回数を 1
〜4回の範囲で制御し、全セル初期化を行うサブフィールドも変化させた例を示した。 また、表 3には全セル初期化回数を 1〜3回の範囲で制御し、先頭に近いサブフィー ルドの初期化を優先する例である。
[表 2]
Figure imgf000022_0001
[表 3]
Figure imgf000022_0002
このように実施例によれば、過剰壁電圧消去期間の導入により全セル初期化期間 前半部において偶発的に発生する強放電によって生じた過剰壁電圧を消去すること ができるため、この後に続く維持期間における誤放電を防止することができる。また本 実施例によれば、初期化期間後半部終了前に確実に過剰な壁電圧を消去すること ができるため、正常に初期化された放電セルの壁電圧への影響がなぐ従来技術 2 のような書込マージンを低下させる問題も生じない。
[0067] さらに本実施例では、初期化期間前半部直後に過剰に蓄積された壁電圧を消去 するため、初期化期間後半部において正常な初期化放電が可能である。従って、そ の後に続く書込期間における書込放電も正常に行うことができ、従来技術 2のような 階調を犠牲にするといつたことがなぐ良質な画像表示が実現可能となる。
また、過剰壁電圧消去期間における消去放電は、初期化期間前半部直後であるた め、前半部に発生してしまった強放電や隣接セルの微弱放電により発生した十分な プライミングにより放電遅れも小さくなつているため、確実に消去放電できる期間を短 くできる。このようなことから従来技術 2のような消去期間の設計マージンも比較的容 易に確保できる。
[0068]
<実施の形態 2 >
図 8は、本発明の実施の形態 2による PDPの全セル初期化期間における駆動波形を 示した図である。
[0069] 本実施の形態 2の特徴は、図 4の代表的な PDPの各電極に印加する駆動波形にお いて、全セル初期化期間に図 8に示すように、全セル初期化期間の前半部と後半部 の間に維持電極 SUSl〜SUSnにおいて上下の電位変化波形（電圧変化パルス）を印 加する過剰壁電圧消去期間を設けた点にある。
本実施の形態 2における初期化期間前半部と後半部の動作およびサブフィールド 構成は実施の形態 1と同様であるため説明を省略し、実施の形態 1と異なる過剰壁電 圧消去期間について説明する。
[0070] 図 8 (a)において、初期化期間前半部終了後、走査電極 SCNl〜SCNnに電圧 Vg (V )を印加後、初期化期間前半部で正常に初期化された放電セルが放電開始電圧に 満たない電圧 Vera(V)を維持電極 SUSl〜SUSnに印加し、その後、後半部の開始電 圧である Vh (V)を印加する。この過剰壁電圧消去期間においては、正常な初期化放 電を行った放電セルでは放電せず、その壁電圧も初期化期間前半部の状態が保持 される。
[0071] しかしながら、走査電極 SCNi上、維持電極 SUSi上およびデータ電極 Dj上に過剰な 壁電圧が蓄積して!/、る放電セルに対しては、走査電極 SCNl〜SCNnに電圧 Veraを 印加すると放電開始電圧 (Vf)を超えて強放電が発生し、走査電極 SCNi、維持電極 S USiおよびデータ電極 Dj上の壁電圧が反転して放電セル内部の壁電圧が消去される 電圧 Vera(V)は Xe分圧によって変化するため、上記のように、初期化前半部にお いて過剰な壁電圧が蓄積されたセルのみが放電可能な値に各 Xe分圧値により設定 する必要がある。また、この過剰壁電圧消去期間は、万一別の理由で放電遅れを生 じても確実に消去放電できる時間とする（例えば 0.5〜50 s程度)。
[0072] このように本実施の形態 2によっても、実施の形態 1と同様の効果が奏される。すな わち、初期化期間前半部において、微弱放電による正常な初期化が行えず強放電 となり、通常よりも過剰な壁電圧が形成された放電セルに対して、過剰壁電圧消去期 間によりその過剰な壁電圧を消去することができる。このため、この後に続く維持期間 における誤放電を防止することができる。
[0073] また、初期化期間後半部終了前に確実に過剰な壁電圧を消去することができるた め、正常に初期化された放電セルの壁電圧への影響がなぐ従来技術 2のような書込 マージンを低下させるようなことはない。さらに初期化期間前半部直後に過剰に蓄積 された壁電圧を消去するため、前期初期化期間後半部において正常な初期化が可 能となる。従って、その後に続く書込期間における書込放電も正常に行うことができる ため、従来技術 2のような階調を犠牲にするといつたことがなぐ良質な画像表示が実 現可能となる。
[0074] また、過剰壁電圧消去期間における消去放電は、初期化期間前半部直後であるた め、前半部に発生してしまった強放電や隣接セルの微弱放電により発生した十分な プライミングにより放電遅れも小さくなつている。このため、確実に消去放電に係る期 間を短くできる。このような効果により、従来技術 2の問題となっている消去期間の設 計マージンも比較的容易に確保できる。
[0075] 尚、本実施の形態では図 8 (a)を用いて説明した力 図 8 (b)のように、過剰壁電圧 消去期間にお ヽて電圧 Vr (V)を保持させることによっても同様の効果が得られる。 また、図 8 (a)および (b)とも電圧 Vera (V)は正の電圧を印加している力 負の電圧 を印加することによつても過剰な壁電圧を消去することができる。
<実施の形態 3 >
図 9は、本発明の実施の形態 3による PDPの全セル初期化期間における駆動波形を 示した図である。
[0076] 本実施の形態 3の特徴は、図 4の代表的な PDPの各電極に印加する駆動波形にお いて、全セル初期化期間に図 9に示すように、全セル初期化期間の前半部と後半部 の間にデータ電極 Dl〜Dmにおいて上下の電位変化波形を印加する過剰壁電圧消 去期間を設けることにある。
本実施の形態 3における初期化期間前半部と後半部の動作およびサブフィールド 構成は実施の形態 1と同様であるためここでは説明を省略し、実施の形態 1と異なる 過剰壁電圧消去期間について説明する。
[0077] 図 9 (a)にお!/、て、初期化前半部終了し、走査電極 SCNl〜SCNnに Vg (V)および S US電極に電圧 Vh (V)を印加後、前半部で正常に初期化された放電セルが放電開始 電圧に満たない電圧 Vera (V)をデータ電極 Dl〜Dmに印加し、その後、 0.5〜20 s の間保持した後、 0 (V)を印加する。この過剰壁電圧消去期間においては、正常な初 期化放電を行った放電セルでは放電せず、その壁電圧も初期化期間前半部の状態 が保持される。しかしながら、走査電極 SCNi上、維持電極 SUSi上およびデータ電極 D j上に過剰な壁電圧が蓄積して 、る放電セルに対しては、走査電極 SCNl〜SCNnに 電圧 Veraを印加すると放電開始電圧 (Vf)を超えて強放電が発生し、走査電極 SCNi 、維持電極 SUSiおよびデータ電極 Dj上の壁電圧が反転して放電セル内部の壁電圧 が消去される。電圧 Vera (V)は Xe分圧によって変化するため、上記のように、初期化 前半部において過剰な壁電圧が蓄積されたセルのみが放電可能な値に各 Xe分圧 値により設定する必要がある。また、この過剰壁電圧消去期間は、万一別の理由で 放電遅れを生じても確実に消去放電できる時間とする（例えば 0.5〜50 s程度)。
[0078] このような駆動方法によっても、上記実施の形態 1及び 2とほぼ同様の効果が奏され る。
尚、本実施の形態では図 9 (a)を用いて説明したが、図 9 (b)のように、過剰壁電圧 消去期間において維持電極 SUSl〜SUSnが 0 (V)にすることによつても同様の効果が 得られる。
また、図 9 (a)および (b)とも電圧 Vera (V)は正の電圧を印加している力 負の電圧 を印加することによつても過剰な壁電圧を消去することができる。
[0079]
<実施の形態 4 >
図 10は、本発明の実施の形態 4による PDPの全セル初期化期間における駆動波形 を示した図である。
本実施の形態 4の特徴は、図 4の代表的な PDPの各電極に印加する駆動波形にお いて、全セル初期化期間に図 10に示すように、全セル初期化期間の前半部と後半部 の間に走査電極 SCNl〜SCNnおよび維持電極 SUSl〜SUSnにおいて上下の電位変 化波形を印加する過剰壁電圧消去期間を設けることにある。
[0080] 本実施の形態 4における初期化期間前半部と後半部の動作およびサブフィールド 構成は実施の形態 1と同様であるためここでは説明を省略し、実施の形態 1と異なる 過剰壁電圧消去期間について説明する。
図 10 (a)において、初期化前半部終了後、前半部で正常に初期化された放電セル が放電開始電圧に満たない電圧 Veral (V)を走査電極 SCNl〜SCNnに印加し、その 後、電圧 Vg(V)を印加するとともに、前半部で正常に初期化された放電セルが放電 開始電圧に満たな 、電圧 Vera2 (V)を維持電極 SUSl〜SUSnに印加する。この過剰 壁電圧消去期間においては、正常な初期化放電を行った放電セルでは放電せず、 その壁電圧も初期化期間前半部の状態が保持される。しかしながら、走査電極 SCNi 上、維持電極 SUSi上およびデータ電極 Dj上に過剰な壁電圧が蓄積して 、る放電セ ルに対しては、走査電極 SCNl〜SCNnに電圧 Veraを印加すると放電開始電圧（Vf) を超えて強放電が発生し、走査電極 SCNi、維持電極 SUSiおよびデータ電極 Dj上の 壁電圧が反転して放電セル内部の壁電圧が消去される。電圧 Vera (V)は Xe分圧に よって変化するため、上記のように、初期化前半部において過剰な壁電圧が蓄積さ れたセルのみが放電可能な値に各 Xe分圧値により設定する必要がある。また、この 過剰壁電圧消去期間は、万一別の理由で放電遅れを生じても確実に消去放電でき る時間とする（例えば 0.5〜50 s程度)。このような駆動方法によっても、実施の形態 1 〜3とほぼ同様の効果が奏される。
[0081] 尚、本実施の形態 4では図 10 (a)を用いて説明したが、図 10 (b)のように、走査電極 SCNl〜SCNnに電圧 Veral (V)を印加中に維持電極 SUSl〜SUSnに電圧 Vera2 (V)を 印加することにより、さらに確実な過剰壁電圧の消去が可能となる。
また、図 10 (&)ぉょび0>)とも電圧¥6 &2 (¥)は正の電圧を印加している力 負の電 圧を印加することによつても過剰な壁電圧を消去することができる。
[0082]
<実施の形態 5 >
図 11は、本発明の実施の形態 5による PDPの全セル初期化期間における駆動波形 を示した図である。
本実施の形態 5の特徴は、図 4の代表的な PDPの各電極に印加する駆動波形にお いて、全セル初期化期間に図 11に示すように、全セル初期化期間の前半部と後半部 の間に走査電極 SCNl〜SCNnおよびデータ電極 Dl〜Dmにおいて上下の電位変化 波形を印加する過剰壁電圧消去期間を設けることにある。
[0083] 本実施の形態 5における初期化期間前半部と後半部の動作およびサブフィールド 構成は実施の形態 1と同様であるためここでは説明を省略し、実施の形態 1と異なる 過剰壁電圧消去期間について説明する。
図 11 (a)において、初期化前半部終了後、前半部で正常に初期化された放電セル が放電開始電圧に満たない電圧 Veral (V)を走査電極 SCNl〜SCNnに、電圧 Vera2 をデータ電極 Dl〜Dmに印加する。電圧 Veralおよび Vera2はそれぞれ 0.5〜20 sの 間保持する。この過剰壁電圧消去期間においては、正常な初期化放電を行った放 電セルでは放電せず、その壁電圧も初期化期間前半部の状態が保持される。 [0084] しかしながら、走査電極 SCNi上、維持電極 SUSi上およびデータ電極 Dj上に過剰な 壁電圧が蓄積して!/、る放電セルに対しては、走査電極 SCNl〜SCNnに電圧 Veraを 印加すると放電開始電圧 (Vf)を超えて強放電が発生し、走査電極 SCNi、維持電極 S USiおよびデータ電極 Dj上の壁電圧が反転して放電セル内部の壁電圧が消去される 。電圧 Vera(V)は Xe分圧によって変化するため、上記のように、初期化前半部にお いて過剰な壁電圧が蓄積されたセルのみが放電可能な値に各 Xe分圧値により設定 する必要がある。また、この過剰壁電圧消去期間は、万一別の理由で放電遅れを生 じても確実に消去放電できる時間とする（例えば 0.5〜50 s程度)。
[0085] このような駆動方法によっても、実施の形態 1〜4とほぼ同様の効果が奏される。
尚、本実施の形態 5では図 11 (a)を用いて説明した力 図 11 (b)のように、データ電 極 Dl〜Dmに印加する電圧 Vera2が負の電圧であっても同様の効果が得られる。 また、図 11 (a)および (b)とも過剰壁電圧消去期間終了後に維持電極 SUSl〜SUSnに 電圧 Vh (V)を印加して 、るが、過剰壁電圧消去期間中に印加することによつても過 剰な壁電圧を消去することができる。
[0086]
<実施の形態 6 >
図 12は、本発明の実施の形態 6の全セル初期化期間における駆動波形を示した図 である。
本実施の形態 6の特徴は、図 4の代表的な PDPの各電極に印加する駆動波形にお いて、全セル初期化期間に図 12に示すように、全セル初期化期間の前半部と後半部 の間に維持電極 SUSl〜SUSnおよびデータ電極 Dl〜Dmにおいて上下の電位変化 波形を印加する過剰壁電圧消去期間を設けることにある。
[0087] 本実施の形態 6における初期化期間前半部と後半部の動作およびサブフィールド 構成は実施の形態 1と同様であるためここでは説明を省略し、実施の形態 1と異なる 過剰壁電圧消去期間について説明する。
図 12 (a)において、初期化前半部終了後、前半部で正常に初期化された放電セル が放電開始電圧に満たない電圧 Veral (V)を維持電極 SUSl〜SUSnに、電圧 Vera2を データ電極 Dl〜Dmに印加する。この過剰壁電圧消去期間においては、正常な初期 化放電を行った放電セルでは放電せず、その壁電圧も初期化期間前半部の状態が 保持される。しかしながら、走査電極 SCNi上、維持電極 SUSi上およびデータ電極 Dj 上に過剰な壁電圧が蓄積して 、る放電セルに対しては、走査電極 SCNl〜SCNnに 電圧 Veraを印加すると放電開始電圧 (Vf)を超えて強放電が発生し、走査電極 SCNi 、維持電極 SUSiおよびデータ電極 Dj上の壁電圧が反転して放電セル内部の壁電圧 が消去される。電圧 Vera (V)は Xe分圧によって変化するため、上記のように、初期化 前半部において過剰な壁電圧が蓄積されたセルのみが放電可能な値に各 Xe分圧 値により設定する必要がある。また、この過剰壁電圧消去期間は、万一別の理由で 放電遅れを生じても確実に消去放電できる時間とする（例えば 0.5〜50 s程度)。
[0088] このような駆動方法によっても、実施の形態 1〜5とほぼ同様の効果が奏される。
尚、本実施の形態 6では図 12 (a)を用いて説明した力 図 12 (b)のように、データ電 極 Dl〜Dmに印加する電圧 Vera2が負の電圧であっても同様の効果が得られる。 また、図 12 (a)および (b)とも電圧 Vera2 (V)は電圧 Veralが印加された後に印加さ れているが、印加前に印加することによつても過剰な壁電圧を消去することができる。
[0089]
<その他の事項 >
上記実施の形態 1〜6では、過剰壁電圧消去期間に設けた上下の電位変化波形は パルス電圧となっている力 ランプ電圧や時定数を持った電圧のように時間とともに 変化するような電圧としてもよ 、。
[0090] 上記実施の形態 1〜6では、 APLに応じて全セル初期化期間の回数を変化させる構 成としているが、本発明は各全セル初期化期間ごとに過剰壁電圧消去期間を設ける 駆動方法に限定するものではなぐ例えば各放電セル毎に異なる輝度重みなどによ つて、選択的に過剰壁電圧消去期間を設けるようにしてもよい。
また、新たにパネルの温度を監視するパネル温度監視部を設け、その温度情報に より初期化回数や選択的に設ける過剰壁電圧消去期間の回数を変化させるようにし てもよい。
[0091] また、その温度情報により過剰壁電圧消去期間の時間や電圧 Vera (V)を変化させ るようにしてちょい。 また、新たに使用時間を計測する全使用時間計測部を儲け、その使用時間情報に より初期化回数や選択的に設ける過剰壁電圧消去期間の回数を変化させるようにし てもよい。
またその使用時間情報により過剰壁電圧消去期間の時間や電圧 Vera (V)を変化さ せるようにしてちょい。
[0092] また、上記各実施の形態では、三電極面放電型の PDPの構成について説明したが 、本発明はこれ以外の電極構造を持つ PDPにも適用が可能である。例えば、各走査 電極、各維持電極、各データ電極のいずれか 1種と平行に延伸して補助電極を配し 、前記過剰壁電圧消去期間における電位変化波形を印加する専用の電極としてこ れを用いる構成とすることもできる。
[0093] なお、本明細書にぉ 、て言及する「HD (High Definition)以上の解像度を有する高 精細な PDP」は、例えば、次のようなものを指している。
aノネルサイズが 37インチの場合； 1024 X 720 (画素）の HDパネルよりも高解像度の パネル
パネルサイズが 42インチの場合； 1024 X 768 (画素）の HDパネルよりも高解像度の パネル
パネルサイズが 50インチの場合； 1366 X 768 (画素）の HDパネルよりも高解像度の パネル
また、 HD以上の解像度を有するパネルには、フル HDパネル（1920 X 1080 (画素）） も含んでいる。
産業上の利用可能性
[0094] 本発明は、例えば家庭内でのテレビジョン装置、或いは公共施設における大型表示 装置として用いられるプラズマディスプレイパネルに利用することが可能である。

Claims

請求の範囲
[1] 走査電極及び維持電極からなる複数の表示電極対と、前記各表示電極対に対して 放電空間を挟んで交差するように配されたデータ電極とを有し、前記交差部分に対 応して複数の放電セルが配設された構造のプラズマディスプレイパネルを、複数のサ ブフィールドからなるフィールドを含む駆動プロセスに基づき駆動するプラズマデイス プレイパネルの駆動方法であって、
前記フィールドに含まれるサブフィールドのうち、少なくとも 1つのサブフィールドに は、全放電セルの初期化放電を行う全セル初期化期間が存在し、
当該全セル初期化期間中には、前記走査電極に上がり傾斜波形電圧を印加する ことにより、当該走査電極と、前記データ電極および前記維持電極の両方或いはそ の少なくとも一方の電極との間で第一の初期化放電を行う初期化期間前半部と、 前記走査電極に下り傾斜波形電圧を印加することにより前記走査電極と前記デー タ電極および前記維持電極または少なくともその一方の電極との間で第二の初期化 放電を行う初期化期間後半部とが存在し、且つ、
前記初期化期間前半部終了後、前記初期化期間後半部との間に、前記走査電極 、前記維持電極、前記データ電極の少なくともいずれかの電極に対して、前記走査 電極に印加する前記初期化期間後半部の下り傾斜より急峻な電位変化波形を印加 して、放電セル内の過剰壁電圧を消去するための、過剰壁電圧消去期間が介在して いる
ことを特徴とするプラズマディスプレイパネルの駆動方法。
[2] 前記電位変化波形は、パルス状である
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[3] 前記電位変化波形を、前記走査電極に印加する
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[4] 前記走査電極への前記電位変化波形の印加終了後に、維持電極に電位変化波形 を印加する
ことを特徴とする請求項 3に記載のプラズマディスプレイパネルの駆動方法。
[5] 前記走査電極への電位変化波形の印加中に、維持電極に電位変化波形を印加す る
ことを特徴とする請求項 3に記載のプラズマディスプレイパネルの駆動方法。
[6] 前記電位変化波形を、前記維持電極に印加する
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[7] 維持電極への前記電位変化波形は、前記初期化期間前半部が終了し、且つ前記 走査電極の電位が変化する前に印加する
ことを特徴とする請求項 6に記載のプラズマディスプレイパネルの駆動方法。
[8] 前記維持電極への電位変化波形は、前記初期化期間前半部が終了し、且つ前記 走査電極の電位が変化した後に印加する
ことを特徴とする請求項 6に記載のプラズマディスプレイパネルの駆動方法。
[9] 前記電位変化波形を印加する電極を前記データ電極とする
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[10] 前記電位変化波形の印加時には、前記データ電極を陽極とする
ことを特徴とする請求項 9に記載のプラズマディスプレイパネルの駆動方法。
[11] 前記データ電極への電位変化波形は、前記維持電極の電位が変化した後に印加す る
ことを特徴とする請求項 10に記載のプラズマディスプレイパネルの駆動方法。
[12] 前記データ電極への電位変化波形は、前記維持電極の電位が変化する前に印加 する
ことを特徴とする請求項 10に記載のプラズマディスプレイパネルの駆動方法。
[13] 前記電位変化波形を印加する電極が、前記走査電極および前記維持電極である ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[14] 前記走査電極への電位変化波形の印加終了後、前記維持電極に電位変化波形を 印加する
ことを特徴とする請求項 13に記載のプラズマディスプレイパネルの駆動方法。
[15] 前記走査電極への電位変化波形の印加中に、前記維持電極に電位変化波形を印 加する
ことを特徴とする請求項 13に記載のプラズマディスプレイパネルの駆動方法。
[16] 前記電位変化波形を印加する電極が、前記走査電極および前記データ電極である ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[17] 前記走査電極への電位変化波形印加中および前期維持電極への電位変化波形印 加前に、前記データ電極に前記電位変化波形を印加する
ことを特徴とする請求項 16に記載のプラズマディスプレイパネルの駆動方法。
[18] 前記電位変化波形は、前記データ電極が陽極となるように印加する
ことを特徴とする請求項 17に記載のプラズマディスプレイパネルの駆動方法。
[19] 前記電位変化波形は、前記データ電極が陰極となるように印加する
ことを特徴とする請求項 17に記載のプラズマディスプレイパネルの駆動方法。
[20] 前記走査電極の電位変化波形の印加中および前期維持電極の電位変化波形の印 加終了後に、前記データ電極に電位変化波形を印加する
ことを特徴とする請求項 16に記載のプラズマディスプレイパネルの駆動方法。
[21] 上記データ電極の電位変化波形は、前記データ電極が正極となるように印加する ことを特徴とする請求項 20に記載のプラズマディスプレイパネルの駆動方法。
[22] 上記データ電極の電位変化波形は、前記データ電極が陰極となるように印加する ことを特徴とする請求項 20に記載のプラズマディスプレイパネルの駆動方法。
[23] 前記電位変化波形を印加する電極が、前記維持電極および前記データ電極である ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[24] 前記維持電極の電位変化波形の印加中に、前記データ電極に電位変化波形を印 加する
ことを特徴とする請求項 23に記載のプラズマディスプレイパネルの駆動方法。
[25] 上記データ電極の電位変化波形は、前記走査電極および前記維持電極に対して陰 極となるように印加する
ことを特徴とする請求項 24に記載のプラズマディスプレイパネルの駆動方法。
[26] 上記データ電極の電位変化波形は、前記走査電極および前記維持電極に対して陽 極となるように印加する
ことを特徴とする請求項 24に記載のプラズマディスプレイパネルの駆動方法。
[27] 前記データ電極の電位変化波形の印加中に、前記維持電極に電位変化波形を印 加する
ことを特徴とする請求項 23に記載のプラズマディスプレイパネルの駆動方法。
[28] 上記維持電極の電位変化波形は、前記走査電極および前記データ電極に対して陽 極となるように印加する
ことを特徴とする請求項 27に記載のプラズマディスプレイパネルの駆動方法。
[29] 上記維持電極の電位変化波形は、前記走査電極および前記データ電極に対して陰 極となるように印加する
ことを特徴とする請求項 27に記載のプラズマディスプレイパネルの駆動方法。
[30] 所定の基準値に対し、表示すべき画像の APLが低 、ときは全セル初期化動作を行う 初期化期間を有するサブフィールドの数を減らし、前記所定の基準値に対し、前記 表示すべき画像の APLが高いときは全セル初期化動作を行う初期化期間を有するサ ブフィールドの数を増やす
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[31] 前記プラズマディスプレイパネルは、ハイビジョン以上の解像度を有するパネルであ る
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[32] 前記プラズマディスプレイパネルは、放電空間に Xeが含まれており、当該放電空間 における放電ガス中の Xe分圧が 7%以上に設定されている
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[33] 前記電位変化波形の振幅および幅の少なくとも一方を、 APLにより調整する
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[34] 前記電位変化波形の振幅および幅の少なくとも一方を、駆動時間およびパネル温度 の少なくとも一方に基づいて調整する
ことを特徴とする請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[35] プラズマディスプレイパネル本体と、これに接続される駆動回路とを備えるプラズマデ イスプレイパネル装置であって、
前記駆動回路は、請求項 1から 34のいずれかの駆動方法に基づき前記プラズマデ イスプレイパネル本体を駆動することを特徴とするプラズマディスプレイパネル装置。
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