WO2006108337A1 - Procede et circuit pour l'acquisition d'une horloge de demappage asynchrone - Google Patents

Procede et circuit pour l'acquisition d'une horloge de demappage asynchrone Download PDF

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WO2006108337A1
WO2006108337A1 PCT/CN2006/000398 CN2006000398W WO2006108337A1 WO 2006108337 A1 WO2006108337 A1 WO 2006108337A1 CN 2006000398 W CN2006000398 W CN 2006000398W WO 2006108337 A1 WO2006108337 A1 WO 2006108337A1
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WO
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clock
data
clock signal
fifo
module
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PCT/CN2006/000398
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Kuiwen Ji
Lei Shi
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Huawei Technologies Co., Ltd.
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1611—Synchronous digital hierarchy [SDH] or SONET

Definitions

  • the present invention relates to the field of optical network technologies, and in particular, to a method and circuit for obtaining an asynchronous demapping clock.
  • OTN Optical Transport Network
  • ODUk optical channel data unit K
  • the ODUk asynchronous mapping defined by the ITU-T G.707 standard enters the C-4-Xv mapping method.
  • the ODUk connection signal can be transmitted in the VC-4 virtual concatenation in the SDH network, that is, the ODU1 mapping enters the C-4. -17c, ODU2 maps into C-4-68v.
  • the asynchronous clock of ODU1 needs to be recovered in C-4-17C when demapping restores ODU1 data.
  • a large number of mappings and combined jitters are inevitable in the asynchronous mapping and demapping process.
  • the OTN service has high requirements for jitter. It is necessary to have a clock recovery scheme to filter out the corresponding jitter and ensure the clock performance.
  • the control write module generates a clock with a gap based on the clock and actual data, and removes the overhead in STM-N (synchronous transmission module level N). And padding the bit to write the actual ODU1 data to the FIFO (first in first out queue).
  • the notched clock is input to a PLL (phase-locked loop) consisting of a PD (phase detector), an LPF (low-pass filter) and a VCO (voltage-controlled oscillator), which are connected by a phase-locked loop.
  • the gapped clock is phase-locked to obtain the current ODU1 clock, which is the demapping clock signal.
  • the specific process of the above phase lock processing is as follows:
  • the PD generates a phase difference between the two according to the input gapped clock and the VCO feedback ODU1 clock, and the phase difference reflects the current FIFO write data and the read data. The difference.
  • the PD will phase
  • the difference input into the LPF for low pass filtering produces a corresponding signal.
  • the signal is input to the VCO as a control signal for adjusting the clock frequency of the ODU1 of the VCO output.
  • the ODU1 clock controlling the VCO output tracks the notched clock, thereby balancing the ODU1 clock to the notched clock.
  • an object of the present invention is to provide a method and circuit for obtaining an asynchronous demapping clock, which can obtain a low-jitter and high-performance demapping clock signal, thereby ensuring good performance for data demapping processing. .
  • the present invention provides a method for obtaining an asynchronous demapping clock, including:
  • A. Process and obtain a smooth clock with a uniform gap according to the data to be demapped and its corresponding clock signal
  • the step A described includes:
  • the corresponding clock signal is smoothed by using a pre-programmed pattern to obtain a smooth clock with a uniform gap.
  • the scheduling pattern is obtained by performing feature calculation according to data that needs to be demapped.
  • the step B described includes:
  • the phase-locked processing is performed according to the position of the read/write pointer of the FIFO to obtain the required optical channel data unit ODU clock signal.
  • the step B described includes:
  • the smoothed clock signal is sequentially subjected to phase discrimination, low pass filtering, and voltage controlled oscillation processing to obtain a desired ODU clock signal.
  • the present invention further provides an asynchronous demapping clock generation circuit, including - a smoothing control module: the input is data to be demapped and its corresponding clock signal, and is used to obtain and output a smooth clock with a gap according to the data and the clock signal;
  • Phase-locked processing module Used to perform phase-lock processing on the signal reflecting the data write and read status in the FIFO to obtain the demapping clock.
  • the phase lock processing module may include: a phase detector, a low pass filter submodule, and a voltage controlled oscillator, wherein the signals reflecting the data writing and reading status in the FIFO are sequentially passed.
  • the phase detector, low pass filter sub-module and voltage controlled oscillator are processed and an asynchronously demapped clock signal is obtained.
  • the phase lock processing module may further include: a phase detector, a low pass filter submodule, a reverse control submodule, a digital to analog conversion submodule, and a voltage controlled oscillator.
  • the signal reflecting the data writing and reading status in the FIFO is sequentially processed by the phase detector, the low-pass filtering sub-module, the reverse control sub-module, the digital-to-analog sub-module and the voltage-controlled oscillator to obtain an asynchronous de-mapping clock signal.
  • the phase lock processing module further includes: a phase detector, a low pass filtering submodule, a reverse control submodule, and a direct digital frequency synthesizing module, wherein the data is written in the reflected FIFO And the signal of the read condition is processed through the phase detector, the low pass filter sub-module, the reverse control sub-module and the direct digital frequency synthesis module in sequence to obtain an asynchronous de-mapping clock signal.
  • the present invention further provides an asynchronous demapping processing circuit, which further includes:
  • Control write module the input is the data to be demapped and its corresponding clock signal, and the clock signal with gap is output as the write clock of the first-level FIFO queue FIFO;
  • Level 1 FIFO the input is data that needs to be demapped, and is used to write the data according to a notched clock signal that controls the output of the write module, and the smoothed clock output by the smoothing control module is used as its read clock signal. , controlling the reading of the primary FIFO data;
  • the secondary FIFO the input is the output data of the primary FIFO, the smoothed clock input by the smoothing control module is used as the write clock signal, the secondary FIFO is connected with the phase lock processing module, and the position of the read/write pointer is transmitted to the lock phase.
  • the processing module, and the phase lock processing module performs phase-locking processing according to the position of the read/write pointer to obtain a read clock signal of the secondary FIFO, and controls the secondary FIFO to read the demapped data.
  • the present invention further provides another asynchronous demapping processing circuit, which further includes:
  • Control write module The input is the data to be demapped and its corresponding clock signal, and the clock signal with gap is output as the write clock of the FIFO;
  • the input is data that needs to be demapped, and is used to write the data according to a notched clock signal that controls the output of the write module, and the demapping clock signal output by the phase lock processing module is used as its read clock.
  • Signal, control FIFO reads the demapped data.
  • the implementation of the present invention enables a low-jitter ODU clock signal to be recovered from the SDH, so that the asynchronous demapping process in the OTN can obtain a better demapped ODU. data.
  • the clock generation method of the present invention can be applied to various asynchronous demapping processes in an optical transport network to obtain a clock signal with good performance.
  • the present invention can effectively filter a large amount of jitter generated in the asynchronous mapping and demapping process, and ensure high-performance clock output.
  • the present invention can be applied not only to OTN mapping to SDH, but also to other asynchronous methods such as SDH mapping to OTN. During the demapping process.
  • Figure 1 is a schematic diagram of the mapping structure of ODU1 to C-4-17C;
  • FIG. 2 is a schematic diagram of an asynchronous demapping processing circuit in the prior art
  • FIG. 3 is a schematic diagram of an asynchronous demapping processing circuit provided by the present invention.
  • FIG. 4 is a schematic diagram showing the principle of generating a clock by the control write module
  • Figure 5 is a schematic diagram 2 of the asynchronous demapping processing circuit provided by the present invention.
  • FIG. 6 is a schematic diagram of the principle of the ODU clock generation module in FIG. 5;
  • Figure 7 is a schematic diagram of each of the clock signals in Figure 5.
  • the core idea of the present invention is to smooth the clock signal according to the data features to be processed to obtain a smooth clock signal, and then perform phase-locking processing according to the signal reflecting the data writing and reading status in the FIFO, and finally obtain the clock signal.
  • Low jitter clock signal The method for obtaining an asynchronous demapping clock according to the present invention specifically includes:
  • the corresponding clock signal may be smoothed by using a pre-programmed scheduling pattern to obtain a smooth clock with a uniform gap, and the scheduling pattern is obtained according to the feature calculation of the data to be demapped.
  • phase locking process is performed to obtain the clock signal required for the demapping process, and the specific phase locking processing can be implemented in the following two ways:
  • the asynchronous demapping clock generation circuit includes: a smoothing control module: the input is a data to be demapped and a corresponding clock signal thereof, and is used to obtain the data according to the data and the clock signal. Output a smooth clock signal with a uniform gap;
  • the phase-locking processing module is connected to the output of the smoothing control module, and is configured to perform phase-locking processing on the smoothed clock signal to obtain a demapping clock signal, and specifically includes phase-collecting processing, low-pass filtering processing, etc., to obtain a required demapping
  • the clock signal is up.
  • a corresponding asynchronous demapping processing circuit for the data that needs to be demapped is as shown in FIG. 3, and specifically includes a control write module, a smoothing control module, a phase lock processing module, and a FIFO, where:
  • Control write module The input is the data to be demapped and its corresponding clock signal, and the clock signal with gap is output as the write clock of the FIFO;
  • a smoothing control module smoothing a clock signal for data to be demapped to obtain a smooth clock with a uniform gap to the phase lock processing module;
  • the phase-locked processing module that is, the ODU1 clock generating module in FIG. 3, is composed of a phase detector PD, a low-pass filtering sub-module LPF and a voltage-controlled oscillator VCO, and performs phase-locking processing on the smooth clock signal. Obtaining an asynchronous demapping clock signal;
  • the input is data that needs to be demapped, and is used to write the data according to the notched clock signal CLK that controls the output of the write module, and the demapping clock signal output by the phase lock processing module, that is, the ODU1 clock As its read clock signal, the control FIFO reads the demapped data.
  • the present invention further provides another asynchronous demapping processing circuit, as shown in FIG. 5, which specifically includes: a control writing module, a smoothing control module, a first-level FIF01, and a second level.
  • FIF02 and ODU1 clock generation module ie, phase-locked processing module are composed; the connection relationship between each main module and its function will be described in detail below.
  • the control write module is configured to generate a gapped clock CLKb according to the STM-N clock and the actual data (STM-N data shown in the figure); the specific processing process includes: firstly, the overhead in the STM-N Partial stripping, that is, generating a clock gap at the overhead, thereby generating a C-4-17C clock; then, generating a clock gap at the stuffing bit based on the C-4-17C clock, that is, filling the C-4-17C The bit is removed, thereby generating the clock CLKb, as shown in FIG. 4; the actual data is written to the primary FIFO1 under the control of the clock CLKb.
  • the smoothing control module generates a smooth, notched clock CLKa for controlling the readout speed of the data in the primary FIFO 1 according to the STM-N clock and the actual data, wherein the clock CLKa is a clock signal with a uniformly distributed gap position, that is, Smoothing the clock signal;
  • CLKa can be selected as the 255MHz frequency clock with gap, and the output data DATAa of the first FIFO1 has a bit width of 17 bits.
  • CLKa can also select clocks of other frequencies. For a 155MHz frequency, each clock gap has a relative jitter of 6.4ns. Therefore, the higher the clock frequency, the smaller the clock jitter generated by each gap.
  • the smoothing control module can realize the uniform distribution of the clock gap by using the pre-scheduling scheduling pattern.
  • the following describes the calculation method of the corresponding scheduling pattern by taking the data bit width of 17 and the notch clock frequency of 155 MHz as an example - see FIG.
  • the scheduling pattern of 409 needs to be selected, as long as the block is valid for every 17 S bytes, 8 uses the 409 scheduling pattern, and 9 uses the scheduling pattern of 408. It can guarantee the read and write balance of the primary FIFO1;
  • gaps in ⁇ 432, 408> and ⁇ 432, 409> patterns it can be based on the principle of even distribution of gaps; for example, ⁇ 432, 408>, 408 cycles of 432 155M cycles are valid, and there are 24 gaps.
  • the scheduling pattern corresponding to ⁇ 432, 409> it can be designed as 12 ⁇ 18, 17>, followed by 1 ⁇ 18, 18>, followed by 11 ⁇ 18, 17>, a total of 23 gaps.
  • the ODU1 clock generation module is mainly composed of PD, low-pass filtering, reverse control, D/A (digital-to-analog conversion), and VCO sub-modules.
  • the PD periodically reads the position of the read/write pointer of the secondary FIF02, and obtains the difference between the position of the read/write pointer.
  • the difference between the position of the read/write pointer is the actual amount of data remaining in the secondary FIF02, which is assumed to be A.
  • the remaining data amount A reflects the difference between the current FIF02 input data and the output data, that is, the phase difference between the clock CLKa and the ODU1 clock.
  • the low-pass filter sub-module performs digital low-pass filtering on each obtained A (Al, A2, A3, ...), and sends the filtered result B to the inverse control sub-module;
  • the reverse control sub-module first sends an intermediate value to the D/A sub-module to control the output of the VCO sub-module, and then compares each acquired B (Bl, B2, B3, ...), if the value of B is found to be changing Large, it means that the ODU1 clock frequency output by the VCO submodule is less than CLKa.
  • each clock signal CLKb, CLKa and ODU1 obtained by the method of the present invention is as shown in FIG. 7.
  • the characteristics of each clock signal can be clearly seen from FIG. 7, and it can be seen that the present invention is The described method can achieve a desired low jitter high performance clock signal.
  • DDS Direct Digital Synthesis, Direct Digital Synthesis
  • D/A sub-module and the VCO sub-module can be used instead of the D/A sub-module and the VCO sub-module to generate an ODU1 clock of a corresponding frequency based on the input data.
  • the present invention can effectively filter a large amount of jitter generated in the asynchronous mapping and demapping process, and ensure high-performance clock output. Moreover, the present invention can be applied not only to OTTSi mapping to SDH but also to SDH mapping to OTN. In other asynchronous demapping processes, the performance of data demapping processing is effectively improved.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

获得异步解映射时钟的方法及电路 技术领域
本发明涉及光网络技术领域， 尤其涉及一种获得异步解映射时钟的方法 以及电路。
背景技术
在 SDH (同步数字序列）网络广泛应用的情况下， 存在 OTN (光传送网） 连接信号 ODUk (光通道数据单元 K)进入 SDH网络传送的需求；同时考虑 OTN 和 SDH网络的共存， 也需要提供一种 ODUk信号以客户数据的形式映射进入 C-4-Xv (C-4加上开销即构成了 STM-N数据）， 进而以虚级联方式进行传送的 方法。
ITU-T的 G.707标准定义的 ODUk异步映射进入 C-4-Xv的映射方法， ODUk 连接信号可以在 SDH网络中以 VC-4虛级联的方式进行传送， 即 ODU1映射进 入 C-4-17c， ODU2映射进入 C-4-68v。 图 1描述了 ODU1到 C-4-17c的实际映射 结构， 其中 D表示有效数据、 R表示固定填塞、 C表示调整机会， 其中， CCCCC=00000表示 S是有效数据， CCCCC=11111表示 S是填塞数据。
以 ODU1为例， 在解映射恢复 ODU1数据时需要在 C-4-17C中恢复出 ODU1 的异步时钟。 异步映射和解映射过程中必然会产生大量映射和结合抖动， 而 根据 G.8251定义可知 OTN业务对于抖动的要求很高， 势必需要一种时钟恢复 方案滤除相应抖动、 保证时钟性能。
为滤除抖动保证时钟性能， 目前采用的实现方式如图 2所示，控制写入模 块根据时钟和实际数据， 产生一个带缺口的时钟， 去掉 STM-N (同步传输模 块等级 N)中的开销和填塞 bit, 将实际 ODU1数据写入 FIFO (先进先出队列）。 同时， 该带缺口的时钟输入到一个由 PD (鉴相器）、 LPF (低通滤波器） 及 VCO (压控振荡器）依次相连组成的 PLL (锁相环）， 由锁相环对带缺口的时 钟进行锁相处理， 获得当前的 ODU1时钟， 即解映射时钟信号。
上述锁相处理的具体过程为： PD根据输入的带缺口的时钟以及 VCO反馈 的 ODU1时钟， 产生二者之间的相位差， 该相位差反映了当前 FIFO中写入数 据与读出数据之间的差值。为了平衡 FIFO中数据的写入和读出， PD将该相位 差输入到 LPF中进行低通滤波产生相应的信号。 该信号输入到 VCO， 作为调 节 VCO输出的 ODU1时钟频率的控制信号，控制 VCO输出的 ODU1时钟对带缺 口的时钟进行追踪， 进而将 ODU1时钟平衡于带缺口的时钟。
由于 STM-N中既存在固定 bit的填塞， 又存在异步速率调整控制 bit, 还 有大量的开销， 因此， 如果仅仅用一个锁相环直接去调节 ODU1时钟， 很难 保证实际输出 ODU时钟的抖动性能，从而也就难以达到 G.8251对 OTN抖动 产生的要求。
发明内容
鉴于上述现有技术所存在的问题， 本发明的目的是提供一种获得异步解 映射时钟的方法及电路， 可以获得低抖动高性能的解映射时钟信号， 从而保 证针对数据解映射处理的良好性能。
本发明的目的是通过以下技术方案实现的：
本发明提供了一种获得异步解映射时钟的方法， 包括：
A、 根据需要解映射处理的数据及其对应时钟信号， 处理并获得缺口均 匀的平滑时钟；
B、 根据反映 FIFO中数据写入和读出状况的信号进行锁相处理获得解映 射处理所需要的时钟信号。
所述的步骤 A包括：
采用预制调度图案的方式对相应的时钟信号进行平滑处理并获得缺口均 匀的平滑时钟。
所述的调度图案为根据需要解映射处理的数据的特征计算获得。
所述的步骤 B包括：
基于所述的平滑时钟将需要解映射的数据写入 FIFO中；
根据所述 FIFO的读写指针位置进行锁相处理获得需要的光通道数据单元 ODU时钟信号。
所述的步骤 B包括：
对所述平滑时钟信号依次进行鉴相、 低通滤波及压控振荡处理并获得需 要的 ODU时钟信号。
本发明另提供了一种异步解映射时钟产生电路， 包括- 平滑控制模块： 其输入为需要解映射的数据及其对应的时钟信号， 并用 于根据所述数据及时钟信号获得并输出缺口 匀的平滑时钟；
锁相处理模块： 用于根据反映 FIFO中数据写入和读出状况的信号进行锁 相处理获得解映射时钟。
在上述异步解映射时钟产生电路中， 所述锁相处理模块可以包括： 鉴相 器、 低通滤波子模块和压控振荡器， 所述反映 FIFO中数据写入和读出状况的 信号依次经过鉴相器、 低通滤波子模块和压控振荡器进行处理并获得异步解 映射时钟信号。
另外， 在上述异步解映射时钟产生电路中， 所述锁相处理模块也可以包 括： 鉴相器、 低通滤波子模块、 反向控制子模块、 数模转换子模块和压控振 荡器， 所述反映 FIFO中数据写入和读出状况的信号依次经过鉴相器、 低通滤 波子模块、 反向控制子模块、 数模转换子模块和压控振荡器进行处理并获得 异步解映射时钟信号。
进一步， 在上述异步解映射时钟产生电路， 所述锁相处理模块还包括： 鉴相器、 低通滤波子模块、 反向控制子模块和直接数字频率合成模块， 所述 反映 FIFO中数据写入和读出状况的信号依次经过鉴相器、 低通滤波子模块、 反向控制子模块和直接数字频率合成模块进行处理并获得异步解映射时钟信 号。
本发明还提供了一种异步解映射处理电路， 其在上述的时钟产生电路的 基础上进一步包括：
控制写入模块： 其输入为需要解映射的数据及其对应的时钟信号， 输出 带缺口的时钟信号作为一级先进先出队列 FIFO的写入时钟；
一级 FIFO: 其输入为需要解映射的数据， 并用于根据控制写入模块输出 的带缺口的时钟信号写入所述数据， 且所述的平滑控制模块输出的平滑时钟 作为其读出时钟信号， 控制一级 FIFO数据的读出；
二级 FIFO: 其输入为一级 FIFO的输出数据， 所述的平滑控制模块输入的 平滑时钟作为其写入时钟信号， 二级 FIFO与锁相处理模块连接， 将读写指针 位置传递给锁相处理模块， 且锁相处理模块根据读写指针位置进行锁相处理 后获得二级 FIFO的读出时钟信号， 控制二级 FIFO读出解映射后的数据。 本发明还提供了另一种异步解映射处理电路， 其在上述的时钟产生电路 的基础上进一步包括：
控制写入模块： 其输入为需要解映射的数据及其对应的时钟信号， 输出 带缺口的时钟信号作为 FIFO的写入时钟；
FIFO: 其输入为需要解映射的数据， 并用于根据控制写入模块输出的带 缺口的时钟信号写入所述数据， 且所述的锁相处理模块输出的解映射时钟信 号作为其读出时钟信号， 控制 FIFO读出解映射后的数据。
由上述本发明提供的技术方案可以看出， 本发明的实现使得可以从 SDH 中恢复出低抖动的 ODU时钟信号， 从而使得 OTN中异步解映射处理过程可以 获得性能较佳的解映射后的 ODU数据。
本发明所述的时钟产生方法可以适用于光传送网中的各种异步解映射处 理过程， 以获得性能良好的时钟信号。
总之， 本发明能有效滤除异步映射和解映射过程中产生的大量抖动， 保 证高性能的时钟输出； 而且， 本发明不仅能运用于 OTN映射到 SDH， 还可 以运用于 SDH映射到 OTN等其他异步解映射处理过程中。
附图说明
图 1为 ODU1到 C-4-17C的映射结构示意图；
图 2为现有技术中异步解映射处理电路原理图；
图 3为本发明提供的异步解映射处理电路原理图 1 ;
图 4为控制写入模块产生时钟原理示意图；
图 5为本发明提供的异步解映射处理电路原理图 2;
图 6为图 5中的 ODU时钟产生模块原理示意图；
图 7为图 5中各个时钟信号示意图。
具体实施方式
由于 ODU数据的解映射过程都一致， 因此在本发明中仅以 ODU1数据为 例进行说明。
本发明的核心思想是将时钟信号根据需要处理的数据特征进行相应的平 滑处理， 以获得平滑时钟信号， 然后， 再根据反映 FIFO中数据写入和读出状 况的信号进行锁相处理， 最终获得低抖动的时钟信号。 本发明所述的获得异步解映射时钟的方法具体包括：
首先， 根据需要解映射处理的数据及其对应时钟信号处理并获得缺口均 匀的平滑时钟；
具体可以采用预制调度图案的方式对相应的时钟信号进行平滑处理并获 得缺口均匀的平滑时钟， 所述的调度图案为根据需要解映射处理的数据的特 征计算获得。
然后， 再根据反映 FIFO中数据写入和读出状况的信号进行锁相处理获得 解映射处理所需要的时钟信号，具体的锁相处理可以通过以下两种方式实现：
( 1 )基于所述的平滑时钟将需要解映射的数据写入 FIFO中，然后，根据 所述 FIFO的读写指针位置进行锁相处理， 以获得需要的光通道数据单元 ODU 时钟信号；
(2)对所述平滑时钟进行锁相处理获得需要的 ODU时钟信号。
为对本发明有进一步的理解， 下面将结合本发明的具体应用对本发明作 进一步的详细说明。
本发明中， 所述的异步解映射时钟产生电路在具体实现过程中包括： 平滑控制模块： 其输入为需要解映射的数据及其对应的时钟信号， 并用 于根据所述数据及时钟信号获得并输出缺口均匀的平滑时钟信号；
锁相处理模块： 与平滑控制模块的输出连接， 用于对所述的平滑时钟信 号进行锁相处理获得解映射时钟信号， 具体包括鉴相处理、 低通滤波处理等 便可以获得需要的解映射时钟信号了。
基于上述异步解映射时钟产生电路， 针对需要解映射处理的数据的相应 的异步解映射处理电路如图 3所示， 具体包括控制写入模块、 平滑控制模块、 锁相处理模块以及 FIFO, 其中：
控制写入模块： 其输入为需要解映射的数据及其对应的时钟信号， 输出 带缺口的时钟信号作为 FIFO的写入时钟；
平滑控制模块： 用于对待解映射处理的数据的时钟信号进行平滑处理， 以获得缺口均匀的平滑时钟给锁相处理模块；
锁相处理模块： 即图 3中的 ODU1时钟产生模块， 由鉴相器 PD、低通滤波 子模块 LPF和压控振荡器 VCO组成， 对所述的平滑时钟信号进行锁相处理并 获得异步解映射时钟信号；
FIFO: 其输入为需要解映射的数据， 并用于根据控制写入模块输出的带 缺口的时钟信号 CLK写入所述数据， 且所述的锁相处理模块输出的解映射时 钟信号， 即 ODU1时钟， 作为其读出时钟信号， 控制 FIFO读出解映射后的数 据。
同时， 基于上述异步解映射时钟产生电路， 本发明还提供了另一种针对 异步解映射处理电路，如图 5所示，具体包括：控制写入模块、平滑控制模块、 一级 FIF01、 二级 FIF02以及 ODU1时钟产生模块（即锁相处理模块） 组成； 下面将对各个主要模块间的连接关系， 及其功能作用进行详细说明。
( 1 )控制写入模块
所述的控制写入模块用于根据 STM-N时钟和实际数据 （图中所示的 STM-N数据）， 产生一个带缺口的时钟 CLKb; 具体处理过程包括： 首先将 STM-N中的开销部分剥离， 即在开销处产生一个时钟缺口， 从而产生 C-4-17C 时钟； 然后， 在 C-4-17C时钟的基础上在填塞 bit处产生一个时钟缺口， 即将 C-4-17C中填塞 bit去掉， 从而产生时钟 CLKb, 如图 4所示； 在时钟 CLKb的控 制下将实际数据写入一级 FIFOl。
(2)平滑控制模块
所述的平滑控制模块根据 STM-N时钟和实际数据产生一个平滑的带缺口 的时钟 CLKa控制一级 FIFO 1中数据的读出速度，所述的时钟 CLKa为缺口位置 均匀分布的时钟信号， 即平滑时钟信号；
根据 ODU1到 C-4-17C的实际映射结构， 可选择 CLKa为带缺口的 155MHz 频率的时钟， 则一级 FIFOl的输出数据 DATAa的位宽为 17位。 CLKa也可以选 择其他频率的时钟， 对于 155MHz频率， 每^生一个时钟缺口相对带来 6.4ns 的抖动， 因此， 时钟频率越高， 则每个缺口产生的时钟抖动将越小；
平滑控制模块可以采用预制调度图案的方式实现时钟缺口的均匀分布， 下面将以数据位宽为 17，缺口时钟频率为 155MHz为例对相应的调度图案的计 算方法进行描述- 参见图 1所示， 一帧包括 9个子帧， 每个子帧包括 5块， 每一块作为一个调 度周期， 因此： 1个调度周期 = (270x8) /5=432个 155M周期；
1个调度周期需要读取的净荷数 = 17x51D或者 17X51D+1D个字节； 这样， 如果不考虑 S字节， 1个调度周期需要读取的净荷数（单位 17bit) = ( 17x51D) /17=408, 即对于净荷数 17X51D的块， 如果不考虑 S字节， 可以 采用 408的调度图案， 这样， 一级 FIF01的写入和读出可以达到平衡；
如果考虑 S字节， 则对于 S字节有效的块， 需要选择采用 409的调度图案， 只要保证每 17个 S字节有效的块， 8个采用 409调度图案， 9个采用 408的调度图 案， 即可保证一级 FIFOl的读写平衡；
因此， CLKa通过在 <432， 408>和<432， 409>两种调度图案之间选择， 便 可以平滑业务的空缺， 其中， <432， 408>表示 432个周期中有 408个有效， 即 有 432-408 =24个时钟缺口。
对于 <432， 408>和<432， 409>图案中缺口的分布， 可以基于缺口平均分 布原则； 以<432， 408>为例， 432个 155M周期中有 408个周期有效， 共有 24 个缺口， 将缺口平均分布， 则 432/24=18， 因此调度图案可以设计为连续 24个 <18， 17>的周期， 对于每个<18， 17>的周期， 缺口可以位于第 9个周期的位 置； 对于 <432， 409>对应的调度图案， 可以设计为 12个<18， 17>, 之后为 1 个<18， 18>， 依次顺接 11个<18, 17>， 共 23个缺口。
因此， 通过平滑控制模块的处理可以获得缺口均匀的平滑时钟信号。 (3 ) ODU1时钟产生模块， 即锁相处理模块 '
如图 6所示， ODU1时钟产生模块主要由 PD、 低通滤波、 反向控制、 D/A (数模转换）、 VCO几个子模块组成。 PD定期读取二级 FIF02的读写指针位置， 获取读写指针位置之差；其中，读写指针位置之差即为二级 FIF02中实际所剩 余的数据量大小， 假设为 A。 该剩余数据量 A反映了当前 FIF02输入数据和输 出数据之间的差值， 也就是时钟 CLKa和 ODU1时钟之间的相位差。 低通滤波 子模块对每次得到的 A (Al、 A2、 A3……）进行数字低通滤波处理， 并将滤 波处理后的结果 B送给反向控制子模块；
反向控制子模块首先送给 D/A子模块一个中间值控制 VCO子模块的输 出， 然后， 对每次取得的 B (Bl、 B2、 B3……）进行比较， 如果发现 B的数 值在变大， 则表示 VCO子模块输出的 ODU1时钟频率小于 CLKa, 为此需要增 大输出给 D/A子模块的数据， 以增大 VCO子模块输出的 ODU1时钟频率， 反之 则减小输出给 D/A子模块的数据， 以减小 VCO子模块输出的 ODU1时钟频率； 如此反复， 从而实现 VCO子模块输出的 ODU1时钟平衡于 CLKa。
采用本发明所述的方法获得的各个时钟信号 CLKb、CLKa和 ODU1信号时 间关系如图 7所示，从图 7中可以清楚地看到各时钟信号的特点，且可以看出， 通过本发明所述的方法可以获得期望的低抖动高性能的时钟信号。
另夕卜， 在本发明中， 可以采用 DDS (Direct Digital Synthesis, 直接数字频 率合成模块） 来代替 D/A子模块和 VCO子模块， 根据输入的数据产生相应频 率的 ODU1时钟。
综上所述，本发明能有效滤除异步映射和解映射过程中产生的大量抖动， 保证高性能的时钟输出； 而且， 本发明不仅能运用于 OTTSi映射到 SDH， 还可 以运用于 SDH映射到 OTN等其他异步解映射处理过程中， 从而有效提高数据 解映射处理的性能。
以上所述， 仅为本发明较佳的具体实施方式， 但本发明的保护范围并不 局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可 轻易想到的变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明 的保护范围应该以权利要求的保护范围为准。

Claims

权利要求书
1.一种获得异步解映射时钟的方法， 其特征在于， 包括-
A、 根据需要解映射处理的数据及其对应时钟信号， 处理并获得缺口均 匀的平滑时钟；
B、 根据反映 FIFO中数据写入和读出状况的信号进行锁相处理获得解映 射处理所需要的时钟信号。
2. 根据权利要求 1所述的获得异步解映射时钟的方法， 其特征在于， 所 述的步骤 A包括：
采用预制调度图案的方式对相应的时钟信号进行平滑处理并获得缺口均 匀的平滑时钟。
3.根据权利要求 2所述的获得异步解映射时钟的方法， 其特征在于， 所 述的调度图案为根据需要解映射处理的数据计算获得。
4. 根据权利要求 1、 2或 3所述的获得异步解映射时钟的方法， 其特征在 于， 所述的步骤 B包括：
基于所述的平滑时钟将需要解映射的数据写入 FIFO中；
根据所述 FIFO的读写指针位置进行锁相处理获得需要的光通道数据单元 ODU时钟信号。
5. 根据权利要求 1、 2或 3所述的获得异步解映射时钟的方法， 其特征在 于， 所述的步骤 B包括：
对所述平滑时钟信号依次进行鉴相、 低通滤波及压控振荡处理获得需要 的 ODU时钟信号。
6.一种异步解映射时钟产生电路， 其特征在于， 包括：
平滑控制模块： 其输入为需要解映射的数据及其对应的时钟信号， 并用 于根据所述数据及时钟信号获得并输出缺口均匀的平滑时钟；
锁相处理模块： 用于根据反映 FIFO中数据写入和读出状况的信号进行锁 相处理获得解映射时钟。
7.根据权利要求 6所述的异步解映射时钟产生电路， 其特征在于， 所述 锁相处理模块包括： 鉴相器、 低通滤波子模块和压控振荡器， 所述反映 FIFO 中数据写入和读出状况的信号依次经过鉴相器、 低通滤波子模块和压控振荡 器进行处理并获得异步解映射时钟信号。
8.根据权利要求 6所述的异步解映射时钟产生电路， 其特征在于， 所述 锁相处理模块包括： 鉴相器、 低通滤波子模块、 反向控制子模块、 数模转换 子模块和压控振荡器， 所述反映 FIFO中数据写入和读出状况的信号依次经过 鉴相器、 低通滤波子模块、 反向控制子模块、 数模转换子模块和压控振荡器 进行处理并获得异步解映射时钟信号。
9. 根据权利要求 6所述的异步解映射时钟产生电路， 其特征在于， 所述 锁相处理模块包括： 鉴相器、 低通滤波子模块、 反向控制子模块和直接数字 频率合成模块，所述反映 FIFO中数据写入和读出状况的信号依次经过鉴相器、 低通滤波子模块、 反向控制子模块和直接数字频率合成模块进行处理并获得 异步解映射时钟信号。
10.一种异步解映射处理电路， 其特征在于， 在具有权利要求 6至 9任一 项所述的时钟产生电路的基础上进一步包括：
控制写入模块： 其输入为需要解映射的数据及其对应的时钟信号， 输出 带缺口的时钟信号作为一级先进先出队列 FIFO的写入时钟；
一级 FIFO: 其输入为需要解映射的数据， 并用于根据控制写入模块输出 的带缺口的时钟信号写入所述数据， 且所述的平滑控制模块输出的平滑时钟 作为其读出时钟信号， 控制一级 FIFO数据的读出；
二级 FIFO: 其输入为一级 FIFO的输出数据， 所述的平滑控制模块输出的 平滑时钟作为其写入时钟信号， 二级 FIFO与锁相处理模块连接， 将读写指针 位置传递给锁相处理模块， 且锁相处理模块根据读写指针位置进行锁相处理 后获得二级 FIFO的读出时钟信号， 控制二级 FIFO读出解映射后的数据。
11. 一种异步解映射处理电路， 其特征在于， 在具有权利要求 6至 9任一 项所述的时钟产生电路的基础上进一步包括：
控制写入模块： 其输入为需要解映射的数据及其对应的时钟信号， 输出 带缺口的时钟信号作为 FIFO的写入时钟；
FIFO: 其输入为需要解映射的数据， 并用于根据控制写入模块输出的带 缺口的时钟信号写入所述数据， 且所述的锁相处理模块输出的解映射时钟信 号作为其读出时钟信号， 控制 FIFO读出解映射后的数据。
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