ES2327062T3 - Metodo y circuito para obtener un reloj asincrono de desmapeo. - Google Patents
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Abstract
Método para la obtención de un reloj asíncrono de desmapeo (demapping) (reloj ODU1), que comprende: la obtención de una señal de reloj (CLKa) con intervalos uniformemente distribuidos según los datos (datos STM- N) que se vayan a desmapear y una señal de reloj correspondiente (reloj STN-M), que comprende el aplanamiento de la señal de reloj correspondiente (reloj STN-M) con un modelo de planificación predefinido y la obtención de la señal de reloj (CLKa) con intervalos uniformemente distribuidos, donde el modelo de planificación se obtiene mediante cálculo según los datos (datos STN-M) que se van a desmapear; y la realización de sincronización de fase con la señal de reloj (CLKa) con intervalos uniformemente distribuidos según una señal que refleja condiciones de escritura y lectura de datos de un Primero en Entrar Primero en Salir (FIFO) para obtener una señal de reloj (reloj ODU1) necesaria para la reconversión.
Description
Método y circuito para obtener un reloj
asíncrono de desmapeo.
La presente invención se refiere al sector de
las redes ópticas, particularmente a un método y a un circuito para
obtener un reloj asíncrono de desmapeo.
Al aumentar la utilización de redes de jerarquía
digital síncrona (SDH), existe una demanda de transmisión de la
señal de conexión ODUk (Unidad de Datos de Canal Óptico k) de la
OTN (Red de Transporte Óptico) en la red SDH. Además, habida cuenta
de la coexistencia de las redes OTN y SDH, es también necesario
ofrecer un método de mapeo de señal ODUk en
C-4-Xv (C-4 más
overhead constituyen los datos STM-N) en forma de
datos de clientes y para transmitirlo en un modo de concatenación
virtual.
La norma ITU-T G.707 define un
método de mapeo de una señal ODUk en una señal
C-4-Xv de forma asíncrona, de modo
que la señal de conexión ODUk se puede transmitir en red SDH en
modo de concatenación virtual VC-4, es decir que se
mapea ODU1 en C-4-17C mientras que
ODU2 se mapea en C-4-68v. La figura
1 muestra una estructura de mapeo actual de ODU1 a
C-4-17c, donde D representa la carga
útil, R representa los datos de compensación fijos y C representa la
oportunidad de ajuste, en la que CCCCC=00000 indica que S es una
carga útil, mientras que CCCCC=11111 indica que S es un dato de
compensación.
Tomando el ODU1 como ejemplo, cuando se
desmapean y recuperan datos ODU1, se tiene que recuperar de
C-4-17c un reloj asíncrono para
ODU1. Los procesos de mapeo y de desmapeo asíncronos tendrán
inevitablemente como resultado una gran cantidad de fluctuación de
mapeo y de combinación. Se sabe, por la definición de G.8251 que
los servicios OTN imponen requisitos estrictos en relación con la
fluctuación. Como resultado de ello, se precisa un programa de
recuperación de reloj para eliminar por filtrado la fluctuación,
con el fin de garantizar el rendimiento del reloj.
En la figura 2 se muestra una aplicación
existente para eliminar por filtrado la fluctuación y garantizar el
rendimiento del reloj, en la cual un módulo de control de escritura
genera un reloj con intersticios según los datos actuales y la
señal de reloj correspondiente, elimina el overhead y los bits de
compensación de STM-N (Nivel de Módulo de Transporte
Síncrono N), y escribe los datos actuales ODU1 en una cola FIFO
(Primero en Entrar, Primero en Salir). Además, el reloj con
intersticios se introduce en un bucle de sincronización de fase
(PLL) constituido por un discriminador de fase conectado en serie
(PD), filtro de paso bajo (LPF) y oscilador controlado por voltaje
(VCO). El PLL realiza una sincronización de fase con el reloj con
intersticios para obtener el reloj ODU1 actual, es decir la señal
de reloj de desmapeo.
El proceso detallado de la sincronización de
fase descrita anteriormente es el siguiente: el PD produce una
diferencia de fase entre el reloj con intersticios y el reloj ODU1
retroalimentado por el VCO, donde la diferencia de fase refleja la
diferencia actual entre los datos escritos en el FIFO y los datos
leídos del FIFO. Con el fin de establecer un equilibrio entre los
datos escritos en el FIFO y los datos leído del FIFO, el PD envía
la diferencia de fase al LPF para el filtrado de paso bajo con el
fin de producir una señal correspondiente. Esta señal se envía al
VCO como señal de control para ajustar la salida de frecuencia del
reloj ODU1 del VCO, con el objeto de controlar la salida del reloj
ODU1 de VCO para seguir la pista del reloj con intersticio,
estableciendo de este modo el equilibrio entre el reloj ODU1 y el
reloj con intersticios.
Como no hay solamente bits fijos de datos de
compensación sino también bits de ajuste y control de la tasa de
datos asíncronos, así como una gran cantidad de overhead, en
STM-N es difícil suprimir la fluctuación en un reloj
ODU de salida utilizando solamente un PLL para ajustar directamente
el reloj ODU1, y por tanto resulta difícil cumplir los requisitos
de fluctuación OTN mencionados en G.8251.
El documento WO 99/27669 A1 describe un método
de transferencia de señales de datos así como un método y un
dispositivo para la desincronización de señales de jerarquía digital
plesiócrona (PDH). En el método y dispositivo para la
desincronización de las señales PDH que han sido transferidas a
través de una red de jerarquía digital síncrona (SDH) en la cual se
pueden producir ajustes de puntero, los ajustes de puntero se
compensan en la desincronización con una desviación de la frecuencia
temporal en una señal de reloj regenerada sobre la base de las
señales PDH recibidas.
El documento EP 1 343 261 A1 describe un
demultiplexor plesiócrono para extraer y desincronizar una señal
tributaria de una señal multiplex en su tasa de datos original, que
tiene una memoria tampón para almacenar de forma tributaria bits de
datos tributarios (dependientes), un oscilador ajustable para
generar un reloj de lectura y un comparador para comparar los
tiempos de lectura o escritura para generar una señal de control
que ajuste el oscilador.
El documento US 2005/0074032 A1 describe una red
sub-longitud de onda transparente que comprende una
disposición que permite la transmisión de señales de cliente con
fidelidad de reloj más elevada, lo cual se consigue desarrollando
una medida de la desviación de fase en un nodo de acceso,
comunicándolo con el nodo de egreso y recuperando el reloj del
cliente de los datos recibidos y de la información de desviación de
fase recibida.
Las realizaciones de la presente invención
ofrecen un método y un circuito para obtener un reloj de desmapeo
asíncrono, mediante el que se puede obtener una señal de reloj de
desmapeo de baja fluctuación y gran rendimiento, garantizando de
este modo un desmapeo de datos de elevado rendimiento.
Las realizaciones de la presente invención
ofrecen las siguientes soluciones técnicas:
Una realización de la invención ofrece un método
para obtener un reloj de desmapeo asíncrono, que comprende:
la obtención de una señal de reloj aplanada con
intervalos uniformemente distribuidos según los datos que se van a
desmapear y una señal de reloj correspondiente;
la realización de la sincronización de fase con
la señal de reloj aplanada con intervalos uniformemente
distribuidos según una señal que refleja condiciones de escritura y
de lectura de datos de un Primero en Entrar, Primero en Salir
(FIFO), para obtener una señal de reloj necesaria para el
desmapeo.
La etapa de obtención de una señal de reloj con
intervalos uniformemente distribuidos comprende:
el aplanamiento de la señal de reloj
correspondiente con un modelo de planificación predefinido y la
obtención de la señal de reloj con intervalos uniformemente
distribuidos, donde el modelo de planificación se obtiene mediante
cálculo según los datos que se van a desmapear.
La etapa de realización de la sincronización de
fase puede incluir:
la escritura de los datos que se van a desmapear
en el FIFO, sobre la base de la señal de reloj con intervalos
uniformemente distribuidos;
la realización de la sincronización de fase
según posiciones de punteros de lectura y de escritura del FIFO para
obtener la señal de reloj necesaria de la Unidad de Datos del Canal
Óptico (ODU).
Alternativamente, la etapa de realización de la
sincronización de fase puede incluir:
la realización de la discriminación de fase, el
filtrado de paso bajo y la oscilación controlada por tensión para
la señal del reloj con intervalos uniformemente distribuidos, y la
obtención de la señal de reloj necesaria de la Unidad de Datos del
Canal Óptico (ODU).
Una realización de la invención presenta un
circuito para generar un reloj de desmapeo asíncrono que
comprende:
un módulo de control de aplanamiento, adaptado
para obtener y enviar una señal de reloj con intervalos
uniformemente distribuidos, según datos que se tienen que mapear y
una señal de reloj correspondiente, en el que la obtención de una
señal de reloj con intervalos uniformemente distribuidos comprende
el aplanamiento de la señal de reloj correspondiente con un modelo
de planificación predefinido, y la obtención de la señal de reloj
con intervalo uniformemente distribuidos, y el modelo de
planificación se obtiene mediante cálculo según los datos a
desmapear;
un módulo de sincronización de fase, adaptado
para realizar sincronización de fase con la señal del reloj, con
introducción de intervalos uniformemente distribuidos desde el
módulo de control de aplanamiento según una señal que refleja las
condiciones de escritura y de lectura de datos de un FIFO, con el
fin de obtener el reloj de desmapeo.
En este circuito, el módulo de sincronización de
fase puede comprender un discriminador de fase, un filtro de paso
bajo y un oscilador controlado por tensión, la señal que refleja
condiciones de escritura y de lectura de datos del FIFO es
procesada por el discriminador de fase, el filtro de paso bajo y el
oscilador controlado por tensión sucesivamente, a fin de obtener el
reloj asíncrono de desmapeo.
Alternativamente, el módulo de sincronización de
fase puede incluir un discriminador de fase, un filtro de paso
bajo, un sub-módulo de control de inversión, un
sub-módulo de conversión digital/analógica (D/A) y
un oscilador controlado por tensión, la señal que refleja las
condiciones de escritura y de lectura de los datos del FIFO es
procesada por el discriminador de fase, el filtro de paso bajo, el
sub-módulo de control de inversión, el
sub-módulo de conversión D/A y el oscilador
controlado por tensión, sucesivamente, a fin de obtener el reloj
asíncrono de desmapeo.
Alternativamente, el módulo de sincronización de
fase puede comprender un discriminador de fase, un filtro de paso
bajo, un sub-módulo de control de inversión y un
módulo de síntesis digital directa; la señal que refleja las
condiciones de escritura y de lectura de los datos del FIFO es
procesada por el discriminador de fase, el filtro de paso bajo, el
sub-módulo de control de inversión y el módulo de
síntesis digital directa, sucesivamente, con el fin de obtener el
reloj de desmapeo asíncrono. Una realización de la presente
invención presenta un circuito de desmapeo asíncrono, que, además
del circuito descrito anteriormente para generar un reloj de
desmapeo asíncrono, incluye:
un módulo de control de escritura, adaptado para
recibir datos que se van a desmapear y una señal de reloj
correspondiente, y emitir un reloj con intersticios como reloj de
escritura de un FIFO primario;
un FIFO primario, adaptado para recibir los
datos que se van a desmapear, los cuales están escritos en el FIFO
según la salida del reloj con intersticios desde el módulo de
control de escritura y controlar la lectura de datos del FIFO
primario utilizando la señal de reloj con salida de intervalos
uniformemente distribuidos del módulo de control de aplanamiento
como reloj de lectura;
un FIFO secundario, adaptado para recibir la
salida de datos del FIFO primario en el que la señal de reloj con
salida de intervalos uniformemente distribuidos del módulo de
control de aplanamiento se utiliza como reloj de escritura; el FIFO
secundario está conectado al módulo de sincronización de fase, y
está adaptado para enviar posiciones de punteros de escritura y de
lectura del FIFO secundario al módulo de sincronización de fase,
con el fin de permitir que el módulo de sincronización de fase
realice la sincronización de fase según las posiciones de los
punteros de escritura y de lectura, para obtener un reloj de
lectura para el FIFO secundario y controlar la lectura de datos
desmapeados del FIFO secundario.
Una realización de la invención presenta un
circuito de desmapeo asíncrono que, además del circuito antes
citado para generar un reloj de desmapeo asíncrono comprende:
un módulo de control de escritura, adaptado para
recibir los datos que se van a desmapear y una señal de reloj
correspondiente y emitir un reloj con intersticios como reloj de
escritura para un FIFO;
el FIFO, adaptado para recibir los datos que se
van a desmapear, que están escritos en el FIFO según el reloj con
intersticios del módulo de control de escritura y controlar la
lectura de los datos desmapeados del FIFO utilizando la salida del
reloj de desmapeado del módulo de sincronización de fase como reloj
de lectura.
Como se puede apreciar en la descripción
anterior, con el método de la presente invención, se puede
recuperar del SDH una señal de reloj ODU de baja fluctuación,
pudiéndose obtener de este modo unos datos ODU desmapeados de gran
rendimiento con el proceso de desmapeado asíncrono en OTN.
El método de generación de reloj presentado en
las realizaciones de la invención se puede aplicar a una variedad
de procesos de desmapeado asíncronos OTN y puede obtener señales de
reloj de alto rendimiento.
En suma, el método según las realizaciones de la
invención puede eliminar eficazmente por filtrado la fluctuación
creada durante los procesos asíncronos de mapeado/desmapeado,
garantizando por tanto una salida de reloj de alto rendimiento.
Además, el método se puede aplicar no solamente al mapeo de OTN en
SDH sino también a otros procesos asíncronos de desmapeo como p. ej.
el mapeo de SDH a OTN.
La figura 1 es una representación estructural
del mapeo de ODU1 a C-4-17c;
la figura 2 es un diagrama esquemático de un
circuito de desmapeo asíncrono del estado de la técnica;
la figura 3 es un diagrama esquemático de un
primer circuito asíncrono de desmapeo según una realización de la
invención;
la figura 4 es un diagrama esquemático que
ilustra el principio para generar un reloj por medio de un módulo
de control de escritura;
la figura 5 es un diagrama esquemático de un
segundo circuito asíncrono de desmapeo según una realización de la
invención;
la figura 6 es un diagrama esquemático que
ilustra el principio del módulo de generación de reloj ODU que se
muestra en la figura 5;
la figura 7 es un diagrama esquemático de las
señales de reloj mostradas en la figura 5;
La siguiente descripción toma datos ODU1 como
ejemplo ya que los procedimientos de desmapeo para diversos datos
ODU son similares.
Las realizaciones de la presente invención se
centran en el aplanamiento de una señal de reloj según las
características de los datos que se van a procesar con el objeto de
obtener una señal de reloj aplanada; seguidamente, se realiza una
sincronización de fase según una señal que refleja las condiciones
de escritura y de lectura de datos de un FIFO, con el objeto de
obtener una señal de reloj de baja fluctuación.
En particular, un método para la obtención de un
reloj de desmapeo asíncrono según una realización de la invención
comprende:
En primer lugar, los datos que se van a
desmapear y la señal de reloj correspondiente se procesan para
obtener un reloj aplanado con intervalos uniformes;
\newpage
Específicamente, se puede utilizar un modelo de
planificación predefinido para aplanar la señal de reloj
correspondiente y obtener un reloj aplanado con intervalos
uniformes. El modelo de planificación se obtiene mediante cálculos
según las características de los datos que se van a desmapear.
Seguidamente, se realiza una sincronización de
fase según una señal que refleja las condiciones de escritura y de
lectura de los datos del FIFO, para obtener la señal de reloj
necesaria para el desmapeo. Particularmente, la sincronización de
fase se puede realizar utilizando cualquiera de los dos métodos
siguientes:
(1) Los datos que se van a desmapear se escriben
en el FIFO sobre la base del reloj aplanado y luego se realiza una
sincronización de fase según las posiciones de los punteros de
escrita y de lectura del FIFO para obtener la señal de reloj ODU
(Unidad de Datos del Canal Óptico) necesaria;
(2) Se realiza una sincronización de fase para
el reloj aplanado para obtener la señal de reloj ODU requerida.
A continuación, se detallarán otras
realizaciones de la invención.
En una realización, un circuito para la
obtención de un reloj de desmapeo asíncrono comprende:
un módulo de control de aplanamiento, que recibe
los datos que se van a desmapear y la señal de reloj
correspondiente, y está adaptado para obtener y emitir un reloj
aplanado con intervalos uniformes según los datos que se van a
desmapear y la señal de reloj correspondiente;
un módulo de sincronización de fase, conectado a
la salida del módulo de control de aplanamiento, y adaptado para
realizar una sincronización de fase para el reloj aplanado, y
obtener el reloj de desmapeado. En particular, el proceso de
sincronización de fase incluye la discriminación de fase y el
filtrado de paso bajo, etc.
En la figura 3 se muestra un circuito de
desmapeo asíncrono para los datos que se van a desmapear, sobre la
base del circuito descrito anteriormente, para obtener un reloj de
desmapeo asíncrono. El circuito de desmapeo asíncrono incluye un
módulo de control de escritura, un módulo de control de
aplanamiento, un módulo de sincronización de fase y un FIFO,
donde:
el módulo de control de escritura está adaptado
para recibir los datos que se van a desmapear y la señal de reloj
correspondiente, y emitir un reloj con intersticios al FIFO, como
reloj de escritura del FIFO.
El módulo de control de aplanamiento está
adaptado para aplanar la señal de reloj correspondiente de los
datos que se van a desmapear para obtener un reloj aplanado con
intervalos uniformes y enviar el reloj aplanado al módulo de
sincronización de fase.
El módulo de sincronización de fase, es decir el
módulo de generación del reloj ODU1, que se muestra en la figura 3,
comprende un discriminador de fase PD, un filtro de paso bajo LPF y
un oscilador controlado por tensión VCO. El módulo de
sincronización de fase está adaptado para realizar una
sincronización de fase para el reloj aplanado y obtener un reloj de
desmapeo asíncrono.
El FIFO está adaptado para recibir los datos que
se van a desmapear, que están escritos en el FIFO según la salida
del reloj con intersticios CLK del módulo de control de escritura.
El FIFO utiliza también el reloj de desmapeo, es decir el reloj
ODU1, salida del módulo de sincronización de fase como reloj de
lectura para controlar la lectura de la salida de datos desmapeados
del FIFO.
Además, las realizaciones de la invención
también presentan otro circuito de desmapeo asíncrono basado en el
circuito antes descrito para obtener un reloj de desmapeo
asíncrono, como el que muestra la figura 5. Este circuito de
desmapeo asíncrono comprende: un módulo de control de escritura, un
módulo de control de aplanamiento, un FIFO1 primario, un FIFO2
secundario y un módulo de generación de reloj ODU1 (es decir un
módulo de sincronización de fase). La relación de conexión entre
los módulos y las funciones de los módulos se describirá más abajo
en
detalle.
detalle.
\vskip1.000000\baselineskip
El módulo de control de escritura está adaptado
para generar un reloj con intersticios CLKb según un reloj
STM-N y los datos actuales (es decir los datos
STM-N que se muestran en la figura 5) siguiendo los
procedimientos siguientes: en primer lugar, el overhead en los datos
STM-N se retira, es decir se genera un intervalo en
el reloj en la posición de overhead, con el fin de producir un reloj
C-4-17c. Seguidamente, se genera un
intervalo en el reloj en la posición de los bits de compensación
sobre la base del reloj C-4-17c, es
decir que se quitan los bits de compensación en
C-4-17c, a fin de producir un reloj
CLKb, como el mostrado en la fig. 4; luego se escriben los datos
actuales en el FIFO primario bajo el control del reloj CLKb.
\vskip1.000000\baselineskip
El módulo de control de aplanamiento está
adaptado para producir un reloj con intersticios CLKa según el
reloj STM-N y los datos actuales para controlar la
tasa/velocidad de los datos de lectura del FIFO 1 primario; el
reloj CLKa es una señal de reloj con intervalos distribuidos
uniformemente, es decir un reloj aplanado.
Según la estructura para el mapeado de ODU1 en
C-4-17c, el reloj CLKa puede ser un
reloj con intersticios de 155 MHz, entonces la salida de datos
DATAa del FIFO1 primario tiene una anchura de 17 bits. El CLKa puede
ser también un reloj de cualquier otra frecuencia. Para la
frecuencia de 155 MHz, se producirá una fluctuación de 6,4 ns,
siempre que se produce un intervalo de reloj. Por consiguiente,
cuanto mayor es la frecuencia del reloj tanto más pequeña será la
fluctuación del reloj por intervalo.
El módulo de control de aplanamiento puede
utilizar un modelo de planificación predefinido para conseguir una
distribución uniforme de intervalos de reloj. El método de cálculo
para el modelo de planificación correspondiente en el caso de una
anchura de datos de 17 bits y una frecuencia de reloj de 155 MHz se
describe a continuación:
Como se muestra en la figura 1, una trama
comprende 9 sub-tramas, y cada una de las
sub-tramas comprende 5 bloques; cada bloque se
utiliza como ciclo de planificación, y por lo tanto:
1\ ciclo\ de\
planificación = (270x8)/5 = 432\ ciclos\ de\
155M;
Las cargas útiles que se leen en un ciclo de
planificación = 17 x 51D o 17 x 51D+1D bytes.
Por lo tanto, sin el byte "S", el número de
cargas útiles (17 bits) que se leen en un ciclo de planificación =
(17x5lD)/17 = 408. Es decir, para un bloque con 17x51D cargas útiles
con el byte "S" omitido, se puede utilizar un modelo de
planificación 408. Así, se puede equilibrar la escritura en el FIFO1
primario y la lectura de FIFO1.
Teniendo en cuenta el byte "S", para
bloques en los cuales el byte "S" es válido, se puede utilizar
un modelo de planificación 409. En este caso, la escritura en FIFO1
y la lectura de FIFO1 se pueden equilibrar siempre que haya 17
bloques en los cuales los bytes "S" son válidos, donde 8
bloques utilizan el modelo de planificación 409 y los otros 9
bloques utilizan el modelo de planificación 408.
Por consiguiente, eligiendo entre los dos
modelos de planificación <432, 408> y <432, 409>, el
CLKa puede aplanar los intervalos del reloj. <432, 308> indica
que 408 ciclos de los 432 ciclos son válidos; en otras palabras,
hay 432-408 = 24 intervalos de reloj.
La distribución de intervalos en modelos
<432, 408> y <432, 409> se puede determinar sobre la
base del principio de distribución uniforme de intervalos. Por
ejemplo, en el caso del modelo <432, 408>, hay 408 ciclos
válidos en 432 ciclos de 155M y en total 24 intervalos. Si los
intervalos se distribuyen uniformemente, es decir 432/24 = 18, el
modelo de planificación se puede diseñar como 24 ciclos consecutivos
de <18, 17>. Para cada ciclo de <18, 17>, el intervalo
puede estar en el 9º ciclo. En el caso del modelo <432, 409>,
el modelo puede diseñarse como 12 ciclos de <18, 17>, luego 1
ciclo de <18, 18> y por consiguiente 11 ciclos de <18,
17> con un total de 23 intervalos.
Por consiguiente, se puede obtener un reloj
aplanado con intervalos uniformes utilizando el módulo de control
de aplanamiento.
\vskip1.000000\baselineskip
Como se muestra en la figura 6, el módulo de
generación de reloj ODU1 comprende principalmente un discriminador
de fase PD, un filtro de paso bajo LPF, un
sub-módulo de control por inversión, un
sub-módulo de conversión digital a analógico D/A y
un oscilador controlado por tensión VCO. El discriminador de fase
lee las posiciones de los punteros de escritura y de lectura del
FIFO2 secundario para obtener la diferencia en posiciones de
puntero. La diferencia en posiciones de puntero es la cantidad
restante real de datos, que se designa como A. La cantidad restante
de datos A refleja la diferencia entre la entrada de datos
corrientes en FIFO2 y la salida de datos corrientes de FIFO2, es
decir la diferencia de fase entre el reloj CLKa y el reloj ODU1. El
sub-módulo LPF realiza un filtrado de paso bajo
digital para cada A obtenida (A1, A2, A3,....) y envía el resultado
filtrado B al sub-módulo de control de
inversión.
inversión.
En primer lugar, el sub-módulo
de control de inversión envía un valor medio al
sub-módulo de conversión D/A para controlar la
salida de VCO. Seguidamente, el sub-módulo de
control de inversión compara cada B obtenido (B1, B2, B3,...). Si
el valor de B es creciente, esto significa que la frecuencia de
salida del reloj ODU1 del VCO es menor que la de CLKa. Por
consiguiente, los datos enviados al sub-módulo de
conversión D/A se tienen que incrementar clon el fin de aumentar la
frecuencia de salida del reloj ODU1 del VCO. De lo contrario, los
datos enviados al sub-módulo de conversión D/A
tienen que reducirse con el fin de reducir la frecuencia de salida
del reloj ODU1 del VCO. El procedimiento anterior se puede repetir
con el fin equilibrar la salida de reloj ODU1 de VCO con el
CLKa.
Las relaciones de tiempo entre las señales de
reloj CLKb, CLKa, y ODU1 obtenidas mediante el método según las
realizaciones de la invención se muestran en la figura 7. En la
figura 7 se ilustran también las características de las señales de
reloj. Además, se puede ver que con el método según las
realizaciones de la invención, se puede producir una señal de reloj
deseada con baja fluctuación y rendimiento elevado.
Además, en las reivindicaciones de la presente
invención, se puede utilizar un módulo de Síntesis Digital Directa
(DDS) en lugar del sub-módulo de conversión D/A y el
sub-módulo VCO, para producir el reloj ODU1 de
frecuencia correspondiente según la entrada de datos.
En conclusión, con el método según las
realizaciones de la invención, la fluctuación creada durante el
proceso de mapeo/desmapeo asíncrono se puede eliminar por
filtración de modo eficaz y garantizar una salida de reloj de gran
rendimiento. Además, el método según las reivindicaciones de la
invención se puede aplicar no solamente al mapeo de OTN al SDH, sino
también a otros procesos de desmapeo asíncronos, p. ej. el mapeo de
SDH a OTN, mejorando así de forma eficaz el rendimiento de desmapeo
de datos.
Si bien la presente invención se ha descrito con
respecto a las realizaciones descritas anteriormente, es evidente
que el ámbito de protección de la invención no se limitará a estas
realizaciones específicas. Los expertos en la materia podrán aportar
fácilmente modificaciones o sustituciones a las realizaciones sin
apartarse del ámbito técnico descrito en la invención. Cualquiera de
estas modificaciones o sustituciones caerán dentro del ámbito de
protección de la invención. Por consiguiente, el ámbito de
protección de la invención se define en las siguientes
reivindicaciones.
Claims (9)
1. Método para la obtención de un reloj
asíncrono de desmapeo (demapping) (reloj ODU1), que comprende:
la obtención de una señal de reloj (CLKa) con
intervalos uniformemente distribuidos según los datos (datos
STM-N) que se vayan a desmapear y una señal de reloj
correspondiente (reloj STN-M), que comprende el
aplanamiento de la señal de reloj correspondiente (reloj
STN-M) con un modelo de planificación predefinido y
la obtención de la señal de reloj (CLKa) con intervalos
uniformemente distribuidos, donde el modelo de planificación se
obtiene mediante cálculo según los datos (datos
STN-M) que se van a desmapear; y
la realización de sincronización de fase con la
señal de reloj (CLKa) con intervalos uniformemente distribuidos
según una señal que refleja condiciones de escritura y lectura de
datos de un Primero en Entrar Primero en Salir (FIFO) para obtener
una señal de reloj (reloj ODU1) necesaria para la reconversión.
2. El método según cualquiera de las
reivindicaciones 1, en el que la realización de la sincronización
de fase comprende:
la escritura de los datos (datos
STN-M) que se van a desmapear en el Primero en
Entrar Primero en Salir (FIFO), basado en la señal de reloj (CLKa)
con intervalos uniformemente distribuidos;
realización de la sincronización de fase según
posiciones de punteros de lectura y de escritura del Primero en
Entrar Primero en Salir (FIFO), para obtener la señal de reloj
necesaria de la Unidad de Datos del Canal Óptico (reloj ODU1).
3. El método según cualquiera de las
reivindicaciones 1 (sic), en el que la realización de la
sincronización de fase comprende:
la realización de la discriminación de fase, el
filtrado de paso bajo y la oscilación controlada por tensión para
la señal de reloj (CLKa) con intervalos uniformemente distribuidos,
y la obtención de la señal de reloj necesaria de la Unidad de Datos
del Canal Óptico (reloj ODU1).
4. Circuito para generar un reloj asíncrono de
desmapeo (reloj ODU1), que comprende:
un módulo de control de aplanamiento, adaptado
para obtener y emitir una señal de reloj (CLKa) con intervalos
uniformemente distribuidos, según datos (datos
STM-N) que se tienen que mapear y una señal de
reloj correspondiente (reloj STM-N), en el que la
obtención de una señal de reloj (CLKa) con intervalos uniformemente
distribuidos comprende el aplanamiento de la señal de reloj
correspondiente (reloj STN-M) con un modelo de
planificación predefinido y la obtención de la señal de reloj (CLKa)
con intervalos uniformemente distribuidos y el modelo de
planificación se obtienen mediante cálculo según los datos (datos
STN-M) que se van a desmapear;
y
y
un módulo de sincronización de fase, adaptado
para realizar sincronización de fase con la señal de reloj (CLKa)
con introducción de intervalos distribuidos uniformemente desde el
módulo de control de aplanamiento según una señal que refleja
condiciones de escritura y de lectura de datos de un Primero en
Entrar Primero en Salir (FIFO), para obtener un reloj de desmapeo
(reloj ODU1).
5. El circuito según la reivindicación 4, en el
que el módulo de sincronización de fase comprende un discriminador
de fase (PD), un filtro de paso bajo (LPF) y un oscilador
controlado por voltaje (VCO), la señal que refleja condiciones de
escritura y de lectura de datos del Primero en Entrar Primero en
Salir (FIFO) es procesada por el discriminador de fase (PD), el
filtro de paso bajo (LPF) y el oscilador controlado por voltaje
(VCO) sucesivamente, con el fin de obtener el reloj asíncrono de
desmapeo (reloj ODU1).
6. El circuito según la reivindicación 4, en el
que el módulo de sincronización de fase comprende un discriminador
de fase (PD), un filtro de paso bajo (LPF), un submódulo de control
de inversión, un submódulo de conversión digital/analógica (D/A) y
un oscilador controlado por voltaje (VCO), la señal que refleja
condiciones de escritura y de lectura de datos del Primero en
Entrar Primero en Salir (FIFO) es procesada por el discriminador de
fase (PD), el filtro de paso bajo (LPF), el submódulo de control de
inversión, el submódulo de conversión digital/analógica (D/A) y el
oscilador controlado por voltaje (VCO) sucesivamente con el fin de
obtener el reloj asíncrono de desmapeo (reloj ODU1).
7. El circuito según la reivindicación 4, en el
que el módulo de sincronización de fase comprende un discriminador
de fase (PD), un filtro de paso bajo (LPF), un submódulo de control
de inversión y un módulo de síntesis digital directa, la señal que
refleja condiciones de escritura y de lectura de datos del Primero
en Entrar Primero en Salir (FIFO) es procesada por el discriminador
de fase (PD), el filtro de paso bajo (LPF), el submódulo de control
de inversión, y el módulo de síntesis digital directa,
sucesivamente, a fin de obtener el reloj asíncrono de desmapeo
(reloj
ODU1).
ODU1).
8. Un circuito de desmapeo asíncrono que
comprende el circuito según cualquiera de las reivindicaciones
4-7, en el que el circuito de desmapeo asíncrono
comprende además:
un módulo de control de escritura, adaptado para
recibir datos (datos STM-N) que se van a desmapear y
una señal de reloj correspondiente (reloj STM-N) y
emitir un reloj con intersticios (CLKb) como reloj de escritura de
un FIFO primario (FIFO1);
el FIFO primario (FIFO1), adaptado para recibir
los datos (STM-N) que se van a desmapear, los
cuales están escritos en el FIFO primario (FIFO1) según la salida
del reloj con intersticios (CLKb) desde el módulo de control de
escritura, y controlar la lectura de datos del FIFO primario (FIFO1)
utilizando la señal de reloj (CLKa) con salida de intervalos
uniformemente distribuidos del módulo de con- trol de aplanamiento
como reloj de lectura;
el FIFO secundario (FIFO2), adaptado para
recibir la salida de datos (DATAa) del FIFO primario (FIFO1), en el
que la señal de reloj (CLKa) con salida de intervalos uniformemente
distribuidos del módulo de control de aplanamiento se utiliza como
reloj de escritura del FIFO secundario (FIFO2), el FIFO secundario
(FIFO2) se conecta a un módulo de sincronización de fase y está
adaptado para enviar posiciones de punteros de escritura y de
lectura del FIFO secundario (FIFO2) al módulo de sincronización de
fase, con el fin de permitir que el módulo de sincronización de
fase realice la sincronización de fase de acuerdo con las
posiciones de los punteros de escritura y de lectura, para obtener
un reloj de lectura (reloj ODU1) para el FIFO secundario (FIFO2) que
controle la lectura de datos desmapeados del FIFO secundario
(FIFO2).
9. Un circuito de desmapeo asíncrono que
comprende el circuito según cualquiera de las reivindicaciones
4-7, en el que el circuito de desmapeo asíncrono
comprende además:
un módulo de control de escritura, adaptado para
recibir los datos (datos STM-N) que se van a
desmapear y una señal de reloj correspondiente (reloj
STM-N) y emitir un reloj con intersticios (CLK)
como reloj de escritura para el Primero en Entrar, Primero en Salir
(FIFO);
el Primero en Entrar, Primero en Salir (FIFO)
adaptado para recibir los datos (datos STM-N) que
se van a desmapear, los cuales están escritos el Primero en Entrar,
Primero en Salir (FIFO) según el reloj con intersticios (CLK) del
módulo de control de escritura, y controlar la lectura de datos
desmapeados (datos ODU1) del Primero en Entrar, Primero en Salir
(FIFO) utilizando la salida de la señal de del reloj de desmapeo
(reloj ODU1) del módulo de sincronización de fase como reloj de
lectura del Primero en Entrar, Primero en Salir (FIFO).
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