JP4215641B2 - デジタル・データ同期化の方法および装置 - Google Patents

Description

本発明は、デジタル・データ同期化の方法に関する。

光学式通信ネットワークは、光学式伝送に関して、同期光ファイバ網(ＳＯＮＥＴ)／同期デジタル階層(ＳＤＨ)同期規格に主として従う。ＳＯＮＥＴは北米地域で、ＳＤＨはその他の地域で適用される。本明細書の以下の記述において、ＳＯＮＥＴが引用されるが、本明細書における開示がＳＤＨ規格にも適用できる点は容易に認められることであろう。

ＳＯＮＥＴ規格は、光学式信号の高速、高帯域幅伝送に関するレート、インタフェース／フォーマット、ネットワーク動作、ネットワーク機能などを定義する。ＳＯＮＥＴは、信号を同期的に多重化して、単一ステップの多重化、クロスコネクトおよびアド・ドロップ(add-drop)機能という特性を提供する。更に、ＳＯＮＥＴがロケーション間の基準タイミングの伝送を同期ネットワークに依存しているので、ネットワーク装置間のクロック同期のための同期文字／メッセージ・フレーム処理は不要である。

ＳＯＮＥＴの基本フォーマットは同期伝送レベル１(ＳＴＳ−１)である。ＳＴＳは、"Synchronous Transport Signal"の略称で、同期伝送信号を意味する。ＳＴＳ−１フレームは、伝送オーバーヘッドおよび同期ペイロード・エンベロープ(Synchronous Payload Envelope：以下ＳＰＥと略称)という２つの主要領域を有する。ＳＰＥは、ＳＴＳパス・オーバーヘッドおよびペイロードという２つの部分に分割される。ＳＴＳ−１フレームは、８１０バイト(６４８０ビット)という固定サイズであって、１２５マイクロ秒のフレーム長、すなわち、毎秒８０００フレームであり、回線レートは５１.８４Ｍｂｐｓである。ＳＴＳ−ｎ信号は、ｎ個のＳＴＳ−１信号をバイト単位インタリーブすることによって形成されるより高いレベルの信号である(ここでｎは整数)。多数のＳＴＳ−１信号を連結して１つのＳＴＳ−ｎｃ信号を形成することもできる。ＳＴＳ−ｎｃ信号は、単一体として、ネットワークを通して、多重化、切り換えおよび伝送される。ＳＴＳ−３ｃは、単一ペイロードを有するが、そのフレーム・レートは１５５.５２Ｍｂｐｓである。

この規格に準拠する信号はＳＯＮＥＴネットワーク上を容易に伝送される。到来データはＳＰＥにマッピングされる。データは、種々のシステムから非同期に着信するので、ＳＰＥのどの位置からでも開始することができる。ＳＯＮＥＴにおいては、ＳＰＥにおけるデータの開始アドレスを示し、それによってフレームを配列してＳＯＮＥＴネットワークに同期させるため、ポインタ・メカニズム(回線オーバーヘッドにおけるＨ１およびＨ２ポインタ・バイト)が使用される。ポインタ・メカニズムは、また、到来信号が遠端点に送達されるまでネットワークからネットワークへと単純な接続が行われることを可能にする。

ＳＯＮＥＴ規格に準拠しない信号は、ＳＯＮＥＴネットワーク上で搬送されることができるように、特定の同期化を必要とする。例えば、到来信号が、非同期であって、ローカル周波数よりも低いレートあるいは高いレートの場合がある。

１つのレートあるいはフォーマットの別のレートあるいはフォーマットへのマッピングは知られている。例えば、ＢｅｌｌｃｏｒｅＴＲ−０２５３は、ＤＳ１、ＤＳ２、ＤＳ３などのようないくつかのよく知られている比較的低いレートの非同期伝送フォーマットのＳＯＮＥＴへの標準的マッピングを記述している。同様に、Ｅ１のような他の電気信号についても標準的マッピングが利用可能である。一般に、このような特定信号セットをマッピングするため、特定フォーマット専用のハードウェアが必要とされる。

ほとんどの光信号フォーマットは、ＳＯＮＥＴへのそのような標準的マッピングを備えていない。実際のところ、ＳＯＮＥＴ信号それ自体でさえ非準拠信号となることができる。この場合、ＳＰＥだけを通過させる規格ではなく、オーバーヘッド・ビットの一部またはすべても同様に通過される。

本発明に同時係属のヨーロッパ特許出願第EP1067722号(２００１年１月１０日公開、発明の名称："Mapping Arbitrary Signals Into SONET"、発明者：Roberts他)および本発明に同時係属の特許出願第09/438,516号(発明の名称："Detection of Previous Section Fail for a Transparent Tributary")は、連続的フォーマットを有する到来信号をＳＯＮＥＴネットワークによる搬送のため普遍的にＳＯＮＥＴフレームにマッピングして、どのような認知されたフォーマットも透過的に伝送されることを可能にする方法およびシステムを記述している。これらの適用方式においては、到来信号は、たとえ大幅に規格と異なっている場合でさえ、ＳＯＮＥＴに一様にマップされる。しかしながら、そのような方式は、待機ジッター（waiting time jitter）に関連した問題を緩和するものではない。

ジッターおよびワンダー(wander)は、タイミングに関する重要なシステム・パラメータであり、データのアドレス透過性である。１０ＭＨｚと１００ＭＨｚとの間の位相変動はジッターと呼ばれる。クロック回復の帯域幅を超えるジッターはシステムの余裕を減少させる。ワンダーは１０Ｈｚ以下の位相変動である。タイミング基準を搬送するＳＯＮＥＴ／ＳＤＨ 信号は厳密なワンダー要件を持つ。ジッターおよびワンダーは、データが同期解除され回復された後、測定される。

待機ジッターは、非同期デジタル信号がスタッフ(埋め合わせ)処理によって多重化のために同期される場合必ず持ち込まれる低周波位相ジッターである。スタッフ手法は、多重化の前に非同期信号をレート適応することによって適切なＳＯＮＥＴ周波数のデータ信号を生成し、それによってタイミングの差に対処する方法で、マッピング処理において広く利用されている。待機ジッターに関する詳細は、D.Duttweiler著"Waiting Time Jitter"(BELL SYS.TECH..J., vol 51, pp.165-207, January 1972)に記述されている。この文書において、Duttweiler氏は、待機ジッターは同期化器に対する到来データの位相の不完全なサンプリングの結果であると明示している。同期解除器において、到来データの基準クロックは不完全な位相サンプルに基づいて再生される。

不完全な位相サンプリングは、スタッフ・ビットまたはスタッフ・ワードとして表されるデジタル・ワードによるアナログ位相情報表現の限られた分解能が原因である。それは、また、マッピング・ドメインにおいて不連続時間に１つのスタッフ処理の機会が存在するという時間的に限定的な分解能が原因でもある。

スタッフ処理は同期化器において実施される。伝統的に、到来非同期信号のデータ・ビットは、それぞれの非同期信号の到来データから抽出される書き込みクロックの影響の下で、一時記憶のため同期化器の緩衝型記憶機構に書き込まれる。読み取りクロックは、同期化器にとってローカルにあり、ＳＯＮＥＴと同期するローカル・クロックから抽出される。読み取りクロックは、データ・ビットが緩衝型記憶機構から読み出される(すなわち出力される)レートを決定する。書き込みクロックが読み取りクロックと正確に同期しない場合、緩衝型記憶機構においてオーバーフローまたはアンダーフローが発生して、多重送信すべき出力データ信号に不連続性すなわち"スリップ"が生じることとなる。通常、読み取りクロック・レートは書き込みクロック・レートより高く、そのため緩衝型記憶機構が空となる。

緩衝型記憶機構の充填度は常に監視され、位相比較器によってしきい値と比較される。位相比較器は、書き込みクロックと読み取りクロックとの間の位相差を出力する。充填度がしきい値レベルを下まわる場合、位相比較器および関連回路は、読み取りクロックを停止させるように動作し、スタッフ・ビットが出力信号に挿入される。結果として、読み取りクロックは、制御ビットに関して規則的に発生するギャップとスタッフ・ビットに関して不規則に発生するギャップとによって隔てられたパルスを含む不規則信号を持つクロック、すなわちギャップが付与されたクロックとなる。同時に、入力データ・ビットは緩衝型記憶機構への書き込みを継続する。スタッフ処理によるローカル・レートへの同期化に続いて、出力信号はＳＯＮＥＴフレームにマップされ、次に、他の信号と多重化されて、より高いレートの信号を形成する。スタッフ処理およびスタッフ・ビット位置に関する情報はフレーム毎に伝送される。

待機ジッターは、"スタッフ比率"の強い関数である。これは、利用可能なスタッフ機会の総数に対する使用されるスタッフ機会の比率である。例えば、１/１、１/２、１/３などのような小さい分母を持つ分数に近いスタッフ比率は、最悪のジッターを示す。すなわち、このようなスタッフ比率は、長い時間軸にわたって周期的に変化するスタッフ機会の変動をもたらし、同期解除器における位相ロックループによるフィルタリングが非常に困難な低周波コンテントを含む回復されたクロック信号を生み出す。

一般に、フレームにおける各スタッフ・ビットは、冗長性に関する３つのスタッフ識別子によって識別される。これは、フレームにおいて搬送されることができるペイロードの最大数に影響を与え、従って、信号における利用可能な帯域幅に影響を与える。ＣＭＯＳ回路を動作させるために都合のよい最大速度は一般に１５０Ｍｂｓである。妥当な速度のデジタル回路を実施するために現在利用されている技術であるＣＭＯＳの並列実施形態において、ビット・スタッフ処理は複雑である。この点が、１５０Ｍｂｓまでのクライアント・レートにビット・スタッフ処理を制約する。

充填レートが出力データ・レートより高い場合、負のスタッフ処理が発生し、余剰データは別のチャネルを経由して伝送される。

ビット・スタッフ処理の代わりに、ワード・スタッフ処理を使用することもできる。ワードは、１単位として取り扱われるデータ単位のストリングである。ワードのサイズは例えばｎの８倍ビットである。ｎは当該ワードにおけるバイト数である。結果として、例えば、２４ビットが一度にスタッフされる。ワード・スタッフ処理は、並列追跡に使用されるように設計されている。

しきい値に達するまでの遅延時間およびスタッフ処理機能が、位相比較器の出力における低周波ジッターおよびワンダーを生成する。待機ジッターはスタッフ比率の強い関数である。待機ジッターは、特に低いスタッフ比率において、０Ｈｚに近い低周波コンテントを持つことがある。低周波コンテントは同期解除器においてフィルタリングすることが困難である。

具体的には、ローパスフィルタを持つ位相ロックループは低周波ジッターをフィルタリングするため利用することができるが、これは、ジッターおよびワンダーを吸収するためのこれに対応した大きい緩衝型記憶機構を必要とする。これは非効率であり、より大きい遅延をもたらす。

更に、ワード・スタッフ処理が用いられる場合、位相遷移の振幅がワードのサイズに比例し、デジタル情報へのアナログ位相の丸め込みによる誤差がワードのサイズに比例し、待機ジッターのスペクトル位置がワードのサイズに逆比例するので、待機ジッター問題は実質的にワードのサイズのほぼ３乗で拡大する。

米国特許第4,811,340号(１９８９年３月７日公布)は待機ジッターのスペクトル位置を変更するしきい値変調の方法を開示している。具体的には、低周波ジッターは、同期解除器において従来型ＰＬＬ回路によって容易に除去されるようなより高い周波数に変更される。この手法は、特定の到来信号に関する待機ジッターの量を減少させるが、その減少の度合いは、例えば高速適用分野に関して十分満足できるレベルではない。

非同期転送モード(Asynchronous Transfer Mode：ＡＴＭ)は、その名称のように非同期の規格である。しかしながら、音声の伝送は、話し手と聞き手の時間的関係を維持するようにデータを同期させることを必要とする。単純なポイントツーポイント適用分野においては、両端点は、適応型クロックあるいは同期残余タイムスタンプ処理(ＳＲＴＳ)という２つの標準的メカニズムによって同期をとることが可能である。これらのメカニズムは、回路の一方の端点のクロック・レートを他方の端点のクロック・レートに基づいて調節する。適応型クロックは、ＳＡＲ受信バッファの深度を監視することによって、クロック・レートを調整する。それは、適切なバッファ深度を維持するように"スレーブ"側終端点のクロック・レートを調節する。一方、ＳＲＴＳは、規格クロックを参照しながら回路の"マスタ"端点の回線クロックのレートを監視する。次いで、２つのクロックの間の差分が符号化されて、データストリームの一部として伝送される。スレーブ側において、この「差分」信号が受け取られ、差分信号および標準クロックを参照してスレーブ・クロックを調整するために使用される。

このようにして、ビットストリームを伝送しタイムスタンプするＡＴＭ規格は、データ信号の周波数を明示的に伝達する。しかしながら、この方式は、遠端基準周波数が送信側基準周波数に正確に合致することを仮定する。これは一般的にあてはまらない。信号がしばしば非同期の境界線と交差するので、正確なネットワーク同期化が一時的に支障を来たすことがある。この方法はそのような場合過度のワンダーまたは障害に苦しむ。

かくして、同期ネットワーク上の伝送のため非同期信号を同期および同期解除させる普遍的に適用可能な低ジッター方式に対する要求が依然として存在する。

本発明は、上述の問題を最小限にとどめる同期化器および同期解除器、システムおよび方法を提供する。

本発明の１つの側面に従って、ビット・レートｆ_２のデータストリームでビット・レートｆ_１のデータ信号を伝送するシステムにおける同期化エレメントおよび同期化方法が提供される。ｆ_１およびｆ_２は可変値である。同期化エレメントは、到来データ信号のビット・レートｆ_１、および、到来信号がレート適応されるべきデータストリームのビット・レートｆ_２を求める。両ビット・レートの関係は、有効分解能の値として表され、データ信号と共に通信される。

１つの実施形態によれば、上記関係は、データ信号およびデータストリームの位相に基づき、デジタル・マルチビット値の形式で表現される。マルチビット値は、非ギャップ付与データ・クロックの平均小数（average fraction）および非ギャップ付与読み取りクロックの平均小数を表す。

ｆ_１とｆ_２の間の関係は、デジタル位相ロックループと同等の回路において求められる。指定された時間間隔にわたって到来データ信号の位相を高い分解能で求めるため精密位相比較器が提供される。

データ信号の内部に関してそのように求められたマルチビット値は、同期データストリームにマッピングされた対応するデータ・ブロックと共に伝達される。マルチビット値は、また、マッピング機能において使用されるべきスタッフ識別子と組み合わされる。他の実施形態によれば、関係の算出は、ワード・スタッフを生成するようにデータ出力にギャップが付与される場所であるデータ記憶機構の充填レベルから切り離される。

本発明の別の側面に従って、ビット・レートｆ_２のデータストリームからビット・レートｆ_１のデータ信号を再構築する同期解除エレメントおよび同期解除方法が提供される。該データ信号はデータストリームで伝送されたものであり、ｆ_１およびｆ_２は可変値である。同期解除エレメントは実質的に広い帯域幅を持つ位相伝達関数を有する。１つの実施形態によれば、同期解除エレメントは電圧制御発振器（ＶＣＯ）および位相ロックループを持つ。電圧制御発振器は位相ロックループ（ＰＬＬ）からの位相ノイズを抑制し、位相ロックループはジッターを緩和する。ＰＬＬは例えば１ｋＨｚまたは１００ｋＨｚより大きいループ制御帯域幅を持つ。

位相誤差の算出および補正は同期解除器において実行される。別の実施形態によれば、データの記憶機構は、位相誤差算出／補正機能から独立して、並列に存在する。データ記憶機構からの出力は、スタッフ・ワードを生成するように、ギャップ付与される。対応するデータ・ブロックで伝達されるマルチビット値を使用して、ビット・レートｆ_１が抽出される。

このようにして、非同期信号を同期信号にレート適応させる透過的かつ普遍的方法が待機ジッターを最小限にする。

添付図面において、本発明の理解を容易にするため、同じ番号は同じ機能を示している。

本発明は、(同期化器の場合)ＳＯＮＥＴまたはＳＤＨフレームのような同期フレームに任意のレートのデータをマッピングし、または(同期解除器の場合)そのような同期フレームから任意のレートのデータに逆マッピングするように動作する(データ・ターミナルである)透過ポートに関する。

背景技術の例として、図１に示されているように、複数のサービスがＳＯＮＥＴのような同期ネットワークを介して透過的に伝送される。連続的フォーマットのデジタル・データ信号が、ターミナルまたはアクセス・ネットワークのようなローカル・ユーザ２によって生成され、ローカル基準クロック４によって駆動される(すなわちローカル基準クロックに同期される)。各信号はビット・レートｆ_ｎを有する。ビット・レートｆ_ｎは、信号におけるデジタル遷移のレートの尺度であって、それに関連した特定のフォーマットを持つ。従って、ビット・レートはデータ信号ごとに異なることができる。

デジタル信号は同期ネットワークにおける複数のターミナル６に伝送される。ターミナルの各々は１つまたは複数の同期化器および／あるいは同期解除器を備える。ターミナル６は、デジタル・バックプレーン・クロスコネクトまたはデジタル・スイッチなどであり、データ信号が受信および再送信される接合点である。

同期化器を備えるターミナル６において、多数の信号からデータ・ビットが受信器によって受信され、多数の同期化器によってＳＴＳ−１のような同期信号のエンベロープに回復およびマッピングされ、マルチプレクサによって他の同期信号と共に高いレートの信号に多重化され、送信器によって適切なサイトに向けて同期光ファイバ・ネットワーク８上に発信される。

フレームのサイズは所望の目的のため満足のできる帯域幅利用度が得られるようにソフトウェアで選択される。同様に、より高いレベルの信号がより低いレベルの伝送信号に多重化され(おそらく)連結される場合、高速、高帯域伝送を含む所望の目的のため、例えばＳＴＳ−３ｎｃが選択される。

同期解除器を備えるターミナル６においては、光学式受信器が高速の同期データストリームからデータ信号を再生し、多重分離器がより低いレートのデータ信号を切り離して、種々の同期解除器にデータ信号を提供し、同期解除器が各データ信号に関連するそれぞれのフォーマットにデータ・ビットを再編成する。回復されたデータ信号は、送信器によって遠端にある関連ネットワークあるいは関連エンドユーザに向けて送信される。

同期システムの範囲内においては、特定の限度内で信号転移間にある程度の位相差はあるが、システム内のすべてのクロックの平均周波数は同一あるいはほぼ同一である。各クロックは安定した主基準クロックに追尾することができる。ＳＯＮＥＴネットワークにおいては、ＳＴＳ−１信号は５１.８４Ｍｂｓというレートを持ち、ＳＴＳ−３は１５５.５２０Ｍｂｓというレートを持ち、一方、ＳＴＳ−９２は９９５３.２８０Ｍｂｓというレートを持つ。このような同期化が、スタッフ・ビット処理なしに多数の同期信号を積み重ねることを可能にする。

ターミナル６は、ＢＩＴＳ(building integrated timing supply)から取り出され、それに同期した内部クロックを持つ。このクロックは、基準クロック(ＰＲＣ)を追跡可能であり、従って、同期レートとして参照される。ターミナルは、発信信号ＯＣ−Ｎに関するタイミングを提供する。他のノードの内部クロックは、到来信号によって同期をとられる。

ユーザからのデータ信号を駆動する基準クロックは、一般に、同期ネットワークの基準クロックに対して非同期である。実際のところ、マルチポイント・サービスにおいて、一般的には、信号は、遠端側に到着する前に、ネットワークからネットワークへと次々と多くの非同期境界線を超えることとなる。これらの信号は、同期ネットワークにおいて伝送されるように適切に同期化される必要がある。

図２を参照すれば、本発明の理解を容易にするため、ＳＯＮＥＴ規格における単一データ信号および信号同期化器１０が示されている。信号５は、ユーザから発せられる光キャリアであり、連続的データストリームで変調される。信号５は、例えば、１０ギガビットＯＣ−１９２信号というデジタル光データ信号である。信号５は、ユーザによって発せられ、任意のレートのローカル基準クロックによって駆動される。信号５は、光−電気信号変換器(不図示)によって光信号から電気信号へ変換され、入力光ファイバを通してデータ回復ユニット１２の透過同期化器に受信される。

データ回復ユニット１２は信号５からデータ・ビットを回復する。データ回復ユニット１２は受信器１４および高性能クロック回復回路１６を含む。受信機１４は、データ回復回路（不図示）を含む。クロック回復回路１６は、位相ロックループ(ＰＬＬ)であり、広範囲のビット・レートにわたるクロック回復の能力を持つ。クロック回復回路１６は信号５からデータのビット到着レートの平均を求め、それによって信号５からデータ・クロック１８を導出する。データ・クロック１８は信号５のビット・レートを反映した単純クロックであって、ギャップ付与はされてない。そのようなクロック回復回路の１例が、Nortel Network Corporationに譲受された米国特許出願第09/218053号(１９９８年１２月２２日出願、発明者：Habel他、発明の名称："Apparatus and Method for Versatile Digital Communication")に開示されている。

データ・クロック１８およびデータ・ビット２０ａ(すなわち"データ")は、同じビット間隔を持ち、データ回復ユニットから出力される。データ２０ａは、より低いレートの信号処理のため複数の並列トラックに多重分離されることもできる。図２において、データ２０ａは複数の段階に多重分離される。多重分離は、先ず８という因数で、次に１２という因数で実施され、従ってデータ２０ｂの９６個の並列トラックが作成される。データ・クロック１８のビット間隔は、複数段階においてこれに対応して増加される。

データ・クロック１８およびデータ２０ｂの両方が同期化器回路に渡される。図２において、同期化器回路２２は、書き込み可能なゲート・アレイ(ＦＰＧＡ：Field Programmable Gate Array)回路である。該回路において、データ・ビット２０ｂは、例えば、ＳＴＳ−１信号のＳＯＮＥＴ ＳＰＥフレームのような同期規格に適したフォーマットにマッピングされる。マッピング機能は、ＳＯＮＥＴ規格に同期する単純クロックであるビット・レートｆ_２の内部ローカルＳＯＮＥＴクロック２４を使用して同期される。

１つの実施形態において、データ・ビット２０ｂは、マッピング・ユニット２６によって、均等に散在する固定型スタッフ・ビットおよび適応型スタッフ・ビットを用いて、マッピング・アルゴリズムに従って、ＳＯＮＥＴフレームへマップされる。フレームは、伝送オーバーヘッド(ＴＯＨ)および同期ペイロード・エンベロープ(ＳＰＥ)という２つの領域を持つ。ＴＯＨは、更に、セクション・オーバーヘッド(ＳＯＨ)および回線オーバーヘッド(ＬＯＨ)から構成される。ＳＰＥは、更に、ＳＴＳパス・オーバーヘッド(ＰＯＨ)およびペイロードという２つの部分に分けられる。データ・ビット２０ｂはペイロードで搬送される。オーバーヘッド情報は、多重化処理を容易にし、ＯＡＭ＆Ｐ機能を有する。

マッピング・ユニット２６は、フレームを均等サイズのブロックに分割する。例えば、１つのＳＴＳ−１９２ ＳＰＥは、１１３８個のそのようなブロックを収納することができる。マッピング・ユニット２６は、また、ブロックの各々について固定型スタッフ・ビットの数を求める。各ブロックは、データ・ビット、固定的スタッフ・ビットおよび適応型スタッフ・ビットを含む。例えば、各ブロックは、データのための１０２３ビットを持つデータ・フィールド、１６ビットを持つ制御フィールド、およびその他の使用のための１７ビットを持つ予備フィールドから構成される。１ブロックに挿入されるべき適応型スタッフ・ビットの数は、以下に詳細が記述されるように、スタッフ識別子βに基づいて求められる。

βに基づいて、マッピング・ユニット２６は、有効位置および無効位置を定義する。有効位置はデータ・ビットに関する位置であり、無効位置は、現在時ブロックのデータ・ビットがマップされる時に累積される位相情報に基づいた次のブロックのためのスタッフ・ビットに関する位置である。更に、マッピング・ユニット２６は、実際のマッピングの時にオーバーヘッド・ビットを均等に分散させ、マッピングの後、フレームがＳＯＮＥＴ機器によって認識されることができるように、ＳＯＮＥＴ規格に従って備わる適切なタイムスロットにそれらオーバーヘッド・ビットを再編成する。マッピング機能の１例が、本発明に同時係属のヨーロッパ特許出願第EP1067722号(２００１年１月１０日公開、発明者：Roberts 他、発明の名称："Mapping Arbitrary Signals Into SONET")に記述されている。

スタッフ・ビットの代わりに、スタッフ・ワードを使用することもできる。例えば、ｎ＊８ビットというワードのサイズを使用することによってＣＭＯＳにおける高レート・マッピングが実現される。

ＳＯＮＥＴフレームにマッピングされたＳＯＮＥＴ信号データは、同期レートｆ_２であり、１つまたは複数の段階によって他のＳＯＮＥＴ信号と共により高いレートのデータストリームに多重化され、多重化されたデータストリームが、適当な帯域管理機構２８に入力され、電気信号から光学信号に変換後、ＳＯＮＥＴネットワークへ経路指定される。

図３を参照すれば、同期化器回路２２の詳細が示されている。同期化器回路２２は、例えば、プログラム可能なゲート・アレイ(ＦＰＧＡ)、プログラム可能ＡＳＩＣなどのようなデジタル回路であり、フレーム器／ギャップ器ユニット３０、バッファ・ユニット３２およびマッピング・ユニット２６を含む。

データ・ビット２０ｂおよびデータ・クロック１８が同期化器ＦＰＧＡに渡される。図３の例においては、データ・クロック１８のレートｆ_１は１００Ｍｂ／ｓであり、データ・ビットは９６個のトラックという帯域幅を持っている。より低いレートでの処理のため、データ・ビット２０ｃは１９２個の並列トラックに更に多重分離され、それに対応してデータ・クロックのビット間隔は５０Ｍｂｓに増加される。適切なビット間隔のデータ・クロック１８およびデータ・ビット２０ｃがフレーム器／ギャップ器ユニット３０に入力される。

フレーム器／ギャップ器ユニット３０は、フレーム形成、エラー検査／算定、符号変換、パリティ補正およびその他の性能監視機能を提供する。更なる機能がフレーム器／ギャップ器ユニットによって実行されるが、それらは特定のサービス・タイプに依存する。

フレーム器／ギャップ器ユニット３０は、また、トリビュタリ制御システムＴＣＳ(不図示)を備えることもできる。これは、マイクロプロセッサであって、受信ユニット１２からオンラインでクロック・レート情報を受け取り、データ・レートを調べ、そのデータ・レートに対して適切なギャップ器ユニットの論理構成を選択し、それに応じてギャップ器ユニットを構成する。ＴＣＳは、クライアント・データおよびクロック・レートに固有の回路を含む。

フレーム器／ギャップ器ユニットは、単にクロックを受け渡すかあるいはクロックを分割するだけの動作をするように最小の機能性を備える構成にすることもできる。

フレーム器／ギャップ器ユニット３０の範囲内で、マルチビット周波数の値すなわち"マルチビット値"がデータ・クロック１８に関連して求められる。マルチビット・クロック回路(不図示)を使用して、マルチビット値がデータ・クロック１８のサイクルごとに生成されるので、データ・クロック１８に関連して、レートｆ_１のマルチビット値のデータ・マルチビット・クロック３４が作成される。マルチビット値は、データ・クロック１８のワード・サイズ、すなわち、２^ｎに基づいている(ここで、ｎはデータ・クロック１８のビット・サイズである)。例えば、１６ビットのデータ・クロックは、２^１６すなわち６５５３６という一定のマルチビット・クロック・ワード値を持つ。この値は、１６ビットのクロックに関する最大マルチビット値を表す。同様に、３２ビットのクロックに関する最大マルチビット値は２^３２すなわち４２９４９６７２９５である。

フレーム器／ギャップ器ユニット３０は、また、マッピング効率を向上させるため、ＳＰＥフレームにマッピングすることが望ましくないオーバーヘッド・ビット(例えばＳＯＮＥＴ回線／セクション・オーバーヘッド・ビット)の削除すなわち"ギャップ付与"を提供することもできる。本実施形態において、オーバーヘッドが削除される場合、削除されるビットの数に基づいてマルチビット値が変更される。例えば、ＳＯＮＥＴ回線／セクション・オーバーヘッド・ビットが削除(ギャップ付与)される場合、それは９０のうちの３ビット(３/９０ビット)の削除を表す。これはすなわち９０のうちの８７ビット(８７/９０ビット)の保持を表す。この分数が２^ｎ値に適用される。この例では、２^１６すなわち６５５３６に８７/９０が適用されて、６３３５１.４６６６６７という値が生成される。この値は、端数を丸められ最も近い整数にされ、データ・クロック１８の特定サイクルに関する６３３５１というマルチビット値が生成される。次に、端数（小数）マルチビット値と整数値との間の差(この例では０.４６６６６７)として誤差が計算され、この誤差値が次のデータ・クロック・サイクルのマルチビット値の計算のため保存される。次のマルチビット値を作成するために最も近い整数に丸められる前に、この誤差が端数マルチビット値に加算される(本例では、３３５１.４６６６６７＋０.４６６６６７＝６３３５１.９３３３２であり、この結果、次のデータ・クロックのため６３３５２というマルチビット値が生成される)。これは、丸めのための誤差累積がないことを保証するために必要とされる。

このようにして、マルチビット値は、最大マルチビット・クロック値および関連した単純データ・クロックという観点からギャップ付与の端数をも表す。マルチビット・クロック値は、瞬間的な位相ステップであり、その関連する単純データ・クロックを介してのみ周波数を搬送する。マルチビット・クロック値は、その単純クロックに関連するギャップ付与情報を示すことによって周波数を伝達する。例えば、マルチビット値が限度いっぱいのマルチビット値であれば、これはギャップ付与がないことを示す。この場合、マルチビット・クロックの周波数はその関連する単純クロックの周波数である。マルチビット値が最大値のなにがしかの分数値であれば、マルチビット・クロックによって表される周波数は、その端数によってスケーリングされた単純クロック周波数である。

マルチビット値は整数の形式で伝送され、サイクルごとに伝達することも、あるいは、より多くの処理時間を確保するため、例えば４サイクルごとまたは８サイクルごとのようにより少ない頻度で伝達することもできる。伝達されるマルチビット値のストリームはデータ・マルチビット・クロック３４を形成する。

値の小数部分、すなわち、この例では、０.４６６６６７は、保存されて、端数の丸め込みによる誤差を補正するため使用される。マルチビット・クロック３４における特定のマルチビット値が、整数を取得するため切り上げまたは切り捨てがあったか否かに従って、小数部を補償するように周期的に１整数値増減される。例えば、マルチビット・クロック３４は、特定の時間間隔で次のようなマルチビット値ストリームを伝達する：
63351 63352 63351 63351 63351 63352 63351 63351 63351 63352
フレーム器／ギャップ器ユニット３０からのデータ・ビット２０ｃは書き込みクロック１８ｗに関連してバッファ・ユニット３２(例えばＦＩＦＯ緩衝型記憶機構)に書き込まれる。書き込みクロック１８ｗはバッファへのデータの入力のクロック（clock）のために使用される。書き込みクロックは非同期信号のデータ・クロック１８から導出される。

すべてのデータがＦＩＦＯ３２に書き込まれない場合、書き込みクロック１８ｗは適切にギャップ付与される(すなわち、適切なバイト位置のデータが緩衝型記憶機構に書き込まれない)。

データが空でなければ、ＳＯＮＥＴクロック２４によって駆動される読み取りクロックであるマッピング・クロック２４ｍの制御の下、データはＦＩＦＯ３２からマッピング・ユニット２６へ読み取られる(２０ｄ)。ＳＯＮＥＴクロック２４は、マッピング・ユニットのマッピング・アルゴリズムによる決定に従って、適切な瞬間にギャップ付与される。このようにして、データ・ビット２０ｄはマッピング周波数と同期する。データの脱落をもたらすバッファ不足すなわちオーバーフローを回避するようにバッファの充填を約半分に維持するため、マッピング・クロック２４ｍが参照される。

マッピング・ユニット２６において、データ・ビット２０ｄは、ＳＯＮＥＴクロック２４から導出されたマッピング・クロック２４ｍの制御の下、ＦＩＦＯ３２から読み出され、均等に散在する固定型スタッフ・ビットおよび適応型スタッフ・ビットを含むブロックの形態でそれぞれのＳＯＮＥＴ ＳＰＥフレームにマッピングされる。ビット・レート効率を高めるため大きいブロックを使用することもできる。更に、ＳＴＳ−３ｎＣフレームにおけるｎの大きさに比例したサイズのスタッフ・ワードを選択することもできる。

ＳＯＮＥＴクロック２４から導出されるブロック・クロック２４ｂもまた適切にギャップ付与され、ＳＯＮＥＴオーバーヘッドのＴＯＨビット、ＰＯＨビットおよび固定型スタッフ・ビットのための余地を維持する。ブロック・クロック２４ｂは、マッピング・ユニット２６から出力されるデータ・ビット、固定型ビットおよび適応型スタッフ・ビットをクロックする。マッピング・クロック２４ｍは、ブロック・クロック２４ｂと同じレートを持っているが、βの制御の下、更にギャップ付与される。

値βは、固定ブロックにおいて使用されるデータ・ワード(すなわち有効データ)の数を表す。これらのデータ・ワードはブロックにわたって均等に分散される。βは従来のスタッフ・ビット識別子と類似である。βは、０とブロックの最大ワード・サイズとの間の値を取る。１ブロックにおける残りの利用可能ワードがスタッフ・ワードである。βはブロックに追加され、次のブロックにおけるマッピングに使用される。β生成の詳細を以下に記述する。

マッピング・ユニット２６は、ＳＯＮＥＴクロック２４のサイクル毎にマルチビット値に基づいてＳＯＮＥＴマルチビット・クロック３６を生成する。マルチビット値は、ＳＯＮＥＴクロック２４のビット・レートを表す。ＳＯＮＥＴマルチビット・クロックのビット・レートは、ＳＯＮＥＴクロック・レート２４に基づいたｆ_２である。データ・マルチビット値と同じように、ＳＯＮＥＴマルチビット値は、最大マルチビット・クロックに対する(非ギャップ付与)データ・ビットを読み出すために使用されるＳＯＮＥＴクロックの分数値を表す。１６ビット・クロックの場合、最大マルチビット値はやはり６５５３６である。

非同期データ信号を位置揃えし適切なＳＯＮＥＴフレームにマッピングする際にマッピング・ユニット２６によって使用されるβ値を制御ループ・ユニット３８が生成する。β値はブロック毎に含まれる。制御ループ・ユニット３８は更に周波数値Ｆを生成する。周波数値Ｆは、非同期データ信号のビット・レートｆ_１とＳＯＮＥＴ信号のビット・レートｆ_２との間の関係を表す。周波数値Ｆは高分解能のためマルチビット・ワードの分数として表される。

具体的には、本実施形態において、制御ループ・ユニットは、後述のように、位相ロックループ(ＰＬＬ)と同義であり、デジタルＰＬＬ３８と呼ばれる。デジタルＰＬＬ３８は、特定のサンプリング間隔、すなわち、この場合には、位相サンプリング間隔におけるレートｆ_１の非同期信号の周波数を表すＦを計算する。このサンプリング間隔は、ＳＯＮＥＴクロック・レートｆ_２の指定された倍数であり、ＳＯＮＥＴクロック・レートｆ_２に対するデータ・クロック・レートｆ_１を表す分数(マルチビット・ワードとして表される)である。換言すれば、デジタルＰＬＬ３８は、ブロック相対周波数としてＦを計算する。Ｆは、非整数値であり、同期化器における非ギャップ付与ＳＯＮＥＴクロック２４に対して相対的な、ブロック毎のワード単位のデータ信号の(任意の正確さで)正確な周波数を表す。Ｆは、分数周波数情報の識別子で、回路内部の従来のスタッフ識別子より高い分解能を持つ。

値βは、値(Ｆ ＋ 最後の残余の小数部)から切り捨てされた整数出力である。この値の小数部分は次の残余の小数部となる。

Ｆおよびβの値がワードの各ブロックと共に伝送される。同期化器および同期解除器が同期ネットワークにおけるネットワーク・エレメントのポートであるので、各ブロックと共に伝送された値Ｆに基づいて、ビット・レートｆ_１のデータ・ブロック１８は、遠端部において同期解除器によって回復されることができる(詳細は後述)。従来は、この周波数は、同期解除器において再構築された。

図４はデジタルＰＬＬ３８の詳細を示す。フレーム器／ギャップ器ユニット３０からの１６ビット・データのマルチビット・クロック３４は、デジタル加算回路４０のような周波数−位相変換器に入力され、３２ビット精度に連続的に加算される。和は周期的にサンプリングされる。例えば、デジタル加算器４０はマルチビット値を加算し、１０または１００サイクルごとにサンプリングする。加算された出力は位相情報を与える。出力はデジタル減算器のような位相比較器４２に入力される。

ＳＯＮＥＴマルチビット・クロック３６は、マッピング・ユニット２６において生成され、(関連する単純クロックを用いて)ＳＯＮＥＴクロック２４をギャップ付与するため、以前に伝送されたブロックのＦ値を使用して形成される。前述のように、伝送オーバーヘッド、パス・オーバーヘッドおよびブロック・オーバーヘッドは既にギャップ付与されている。好ましくは、データに関して利用可能でないすべてのオーバーヘッドはギャップ付与される。

ｆ−ギャップ付与回路４４において、ＳＯＮＥＴマルチビット・クロック値は伝送されたギャップ数の平均量だけ更に減少される(すなわち、到来データに関して使用されてないデータ・ワード(例えばスタッフ・バイト)に関連したギャップが削除される)。ｆ値はギャップ付与機能を通して付与される周波数である点で、ｆ−ギャップ付与ユニット４４は電圧制御型発振器に類似している。これは、ＶＣＯの周波数を制御する電圧に類似する。所与のクロック・サイクルにおけるオーバーヘッドのために利用できないデータ・ビットの割合を考慮して、残りの利用可能データ・ビットは、データに関して使用されるバイトの割合だけ削減される。その結果の割合が対応するＳＯＮＥＴマルチビット値に適用される。

例えば、所与のブロックにおいて、１ブロックの中のバイトの１０％がデータに関して利用可能ではない、すなわち、オーバーヘッドのスタッフ・ワードであるとすれば、バイトの９０％は利用可能である。この９０％の半分がデータのため利用可能である。従って、９０％ ｘ ５０％ ＝ ブロックの４５％が非データであり、従って、スタッフ・バイトを詰められる。４５％の割合がｆ−ギャップ付与およびオーバーヘッド・ギャップ付与を反映するマルチビット値を生成するため対応するマルチビット値に適用され。例えば、４５％ ｘ ６５５３６ ＝ ２９４９１.２が生成される。同期化器ＰＬＬがｆの小数部分に伴う誤差を補償する処理を実行するので、ｆの小数部分は蓄積されない。従って、０.２をフィードバック・ループに送り通す必要はない。

後続のｆ−ギャップ付与ユニット４４に計算された割合によって削減されたＳＯＮＥＴマルチビット・クロック３６からのマルチビット値は、デジタル加算器のような周波数−位相変換器４６において連続的に加算および積分され、位相情報を生成する。

デジタル減算器が、データ・マルチビット・クロック３４ｐおよびＳＯＮＥＴマルチビット・クロック３６ｐから入力された位相情報を受け取り、複数の位相を関係づける。ＳＯＮＥＴマルチビット位相値がデータ・マルチビット値から減算され、その差が誤差信号εとされる。データ・マルチビット・クロック３４ｐとＳＯＮＥＴマルチビット・クロック３４との間の位相の差(すなわち位相不均衡)を決定する場合、デジタル減算器は位相比較器として動作する。この点に関して、従来は、ＦＩＦＯがその役割を果たしてきた。

ＦＩＦＯ３２からの一定のオフセット基準値Ｒもまたデータ・マルチビット位相値から差し引かれるようにデジタル減算器４２に入力される。このようにして、バッファの充填度が半分に維持される。

位相比較器４２の出力εは、誤差信号の移動平均を維持および出力するローパスフィルタ(ＬＰＦ)に入力される。ＬＰＦは、誤差信号の急激な変化(その遮断周波数を超える周波数で発生する変化)を円滑化させて、制御ループが正しく、安定した値に収束することを可能にする。好ましくは、ＬＰＦ４８は、例えば約２００Ｈｚという全ループ帯域幅を維持するように選択される。次に、ＬＰＦからの出力Ｆが、後続のＳＯＮＥＴマルチビット値のｆ−ギャップ付与における使用のためｆ−ギャップ付与ユニット４４に返される。

ｆ−ギャップ付与ユニット４４、位相変換器４６に対するＳＯＮＥＴマルチビット・クロック周波数、および位相比較器４２、およびＬＰＦ４８の組み合わせが、データ・マルチビット・クロック３４に関するＰＬＬとして集合的に動作することを可能にする。

値ｆが１つのブロックに関するブロック・オーバーヘッドに加えられ、次のブロックと共に伝送される。ｆはあらゆるブロックと共に伝送される。ｆは、マッピング・ユニットにおいてブロック・オーバーヘッド(すなわち制御フィールドの一部分)に加えられる。

例えば、１６ビットのクロック、最大１０２４ワードというブロックのサイズ、および２００００というｆの値を仮定すれば、βは次のように計算される。

F_n=(ｆ/2¹⁶)*(ブロックあたりの最大ワード数)=(20000/65536)*1024=312.5
β_ｎ=(F_n+ρ_n-1)の整数部分
ρ_ｎ=(F_n+ρ_n-1)の小数部分
ただし、ｎは特定のブロックの特定の時間を表す。

βは、整数の形式で次のブロックのブロック・オーバーヘッドに加えられる。小数部分ρは、次のブロックのオーバーヘッドに含められるべくβの次の計算のため保存される。

ブロック・オーバーヘッドは、Ｆおよびβに関連したブロック・オーバーヘッドが受信時の信頼性が高くなるように伝送されることを保証する手段を提供するため、好ましくは、符号化された前方誤差訂正(ＦＥＣ：Forward Error Correction)である。

Ｆおよびβに関する値が伝送されるブロックごとにブロック・オーバーヘッドに含められるが、代替的に、Ｆ−βおよびβという形式で各ブロックに含めることもできる。そのようにして、ある程度のデータ圧縮が達成される。代替的に、Σ(Ｆ−β)およびβを伝送することもできる。これもある程度のデータ圧縮をもたらすが、更に、ＦというよりもΣＦの伝送によって、いかなる壊れたΣＦの値も長期の位相エラーを回避し、位相の遷移を発生させるにすぎない。

位相比較器４２から出力される正確なＦ値の生成を保証するため、更なる高分解能位相補正を提供することも可能である。

データ・マルチビット・クロック３４およびＳＯＮＥＴマルチビット・クロック３６はそれぞれ対応する単純クロックによってタイミングを取られる。対応する単純クロックは、相互に調和的関係になく、一般に非同期である。

データ・マルチビット・クロック３４がデジタル加算器４０によってデジタル形式で積分される瞬間は、ＳＯＮＥＴクロック３４に関するタイミングの瞬間に一般的に対応していない。結果として生じる時間差は、不完全なサンプリングをもたらし、待機ジッターを発生させる。

更に図４を参照して具体的に述べれば、データ・マルチビット・クロック３４ｐの位相は、デジタル加算器４０によって受け取られたマルチビット値の和の積分によって求められる。それは、データの単純クロック１８に同期する連続的関数である。図５ａにおいて時間の関数として示されているように、この関数は実際の位相と時間との間の一定の線形関係を生み出す。しかしながら、データ位相情報が例えば１００サイクルごとのように固定的間隔で周期的に更新されるにすぎないので(すなわち加算されたデータ・マルチビット値の積分が周期的に実行されるので)、時間の関数としての推定された位相は、図５ａに示されているように、階段状の関係を生成する。

図４を参照すれば、位相検出は、データ・マルチビット値およびＳＯＮＥＴマルチビット値から導出された位相情報を使用してデジタル減算器４２によって実行される。ＳＯＮＥＴマルチビット・クロック３６および位相比較器４２はＳＯＮＥＴ単純クロック２４と同期しながら動作するが、ＳＯＮＥＴ単純クロック２４はデータ単純クロック１８とは一般的に非同期である。結果として、クロック位相の位相比較は非同期に実行される。図５ｂに関連して記述したように、ＳＯＮＥＴクロック・サンプリング間隔とデータ位相情報が更新される間隔との間に可変量の時間遅延が存在し、結果として、データ・マルチビット・クロック３４ｐの位相の過小推定が発生する。遅延時間差は待機ジッターを表す。遅延時間は位相比較器４２における種々の位相サンプリングに対して変化するので、平均計算やフィルタリングを実行することはできない。

ＳＯＮＥＴマルチビット・クロックの最後の更新と位相比較器／デジタル減算器において位相差が推定される時間との間の経過時間のリアルタイム測定値を取得することによって、ジッターを補正することができる。図４を参照すれば、精密位相検出器５０が、データ・マルチビット・クロック３４とＳＯＮＥＴマルチビット・クロック３６との間のサンプリング間隔の差のリアルタイム測定値(ΔＴ)を使用して、後述のような位相誤差補正を計算する。リアルタイム測定機能(ΔＴ)はＡＳＩＣサブ回路、一連のコンデンサ、外部コンポーネントなどによって実施することができる。ΔＴはデータ・マルチビット・クロック３４およびＳＯＮＥＴマルチビット・クロック３６から周波数入力を受け取って、実際の経過時間を測定する。時間経過は適切な分解能、例えば、０.１ナノ秒分解能で測定される。

図５ｃを参照すれば、データ・マルチビット・クロック積分の瞬間における位相ステップはデータ・マルチビット・クロック値Ｆである。リアルタイム測定値は時間経過ｘである。次のようにデータ・マルチビット・クロック値Ｆの大きさをスケーリングすることによって、検出される位相誤差測定値ｙを求めることができる。

ｘ/(積分間隔)＝y/Ｆ
または代替的に、y=F*[x/(積分間隔)}
ただし、Ｆは実際のマルチビット・クロック値であり、ｆは、Ｆのローカルで不完全な推定値である。

ｙ(サンプリング間隔に関する位相誤差)が求められると、この値が位相検波器／デジタル加算器に入力され、サンプリング間隔に関する積分された位相値に加えられ、その結果、次のように実際のデータ位相値が導出される：
(実際のデータ位相) ＝ (積分された位相値) ＋ Ｆ*[ｘ/(積分間隔)]
このようにして、待機ジッターは、位相検出およびマルチビット・クロックの任意の分解能の範囲内で除去することができる。

図６は、透過的な同期解除器の概要を示すブロック図である。本発明の理解を容易にするため、一つの同期解除器が図示されている。光−電気バックプレーン・インタフェース６２は、ＡＳＩＣ電気インタフェース／クロスコネクトである。適切に多重化された信号を含む高レートのＳＯＮＥＴ信号６４がＳＯＮＥＴネットワークから受け取られ、該バックプレーンにおいて光信号から電気信号へ変換される。複数の(例えば５つの)並列データ・トラック６４ａがバックプレーンから出力され、透過的な同期解除器６０に入力される。

ＳＯＮＥＴ信号６４ａは、例えば、８０個の並列データ・トラックに多重分離され、本例ではＦＰＧＡである同期解除器回路６８に入力される。更なる詳細は後述されるが、同期解除器は、オリジナルのデータ・ビットの抽出およびオリジナル・データ・クロック１８のクロック回復のため、各ブロックと共に送られたＦおよびβを使用して本実施形態における逆マッピング機能を実行して、固定型スタッフ・ビットおよび適応型スタッフ・ビットを吸収する。ＳＰＥにおけるＳＯＮＥＴオーバーヘッドおよびスタッフ・ビットが除去される。同期解除器６０は、ＳＯＮＥＴネットワークに対して同期のクロックであるクロック６６に同期している。

オリジナルのフォーマットおよびデータ・レートｆ_１で再生されたデータ信号５は、送信器によって受け取られ、電気信号から光信号形式へ変換され、関連ネットワークまたはローカル・ユーザへ光形式で送信される。

ＳＰＥフレームのペイロードから受け取られたデータは、固定型および適応型スタッフ・ビットと共にデータ・ビットを含み、マッピング器へ渡される。

図７には、同期解除器ＦＰＧＡ６８の更なる詳細が示されている。８０個の並列パスに多重化されたＳＯＮＥＴ信号６４ａおよびローカルＳＯＮＥＴクロック６６がポインタ・プロセッサ／ギャップ付与器ユニット７０に入力される。ポインタ・プロセッサ／ギャップ付与器ユニット７０は、ポインタ生成機能を含む。ポインタは、位相調整到来ペイロードによって(伝送信号ワンダーおよびジッターを含む)周波数および位相の変動を補償するためＳＰＥが開始するバイトを指し示すオフセット値である。このユニットにおいて、ポインタ調整のためギャップは付与あるいは削除される。

ポインタ・プロセッサ／ギャップ付与ユニット７０はオーバーヘッドギャップ付与機能を実行して、本例ではＦＩＦＯ、緩衝型記憶機構であるバッファ・ユニット７２へのセクション、回線およびブロック・オーバーヘッドの書き込みを回避し、一方、ＳＰＥペイロードから抽出されたデータのバッファへの書き込みを可能にする。ＳＯＮＥＴクロック６６は、ブロック・クロック(不図示)を形成するようにギャップ付与される。ブロック・クロックは、ＴＯＨ、ＰＯＨおよび残りのフィールドを処理してＴＯＨおよび固定型スタッフ・ビットを排除するため、フレームに均等に分散されたギャップを持つ。

ブロックに関連したβを使用して、マッピング・クロック(不図示)を生成するためブロック・クロックは更にギャップ付与される。該マッピング・クロックは、ギャップを削除して、オリジナル信号のデータ・ビットだけがポインタ・プロセッサ/ギャップ付与ユニットから同期されるようにはたらく。

ポインタ処理、ＳＰＥオーバーヘッドおよびブロック・オーバーヘッドに関連するギャップ付与の度合いが、ポインタ・プロセッサ／ギャップ付与ユニット７０において生成されるマルチビット・クロック７４の形成に適用される。要約すれば、マルチビット値は、ローカルＳＯＮＥＴクロックの１サイクルにおける最大マルチビット・クロック値に対する非ギャップ付与データ・ビットの分数であって、最も近い整数に丸められた値を表す。複数サイクルにわたるマルチビット値がマルチビット・クロックを形成する。このマルチビット・クロック７４はＳＯＮＥＴクロックのビット・レートｆ_２によって駆動される。

次に、マルチビット・クロックを形成するマルチビット値が同期解除器ＰＬＬ７６に入力される。詳細は後述されるが、同期解除器ＰＬＬ７６において、位相誤差が検出および補正され、オリジナル・クロックのクロック回復が実行される。次に、回復されたオリジナルのデータ・クロックを使用して、ユーザ固有のハードウェアにおける使用のためオリジナル信号の再構築が行われる。

ポインタ・プロセッサ／ギャップ付与器ユニットからのデータ・ビット６４ｂはマッピング・クロックを使用してＦＩＦＯ７２に書き込まれる。ＦＩＦＯ７２は、同期解除器／フレーム形成器／ギャップ付与器ユニット８０のクロック回復回路７８によって出力されるデータ・クロック１８の制御装置の下、空にされる。データ・クロック１８は、各ブロックと共に送信されたＦ値に基づいて再構築され、オリジナルのデータ・クロック１８ｄと実質的に同じビット・レートｆ_１である。Ｆ値から再構築される周波数にはなんらかの変動があるので、回復された周波数はデータのオリジナル周波数と正確に同じではない(オリジナルのデータでは、同期化器におけるマッピングの前にオーバーヘッドが削除されている)。

ＦＩＦＯの幅は、好ましくは、スタッフ・ワードのサイズに合うように選択される。そのように選択することによって、過度の待機ジッターを引き起こすことなく非常に大きいＦＩＦＯ幅を使用することが可能となる。このような幅の例は、ＳＴＳ−３エンベロープの場合２４ビットで、ＳＴＳ−７６８エンベロープの場合６１４４ビットである。

同期解除器／ギャップ付与器／フレーム形成器ユニット７０は、また、同期化器において以前に削除されたオリジナルのデータ・フォーマットからオーバーヘッドを再生し、再生されたオーバーヘッドにギャップ付与する。同期解除器／ギャップ付与器／フレーム形成器ユニット７０は、更に、フレーム作成／パリティ検査機能を実行し、データ・クロックを使用してＦＩＦＯからのデータ読み取りの同期を取る。その結果のデータは、読み取りクロックより高いレート・クロックに関連して出力される。

データ・クロック１８ｄと関連して、同期解除器／ギャップ付与器／フレーム形成器ユニット８０によってデータ・マルチビット・クロック８２も生成される。このデータ・マルチビット・クロック８２もまた、再構築されたデータ・クロックの１サイクルにおける最大マルチビット・クロック値に対する非ギャップ付与データ・ビットの小数値を表すマルチビット値に基づいており、最も近い整数に丸められる。複数サイクルにわたるマルチビット値がマルチビット・クロックを形成する。このマルチビット・クロックはデータ・クロック・レート１８ｄによって駆動される。

図８には、同期解除器ＰＬＬ７６の更なる詳細が示されている。ブロック・レートでのＦ値が受け取られ、周波数／位相変換器８４において位相に変換される。変換器は、Ｆ値を合計しその値を周期的に積分して３２ビット位相情報を作成するデジタル加算器である。位相情報は位相比較器８６に入力される。

受け取ったブロックの各々のＦ値を使用してローカルＳＯＮＥＴクロック６６にギャップ付与することによってＳＯＮＥＴマルチビット・クロック７４が形成される。このマルチビット・クロックは周波数／位相変換器８４において位相に変換される。変換器は、マルチビット値を合計してその値を周期的に積分して３２ビット位相情報を生成するデジタル加算器である。位相情報は位相比較器８６に入力される。

位相比較器８６は、同期化器における位相比較器と同等のデジタル減算器である。位相比較器８６は、データ・マルチビット・クロック８２およびＳＯＮＥＴマルチビット・クロック７４の間のＦ値の位相を比較して、マルチビット・クロックの間の差を表す誤差信号εを出力する。

位相比較器８６からの出力すなわち誤差信号は安定的レベルへ平均化される。この出力は、低域フィルタ(ＬＰＦ)９０に入力され、引き続いて、デジタルーアナログ変換器９２に渡される。このようにして、デジタル・ワードがアナログ電圧レベルに変換される。

ＬＰＦ９０は、１次ＬＰＦで、ＶＣＯ利得定数選択に関連した所望の閉ループ帯域幅のＰＬＬを生成するように選択される。デジタル−アナログ変換器９２は、位相比較器８６からのデジタル出力をアナログ信号へ変換して、アナログＶＣＯ９４へ出力する。ＶＣＯ９４は、出力周波数を変更することによって入力電圧に応応答する。"実際の"ＰＬＬは、位相比較器８６と共にＬＰＦ９０およびＶＣ０９４で形成される。

ＶＣＯ９４は、物理的発振器として、位相ノイズを発生する。位相ノイズの量はＰＬＬ９０によって追跡されず、従って、ＰＬＬ９０の出力においてジッターとみなされるが、その量は、ＶＣＯ９４の周囲のＰＬＬの閉ループ帯域幅によって決定される。しかしながら、帯域幅が可能な限り広い場合、位相は追跡可能であり、従って、ジッターは発生しない。この場合、すべての位相遷移がループより前にフィルタされていて、待機ジッターが任意の精度まで除去されているので、書き込みクロックにおけるギャップを円滑化するためＰＬＬ９４は使用されない。ＦＩＦＯ７２の充填から独立した位相決定を取り入れることによって、ＶＣＯ９４は広い帯域幅ループでロックされるので、すべての位相外ノイズを実質的に追跡することが可能であり、非追跡ワンダーを吸収するために従来に必要とされた大きな緩衝型記憶域に起因する遅延を回避することが可能である。

ＰＬＬ帯域幅は、好ましくは、１ＭＨｚのオーダーである。これによって、低コストの、広い領域の発振器の使用が可能とされる。広い帯域幅は、このような発振器からのより大きい位相ノイズを抑制するのに役立つ。

ＶＣＯ９４からの出力はアナログ−デジタル変換器９６で変換され、次いで、オーバーヘッドに関するギャップ付与が行われる。同期化器においてオーバーヘッドがデータ信号から削除されていない場合には、ギャップ付与は行われない。

再構築されたデータ・クロック１８ｄに関連して、データ・マルチビット・クロック８２が、再生されたデータ・クロックに関して、ＶＣＯ９４から形成される。マルチビット・クロックは周波数−位相変換器８８に入力される。この変換器もまた、受け取ったマルチビット値を連続的に合計して、その値を周期的に積分することによって位相情報を生成するデジタル加算器である。回復したデータ・クロック１８ｄに関するＶＣＯ９４からの位相情報が、受け取ったブロックのＦ値に基づく位相情報から差し引かれるべきローカルのＳＯＮＥＴマルチビット・クロックと共に、位相比較器８６に入力される。

マルチビット・クロック値の再構築に基づく位相比較器と位相推定器との間の時間差に起因する不完全な位相サンプリング間隔が引き起こすジッターは、精密位相外挿法によって任意の精度で削除することができる。同期化器デジタルＰＬＬと同様に、同期解除器ＰＬＬも同期化器に備わるものと同様な精密位相検出器９８を備える。

一定の基準値１００が、位相比較器８６に入力され、Ｆ値に加えられ、その結果、バッファにおける位相が中央に維持される。

このようにして、任意のレートの連続的クロックを持つ受信したデジタル光信号の大部分は、例えばＳＯＮＥＴ ＳＴＳ−３ｎＣエンベロープのような同期エンベロープにマップされることができる。このアーキテクチャにおいては、待機ジッターおよびワンダーは任意の精度まで削減される。

このアーキテクチャは、例えば４０ギガビットのような高いデータ・レートに拡張可能な透過システムに貢献する。同期化器において、このアーキテクチャは、システムのローカル・クロックとデータ信号自体のクロックの両方を参照する任意の精度のデータ信号周波数表現を可能にし、増加したビット・レートに比例して増大するスタッフ・ワードの使用を可能にする。バッファの充填度合いはスタッフ・ワード算出を駆動しない。むしろ、位相値は、同期化器デジタルＰＬＬにおいて、独立して求められ、独立して円滑化され、補正およびフィルタリングされる。同様に、同期解除器においても、本アーキテクチャによれば、ノイズおよび位相転移の円滑化およびフィルタリングがＶＣＯへの入力の前に完了しているので、位相値はバッファ充填度から独立して決定されるように出力ＰＬＬを駆動することができる。かくして、バッファ充填を維持しながらも、書き込みおよび読み取りクロックのギャップによるいかなる位相破損も発生しない。同期解除器においては、ＰＬＬは広い帯域幅で動作することができる。

本発明は以上の通り好ましい実施形態を参照して記述されたが、本発明の理念を逸脱することなく、上記特定の実施形態に対する種々の修正、バリエーションおよび適用が可能である点は当業者に明らかであろう。

通信ネットワークのブロック図。 本発明の１つの実施形態に従った透過的同期化器のブロック図。 図２の同期化器の回路を示すブロック図。 図３のデジタル同期化器のＰＬＬを示すブロック図。 本発明の１つの実施形態に従ってデータ信号の位相推定値に上重ねされたデータ信号の実際の位相の時間経過を表すグラフ。 位相推定値がローカル・クロックに同期する固定クロック間隔で取得される場合の図５ａと同じグラフ。 １サンプリング間隔にわたる１つの位相推定の詳細を示すグラフ。 本発明に従った透過的同期解除器のブロック図。 図６の同期解除器の回路を示すブロック図。 図６の同期解除器のＰＬＬを示すブロック図。

Claims (17)

1. 同期通信ネットワーク上の伝送のためにデータ信号を同期させる方法であって、
   前記データ信号のデータ・レート(ｆ_１)と前記同期通信ネットワークの基準周波数(ｆ_２)との間の関係を示すタイミング推定値(Ｆ)を計算するステップと、
   前記タイミング推定値（Ｆ）に従って、前記同期通信ネットワークの同期信号にスタッフ・ビットを挿入しつつ、前記基準周波数（ｆ_２）に従って、該同期信号に、前記データ信号のデータをマッピングするステップと、
   前記同期通信ネットワークを介して、前記タイミング推定値（Ｆ）を通信するステップと、
   を含む、方法。
2. 前記タイミング推定値（Ｆ）は、
   前記データ・レート(ｆ_１)と前記基準周波数(ｆ_２)との間の比、
   前記データ・レート(ｆ_１)と前記基準周波数(ｆ_２)との間の差、および、
   前記データ・レート(ｆ_１)に関連付けられた、回復されたデータ・クロック信号と、前記基準周波数(ｆ_２)に関連付けられた基準クロック信号との間の位相差、
   のいずれか１つまたは複数である、請求項１に記載の方法。
3. 前記データ・レート(ｆ_１)は、前記データ信号のビット・レートに実質的に等しい周波数において生成される順次のマルチビット・ワードを含むデータ・マルチビット・クロック信号によって表され、
   該マルチビット・ワードのそれぞれの値は、前記同期通信ネットワーク上を伝送される前記データ信号のビットの割合を表す、
   請求項１に記載の方法。
4. 前記タイミング推定値(Ｆ)を計算するステップは、さらに、
   前記データ・マルチビット・クロックに基づいて、データ位相値を計算するステップと、
   前記基準周波数(ｆ_２)に基づいて、同期位相値を計算するステップと、
   所定のサンプル・レートで、前記データ位相値および前記同期位相値を比較し、該比較の結果を示す誤差値を生成するステップと、
   前記誤差値の時間平均として、前記タイミング推定値(Ｆ)を計算するステップと、
   を含む、請求項３に記載の方法。
5. 前記データ位相値を計算するステップは、
   前記データ・マルチビット・クロックの連続したワードを所定の数だけ加算するステップを含む、
   請求項４に記載の方法。
6. 前記同期位相値を計算するステップは、
   前記基準周波数(ｆ_２)に実質的に等しい周波数において生成される順次のマルチビット・ワードを含む第２のマルチビット・クロック信号を生成するステップであって、該マルチビット・ワードのそれぞれの値は、前記データ信号のビットを搬送するために使用可能な前記同期信号のビットの割合を表す、ステップと、
   前記第２のマルチビット・クロックの連続したワードを加算するステップと、
   前記加算の結果を積分するステップと、
   を含む、請求項４記載の方法。
7. 前記データ位相値および前記同期位相値を比較するステップは、該データ位相値から該同期位相値を減算するステップを含む、
   請求項４に記載の方法。
8. 前記データ位相値および前記同期位相値を比較するステップは、該データ位相値から基準値Ｒを減算するステップを含む、
   請求項７に記載の方法。
9. 前記所定のサンプル・レートは、前記データ位相値が再計算されるレートに対応する、
   請求項４に記載の方法。
10. 前記タイミング推定値(Ｆ)を通信するステップは、
    該タイミング推定値(Ｆ)が前記同期通信ネットワーク上を伝送されるように、該タイミング推定値を前記同期信号に挿入するステップを含む、
    請求項１に記載の方法。
11. 前記データ信号のデータを前記同期信号にマッピングするステップは、
    前記データ・レート(ｆ_１)を持つデータ・クロックに従って、緩衝型記憶機構に前記データをバッファ記憶するステップと、
    前記基準周波数(ｆ_２)を持つ読み取りクロックに従って、前記緩衝型記憶機構から該データを読み取るステップと、
    該読み取ったデータを、前記同期信号の同期ペイロード・エンベロープ(ＳＰＥ)に挿入するステップと、
    前記タイミング推定値(Ｆ)に従って、前記同期ペイロード・エンベロープに、スタッフ・ビットを挿入するステップと、
    を含む、請求項１に記載の方法。
12. 前記スタッフ・ビットは、前記同期ペイロード・エンベロープのバーチャル・トリビュタリの中で実質的に均等に分散される、
    請求項１１に記載の方法。
13. 同期通信ネットワーク経由で伝送されたデータ信号を同期解除する方法であって、
    前記同期通信ネットワークの同期ペイロード・エンベロープ(ＳＰＥ)を受け取るステップであって、該同期ペイロード・エンベロープは、前記データ信号のデータ・レート（ｆ_１）と前記同期通信ネットワークの基準周波数（ｆ_２）との間の関係を示すタイミング推定値（Ｆ）を含む、ステップと、
    前記タイミング推定値（Ｆ）に従って、前記同期ペイロード・エンベロープからスタッフ・ビットを抽出しつつ、前記基準周波数（ｆ_２）に従って、前記同期ペイロード・エンベロープから前記データ信号のデータを逆マッピングするステップと、
    を含む、方法。
14. 前記タイミング推定値(Ｆ)は、
    前記データ・レート(ｆ_１)と前記基準周波数(ｆ_２)との間の比、
    前記データ・レート(ｆ_１)と前記基準周波数(ｆ_２)との間の差、および、
    前記データ・レート(ｆ_１)に関連付けられた、回復されたデータ・クロック信号と、前記基準周波数(ｆ_２)に関連付けられた基準クロック信号との間の位相差、
    のいずれか１つまたは複数である、請求項１３に記載の方法。
15. 前記同期ペイロード・エンベロープから前記データ信号のデータを逆マッピングするステップは、
    前記同期通信ネットワークの前記基準周波数(ｆ_２)に対応する周波数を有するＲｘローカル・クロックを導出するステップと、
    前記Ｒｘローカル・クロックおよび前記タイミング推定値(Ｆ)に従って、緩衝型記憶機構に、前記データをバッファ記憶するステップと、
    前記Ｒｘローカル・クロックおよび前記タイミング推定値(Ｆ)を使用して、前記データ・レート(ｆ_１)に対応する周波数を持つ回復されたデータ・クロックを導出するステップと、
    前記回復されたデータ・クロックに従って、前記緩衝型記憶機構から前記データを読み取るステップと、
    を含む、請求項１３に記載の方法。
16. 前記緩衝型記憶機構に前記データをバッファ記憶するステップは、
    前記Ｒｘローカル・クロックおよび前記タイミング推定値を使用して、ギャップ付与された書き込みクロックを導出するステップと、
    前記データ信号のデータ・ビットが前記緩衝型記憶機構に書き込まれ、スタッフ・ビットが削除されるように、前記ギャップ付与されたＲｘローカル・クロックを使用して、前記同期ペイロード・エンベロープのビットを前記緩衝型記憶機構に書き込むステップと、
    を含む、請求項１５に記載の方法。
17. 前記回復されたデータ・クロックを導出するステップは、
    前記Ｒｘローカル・クロックを、同期解除器の位相ロックループ(ＰＬＬ)に供給するステップと、
    前記タイミング推定値(Ｆ)を示すマルチビット値を使用して、前記同期解除器の位相ロックループを制御するステップと、
    を含む、請求項１５に記載の方法。

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