WO2006100781A1 - セル分解装置、セル組立装置、およびクロック再生方法 - Google Patents

セル分解装置、セル組立装置、およびクロック再生方法 Download PDF

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WO2006100781A1
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timing information
clock
cell
circuit
transmission timing
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PCT/JP2005/005424
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Teruhiko Senba
Yuichi Namai
Hiroyoshi Sato
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Fujitsu Limited
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    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
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    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
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    • H04L2012/5653—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL]
    • H04L2012/5654—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL] using the AAL1
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    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5664—Support of Video, e.g. MPEG

Definitions

  • the present invention relates to a cell disassembly device, a cell assembly device, and a clock recovery method used when a source signal is multiplexed into a fixed-length cell and transmitted through a network, and in particular, a clock whose source signal is asynchronous to the network.
  • the present invention relates to a cell disassembling device, a cell assembling device, and a clock recovery method that are applied in the case of having.
  • AAL ATM Adaptation Layer
  • RTS Residual Time Stamp
  • Patent Document 1 Japanese Patent Laid-Open No. 10-242979 (paragraph numbers [0016] one [0020], FIG. 1) Disclosure of the Invention
  • the present invention has been made in view of the above points, and even when the synchronization clock of the transmission network is unstable, it is possible to stably reproduce the clock of the source signal multiplexed and transmitted.
  • An object of the present invention is to provide an apparatus for disassembling a gas.
  • Another object of the present invention is to stably reproduce the source signal clock on the receiving side even when the source signal is multiplexed and transmitted in a cell when the synchronization clock of the transmission network is unstable.
  • An object of the present invention is to provide a cell assembling apparatus.
  • Another object of the present invention is to provide a clock recovery method capable of stably recovering a multiplexed source signal clock even when the synchronization clock of the transmission network is unstable. It is.
  • a cell disassembly apparatus 10 as shown in FIG. 1 is provided.
  • This cell disassembly device 10 is a device that separates and reproduces a source signal having an asynchronous clock in the network 30 from fixed-length cells received through the network 30, and transmits the clock of the source signal at regular intervals.
  • the transmission timing information obtained by converting the timing with the transmission timing of the synchronous clock of the network 30 is separated from the received cell, and between the adjacent transmission timing information from the timing information separation circuit 11
  • a timing information replacement circuit 12 that averages the difference values in predetermined time units and replaces the transmission timing information based on the averaged difference values;
  • a clock generation circuit 13 for generating a clock of the source signal based on the converted transmission timing information.
  • the source signal is input according to a clock that is not synchronized with the network 30 to be transmitted. Then, the transmission timing information power obtained by converting the transmission timing of the source signal clock at regular intervals with the transmission timing of the synchronous clock of the network 30 is multiplexed to the cell and transmitted to the network 30.
  • the timing information separation circuit 11 of the cell disassembly device 10 separates the transmission timing information from the received cell.
  • the timing information replacement circuit 12 receives the supplied transmission timing information, averages the difference value between adjacent transmission timing information in a predetermined time unit, and replaces the transmission timing information based on the averaged difference value. . This suppresses fluctuations in transmission timing information.
  • the clock generation circuit 13 generates a clock of the source signal multiplexed in the cell based on the transmission timing information replaced by the timing information replacement circuit 12.
  • a cell assembling apparatus for multiplexing a source signal having an asynchronous clock in a transmission network and transmitting the source signal to a fixed-length cell.
  • a timing information generating circuit that generates transmission timing information obtained by converting transmission timing of the clock of the source signal at regular intervals with transmission timing of the synchronous clock of the network; and the transmission timing adjacent from the timing information generating circuit.
  • a difference value between the information is averaged in a predetermined time unit, the timing information replacement circuit that replaces the transmission timing information based on the averaged difference value, and the replaced timing information together with the source signal in the cell.
  • a cell assembling apparatus comprising a cell multiplexing circuit for multiplexing is provided.
  • the timing information generation circuit generates transmission timing information obtained by converting the transmission timing of the clock of the source signal at regular intervals with the transmission timing of the synchronous clock of the network.
  • the timing information replacement circuit averages the difference value between adjacent transmission timing information of the timing information generation circuit power in a predetermined time unit, and replaces the transmission timing information based on the averaged difference value. Thereby, the fluctuation
  • the cell multiplexing circuit uses the timing information replaced by the timing information replacement circuit as the source signal. Multiplexed together with the cell in the cell.
  • transmission timing information separated from a received cell is replaced based on a value obtained by averaging difference values between adjacent transmission timing information in units of a predetermined time.
  • fluctuations in the transmission timing information are suppressed, and a clock of the source signal multiplexed in the cell is generated based on the transmission timing information. Therefore, even when transmission timing information is generated on the cell transmission side based on an unstable network synchronization clock, the received cell power can stably reproduce the clock of the source signal.
  • the generated transmission timing information is replaced based on a value obtained by averaging the difference values between adjacent transmission timing information in a predetermined time unit.
  • the transmission timing information is multiplexed into the cell.
  • the clock of the source signal multiplexed in the cell is recovered based on the transmission timing information in which fluctuations are suppressed. Therefore, even when transmission timing information is generated based on the unstable clock of an unstable network, the clock of the source signal can be stably reproduced from the cell on the receiving side.
  • FIG. 1 is a diagram illustrating an outline of a cell disassembling apparatus to which the present invention is applied.
  • FIG. 2 is a diagram showing a configuration example of a network system according to the first embodiment.
  • FIG. 3 is a diagram showing a data structure of an ATM cell transmitted to an ATM network.
  • FIG. 4 is a diagram showing an internal configuration of a CLAD of an ATM apparatus on the transmission side according to the first embodiment.
  • FIG. 5 is a diagram showing an internal configuration of a CLAD of the ATM device on the receiving side according to the first embodiment.
  • FIG. 6 is a diagram showing a numerical example according to the first RTS replacement processing example.
  • FIG. 7 is a diagram showing an example of a conversion table.
  • FIG. 8 is a diagram showing a numerical example according to a second RTS replacement processing example.
  • FIG. 9 is a diagram showing an internal configuration of a CLAD of an ATM apparatus on the transmission side according to a second embodiment.
  • FIG. 10 is a diagram showing a numerical example of RTS generated by CLAD on the transmission side according to the second embodiment.
  • FIG. 11 is a diagram showing an internal configuration of a CLAD of an ATM apparatus on the receiving side according to a second embodiment.
  • FIG. 12 is a diagram showing an internal configuration of a CLAD of an ATM apparatus on the transmission side according to a third embodiment.
  • FIG. 13 is a diagram showing an internal configuration of a CLAD of an ATM apparatus on the receiving side according to a fourth embodiment.
  • FIG. 14 is a diagram showing an example of the internal configuration of a fluctuation frequency measurement circuit.
  • FIG. 15 is a timing chart showing an example of a transmission signal in the fluctuation frequency measurement circuit.
  • FIG. 16 is a diagram showing a numerical example of RTS in CLAD on the receiving side according to the fourth embodiment.
  • FIG. 17 is a diagram illustrating a configuration example of a network system according to a fifth embodiment.
  • FIG. 18 is a diagram showing an example of the internal configuration of a CLAD of an ATM apparatus on the receiving side according to a fifth embodiment.
  • FIG. 19 is a timing chart showing a setting example of input / output data and replacement period in CLAD on the receiving side according to the fifth embodiment.
  • FIG. 1 is a diagram for explaining the outline of a cell disassembling apparatus to which the present invention is applied.
  • a cell disassembling apparatus 10 shown in FIG. 1 is an apparatus for receiving a cell transmitted from a cell assembling apparatus 20 through a network 30, and separating and outputting a source signal multiplexed in the cell.
  • the network 30 is one in which data is transmitted by a fixed-length cell such as an ATM system.
  • the source signal to be transmitted is, for example, a CBR signal transmitted at a constant speed, and a clock independent of the network 30 synchronization clock is used. Have.
  • the cell device 20 sets the transmission timing of the source signal clock at regular intervals. Transmission timing information converted by the transmission timing of the synchronous clock is generated, and this transmission timing information is multiplexed with the source signal and transmitted to the cell. As a result, the cell decomposition apparatus 10 on the receiving side can regenerate the clock of the source signal based on the transmission timing information, and can regenerate the source signal using this clock.
  • the synchronization clock power of the network 30 may become unstable due to frequency fluctuations.
  • the cell assembly device 20 receives the source signal, if the synchronization clock of the network 30 is unstable, even if the clock of the original source signal is stable, the synchronization clock of the network 30 is used.
  • the transmission timing information generated in the period does not have a constant period.
  • the synchronization signal of the source signal reproduced based on unstable transmission timing information also becomes unstable, so that the output quality of the source signal is deteriorated or the source signal cannot be output. Then, the situation will occur.
  • the cell disassembly device 10 of FIG. 1 has a function of stabilizing the transition (change) of transmission timing information separated from the cell force, and is based on stable transmission timing information. By regenerating the clock of the source signal, the recovered clock is stabilized and the output quality of the source signal is further improved.
  • the cell disassembly device 10 includes a timing information separation circuit 11, a timing information replacement circuit 12, a clock generation circuit 13, and a source signal output circuit 14.
  • the timing information separation circuit 11 separates the transmission timing information from the cell received through the network 30 and supplies it to the timing information replacement circuit 12.
  • the timing information replacement circuit 12 replaces the transmission timing information from which the cell power is also separated based on a value obtained by averaging the difference values between the adjacent transmission timing information in a predetermined time unit. As a result, the fluctuation of the difference value during the predetermined time is smoothed around the difference average value, and the value of the transmission timing information increases (or decreases) linearly.
  • the clock generation circuit 13 is a transmission timing replaced by the timing information replacement circuit 12. Based on the information, a clock of the source signal multiplexed in the cell is generated.
  • the clock generation circuit 13 includes, for example, a PLL circuit that receives a clock having a period indicated by the replaced transmission timing information and generates a clock of the source signal. This PLL circuit generates a clock obtained by multiplying the frequency corresponding to the replaced transmission timing information and outputs it as a clock of the source signal.
  • the source signal output circuit 14 outputs the source signal from which the received cell force is also separated in synchronization with the clock generated by the clock generation circuit 13, thereby reproducing the source signal.
  • the clock generation circuit 13 can generate a stable clock. Therefore, even when the synchronization signal of the network 30 is unstable at the time of transmission, the received source signal separated from the cell force can be stably reproduced.
  • such a timing information replacement circuit may be provided on the transmission side instead of the reception side of the cell.
  • the transmission timing information generated based on the network 30 synchronization clock is replaced by the timing information replacement circuit in the transmitting cell 20 and the vertical device 20, and the replaced transmission timing information is used as the source. It is multiplexed with the signal in the cell.
  • the synchronization clock of the network 30 is unstable, the transition of the multiplexed transmission timing information is stabilized, so that the cell decomposition apparatus 10 on the reception side can clock the source signal. Can be played stably.
  • the video signal of the professional digital video standard called “D2” with a clock frequency fs of 143.1818... MHz is used as the source signal, and this video signal is used as the AAL type 1 standard.
  • D2 professional digital video standard
  • this video signal is used as the AAL type 1 standard.
  • SDH Synchronous Digital Hierarchy
  • FIG. 2 is a diagram illustrating a configuration example of the network system according to the first embodiment.
  • the network system shown in Fig. 2 is a system for transmitting D2 video signals through the ATM network 100 that conforms to SDH.
  • the ATM device 200 and the ATM device 300 on the sending side and the receiving side are connected to the ATM network 100, respectively.
  • a video output device 410 and a level conversion device 420 are connected to the ATM device 200 on the transmission side
  • a level conversion device 510 and a video reception device 520 are connected to the ATM device 300 on the reception side.
  • the video output device 410 is a device that outputs a D2 video signal that is a source signal, and is, for example, a transmission device or a relay device of a broadcasting station.
  • the D2 video signal output from the video output device 410 is level-converted by the level conversion device 420 so that it can be processed by the ATM device 200 and supplied to the ATM device 200.
  • the ATM device 200 on the transmission side includes a CLAD (Cell Assembly and Disassembly) 210 and a relay interface (IZF) 220.
  • CLAD 210 has at least a CLA function for ATM data input data.
  • the digital video signal from the level converter 420 is ATM cellized according to the AAL type 1 standard.
  • the relay I / F 220 has at least the function of the SDH framer 221 that multiplexes the ATM cells generated by the CLAD 210 and sends them to the ATM network 100.
  • the ATM device 300 on the receiving side includes a relay IZF 310 and a CLAD 320.
  • the relay IZF 310 has at least a function of an SDH termination unit 311 that separates a necessary ATM cell from a received signal from the ATM network 100.
  • the CLAD 320 has at least a CLD function for disassembling the ATM cell separated by the relay iZF 310.
  • the ATM cell power also separates and outputs the D2 video signal as a source signal.
  • the D2 video signal output from the ATM device 300 is level-converted by the level converter 510 so as to correspond to the transmission standard to the video receiver 520 and then received by the video receiver 520.
  • the video receiving device 520 is a device that uses the transmitted D2 video signal, and is, for example, a receiving device or a video playback device of a broadcasting station.
  • FIG. 3 is a diagram showing a data structure of an ATM cell transmitted to the ATM network 100.
  • An AAL type 1 ATM cell follows the 5-byte ATM header, as shown in Figure 3 (A).
  • a 1-byte SAR (Segmentaion And Reassembly) -PDU (Protocol Data Unit) header and a 47-byte information field for transferring user data (D2 video signal in this case) are arranged. It has a structure.
  • the 1-byte SAR-PDU header consists of a 4-bit SN (Sequence Number) field and a 4-bit SNP (Sequence Number Protection) finale.
  • the SN field is divided into two parts: a 1-bit CSI (Convergence Sublayer Identifier) and a 3-bit SC (Sequence Count), and the SNP field is a 3-bit CB (Control Bias field) and a 1-bit EP ( Even Parity bit).
  • the SC in the SN field represents a count value that cycles through the ATM cell sequence number in the order of 0-7, thereby checking the cell order.
  • the SNP field has a function to verify and correct SN errors.
  • the CSI bit is used for timing information of the clock of the source signal by the SRTS method, that is, for transmission and reproduction of the RTS.
  • the RTS is composed of 4 bits, and the count value of the lower 4 bits when the source clock is counted and reaches the specified number of bits is used as the RTS. Is done.
  • This RTS has a multi-frame configuration using 8 ATM cells.
  • the SC value is an odd value of 1, 3, 5, and 7, one bit out of 4 bits of the RTS is used for each CSI. Set and transmitted.
  • FIG. 4 is a diagram showing an internal configuration of CLAD 210 of ATM apparatus 200 on the transmission side.
  • the CLAD 210 on the transmission side has a general configuration in which the conventional power is also used. As shown in FIG. 4, the CLAD 210 includes a cell assembly circuit 211, a frequency divider 212, a counter 213, and a latch circuit 214. Yes.
  • the cell assembly circuit 211 is a circuit that ATM-processes the input D2 video signal.
  • the cell assembly circuit 211 incorporates the RTS from the latch circuit 214 into the ATM cell and outputs it.
  • the frequency divider 21 2 is the block of the video signal corresponding to the RTS generation interval (the number of counts of the source clock) for the clock of the input video signal that is the source signal (hereinafter referred to as the source clock) 3 Divide by 008.
  • the counter 213 is a 4-bit counter that counts a reference frequency fnx (here, fnZ2) from which the synchronization clock (hereinafter referred to as network synchronization clock) power of the ATM network 100 can be obtained.
  • the synchronized count value is supplied to the latch circuit 214.
  • the latch circuit 214 latches the count value of the counter 213 with the divided clock of the frequency divider 212.
  • This latch circuit 214 generates an RTS converted from the transmission time per block length (3008 bits) of the video signal using the clock of the reference frequency fnx, and the cell assembly circuit 211 multiplexes it with the input video signal into the ATM cell. Is done.
  • the RTS is multiplexed into the ATM cell in the ATM device 200 on the transmission side, so that the ATM device 300 on the reception side reproduces the source clock based on the RTS and transmits the transmitted video signal. Can be synchronized with the source clock and output at the correct timing.
  • the ATM device 300 on the receiving side can derive the frequency of the source clock based on the difference value between adjacent RTSs.
  • the RTS difference value on the transmission side is expressed by the following equation (1), and the frequency of the source clock can be obtained by the equation (2) on the reception side.
  • the RTS difference value is Y
  • the reference frequencies obtained from the network synchronization clocks on the transmission side and the reception side are fnx- cla and fnx-cld, respectively
  • the source clock frequency of the input video signal on the transmission side is fs- cla
  • the source clock frequency of the output video signal on the receiving side is fs-cld.
  • the coefficient X is assumed here to be 204.
  • FIG. 5 is a diagram showing an internal configuration of CLAD 320 of ATM device 300 on the receiving side.
  • CLAD320 on the receiving side consists of cell disassembly circuit 321, RTS replacement circuit 322, RTS nother 323, counters 324 and 325, comparison circuit 326, gate circuit 327, and PLL (Phase Locked Loop) 328 It comprises.
  • the cell decomposition circuit 321 is a circuit that extracts a source signal, that is, a video signal from an ATM cell received through the ATM network 100.
  • This circuit has a CDV (Cell Delay Variation) absorption buffer 321a inside, stores the received cell in the CDV absorption buffer 321a, absorbs the delay fluctuation of the cell, and uses the recovered clock output from the PLL328 for video. Output a signal. Also, RTS is separated from the received cell, and 322 RTS replacement circuits are supplied.
  • CDV Cell Delay Variation
  • the RTS replacement circuit 322 receives the separated RTS, replaces the value of the RTS so that the transition in a predetermined time is stable, and outputs the result. As will be described later, the RTS replacement circuit 322 replaces the difference value of the RTS in a predetermined time unit so that the transition (change) of the difference value of the adjacent RTS is smoothed, and the RTS based on the replaced difference value. RTS transition is stabilized by recalculating.
  • the RTS buffer 323 temporarily accumulates the replaced RTS, and outputs the RTS to the comparison circuit 326 in synchronization with the signal output timing of the gate circuit 327.
  • the counter 324 is a 4-bit counter that counts the clock of the reference frequency fnx obtained from the network synchronization clock power of the ATM network 100, and supplies the count value to the comparison circuit 326.
  • Counter 325 is the number of clocks with a reference frequency fnx, which is the number obtained by converting the transmission period per block length of the source signal (here 3008 bits) to the reference frequency fnx (however, the source signal and the network synchronization clock The tolerance is taken into account in consideration of synchronization mismatch, and the RTS playback period is determined by counting with a period of 8).
  • the comparison circuit 326 counts the RTS value output from the RTS buffer 323 and the counter 324. Compare the values and output a pulse when they match.
  • the gate circuit 327 inhibits the comparison result obtained by the comparison circuit 326 until the count value of the counter 325 is reached, and reproduces the RTS transmission timing, that is, the signal timing obtained by dividing the source signal clock by 3008.
  • the PLL 328 regenerates the source clock based on the output signal of the gate circuit 327, and the source signal (video signal) is regenerated from the CDV absorption buffer 321a of the cell decomposition circuit 321 in synchronization with this regenerated clock.
  • RTS replacement circuit 322 replacement processing in the RTS replacement circuit 322 will be described with reference to two examples of using a replacement table of RTS difference values and replacing RTS difference values by calculation.
  • FIG. 6 is a diagram illustrating a numerical example according to the first RTS replacement processing example.
  • RTS values and their differential values are represented in decimal numbers.
  • the RTS differential value is ideally a constant value.
  • the RTS replacement circuit 322 integrates such RTS difference values in a predetermined cycle, refers to a conversion table stored in advance, and calculates the RTS in the cycle so that the transition of the RTS difference values is smoothed. Replace.
  • the unit period for replacing RTS is called the replacement period.
  • the replacement period is the period for which RTS reaches 10 times.
  • N is the number of times the RTS arrives in the replacement period
  • Rav is the average value of the RTS difference values for N times
  • R (n) is the difference value of the RTS that has reached the nth time in the replacement period.
  • the RTS difference value in the replacement period is once divided into the quotient x and the remainder y in the equation (3), and the remainder y is divided into minimum units, and the divided value is
  • the conversion table force is also extracted for the array that is dispersed within the period. Then, by adding the extracted array to the array of the quotient X, a new stabilized RTS difference value is generated.
  • the quotient X corresponds to the integer part of the average value of N RTS difference values
  • the remainder y is the first value after the decimal point of the average value (however, This is equivalent to rounding up 2nd place.
  • FIG. 7 is a diagram illustrating an example of the conversion table.
  • an array of values to be added to the array of quotient X is described for each value of remainder y.
  • Each of the array of added values is evenly distributed in an array of N powers (ie, 1-bit value) obtained by dividing the remainder y into minimum units.
  • FIG. 8 is a diagram illustrating a numerical example according to the second RTS replacement processing example.
  • the Rth difference value (after replacement) in the replacement period is Rav (n), and ro unddown (A / B) is an integer obtained by rounding down the fractional part of the quotient by AZB division. Indicates the part.
  • the second and third terms on the right-hand side determine the array of added values that should be added to the quotient X array. In the example of FIG. , 0, 0, 1, 0, 0, 0, 0, 1 ”. Therefore, N RTS difference values are replaced so that the fluctuating points (that is, the points where the difference value is larger by 1) are dispersed according to Equation (4), and the first RTS replacement processing example is based on this RTS difference value.
  • the RTS replacement circuit 322 performs replacement in units of N so as to change linearly from the value of the RTS separated from the received ATM cell.
  • the RTS after replacement is stored in the RTS buffer 323, and the time interval indicated by the RTS is reproduced based on the reference frequency fnx by the comparison circuit 326 and the gate circuit 327. Since the RTS is stabilized, the output signal interval of the gate circuit 327 is almost constant, and the PLL 328 can stably reproduce the source clock. Therefore, the source signal is output from the CDV absorption buffer 321a of the cell decomposition circuit 321 in synchronization with the output clock of the PL L328, so that the source signal is reproduced at the correct timing and the reproduction quality is improved.
  • the frequency of the network synchronization clock periodically changes, and the RTS difference value also periodically changes greatly according to this frequency change.
  • the replacement period of the RTS difference value corresponding to the number of arrivals N of the RTS is longer than the above fluctuation period.
  • the CLAD 320 of the present embodiment is characterized in that it can cope with such a large fluctuation that appears periodically by providing the RTS replacement circuit 322, and this is related to the fluctuation of the network synchronization clock.
  • Received ATM cell power A high-quality source signal can always be reproduced.
  • the power of replacing the RTS separated from the cell so as to make a stable transition is applied to the transmitting side of the ATM cell.
  • the source clock reproduced on the receiving side is stabilized, the same effect can be obtained.
  • FIG. 9 is a diagram showing an internal configuration of the CLAD of the ATM apparatus 200 on the transmission side according to the second embodiment.
  • blocks corresponding to those in FIG. 4 are denoted by the same reference numerals and description thereof is omitted.
  • the CLAD 210a shown in FIG. 9 is different from the CLAD 210 of FIG.
  • An S replacement circuit 215 is provided.
  • the RTS replacement circuit 215 replaces the RTS value generated by the latch circuit 214 with the RTS value so that the transition at a predetermined time is stable, and outputs the result.
  • the replacement process uses the same method as the conversion table described above in FIGS. In other words, RTS difference values are replaced in predetermined time units so that transitions between adjacent RTS difference values are smoothed, and RTS is recalculated based on the replaced difference values to stabilize RTS transitions. Hesitate.
  • the cell assembly circuit 211 incorporates the source signal into the information field and also converts the ATM cell in which the RTS stabilized by the RTS replacement circuit 215 is incorporated into the CSI bit to the ATM network 100 via the relay IZF220. To send.
  • FIG. 10 is a diagram illustrating a numerical example of RTS generated by the CLAD 210a.
  • FIG. 10 shows an example using the method of calculating the RTS replacement value by the calculation using the equation (4) among the above-described RTS replacement processing examples.
  • the CLAD 210a on the transmission side if the network synchronization clock becomes unstable, the count of the counter 213 becomes unstable and the RTS generation interval becomes uneven.
  • the difference value of the generated RTS has a fluctuation range of ⁇ 4 at the maximum.
  • the quotient X in Eq. (3) is 3, and the remainder y is 2, and the location where the RTS differential value fluctuates is distributed in the 5th and 10th locations according to Eq. As a result, the RTS after replacement changes more linearly.
  • FIG. 11 is a diagram showing an internal configuration of the CLAD of the ATM device 300 on the receiving side according to the second embodiment.
  • blocks corresponding to those in FIG. 5 are denoted by the same reference numerals and description thereof is omitted.
  • a CLAD 320a shown in FIG. 11 is a device used in the prior art, having a configuration in which the CLAD 320 force shown in FIG. 5 and the RTS replacement circuit 322 are removed. That is, the RTS is separated from the received ATM cell by the cell disassembly circuit 321 and stored in the RTS buffer 323. The RTS force output from the RTS buffer 323 also reproduces the RTS generation interval, and the source clock is regenerated by the PLL 328.
  • the replacement period at the time of RTS replacement processing in CLAD 210a on the transmission side be longer than the fluctuation period of the RTS difference value.
  • the CLAD 320a on the receiving side can always reproduce the high-quality source signal even for the received ATM cell power regardless of the fluctuation of the network synchronization clock.
  • the network synchronization clock received by CLAD is switched as a factor that causes the network synchronization clock to become unstable in the transmission side CLAD.
  • the PLO operation in the relay IZF 220 that transmits the network synchronization clock to the CLAD 210 becomes unstable.
  • the CLAD210 may experience a phase shift in the received clock or a non-received clock period.
  • the reproduction quality of the source signal on the receiving side is improved. A decrease can be prevented.
  • FIG. 12 is a diagram showing an internal configuration of the CLAD of the ATM device 200 on the transmission side according to the third embodiment.
  • blocks corresponding to those in FIG. 9 are denoted by the same reference numerals and description thereof is omitted.
  • a CLAD 210b shown in FIG. 12 further includes a CLAD 210a shown in FIG. 9 and a clock switching determination circuit 216.
  • the clock switching determination circuit 216 is a circuit that determines whether switching of the output source of the input network synchronization clock has occurred. For example, the clock switching determination circuit 216 determines the occurrence of switching by receiving a notification of switching of the relay device of the network synchronization clock from the relay IZF 220. Alternatively, a function to monitor the received network synchronization clock may be provided to generate the presence or absence of switching.
  • the RTS replacement circuit 215 normally outputs the RTS generated by the latch circuit 214 to the cell assembly circuit 211 as it is without replacing it. Then, the clock switching determination circuit 216 When the occurrence of switching is determined, for example, the RTS from the latch circuit 214 is replaced so that the transition is stable at a certain time thereafter, and is output to the cell assembly circuit 211. In addition, when the clock switching determination circuit 216 has a function of determining that the network synchronization clock is normally received again after switching, the RTS replacement circuit 215 starts the RTS replacement processing, and then the clock switching determination circuit 216 When it is determined that the network synchronization clock has been received normally, the RTS replacement process may be stopped in response to the notification, and the RTS may be transferred without replacement.
  • the CLAD on the receiving side can stably reproduce the source clock.
  • RTS replacement circuit 215 the response characteristic of the source clock recovery operation is deteriorated on the receiving side for the replacement period, but in this embodiment, the network synchronization clock is not valid. Since the RTS is replaced only during the stable period, the bad period of response characteristics can be minimized.
  • the network synchronization clock of the ATM network 100 may fluctuate periodically, and the RTS also fluctuates periodically according to this period. Therefore, when replacing the RTS so that the transition is stable, the replacement period is set to be longer than the fluctuation period of the RTS, so that the source clock can be stably recovered on the receiving side regardless of the fluctuation of the network synchronization clock. It ’s a little tricky.
  • a CLAD on the receiving side is provided with a function for measuring the fluctuation frequency of the network synchronization clock and setting an appropriate replacement period that satisfies the above conditions according to the frequency.
  • FIG. 13 shows the internal configuration of the CLAD of ATM device 300 on the receiving side according to the fourth embodiment.
  • FIG. 13 blocks corresponding to those in FIG. 5 are denoted by the same reference numerals and description thereof is omitted.
  • the CLAD 320b shown in FIG. 13 further includes the CLAD 320 shown in FIG. 5, a fluctuation frequency measurement circuit 329, and a replacement period calculation circuit 330.
  • the fluctuation frequency measuring circuit 329 measures the fluctuation frequency fns of the clock having the reference frequency fnx obtained from the network synchronization clock force based on the reference clock having the frequency fb from the oscillator 329a.
  • the oscillator 329a is provided either inside or outside the CLAD 320b.
  • the replacement period calculation circuit 330 calculates N, which is the number of RTS replacements corresponding to the replacement period, according to the measured fluctuation frequency fnx, and sets this N in the RTS replacement circuit 322.
  • FIG. 14 is a diagram showing an internal configuration example of the fluctuation frequency measurement circuit 329. As shown in FIG.
  • the fluctuation frequency measurement circuit 329 includes a plurality of measurement units 90 (in this example, measurement units 90a to 90c) that measure the fluctuation frequency fns, and the minimum value from each unit as the fluctuation frequency fns. And an output circuit 97 for outputting.
  • the measurement units 90a to 90c include an M frequency divider 91, an fnx measurement counter 92, a latch circuit 93, a period comparator 94, an fns measurement counter 95, and a latch circuit 96, respectively.
  • the M divider 91 outputs a divided clock obtained by dividing the clock of the reference frequency fnx, which also provides the network synchronization clock power, by M.
  • This division ratio M is basically the force assumed to be 3008, which is the block length of the source signal corresponding to the RTS generation interval. Since this division ratio M determines the measurement accuracy of the reference frequency fnx, the measurement unit 90a — At 90c, the measurement accuracy is improved by using different division ratios M such as 3008 equal magnification or equally divided values.
  • the fnx measurement counter 92 counts the reference clock having the frequency fb from the oscillator 329a, and resets the count value upon reception of the divided clock from the M divider 91.
  • the latch circuit 93 latches the count value immediately before the reset of the f nx measurement counter 92. As a result, the value obtained by converting the frequency of the divided clock with the reference clock of frequency fb is obtained.
  • the period comparator 94 detects the time interval of the fluctuation period using the following equations (5) and (6) based on the output value of the latch circuit 93.
  • the output value of the latch circuit 93 is Cnx
  • the number of M divisions by the M divider 91 is m
  • the number of comparison stages is p.
  • the fns measurement counter 95 counts the reference clock having the frequency fb from the oscillator 329a, and resets the count value at the timing of the noise output from the period comparator 94.
  • the latch circuit 96 latches the count value immediately before the reset of the fns measurement counter 95 and outputs it to the output circuit 97.
  • the frequency divider 91 performs frequency division using different frequency division ratios M, and the measured value of the variable frequency corresponding to the frequency division ratio M is measured. (Output value of latch circuit 96) is output. The output circuit 97 selects the smallest one of these measured values and outputs it as the fluctuation frequency fns.
  • FIG. 15 is a timing chart showing an example of a transmission signal in the fluctuation frequency measurement circuit 329.
  • the replacement period calculation circuit 330 is configured to measure the measured fluctuation frequency.
  • the number of RTS replacement N corresponding to the RTS replacement period is set according to the wave number fns. N satisfies the following formula (7) !: It can be set by calculating (natural number).
  • FIG. 16 is a diagram showing a numerical example of RTS in this CLAD 320b.
  • the difference value of RTS separated by ATM cell power is N, that is, the integrated value for 20 is 64 (that is, the average value per 20 is 3.2).
  • the RTS substitution circuit 322 for example, the quotient X according to the above equation (3) is 3 and the remainder y is 4, and the changed value array after the substitution is changed (ie, 1 is added to the quotient X The place where the RTS difference value is placed) appears every 5th. Then, by reconstructing the RTS using the replaced difference value array, the transition of the RTS is stabilized in the period including the fluctuation period.
  • the average RTS difference value in the replacement period is 2.
  • the average value is 3.5 for the next 10 arrival periods.
  • the fluctuation frequency fns of the network synchronization clock is appropriately measured.
  • the RTS replacement period By changing the RTS replacement period to be optimal according to the measurement time, it is possible to constantly reproduce the source clock related to fluctuations in the network synchronization clock and improve the reproduction quality of the source signal. it can.
  • optimizing the replacement period it is possible to minimize degradation of the response characteristics of the source clock recovery operation.
  • FIG. 17 is a diagram illustrating a configuration example of a network system according to the fifth embodiment.
  • blocks corresponding to those in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted.
  • two ATM devices 201 and 202 for transmitting D1 video signals in ATM cells are connected to ATM network 100, respectively.
  • the video signal VI output from the video output device 411 is input to the ATM device 201 via the level conversion device 421.
  • the video signal V2 output from the video output device 412 is input to the ATM device 202 via the level conversion device 422.
  • the ATM devices 201 and 202 like the ATM device 200 in FIG. 2, have a CLA D having a CLA function and a relay IZF having an SDH framer function, and convert the video signals VI and V2 into ATM cells, respectively. And send it over the ATM network 100.
  • the ATM device 300 on the receiving side receives the video signals VI and V2 from the ATM devices 201 and 202 by a repeater on the ATM network 100 (or one of the repeaters of the ATM devices 201 and 202). Switched and supplied.
  • the source clock of the multiplexed source signal may be shifted in phase or changed in frequency. There is.
  • lowering the cutoff frequency of the PLL loop filter is particularly effective for stably reproducing a source clock such as a video signal.
  • a source clock such as a video signal.
  • the cut-off frequency is lowered, the followability to the input signal in the PLL will deteriorate. Therefore, when the source clock is switched as described above, it becomes difficult to regenerate the source clock.
  • FIG. 18 is a diagram illustrating an internal configuration example of the CLAD of the ATM device 300 on the receiving side according to the fifth embodiment.
  • blocks corresponding to those in FIG. 5 are denoted by the same reference numerals and description thereof is omitted.
  • the CLAD 320c shown in FIG. 18 has a configuration in which the CLAD 320 shown in FIG. 5 and a buffer monitoring circuit 331 are further provided.
  • the noffer monitoring circuit 331 monitors the CD V absorption buffer 321a of the cell disassembly circuit 321, determines that the source clock is switched when this buffer underflows, and sends the determination signal to the RTS replacement circuit. Output to 322. Thereafter, control is performed so that data transmission from this buffer is waited until the accumulated amount of the CDV absorption buffer 321a reaches a predetermined amount. Furthermore, when the accumulated amount of the CDV absorption buffer 321a is restored, the RTS replacement circuit 322 may be notified to that effect.
  • the RTS replacement circuit 322 normally replaces the RTS separated by the cell disassembly circuit 321 with a predetermined replacement period by the processing described above. At this time, the replacement period is set to a length equal to or greater than the fluctuation frequency of the network synchronization clock.
  • the replacement period is temporarily shortened, and then the replacement period is gradually restored. Further, the replacement cycle may be kept short until the buffer monitoring circuit 331 notifies the recovery of the accumulated amount of the CDV absorption buffer 321a.
  • FIG. 19 is a timing chart showing an example of setting input / output data and replacement period in CLAD 320c.
  • the transmission source of the source signal is switched from the state in which the video signal VI from the ATM device 201 is received by the ATM cell, and at timing T21, the nofer monitoring circuit 331 detects this switching. At this time, the control of the buffer monitoring circuit 331 stops the output of the CDV absorption buffer 321a, and the number N of RTSs corresponding to the replacement period in the RTS replacement circuit 322 is reduced from 20 to 5.
  • the reception of the switched video signal V2 is started, and at the timing T22 when the accumulated amount of the CDV absorption buffer 321a reaches a predetermined threshold value, the CDV is again controlled by the control of the notch monitoring circuit 331. Data transmission from the absorption buffer 321a is started.
  • the set value of N in the RTS replacement circuit 322 is gradually increased. For example, N is returned to 20 at timing T22 when transmission of the video signal V2 is started.
  • the source clock can always be stably reproduced even when the PLL 328 having a relatively high cutoff frequency of the loop filter is used.
  • the replacement period in the RTS replacement circuit 322 is lengthened, and replacement is performed so that the RTS always changes at a constant level. For this reason, even if a loop filter with a high cutoff frequency is used, PLL328 can reproduce a stable source clock with little jitter, and can prevent deterioration in the reproduction quality of the video signal.
  • the source clock is switched due to, for example, switching of the ATM device on the transmission side, this switching is detected by the notch monitoring circuit 331, and the replacement period of the RTS is shortened.
  • the PLL328 makes it easier to follow the input clock by using a loop filter with a high cutoff frequency that changes the input clock cycle in a shorter cycle than normal. Therefore, a stable source clock can be reproduced in a short time even after switching the source clock. After that, the source clock is reproduced again based on the RTS replaced with a long period again, and the source signal can be reproduced accurately.
  • the occurrence of underflow in the CDV absorption buffer 321a is monitored and the switching of the source clock is detected.
  • Other detection methods may be employed, such as detection in response to a switching notification signal from the.

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Abstract

　伝送網の同期クロックが不安定な場合にも、多重化されて伝送されたソース信号のクロックを安定的に再生できるようにする。 　セルに多重化されるソース信号は、ネットワーク（３０）と非同期なクロックに従って入力される。セル分解装置（１０）のタイミング情報分離回路（１１）は、受信したセルから、ソース信号のクロックの一定時間ごとの伝送タイミングをネットワーク（３０）の同期クロックの伝送タイミングで換算した伝送タイミング情報を分離する。タイミング情報置換回路（１２）は、分離された伝送タイミング情報の供給を受けて、隣接する伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に伝送タイミング情報を置換する。クロック生成回路（１３）は、タイミング情報置換回路（１２）により置換された伝送タイミング情報を基に、セルに多重化されたソース信号のクロックを生成する。                                                                                 

Description

明 細 書
セル分解装置、セル組立装置、およびクロック再生方法
技術分野
[0001] 本発明は、ソース信号を固定長のセルに多重化してネットワークを通じて伝送する 際に用いられるセル分解装置、セル組立装置、およびクロック再生方法に関し、特に 、ソース信号がネットワークに非同期のクロックを持つ場合に適用されるセル分解装 置、セル組立装置、およびクロック再生方法に関する。
背景技術
[0002] ATM (asynchronous transfer mode)方式の伝送網にお 、て、その網クロックに非 同期な音声、映像などの CBR (Constant Bit Rate)信号を転送する際には、 ATMセ ルの中に入力 CBR信号のクロック情報を組み込んで転送する必要がある。 CBR信 号の伝送に対応した AAL (ATM Adaptation Layer)タイプ 1では、網同期クロックの 周波数を基準として RTS (Residual Time Stamp)と呼ばれるタイムスタンプを作成し、 ATMセルに組み込む SRTS (Synchronous Residual Time Stamp)方式が採用されて いる。
[0003] AALタイプ 1では、 ATMネットワークの送信側の CLA (Cell Assembly)力 入力 C BR信号の 3000ビットまたは 3008ビット分を、網同期クロックのクロック数に換算し、 その下位 4ビットを RTSとして、 ATMセルの奇数セルに RTSの各ビットを組み込んで 送信する。受信側の CLD (Cell Disassembly)は、受信 ATMセルから RTSを分離し て、 CBR信号を 3000ビットまたは 3008ビット分だけ出力する際の時間間隔を再現し 、その時間間隔を基に CBR信号のクロックを再生することで、 CBR信号を正しいタイ ミングで出力できるようになる。
[0004] なお、このような従来の RTS受信側の装置として、受信した RTSの差分系列を平均 化し、その平均値を基に CBR信号クロックの N分周クロックを生成して、 N分周クロッ クを基に PLO (Phase Locked Oscillator)で CBR信号クロックを再生することにより、 P LOへの入力クロックの周波数を高めて PLOの特性を向上させたクロック再生装置が あった (例えば、特許文献 1参照)。 特許文献 1：特開平 10— 242979号公報 (段落番号〔0016〕一〔0020〕、図 1) 発明の開示
発明が解決しょうとする課題
[0005] ところで、上記のような SRTS方式による ATMセルの送受信では、送信側において 多重化されるソース信号 (すなわち CBR信号)のクロックが安定した状態であっても、 網同期クロックが周波数変動などにより不安定になると、この網同期クロック力 生成 される RTSの値も不安定になり、受信側で再生されるソースクロックの周波数も不安 定になる。このような場合、再生されたソース信号の出力段においてレベル変換など の動作が不可能になる、映像や音声信号などでは必要な再生特性を満足できず、 出力品質が低下する、などといった事態が発生してしまう。
[0006] 本発明はこのような点に鑑みてなされたものであり、伝送網の同期クロックが不安定 な場合にも、多重化されて伝送されたソース信号のクロックを安定的に再生できるセ ル分解装置を提供することを目的とする。
[0007] また、本発明の他の目的は、伝送網の同期クロックの不安定時にソース信号をセル に多重化して伝送した場合にも、受信側でソース信号のクロックを安定的に再生でき るようにしたセル組立装置を提供することである。
[0008] さらに、本発明の他の目的は、伝送網の同期クロックが不安定な場合にも、多重化 されて伝送されたソース信号のクロックを安定的に再生できるクロック再生方法を提 供することである。
課題を解決するための手段
[0009] 本発明では上記課題を解決するために、図 1に示すようなセル分解装置 10が提供 される。このセル分解装置 10は、ネットワーク 30を通じて受信した固定長のセルから 、前記ネットワーク 30に非同期のクロックを持つソース信号を分離して再生する装置 であり、前記ソース信号のクロックの一定時間ごとの伝送タイミングを前記ネットワーク 30の同期クロックの伝送タイミングで換算した伝送タイミング情報を、受信した前記セ ルから分離するタイミング情報分離回路 11と、前記タイミング情報分離回路 11からの 隣接する前記伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化し た差分値を基に前記伝送タイミング情報を置換するタイミング情報置換回路 12と、置 換された前記伝送タイミング情報を基に前記ソース信号のクロックを生成するクロック 生成回路 13とを有することを特徴とする。
[0010] ここで、ソース信号は、伝送されるネットワーク 30とは同期していないクロックに従つ て入力される。そして、ソース信号のクロックの一定時間ごとの伝送タイミングをネット ワーク 30の同期クロックの伝送タイミングで換算した伝送タイミング情報力 ソース信 号ともにセルに多重化されてネットワーク 30に送信される。このようなセルを受信する と、セル分解装置 10のタイミング情報分離回路 11は、受信したセルから伝送タイミン グ情報を分離する。タイミング情報置換回路 12は、分離された伝送タイミング情報の 供給を受けて、隣接する伝送タイミング情報間の差分値を所定時間単位で平均化し 、平均化した差分値を基に伝送タイミング情報を置換する。これにより、伝送タイミン グ情報の変動が抑制される。クロック生成回路 13は、タイミング情報置換回路 12によ り置換された伝送タイミング情報を基に、セルに多重化されたソース信号のクロックを 生成する。
[0011] また、本発明では、伝送するネットワークに非同期のクロックを持つソース信号を固 定長のセルに多重化して前記ネットワークに送信するためのセル組立装置において
、前記ソース信号のクロックの一定時間ごとの伝送タイミングを前記ネットワークの同 期クロックの伝送タイミングで換算した伝送タイミング情報を生成するタイミング情報 生成回路と、前記タイミング情報生成回路からの隣接する前記伝送タイミング情報間 の差分値を所定時間単位で平均化し、平均化した差分値を基に前記伝送タイミング 情報を置換するタイミング情報置換回路と、置換された前記タイミング情報を前記ソ ース信号とともに前記セルに多重化するセル多重化回路とを有することを特徴とする セル組立装置が提供される。
[0012] ここで、タイミング情報生成回路は、ソース信号のクロックの一定時間ごとの伝送タイ ミングをネットワークの同期クロックの伝送タイミングで換算した伝送タイミング情報を 生成する。タイミング情報置換回路は、タイミング情報生成回路力 の隣接する伝送 タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に伝 送タイミング情報を置換する。これにより、伝送タイミング情報の変動が抑制される。セ ル多重化回路は、タイミング情報置換回路により置換されたタイミング情報をソース信 号とともにセルに多重化する。
発明の効果
[0013] 本発明のセル分解装置によれば、受信したセルから分離された伝送タイミング情報 力 隣接する伝送タイミング情報間の差分値を所定時間単位で平均化した値を基に 置換されることで、伝送タイミング情報の変動が抑制され、その伝送タイミング情報を 基に、セルに多重化されたソース信号のクロックが生成される。従って、セルの送信 側において、不安定なネットワークの同期クロックを基に伝送タイミング情報が生成さ れた場合にも、受信したセル力もソース信号のクロックを安定的に再生できる。
[0014] また、本発明のセル組立装置によれば、生成された伝送タイミング情報が、隣接す る伝送タイミング情報間の差分値を所定時間単位で平均化した値を基に置換される ことで、伝送タイミング情報の変動が抑制され、その伝送タイミング情報がセルに多重 化される。セルの受信側では、変動が抑制された伝送タイミング情報を基に、セルに 多重化されたソース信号のクロックが再生される。従って、不安定なネットワークの同 期クロックを基に伝送タイミング情報が生成された場合にも、受信側においてセルか らソース信号のクロックを安定的に再生できるようになる。
[0015] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0016] [図 1]本発明を適用したセル分解装置の概要を説明する図である。
[図 2]第 1の実施の形態に係るネットワークシステムの構成例を示す図である。
[図 3]ATMネットワークに伝送される ATMセルのデータ構造を示す図である。
[図 4]第 1の実施の形態に係る送信側の ATM装置の CLADの内部構成を示す図で ある。
[図 5]第 1の実施の形態に係る受信側の ATM装置の CLADの内部構成を示す図で ある。
[図 6]第 1の RTS置換処理例による数値例を示す図である。
[図 7]変換テーブルの一例を示す図である。
[図 8]第 2の RTS置換処理例による数値例を示す図である。 [図 9]第 2の実施の形態に係る送信側の ATM装置の CLADの内部構成を示す図で ある。
[図 10]第 2の実施の形態に係る送信側の CLADで生成される RTSの数値例を示す 図である。
[図 11]第 2の実施の形態に係る受信側の ATM装置の CLADの内部構成を示す図 である。
[図 12]第 3の実施の形態に係る送信側の ATM装置の CLADの内部構成を示す図 である。
[図 13]第 4の実施の形態に係る受信側の ATM装置の CLADの内部構成を示す図 である。
[図 14]変動周波数測定回路の内部構成例を示す図である。
[図 15]変動周波数測定回路内における伝送信号の例を示すタイミングチャートであ る。
[図 16]第 4の実施の形態に係る受信側の CLADにおける RTSの数値例を示す図で ある。
[図 17]第 5の実施の形態に係るネットワークシステムの構成例を示す図である。
[図 18]第 5の実施の形態に係る受信側の ATM装置の CLADの内部構成例を示す 図である。
[図 19]第 5の実施の形態に係る受信側の CLADにおける入出力データと置換周期 の設定例を示すタイミングチャートである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図 1は、本発明を適用したセル分解装置の概要を説明する図である。
図 1に示すセル分解装置 10は、セル組立装置 20からネットワーク 30を通じて送信 されたセルを受信し、セルに多重化されたソース信号を分離して出力するための装 置である。ここで、ネットワーク 30は、例えば ATM方式などの固定長のセルによりデ ータが伝送されるものである。また、伝送されるソース信号は、例えば一定のスピード で伝送される CBR信号であり、ネットワーク 30の同期クロックとは独立したクロックを 持つ。
[0018] そして、このようなソース信号を受信側で正 、タイミングで再生できるようにするた めに、セル^ a立装置 20では、ソース信号のクロックの一定時間ごとの伝送タイミング をネットワーク 30の同期クロックの伝送タイミングで換算した伝送タイミング情報を生 成して、この伝送タイミング情報をソース信号とともにセルに多重化して送信する。こ れにより、受信側のセル分解装置 10において、伝送タイミング情報を基にソース信号 のクロックを再生し、このクロックを用いてソース信号を再生できるようになる。
[0019] このようなシステムでは、ネットワーク 30の同期クロック力 周波数変動などにより不 安定になることがある。セル組立装置 20においてソース信号をセルイ匕する際に、ネッ トワーク 30の同期クロックが不安定である場合、元のソース信号のクロックが安定な状 態であっても、ネットワーク 30の同期クロックを基に生成された伝送タイミング情報は 、一定の周期にならなくなる。そして、セル分解装置 10では、不安定な伝送タイミング 情報を基に再生したソース信号の同期信号も不安定になってしまうので、ソース信号 の出力品質が低下する、あるいはソース信号を出力できな 、と 、つた事態が発生し てしまう。
[0020] このような問題に対して、図 1のセル分解装置 10では、セル力も分離した伝送タイミ ング情報の遷移 (変化)を安定化する機能を設け、安定ィヒした伝送タイミング情報を 基にソース信号のクロックを再生することで、再生されるクロックを安定ィ匕し、さらにソ ース信号の出力品質を向上させる。
[0021] セル分解装置 10は、図 1に示すように、タイミング情報分離回路 11、タイミング情報 置換回路 12、クロック生成回路 13、およびソース信号出力回路 14を具備する。タイミ ング情報分離回路 11は、ネットワーク 30を通じて受信したセルから、上記の伝送タイ ミング情報を分離し、タイミング情報置換回路 12に供給する。
[0022] タイミング情報置換回路 12は、セル力も分離された伝送タイミング情報を、その隣 接する伝送タイミング情報間の差分値を所定時間単位で平均化した値を基に置換す る。これにより、所定時間での差分値の変動が差分平均値付近で平滑化され、伝送 タイミング情報の値が直線的に増加（あるいは減少）するようになる。
[0023] クロック生成回路 13は、タイミング情報置換回路 12により置換された伝送タイミング 情報を基に、セルに多重化されたソース信号のクロックを生成する。このクロック生成 回路 13は、例えば、置換された伝送タイミング情報の示す周期を持つクロックの入力 を受けてソース信号のクロックを生成する PLL回路を具備する。この PLL回路は、置 換された伝送タイミング情報に対応する周波数を遁倍したクロックを発生し、これをソ ース信号のクロックとして出力する。
[0024] ソース信号出力回路 14は、受信したセル力も分離されたソース信号を、クロック生 成回路 13により生成されたクロックに同期させて出力し、これによりソース信号が再生 される。
[0025] このような構成により、セル分解装置 10では、受信したセルに多重化された伝送タ イミング情報の値が不安定な場合でも、タイミング情報置換回路 12により伝送タイミン グ情報の遷移が安定ィ匕されるので、クロック生成回路 13において安定的なクロックを 生成できる。従って、送信時においてネットワーク 30の同期信号が不安定な場合でも 、受信したセル力 分離したソース信号を安定的に再生できるようになる。
[0026] また、このようなタイミング情報置換回路は、セルの受信側の代わりに送信側に設け られてもよい。具体的には、送信側のセル^ &立装置 20において、ネットワーク 30の同 期クロックを基に生成された伝送タイミング情報を、タイミング情報置換回路により置 換し、置換後の伝送タイミング情報をソース信号とともにセルに多重化する。これによ り、ネットワーク 30の同期クロックが不安定な場合にも、多重化された伝送タイミング 情報の遷移が安定ィ匕されるので、受信側のセル分解装置 10では、ソース信号のクロ ックを安定的に再生できるようになる。
[0027] 次に、本発明の実施の形態について、より具体的に説明する。以下の各実施の形 態では例として、クロックの周波数 fsが 143. 1818…… MHzの「D2」と呼ばれる業務 用デジタル映像規格の映像信号をソース信号とし、この映像信号を、 AALタイプ 1規 格のセルを利用して、網同期クロックの周波数 fnが 155. 52MHzの SDH ( Synchronous Digital Hierarchy)準拠の ATMネットワークを通じて伝送するシステム に、本発明を適用した場合について説明する。
[0028] 《第 1の実施の形態》
図 2は、第 1の実施の形態に係るネットワークシステムの構成例を示す図である。 図 2に示すネットワークシステムは、 D2映像信号を SDHに準拠する ATMネットヮ ーク 100を通じて伝送するためのシステムであり、送信側および受信側の ATM装置 200および ATM装置 300がそれぞれ ATMネットワーク 100に接続されて!、る。また 、送信側の ATM装置 200には、映像出力装置 410およびレベル変換装置 420が接 続され、受信側の ATM装置 300には、レベル変換装置 510および映像受信装置 5 20が接続されている。
[0029] 映像出力装置 410は、ソース信号である D2映像信号を出力する装置であり、例え ば放送局の送信機器や中継機器などである。映像出力装置 410から出力された D2 映像信号は、レベル変換装置 420により、 ATM装置 200で処理可能なようにレベル 変換されて、 ATM装置 200に供給される。
[0030] 送信側の ATM装置 200は、 CLAD (Cell Assembly and Disassembly) 210および 中継インタフェース（IZF) 220を具備している。 CLAD210は、入力データを ATM セルィ匕する CLA機能を少なくとも備え、このシステムではレベル変換装置 420からの デジタル映像信号を、 AALタイプ 1規格に従って ATMセルィ匕する。中継 I/F220 は、 CLAD210により生成された ATMセルを多重化して ATMネットワーク 100に送 出する SDHフレーマ 221の機能を少なくとも備えている。
[0031] 一方、受信側の ATM装置 300は、中継 IZF310および CLAD320を具備してい る。中継 IZF310は、 ATMネットワーク 100からの受信信号から必要な ATMセルを 分離する SDH終端部 311の機能を少なくとも備えている。 CLAD320は、中継 iZF 310によって分離された ATMセルを分解する CLD機能を少なくとも具備し、このシ ステムでは ATMセル力もソース信号として D2映像信号を分離して出力する。
[0032] ATM装置 300から出力された D2映像信号は、レベル変換装置 510により映像受 信装置 520への伝送規格に対応するようにレベル変換された後、映像受信装置 520 に受信される。映像受信装置 520は、伝送された D2映像信号を利用する装置であり 、例えば放送局の受信機器や映像再生機器などである。
[0033] 図 3は、 ATMネットワーク 100に伝送される ATMセルのデータ構造を示す図であ る。
AALタイプ 1の ATMセルは、図 3 (A)に示すように、 5バイト長の ATMヘッダの後 に、 1バイト長の SAR (Segmentaion And Reassembly) -PDU (Protocol Data Unit)へ ッダと、ユーザデータ（ここでは D2映像信号）を転送するための 47バイト長のインフォ メーシヨンフィールドが配置された構造を有している。また、 1バイトの SAR— PDUへ ッダは、 4ビットの SN (Sequence Number)フィールドと 4ビットの SNP (Sequence Number Protection)フィーノレドとで構成される。
[0034] SNフィールドは、 1ビットの CSI (Convergence Sublayer Identifier)と 3ビットの SC ( Sequence Count)の 2つに分割され、 SNPフィールドは 3ビットの CB (Control Bias field)と 1ビットの EP (Even Parity bit)の 2つに分割されている。 SNフィールドの SCは 、 ATMセルのシーケンス番号を 0— 7の順に循環するカウント値を表し、これによりセ ルの順番をチェックする。 SNPフィールドは、 SNのエラー検証と訂正を行う機能を備 える。
[0035] また、 CSIビットは、 SRTS方式によるソース信号のクロックのタイミング情報、すなわ ち RTSの伝送および再生に使用される。図 3 (B)に示すように、 RTSは 4ビットで構 成され、送信側にぉ 、てソースクロックをカウントして所定ビット数に達したときの下位 4ビットのカウント値が、 RTSとして使用される。この RTSは、 ATMセルを 8セル分使 用したマルチフレーム構成をとり、 SC値が 1, 3, 5, 7の奇数値のとき、 CSIに対して 、 RTSの 4ビットのうち 1ビットずつが設定されて伝送される。
[0036] なお、上記の ATMセルでは、ユーザデータは 47バイトのインフォメーションフィー ルドで伝送されるので、 8セル分のユーザデータのビット数は 3008 (8セル X 47バイ ト X 8ビット）となる。
[0037] 図 4は、送信側の ATM装置 200の CLAD210の内部構成を示す図である。
送信側の CLAD210は、従来力も用いられている一般的な構成を有し、図 4に示 すように、セル組立回路 211、分周器 212、カウンタ 213、およびラッチ回路 214を具 備している。
[0038] セル組立回路 211は、入力される D2映像信号を ATMセルィ匕する回路であり、ラッ チ回路 214からの RTSを上記のように ATMセルに組み込んで出力する。分周器 21 2は、ソース信号である入力映像信号のクロック（以下、ソースクロックと呼ぶ）を、 RT Sの生成間隔に対応する映像信号のブロック長（ソースクロックのカウント数)である 3 008で分周する。
[0039] 一方、カウンタ 213は、 ATMネットワーク 100の同期クロック（以下、網同期クロック と呼ぶ)力も得られる基準周波数 fnx (ここでは fnZ2とする）をカウントする 4ビットカウ ンタであり、網同期クロックに同期したカウント値をラッチ回路 214に供給する。ラッチ 回路 214は、カウンタ 213のカウント値を分周器 212の分周クロックでラッチする。こ のラッチ回路 214により、映像信号のブロック長（3008ビット）当たりの伝送時刻を基 準周波数 fnxのクロックで換算した RTSが生成されて、セル組立回路 211により入力 映像信号とともに ATMセルに多重化される。
[0040] 以上のように、送信側の ATM装置 200において RTSが ATMセルに多重化される ことにより、受信側の ATM装置 300では、 RTSを基にソースクロックを再生し、伝送 された映像信号をソースクロックに同期させて正しいタイミングで出力することができ るよう〖こなる。受信側の ATM装置 300では、隣接する RTSの差分値を基にソースク ロックの周波数を導出できる。
[0041] 送信側での RTS差分値は以下の式（1)で表され、受信側では式（2)によりソースク ロックの周波数を求めることができる。
[0042] [数 1]
3008 X fnx cla
+ 16 x
fs cla
3008 x fnx cld
cld =
16 x + 7
[0043] なお、 RTS差分値を Y、送信側、受信側において網同期クロックから得られる基準 周波数をそれぞれ fnx— cla, fnx— cld、送信側の入力映像信号のソースクロック周 波数を fs— cla、受信側の出力映像信号のソースクロック周波数を fs—cldとして 、る 。また、係数 Xは、ここでは 204とする。
[0044] しかし、送信側にお!ヽて、網同期クロックカゝら得られる基準周波数 fnx— claが不安 定になると、ソースクロック周波数 fs— claが安定していても、生成される RTSの遷移 、すなわち RTS差分値 Yが不安定になる。その場合、受信側で再生されるソースクロ ック周波数 fs— cldも不安定になり、映像信号の再生品質が低下し、レベル変換装置 510でデータの受信が不可能になるという事態も発生し得る。このような事態を回避 するために、本実施の形態では次の図 5に示すように、受信側の CLAD320に RTS 置換回路を設け、 RTSの遷移を安定ィ匕してソースクロックを安定的に再生できるよう にする。
[0045] 図 5は、受信側の ATM装置 300の CLAD320の内部構成を示す図である。
受信側の CLAD320は、図 5に示すように、セル分解回路 321、 RTS置換回路 32 2、 RTSノッファ 323、カウンタ 324および 325、比較回路 326、ゲート回路 327、お よび PLL (Phase Locked Loop) 328を具備する。
[0046] セル分解回路 321は、 ATMネットワーク 100を通じて受信した ATMセルから、ソ ース信号すなわち映像信号を抽出する回路である。この回路は、内部に CDV(Cell Delay Variation)吸収バッファ 321aを備え、受信セルをー且 CDV吸収バッファ 321a に格納してセルの遅延ゆらぎを吸収し、 PLL328から出力される再生クロックを用い て映像信号を出力する。また、受信セルから RTSを分離して、 RTS置換回路 322〖こ 供給する。
[0047] RTS置換回路 322は、分離された RTSを受信し、所定時間における遷移が安定 するように RTSの値を置換して出力する。この RTS置換回路 322は、後述するように 、隣接する RTSの差分値の遷移 (変化)が平滑化されるように所定時間単位で RTS の差分値を置換し、置換した差分値を基に RTSを算出し直すことで、 RTSの遷移を 安定化する。
[0048] RTSバッファ 323は、置換された RTSを一時的に蓄積し、ゲート回路 327の信号出 力タイミングに同期して RTSを比較回路 326に出力する。カウンタ 324は、 ATMネッ トワーク 100の網同期クロック力 得られる基準周波数 fnxのクロックをカウントする 4 ビットカウンタであり、カウント値を比較回路 326に供給する。カウンタ 325は、基準周 波数 fnxのクロックを、ソース信号のブロック長（ここでは 3008ビット）当たりの伝送周 期を基準周波数 fnxで換算した数である 5220 (ただし、ソース信号と網同期クロックと の同期不一致を考慮した許容公差を 8として 、る）の周期でカウントし、 RTSの再生 周期を決める。
[0049] 比較回路 326は、 RTSバッファ 323の出力する RTSの値とカウンタ 324のカウント 値とを比較し、これらが一致したときにパルスを出力する。ゲート回路 327は、比較回 路 326による比較結果を、カウンタ 325のカウント値力^になるまでインヒビットし、 RT Sの伝送タイミング、すなわち、ソース信号のクロックを 3008分周した信号タイミング を再現する。 PLL328は、ゲート回路 327の出力信号を基にソースクロックを再生し、 この再生クロックに同期してセル分解回路 321の CDV吸収バッファ 321aからソース 信号 (映像信号)が再生される。
[0050] 次に、 RTS置換回路 322における置換処理について、 RTS差分値の置換テープ ルを用いる場合、および RTS差分値を演算により置換する場合の 2通りの例を挙げ て説明する。
[0051] 図 6は、第 1の RTS置換処理例による数値例を示す図である。
図 6では、 RTSの値およびその差分値などを 10進数で表している。 RTSの差分値 は理想的には一定値になる力 図 6の例では、 ATMセル力も分離した RTSの差分 値に最大で ±4の変動幅が生じており、 RTSが不安定に遷移していることがわかる。 RTS置換回路 322では、このような RTSの差分値を所定周期で積算し、あらかじめ 記憶した変換テーブルを参照して、 RTSの差分値の遷移が平滑ィ匕されるように上記 周期内の RTSを置換する。なお、以下では、 RTSを置換する単位周期を置換周期と 呼び、図 6では置換周期を、 RTSが 10回到達する期間としている。
[0052] ここで、置換周期に RTSが到達する回数を N、 N回分の RTS差分値の平均値を Ra v、置換周期内で n回目に到着した RTSの差分値を R(n)とすると、以下の式（3)が 成立する。
[0053] [数 2]
N
N Rav = ^ R(n) = Nx + y …… ( 3 )
[0054] この式（3)に基づいて、置換周期内の RTS差分値を式（3)中の商 xおよび余り yに 一旦分割し、余り yを最小単位に分割して、その分割値が周期内に分散するような配 列を変換テーブル力も抽出する。そして、抽出された配列を商 Xの配列に加算するこ とで、安定化された新たな RTS差分値を生成する。なお、商 Xは N個分の RTS差分 値の平均値の整数部に対応し、余り yは平均値の小数点以下第 1位の値 (ただし、第 2位を切り上げ）に対応するものである。
[0055] 図 7は、変換テーブルの一例を示す図である。
図 7に示すように、変換テーブルには、商 Xの配列に加算する値の配列が、余り yの 値ごとに記載されている。この加算値の配列のそれぞれは、余り yを最小単位に分割 した数 (すなわち 1ビットの値）力 N個の配列中に均等に分散されている。このような 加算値の配列を、商 Xの配列に加算することで、 N個の範囲における RTS差分値の 変動幅が最小限に抑えられ、かつその変動箇所 (すなわち差分値が 1だけ大きい箇 所)が分散される。
[0056] 図 6の例では余り y力 ¾であるので、変換テーブルから「1, 0, 0, 0, 0, 1, 0, 0, 0, 0」という加算値の配列が得られ、この配列を商 Xの配列に加算して RTS差分値を置 換し、置換した差分値を、直前の置換周期の最後の RTSの値に 4ビットカウンタによ り順次加算することで、 N (ここでは 10)個分の RTSを再構築する。この結果、置換後 の RTSは基の RTSと比較してより直線的に変化するようになる。
[0057] 図 8は、第 2の RTS置換処理例による数値例を示す図である。
図 8では、図 6と同様の RTSが ATMセルから分離されたものとしている。第 2の RT S置換処理例では、上記の式（3)により商 Xおよび余り yを求めた後、この商 Xおよび 余り yを以下の式 (4)に適用することで N個の RTS差分値を演算し、その変動幅が抑 制され、かつその変動箇所が分散するように置換する。
[0058] [数 3]
Ravin) = x + ( 4 )
Figure imgf000015_0001
[0059] ここで、置換周期内における n回目の RTS差分値 (置換後の値)を Rav (n)とし、 ro unddown (A/B)は、 AZBの除算による商の小数点以下を切り捨てた整数部を示 す。この式 (4)において、右辺の第 2項および第 3項により、商 Xの配列に加算するべ き加算値の配列が求められ、図 8の例ではこの加算値の配列は「0, 0, 0, 0, 1, 0, 0, 0, 0, 1」となる。従って、式 (4)により変動箇所 (すなわち差分値が 1だけ大きい箇 所)が分散するように N個の RTS差分値が置換され、この RTS差分値を基に第 1の R TS置換処理例の場合と同様に、直線的に変動する N個の RTSが再構築される。 [0060] 以上のように、 RTS置換回路 322では、受信した ATMセルから分離された RTSの 値力 より直線的に変化するように N個単位で置換される。置換後の RTSは RTSバ ッファ 323に蓄積され、比較回路 326およびゲート回路 327により RTSの示す時間 間隔が基準周波数 fnxを基に再現される。 RTSが安定化されているので、ゲート回 路 327の出力信号間隔はほぼ一定となり、 PLL328ではソースクロックを安定的に再 生することができる。従って、セル分解回路 321の CDV吸収バッファ 321aから、 PL L328の出力クロックに同期してソース信号が出力されることで、ソース信号が正しい タイミングで再生され、その再生品質が向上する。
[0061] ところで、 ATMネットワーク 100では、その網同期クロックの周波数が周期的に変 動することが知られており、この周波数変動に応じて RTS差分値も周期的に大きく変 動する。例えば図 6や図 8の例では、 ±4という変動幅の大きな箇所が現れており、実 際のシステムではこのような箇所が周期的に現れる。このため RTS置換回路 322で は、 RTSの到着回数 Nに対応する RTS差分値の置換周期を、上記の変動周期以上 の長さとすることが望ましい。このように変動周期以上の期間単位で RTS差分の変動 を平坦化することで、 RTSの遷移を長期的に安定化させることができる。換言すれば 、本実施の形態の CLAD320では、 RTS置換回路 322を設けたことで、このように周 期的に現れる大きな変動に対応できることが特徴であり、これにより網同期クロックの 変動に関係なぐ受信した ATMセル力 高品質なソース信号を常に再生できるよう になる。
[0062] 《第 2の実施の形態》
ところで、上記の第 1の実施の形態では、 ATMセルの受信側において、セルから 分離した RTSを安定的に遷移するように置換した力 このような置換処理を ATMセ ルの送信側にぉ 、て行っても、受信側で再生されるソースクロックを安定ィ匕すると 、う 同様の効果を得ることができる。
[0063] 図 9は、第 2の実施の形態に係る送信側の ATM装置 200の CLADの内部構成を 示す図である。なお、図 9では、図 4に対応するブロックには同じ符号を付して示し、 その説明を省略する。
[0064] この図 9に示す CLAD210aは、従来から用いられていた図 4の CLAD210に、 RT S置換回路 215を設けたものである。 RTS置換回路 215は、ラッチ回路 214により生 成された RTSを、所定時間における遷移が安定するように RTSの値を置換して出力 する。置換の処理は、図 6および図 8で前述した変換テーブル、あるいは演算による 方法と同様の手法を用いる。すなわち、隣接する RTSの差分値の遷移が平滑化され るように所定時間単位で RTSの差分値を置換し、置換した差分値を基に RTSを算出 し直すことで、 RTSの遷移を安定ィ匕する。そして、セル組立回路 211は、インフォメー シヨンフィールドにソース信号を組み込むとともに、 RTS置換回路 215により安定ィ匕さ れた RTSを CSIビットに組み込んだ ATMセルを、中継 IZF220を介して ATMネット ワーク 100に送出する。
[0065] 図 10は、この CLAD210aで生成される RTSの数値例を示す図である。
この図 10では、上述した RTS置換処理例のうち、式 (4)を用いた演算により RTS 置換値を算出する手法を用いた例を示して 、る。送信側の CLAD210aにお 、て、 網同期クロックが不安定になると、カウンタ 213のカウントが不安定になって、 RTSの 生成間隔が不均等になる。図 10の例ではこのような要因により、生成された RTSの 差分値が最大で ±4の変動幅を有している。
[0066] これに対して、 RTS置換回路 215の処理により、 N回分（ここでは N= 10)ごとに R TS差分値の変動幅が最小化され、かつその変動箇所が分散されている。図 10の例 では、式 (3)中の商 Xが 3、余り yが 2となり、 RTS差分値の変動箇所は式 (4)により 5 番目および 10番目に分散配置される。これにより、置換後の RTSはより直線的に変 ィ匕するようになる。
[0067] 図 11は、第 2の実施の形態に係る受信側の ATM装置 300の CLADの内部構成を 示す図である。なお、図 11では、図 5に対応するブロックには同じ符号を付して示し、 その説明を省略する。
[0068] この図 11に示す CLAD320aは、図 5の CLAD320力ら、 RTS置換回路 322を除 いた構成を有する、従来カゝら用いられている装置である。すなわち、受信した ATM セルからはセル分解回路 321により RTSが分離され、 RTSバッファ 323に蓄積され る。そして、 RTSバッファ 323から出力される RTS力も RTSの生成間隔が再現され、 PLL328によりソースクロックが再生される。ここで、本実施の形態では、送信側にお V、て遷移が安定ィ匕された状態で RTSが ATMセルに多重化されて 、るので、受信側 においては、受信した RTSをそのまま用いることで、ソースクロックを安定的に再生で き、ソース信号の再生品質が向上する。
[0069] なお、第 1の実施の形態と同様に、送信側の CLAD210aでの RTS置換処理時の 置換周期は、 RTS差分値の変動周期以上の長さとすることが望ましい。これにより、 受信側の CLAD320aでは、網同期クロックの変動に関係なぐ受信した ATMセル 力も高品質なソース信号を常に再生できるようになる。
[0070] 《第 3の実施の形態》
ところで、送信側 CLADにおいて網同期クロックが不安定になる要因として、 CLA Dが受信する網同期クロックの切り替えが発生した場合が想定できる。例えば、図 2の システムにおいて、中継 IZF220が ATMネットワーク 100から網同期クロックを安定 的に受信している状況でも、 CLAD210に網同期クロックを伝送する中継 IZF220 内の PLOの動作が不安定になって、予備系の PLOに切り替える場合などがあり、こ の切り替え発生時には、 CLAD210では受信クロックの位相ずれやクロックの無受信 期間などが発生することがある。これに対して、網同期クロックの切り替え発生タイミン グの通知を受けて、その後の一定時間にのみ生成する RTSを安定ィ匕するように置換 することで、受信側でのソース信号の再生品質の低下を防止することができる。
[0071] 図 12は、第 3の実施の形態に係る送信側の ATM装置 200の CLADの内部構成を 示す図である。なお、図 12では、図 9に対応するブロックには同じ符号を付して示し、 その説明を省略する。
[0072] 図 12に示す CLAD210bは、図 9〖こ示した CLAD210a〖こ、クロック切替判定回路 2 16をさらに設けたものである。クロック切替判定回路 216は、入力される網同期クロッ クの出力源の切り替えが発生したか否かを判定する回路である。このクロック切替判 定回路 216は、例えば、中継 IZF220から網同期クロックの中継機器の切り替えの 通知を受けることで、切り替え発生を判定する。あるいは、受信する網同期クロックを 監視する機能を設けて、切り替えの有無を発生するようにしてもょ ヽ。
[0073] RTS置換回路 215は、通常では、ラッチ回路 214により生成される RTSを置換せ ずにそのままセル組立回路 211に出力する。そして、クロック切替判定回路 216によ り切り替えの発生が判定された場合に、例えばその後の一定時間に、ラッチ回路 21 4からの RTSを遷移が安定ィ匕するように置換し、セル組立回路 211に出力する。また 、クロック切替判定回路 216が、網同期クロックが切り替え後に再び正常に受信され たと判定する機能を具備する場合は、 RTS置換回路 215は RTSの置換処理を開始 した後、クロック切替判定回路 216により網同期クロックの正常受信が判定されたとき に、その通知を受けて RTSの置換処理を停止し、 RTSを置換せずに転送するよう〖こ してちよい。
[0074] このような処理により、受信側の CLADではソースクロックを安定的に再生すること が可能となる。ここで、 RTS置換回路 215により RTSを置換した場合、その置換周期 分だけ受信側にお!、てソースクロック再生動作の応答特性が悪ィ匕するが、本実施の 形態では網同期クロックが不安定状態となる期間のみ RTSを置換するため、応答特 性の悪ィ匕期間を最小限に留めることができる。
[0075] なお、送信側において RTSを置換する代わりに、網同期クロックの切り替え発生タ イミングを示す情報を ATMセルの所定領域に記録して送信し、受信側の CLADで この情報に応じて受信 RTSを置換し、置換後の RTSに基づいてソースクロックを再 生するようにしてちょい。
[0076] 《第 4の実施の形態》
ところで、上述したように、 ATMネットワーク 100の網同期クロックは周期的に変動 する場合があり、この周期に応じて RTSも周期的に変動する。従って、 RTSを遷移が 安定するように置換する場合には、その置換周期を RTSの変動周期以上の長さとす ることで、網同期クロックの変動に関係なぐ受信側でソースクロックを安定的に再生 でさるよう〖こなる。
[0077] その一方で、遷移安定ィ匕のための RTSの置換周期を長くすると、ソースクロック再 生動作の応答特性が悪化する。このため RTSの置換周期は、変動周期以上であり ながら、できるだけ短時間であることが望ましい。そこで、以下の第 4の実施の形態で は、網同期クロックの変動周波数を測定し、その周波数に応じて上記条件を満たす 適切な置換周期を設定する機能を、受信側の CLADに設ける。
[0078] 図 13は、第 4の実施の形態に係る受信側の ATM装置 300の CLADの内部構成を 示す図である。なお、図 13では、図 5に対応するブロックには同じ符号を付して示し、 その説明を省略する。
[0079] 図 13〖こ示す CLAD320bは、図 5〖こ示した CLAD320〖こ、変動周波数測定回路 3 29と置換周期算出回路 330とをさらに設けたものである。変動周波数測定回路 329 は、発振器 329aからの周波数 fbの基準クロックを基に、網同期クロック力 得られる 基準周波数 fnxのクロックの変動周波数 fnsを測定する。なお、発振器 329aは、この CLAD320bの内部または外部のどちらかに設けられている。置換周期算出回路 33 0は、測定された変動周波数 fnxに応じて、置換周期に対応する RTSの置換数であ る Nを算出し、この Nを RTS置換回路 322に設定する。
[0080] 図 14は、変動周波数測定回路 329の内部構成例を示す図である。
変動周波数測定回路 329は、図 14に示すように、変動周波数 fnsを測定する複数 の測定ユニット 90 (ここでは例として測定ユニット 90a— 90c)と、各ユニットからの最 小値を変動周波数 fnsとして出力する出力回路 97とを具備する。
[0081] 測定ユニット 90a— 90cは、 M分周器 91、 fnx測定カウンタ 92、ラッチ回路 93、周 期比較器 94、 fns測定カウンタ 95、およびラッチ回路 96をそれぞれ具備する。
[0082] M分周器 91は、網同期クロック力も得られる基準周波数 fnxのクロックを M分周した 分周クロックを出力する。この分周比 Mは基本的に、 RTSの生成間隔に対応するソ ース信号のブロック長である 3008とされる力 この分周比 Mにより基準周波数 fnxの 測定精度が決まるため、測定ユニット 90a— 90cにおいて、例えば 3008を等倍した 値や等分割した値など、それぞれ異なる分周比 Mを使用することで、測定精度を向 上させる。
[0083] fnx測定カウンタ 92は、発振器 329aからの周波数 fbの基準クロックをカウントし、 M 分周器 91からの分周クロックの受信時にカウント値をリセットする。ラッチ回路 93は、 f nx測定カウンタ 92のリセット直前のカウント値をラッチする。これにより、分周クロック の周波数を周波数 fbの基準クロックで換算した値が得られる。
[0084] 周期比較器 94は、ラッチ回路 93の出力値を基に、以下の式（5)および (6)を用い て変動周期の時間間隔を検出する。ここで、ラッチ回路 93の出力値を Cnx、 M分周 器 91による M分周の回数を m、比較段数を pとする。 Cnx (m) > Cnx (m— 1)≥ Cnx (m— 2)≥……≥ Cnx (m— p)
…… (5)
Cnx (m) >Cnx (m+ l)≥Cnx(m+ 2)≥……≥Cnx (m+p)
…… (6)
周期比較器 94は、ラッチ回路 93からの p個分の出力値が、まず例えば上記の式 (5 )を満たした場合に、その後のさらに p個分の出力値が式 (6)を満たしたときに、 fnx 測定カウンタ 95に対してパルスを出力する。なお、式（5)および (6)はそれぞれ、 p = 1の場合には、 Cnx (m) >Cnx (m-l) , Cnx (m) > (m+ 1)とする。
[0085] fns測定カウンタ 95は、発振器 329aからの周波数 fbの基準クロックをカウントし、周 期比較器 94からのノ ルス出力タイミングでカウント値をリセットする。ラッチ回路 96は 、 fns測定カウンタ 95のリセット直前のカウント値をラッチし、出力回路 97に出力する
[0086] 上述したように、測定ユニット 90a— 90cでは、 M分周器 91においてそれぞれ異な る分周比 Mを用いて分周が行われ、この分周比 Mに応じた変動周波数の測定値 (ラ ツチ回路 96の出力値）が出力される。出力回路 97は、これらの測定値のうち最小の ものを選択し、変動周波数 fnsとして出力する。
[0087] 図 15は、変動周波数測定回路 329内における伝送信号の例を示すタイミングチヤ ートである。
図 15の例では、 p = 3としている。この図 15では、 fnx測定カウンタ 92のカウント値 をラッチしたラッチ回路 93の出力値が一定となっていないことから、網同期クロックの 周期が不安定になっていることがわかる。ここで、タイミング T11において周期比較器 94によりパルスが出力された後、ラッチ回路 93の 3回分の出力値は順次増加し、そ の後の 3回分の出力値が徐々に減少しており、タイミング T12において、周期比較器 94は、式（5)および (6)を満たしたと判定してパルスを出力する。同様に、タイミング T13でもパルスを出力する。それぞれのパルス出力時のラッチ回路 96での出力値は ともに" 57"とされ、これにより変動周波数 fnsの基準クロック (周波数 fb)による換算値 が得られる。
[0088] ここで、図 13に戻って説明すると、置換周期算出回路 330は、測定された変動周 波数 fnsに応じて、 RTSの置換周期に対応する RTSの置換数 Nを設定する。 Nは、 次の式 (7)を満たす!: (自然数)を求めることで設定できる。
[0089] [数 4]
Figure imgf000022_0001
[0090] 式（7)の不等号の左辺の括弧内は、網同期クロックの変動周期における RTSの到 達回数を示す。また、不等号の右辺は、 N個分の RTS配列において RTS差分値の 変動箇所が現れる周期を示している。この式 (7)により、置換周期を、網同期クロック の変動周期以上で、かつ最小の値に設定できる。
[0091] 図 16は、この CLAD320bにおける RTSの数値例を示す図である。
変動周波数 fnsを 2600Hzとすると、式（7)により r= l, N = 20と算出される。図 16 では、 ATMセル力 分離した RTSの差分値の N個分、すなわち 20個分の積算値が 64 (すなわち、 20個当たりの平均値が 3. 2)となる。このとき、 RTS置換回路 322で は例えば、上式（3)による商 Xが 3、余り yが 4となり、置換後の差分値の配列には、変 動箇所 (すなわち、商 Xに 1が加算された RTS差分値が配置された箇所)が 5個置き に現れる。そして、置換された差分値の配列を用いて RTSを再構築することで、変動 周期を含む期間にお 、て RTSの遷移が安定化される。
[0092] 一方、図 16の中段に示すように、例えば N= 10とした場合には、 RTSが最初の 10 個分だけ到達する期間では、置換周期での RTS差分値の平均値は 2. 9となり、次の 10個分の到達期間では平均値は 3. 5となる。このように、変動周期より短い置換周 期で RTSを置換した場合には、 RTSの遷移直線の傾きが置換周期ごとに異なるもの となり、 RTSの遷移の安定度が不十分になって、ソース信号を安定的に再生すること を保証できなくなる。
[0093] 以上のように、本実施の形態では、網同期クロックの変動周波数 fnsを適宜測定し、 その測定時に応じて RTSの置換周期が最適となるように変化させることにより、網同 期クロックの変動に関係なぐソースクロックを常に安定的に再生して、ソース信号の 再生品質を向上させることができる。また、置換周期の最適化により、ソースクロックの 再生動作の応答特性の低下を最小限に抑えることができる。
[0094] なお、上記の変動周波数測定回路 329に限らず、他の手法により網同期クロックの 安定度を検出する機能を設けて、その検出結果に応じて RTSの置換周期を最適化 することで、網同期クロックの様々な不安定要因に対して、ソースクロックが常に安定 的に再生されるように対応できるようになる。
[0095] 《第 5の実施の形態》
図 17は、第 5の実施の形態に係るネットワークシステムの構成例を示す図である。 なお、この図 17では、図 2に対応するブロックには同じ符号を付して示し、その説明 を省略する。
[0096] 図 17に示すネットワークシステムでは、 D1映像信号を ATMセル化して送信するた めの 2つの ATM装置 201および 202力 それぞれ ATMネットワーク 100に接続され ている。 ATM装置 201には、映像出力装置 411から出力された映像信号 VIが、レ ベル変換装置 421を介して入力される。また、 ATM装置 202には、映像出力装置 4 12から出力された映像信号 V2が、レベル変換装置 422を介して入力される。 ATM 装置 201および 202は、図 2の ATM装置 200と同様に、 CLA機能を具備する CLA Dや、 SDHフレーマ機能を具備する中継 IZFなどを有し、それぞれ映像信号 VIお よび V2を ATMセル化して、 ATMネットワーク 100上に送出する。
[0097] 受信側の ATM装置 300には、 ATMネットワーク 100上の中継器（あるいは ATM 装置 201および 202のいずれかの中継器）などにより、 ATM装置 201および 202か らの映像信号 VIおよび V2が切り替えられて供給される。ここで、各 ATM装置 201 および 202からの受信信号が切り替えられたとき、多重化されたソース信号 (映像信 号)のソースクロック〖こは、位相のずれや、周波数の変更などが発生する場合がある。
[0098] また、受信側の ATM装置 300では、 PLLのループフィルタのカットオフ周波数を低 くすることが、特に映像信号などのソースクロックを安定的に再生するために有効であ る。しかし、カットオフ周波数を低くすると、 PLLでの入力信号に対する追従性が悪化 するので、上記のようにソースクロックの切り替えなどが生じた場合に、ソースクロック の再生が困難になってしまう。
[0099] 図 18は、第 5の実施の形態に係る受信側の ATM装置 300の CLADの内部構成 例を示す図である。なお、この図 18では、図 5に対応するブロックには同じ符号を付 して示し、その説明を省略する。
[0100] 図 18〖こ示す CLAD320cは、図 5〖こ示した CLAD320〖こ、バッファ監視回路 331を さらに設けた構成を有している。ノ ッファ監視回路 331は、セル分解回路 321の CD V吸収バッファ 321aを監視し、このバッファがアンダフローとなったときにソースクロッ クの切り替えが発生したと判定して、判定信号を RTS置換回路 322に出力する。また 、この後に CDV吸収バッファ 321aの蓄積量が所定量に達するまで、このバッファか らのデータ送信を待機させるように制御する。さらに、 CDV吸収バッファ 321aの蓄積 量が回復した場合に、その旨を RTS置換回路 322に通知するようにしてもょ 、。
[0101] RTS置換回路 322は、通常は上述した処理により、セル分解回路 321により分離さ れた RTSを所定の置換周期で置換する。このとき、置換周期を網同期クロックの変動 周波数以上の長さに設定する。そして、ノ ッファ監視回路 331からソースクロックの切 り替えを示す判定信号を受信すると、置換周期を一時的に短くし、その後置換周期 を徐々に元に戻していく。また、バッファ監視回路 331から CDV吸収バッファ 321aの 蓄積量の回復が通知されるまで、置換周期を短くしたままにしてもよい。
[0102] 図 19は、 CLAD320cにおける入出力データと置換周期の設定例を示すタイミング チャートである。
この図 19では、例えば ATM装置 201からの映像信号 VIが ATMセルにより受信 されている状態から、ソース信号の送信源が切り替えられ、タイミング T21において、 ノ ッファ監視回路 331がこの切り替えを検出する。このとき、バッファ監視回路 331の 制御により、 CDV吸収バッファ 321aの出力が停止されるとともに、 RTS置換回路 32 2での置換周期に対応する RTSの個数 Nが 20から 5に減少される。
[0103] この後、切り替え後の映像信号 V2の受信が開始されて、 CDV吸収バッファ 321a の蓄積量が所定のしきい値に達したタイミング T22において、ノ ッファ監視回路 331 の制御により、再び CDV吸収バッファ 321aからのデータ送信が開始される。ここで、 タイミング T21— T22では、 RTS置換回路 322での Nの設定値が徐々に増加され、 例えば映像信号 V2の送信が開始されたタイミング T22で Nが 20に戻る。
[0104] このような処理により、ループフィルタのカットオフ周波数が比較的高い PLL328を 使用しても、ソースクロックを常に安定的に再生できるようになる。例えば 1つの映像 信号 VIまたは V2などが継続して受信される通常時には、 RTS置換回路 322での置 換周期が長くされて、 RTSが常時一定で遷移するように置換される。このため PLL3 28では、カットオフ周波数の高いループフィルタを用いていても、ジッタの少ない安 定したソースクロックを再生でき、映像信号の再生品質の低下を防止できる。
[0105] また、送信側の ATM装置が替わるなどして、ソースクロックが切り替えられた場合 には、ノ ッファ監視回路 331によりこの切り替えが検出されて、 RTSの置換周期が短 くされる。このとき PLL328では、入力クロックの周期が通常時より短い周期で変動す る力 カットオフ周波数の高いループフィルタを用いることで、入力クロックに追従しや すくなる。従って、ソースクロックの切り替え後にも、短時間で安定したソースクロックを 再生できるようになる。そしてそれ以後は、再び長い周期で置換された RTSを基にソ ースクロックが再生されて、ソース信号を正確に再生することができる。
[0106] なお、上記の第 5の実施の形態では、 CDV吸収バッファ 321aでのアンダフローの 発生を監視して、ソースクロックの切り替えを検出していたが、例えば、送信側の機器 や切り替え機器などからの切り替え通知信号に応じて検出するなど、他の検出方法 が採られてもよい。
[0107] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
[0108] 10 セル分解装置
11 タイミング情報分離回路
12 タイミング情報置換回路
13 クロック生成回路 ソース信号出力回路 セル組立装置 ネットワーク

Claims

請求の範囲
[1] ネットワークを通じて受信した固定長のセルから、前記ネットワークに非同期のクロッ クを持つソース信号を分離して再生するセル分解装置において、
前記ソース信号のクロックの一定時間ごとの伝送タイミングを前記ネットワークの同 期クロックの伝送タイミングで換算した伝送タイミング情報を、受信した前記セルから 分離するタイミング情報分離回路と、
前記タイミング情報分離回路力 の隣接する前記伝送タイミング情報間の差分値を 所定時間単位で平均化し、平均化した差分値を基に前記伝送タイミング情報を置換 するタイミング情報置換回路と、
置換された前記伝送タイミング情報を基に前記ソース信号のクロックを生成するクロ ック生成回路と、
を有することを特徴とするセル分解装置。
[2] 前記タイミング情報置換回路は、隣接する前記伝送タイミング情報間の差分値を所 定の個数だけ積算し、その積算値を前記個数で除算した商を前記個数分だけ配置 した配列を求め、前記除算による剰余を前記伝送タイミング情報のビット数の最小単 位に分割した分割値を前記配列に分散させて加算することで、前記差分値を平均化 することを特徴とする請求の範囲第 1項記載のセル分解装置。
[3] 前記タイミング情報置換回路は、前記伝送タイミング情報を平均化する際の前記所 定時間を、前記ネットワークの同期クロックに生じる周波数変動の変動周期以上とす ることを特徴とする請求の範囲第 1項記載のセル分解装置。
[4] 前記ネットワークの同期クロックの安定度を検出する安定度検出回路をさらに有し、 前記タイミング情報置換回路は、前記安定度検出回路の検出結果に応じて、前記 伝送タイミング情報を平均化する際の前記所定時間を変化させることを特徴とする請 求の範囲第 1項記載のセル分解装置。
[5] 前記安定度検出回路として、前記ネットワークの同期クロックに生じる周波数変動の 変動周期を測定する測定回路を設け、
前記タイミング情報置換回路は、前記測定回路によって測定された前記変動周期 に応じて、前記伝送タイミング情報を平均化する際の前記所定時間を前記変動周期 以上とするように設定することを特徴とする請求の範囲第 4項記載のセル分解装置。
[6] 前記セルに多重化される前記ソース信号の切り替えを検出する切り替え検出回路 をさらに有し、
前記タイミング情報置換回路は、前記切り替え検出回路により前記ソース信号の切 り替え発生と判定された場合に、前記伝送タイミング情報を平均化する際の前記所 定時間を一時的に短くすることを特徴とする請求の範囲第 1項記載のセル分解装置
[7] 前記クロック生成回路は、置換された前記伝送タイミング情報の示す周期を持つク ロックの入力を受けて前記ソース信号のクロックを生成する PLL回路を具備すること を特徴とする請求の範囲第 1項記載のセル分解装置。
[8] 伝送するネットワークに非同期のクロックを持つソース信号を固定長のセルに多重 化して前記ネットワークに送信するためのセル 立装置において、
前記ソース信号のクロックの一定時間ごとの伝送タイミングを前記ネットワークの同 期クロックの伝送タイミングで換算した伝送タイミング情報を生成するタイミング情報 生成回路と、
前記タイミング情報生成回路力 の隣接する前記伝送タイミング情報間の差分値を 所定時間単位で平均化し、平均化した差分値を基に前記伝送タイミング情報を置換 するタイミング情報置換回路と、
置換された前記タイミング情報を前記ソース信号とともに前記セルに多重化するセ ル多重化回路と、
を有することを特徴とするセル組立装置。
[9] 前記タイミング情報置換回路は、隣接する前記伝送タイミング情報間の差分値を所 定の個数だけ積算し、その積算値を前記個数で除算した商を前記個数分だけ配置 した配列を求め、前記除算による剰余を前記伝送タイミング情報のビット数の最小単 位に分割した分割値を前記配列に分散させて加算することで、前記差分値を平均化 することを特徴とする請求の範囲第 8項記載のセル組立装置。
[10] 前記ネットワークの同期クロックの前記セル^ a立装置への出力切り替えが発生した か否かを判定するクロック切り替え判定回路をさらに有し、 前記タイミング情報置換回路は、前記クロック切り替え判定回路により切り替え発生 と判定された場合に前記伝送タイミング情報の置換を開始し、それ以前では前記伝 送タイミング情報を置換せずにそのまま前記クロック生成回路に出力することを特徴 とする請求の範囲第 8項記載のセル組立装置。
[11] 前記タイミング情報置換回路は、前記伝送タイミング情報を平均化する際の前記所 定時間を、前記ネットワークの同期クロックに生じる周波数変動の変動周期以上とす ることを特徴とする請求の範囲第 8項記載のセル組立装置。
[12] ソース信号が多重化された固定長のセルをネットワークを通じた受信して、前記ネッ トワークに非同期である前記ソース信号のクロックを再生するクロック再生方法におい て、
タイミング情報分離回路が、前記ソース信号のクロックの一定時間ごとの伝送タイミ ングを前記ネットワークの同期クロックの伝送タイミングで換算した伝送タイミング情報 を、受信した前記セル力も分離し、
タイミング情報置換回路が、前記タイミング情報分離回路からの隣接する前記伝送 タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に前 記伝送タイミング情報を置換し、
クロック生成回路が、置換された前記伝送タイミング情報を基に前記ソース信号のク ロックを生成する、
ことを特徴とするクロック再生方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8942108B2 (en) 2012-12-14 2015-01-27 General Electric Company Method and system for current differential protection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09247157A (ja) * 1996-03-06 1997-09-19 Hitachi Ltd Ｓｒｔｓクロック再生制御回路
JP2001285268A (ja) * 2000-03-29 2001-10-12 Fujitsu Ltd Ｓｒｔｓ法を用いたクロック発生装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9419611D0 (en) * 1994-09-29 1994-11-16 Plessey Telecomm Constant bit rate synchronisation
US5742649A (en) * 1995-12-15 1998-04-21 Cisco Technology, Inc. SRTS clock recovery system for use in a highly stressed network environment
US5912880A (en) * 1996-11-07 1999-06-15 Northern Telecom, Limited System and method for ATM CBR timing recovery
JP2856189B2 (ja) * 1997-02-26 1999-02-10 日本電気株式会社 Ｓｒｔｓ法によるクロック再生装置及びクロック再生方法
CA2202307A1 (en) * 1997-04-10 1998-10-10 Newbridge Networks Corporation Generation of primary rate clocks from correction values derived from the received synchronous residual time stamp
US5970107A (en) * 1998-01-06 1999-10-19 Maker Communications, Inc. Synchronous residual time stamp service clock regenerator phase locked loop phase comparator and loop filter
JPH11275077A (ja) * 1998-03-20 1999-10-08 Fujitsu Ltd Ａｔｍネットワークシステム及びそのクロック供給ルート変更方法
US7106758B2 (en) * 2001-08-03 2006-09-12 Adc Telecommunications, Inc. Circuit and method for service clock recovery
US6990109B2 (en) * 2001-10-31 2006-01-24 Adtran, Inc. Method and apparatus for providing reliable voice and voice-band data transmission over asynchronous transfer mode (ATM) network

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09247157A (ja) * 1996-03-06 1997-09-19 Hitachi Ltd Ｓｒｔｓクロック再生制御回路
JP2001285268A (ja) * 2000-03-29 2001-10-12 Fujitsu Ltd Ｓｒｔｓ法を用いたクロック発生装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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