WO2006077766A1 - 半導体レーザ装置及びその製造方法 - Google Patents

半導体レーザ装置及びその製造方法 Download PDF

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WO2006077766A1
WO2006077766A1 PCT/JP2006/300297 JP2006300297W WO2006077766A1 WO 2006077766 A1 WO2006077766 A1 WO 2006077766A1 JP 2006300297 W JP2006300297 W JP 2006300297W WO 2006077766 A1 WO2006077766 A1 WO 2006077766A1
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ridge
etching
layer
stripe
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PCT/JP2006/300297
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English (en)
French (fr)
Inventor
Hiroyuki Hosoi
Kouji Makita
Michinari Yamanaka
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/223—Buried stripe structure

Definitions

  • the present invention relates to a semiconductor laser device used as a light source for an optical disk device, an information processing device, and the like, and a method for manufacturing the same.
  • the current distribution shape and the light distribution shape are controlled to increase the output. It is possible to improve the kink level, which is a problem. Also, by making the ridge top dimension almost the same as the bottom dimension, the thermal resistance during current injection can be reduced, and a low operating current can be realized.
  • the substrate orientation is from the (100) plane to the [011] direction It is common to use a semiconductor substrate having an off-angle inclined by about 10 °.
  • the ridge shape in a cross section perpendicular to the longitudinal direction (stripe direction) of the ridge becomes asymmetrical to the left and right reflecting the substrate off angle.
  • the ridge shape in the cross section perpendicular to the longitudinal direction (stripe direction) of the ridge is a trapezoidal shape with low verticality of the wall surface. From the above points, it has been very difficult to improve the asymmetry and the perpendicularity of the ridge shape in the cross section perpendicular to the longitudinal direction of the ridge (stripe direction).
  • ridge-type stripes have been formed using dry etching and wet etching in combination, and the ridge shape is perpendicular to the longitudinal direction of the ridge (stripe direction). It has been proposed (for example, see Patent Document 1 below). Since dry etching can be anisotropically etched, the vertical and symmetry of the cross section perpendicular to the longitudinal direction of the ridge (stripe direction) is higher than when forming a ridge-type stripe only by wet etching. An improved ridge shape is obtained. In addition, the wet etching after dry etching removes the damage layer generated by the plasma during dry etching.
  • FIGS. Fig. 3 shows the structure of the semiconductor laser device described in Examples 1 and 3 of Patent Document 1
  • Fig. 4 shows the manufacturing process.
  • the cross-sectional view also shows the direction force perpendicular to the longitudinal direction of the ridge stripe. is there.
  • Epitaxial growth is performed sequentially by the length method (hereinafter referred to as MOCVD method) (in FIG.
  • a p-type intermediate layer (for example, a p-type GalnP intermediate layer) is deposited between the p-type cladding layer 307 and the p-type GaAs cap layer 309 (see FIG. Not shown).
  • the ridge-type stripe pattern 313 may use a dielectric such as force Si 0 formed using a photoresist.
  • the p-type GaAs cap layer 309 and the p-type cladding layer 307 are formed under the p-type cladding layer 307 using dry etching technology. Etching is performed to a position of 50 nm to 350 nm on the etching stop layer 306.
  • wet etching is performed up to the p-type etching stop layer 306, and a ridge-type strut comprising a P-type AlGaAs cladding layer 307 and a p-type GaAs cap layer 309 is performed.
  • an n-type current blocking layer 310 is deposited by MOCVD, and the current injection region, that is, p-type GaAs is deposited by wet etching.
  • the current blocking layer on the cap layer 309 surface is removed.
  • the p-type GaAs contact layer 311 is formed again by MOCVD, and the semiconductor laser wafer is completed (see Fig. 3 for the completed product).
  • the AlGaAs-based infrared semiconductor laser device and the AlGalnP-based red semiconductor laser device are relatively perpendicular to each other in the cross section perpendicular to the longitudinal direction of the ridge (stripe direction).
  • An improved ridge shape is obtained.
  • the etching depth can be controlled by wet etching, and the plasma damage layer can be removed during dry etching.
  • FIG. 6 is a cross-sectional view of the structure of the semiconductor laser device according to the second embodiment, and also shows the manufacturing process, and also shows the directional force perpendicular to the longitudinal direction of the ridge-type stripe.
  • an n-type AlGaAs cladding layer 503, an active layer 504 having a quantum well structure, a p-type AlGaAs cladding layer 505, and a p-type etching stop Layer 506, p-type AlGaAs clad layer 507, and p-type GaAs cap layer 509 are sequentially grown epitaxially by the MOVPE method.
  • a layer corresponding to the active layer 504 having a quantum well structure is not shown).
  • a dielectric such as A10 is deposited on the surface of the p-type GaAs cap layer 509, and photolithography is performed.
  • Ridge-type stripe pattern that also has dielectric force such as A10 by using Raffy technology
  • the p-type etching stop layer 506 is a layer containing In having a band gap that does not absorb laser light, or a layer containing In having a layer thickness designed to obtain a quantum effect.
  • AlGalnP or GalnP For example, AlGalnP or GalnP.
  • Inductively coupled plasma is used for dry etching.
  • P-type etching stop layer 506 uses a layer containing In, and its etching rate is significantly higher than that of p-type AlGaAs cladding layer 507 and p-type GaAs cap layer 509. descend. Therefore, in dry etching, etching can be stopped by the etching stop layer 506.
  • a chemical liquid mainly composed of hydrofluoric acid is used as a dielectric such as A10.
  • a current blocking layer 510 is formed by MOCVD.
  • unnecessary portions of the current blocking layer 510 grown on the ridge stripe are removed by photolithography using a photoresist, and then p-type GaAs contact is formed by metal organic chemical vapor epitaxy (hereinafter referred to as MOVPE).
  • MOVPE metal organic chemical vapor epitaxy
  • FIG. 7 is a structure of the semiconductor laser device described in Patent Document 2
  • FIG. 8 is a cross-sectional view showing a manufacturing process thereof as seen from a direction perpendicular to the longitudinal direction of the ridge type stripe.
  • the SiO stripe 713 is formed by the luffy technique.
  • a part of the In P clad layer 707 is etched to form a ridge stripe.
  • the nP current blocking layer 705 and the n-type GaAs current blocking layer 706 are sequentially epitaxially grown.
  • the SiO stripe 713 is removed and the entire surface of the substrate is removed by MOCVD.
  • a type GaAs contact layer 710 is grown. Finally, a p-side electrode 711 and an n-side electrode 701 are formed to manufacture a semiconductor laser device.
  • a ridge-type stripe can be formed only by dry etching, and in a cross section perpendicular to the longitudinal direction (stripe direction) of the ridge, the symmetry is high. A ridge shape is obtained.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-69154
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-294877
  • the ridge shape in a cross section perpendicular to the longitudinal direction (stripe direction) of the ridge is symmetrical with the semiconductor substrate facing down.
  • the difference between the carrier distribution shape and the light distribution shape is reduced, the hole burning phenomenon is suppressed, and the lateral ridge shape asymmetry in the cross section perpendicular to the longitudinal direction (stripe direction) of the ridge is suppressed. Mode instability is eliminated.
  • the shape of the ridge side wall surface is desirably a ridge-type stripe that is perpendicular to the surface of the semiconductor substrate and has a higher ridge height.
  • the height of the ridge is low, laser light with a broad active layer force is absorbed by the P-type cap layer, etc., which tends to lead to deterioration of characteristics such as an increase in threshold current and a decrease in differential quantum efficiency.
  • the width of the bottom of the ridge not only regulates the current path width but also the intensity of optical confinement, a ridge stripe semiconductor laser device is usually designed based on the width of the ridge bottom.
  • the conventional process has a trapezoidal shape (forward mesa shape) where the ridge bottom dimensions are the same and the ridge top dimensions are narrowed, so that the contact resistance with the p-side electrode increases as the ridge top dimensions become smaller. Characteristics such as threshold values tend to decrease. Therefore, in order to avoid these problems, a high-power semiconductor laser with a large light spread of active layer strength requires the formation of a ridge-type stripe that does not reduce the width of the top surface of the ridge even if it has a high ridge height. Is done.
  • the longitudinal direction (stripe direction) of the ridge is compared with the case of forming by only wet etching technology.
  • a ridge shape with improved verticality and symmetry can be obtained, but side etching occurs at the top of the ridge due to wet etching for the purpose of etching depth control and plasma damage layer removal. Will fall.
  • AlGalnP-based red semiconductor laser devices use a semiconductor substrate that generally has an off angle, specifically, a (100) plane inclined in the [0 11] direction. ) The symmetry of the ridge shape in the cross section perpendicular to the longitudinal direction (stripe direction) of the ridge is reduced.
  • the wet etching chemical used does not etch the p-type GaAs cap layer 309, and only etches the p-type cladding layer 307.
  • the p-type cladding layer 307 is made of AlGaAs in the case of an AlGaAs-based infrared semiconductor laser device, and is made of AlGalnP in the case of an AlGalnP-based red semiconductor laser device. Therefore, as shown in FIG. 4 (c), only the ridge side surface of the p-type cladding layer 303 is selectively etched, and the upper part of the p-type cladding layer 307 just below the p-type GaAs cap layer 309 is the desired ridge top dimension. A narrower overhang is formed with p-type GaAs cap layer 309 protruding on both sides of the ridge top portion.
  • the n-type current blocking layer 310 is formed on a substrate having such a ridge shape in a cross section perpendicular to the longitudinal direction (stripe direction) of the ridge, the epitaxial growth is completely under the overhang. In other words, a cavity is formed, and the cavity remains in the completed semiconductor laser device without being lost even in the subsequent process.
  • Such a cavity scatters oscillation light in the laser device, causes waveguide loss, and adversely affects device characteristics such as a decrease in differential quantum efficiency and an increase in threshold current and operating current.
  • n-type AllnP when epitaxially grown, the n-type grown epitaxially is grown at the ridge skirt where multiple types of crystal planes are exposed.
  • the crystallinity of the MnP current block layer decreases.
  • the increase in the ridge size relative to the mask size and the decrease in the crystallinity of the n-type AllnP current blocking layer degrade the device characteristics such as non-uniformity in the horizontal emission angle of the laser beam and increase in threshold current and operating current.
  • the source gas is insufficiently supplied, and the deposition rate is locally reduced, so that the coverage of the current blocking layer at the ridge skirt is lowered.
  • a semiconductor layer such as n-type Alln P is used as the current blocking layer, a plurality of types of crystal planes are exposed on the ridge side wall formed by anisotropic dry etching. The epitaxial growth cannot be performed with good crystallinity, and the crystallinity of the current blocking layer is lowered.
  • the SiN current blocking layer has low coverage at the ridge bottom that most affects the oscillation light close to the emission position.
  • the crystallinity of the n-type AllnP current blocking layer is caused by nonuniformity in the horizontal emission angle of the laser beam, threshold This leads to deterioration of device characteristics such as increase in value current and operating current.
  • the angle formed between the ridge side surface and the substrate surface at the lower edge of the ridge is close to 90 degrees. Stress concentrates in the vicinity of the bonding line between the side surface of the ridge and the etching stop layer, and cracks may occur at the bottom of the ridge starting from this portion. As a result, the performance of the laser device may be degraded.
  • the above manufacturing method is limited to an AlGaAs infrared semiconductor laser device, and cannot be applied to an AlGalnP red semiconductor laser device.
  • a thin GalnP etching stop layer is grown on an AlGaAs cladding layer, the composition, film thickness, and lattice irregularities are controlled. Deterioration in control and crystallinity is a problem, and stable production is difficult.
  • the etching stop layer is provided! /, So that the dry etching depth cannot be controlled.
  • the ridge height uniformity among the semiconductor laser devices decreases among a plurality of wafers.
  • Example 2 of Patent Document 1 the angle formed between the ridge side wall surface and the substrate surface is increased, so that when a dielectric film such as SiN or SiO is applied to the current blocking layer, the ridge hem is not covered.
  • the current block layer coverage at the ridge skirt may be reduced, and current leakage at the ridge skirt may occur.
  • a semiconductor layer such as n-type AllnP is used as the current blocking layer, a plurality of crystal planes are exposed on the ridge side wall surface formed by anisotropic dry etching, so that the epitaxial has good crystallinity. It cannot grow and the crystallinity of the current blocking layer decreases.
  • Example 2 of Patent Document 1 since the angle formed between the ridge side wall surface and the substrate surface is large, there is a risk of cracks occurring at the ridge hem.
  • the present invention provides a ridge stripe type semiconductor laser device having an improved output having a ridge formation with excellent verticality and symmetry and a high kick level, and a method for manufacturing the same.
  • a side wall protective layer is formed on the side wall surface of the ridge after dry etching over the ridge type stripe forming method using both dry etching and wet etching, and side etching of the ridge top during subsequent wet etching is performed.
  • a ridge stripe semiconductor laser device of the present invention includes a first conductivity type cladding layer, an active layer, and a second conductivity type first cladding layer on a compound semiconductor substrate.
  • a semiconductor laser comprising: an etching stop layer; a second conductivity type second cladding layer formed on a striped ridge; and a current blocking layer formed excluding at least a part of the ridge.
  • each of both side surfaces of the ridge is substantially perpendicular to the semiconductor substrate surface and extends downward from the upper end of the ridge.
  • a second surface having a substantially straight hem portion inclined surface force that is inclined downward toward the outside of the ridge at the ridge hem portion, and the first surface and the second surface are ,
  • (bl) is a substantially stepped step surface that is substantially parallel to the semiconductor substrate surface and that extends outward from the ridge, and has a length of 0.2 m or less at the cross section.
  • (b2) It is connected via a straight or curved curved intermediate surface that protrudes diagonally outward and bulges outward from the ridge, A ridge stripe semiconductor laser device in which a (111) plane of a semiconductor constituting the second cladding layer is exposed on the second surface.
  • each of the first surface and the second surface is substantially straight in the shape of the ridge side surface.
  • each of the two inclined surfaces is a substantially flat inclined surface, and when the first surface and the second surface are directly connected, the connection between these two surfaces is The cross-sectional shape has a refracting point, and the first surface and the second surface are connected via an intermediate surface (in this case, a stepped surface in this case) which is the third surface as in (bl) above.
  • each connecting portion has a refraction point in the cross-sectional shape, and the third surface in (b2) above. Even when the surface is curved, the first surface and the second surface are straight flat surfaces.
  • curved surfaces whose slope changes continuously as a whole such as curved surfaces whose cross-sectional shape is a continuous curve, such as the side wall surface of the cladding layer 307 in FIGS. 4 (c) and 4 (d), are excluded. It is burned.
  • the (111) plane is exposed in an area of at least 50% or more of the second plane. This is preferable because the current blocking layer and the like can be epitaxially grown with good crystallinity.
  • an angle formed by the first surface and the surface of the semiconductor substrate is 85 ° or more and 95 ° or less. It is preferable.
  • the width near the ridge top end on the first surface is not so small compared to the width near the ridge bottom end on the first surface. It is possible to prevent the resistance from increasing or the characteristics such as the threshold from deteriorating. It is also preferable because the ridge height can be increased, the threshold current is increased and the differential quantum efficiency is prevented, the light spread from the active layer is large, and a high-power semiconductor laser can be obtained.
  • the third intermediate surface protrudes outside the ridge in a cross-sectional shape perpendicular to the ridge stripe direction.
  • the length of the step step surface substantially parallel to the surface of the semiconductor substrate is equal to or less than the thickness of the current blocking layer.
  • the plane orientation of the surface of the semiconductor substrate is a plane orientation in which the (100) plane force is also inclined by a predetermined angle.
  • the (100) plane inclination direction is the [011] direction.
  • the predetermined angle is an angle at which a natural superlattice is not formed when the first cladding layer is epitaxially grown on the semiconductor substrate (growth so that the crystal axis is aligned with the substrate). In general, it is preferably 5 ° or more and 20 ° or less.
  • a method for manufacturing a ridge stripe semiconductor laser device of the present invention includes a first conductivity type cladding layer, an active layer, and a second conductivity type first cladding layer on a compound semiconductor substrate, Except for the step of sequentially forming an etch stop layer and a second cladding layer of the second conductivity type, and a portion for forming a striped ridge, the second conductivity type second cladding layer is formed using a dry etching technique.
  • This is a method for manufacturing a ridge stripe semiconductor laser device, in which etching is performed so that the (111) plane of the semiconductor constituting the second cladding layer is exposed on at least a part of the side surface of the ridge.
  • the ridge stripe semiconductor laser device of the present invention at least 50% or more of the side surface of the ridge formed by the wet etching in the wet etching step (111). It is preferable to expose the surface.
  • the side etch rate in the wet etching is reduced and stabilized, so the concentration of the chemical used for the wet etching, temperature, etc. Variation in etching rate due to variation can be suppressed, and ridge This is preferable because the shape of the hem can be easily controlled.
  • wet etching is performed until the second surface is substantially linear in cross-sectional shape so that the (111) surface is exposed on almost the entire surface of the second surface. .
  • the ridge stripe semiconductor laser device of the present invention in the cross section perpendicular to the stripe direction of the ridge, (thickness of the side wall protective layer) ⁇ (the thickness in the wet etching step)
  • the amount of side etching of the second cladding layer of the second conductivity type is preferable.
  • the plane orientation of the semiconductor substrate surface is a plane orientation inclined at a predetermined angle from the (100) plane.
  • the inclination direction of the (100) plane is the [011] direction.
  • the predetermined angle is an angle such that a natural superlattice is not formed when the first cladding layer is epitaxially grown on the semiconductor substrate (growth so that the crystal axis is aligned with the substrate). In general, it is preferably 5 ° or more and 20 ° or less.
  • AlGalnP-based semiconductor layer AlGalnP-based semiconductor layer (A1P, GaP, InP mixed crystal semiconductor) on a GaAs (100) substrate.
  • AlP AlP
  • a red laser beam having a wavelength of 650 nm that oscillates becomes 685 nm.
  • the energy gap can be changed accordingly by changing the composition ratio of the components constituting the semiconductor.
  • the energy due to the crystal structure is changed.
  • the gap change becomes dominant, and there is a disadvantage that even if the composition ratio is changed, a desired energy gap value, in other words, a desired oscillation wavelength cannot be controlled. Therefore, in order to prevent the formation of a natural superlattice, it is particularly preferable to use a (100) plane substrate whose semiconductor substrate surface is inclined at a predetermined angle in the [011] direction.
  • the (100) surface force is formed on a compound semiconductor substrate having a surface orientation inclined at a predetermined angle as a first conductive type.
  • a step of sequentially forming a cladding layer, an active layer, a second conductivity type first cladding layer, an etching stop layer, and a second conductivity type second cladding layer, and a portion where a stripe-shaped ridge is formed A step of etching the second conductivity type second clad layer halfway using a dry etching technique, and at least one layer on the ridge side surface of the ridge portion formed by the dry etching, Forming a sidewall protective layer having a different thickness on both sides of the ridge, and further etching the second conductivity type second cladding layer to the etching stop layer using a wet etching technique;
  • the ridge is viewed from the [01-1] direction with the substrate facing down in a cross section perpendicular to the stripe direction of the ridge.
  • the thickness of the sidewall protection layer formed on the right side of the ridge is the thickness of the sidewall protection layer formed on the left side of the ridge.
  • etching is performed so that the (111) plane of the semiconductor constituting the second cladding layer is exposed on at least a part of the side surface of the ridge.
  • the area of at least 50% or more of the side surface of the ridge formed by the wet etching is in the wet etching process. It is preferable to expose the (111) plane.
  • the side etch rate in wet etching decreases and stabilizes. Therefore, the concentration and temperature of the chemical used in the wet etching are reduced. It is preferable because it can control the variation in etching speed due to the variation and facilitate the shape control of the ridge skirt.
  • ⁇ Silicon etching amount of the second conductivity type second cladding layer in the wet etching step
  • the surface shape of the substantially linear step step surface in the wafer surface which is substantially parallel to the surface of the semiconductor substrate and projecting to the outside of the ridge.
  • a shape in which the third surface does not occur on the ridge side wall surface on the thickness side with the thinner layer thickness (a shape in which the first surface and the second surface are directly connected) can be stably formed in the wafer surface.
  • the shape where the stepped surface bites into the inside of the ridge is particularly narrow due to the narrowing of the ridge, which narrows the current path, increases the resistance during laser operation, and tends to cause characteristic degradation such as an increase in value! /, .
  • the inclination direction of the (100) plane is the [011] direction.
  • a ridge stripe semiconductor laser device with improved element characteristics such as uniform horizontal radiation angle of laser light, improved differential quantum efficiency, and improved kink level, and A manufacturing method thereof can be provided. Furthermore, ridge-type stripes can be formed with good uniformity within and between wafers, and yield can be improved.
  • FIG. 1 is a cross-sectional view showing the structure of an embodiment of a ridge stripe semiconductor laser device of the present invention.
  • FIG. 2A is a cross-sectional view showing a manufacturing process of the ridge stripe type semiconductor laser device shown in FIG. 1 of the present invention.
  • FIG. 2B is a process partial view of a cross section perpendicular to the stripe direction of the ridge of the process of various other embodiments of the present invention, corresponding to the process of (g) of FIG. 2A.
  • FIG. 2C is a process cross-sectional view of another embodiment of the present invention, corresponding to the processes (f) to (i) in FIG. 2A.
  • FIG. 2D is a partially enlarged view of the ridge and the vicinity of the skirt in the step (c) of FIG. 2A.
  • FIG. 2E is a process cross-sectional view of another embodiment of the present invention, corresponding to the process after (c) in FIG. 2A.
  • FIG. 2F is a process cross-sectional view of another embodiment of the present invention corresponding to the process after (c) in FIG. 2A.
  • FIG. 2G is a partially enlarged view of the ridge and its vicinity in the (t-1) step of FIG. 2E.
  • FIG. 2H is a partially enlarged view of the ridge and the vicinity of the skirt in the step (u-1) in FIG. 2F.
  • FIG. 21 is a partially enlarged view of the ridge and the vicinity of the skirt in the step (t-5) of FIG. 2E.
  • FIG. 2J is a partially enlarged view of the ridge and the vicinity of the skirt in the step (u-5) in FIG. 2F.
  • FIG. 2K is a process cross-sectional view of another embodiment of the present invention corresponding to the process after (e) in FIG. 2A.
  • FIG. 3 is a cross-sectional view showing the structure of an embodiment of a conventional ridge stripe semiconductor laser device.
  • FIG. 4 is a sectional view showing a manufacturing process of the conventional ridge stripe type semiconductor laser device shown in FIG.
  • FIG. 5 is a cross-sectional view showing the structure of an embodiment of a conventional ridge stripe semiconductor laser device.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of the conventional ridge stripe semiconductor laser device shown in FIG.
  • FIG. 7 is a cross-sectional view showing the structure of an embodiment of a conventional ridge stripe semiconductor laser device.
  • FIG. 8 is a sectional view showing a manufacturing process of the conventional ridge stripe semiconductor laser device shown in FIG.
  • FIG. 1 is a cross-sectional view perpendicular to the longitudinal direction of the ridge of the ridge stripe semiconductor laser device according to the first embodiment
  • FIG. 2A is a similar cross-sectional view showing the manufacturing process.
  • the upper side, the lower side, or the upper side or the lower side of the semiconductor laser device is, for example, based on FIG.
  • the side where 101 is present is referred to as the lower side and the lower side
  • the side where the p-side electrode 112 is present is referred to as the upper side and the upper side.
  • an n-type GaAs substrate 102 (thickness: 400 to 500 ⁇ m) is formed by MOCVD (metal organic chemical vapor deposition). Al Ga) In P cladding layer 10
  • an SiO film 113 (thickness 0.
  • the n-type GaAs substrate 102 used is, for example, a visible light semiconductor laser having an oscillation wavelength of 650 band, and suppresses the formation of a natural superlattice (ordered structure) in the Ga In P layer. l]
  • a semiconductor substrate having a so-called off angle having a (100) plane inclined about 10 ° in the direction is used, but in the present invention, the substrate off angle can be used without any particular limitation.
  • the substrate off-angle even when the substrate off-angle is inclined, the right-left symmetry of the ridge shape is substantially maintained in the cross section perpendicular to the stripe direction of the ridge as will be described later.
  • the block layer can be formed without any problem.
  • the active layer 104 may be an active layer having a multiple quantum well structure in which GalnP is a well layer and AlGalnP is a barrier layer.
  • the p-type Ga In P etching stop layer 106 has a well layer of GalnP and a barrier of AK ⁇ alnP.
  • It may be an etching stop layer having a multiple quantum well structure as a layer.
  • the p-type Ga In P etching stop layer 106 does not absorb laser light.
  • a ⁇ alnP can be used as long as it is a layer thickness with a band gap or a layer thickness designed to obtain a quantum effect!
  • the SiO 2 film 113 in FIG. It is formed on the SiO stripe 114 by the technique and dry etching technique.
  • the amount of dry etching is 65 to 95% of the ridge height, preferably 80 to 95%. Within this range, variation in the amount of side etching due to wet etching at the ridge skirt described later can be suppressed. If the area of the first surface formed by dry etching is too small, and as a result the area to be wet etched is too large, the amount of etching varies greatly depending on the state of the etchant (concentration, temperature, etc.). This is because the influence of the crystal plane described later is not dominant.
  • the above numerical range of the dry etching amount and the ridge height refers to the relationship between the dry etching amount and the ridge height at the side surface of the ridge. That is, generally, as shown in FIG.
  • the thickness of the portion remaining on the outer side of the ridge of the remaining second cladding layer 108 (that is, spreading laterally! /, The bottom portion) is In many cases, the part away from the side surface of the ridge tends to be thinner than the vicinity of the side surface of the ridge. Therefore, the reference ridge height when the amount of dry etching is in the range of 65 to 95% of the ridge height is that the upper edge force of the sidewall surface 121 after the first dry etching is also lower (the contact with the bottom surface 122 after the dry etching). The vertical distance to (part) was used as a reference.
  • a method of stopping etching by time control a method of applying a monochromatic light to the substrate surface and obtaining interference intensity and time obtained from the reflected light.
  • a method of applying a monochromatic light to the substrate surface and obtaining interference intensity and time obtained from the reflected light there is a method in which the etching is performed while calculating the remaining etching thickness and the etching is stopped when the desired film thickness is obtained.
  • Examples of the dry etching technique that can be suitably employed in the present invention include anisotropic plasma etching, and examples of dry etching include inductively coupled plasma (hereinafter referred to as ICP) and electron 'cyclotron' resonance (The following are methods using ECR plasma.
  • the etching gas is a force that uses a mixed gas of SiCl and Ar.
  • chlorine gas trisalt-boron gas, or the like may be used.
  • the dry etching technique used in the first embodiment is an ICP (Inductively Coupled Plasma) method, using a mixed gas of SiCl and Ar as an etching gas. Yes.
  • ICP Inductively Coupled Plasma
  • the volume content of SiCl in the mixed gas is 5-12%, semiconductor
  • the temperature of the lower electrode on which the substrate is installed is 150 to 200 ° C
  • the pressure in the chamber is 0.1 to 1 Pa
  • the bias power of the lower electrode is 50 to 150 W
  • the ICP power is 200 to 300 W, but this is not limited What is necessary is just to select suitably rather than a thing.
  • the force by which the SiO film 115 having a thickness of 60 nm to 400 nm is grown to form the ridge side wall protective layer is not limited to this.
  • the thickness of the SiO film 115 is not limited to this depending on the amount of side etching caused by the additional etching of the etching process or the amount of etching during wet etching using a hydrofluoric acid chemical solution that is appropriately performed for the purpose of surface treatment in each process. However, it may be selected appropriately.
  • the SiO film 115 used in the first embodiment is not limited to this, and the side wall protection is not limited to this.
  • etching chemical resistance As a material that can be used as a layer, high selectivity (etching chemical resistance) can be ensured with respect to the wet etching chemical used in the subsequent process, and an AalnP-based semiconductor layer and an intermediate product are not formed.
  • a dielectric film such as SiN or A10, GaAs or AlGaAs can be used.
  • examples of means for forming these films include a CVD method (eg, plasma CVD, atmospheric pressure CVD, MOCVD, etc.) and a PVD method (sputtering, vapor deposition, etc.).
  • the plasma CVD method is particularly preferable because it enables film formation with uniform film thickness and facilitates film formation.
  • the CVD method is an abbreviation for chemical vapor deposition
  • the PVD method is an abbreviation for physical vapor deposition.
  • the SiO film 115 used in the first embodiment is a single layer force.
  • it may be composed of a plurality of layers as required.
  • the SiO film 115 in the region other than the ridge side wall surface is dry-etched. Then, the SiO sidewall protective layer 116 is formed.
  • a dry etching method capable of removing the SiO film 115 in a region other than the side surface of the ridge as appropriate such as a reactive ion etching method (hereinafter referred to as RIE method), an ICP method, and an ECR method is adopted.
  • RIE method reactive ion etching method
  • ICP method ICP method
  • ECR method ECR method
  • CF gas such as CF and CHF mixed gas is used as etching gas.
  • the RIE method is adopted, and CF and CHF are used as etching gases.
  • a mixed gas of 0 is used.
  • the stage temperature is 10-20 ° C. It is not limited to this, but can be changed as appropriate.
  • a hydrochloric acid-based chemical solution that is a mixture of tartaric acid, hydrochloric acid, and water (the volume content of tartaric acid in the chemical solution is 30 to 50%, the volume content of hydrochloric acid is
  • the P-type (AlGa) InP second cladding layer 108 is used as a p-type GaInP etching stop layer 1
  • the p-type Ga In P etching stop layer 106 is hydrochloric acid.
  • this layer stops the etching in the direction perpendicular to the substrate surface.
  • the end of the wet etching in the direction perpendicular to the substrate surface can be determined by visual observation of interference fringes in the etching region of the semiconductor substrate surface.
  • the etching rate in the direction perpendicular to the substrate surface is extremely reduced, and the film thickness uniformity on the substrate surface is improved, so that the change in the interference fringes in the etching region is stopped. Therefore, it can be confirmed that the etching in the direction perpendicular to the substrate surface has stopped.
  • the p-type (AlGa) InP second cladding layer 108 is wet-etched.
  • a sulfuric acid chemical solution may be used.
  • the SiO side wall protective layer 116 is highly resistant to hydrochloric acid chemicals, so
  • the region where this layer is formed is not etched, and side etching does not occur at the top of the ridge side surface (that is, the first surface).
  • the SiO side wall protective layer 116 is formed on the ridge side surface.
  • the region (ridge skirt portion) isotropically etched.
  • the wet etching is continued as it is until the two layers 116 are formed until the ridge side surface of the region (second ridge side wall surface 119: ridge skirt portion) is substantially linear.
  • the wet etching process is performed until the second ridge side wall surface 119 (second surface) has a substantially straight inclined surface in cross-section, and this is clearly described as “additional etching”.
  • the above-mentioned wet etching need not be performed in two stages.
  • the wet etching may be performed until the second ridge side wall surface 119 has a substantially straight inclined surface in cross section. It should be noted that such an additional etching amount may be appropriately selected according to the kind of chemical solution and the mixing ratio.
  • the SiO sidewall protective layer 116 is removed using a hydrofluoric acid chemical solution.
  • the thickness of the SiO stripe 114 is changed from 100 to 100 for the SiO side wall protective layer 116.
  • the thickness is set to 300 nm, only the SiO side wall protective layer 116 can be removed by stopping the etching with the hydrofluoric acid chemical solution by time control.
  • a wet etching technique is used to remove the SiO side wall protective layer 116.
  • the chemical dry etching method (hereinafter referred to as the CDE method) should be appropriately selected according to the material constituting the sidewall protective layer, which is not limited to wet etching.
  • the SiO side wall protective layer 116 is selectively removed depending on the material constituting the side wall protective layer.
  • the SiO stripe 114 is used as a mask by the MOCVD method.
  • an n-type Al In P current blocking layer 107 is selectively grown to a thickness of 0.2 to 0.4 m.
  • N-type GaAs cap selectively using SiO stripe 114 as mask by M0CVD
  • Layer 111 is grown to a thickness of 0.1 to 0.2 / z m.
  • the damage layer on the ridge side wall is not formed before the n-type Al In P current blocking layer 107 is grown.
  • surface treatment is performed with a sulfuric acid chemical solution.
  • the ridge side wall is 15 ⁇ ! It is etched in the range of ⁇ 40nm.
  • the chemical solution for surface treatment may be a mixture of hydrochloric acid and water.
  • the current blocking layer has a portion expressed as “a current blocking layer formed excluding at least a part of the ridge”. This is because the current is present on the upper surface of the ridge.
  • the current blocking layer may be covered with a current block layer. Rather, the latter case is preferred.
  • the SiO stripe 114 is removed with a hydrofluoric acid chemical solution or the like.
  • a P-side electrode 112 and an n-side electrode 101 are formed by vapor deposition to complete a ridge stripe type semiconductor laser wafer.
  • Examples of the material of the p-side electrode 112 include Ti / Pt / Au, and examples of the material of the n-side electrode 101 include AuGe / Ni / Au.
  • force SiN or SiO using n-type Al In P current blocking layer 107 is used.
  • a dielectric film such as 0.5 0.5 2 may also be used. In this case, growth of the n-type GaAs cap layer 111 is not necessary.
  • the ridge-type stripe formed in Embodiment 1 has high verticality and symmetry, and is closer to the top of the ridge formed by dry etching.
  • 118) and the surface of the n-type GaAs substrate 102 can be in the range of 85 to 95 °.
  • the first surface (first ridge side wall surface) 118 and the second surface (second ridge side wall surface) 119 are indicated by (g) in FIG. 2A and (j) to (n) in FIG. 2B only. In other figures, it is difficult to see the figure, so the sign is omitted.
  • the angle between the side surface of the ridge and the surface of the semiconductor substrate is the angle indicated by reference numeral 120 in (g), (h), and (i) of FIG.
  • the semiconductor on the ridge side surface inside the ridge This is an angle formed between the first surface 118 and the second surface 119 and the semiconductor substrate surface, or a third surface between the first surface and the second surface.
  • this definition also applies to the angle formed between the third intermediate surface and the semiconductor substrate surface.
  • the reference numeral 120 is omitted, but the angle between the side surface of the ridge and the surface of the semiconductor substrate has the same definition. Used.
  • the angle formed by the first surface (first ridge side wall surface) 118 and the surface of the semiconductor substrate 102 is substantially vertical, and more preferably in the range of 85 to 95 °.
  • the ridge cross-sectional shape when the angle is less than 90 degrees within the above range, the ridge cross-sectional shape is a forward mesa shape, and when it is larger than 90 degrees, the ridge cross-sectional shape is slightly inverted mesa shape.
  • the angle formed by the first ridge side wall surface 118 and the surface of the semiconductor substrate 102 is substantially vertical is preferably within a range including both ranges.
  • the angle formed between the ridge inclined surface (second ridge side wall surface 119) closer to the ridge bottom formed by wet etching and the surface of the n-type GaAs substrate 102 is in the range of 40 to 65 °.
  • the angle formed between the ridge inclined surface (second surface) closer to the bottom of the ridge and the surface of the n-type GaAs substrate 102 is on each side of the ridge side wall.
  • the off-angle is about 10 °
  • the angle is in the range of 40 to 50 ° on the one hand and 60 to 70 ° on the other hand.
  • This angle is due to the fact that the (111) plane of (Al Ga) In P, which is the p-type second cladding layer 108, is mainly exposed at the ridge skirt. The reason is as follows
  • the p-type second cladding layer 108 is epitaxially grown on the n-type GaAs substrate 102, the crystal of the P-type (Al Ga) In P second cladding layer 108 and the n-type GaAs substrate 102 The direction is
  • the angle between the (100) plane and the (111) plane is about 50 °.
  • Etching rate becomes dominant.
  • the (100) plane is inclined about 10 ° in the [011] direction, so the (111) plane exposed on one side of the ridge is about 40 ° exposed on the opposite side (111). The surface is about 60 °.
  • the second ridge sidewall surface 119 formed by wet etching is mainly the (111) plane.
  • the first surface which is the most part of the ridge side wall surface, is a surface that is substantially perpendicular to the semiconductor substrate surface.
  • the second surface of the skirt portion that is in contact with the substrate surface is against the substrate surface. Since the angular force is very slow, a dielectric film such as SiN or SiO is used as the current blocking layer.
  • the current blocking layer is made of a dielectric film such as SiN or SiO at the bottom of the ridge.
  • the supply of the source gas for forming the current does not become insufficient near the bottom of the ridge, and the coverage of the current blocking layer at the bottom of the ridge that most affects the oscillation light close to the light emission position is improved.
  • the ridge inclined surface (second ridge side wall surface 119) closer to the ridge lower end becomes a substantially linear inclined surface in a cross-sectional shape perpendicular to the stripe direction of the ridge, Therefore, since the number of exposed crystal faces is reduced compared to the curved surface, the ridge of the n-type Al In P current blocking layer 107 grown epitaxially is used.
  • the p-type Ga In P intermediate layer 109 is formed on the ridge top portion formed in the first embodiment.
  • an overhang is formed at the ridge top (see, for example, FIG. 4C), and the n-type Al In P current blocking layer 107 is formed.
  • the boundary force between the ridge side wall surface formed by dry etching and the ridge side wall surface formed by wet etching ie, the first ridge side wall surface 118 and the second ridge side wall surface 119
  • the first ridge side wall surface and the second ridge side wall surface are connected to each other with an angle of force, that is, this boundary portion becomes a refracting portion, but p-type (AlGa)
  • a surface force substantially parallel to the surface of the semiconductor substrate is also provided between the ridge inclined surface (second ridge side wall surface 119) and the upper ridge side wall surface (first ridge side wall surface 118), for example, as shown in FIG. 2B.
  • (j) or (k) in FIG. 2B both are drawings of the process corresponding to process (g) in FIG. 2A), the force of protruding outside the ridge as shown by reference numeral 117,
  • a step-like step (step step surface) force S having a surface substantially parallel to the surface of the semiconductor substrate may be formed (such as the step step surface (bl) of the third intermediate surface).
  • the side etching amount (the amount of side etching) is different on both sides of the ridge in the cross-sectional shape perpendicular to the stripe direction of the ridge.
  • the difference in the amount of side etching on both sides of the ridge is growing. Accordingly, in this case, the stepped step surface as shown in (1) of FIG. 2B, (m) of FIG. 2B, or (n) of FIG. 2B (both are drawings of the process corresponding to process (g) of FIG. 2A). 117 is formed.
  • the dimensions a ⁇ a ′ and b ⁇ b ′ of the stepped step surface 117 are preferably as small as possible. Preferably it is 0. or less.
  • a semiconductor substrate having an inclined off angle is used, as shown in (1) of FIG. 2B, (m) of FIG. 2B, and (n) of FIG.
  • the dimensions cc, and d-d ' are different, but in any stepped step surface 117, the smaller the above dimensions are, the less preferable 0.2 ⁇ m or less, more preferably 0.1 ⁇ m or less. It is desirable to have it.
  • the designed ridge width in the direction perpendicular to the stripe direction is 1.5 m.
  • Intensity of the distribution of laser light Near Field Pattern, hereafter abbreviated as NFP
  • the designed ridge bottom force is about 0.2 i um outside and the NFP intensity is 50%.
  • Degree. Therefore, if the length of the stepped step surface is within this range (0.2 ⁇ m or less), a sharp change in the refractive index caused by the stepped step portion does not significantly affect the laser beam.
  • the “refractive index change” refers to a difference in refractive index between the p-type second cladding layer 108 and the n-type current block layer 107.
  • the step surface substantially parallel to the surface of the semiconductor substrate and substantially linear in the cross section is, for example, (j), (k), (1), (m) in FIG. 2B.
  • the surface of the step 117 as shown in (n) is meant.
  • such a stepped surface is sometimes simply referred to as a stepped step or a stepped step.
  • the step step 117 shown in (j) of FIG. 2B is a step step projecting to the outside of the ridge side surface (the length of the left and right step steps is the same). This occurs when the amount of side etching (the amount of side etching) is smaller than the thickness of the sidewall protective layer in the wet etching process from (e) to (f) in FIG. 2A.
  • the step 117 that digs inside the ridge is obtained when a semiconductor substrate without an inclined off angle is used. This occurs when the amount of side etching (amount of side etching) is larger than the thickness of the sidewall protective layer in the wet etching process.
  • the ridge shape depends on the thickness of the sidewall protective layer and the amount of side etching generated on both sides of the ridge. It changes as follows.
  • the ridge shape shown in (1) of FIG. 2B is the side etching with the larger side etching amount (the side etching amount is larger) out of the side etchings generated on both sides of the ridge in the wet etching process. Occurs when the amount is less than the thickness of the sidewall protective layer.
  • the ridge shape shown in (n) of FIG. 2B is the side etching amount (side etching amount) of the side etching generated on both sides of the ridge in the wet etching process. This occurs when the other side etching amount larger than the thickness of the protective layer (the amount of side etching) is smaller than the thickness of the side wall protective layer.
  • FIG. 2B is a cross-sectional view of a cross section perpendicular to the stripe direction of the ridge, similar to (g) of FIG. 2A, in another embodiment corresponding to the step g).
  • a step 117 that has digged inside the ridge in the present invention, such a state is obtained, and the first ridge side wall surface 118 and the second ridge side wall surface 119 are formed on the third intermediate surface. It expresses that it is connected via a step which is one.
  • Side etching amount (side etching amount) during wet etching on a straight line (straight line z in FIG. 2A (f)) substantially parallel to the surface of the semiconductor substrate at the position where the second ridge sidewall surface 119 is connected. was found to be constant. As described above, this is because the second ridge side wall surface 119 is aligned with the (111) surface during wet etching. This is due to the fact that the chucking speed is constant and stabilized. Therefore, (side etching amount) ⁇
  • the size of the step step 117 is increased.
  • the step step 117 is extended obliquely upward along the surface and the step step 117 is moved by etching.
  • the controllability / stability of the ridge size decreases due to variations in the wet etching rate.
  • the narrowing of the ridge narrows the current path, increases the resistance during laser operation, and tends to cause characteristic degradation such as an increase in threshold.
  • the current blocking layer when this constriction exists as shown in FIG. 2B (), when the current blocking layer is formed, the current blocking layer may not be completely buried in the constricted portion, and a cavity may be formed.
  • (side etching amount) ⁇ (side wall protective layer thickness) on both sides of the ridge wet etching stops in a shorter time as the distance between the lower end of the sidewall protection layer 116 and the etching stop layer 106 becomes shorter.
  • the sidewall protection depends on the thickness of the sidewall protection layer 116. Examples thereof include a force for adjusting the distance between the lower end of the layer 116 and the etching stop layer 106, and adjusting the thickness of the side wall protective layer 116 according to the distance between the lower end of the side wall protective layer 116 and the etching stop layer 106.
  • the dimensions a—a ′, b—b ′, c c ′, d—d ′ are preferably less than or equal to the current blocking layer thickness on the ridge sidewall surface.
  • the angle between the first ridge side wall surface 118 and the surface substantially parallel to the surface of the semiconductor substrate is approximately 90 °, but the current block layer thickness is sufficiently large compared to the dimension of the step step 117.
  • the strut is formed so as to leave a part of the p-type second cladding layer. After forming the eve-shaped ridge by dry etching, the sidewalls of the ridge are protected with SiO, etc.
  • the P-type second cladding layer is removed by wet etching, stripe ridges with high vertical symmetry can be formed, and the carrier distribution shape and light distribution shape of the resulting semiconductor laser device The gap difference is reduced, the hole burning phenomenon is suppressed, and the kink level is improved.
  • the ridge height can be increased, the laser light can be prevented from being absorbed by the GaAs cap layer and the like, and a high-power semiconductor laser with a large spread of light due to the active layer force can be obtained.
  • cracks can be prevented by reducing the angle formed between the ridge and its lower layer.
  • (side etching amount) ⁇ (side wall protective layer thickness) is set so that the ridge side wall surface 119 of the second surface protrudes outside the ridge. Can be formed stably.
  • ⁇ side wall protective layer thickness
  • 2E and 2F are cross-sectional views showing the manufacturing steps of the ridge stripe semiconductor laser device according to the second embodiment.
  • the purpose of the second embodiment is to suppress the change in the refractive index due to the above step step 117 and to stably form the ridge size and shape.
  • the second embodiment as shown in (b) of FIG.
  • the steps to be formed are the same as those in Embodiment 1, the subsequent steps will be described. Also, the layer structure is the same as that in the first embodiment.
  • Layer 108, p-type Ga In P intermediate layer 109, and p-type GaAs contact layer 110 are made of p-type (Al Ga
  • FIG. 2D of the first embodiment the first post-dry-etch side wall surface 121 and the post-dry-etch bottom surface 122 are configured.
  • FIG. 2D is an enlarged view of the ridge and its vicinity 125 in FIG. 2A (c).
  • a dry etching shape is used and a sidewall protective film 116 is formed thereon as shown in FIGS. 2A (d) and 2 (e) and wet etching is performed, the surface of the semiconductor substrate is faced down.
  • Step region 117 (first step) where the region under the sidewall protective layer 116 is substantially parallel to the surface of the semiconductor substrate
  • the dimension of the step step 117 (the dimension in the lateral direction as shown in the figure) is preferably as small as possible, and is 0.2 m or less, more preferably 0.1 ⁇ m or less. It is desirable that If step step 117 is greater than or equal to 0, the refractive index changes sharply in the low-intensity region (intensity is 50% or less) of the laser light guided in the resonator. NFP is easily disturbed. If the NFP is disturbed, the distribution shape of the light emitted from the laser element (Far Field Pattern, hereinafter referred to as FFP) will also be deformed. In addition, there is a risk of abnormal data reading or data writing from the disk.
  • step step 117 it is necessary to strictly control the formation of the step step 117 completely on the entire wafer.
  • the dimension of the step step 117 on both sides of the ridge is different when viewed from the semiconductor substrate surface. Even if 0 is set to 0 m, a step 117 is always formed on the other side (see (o) and (p) in Fig. 2C).
  • p-type (AlGa) In is used with the SiO stripe 114 as a mask.
  • 2G and 2H are enlarged views of the portion 126 in FIG. 2E (t ⁇ l) and the portion 127 in FIG. 2F (u ⁇ 1) (the ridge and its vicinity).
  • the ICP method is employed as the dry etching technique, and a mixed gas of SiCl and Ar is used as the etching gas.
  • the shape of the ridge skirt is shown in Fig. 2E (t— 1)
  • the volume content of SiCl in the mixed gas is 5
  • the temperature of the lower electrode where the semiconductor substrate is installed is 150 to 200 ° C
  • the pressure inside the chamber is 0.3 to 0.5 Pa
  • the bias power of the lower electrode is 50 to 150 W
  • the ICP power is 200 to 200
  • the power to be 300 W is not limited to this, and dry etching conditions that provide a desired shape can be selected as appropriate.
  • the etching conditions shown in Fig. 2F (u-l) the body of SiCl in the mixed gas
  • volume content is 5 ⁇ 12%
  • temperature of lower electrode where semiconductor substrate is installed is 150 ⁇ 200 ° C
  • pressure inside chamber is 0.1 ⁇ 0.3Pa
  • bias power of lower electrode is 50 ⁇ 150W
  • ICP The power is 200 to 300W.
  • the desired shape is not limited to this. Choose dry etching conditions as appropriate.
  • Fig. 2G is an enlarged view of the vicinity of the ridge and its skirt region 126 in Fig. 2E (t-l).
  • Fig. 2G shows the side wall surface 121 after the first dry etching substantially perpendicular to the semiconductor substrate surface and after the dry etching. After the dry etching, a side wall surface 123 after dry etching is formed between the bottom surfaces 122.
  • the post-dry-etch side wall surface 123 serving as the third inclined intermediate surface may have a plurality of surface forces, and is an enlarged view of the vicinity of the ridge and its skirt region 127 in FIG. 2F (u ⁇ l).
  • the side wall surface 124 after dry etching which is the third inclined intermediate surface in FIG.
  • 2H it may be a shape in which a plurality of surfaces having a small width are gathered, that is, a curved surface (curved in the sectional view). If there are multiple post-dry-etch side wall surfaces that are the third inclined intermediate surface, the angle formed by the ridge side wall surface that is the third inclined intermediate surface and the semiconductor substrate surface is the p-type Ga In P etching stop. The shape is such that the closer to layer 106, the smaller. Curved field
  • the angle formed between the ridge side wall surface and the semiconductor substrate surface is, in other words, smaller as the angle formed between the tangent at each position on the curve of the curve and the semiconductor substrate surface in the cross-sectional view is closer to the etching stop layer 106.
  • this curve is a curve that is convex toward the inside of the ridge.
  • the amount of dry etching is in the range of 65 to 95% of the ridge height, preferably in the range of 80% to 95%. Within this range, variations in the amount of side etching due to wet etching at the ridge skirt can be suppressed. Area of the first surface formed by dry etching If the area to be wet etched is too large as a result, the amount of etching varies greatly depending on the state of the etching solution (concentration, temperature, etc.).
  • the above numerical range of the dry etching amount and the ridge height indicates the relationship between the dry etching amount and the ridge height at the side surface of the ridge. That is, in the second embodiment, as shown in FIG. 2G and FIG. 2H, the angle formed between the side wall surface of the ridge and the surface of the semiconductor substrate is determined by the P-type Ga In P etching stop layer 106.
  • the reference ridge height when the amount of dry etching to form a surface substantially perpendicular to the surface of the semiconductor substrate is in the range of 65 to 95% of the ridge height is determined after the first dry etching.
  • the height at the wall 121 was used as a reference.
  • the reference ridge height when the amount of dry etching is in the range of 65 to 95% of the ridge height is based on the distance of the perpendicular that the ridge top force is lowered with respect to the surface of the etching stop layer 106.
  • the amount of dry etching is 65 to 95% of the ridge height.
  • the amount of dry etching, the numerical range of the ridge height, and the reference ridge height are the same as those in the first embodiment.
  • the angle formed between the ridge side wall surface and the semiconductor substrate surface becomes smaller as it is closer to the P-type Ga In P etching stop layer 106.
  • a method for obtaining such a desired dry etching amount a method of stopping etching by time control, a method of applying monochromatic light to the substrate surface, and the interference intensity and time obtained from the reflected light.
  • a method of stopping etching by time control a method of applying monochromatic light to the substrate surface, and the interference intensity and time obtained from the reflected light.
  • the etching is performed while calculating the remaining etching thickness and the etching is stopped when the desired film thickness is obtained.
  • the dry etching technique that can be suitably employed is not limited to the ICP method described above, and is anisotropic.
  • dry etching that is suitable for plasma etching, there is a method using electron 'cyclotron' resonance (hereinafter referred to as ECR) plasma.
  • ECR electron 'cyclotron' resonance
  • the etching gas a mixed gas of SiCl and Ar is used instead of the SiCl gas component.
  • Chlorine gas or trisyl boron gas can be used.
  • FIG. 2E (t— 2) and FIG. 2F (u— 2) as shown in FIG. 2E (t— 1) and FIG. 2F ( SiO films 128 and 129 having a thickness of 60 ⁇ m to 400 nm are grown on the entire surface (including the ridge side surface) of the intermediate obtained in u-1) by plasma CVD.
  • the force obtained by growing the SiO films 128 and 129 having a thickness of 60 nm to 400 nm to form the ridge sidewall protective layer is as follows.
  • the SiO film 128 in the region other than the ridge side wall in the next process is not limited to this, and
  • the SiO film 128 and 129 thickness is limited to this
  • SiO films 128 and 129 used in the second embodiment are not limited to this.
  • a material that can be used as a side wall protective layer it can ensure high selectivity (etching chemical resistance) with respect to the wet etching chemical used in the subsequent process, and does not form an intermediate product with the A ⁇ alnP-based semiconductor layer.
  • a material having high properties such as high film thickness controllability during film formation include dielectric films such as SiN and A10 in addition to SiO films, GaAs and
  • Examples thereof include a semiconductor layer such as AlGaAs, a metal film having a property as described above, and an organic film, which can appropriately fulfill the role as a ridge sidewall protective layer.
  • examples of means for forming these include a CVD method and a PVD method, but in this embodiment, it is possible to form a film with high film thickness uniformity and plasma that is easy to form.
  • the CVD method is particularly preferable.
  • the SiO films 128 and 129 used in the second embodiment have a single layer force.
  • It may consist of a plurality of layers as required.
  • the Si 0 films 128 and 129 in the region other than the ridge sidewall surface are removed by dry etching, and the SiO sidewall protective layer is removed. 130 and 13
  • the SiO films 128 and 129 in regions other than the ridge side are removed as appropriate, such as RIE (Reactive Ion Etching), ICP, and ECR.
  • a dry etching method can be employed. Etching gas CF and CHF
  • CF gas such as 4 3 gas mixture is used.
  • the RIE method is adopted, and CF and CHF are used as etching gases.
  • a mixed gas of 0 is used.
  • the force at which the stage temperature is 10 to 20 ° C.
  • the present invention is not limited to this, and dry etching conditions that can remove the SiO film 115 in the region other than the side surface of the ridge can be adopted as appropriate.
  • the mold (Al Ga) In P second cladding layer 108 is formed into a p-type Ga In P etching stop layer 106
  • the p-type Ga In P etching stop layer 106 is resistant to hydrochloric acid chemicals.
  • the end of the wet etching in the direction perpendicular to the substrate surface can be determined by visual observation of interference fringes in the etching region on the semiconductor substrate surface.
  • the etching rate in the direction perpendicular to the substrate surface is extremely reduced, and the film thickness uniformity on the substrate surface is improved, so that the change in the interference fringes in the etching region is stopped. Therefore, it can be confirmed that the etching in the direction perpendicular to the substrate surface has stopped.
  • the p-type (Al Ga) In P second cladding layer 108 is wet-etched.
  • a sulfuric acid-based chemical solution may be used.
  • SiO side wall protective layers 130 and 131 are highly resistant to hydrochloric acid chemicals
  • the region where the side wall protective layer is formed on the side surface of the ridge is not etched, and side etching does not occur at the top portion of the ridge side wall (the portion that becomes the first surface).
  • SiO sidewall protection is provided on the ridge side.
  • Etching proceeds isotropically in the region where the two layers 130 and 131 are not formed (ridge skirt portion).
  • the amount of side etching and the SiO side wall protective layers 130 and 131 are set so that the ridge side wall surfaces (second surface and third intermediate surface) protrude outward from the ridge on both sides of the ridge. Thickness adjust.
  • the shape of the ridge side wall bites into the inside of the ridge, the ridge shape is the same as that in FIG. 2B (k) of the first embodiment.
  • SiO sidewall protective layers 130 and 131 are formed!
  • Si 0 sidewall protective layers 130 and 131 are formed !, and the ridge side surface of the region (second ridge side)
  • the wall surfaces 133 and 135) are substantially linear.
  • the wet etching process is performed until the second ridge side wall surfaces 133 and 135 have a substantially straight slope with a cross-sectional shape, and this is referred to as “additional etching” in order to make it easier to work.
  • the wet etching which does not need to be performed in two stages, may be performed until the second ridge side wall surface 135 has a substantially straight inclined surface in cross-sectional shape.
  • the additional etching amount may be appropriately selected according to the type of chemical solution (mixing ratio).
  • the thickness of the SiO stripe 114 is changed to the SiO sidewall protective layers 130 and 131.
  • SiO sidewall protective layers 130 and 131 can be removed by stopping the etching with the hydrofluoric acid chemical solution by time control.
  • the wet etching is performed to remove the SiO side wall protective layers 130 and 131.
  • the chemical dry etching method (hereinafter referred to as the CDE method) should be selected as appropriate depending on the material constituting the sidewall protective layer, which is not limited to wet etching.
  • the SiO sidewall protective layer 130 depending on the material constituting the sidewall protective layer, the SiO sidewall protective layer 130
  • n-type 114 as a mask, selectively form n-type Al In P current blocking layer 138 with a thickness of 0.2 to 0.4.
  • an n-type GaAs cap layer 139 is grown to a thickness of 0.1 to 0. [0157] Before growing the n-type Al In P current blocking layer 107, the damage layer on the ridge side wall is removed.
  • the chemical solution for surface treatment may be a mixture of hydrochloric acid and water.
  • the current blocking layer has a portion expressed as “a current blocking layer formed excluding at least a part on the ridge”. This is because the current is present on the upper surface of the ridge.
  • the current blocking layer may be covered with a current block layer. Rather, the latter case is preferred.
  • a wedge stripe type semiconductor laser wafer is completed.
  • Examples of the material of the p-side electrode 140 include Ti / Pt / Au, and examples of the material of the n-side electrode 141 include AuGe / NiIAu.
  • force SiN or SiO using n-type Al In P current blocking layer 138 is used.
  • a dielectric film such as 0.5 0.5 2 may also be used. In this case, the growth of the n-type GaAs cap layer 139 is not necessary.
  • the third ridge side wall surface 121 and the second ridge side wall surface 135 have a third ridge side wall surface 135 as shown in FIGS. Inclined intermediate surfaces 134 and 136 are formed.
  • FIG. 21 is an enlarged view of the ridge and its vicinity region 132 in FIG. 2E (t-5), and
  • FIG. 2J is an enlarged view of the ridge vicinity region 133 in FIG. 2F (u-5).
  • the third inclined intermediate surface 134 has a straight line shape
  • the third inclined intermediate surface 136 has a curved shape (a curved shape convex toward the inside of the ridge), and each of them is inclined obliquely downward toward the outside of the ridge.
  • the above-described effect can be obtained even when the width of the ridge skirt exceeds 0.2 ⁇ m.
  • “Ridge hem The “width” means, for example, the horizontal distance from the first ridge side wall surface 121 to the portion where the second ridge side wall surface 135 is in contact with the etching stop layer 106 shown in FIG.
  • the shape of the ridge side wall is projected to the outside of the ridge on both sides of the ridge, and the side etching amount and the thickness of the side wall protective layer are adjusted.
  • Side wall surface dimension after dry etching of the third surface in the direction parallel to the surface) ⁇ (side wall protective layer thickness) (side etching amount) ⁇ 0.
  • substrate thickness ⁇ (side wall protective layer thickness) ⁇ 0.
  • the force is such that the ridge side wall surface protrudes to the outside of the ridge.
  • a partial force of the bottom surface 122 after etching is also formed, and a step step 137 substantially parallel to the substrate surface is formed. If the length of the step 137 exceeds 0.2 m, the FFP may be deformed due to the disturbance of the NFP of the laser beam as described above. Therefore, it is desirable that the dimension of the third inclined intermediate surface in the direction parallel to the substrate surface and the length of the step step 137 be not more than 0, more preferably not more than 0.1 m. 2E (see FIG. 2H), as in FIG. 2E (see FIG. 2H), the dimension of the second wall surface 124 after dry etching in the direction parallel to the substrate surface, that is, [i ⁇ ]) ⁇ (SiO Side wall protective layer 131 thickness)-(Side etching amount)
  • the thickness is 0.1 m or less.
  • the side etching amount differs on both sides of the ridge. Considering the amount of side etching, on both sides of the ridge, (side wall surface dimension after dry etching of the third surface in the direction parallel to the substrate surface) ⁇ (side wall protective layer thickness) one (side etching amount) ⁇ 0
  • the ridge side wall surface should protrude from the ridge. Is desirable.
  • the n-type GaAs substrate 102 having an off angle in which the substrate orientation is inclined by 10 ° in the [110] direction from the (001) plane is used. It can be applied regardless of the off angle.
  • FIG. 2K (w-1) to (w-6) and FIG. 2K (X) are cross-sectional views illustrating the manufacturing process of the stripe-strip type semiconductor laser device according to the third embodiment.
  • the third embodiment is limited to the case where the n-type GaAs substrate 102 uses a semiconductor substrate having an off angle in which the substrate orientation is inclined in the [011] direction from the (100) plane.
  • an intermediate step surface 117 is always obtained as shown in (1), (m), (n) of FIG. 2B and (p) of FIG. 2C, for example. Is formed.
  • Embodiment 3 suppresses the formation of intermediate step surface 117 in Embodiment 1, thereby changing the refractive index generated near the connection between intermediate step surface 117 and second surface 119.
  • the purpose is to form a ridge with good dimensional control and reproducibility.
  • the steps up to the step of forming the sidewall protective layer 116 are the same as those in the first embodiment, and the subsequent steps will be described. Also, the layer structure is the same as in the first embodiment.
  • the SiO film 115 in the region other than the ridge side wall is dry-etched.
  • the SiO sidewall protective layer 116 is formed.
  • the SiO sidewall protective layer 116 formed on both sides of the ridge is formed on the left side of the ridge.
  • the layer formed on the right side of the ridge is the SiO side.
  • a resist pattern 145 is formed by photolithography.
  • the shape of the resist pattern 145 is not limited to this, and covers the entire SiO sidewall protective layer 116 or a portion closer to the lower edge of the ridge, and S
  • the SiO side wall protective layer 116 is formed using a hydrofluoric acid chemical solution. After ⁇ is etched by a thickness of 20 nm to 50 nm to form a thin film, the resist pattern 145 is removed. Here, the SiO side wall protective layer 116 ⁇ after the thin film etching is applied to the SiO side
  • the etching force corresponding to the thickness of Onm This amount of etching is not limited to this.
  • 8 is small.
  • Hydrofluoric acid chemicals for example, chemicals used when etching SiO stripe 114
  • a chemical solution having a hydrofluoric acid concentration of about 1Z2 to 1Z10 is used, so the thickness of the SiO side wall protective layer 116 y can be adjusted without losing the SiO side wall protective layer 116 y by time control.
  • part of the SiO stripe 114 is exposed from the resist pattern 145.
  • the SiO stripe 114 of the exposed part is also etched.
  • wet etching is performed on the thin film of the SiO sidewall protective layer 116 ⁇ .
  • a chemical dry etching method (hereinafter referred to as a CDE method) should be selected as appropriate depending on the material constituting the sidewall protective layer, which is not limited to wet etching.
  • the SiO side wall protective layer 116 ⁇ is selected according to the material constituting the side wall protective layer.
  • An etching technique capable of selectively etching may be employed.
  • the p-type Ga In P etching stop layer 106 is resistant to hydrochloric acid chemicals, so
  • Embodiment 3 a mixed solution of tartaric acid, hydrochloric acid and water is used as the hydrochloric acid-based chemical solution, and the volume content of tartaric acid in the chemical solution is 30 to 50%, and the volume content of hydrochloric acid is 15 to 15%. 35%.
  • the end of wet etching in the direction perpendicular to the substrate surface can be determined by visual observation of interference fringes in the etching region of the semiconductor substrate surface.
  • the etching rate in the direction perpendicular to the substrate surface is extremely reduced, and the film thickness uniformity on the substrate surface is improved, so that the change in the interference fringes in the etching region is stopped. Therefore, it can be confirmed that the etching in the direction perpendicular to the substrate surface has stopped.
  • the p-type (AlGa) InP second cladding layer 108 is wet-etched.
  • a sulfuric acid-based chemical solution may be used.
  • SiO sidewall protective layers 116 and 116 ⁇ are highly resistant to hydrochloric acid chemicals.
  • SiO sidewall protective layers 116 ⁇ and 116 y are formed on the side surfaces of the ridge!
  • Etching proceeds isotropically in the ridge skirt portion.
  • the side surface is a curved inclined surface having a cross-sectional shape perpendicular to the stripe direction of the ridge. Therefore, the SiO side wall protective layers 116 and 116 ⁇ are formed!
  • the second ridge side wall surface 147 has a substantially straight inclined surface with a cross-sectional shape, that is, a wet etching process portion which is performed until the (111) surface is exposed as a whole so that it can be easily rubbed. Force that is called “additional etching”
  • the above wet etching does not have to be performed in two stages.
  • the operation may be performed until the wall surface 147 has a substantially straight inclined surface with a cross-sectional shape.
  • the additional etching amount may be appropriately selected according to the kind of chemical solution'mixing ratio.
  • the SiO side wall protective layer 116 is formed using a hydrofluoric acid chemical solution.
  • the thickness of the SiO stripe 114 is changed to the SiO sidewall protective layer 116 ⁇ and 11.
  • SiO side wall protective layers 116 a and 116 y are removed by stopping the etching with the hydrofluoric acid chemical solution by time control.
  • the removal of the SiO sidewall protective layers 116a and 116y is performed by a wet process.
  • Etching technique is used, but CDE method should be selected according to the material composing the side wall protection layer which is not limited to wet etching.
  • the SiO side wall protective layers 116a and 116y are selectively removed according to the material constituting the side wall protective layer.
  • the n-type Al In P current blocking layer 148 is selectively formed to a thickness of 0.2
  • an n-type GaAs carrier is selectively etched by MOCVD using the SiO stripe 114 as a mask.
  • the top layer 149 is grown to a thickness of 0.1 to 0.2 m.
  • surface treatment is performed with a sulfuric acid chemical solution.
  • the ridge side wall is 15 ⁇ ! Etching is performed in the range of ⁇ 40nm.
  • the chemical solution for surface treatment should be a mixture of hydrochloric acid and water.
  • the current block layer has a portion expressed as "a current block layer formed excluding at least a part of the ridge". This is because the current is present on the upper surface of the ridge.
  • the current blocking layer may be covered with a current block layer. Rather, the latter case is preferred.
  • the SiO stripe 114 is formed with a hydrofluoric acid chemical solution or the like.
  • the p-side electrode 150 and n-side electrode 151 are formed by vapor deposition, and the ridge stripe type half A conductor laser wafer is completed.
  • the material of the p-side electrode 150 include Ti / Pt / Au
  • examples of the material of the n-side electrode 151 include AuGe / Ni / Au.
  • force SiN or SiO using n-type Al In P current blocking layer 148 is used.
  • a dielectric film such as 0.5 0.5 2 may also be used. In this case, selective growth of the n-type GaAs cap layer 149 is unnecessary.
  • the ridge-type stripe formed in Embodiment 3 has high verticality and symmetry, and the ridge side surface near the top of the ridge formed by dry etching and the surface of the n- type GaAs substrate 102 And the angle formed between the second ridge slope near the lower edge of the ridge formed by wet etching and the surface of the n-type GaAs substrate 102 is the ridge-type stripe formed in the first embodiment. Is equivalent to
  • the third intermediate stepped surface is not formed at the boundary between the ridge sidewall surface formed by dry etching and the ridge sidewall surface formed by wet etching.
  • the surface and the second surface are directly connected.
  • an off-substrate when used, when the vertical (Al Ga) In P second cladding layer 108 is wet-etched,
  • the amount of side etching that occurs under the SiO sidewall protective layers 116a and 116y is:
  • a third intermediate stepped surface similar to that of the first embodiment may be formed between the first ridge side wall surface 146 and the second ridge side wall surface 147.
  • the intermediate step with a shape that protrudes outside the ridge A ridge having a surface 152 and a small third intermediate step surface 152 with dimensions n—n ′ and o—o ′ can be formed with good dimensional controllability and reproducibility.
  • a substantially linear inclined surface (second ridge side wall surface) is formed by wet etching at the ridge skirt that most affects oscillation light close to the emission position.
  • the crystallinity of the current blocking layer composed of a semiconductor layer such as n-type MnP at the bottom of the ridge can be improved.
  • current blocks composed of dielectric films such as SiN and SiO
  • the coverage can be improved.
  • power using an AlGalnP-based red semiconductor laser device is not limited to this, and the present invention can be applied to all ridge stripe semiconductor laser devices using mixed crystal compound semiconductors. It is.
  • the ridge stripe semiconductor laser device according to the present invention emits laser light having a plurality of stripe ridges on the same substrate as well as a type having a single stripe ridge, and laser beams having different wavelengths. Needless to say, a laser device of a type that emits infrared light and red light, for example, is included.
  • FIG. 2C are cross-sectional views showing processes corresponding to (f) to (i) of FIG. 2A when a semiconductor substrate having a specific inclined off-angle is used as the semiconductor substrate.
  • the process before (o) in FIG. 2C is the same as the process shown in (a) to (e) of FIG. 2A, so (a) to (e) of FIG. 2A and (o) of FIG. ⁇ (R) will be quoted for explanation.
  • an n-type (AlGa) InP cladding layer 103 (thickness) is formed on an n-type GaAs substrate 102 (thickness 450 m) by MOCVD. 2 / ⁇ ⁇ ), 0 & In P activity
  • Ga In P etching stop layer 106 (thickness 10 nm), p-type (Al Ga) In P second cladding
  • Layer 108 (thickness 1.2; z m), p-type Ga In P intermediate layer 109 (thickness 50 nm), and p-type GaAs
  • a tact layer 110 (thickness 0.2 m) was sequentially formed.
  • an S 10 film 113 (thickness 0.6 m) was formed on the p-type GaAs contact layer 110 by an atmospheric pressure CVD method.
  • the n-type GaAs substrate 102 used has a substrate orientation of 10 in the [011] direction from the (100) plane.
  • a SiO stripe 114 (width 2 m) was formed by a photolithography technique and a dry etching technique.
  • the ICP method was used as the dry etching. Also, as an etching gas, with SiCl
  • the product was 0 / o, the pressure in the chamber was about 0.6 Pa, the bias power of the lower electrode was 120 W, and the ICP capacity was 200 W.
  • a 300 nm thick SiO film 115 is formed on the entire surface of the intermediate obtained in FIG. 2A (c) (including the ridge side surface) by plasma CVD. Grown up.
  • the SiO film 115 in the region other than the side surface of the ridge is dry-etched.
  • the SiO sidewall protective layer 116 was formed.
  • CF and CHF in the mixed gas are used as dry etching conditions using a mixed gas of 4 and 0.
  • the volume contents of 3 2 4 3 were 5% and 40%, respectively, and the pressure was 50 Pa.
  • the purpose is to remove the SiO film 115 residue in regions other than the ridge sidewalls.
  • Etching stop layer 106 is resistant to the hydrochloric acid chemicals, so this layer is not exposed.
  • SiO side wall protective layer 116 is highly resistant to hydrochloric acid chemicals
  • the region where the layer was formed was not etched, and side etching did not occur in the ridge top portion (first ridge sidewall 118).
  • the SiO sidewall protective layer 116 is formed on the ridge sidewall surface.
  • additional etching such as 200 nm etching in the direction perpendicular to the substrate surface when the material to be etched was used. Even if the additional etching is continued in this way, the p-type Ga In P etching stop layer 106 is formed.
  • the inclined surface of the ridge skirt (second ridge side wall surface 119) has an almost linear inclination in the cross section perpendicular to the stripe direction of the ridge. A surface could be formed.
  • the SiO sidewall is controlled by time control using a hydrofluoric acid chemical solution. Only the protective layer 116 was removed.
  • the SiO stripe 114 is used as a mask by MOCVD.
  • the surface treatment was performed with a sulfuric acid chemical solution (97% sulfuric acid). At this time, the ridge side wall was etched by about 25 ⁇ m on one side. Subsequently, the SiO stripe 114 is used as a mask by MOCVD.
  • n-type GaAs cap layer 111 (thickness 0.17 m) was selectively grown.
  • the SiO stripe 114 was removed using a hydrofluoric acid chemical solution.
  • a p-side electrode 112 made of Ti / Pt / Au (thickness 50/100/50 nm) and an n-side electrode 101 made of AuGe I Ni I Au (thickness 100/50/400 nm) were formed by vapor deposition, A ridge stripe semiconductor laser wafer was completed.
  • the obtained ridge-type stripe has high perpendicularity and symmetry, and the angle between the side of the ridge near the top of the ridge (first ridge side wall 118) and the surface of the n-type GaAs substrate 102 is It reached 86 °.
  • the n-type GaAs substrate 102 having an off-angle of about 10 ° is used as the angle between the ridge side surface (second ridge side wall surface 119) closer to the bottom of the ridge and the n-type GaAs substrate 102 surface. Therefore, they differed on both sides of the ridge, becoming 40 ° and 62 °, respectively.
  • the obtained ridge stripe semiconductor laser wafer was excellent in the perpendicularity of the ridge side surface to the substrate surface and the left-right symmetry of the ridge cross-sectional shape.
  • the kink level reached the maximum value of 300 mW that can be measured with the measuring device used! /, It was confirmed that the kink level was over 300 mW at 25 ° C, V. Stable formation of ridge stripe semiconductor lasers with high performance was achieved.
  • n-type GaAs cap layer 111 was not necessary, and the other conditions were the same, and n-type Al In P was used as the current blocking layer 107.
  • the boundary between the ridge side surface formed by dry etching and the ridge side surface formed by wet etching becomes a refracting portion on one ridge side surface, and the first ridge side The side wall surface and the second ridge side wall surface were formed to be connected at an angle.
  • a step step portion which is the third surface, is formed between the first ridge side wall surface and the second ridge side wall surface, and the dimension (g— g ') became 0.07 m.
  • the side etching amount of the side etching that is larger in FIG. 2C (o) and (p), the second ridge side wall on the left side of the figure
  • the side etching amount of the smaller side etching amount is equal to the thickness of the side wall protective layer. It is also the force applicable when it is smaller than the thickness.
  • an n-type (AlGa) InP cladding layer 103 (thickness 2) is formed on an n-type GaAs substrate 102 (thickness 450 ⁇ m) by MOCVD. / ⁇ ⁇ ), ⁇ & In P active layer 104 (
  • the n-type GaAs substrate 102 used has a substrate orientation of 10 in the [011] direction from the (100) plane.
  • the ICP method was used as the dry etching. Also, as an etching gas, with SiCl
  • the product was 0 / o, the pressure in the chamber was about 0.4 Pa, the bias power of the lower electrode was 100 W, and the ICP capacity was 250 W.
  • a post-dry etching side wall surface 123 serving as a third inclined intermediate surface was formed between the first dry etching side wall surface 121 and the dry etching bottom surface 122.
  • the above dry etching conditions were (1) lowering the etching gas concentration, (2) lowering the lower electrode power, and (3) lowering the pressure inside the chamber.
  • an SiO film having a thickness of 300 nm is formed on the entire surface (including the ridge side surface) of the intermediate obtained in (t 1) of FIG. 2E by plasma CVD. Growing 128.
  • the SiO side wall protective layer 130 was formed by removing the film by ching. [0220] Here, dry etching was performed using the RIE method. CF and CHF as etching gas
  • CF and CHF in the mixed gas are used as dry etching conditions using a mixed gas of 4 and 0.
  • the volume contents of 3 2 4 3 were 5% and 40%, respectively, and the pressure was 50 Pa.
  • Etching stop layer 106 is resistant to the hydrochloric acid chemicals, so this layer is not exposed.
  • SiO side wall protective layer 130 is highly resistant to hydrochloric acid chemicals
  • the region where the layer was formed was not etched, and side etching did not occur in the ridge top portion (first ridge side wall surface 121).
  • the SiO sidewall protective layer 130 is formed on the ridge sidewall surface.
  • additional etching such as 1 OOnm etching in the direction perpendicular to the substrate surface when the layer was the material to be etched. Even if the additional etching is continued in this manner, the p-type Ga In P etching stop layer 106 is formed.
  • the inclined surface of the ridge skirt (second ridge side wall surface 135) is almost straight in the cross section perpendicular to the stripe direction of the ridge.
  • An inclined surface can be formed.
  • the SiO stripe 114 is used as a mask by the MOCVD method.
  • the surface treatment was performed with a sulfuric acid chemical solution (97% sulfuric acid). At this time, the ridge side wall was etched by about 25 ⁇ m on one side. Subsequently, the SiO stripe 114 is used as a mask by MOCVD.
  • n-type GaAs cap layer 139 (thickness 0. m) was selectively grown.
  • the SiO stripe 114 was removed using a hydrofluoric acid chemical solution.
  • n-side electrode 141 (thickness 100/50/400 nm) made of AuGe / Ni / Au Then, a ridge stripe type semiconductor laser wafer was completed.
  • the obtained ridge-type stripe has high perpendicularity and symmetry, and the angle between the side of the ridge near the top of the ridge (first ridge side wall 121) and the surface of the n-type GaAs substrate 102 is It reached 90 °.
  • the n-type GaAs substrate 102 having an off angle of about 10 ° is used as the angle between the ridge side surface (second ridge side wall surface 135) closer to the ridge bottom and the n-type GaAs substrate 102 surface. Therefore, it is different on both sides of the ridge, and each is 40 ° (the second ridge side wall on the left side of the figure at (t 8) in Fig. 2E) and 62 ° (the right side of the figure at (t 8) in Fig. 2E) The second ridge side wall surface).
  • the obtained ridge stripe semiconductor laser wafer was excellent in the perpendicularity of the ridge side surface to the substrate surface and the left-right symmetry of the ridge cross-sectional shape.
  • the kink level reached the maximum value of 300 mW that can be measured with the measuring device used! /, It was confirmed that the kink level was over 300 mW at 25 ° C, V, and 300 mW. Stable formation of ridge stripe semiconductor lasers with high performance was achieved.
  • SiN dielectric film is used as current blocking layer 138 instead of n-type Al In P
  • n-type GaAs cap layer 139 was grown in the same manner. In this case, it is not necessary to grow the n-type GaAs cap layer 139.
  • n-type Al In P was used as the current blocking layer 138.
  • the boundary between the ridge side surface formed by dry etching and the ridge side surface formed by wet etching is on one ridge side surface. Became a refracted part, and the first ridge side wall surface and the second ridge side wall surface were formed to be directly connected at an angle.
  • a third inclined intermediate surface 142 is formed between the first ridge side wall surface and the second ridge side wall surface, and the angle of the inclined intermediate surface 142 is 42 °.
  • the dimension (p- ⁇ ') was 0.06 m, and the influence of the refractive index change due to the inclined intermediate surface was small, and a ridge could be formed.
  • the side etching amount of the side etching that is larger ((t7), (t-8) in Fig. 2E) is the side etching amount of the second ridge sidewall on the left side of the figure).
  • Side etching of the smaller side etching amount (the second ridge side wall on the right side of the figure in (t7), (t-8) in Fig.
  • the force corresponds to (side wall dimension after the third dry etching in the direction parallel to the substrate surface) ⁇ (side wall protective layer thickness)-(side etching amount).
  • an n-type (Al Ga) In P clad layer 103 (thickness 2) is formed on an n-type GaAs substrate 102 (thickness 450 ⁇ m) by MOCVD. / ⁇ ⁇ ), ⁇ & In P active layer 104 (
  • the n-type GaAs substrate 102 used has a substrate orientation of 10 in the [011] direction from the (100) plane.
  • an SiO stripe 114 (width 2 m) was formed by a photolithography technique and a dry etching technique.
  • the ICP method was used as the dry etching. Also, as an etching gas, with SiCl
  • a curved third post-etching side wall surface 124 that is convex in the ridge inner side direction is formed between the first ridge side wall surface 121 and the bottom surface 122 after dry etching. .
  • the SiO film 129 in the region other than the side surface of the ridge is removed by dry etching.
  • the SiO side wall protective layer 131 was formed by removing the film by ching.
  • the dry etching conditions were CF and CF in the mixed gas.
  • the volume content of CHF is 5% and 40%, respectively, the pressure is 50 Pa, and the stage temperature is 15
  • the p-type Ga In P etching is performed on the second (Al Ga) In P second cladding layer 108 using a mixed chemical solution of tartaric acid, hydrochloric acid, and water.
  • a mixed chemical solution of tartaric acid, hydrochloric acid, and water is the hydrochloric acid chemical solution.
  • the etching in the direction perpendicular to the substrate surface was stopped by the exposure of this layer. By visually checking the interference fringes in the etching area, it was confirmed that etching was stopped in the direction perpendicular to the substrate surface.
  • the volume contents of tartaric acid and hydrochloric acid in the chemical solution were 40% and 30%, respectively.
  • the SiO side wall protective layer 131 is highly resistant to hydrochloric acid chemicals.
  • the region where the layer was formed was not etched, and side etching did not occur in the ridge top portion (first ridge side wall surface 121).
  • the region where the SiO sidewall protective layer 131 is not formed on the ridge sidewall surface is isotropic.
  • the p-type (AlGa) InP second cladding layer is used as the material to be etched in order to form a substantially straight inclined surface (second ridge side wall surface 135) at the bottom of the ridge.
  • the wet etching was continued for a time equivalent to lOOnm etching in the direction perpendicular to the substrate surface (additional etching) (see Fig. 2J). Even if the additional etching is continued in this way, the P-type Ga In P etching stop layer 106 is formed, so that the substrate
  • the inclined surface of the ridge skirt (second ridge side wall surface 135) is the second ridge side wall surface 135 in the cross section perpendicular to the ridge stripe direction.
  • Most of the straight line was a straight line, and an almost linear inclined surface could be formed.
  • the boundary between the first ridge side wall surface 121 and the second ridge side wall surface 135 becomes a refracting portion on one ridge side surface, and the first ridge side wall surface and the second ridge side wall surface are directly angled. Connected and formed.
  • a curved third inclined intermediate surface 143 was formed between the first ridge side wall surface and the second ridge side wall surface.
  • an n-type Al In P current blocking layer 138 was selectively grown (thickness 0.3 m). In addition remove the damage layer on the ridge sidewall before growing the n-type Al In P current blocking layer 138
  • n-type GaAs cap layer 139 (thickness 0. m) was selectively grown.
  • the p-side electrode 140 (thickness 50/100/50 nm) made of Ti / Pt / Au and the n-side electrode 141 (thickness 100/50/400 nm) made of AuGe / Ni / Au are formed by vapor deposition.
  • a ridge stripe type semiconductor laser wafer was completed.
  • the obtained ridge-type stripe has high perpendicularity and symmetry, and the angle between the side of the ridge near the top of the ridge (first ridge side wall 121) and the surface of the n-type GaAs substrate 102 is It reached 87 °.
  • the n-type GaAs substrate 102 having an off-angle of about 10 ° is used as the angle between the ridge side surface (second ridge side wall surface 135) closer to the bottom of the ridge and the n-type GaAs substrate 102 surface. Therefore, it is different on both sides of the ridge, 40 ° (in Fig. 2F (u-6) and (u-7), the second ridge side wall on the left side of the figure), 62 ° (Fig. 2F (u-6) ) And (u-7), the second ridge side wall on the right side of the figure.
  • the obtained ridge stripe semiconductor laser wafer was excellent in the perpendicularity of the ridge side surface with respect to the substrate surface and the left-right symmetry of the ridge cross-sectional shape.
  • the kink level reached the maximum value of 300 mW that can be measured with the measuring device used! /, It was confirmed that the kink level was over 300 mW at 25 ° C, V, and 300 mW. Stable formation of ridge stripe semiconductor lasers with high performance was achieved.
  • SiN dielectric film is used as current blocking layer 138 instead of n-type Al In P
  • n-type GaAs cap layer 139 was not necessary, and the other conditions were the same, and n-type Al In P was used as the current blocking layer 138.
  • a ridge stripe semiconductor laser having the same performance as 0.5 0.5 can be stably formed.
  • Example 3 the boundary between the ridge side surface formed by dry etching and the ridge side surface formed by wet etching becomes a refracting portion on one ridge side surface, and the first ridge side.
  • the side wall surface and the second ridge side wall surface were formed by connecting directly with an angle.
  • the first ridge side wall surface and the second ridge side wall surface In the meantime, a third inclined intermediate surface was formed, the angle of the inclined intermediate surface 143 was 45 °, and a ridge having a small refractive index change could be formed at the ridge skirt.
  • the inclined intermediate surface 143 has a curved shape, and the angle of the inclined intermediate surface 143 is the inclined intermediate surface 143 at the connection point between the second ridge side wall surface 135 and the inclined intermediate surface 143. This is the angle between the tangent line and the surface of the semiconductor substrate.
  • a semiconductor substrate having an inclined off angle as described in (1) of FIG. 2B is used.
  • both sides of the ridge are used.
  • the side etching amount of the larger side etching amount (the second ridge sidewall on the left side of the figure in (u-6) and (u-7) in Fig.
  • an n-type (Al Ga) In P cladding layer 103 (thickness 2 m) is formed on an n-type GaAs substrate 102 (thickness 450 ⁇ m) by MOCVD.
  • Ga In P active layer 104 (thickness
  • a thickness of 0.6 m) was formed by atmospheric pressure CVD.
  • the n-type GaAs substrate 102 used is an inclined substrate having an off angle with the substrate orientation inclined by 10 ° from the (100) plane in the [011] direction.
  • a SiO stripe 114 width 2 m was formed by a photolithography technique and a dry etching technique.
  • the ICP method was used as the dry etching. Also, as an etching gas, with SiCl
  • the volume%, the internal pressure of the chamber was about 0.7 Pa, the lower electrode temperature was about 190 ° C, the lower electrode bias power was 120 W, and the ICP power was 200 W.
  • a 300 nm thick SiO film 115 is formed on the entire surface of the intermediate obtained in FIG. 2A (c) (including the ridge side surface) by plasma CVD. Grown up.
  • the SiO film 115 in the region other than the ridge side surface is dry-etched.
  • 8 are formed.
  • the dry etching conditions were CF and CF in the mixed gas.
  • the volume content of CHF is 5% and 40%, respectively, the pressure is 50 Pa, and the stage temperature is 15
  • the SiO sidewall protective layers 116 a and 116 ⁇ are also hydrofluoric acid.
  • the thickness of SiO side wall protection layers 116a and 116 ⁇ is 0.12 m.
  • a resist pattern 145 was formed by photolithography.
  • the SiO side wall protective layer 116 is formed using a hydrofluoric acid chemical solution.
  • the strike pattern 145 was removed.
  • the p-type (Al Ga) In P second cladding layer 108 is formed into a p-type Ga In P using a mixed chemical solution of tartaric acid, hydrochloric acid and water.
  • tartaric acid a mixed chemical solution of tartaric acid, hydrochloric acid and water.
  • the p-type Ga In P etching stop layer 106 is the hydrochloric acid chemical solution.
  • the etching in the direction perpendicular to the substrate surface was stopped by the exposure of this layer. By visually checking the interference fringes in the etching area, it was confirmed that etching was stopped in the direction perpendicular to the substrate surface.
  • the volume contents of tartaric acid and hydrochloric acid in the chemical solution were 40% and 30%, respectively.
  • SiO side wall protective layer 116a and ⁇ are highly resistant to hydrochloric acid chemicals.
  • SiO sidewall protective layers 116 ⁇ and 116 y are formed on the ridge sidewall surface! / Territory
  • the inclined surface of the ridge skirt (second ridge side wall surface 147) is the second ridge side wall surface 147 in the cross section perpendicular to the stripe direction of the ridge.
  • Most of the upper side of the film was a straight line, and a substantially linear inclined surface could be formed.
  • SiO 2 is controlled by time control using hydrofluoric acid chemical solution.
  • the SiO stripe 114 is used as a mask by MOCVD.
  • n-type Al In P current blocking layer 148 was selectively grown (thickness 0.3 m).
  • an n-type GaAs cap layer 149 (thickness 0.17 m) was grown.
  • p-side electrode 150 (thickness 50/100/50 nm) that also has Ti / Pt / Au force by evaporation method
  • n-side electrode 151 (thickness 100/50/400 nm) made of AuGe / Ni / Au
  • a ridge stripe type semiconductor laser wafer was completed.
  • the obtained ridge-type stripe has high perpendicularity and symmetry, and the angle between the side of the ridge near the top of the ridge (first ridge side wall 146) and the surface of the n-type GaAs substrate 102 is It reached 90 °.
  • the angle formed between the ridge side surface (second ridge side wall surface 147) closer to the lower edge of the ridge and the surface of the n-type GaAs substrate 102 is because an n-type GaAs substrate 102 having an off angle of 10 ° is used.
  • the p-type Ga In P intermediate layer 109 and the p-type are formed on the ridge formed in this example.
  • the obtained ridge stripe semiconductor laser wafer was excellent in the perpendicularity of the ridge side surface to the substrate surface and the left-right symmetry of the ridge cross-sectional shape.
  • the kink level reached the maximum value of 300 mW that can be measured with the measuring device used! /, It was confirmed that the kink level was over 300 mW at 25 ° C, V, and 300 mW. Stable formation of ridge stripe semiconductor lasers with high performance was achieved.
  • SiN dielectric film is used as current blocking layer 148 instead of n-type Al In P
  • n-type GaAs cap layer 149 was not necessary, and the other conditions were the same, and n-type Al In P was used as the current blocking layer 148.
  • a ridge stripe semiconductor laser having the same performance as 0.5 0.5 can be stably formed.
  • the ridge stripe semiconductor laser device it is possible to improve the element characteristics such as uniformizing the horizontal emission angle of the laser beam, improving the differential quantum efficiency, and improving the kink level. Furthermore, a ridge-type stripe can be formed with good uniformity within the wafer surface and between wafers, and the yield can be improved. Therefore, it can be effectively used for a ridge stripe type semiconductor laser device. These semiconductor laser devices can be applied to rewritable optical disks and the like.

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Abstract

　半導体基板102上に、第１導電型のクラッド層103と、活性層104と、第２導電型の第１クラッド層105と、水平横方向の光閉じ込めを行うためのリッジ型ストライプ状の第２導電型の第２クラッド層108と前記リッジ上の少なくとも一部を除いて形成された電流ブロック層107とを備え、前記リッジのストライプ方向に垂直な断面において、前記リッジの両側面の各々が、半導体基板表面に対しほぼ垂直であって前記リッジ上端から下方に延びる第1の面118と、リッジ裾部分においてリッジ外側に向かって斜め下方方向に傾斜するほぼ直線状の裾部分傾斜面からなる第２の面119を有し、第１の面と第２の面とは、直接接続しているか、第３の中間面を介して接続しており、第２の面には前記第２クラッド層を構成する半導体の（１１１）面が露出しているリッジストライプ型半導体レーザ装置。本発明においては高キンクレベル、低動作電流の高出力半導体レーザ装置が提供できる。

Description

明 細 書
半導体レーザ装置及びその製造方法
技術分野
[0001] 本発明は、光ディスク装置、情報処理装置などの光源として使用される半導体レー ザ装置とその製造方法に関する。
背景技術
[0002] DVDなど光ディスクの高密度記録ィ匕の進展に伴 、、再生だけでなぐ DVD- RAMや DVD- RWなどの記録用 DVDドライブが製品化されてきている。そして、その記録倍速 は高速ィ匕の一途をたどって 、る。
[0003] このような記録用 DVDドライブの記録倍速高速ィ匕に対応して、その光源として使用 される半導体レーザの高出力化の要望が強く高まってきている。半導体レーザの高 出力化の手段として、様々な提案がなされている力 活性層上部のクラッド層を加工 して、垂直性 '対称性の高いリッジ型ストライプを形成することが有効な手段のひとつ として挙げられる。なお、垂直性 ·対称性の高いとは、リッジの長手方向（ストライプ方 向）に対して垂直な断面におけるリッジ側壁面 (側面)のなす角度が、半導体基板表 面に対してほぼ垂直に近いこと、対称性が高いとは、前記リッジの断面形状が左右対 称の対称性がよいことを意味している。尚、本発明において、リッジストライプ方向に 対して垂直な断面とは、リッジ長手方向を直角に横切る方向の断面のことを意味して いる。
[0004] リッジの長手方向（ストライプ方向）に対して垂直な断面におけるリッジ形状の垂直 性'対称性を向上させ、電流分布形状と光分布形状が同等となるよう制御することで 、高出力化の課題となるキンクレベルを向上させることができる。また、リッジトップ寸 法をボトム寸法とほぼ同等にすることで、電流注入時の熱抵抗を減少させることがで き、低動作電流を実現できる。
[0005] し力しながら、例えば発振波長 650nm帯の可視光半導体レーザの場合、 GalnP層 の自然超格子 (秩序化構造)形成を抑制するため、基板方位を（100)面から [011] 方向に 10° 程度傾斜させたオフ角を有する半導体基板を用いることが一般的であり 、ウエットエッチング技術を用いてリッジ型ストライプを形成すると、リッジの長手方向（ ストライプ方向）に対して垂直な断面におけるリッジ形状は基板オフ角を反映して左 右非対称となる。また、ウエットエッチング法ではエッチングマスクに対するクラッド層 のサイドエッチング量が大きいため、リッジの長手方向（ストライプ方向）に対して垂直 な断面におけるリッジ形状は、その壁面の垂直性の低い台形状となる。以上の点から 、リッジの長手方向（ストライプ方向）に対して垂直な断面におけるリッジ形状の非対 称性の改善、垂直性の向上は非常に困難であった。
[0006] 近年、ドライエッチングとウエットエッチングを併用して、リッジ型ストライプを形成し、 リッジの長手方向（ストライプ方向）に対して垂直な断面におけるリッジ形状の垂直性 •対称性を向上させる技術が提案されている (例えば、下記特許文献 1参照)。ドライ エッチングは異方性エッチングが可能であるため、ウエットエッチングのみでリッジ型 ストライプを形成する場合に比べて、リッジの長手方向 (ストライプ方向）に対して垂直 な断面において、垂直性 ·対称性が改善されたリッジ形状が得られる。また、ドライエ ツチング後のウエットエッチングにより、ドライエッチング時のプラズマにより生じたダメ ージ層の除去を行っている。
[0007] さらに、リッジの長手方向（ストライプ方向）に対して垂直な断面におけるリッジ形状 の垂直性 ·対称性を向上させるために、ドライエッチングのみでリッジ型ストライプを形 成する技術が提案されている（例えば、下記特許文献 2参照)。この技術により、ドラ ィエッチングとウエットエッチングを併用してリッジ型ストライプを形成する場合に比べ
、リッジの長手方向 (ストライプ方向）に対して垂直な断面において、対称性 ·垂直性 力 り改善されたリッジ形状が得られる。
[0008] ここで、特許文献 1の実施例 1と 3に示された従来技術における半導体レーザ装置 およびその製造方法について、図 3、図 4を用いて説明する。図 3は特許文献 1の実 施例 1と 3に記載の半導体レーザ装置の構造、図 4はその製作工程を示した 、ずれも リッジ型ストライプの長手方向に垂直な方向力も見た断面図である。
[0009] 図 3および図 4 (a)に示すように、 n型 GaAs基板 301上に、 n型 AlGaAsクラッド層 303 、量子井戸構造の活性層 304、 p型 AlGaAsクラッド層 305、 p型 AlGaAsエッチングスト ップ層 306、 p型 AlGaAsクラッド層 307、 p型 GaAsキャップ層 309を有機金属気相成 長法（以下 MOCVD法）により、順次ェピタキシャル成長させる（なお、図 4では、図 3 の n型 GaAs基板 301、 n型 AlGaAsクラッド層 303、量子井戸構造の活性層 304に相 当する層の図示を省略している）。その後、 p型 GaAsキャップ層 309の表面上にフォト レジストを塗布し、フォトリソグラフィー技術により、フォトレジストのリッジ型ストライプパ ターン 313を形成する。
[0010] ここで、 AlGalnP系赤色半導体レーザ装置を作製する場合、 p型クラッド層 307と p 型 GaAsキャップ層 309の間に、 p型中間層（例えば p型 GalnP中間層）を堆積する（図 示せず)。
[0011] また、リッジ型ストライプパターン 313はフォトレジストを用いて作成されている力 Si 0などの誘電体を用いてもよい。
2
[0012] 次に図 4 (b)に示すように、ドライエッチング技術を用いて、 p型 GaAsキャップ層 309 および、 p型クラッド層 307を、 p型クラッド層 307の下に形成された p型エッチングスト ップ層 306の上 50nm〜350nmの位置までエッチングする。
[0013] 次に図 4 (c)〖こ示すように、 p型エッチングストップ層 306に至るまでウエットエツチン グを行い、 P型 AlGaAsクラッド層 307と p型 GaAsキャップ層 309からなるリッジ型ストラ イブを形成する。
[0014] 次に図 4 (d)に示すように、フォトレジスト 313を除去した後、 MOCVD法にて n型電 流ブロック層 310を堆積させ、ウエットエッチングにより電流注入領域の、すなわち p 型 GaAsキャップ層 309面上の電流ブロック層を除去する。その後、再度 MOCVD法 にて p型 GaAsコンタクト層 311を形成して、半導体レーザウェハを完成させる（完成品 は図 3参照)。
[0015] 上記の製造方法により、 AlGaAs系赤外半導体レーザ装置、および AlGalnP系赤色 半導体レーザ装置について、リッジの長手方向 (ストライプ方向）に対して垂直な断面 における、比較的垂直性'対称性の改善されたリッジ形状が得られる。また、ウエット エッチングによりエッチング深さ制御、ドライエッチング時のプラズマダメージ層の除 去が図れる。
[0016] 次いで、前記特許文献 1の実施例 2に示された従来技術における半導体レーザ装 置およびその製造方法について、図 5、図 6を用いて説明する。図 5は特許文献 1の 実施例 2に記載の半導体レーザ装置の構造、図 6はその製作工程を示したそれぞれ リッジ型ストライプの長手方向に垂直な方向力も見た断面図である。
[0017] 図 5および図 6 (a)に示すように、 n型 GaAs基板 501上に、 n型 AlGaAsクラッド層 503 、量子井戸構造の活性層 504、 p型 AlGaAsクラッド層 505、 p型エッチングストップ層 506、 p型 AlGaAsクラッド層 507、 p型 GaAsキャップ層 509を MOVPE法により、順次 ェピタキシャル成長させる（なお、図 6では、図 5の n型 GaAs基板 501、 n型 AlGaAsク ラッド層 503、量子井戸構造の活性層 504に相当する層の図示を省略している)。そ の後、 p型 GaAsキャップ層 509の表面上に A1 0などの誘電体を堆積し、フォトリソグ
2 3
ラフィー技術により、前記 A1 0などの誘電体力もなるリッジ型ストライプパターン 513
2 3
をマスクとして形成する。
[0018] ここで、 p型エッチングストップ層 506は、レーザ光を吸収しないバンドギャップを有 する Inを含む層か、または量子効果が得られるように設計された層厚の Inを含む層で
、例えば AlGalnPもしくは GalnPである。
[0019] 次に図 6 (b)〖こ示すように、 p型 AlGaAsクラッド層 507および p型 GaAsキャップ層 50
9を、 p型エッチングストップ層 506に至るまでドライエッチングを行う。
[0020] ドライエッチングには誘導結合型プラズマ法（Inductively Coupled Plasma、以下 IC
P法）を用いており、 p型エッチングストップ層 506は Inを含む層を用いているため、そ のエッチングレートは、 p型 AlGaAsクラッド層 507および p型 GaAsキャップ層 509と比 較して著しく低下する。そのため、ドライエッチングでは、エッチングストップ層 506で エッチングを停止することができるとされている。
[0021] 次に図 6 (c)に示すように、フッ酸を主成分とする薬液で前記 A1 0などの誘電体か
2 3
らなるリッジ型ストライプパターン 513のマスクを除去した後、 MOCVD法により、電流 ブロック層 510を形成する。次いで、フォトレジストを用いたフォトリソグラフィー技術に より、リッジ型ストライプ上に成長した電流ブロック層 510の不要部分を除去した後、 有機金属化学気相エピタキシー法（以下 MOVPE法）にて p型 GaAsコンタクト層 511を 形成し、半導体レーザウェハを完成させる (完成品は図 5参照)。
[0022] ドライエッチングは物理現象であるスパッタが主要因であるため、材料によってエツ チング速度に十分な差がつくような、十分に大きな選択性の確保が困難であるが、上 記の製造方法では、 Inを含んだエッチングストップ層を用いることで、ドライエッチング における選択性を確保しているとされている。これにより、ドライエッチングのみで高 垂直性 ·高対称性のリッジ形成を実現して！/ヽる。
[0023] 次に、特許文献 2に示された従来技術における半導体レーザ装置およびその製造 方法について、図 7、図 8を用いて説明する。図 7は特許文献 2に記載の半導体レー ザ装置の構造、図 8はその製作工程を示したそれぞれリッジ型ストライプの長手方向 に垂直な方向から見た断面図である。
[0024] 図 7および図 8 (a)に示すように、 n型 GaAs基板 702上に MOCVD法により、 n型 (A1
0.
Ga ) In Pクラッド層 703、 GalnP/AlGalnP多重量子井戸構造活性層 704、 p型（A
7 0.3 0.5 0.5
1 Ga ) In Pクラッド層 707、 p型 GalnPヘテロ緩衝層 708、 p型 GaAsキャップ層 70
0.7 0.3 0.5 0.5
9を順次ェピタキシャル成長させる。その後、 SiO膜を基板全面に成膜し、フォトリソグ
2
ラフィー技術により、 SiOストライプ 713を形成する。
2
[0025] 次に図 8 (b)に示すように、 SiOストライプ 713をマスクとして、ドライエッチング技術
2
を用いて、 P型 GaAsキャップ層 709と、 p型 GalnPヘテロ緩衝層 708、p型（Al Ga )
0.7 0.3 0.
In Pクラッド層 707の一部をエッチングし、リッジ型ストライプを形成する。
5 0.5
[0026] 次に図 8 (c)に示すように、 MOCVD法で、 SiOストライプ 713をマスクとして、 n型 All
2
nP電流ブロック層 705、 n型 GaAs電流ブロック層 706を順次ェピタキシャル成長させ る。
[0027] 次に図 8 (d)に示すように、 SiOストライプ 713を除去し、 MOCVD法で基板全面に p
2
型 GaAsコンタクト層 710を成長させる。最後に、 p側電極 711、 n側電極 701を形成し て、半導体レーザ装置を作製する。
[0028] 上記の製造方法により、ドライエッチングのみでリッジ型ストライプを形成することが でき、リッジの長手方向（ストライプ方向）に対して垂直な断面において、対称性 '垂 直性の高！、リッジ形状が得られる。
特許文献 1：特開 2003— 69154号公報
特許文献 2：特開 2000 - 294877号公報
発明の開示
発明が解決しょうとする課題 [0029] キンクレベルの向上には、リッジの長手方向（ストライプ方向）に対して垂直な断面 におけるリッジ形状が、半導体基板を下にして、左右対称であることが望ましい。これ により、キャリア分布形状と光分布形状の差力 、さくなり、ホールバーユング現象が抑 制され、リッジの長手方向（ストライプ方向）に対して垂直な断面におけるリッジ形状の 非対称性に起因する横モードの不安定性が解消される。
[0030] さらに、高出力半導体レーザ装置においては、リッジ側壁面の形状は、半導体基板 表面に対し垂直で、リッジ高さのより高いリッジ型ストライプであることが望ましい。リツ ジ高さが低いと、活性層力も広がったレーザ光が P型キャップ層などに吸収されるた め、閾値電流の増加や微分量子効率の低下などの特性の低下につながりやすい。リ ッジ底部の幅は、電流通路幅を規制するだけでなく光閉じ込めの強さも規制するの で、通常、リッジ底部の幅を基準としてリッジストライプ型半導体レーザ装置の設計が 行われる。リッジ形状の垂直性が低下すると、リッジ底部の幅を設計どおりに保ったま ま、リッジ高さを高くすると、リッジのトップ面の幅が狭くなる。すなわち従来プロセスで は、リッジ底面の寸法が同一で、リッジトップ寸法が狭くなる台形状 (順メサ形状）にな るため、リッジトップ寸法が小さくなつて p側電極とのコンタクト抵抗が上昇し、しきい値 等の特性が低下する傾向になる。従って、活性層力もの光の広がりが大きい高出力 半導体レーザでは、これらの問題を避けるために、高いリッジ高さを有していてもリツ ジトップ面の幅が狭くならないリッジ型ストライプの形成が要求される。
[0031] また、信頼性向上のため、ドライエッチング時のプラズマによるダメージ層の除去を 行うことが望ましい。プラズマによるダメージが基板に残留すると、半導体レーザ動作 時に発生する熱により、結晶欠陥が新たに発生し、素子劣化に繋がるからである。
[0032] 図 3および図 4に示した特許文献 1の実施例 1と 3に記載の製造方法では、ウエット エッチング技術のみで形成した場合と比較して、リッジの長手方向（ストライプ方向） に対して垂直な断面において、垂直性 ·対称性の向上したリッジ形状が得られるが、 エッチング深さ制御 ·プラズマダメージ層除去を目的としたウエットエッチングにより、リ ッジトップ部にサイドエッチングが発生し、垂直性が低下してしまう。特に AlGalnP系赤 色半導体レーザ装置においては、一般的にオフ角を有する、具体的には、表面が [0 11]方向に傾斜した（100)面である半導体基板を用いるため、図 4 (c)に示すように、 リッジの長手方向（ストライプ方向）に対して垂直な断面におけるリッジ形状の対称性 が低下する。
[0033] また、用いるウエットエッチング薬液はほとんどの場合、 p型 GaAsキャップ層 309をェ ツチングせず、 p型クラッド層 307のみをエッチングする。 p型クラッド層 307は、 AlGaA s系赤外半導体レーザ装置の場合は AlGaAsから成り、 AlGalnP系赤色半導体レーザ 装置の場合は AlGalnPから成っている。従って、図 4 (c)に示すように、 p型クラッド層 3 07のリッジ側面だけが選択的にエッチングされ、 p型 GaAsキャップ層 309直下の p型 クラッド層 307の上部は所望のリッジトップ寸法より狭くなり、リッジトップ部の両側に p 型 GaAsキャップ層 309が突出した庇状のオーバーハングが形成される。
[0034] リッジの長手方向（ストライプ方向）に対して垂直な断面において、このようなリッジ 形状を有する基板上に n型電流ブロック層 310を形成した場合、オーバーハング直 下はェピタキシャル成長が完全にならず空洞が生じ、その後の工程にぉ 、ても空洞 は消滅することなく、完成した半導体レーザ装置中に残存する。
[0035] このような空洞は、レーザ装置内での発振光を散乱させ、導波損失の原因となり、 微分量子効率の低下、閾値電流や動作電流の増加など素子特性に悪影響を与える
[0036] さらに、特許文献 1の実施例 1と 3に記載の製造方法では、リッジトップ寸法をある程 度の大きさに確保するため、安定な結晶面が露出するのに十分な追加のウエットエツ チングを行うことができない。従って、リッジ裾におけるリッジ側壁面は、例えば（100) 面のように安定な単一種類の結晶面は露出せず、複数の種類の結晶面が露出した 状態となるため、全体的に連続して傾斜角度が変化するような曲面となり、リッジボト ム寸法がマスク寸法に対して大きくなつてしまう。また、 n型 AllnPなど半導体層力 な る電流ブロック層を用いた場合、ェピタキシャル成長させると、このような複数の種類 の結晶面が露出して ヽるリッジ裾では、ェピタキシャル成長した n型 MnP電流ブロッ ク層の結晶性が低下する。このようなマスク寸法に対するリッジ寸法の増カロ、 n型 AllnP 電流ブロック層の結晶性低下は、レーザ光の水平放射角の不均一化、閾値電流や 動作電流の増加など素子特性を劣化させる。
[0037] また、特許文献 1の実施例 1と 3に記載の製造方法では、ウェハー面内およびゥヱ ハー面間でのウエットエッチング速度のばらつきが大きいため、 1枚のウェハー面内に 複数個の半導体レーザ装置を作製する場合や、さらには複数個のウェハー間におい ても、形成される半導体レーザ装置間のリッジ寸法の均一化が困難であり、歩留低下 の原因となる。
[0038] 次いで、図 5および図 6に示した特許文献 1の実施例 2に記載の製造方法では、ド ライエッチングのみでリッジを形成しているため、垂直性.対称性の高いリッジ形状を 実現でき、さらに Inを含むエッチングストップ層を用いることで、エッチング深さの制御 '性を向上している。
[0039] しかし、ドライエッチング時のプラズマによるダメージ層除去は行っておらず、プラズ マによるダメージ残留による早期素子劣化と 、つた問題点は改善されて 、な 、。また 、リッジ側面と基板表面のなす角度が大きくなると、 SiNや SiOなどの誘電体膜を電流
2
ブロック層として用いた場合、リッジ裾においてプラズマ CVD法などで SiNや Si〇など
2 の誘電体膜を形成する場合の原料ガスが供給不足となり、局所的に成膜速度が小さ くなるため、リッジ裾における電流ブロック層のカバレッジが低下する。一方、 n型 Alln Pなど半導体層を電流ブロック層として用いた場合、異方性のドライエッチングにて形 成されたリッジ側壁面上には、複数の種類の結晶面が露出しているため、結晶性良く ェピタキシャル成長ができず、電流ブロック層の結晶性が低下する。このような発光 位置に近ぐ発振光に最も影響するリッジ裾での SiN電流ブロック層のカバレッジ低下 •n型 AllnP電流ブロック層の結晶性低下は、レーザ光の水平放射角の不均一化、閾 値電流や動作電流の増加など素子特性劣化に繋がる。
[0040] さらに、電流ブロック層と半導体基板とのあいだでストレスが生じていると、リッジ下 端でリッジ側面と基板表面のなす角度が 90度に近 、場合、レーザチップへき開時に 加わる衝撃により、リッジ側面とエッチングストップ層との接合線近傍に応力が集中し 、この部分を起点としてリッジ裾部にクラックが発生することがある。これに伴いレーザ 素子の性能が低下するおそれがある。
[0041] また、上記の製造方法は、 AlGaAs系赤外半導体レーザ装置に限定されるものであ り、 AlGalnP系赤色半導体レーザ装置には適用できない。また、 AlGaAsクラッド層に 薄膜の GalnPエッチングストップ層を結晶成長させる場合、組成 ·膜厚 ·格子不整の制 御性および結晶性低下が課題となり、安定生産が難しい。
[0042] 次いで、図 7および図 8に示した特許文献 2に記載の製造方法では、リッジの長手 方向（ストライプ方向）に対して垂直な断面において、ドライエッチングのみで高垂直 性'高対称性のリッジ形状を実現して 、るが、ドライエッチング時のプラズマによるダメ ージ層除去を行って ヽな 、。
[0043] また、エッチングストップ層を備えて!/、な 、ため、ドライエッチング深さを制御できず 、例えば、ウェハー面内において複数の半導体レーザ装置を作成する場合、或いは 半導体レーザ装置が形成された複数のウェハー間において、各半導体レーザ装置 間におけるリッジ高さ均一性が低下する。
[0044] さらに、特許文献 1の実施例 2と同様、リッジ側壁面と基板表面のなす角度が大きく なるため、電流ブロック層に SiNや SiOなど誘電体膜を適用した場合、リッジ裾におい
2
て前記と同様にプラズマ CVD法などで SiNや SiOなどの誘電体膜を形成する場合の
2
原料ガスが供給不足となり、局所的に成膜速度が小さくなるため、リッジ裾における 電流ブロック層のカバレッジが低下してしまい、リッジ裾での電流リークが発生するお それがある。また、 n型 AllnPなど半導体層を電流ブロック層として用いた場合、異方 性のドライエッチングにて形成されたリッジ側壁面上には複数の結晶面が露出してい るため、結晶性良くェピタキシャル成長ができず、電流ブロック層の結晶性が低下す る。
また、特許文献 1の実施例 2と同様、リッジ側壁面と基板表面のなす角度が大きいた め、リッジ裾部でのクラック発生のおそれがある。
[0045] 本発明は、前記従来の問題に鑑み、垂直性'対称性の優れたリッジ形成を有し高キ ンクレベルを有する出力の改善されたリッジストライプ型半導体レーザ装置ならびに その製造方法を提供することを目的とする。特に本発明はドライエッチングとウエット エッチングを併用したリッジ型ストライプ形成方法にぉ ヽて、ドライエッチング後のリツ ジ側壁面に側壁保護層を形成し、続くウエットエッチング時におけるリッジトップのサイ ドエッチングを抑制することで、ドライエッチング時のプラズマによるダメージ層のな ヽ 高垂直性'高対称性のリッジ形成を実現することに成功し、また、本発明は、ウエット エッチング時にリッジ裾にぉ 、て露出する結晶面数を減少させ、ほぼ直線状の傾斜 面を形成することで、寸法ばらつきの小さいリッジの安定形成、 SiNや SiOなど誘電体
2 膜からなる電流ブロック層のリッジ裾におけるカバレッジ性向上、 n型 AllnPなど半導体 層力 なる電流ブロック層のリッジ裾における結晶性を向上させるなどにより、垂直性 '対称性の優れたリッジ形成を有し、高キンクレベルを有する出力の改善されたリッジ ストライプ型半導体レーザ装置ならびにその製造方法を提供することを目的とする。 さら〖こ、本発明は、リッジ側壁面に形成する側壁保護層厚と、ウエットエッチング時の サイドエッチング量を調整することで、 1枚のウェハー面内に複数個の半導体レーザ 装置を作製する場合や、さらには複数個のウェハー間においても、形成される半導 体レーザ装置間のリッジ寸法をばらつきなぐ均一に形成する製造方法を提供するこ とを目的とする。
課題を解決するための手段
上記の目的を達成するために本発明のリッジストライプ型半導体レーザ装置は、化 合物半導体基板上に、第 1導電型のクラッド層と、活性層と、第 2導電型の第 1クラッ ド層と、エッチングストップ層と、ストライプ状のリッジに形成された第 2導電型の第 2ク ラッド層と、前記リッジ上の少なくとも一部を除 ヽて形成された電流ブロック層とを備え た半導体レーザ装置であって、前記リッジのストライプ方向に垂直な断面形状にお 、 て、前記リッジの両側面の各々が、半導体基板表面に対しほぼ垂直であって前記リツ ジ上端から下方に延びる第 1の面と、リッジ裾部分においてリッジ外側に向かって斜 め下方方向に傾斜するほぼ直線状の裾部分傾斜面力 なる第 2の面を有し、 前記第 1の面と前記第 2の面とは、
(a)直接接続しているか、
(b)前記第 1の面と前記第 2の面とが、第 3の中間面を介して接続しており、 前記第 3の中間面は、
(bl)リッジ外側に張り出した状態の、前記半導体基板表面とほぼ平行で、前記断 面において、長さが 0. 2 m以下のほぼ直線状の段差ステップ面であるか、
または、
(b2)下方に向力つて斜めにリッジ外側に張り出す、直線状、ないしは、リッジ内側 方向に凸の曲線状の傾斜中間面を介して接続しており、 前記第 2の面には前記第 2クラッド層を構成する半導体の（111)面が露出しているリ ッジストライプ型半導体レーザ装置である。
[0047] ここで、前記の第 1の面と第 2の面のそれぞれは、リッジ側面形状においてほぼ直 線状である。つまり、 2つの傾斜面のそれぞれは、ほぼ平坦面からなる傾斜面であり、 これら第 1の面と第 2の面が直接接続している場合には、これらの 2つの面間の接続 部は前記断面形状では屈折点を有することになり、また、上記 (bl)の如く第 3の面で ある中間面 (この場合段差スッテツプ面)を介して前記の第 1の面と第 2の面が接続さ れて 、る場合及び上記 (b2)で第 3の面が直線状の傾斜面の場合にも、各接続部は 前記断面形状では屈折点を有するし、上記 (b2)で第 3の面が曲線状の場合におい ても、上記第 1の面と第 2の面は直線状の平坦面である。従って全体的に連続して傾 斜面の傾きが変化するような曲面、例えば図 4 (c)や (d)のクラッド層 307の側壁面の ようなその前記断面形状が連続曲線になる曲面は除かれる。
[0048] 本発明の前記リッジストライプ型半導体レーザ装置においては、前記第 2の面のう ち少なくとも 50%以上の面積で前記（111)面が露出して 、ることが好ま 、。こうす ることにより、電流ブロック層などが結晶性良くェピタキシャル成長でき好ましい。
[0049] また、本発明のリッジストライプ型半導体レーザ装置は、前記リッジのストライプ方向 に垂直な断面形状において、前記第 1の面と前記半導体基板表面のなす角度が 85 ° 以上 95° 以下であることが好ましい。こうすると、前記リッジのストライプ方向に垂 直な断面形状において、前記第 1の面におけるリッジ下端部近傍の幅に比べてリッジ 上端部近傍の幅があまり小さくならず、従って p側電極とのコンタクト抵抗が上昇した り、しきい値等の特性が低下したりすることを防止できる。また、リッジ高さを高くでき、 閾値電流の増加や微分量子効率の低下などを防止し、活性層からの光の広がりが 大き 、高出力半導体レーザが得られるので好まし 、。
[0050] また、本発明のリッジストライプ型半導体レーザ装置にぉ 、ては、前記リッジのストラ イブ方向に垂直な断面形状にぉ 、て、前記第 3の中間面が前記リッジ外側に張り出 した状態の前記 (bl)の段差スッテツプ面を有する場合に、前記半導体基板表面とほ ぼ平行な段差ステップ面の長さが、前記電流ブロック層の層厚以下であることが好ま しい。こうすることにより電流ブロック層を形成する際にカバレッジ性の良くな 、方法、 例えばスパッタ法等を用いてもリッジ裾での電流ブロック層のカバレッジが大幅に低 下せず、この部分での電流リークを防止できるので好まし 、。
[0051] また、本発明のリッジストライプ型半導体レーザ装置においては、前記半導体基板 表面の面方位が（100)面力も所定の角度傾斜した面方位であることが好ましい。ま た、この場倍、（100)面の傾斜方向が [011]方向であることが特に好ましい。
[0052] こうすることにより自然超格子の形成を抑制することができ好ましい。
[0053] 尚、所定の角度としては半導体基板上に第 1クラッド層をェピタキシャル成長 (基板 と結晶軸が揃うように成長させること)させた時に自然超格子が形成されな 、ような角 度を意味し、通常、 5° 以上 20° 以下が好ましい。
[0054] 次に、本発明のリッジストライプ型半導体レーザ装置の製造方法は、化合物半導体 基板上に、第 1導電型のクラッド層と、活性層と、第 2導電型の第 1クラッド層と、エツ チンダストップ層と、第 2導電型の第 2クラッド層とを順に形成する工程と、ストライプ状 のリッジを形成する部分を除 、てドライエッチング技術を用いて、前記第 2導電型の 第 2クラッド層をその途中までエッチングする工程と、前記ドライエッチングにより形成 された前記リッジ側面に 1層以上の側壁保護層を形成する工程と、ウエットエッチング 技術を用いて前記第 2導電型の第 2クラッド層を前記エッチングストップ層に至るまで 更にエッチングし、前記ドライエッチングにより形成されたリッジ側面と前記ウエットェ ツチングにより形成されたリッジ側面とを有するストライプ状のリッジを形成する工程と 、前記側壁保護層を除去する工程と、前記リッジ上の少なくとも一部を除いて、電流 ブロック層を形成する工程とを備え、前記ウエットエッチング工程にぉ 、て前記リッジ 側面の少なくとも一部に前記第 2クラッド層を構成する半導体の（111)面が露出する ようエッチングするリッジストライプ型半導体レーザ装置の製造方法である。
[0055] 前記本発明のリッジストライプ型半導体レーザ装置の製造方法においては、前記ゥ エツトエッチング工程にぉ 、て、前記ウエットエッチングにより形成されたリッジ側面の うち少なくとも 50%以上の面積で前記（111)面を露出させることが好ましい。
[0056] この場合、（111)面を 50%以上露出させることによって、ウエットエッチングでのサ イドエッチ速度が低下するとともに安定ィ匕してくるため、ウエットエッチングに用いる薬 液の濃度や温度などのばらつきによるエッチング速度のばらつきを抑制でき、リッジ 裾部の形状制御が容易になるので好ま 、。
[0057] 尚、この場合に、第 2の面が断面形状においてほぼ直線状になるまでウエットエッチ ングすることが、第 2の面のほぼ全面に（111)面が露出するようになり好ま 、。
[0058] また、本発明のリッジストライプ型半導体レーザ装置の製造方法においては、前記リ ッジのストライプ方向に垂直な断面において、（前記側壁保護層の厚み）≥ (前記ゥェ ットエッチング工程における前記第 2導電型の第 2クラッド層のサイドエッチング量)と することが好ましい。上記のように規定することで、ウエットエッチング時にリッジ内部ま でエッチングされてしまい、電流通路が狭くなることによる抵抗の増大を防止でき、活 性層からの光の広がりが大きい高出力半導体レーザ装置が得られるので好ましい。
[0059] また、本発明のリッジストライプ型半導体レーザ装置の製造方法においては、前記 半導体基板表面の面方位が（100)面から所定の角度傾斜した面方位であることが 好ましい。この場合、前記（100)面の傾斜方向が [011]方向であることが特に好まし い。
[0060] こうすることにより自然超格子の形成を抑制することができ好ましい。
[0061] 尚、所定の角度としては半導体基板上に第 1クラッド層をェピタキシャル成長 (基板 と結晶軸が揃うように成長させること)させた時に自然超格子が形成されな 、ような角 度を意味し、通常、 5° 以上 20° 以下が好ましい。上記の理由を、例えば、 GaAs(10 0)基板状に AlGalnP系の半導体層（A1P、 GaP、 InPの混晶半導体）をェピタキシャル成 長する場合を例にとって説明すると、自然超格子、この場合、 GaP(AlP)と InPとが周期 的に積層された構造が形成されてしまう。 自然超格子が形成されると通常の状態より もエネルギーギャップが減少してしまい、例えば、発振する赤色のレーザ光の波長 6 50nmのものが 685nmになってしまうなどの問題が生じる。また、混晶半導体では、 半導体を構成する成分の組成比を変えることにより、それに応じてエネルギーギヤッ プを変化させることができるが、自然超格子構造が形成されると、結晶構造によるェ ネルギーギャップ変化が優勢となり、組成比を変えても所望のエネルギーギャップ値 、言い換えると、所望の発振波長にコントロールできないという欠点が生じる。よって、 自然超格子の形成を防止するために、半導体基板表面が、 [011]方向に所定の角 度傾斜した（100)面の基板を用いることが特に好ま 、。 [0062] また、更に本発明のリッジストライプ型半導体レーザ装置の製造方法としては、 (10 0)面力 所定の角度傾斜した面方位を表面とする化合物半導体基板上に、第 1導 電型のクラッド層と、活性層と、第 2導電型の第 1クラッド層と、エッチングストップ層と 、第 2導電型の第 2クラッド層とを順に形成する工程と、ストライプ状のリッジを形成す る部分を除いてドライエッチング技術を用いて、前記第 2導電型の第 2クラッド層をそ の途中までエッチングする工程と、前記ドライエッチングにより形成されたリッジ部分 の前記リッジ側面に 1層以上の、前記リッジ両側で膜厚の異なる側壁保護層を形成 する工程と、ウエットエッチング技術を用いて前記第 2導電型の第 2クラッド層を前記 エッチングストップ層に至るまで更にエッチングし、前記ドライエッチングにより形成さ れたリッジ側面と前記ウエットエッチングにより形成されたリッジ側面とを有するストライ プ状のリッジを形成する工程と、前記側壁保護層を除去する工程と、前記リッジ上の 少なくとも一部を除 ヽて、電流ブロック層を形成する工程とを備えたリッジストライプ型 半導体レーザ装置の製造方法が挙げられる。
[0063] このように（100)面力 所定の角度傾斜した面方位を表面とする化合物半導体基 板を用いることにより、自然超格子の形成を抑制することができ好ましい。
[0064] また、前記リッジストライプ型半導体レーザ装置の製造方法にぉ 、ては、前記リッジ のストライプ方向に垂直な断面において、前記基板を下にして前記リッジを [01— 1 ] 方向から見たときに、前記リッジの両側に形成された 2つの前記側壁保護層のうち、 前記リッジの右側に形成された前記側壁保護層の厚みが、前記リッジの左側に形成 された前記側壁保護層の厚みより小さ!/、ことが好ま 、。
[0065] これらの方法により、オフ角を有する傾斜基板を用いても、中間段差ステップ面を 小さくしたり、リッジ両側の側壁保護層の膜厚をそれぞれの側でのウエットエッチング によるサイドエッチング量に等しい膜厚に適宜調整することにより、中間段差ステップ 面の生じないリッジストライプを形成できる。その結果、中間段差ステップ面と第 2の面 との接続部近傍で発生する屈折率の変化を抑制し、共振器内を導波するレーザ光 の分布（Near Field Pattern,以下 NFP)の乱れが少なぐレーザ光の放射形状の安定 したリッジストライプ型半導体レーザ装置を製造でき好ましい。
[0066] また、前記リッジストライプ型半導体レーザ装置の製造方法にぉ 、ては、前記ゥエツ トエッチング工程において前記リッジ側面の少なくとも一部に前記第 2クラッド層を構 成する半導体の（111)面が露出するようエッチングすることが好まし 、。
[0067] この場合、（111)面を露出させることによって、ウエットエッチングでのサイドエッチ 速度が低下するとともに安定ィ匕してくるため、ウエットエッチングに用いる薬液の濃度 や温度などのばらつきによるエッチング速度のばらつきを抑制でき、リッジ裾部の形 状制御が容易になるので好ま 、。
[0068] また、前記リッジストライプ型半導体レーザ装置の製造方法にぉ 、ては、前記ゥエツ トエッチング工程にぉ 、て、前記ウエットエッチングにより形成されたリッジ側面のうち 少なくとも 50%以上の面積で前記（111)面を露出させることが好ましい。
[0069] この場合、（111)面を 50%以上露出させることによって、ウエットエッチングでのサ イドエッチ速度が低下するとともに安定ィ匕してくるため、ウエットエッチングに用いる薬 液の濃度や温度などのばらつきによるエッチング速度のばらつきを抑制でき、リッジ 裾部の形状制御が容易になるので好ま 、。
[0070] また、前記リッジストライプ型半導体レーザ装置の製造方法にぉ 、ては、前記リッジ のストライプ方向に垂直な断面において、（2つの前記側壁保護層のうち層厚が薄い ほうの厚み）≥ (前記ウエットエッチング工程における前記第 2導電型の第 2クラッド層 のサイドエッチング量）とすることが好まし 、。
[0071] こうすることにより、リッジ外側に張り出した状態の、前記半導体基板表面とほぼ平 行で、ほぼ直線状の段差スッテツプ面の面形状をウェハー面内で安定形成できるか 、前記側壁保護層のうち層厚が薄いほうの厚み側のリッジ側壁面に第 3の面が発生 しない形状 (第 1の面と第 2の面が直接接続する形状)をウェハー面内で安定形成で きる。言い換えれば、ほぼ直線状の段差ステップ面がリッジ内側に食い込む形状の 形成を防止でき好ましい。段差ステップ面がリッジ内側に食い込む形状は、特にリツ ジにくびれができることにより、電流通路が狭められ、レーザ動作時の抵抗が増大し てしき 、値の上昇等の特性低下が起きやす!/、。
[0072] また、前記リッジストライプ型半導体レーザ装置の製造方法においては、前記（100 )面の傾斜方向が [011]方向であることが好ま 、。
[0073] こうすること〖こより、 自然超格子の形成を抑制することができ好ましい。 発明の効果
[0074] 以上のような、本発明によれば、レーザ光の水平放射角の均一化、微分量子効率 の向上、キンクレベル向上などの素子特性の改善されたリッジストライプ型半導体レ 一ザ装置並びにその製造方法が提供できる。さらに、ウェハー面内およびウェハー 間で、均一性良くリッジ型ストライプを形成することができ、歩留まりの向上が可能とな る。
図面の簡単な説明
[0075] [図 1]本発明のリッジストライプ型半導体レーザ装置の一実施の形態の構造を示す断 面図である。
[図 2A]本発明の図 1に示したリッジストライプ型半導体レーザ装置の製造工程を示す 断面図である。
[図 2B]図 2Aの (g)の工程に相当する、本発明の種々の別の実施態様の工程のリツ ジのストライプ方向に垂直な断面の工程部分図である。
[図 2C]図 2Aの (f)〜 (i)の工程に相当する、本発明の別の実施態様の工程断面図 である。
[図 2D]図 2Aの（c)工程における、リッジ及びその裾近傍領域の部分拡大図である。
[図 2E]図 2Aの（c)以降の工程に相当する、本発明の別の実施態様の工程断面図で ある。
[図 2F]図 2Aの（c)以降の工程に相当する、本発明の別の実施様態の工程断面図で ある。
[図 2G]図 2Eの (t— 1)工程における、リッジ及びその裾近傍領域の部分拡大図であ る。
[図 2H]図 2Fの (u— 1)工程における、リッジ及びその裾近傍領域の部分拡大図であ る。
[図 21]図 2Eの（t— 5)工程における、リッジ及びその裾近傍領域の部分拡大図である
[図 2J]図 2Fの (u— 5)工程における、リッジ及びその裾近傍領域の部分拡大図であ る。 [図 2K]図 2Aの（e)以降の工程に相当する、本発明の別の実施様態の工程断面図で ある。
[図 3]従来のリッジストライプ型半導体レーザ装置の一実施の形態の構造を示す断面 図である。
圆 4]図 3に示した従来のリッジストライプ型半導体レーザ装置の製造工程を示す断 面図である。
[図 5]従来のリッジストライプ型半導体レーザ装置の一実施の形態の構造を示す断面 図である。
圆 6]図 5に示した従来のリッジストライプ型半導体レーザ装置の製造工程を示す断 面図である。
[図 7]従来のリッジストライプ型半導体レーザ装置の一実施の形態の構造を示す断面 図である。
圆 8]図 7に示した従来のリッジストライプ型半導体レーザ装置の製造工程を示す断 面図である。
符号の説明
101 n側電極
102 n型 GaAs基板
103 n型（Al Ga ) In Pクラッド層
0.7 0.3 0.5 0.5
104 Ga In P活性層
0.5 0.5
105 p型 (Al Ga ) In P第 1クラッド層
0.7 0.3 0.5 0.5
106 p型 Ga In Pエッチングストップ層
0.5 0.5
107 n型 Al In P電流ブロック層
0.5 0.5
108 p型 (Al Ga ) In P第 2クラッド層
0.7 0.3 0.5 0.5
109 p型 Ga In P中間層
0.5 0.5
110 p型 GaAsコンタクト層
111 n型 GaAsキャップ層
112 P側電極
113 SiO膜 114 SiOストライプ
2
115 SiO膜
2
116 SiO側壁保護層
2
116 α SiO側壁保護層
2
116 j8 SiO側壁保護層
2
116 γ SiO側壁保護層
2
117 段差ステップ面
118 第 1のリッジ側壁面
119 第 2のリッジ側壁面
120 リッジ側面と半導体基板とのなす角度
121 第 1のドライエッチング後側壁面
122 ドライエッチング後底面
123 第 3のドライエッチング後側壁面 (平面状)
124 第 3のドライエッチング後側壁面（曲面状)
125 リッジ裾近傍領域
126 リッジ裾近傍領域
127 リッジ裾近傍領域
128 SiO膜
2
129 SiO膜
2
130 SiO側壁保護層
2
131 SiO側壁保護層
2
132 リッジ裾近傍領域
133 リッジ裾近傍領域
134 段差ステップ
135 第 2のリッジ側壁面
136 段差ステップ
137 段差ステップ
138 n型 AllnP電流ブロック層 139 n型 GaAsキャップ層
140 n側電極
141 P側電極
142 傾斜中間面
145 レジストパターン
146 第 1のリッジ側壁面
147 第 2のリッジ側壁面
148 n型 Al In P電流ブロック層
0.5 0.5
149 n型 GaAsキャップ層
150 P側電極
151 n側電極
152 第 3の中間段差スッテツプ面
301 n型 GaAs基板
303 n型クラッド'層
304 量子井戸構造の活性層
305 P型第 1クラッド層
306 p型エッチングストップ層
307 P型クラッド層
309 n型 GaAsキャップ層
310 n型電流ブロック層
311 p型 GaAsコンタクト層
313 リッジ型ストライプパターン
501 n型 GaAs基板
503 n型 GaAsクラッド、層
504 量子井戸構造の活性層
505 p型 A aAsクラッド、層
506 p型エッチングストップ層
507 p型 A aAsクラッド、層 509 p型 GaAsキャップ層
510 電流ブロック層
511 p型 GaAsコンタクト層
513 リッジ型ストライプパターン
514 SiN電流ブロック層
701 n側電極
702 n型 GaAs基板
703 n型（Al Ga ) In Pクラッド層
0.7 0.3 0.5 0.5
704 GalnP/AlGalnP多重量子井戸構造活性層
705 n型 AllnP電流ブロック層
706 p型 GaAsブロック層
707 p型（Al Ga ) In Pクラッド層
0.7 0.3 0.5 0.5
708 p型 GalnPヘテロ緩衝層
709 p型 GaAsキャップ層
710 p型 GaAsコンタクト層
711 p側電極
713 SiOストライプ
2
発明を実施するための最良の形態
[0077] 次に、 AlGalnPリッジストライプ型赤色半導体レーザ装置を用いて、図面を参照しな がら、本発明の実施の形態について詳細に説明するが、以下の実施の形態は本発 明を限定するものではなぐ本発明の理解を容易にするために、単に本発明の実施 の形態を例示するものである。本発明はすべてのリッジストライプ型半導体レーザ装 置に適用可能である。
[0078] (実施の形態 1)
図 1は本実施の形態 1におけるリッジストライプ型半導体レーザ装置の前記リッジの ストライプ長手方向に対し垂直方向の断面図であり、図 2Aはその製造工程を示す同 様の断面図である。尚、本発明において、半導体レーザ装置の説明で、半導体レー ザ装置の上方、下方、ないし上側とか下側とは、例えば図 1を基準にとると、 n側電極 101の存在する側を下方な 、し下側とし、 p側電極 112の存在する側を上方な 、し上 側と言う基準で呼んでいる。他の図面においても同様であり、各図に向かって図の上 方が、半導体レーザ装置の説明において上方ないし上側であり、図の下方を下方な いし下側と呼んでいる。また、特に断らない限り、他の図面もすベて前記リッジのスト ライプ長手方向に対し垂直方向の断面図である。
[0079] まず図 1および図 2Aの（a)に示すように、 n型 GaAs基板 102 (厚さ 400〜500 μ m) 上に、 MOCVD法 (有機金属気相成長法）により、 n型 (Al Ga ) In Pクラッド層 10
0.7 0.3 0.5 0.5
3 (厚さ1〜2 111)、0& In P活性層 104 (厚さ 5〜6nm)ゝ p型（Al Ga ) In P第 1
0.5 0.5 0.7 0.3 0.5 0.5 クラッド層 105 (厚さ 0· 1〜0. 3 111)、 ρ型 Ga In Pエッチングストップ層 106 (厚さ 8
0.5 0.5
〜12nm)、p型（Al Ga ) In P第 2クラッド層 108 (層厚 0. 9〜： L 7 m)、 p型 Ga
0.7 0.3 0.5 0.5 0.
In P中間層 109 (厚さ 40〜60nm)、および p型 GaAsコンタクト層 110 (厚さ 0· 1〜0
5 0.5
. 3 /z m)を順次形成する。次に、 p型 GaAsコンタクト層 110上に、 SiO膜 113 (厚さ 0.
2
2〜0. 6 m)をスパッタ法で形成する。
[0080] なお、用いる n型 GaAs基板 102は、例えば発振波長 650應帯の可視光半導体レ 一ザの場合、 Ga In P層の自然超格子 (秩序化構造)形成を抑制するため、 [Oi l]
0.5 0.5
方向に 10° 程度傾斜した（100)面を表面とする、いわゆるオフ角を有する半導体基 板を用いることが一般的であるが、本発明においては、基板オフ角は特に限定なく使 用できる。すなわち、本発明においては、基板オフ角の傾斜があっても、後述するよ うにリッジのストライプ方向に垂直な断面において、リッジ形状の左右対称性がほぼ 保持され、また、後述するように、電流ブロック層の形成も問題なくなし得る。
[0081] また、活性層 104は、 GalnPを井戸層とし AlGalnPを障壁層とする多重量子井戸構 造の活性層であってもよ ヽ。
[0082] 更に、 p型 Ga In Pエッチングストップ層 106は、 GalnPを井戸層とし AK^alnPを障壁
0.5 0.5
層とする多重量子井戸構造のエッチングストップ層であってもよい。
[0083] また、この場合、 p型 Ga In Pエッチングストップ層 106は、レーザ光を吸収しない
0.5 0.5
バンドギャップを有する層力、または量子効果が得られるように設計された層厚の層 であればよぐ例えば A ^alnPを用いてもよ!、。
[0084] 次に、図 2Aの（a)の SiO 膜 113を図 2Aの（b)に示すように、フォトリソグラフィー技 術とドライエッチング技術により、 SiOストライプ 114に形成する。
2
[0085] 次に図 2Aの（c)に示すように、 SiOストライプ 114をマスクとして、 p型（Al Ga ) I
2 0.7 0.3 0.5 n P第 2クラッド層 108、 p型 Ga In P中間層 109、および p型 GaAsコンタクト層 110
0.5 0.5 0.5
を、 P型 (Al Ga ) In P第 2クラッド層 108の途中までドライエッチングする。
0.7 0.3 0.5 0.5
[0086] ここで、ドライエッチングの量はリッジ高さの 65〜95%の範囲、好ましくは 80%〜9 5%の範囲で行う。この範囲であれば後述するリッジ裾部でのウエットエッチングによ るサイドエッチング量のばらつきを抑制できる。ドライエッチングにより形成される第 1 の面の領域が少なすぎて、その結果ウエットエッチングすべき領域が大き過ぎる場合 には、エッチング液の状態 (濃度、温度等）によってエッチング量ばらつきが大きく左 右され、後述する結晶面の影響が支配的でなくなるからである。なおここでドライエツ チングの量とリッジ高さの上記数値範囲は、リッジ側面部におけるドライエッチングの 量とリッジ高さの関係を指す。すなわち、一般的には図 2Aの（c)に示すように、残存 する第 2クラッド層 108のリッジより外側部分に残る部分 (すなわち横に広がって!/、る 裾の部分)の厚みは、リッジ側面部から離れている部分の方がリッジ側面近傍より薄く なる傾向になる場合が多い。そこで、ドライエッチングの量をリッジ高さの 65〜95% の範囲とする場合の基準となるリッジ高さは、第 1のドライエッチ後側壁面 121の上端 力も下端 (ドライエッチ後底面 122と接する部分)までの垂直距離を基準とした。
[0087] また、このような所望のドライエッチング量を得る方法として、時間制御によりエッチ ングを停止する方法と、基板表面に単色光を当てて、その反射光より得られた干渉 強度と時間の関係力もエッチング残厚を算出しながらエッチングを行い、所望の膜厚 になったときにエッチングを停止する方法が挙げられる。
[0088] 本発明で好適に採用し得る上記ドライエッチング技術としては、異方性のプラズマ エッチングであればよぐドライエッチングの例として、誘導結合型プラズマ（以下 ICP )やエレクトロン 'サイクロトロン 'レゾナンス（以下 ECR)プラズマを用いた方法などが挙 げられる。また、エッチングガスとしては、 SiClと Arの混合ガスなどが用いられる力 Si
4
C1ガス成分の代わりに、塩素ガスもしくは三塩ィ匕ホウ素ガスなどを用いてもよい。
4
[0089] なお、本実施の形態 1で用いたドライエッチング技術は ICP (Inductively Coupled Plasma;誘導結合プラズマ）法で、エッチングガスとして SiClと Arの混合ガスを用いて いる。エッチングの条件として、混合ガス中の SiClの体積含有率は 5〜 12%、半導体
4
基板を設置する下部電極の温度は 150〜200°C、チャンバ一内圧力は 0. l〜lPa、 下部電極のバイアスパワーは 50〜150W、 ICPパワーは 200〜300Wとするが、こ れに限るものではなぐ適宜選定すればよい。
[0090] 次に図 2Aの（c)で得られた中間体の全面（リッジ側面も含む）に、図 2Aの（d)に示 すように、プラズマ CVD法により、 60nm〜400nmの厚みの SiO膜 115を成長させる
2
[0091] ここで、本実施の形態 1では、リッジ側壁保護層を形成するため 60nm〜400nmの 厚みの SiO膜 115を成長させた力 SiO膜 115の厚みは、これに限るものではなぐ
2 2
次工程におけるリッジ側壁面以外の領域の SiO膜 115除去するため、ドライエツチン
2
グの追加エッチングにより生じるサイドエッチング量、もしくは各工程で表面処理を目 的として適宜行うフッ酸系薬液を用いたウエットエッチングの際のエッチング量に応じ て、 SiO膜 115の厚みは、これに限られず、適宜選定すればよい。
2
[0092] また、本実施の形態 1で用いた SiO膜 115は、これに限るものではなぐ側壁保護
2
層として使用できる素材としては、その後の工程で用いるウエットエッチング薬液に対 して高選択性 (耐エッチング薬液性)を確保でき、 A alnP系半導体層と中間生成物 を形成しな 、、成膜時の膜厚制御性が高 、と 、つた性質を有する材料を用いればよ く、具体例としては、 SiO膜のほかに SiNや A1 0といった誘電体膜、 GaAsや AlGaAsと
2 2 3
いった半導体層、前記のような性質を持つ金属膜および有機膜など適宜、リッジ側壁 保護層としての役割を達成できるものなどが挙げられる。
[0093] なお、これらを成膜する手段の例として、 CVD法 (例えばプラズマ CVD、常圧 CVD、 MOCVDなど)や PVD法 (スパッタ、蒸着、など）が挙げられる力 本実施の形態では、 高い膜厚均一性の成膜が可能であり、成膜が容易なプラズマ CVD法が特に好ましい 。なお CVD法とは化学気相成長法（Chemical vapor deposition)の略称であり、 PVD 法とは物理的蒸着法（Physical vapor deposition)の略称である。
[0094] また、本実施の形態 1で用いた SiO膜 115は単層である力 これに限定されるもの
2
ではなぐ必要に応じて複数の層から構成されてもよい。
[0095] 次に図 2Aの（e)に示すように、リッジ側壁面以外の領域の SiO膜 115をドライエッチ ングにより除去し、 SiO側壁保護層 116を形成する。
2
[0096] ドライエッチングとしては、反応性イオンエッチング法（以下 RIE法）、 ICP法、 ECR法 など適宜リッジ側面以外の領域の SiO膜 115を除去し得るドライエッチング方法が採
2
用可能である。また、エッチングガスとして CFと CHFの混合ガスなど、 CF系ガスが用
4 3
いられる。
[0097] なお、本実施の形態 1では RIE法を採用しており、エッチングガスとして CFと CHFと
4 3
0の混合ガスを用いている。また、ドライエッチング条件として、混合ガス中の CFお
2 4 よび CHFの体積含有率はそれぞれ 1〜10%および 30〜50%、圧力は 40〜60Pa、
3
ステージ温度は 10〜20°Cとした力 これに限るものではなぐ適宜変更可能である。
[0098] 次に、図 2Aの (f)に示すように、酒石酸と塩酸と水との混合液である塩酸系薬液（ 薬液中の酒石酸の体積含有率は 30〜50%、塩酸の体積含有率は 15〜35%)を用 いて、 P型（Al Ga ) In P第 2クラッド層 108を p型 Ga In Pエッチングストップ層 1
0.7 0.3 0.5 0.5 0.5 0.5
06に至るまでエッチングする。ここで、 p型 Ga In Pエッチングストップ層 106は塩酸
0.5 0.5
系薬液に耐性があるため、この層の露出により基板表面に対して垂直方向のエッチ ングが停止する。
[0099] また、基板表面に対して垂直方向のウエットエッチング終了の判断は、半導体基板 表面のエッチング領域における干渉縞の目視により行える。 p型 Ga In Pエッチング
0.5 0.5
ストップ層 106が露出すると、基板表面に対して垂直方向のエッチング速度が極端に 低下し、基板表面の膜厚均一性が向上するため、エッチング領域の干渉縞の変化が 停止する。従って、基板表面に対して垂直方向のエッチングが停止したことを確認で きる。
[0100] なお、本実施の形態 1では、 p型 (Al Ga ) In P第 2クラッド層 108をウエットエツ
0.7 0.3 0.5 0.5
チングする薬液として塩酸系薬液を用いた力 これに限定されるものではなぐ SiO
2 側壁保護層 116と p型 Ga In Pエッチングストップ層 106に対して高選択性を有する
0.5 0.5
薬液であればよぐ例えば硫酸系薬液を用いてもょ ヽ。
[0101] ここでは、 SiO側壁保護層 116は塩酸系薬液に大きな耐性があるため、リッジ側面
2
でこの層が形成された領域はエッチングされず、リッジ側面トップ部（すなわち第 1の 面となる部分）にサイドエッチングは発生しな 、。 [0102] 一方、図 2Aの（f)に示すように、リッジ側面で SiO側壁保護層 116が形成されてい
2
な 、領域 (リッジ裾部分）は等方的にエッチングが進行する。
[0103] ここで、ウエットエッチングにおいて基板表面に対して垂直方向のエッチングが停止 した直後は、 SiO側壁保護層 116が形成されていない領域のリッジ側面は、リッジの
2
ストライプ方向に垂直な断面の形状で曲線状の傾斜面となる。従って、 SiO側壁保護
2 層 116が形成されて 、な 、領域のリッジ側面 (第 2のリッジ側壁面 119：リッジ裾部分） がほぼ直線状になるまで、そのままウエットエッチングを続行することが好ましい。第 2 のリッジ側壁面 119 (第 2の面）が断面形状でほぼ直線状の傾斜面になるまで行うゥェ ットエッチング工程部分を取り上げて、これをわかりやす 、ようにあえて「追加エツチン グ」と称している力 上記ウエットエッチングをあえて 2段階に分けて行う必要はなぐゥ エツトエッチングは、第 2のリッジ側壁面 119が断面形状でほぼ直線状の傾斜面にな るまで行えばよい。尚、かかる追加エッチング量は、薬液の種類'混合比に応じて、適 宜選定すればよい。
[0104] 次に、図 2Aの (g)に示すように、フッ酸系薬液を用いて SiO側壁保護層 116を除去
2
する。
[0105] 本実施の形態 1では、 SiOストライプ 114の膜厚を SiO側壁保護層 116ょりも100〜
2 2
300nm大きく設定しているため、時間制御により前記フッ酸系薬液によるエッチング を停止することで、 SiO側壁保護層 116のみを除去することができる。
2
[0106] ここで、本実施の形態 1では、 SiO側壁保護層 116除去にウエットエッチング技術を
2
用いたが、ウエットエッチングに限定されるものではなぐ側壁保護層を構成する材料 に応じて、適宜ケミカルドライエッチング法 (以下 CDE法)などを選択するべきである。 ここでは、側壁保護層を構成する材料に応じて、 SiO側壁保護層 116を選択的に除
2
去できるエッチング技術を採用すればよ!、。
[0107] 次に図 2Aの（h)に示すように、 MOCVD法により、 SiOストライプ 114をマスクとして
2
、選択的に n型 Al In P電流ブロック層 107を厚さ 0. 2〜0. 4 m成長させる。続い
0.5 0.5
て、 M0CVD法により、 SiOストライプ 114をマスクとして、選択的に n型 GaAsキャップ
2
層 111を厚さ 0. 1〜0. 2 /z m成長させる。
[0108] なお、 n型 Al In P電流ブロック層 107を成長させる前にリッジ側壁のダメージ層を 除去するため、硫酸薬液で表面処理を行う。このとき、リッジ側壁は 15ηπ！〜 40nm程 度の範囲でエッチングされる。また、表面処理を行うための薬液は塩酸と水の混合液 でもよい。
[0109] なお、先に、電流ブロック層は、「前記リッジ上の少なくとも一部を除いて形成された 電流ブロック層」と表現している部分がある力 これは、前記リッジの上面には電流ブ ロック層が形成されていない場合カゝ、又は、図示されていないが、ストライプ状に長く 伸びた前記リッジの上面のうち、長手方向の両端部近傍は電流ブロック層で覆われ ていてもよいことを意味しており、むしろ、後者の場合が好ましい。
[0110] 次に図 2Aの（i)に示すように、フッ酸系薬液などによって SiOストライプ 114を除去
2
した後、蒸着法により P側電極 112、 n側電極 101を形成し、リッジストライプ型半導体 レーザウェハを完成させる。 p側電極 112の材料としては、例えば Ti / Pt / Auなどが 挙げられ、また、 n側電極 101の材料としては例えば AuGe / Ni / Auなどが挙げられ る。
[0111] なお、本実施の形態 1では n型 Al In P電流ブロック層 107を用いた力 SiNや SiO
0.5 0.5 2 などの誘電体膜であってもよい。この場合、 n型 GaAsキャップ層 111の成長は不要で ある。
[0112] 本実施の形態 1にて形成されたリッジ型ストライプは高い垂直性'対称性を有し、ド ライエッチングにより形成されたリッジ上端に近 、方のリッジ側面 (第 1のリッジ側壁面 118)と n型 GaAs基板 102表面とのなす角度は 85〜95° の範囲とすることが可能で ある。尚、第 1の面 (第 1のリッジ側壁面） 118と第 2の面 (第 2のリッジ側壁面） 119の符号 は図 2Aの（g)、図 2Bの (j)〜（n)のみに付与し、他の図においては、図が見にくくな るので符号の付与は省略して 、る。またここでリッジ側面と前記半導体基板表面のな す角度は、図 2Aの（g)、（h)、（i)に符号 120で示した側の角度 (言い換えればリッジ 側面のリッジ内部側における半導体基板面とのなす角度)であり、これは前記第 1の 面 118や前記第 2の面 119と半導体基板面とのなす角度、或いは第 1の面と第 2の面の 間に第 3の中間面が存在する場合には前記第 3の中間面と半導体基板面とのなす 角度についても、この定義が適用される。他の図面においては符号 120を付すことを 省略しているが、リッジ側面と前記半導体基板表面のなす角度は、同様の定義が適 用される。そして、前述したように第 1の面 (第 1のリッジ側壁面） 118が半導体基板 10 2表面とのなす角度はほぼ垂直、より好ましくは、 85〜95° の範囲である。すなわち 、上記範囲で 90度より小さい場合には前記リッジ断面形状は順メサ形状であり、 90 度より大きい場合には前記リッジ断面形状は若干逆メサ形状となる。第 1のリッジ側壁 面 118が半導体基板 102表面とのなす角度がほぼ垂直とは、この両者の範囲を含む 範囲内であることが好ましい。
[0113] 一方、ウエットエッチングにより形成されたリッジ下端に近い方のリッジ傾斜面 (第 2の リッジ側壁面 119)と n型 GaAs基板 102表面とのなす角度は、 40〜65° の範囲となる 。また、傾斜させたオフ角を有する半導体基板を用いた場合、リッジ下端に近い方の リッジ傾斜面 (第 2の面）と n型 GaAs基板 102表面とのなす角度は、リッジ側壁の両側 でそれぞれ異なる。例えば、オフ角が 10° 程度のとき、該角度は一方で 40〜50° 、 もう一方で 60〜70° の範囲となる。この角度はリッジ裾部で p型第 2クラッド層 108で ある（Al Ga ) In Pの（111)面が主に露出していることに起因する。以下に理由を
0.7 0.3 0.5 0.5
述べ。。
[0114] まず、 p型第 2クラッド層 108は n型 GaAs基板 102上にェピタキシャル成長している ので、 P型 (Al Ga ) In P第 2クラッド層 108と n型 GaAs基板 102との結晶方位は
0.7 0.3 0.5 0.5
ほぼそろっている。 GaAs基板の（100)面が傾斜していない場合、（100)面と（111) 面との角度は約 50° 程度になる。また、 GaAsや Si単結晶の結晶構造（閃亜鉛鉱構 造）において最も原子配列数の多い（111)面でのエッチング速度が最も遅ぐリッジ 裾部でウエットエッチングが進行するにつれて、この面のエッチング速度が支配的に なる。本実施の形態 1では（100)面は [011]方向に 10° 程度傾斜しているため、リツ ジの片側で露出する（111)面が約 40° 程度、反対側で露出する（111)面が約 60 ° 程度となる。以上のように本実施の形態 1ではウエットエッチングにより形成された 第 2のリッジ側壁面 119が主に（111)面であることがわかる。
[0115] このようにリッジ側壁面の大部分の面である第 1の面は、半導体基板面に対しほぼ 垂直な面である力 基板面に接する裾部分の第 2の面の前記基板面に対する角度 力 、さく緩やかになっているので、 SiNや SiOなどの誘電体膜を電流ブロック層として
2
用いた場合でも、リッジ裾において SiNや SiOなどの誘電体膜から成る電流ブロック層 を形成するための原料ガスがリッジ裾近傍において供給不足になることはなぐ発光 位置に近ぐ発振光に最も影響するリッジ裾部における電流ブロック層のカバレッジ は向上する。また、前記追加ウエットエッチングを行うことにより、リッジ下端に近い方 のリッジ傾斜面 (第 2のリッジ側壁面 119)は、リッジのストライプ方向に垂直な断面形 状においてほぼ直線状の斜面になり、従って露出している結晶面の数が曲面に比べ て減少するため、ェピタキシャル成長させた n型 Al In P電流ブロック層 107のリッジ
0.5 0.5
裾における結晶性が向上する。
[0116] また、本実施の形態 1にて形成されたリッジトップ部に、 p型 Ga In P中間層 109
0.5 0.5 、 および p型 GaAsコンタクト層 110が突出した庇状のオーバーハングは形成されな 、。 そのため、 n型 Al In P電流ブロック層 107成長時に、空洞が発生することはない。
0.5 0.5
従来のウエットエッチング技術を用いたリッジ形成方法では、リッジトップ部にオーバ 一ハングが形成され (例えば、図 4 (c)参照）、 n型 Al In P電流ブロック層 107を形
0.5 0.5
成する際に、オーバーハング直下に空洞が形成され、素子特性に悪影響を与える。
[0117] また、本実施の形態 1では、ドライエッチングにより形成されたリッジ側壁面とウエット エッチングにより形成されたリッジ側壁面の境界力 すなわち第 1のリッジ側壁面 118と 第 2のリッジ側壁面 119の境界部力 角度がついて、即ちこの境界部が屈折部となつ て第 1のリッジ側壁面と第 2のリッジ側壁面がつながって形成されるが、 p型 (Al Ga )
0.7 0.3
In P第 2クラッド層 108をウエットエッチングする際に SiO側壁保護層 116下に発生
0.5 0.5 2
するサイドエッチング量と、 SiO側壁保護層 116厚のばらつきにより、リッジ下端に近
2
い方のリッジ傾斜面 (第 2のリッジ側壁面 119)とその上のリッジ側壁面 (第 1のリッジ側 壁面 118)との間に、半導体基板表面とほぼ平行な面力もなる例えば図 2Bの (j)や図 2Bの (k) (いずれも図 2Aの工程 (g)に対応する工程の図面）の符号 117に示すような リッジ外側に張り出す力 ないしは、リッジ内側に食い込んだ状態の、前記半導体基 板表面とほぼ平行な面を有するステップ状の段差 (段差ステップ面）力 S形成されること がある (第 3の中間面の前記 (bl)の段差ステップ面など)。また、傾斜させたオフ角を 有する半導体基板を用いた場合、リッジのストライプ方向に垂直な断面形状において 、リッジ両側でサイドエッチング量 (サイドエッチングされる量のこと）がそれぞれで異 なる。このとき、基板オフ角の増加に伴い、リッジ両側でのサイドエッチング量の差は 大きくなる。従って、この場合、図 2Bの (1)、図 2Bの（m)、又は図 2Bの（n) (いずれも 図 2Aの工程 (g)に対応する工程の図面）に示すような段差ステップ面 117が形成さ れる。
[0118] ここで、図 2Bの（j)、図 2Bの（k)に示すように、段差ステップ面 117の寸法 a— a'、 b —b'は、小さいほど好ましく、 0. 以下、より好ましくは 0. 以下であることが 望ましい。なお、傾斜させたオフ角を有する半導体基板を用いた場合、図 2Bの (1)、 図 2Bの（m)、図 2Bの（n)〖こ示すように、図における左右の段差ステップ面 117の寸 法 c c，と d— d'は、異なってくるが、いずれの段差ステップ面 117においても上記 寸法は小さいほど好ましぐ 0. 2 μ m以下、より好ましくは 0. 1 μ m以下であることが 望ましい。
[0119] 本実施の形態 1に示した構造において例えばストライプ方向と垂直な方向の設計 上のリッジ幅（つまりリッジ上面と下面とが同じ幅と仮定する）を 1. 5 mとして、共振 器内を導波するレーザ光の分布 (Near Field Pattern,以下 NFPと略記する）の強度 最大部分を 100%とすると、設計上のリッジ下端力も 0. 2 iu m程度外側でNFPの強 度は 50%程度である。従って段差ステップ面の長さもこの範囲内（0. 2 μ m以下)で あれば、段差ステップ部に起因する屈折率の急峻な変化はレーザ光に対して大きく 影響しないのである。ここで「屈折率の変ィ匕」とは p型第 2クラッド層 108と n型電流ブ ロック層 107との間での屈折率差をいう。また、前記半導体基板表面とほぼ平行で、 前記断面において、ほぼ直線状の段差ステップ面とは、具体的に例示すると例えば 、図 2Bの (j)、 （k)、 （1)、 （m)、 （n)に示すような段差ステップ 117の面を意味するも のである。以下、このような段差ステップ面を、単に、段差ステップ、あるいは、段差ス テツプ咅と称することちある。
[0120] 尚、段差ステップ 117は、図 2Bの (j)に示したものは、リッジ側面の外側に張り出し た段差ステップ (左右の段差ステップの長さが同じ)であり、例えば、傾斜オフ角のな い半導体基板を用いたとき、図 2Aの（e)から (f)のウエットエッチングの工程で、その サイドエッチング量 (サイドエッチングされる量)が側壁保護層の厚さより小さい場合に 発生し、一方、図 2Bの (k)に示したような、リッジ内側に食い込んだ段差ステップ 117 (左右の段差ステップの長さが同じ)は、傾斜オフ角のない半導体基板を用いたとき、 前記ウエットエッチングの工程で、そのサイドエッチング量 (サイドエッチングされる量) が側壁保護層の厚さより大きい場合に発生する。
[0121] なお、傾斜させたオフ角を有する半導体基板を用いた場合、前記ウエットエツチン グの工程で、リッジ形状は側壁保護層の厚みとリッジ両側でそれぞれ発生するサイド エッチングの量とによって以下のように変化する。図 2Bの (1)に示したリッジ形状は、 前記ウエットエッチングの工程で、リッジ両側でそれぞれ発生するサイドエッチングの うち、サイドエッチング量の大きい方 (サイドエッチングされる量が大きい方）のサイド エッチング量が側壁保護層の厚さより小さい場合に発生する。一方、図 2Bの (m)に 示したリッジ形状は、前記ウエットエッチングの工程で、リッジ両側でそれぞれ発生す るサイドエッチングの量がそれぞれ側壁保護層の厚さより大きい場合に発生する。さ らに、図 2Bの（n)に示したリッジ形状は、前記ウエットエッチングの工程で、リッジ両側 でそれぞれ発生するサイドエッチングのうち、一方のサイドエッチング量 (サイドエッチ ングされる量)が側壁保護層の厚さより大きぐもう一方のサイドエッチング量 (サイド エッチングされる量)が側壁保護層の厚さより小さい場合に発生する。
[0122] 尚、ここで図 2Bの（j)、図 2Bの（k)、図 2Bの（1)、図 2Bの（m)、図 2Bの（n)は、それ ぞれ図 2Aの (g)の工程に対応する工程での別の態様の図 2Aの (g)と同様のリッジ のストライプ方向に垂直な断面の断面図である。
[0123] リッジ外側に張り出すか、な 、しは、リッジ内側に食 、込んだ状態の、前記半導体 基板表面とほぼ平行な面、言い換えれば、リッジ側面の外側に張り出した段差ステツ プ 117、またはリッジ内側に食い込んだ段差ステップ 117が存在する場合には、本発 明ではこのような状態を、前記第 1のリッジ側壁面 118と第 2のリッジ側壁面 119は、第 3の中間面の一つである段差ステップを介して接続して 、ると表現して 、る。
[0124] ここで、本発明者の実験から、本実施の形態 1では、リッジのストライプ方向に垂直 な断面において、前記半導体基板表面を下にして見た時に、前記第 1のリッジ側壁 面 118と第 2のリッジ側壁面 119が接続する位置で、前記半導体基板表面とほぼ平 行な直線（図 2A(f)における直線 z)上のウエットエッチング時のサイドエッチング量（ サイドエッチングされる量）は、一定であるという知見が得られた。上述したように、こ れはウエットエッチング時に第 2のリッジ側壁面 119が（111)面にそろって 、き、エツ チング速度が一定かつ安定化することに起因する。従って、（サイドエッチング量）≤
(側壁保護層厚)と設定すれば、第 2の面のリッジ側壁面 119がリッジ外側に張り出す 形状をウェハー面内で安定形成できる。一方、（サイドエッチング量） > (側壁保護層 厚）とし、第 2の面のリッジ側壁面 119がリッジ内側に食い込むようにすると、例えば図 2B (k)に示したようなリッジが形成される。ここで、さらにウエットエッチングを続行する と、エッチング時間増加に伴い、前記第 2のリッジ側壁面 119の最下端末端がエッチ ングストップ層 106に接する位置は変化しないが、図 2B (k)の 119の面が当該面に 沿って斜め上方に延長され前記段差ステップ 117は、エッチングにより、リッジ上端の 方向に移動し、図 2B ( ）に示すように、段差ステップ 117の寸法は大きくなる。つま り、リッジ側壁面がリッジ内側に食い込むよう設定した場合、ウエットエッチング速度の ばらつきにより、リッジ寸法の制御性 ·安定性が低下する。特にリッジにくびれができる ことにより、電流通路が狭められ、レーザ動作時の抵抗が増大してしきい値の上昇等 の特性低下が起きやすい。また、図 2B ( ）に示したようにこのくびれが存在すると電 流ブロック層を形成する場合に、電流ブロック層がこのくびれ部分に埋まりきらず空洞 ができてしまうおそれがある。従って、リッジ両側で (サイドエッチング量）≤ (側壁保護 層厚）とすることが望ましい。このようにするには、側壁保護層 116の下端とエッチング ストップ層 106間の距離が短 、ほどウエットエッチングが短時間で停止するので、例 えば、側壁保護層 116の厚さに応じて側壁保護層 116の下端とエッチングストップ層 106間の距離を調整する力、側壁保護層 116の下端とエッチングストップ層 106間の 距離に応じて側壁保護層 116の厚みを調整することなどが挙げられる。
[0125] また、電流ブロック層に SiNや SiOなど誘電体膜を用いた場合、段差ステップ 117の
2
寸法 a— a'、 b— b'、 c c '、 d— d'は、リッジ側壁面における電流ブロック層厚以下で あることが望ましい。第 1のリッジ側壁面 118と、半導体基板表面とほぼ平行な面のな す角度はほぼ 90° となるが、段差ステップ 117の寸法に比べ、電流ブロック層厚が 十分に大きいため、段差ステップ部における前記 SiNや SiOなど誘電体膜を形成する
2
ための原料ガスの供給不足は起こらず、電流ブロック層のカバレッジは低下しなくな るので好ましい。
[0126] 以上のように本実施の形態 1によれば、 p型第 2クラッド層の一部を残すようにストラ イブ状のリッジをドライエッチングで形成した後、リッジの側壁を SiO等で保護し、さら
2
に P型第 2クラッド層をウエットエッチングにより除去するようにしたため、高い垂直性' 対称性を有するストライプ状のリッジを形成することができ、得られる半導体レーザ装 置のキャリア分布形状と光分布形状の差が小さくなり、ホールバーユング現象が抑制 され、キンクレベルが向上する。 また、リッジ高さを高くでき、 GaAsキャップ層等にレ 一ザ光が吸収されるのを防止し、活性層力 の光の広がりが大きい高出力半導体レ 一ザが得られる。また、リッジ部とその下層とがなす角度を低減してクラックの発生を 防止できる。また、ゥヱットエッチングの際、（サイドエッチング量）≤ (側壁保護層厚） と設定することにより、第 2の面のリッジ側壁面 119がリッジ外側に張り出す形状をゥェ ハー面内で安定形成できる。このことにより、リッジにくびれができてレーザ動作時の 抵抗が増大するのを防止でき、またリッジ裾部に空洞が生じて屈折率が大きく変動す るのを防止できる。
[0127] (実施の形態 2)
図 2Eおよび図 2Fは、本実施の形態 2におけるリッジストライプ型半導体レーザ装置 の製造工程を示す断面図である。本実施の形態 2では、上述した段差ステップ 117 に起因する屈折率の変化を抑制し、かつ、リッジの寸法、形状を安定に形成すること を目的とする。本実施の形態 2では、図 2Aの (b)に示すように、 SiOストライプ 114に
2
形成する工程まで、実施の形態 1と共通であるため、それ以降の工程について説明 する。また、層構成についても実施の形態 1と共通である。
[0128] SiOストライプ 114を形成後、段差ステップ 117による屈折率ステップの形成を抑制
2
するため、続いて Si〇ストライプ 114をマスクとして、 p型 (Al Ga ) In P第 2クラッド
2 0.7 0.3 0.5 0.5
層 108、p型 Ga In P中間層 109、および p型 GaAsコンタクト層 110を、 p型（Al Ga
0.5 0.5 0.7 0.
) In P第 2クラッド層 108の途中までドライエッチングする。この時、リッジ形状は一
3 0.5 0.5
般的に、実施の形態 1の図 2Dのように第 1のドライエッチ後側壁面 121とドライエッチ 後底面 122から構成される。ここで、図 2Dは、図 2A(c)におけるリッジ及びその裾領 域近傍 125の拡大図である。このようなドライエッチングの形状を用いて、これに図 2 A (d)、（e)で示したように側壁保護膜 116を形成して、ウエットエッチングする場合に 、半導体基板表面を下にして見たときに、リッジ両側で (サイドエッチング量）≤ (側壁 保護層厚)と設定して、リッジ側壁面がリッジ外側に張り出すリッジを形成した場合、 Si 0側壁保護層 116下にサイドエッチングが発生し、ドライエッチング後底面 122の Si
2
0側壁保護層 116下の領域が、半導体基板表面とほぼ平行な段差ステップ 117 (第
2
3の中間面のうちの（bl)の段差スッテツプ面）となる（図 2B (j)の段差ステップ 117参 照)。
[0129] また、前述したように、このような段差ステップ 117の寸法（図に向力つて横方向の 寸法）は、小さいほど好ましく、 0. 2 m以下、より好ましくは 0. 1 μ m以下であること が望ましい。段差ステップ 117が 0. 以上であると、共振器内を導波するレーザ 光のうち強度の弱い領域 (強度が 50%以下）内に屈折率が急峻に変化するため、こ の影響を受けて NFPが乱れやすくなる。 NFPが乱れると、レーザ素子から出射される 光の分布形状（Far Field Pattern,以下 FFP)も変形してしまい、例えば、対物レンズ 等を通して光ディスク上にレーザ光を集光した場合、真円形状にならず、ディスクから のデータ読み取りあるいはデータ書き込み異常が発生するおそれがある。ここで、（ サイドエッチング量) = (SiO側壁保護層 116厚）とすることで、段差ステップ 117の寸
2
法を 0 m、つまり段差ステップ 117のないリッジ形成を行うことは可能である（図 2A の (f)、（g)参照）が、ウエットエッチング速度や SiO側壁保護層 116厚のばらつきによ
2
り、ウェハ全体で完全に段差ステップ 117の形成を抑制することはかなり厳密なコント ロールが要求される。また、傾斜させたオフ角を有する半導体基板を用いた場合は、 半導体基板表面を下にして見たときに、リッジ両側で段差ステップ 117の寸法が異な るため、一方側の段差ステップ 117の寸法を 0 mとしても、もう一方側で必ず段差ス テツプ 117が形成されることになる（図 2Cの（o)、（p)参照)。
[0130] そこで本実施の形態 2では、 SiOストライプ 114をマスクとして、 p型 (Al Ga ) In
2 0.7 0.3 0.5 0.5
P第 2クラッド層 108、 p型 Ga In P中間層 109、および p型 GaAsコンタクト層 110を、
0.5 0.5
p型 (Al Ga ) In P第 2クラッド層 108の途中までドライエッチングする際に、下記
0.7 0.3 0.5 0.5
のドライエッチング条件を選定し、例えば、図 2E (t—l)や図 2F (u—l)に示すような リッジ形状となるよう、ドライエッチングを行う。尚、図 2E (t—l)の 126の部分並びに 図 2F (u— 1)の 127の部分 (リッジとその裾近傍部分)の拡大図をそれぞれ図 2G、図 2Hに示してある。 [0131] 本実施の形態 2では、上記ドライエッチング技術として、 ICP法を採用しており、エツ チングガスとして SiClと Arの混合ガスを用いている。リッジ裾部の形状が図 2E (t— 1)
4
となるエッチング条件として、混合ガス中の SiClの体積含有率は 5
4 〜 12%、半導体基 板を設置する下部電極の温度は 150〜200°C、チャンバ一内圧力は 0. 3〜0. 5Pa 、下部電極のバイアスパワーは 50〜150W、 ICPパワーは 200〜300Wとする力 こ れに限るものではなぐ所望とする形状が得られるドライエッチング条件を適宜選定 すればよい。また、図 2F (u—l)となるエッチング条件として、混合ガス中の SiClの体
4 積含有率は 5〜12%、半導体基板を設置する下部電極の温度は 150〜200°C、チ ヤンバー内圧力は 0. 1〜0. 3Pa、下部電極のバイアスパワーは 50〜150W、 ICP パワーは 200〜300Wとした力 これに限るものではなぐ所望とする形状が得られる ドライエッチング条件を適宜選定すればょ 、。
[0132] 図 2Gは、図 2E (t—l)におけるリッジ及びその裾領域近傍 126の拡大図である力 半導体基板表面に対しほぼ垂直な第 1のドライエッチング後の側壁面 121とドライエ ツチング後の底面 122の間に、第 3の傾斜中間面となるドライエッチング後側壁面 12 3を形成する。なお、第 3の傾斜中間面となるドライエッチ後側壁面 123は複数の面 力も構成されていてもよぐまた、図 2F (u—l)におけるリッジ及びその裾領域近傍 12 7の拡大図である図 2Hの第 3の傾斜中間面であるドライエッチ後側壁面 124のように 、幅の小さな複数の面が集まった形状、つまり、曲面（断面図では曲線）となっていて も良い。この第 3の傾斜中間面であるドライエッチング後側壁面が複数個ある場合に は、この第 3の傾斜中間面であるリッジ側壁面と半導体基板表面のなす角度が、 p型 Ga In Pエッチングストップ層 106に近いほど小さくなるような形状である。曲面の場
0.5 0.5
合にリッジ側壁面と半導体基板表面のなす角度とは、強いて言えば、前記断面図の 当該曲線の曲線上の各位置における接線と半導体基板表面のなす角度がエツチン グストップ層 106に近いほど小さくなるような形状、言い換えれば、この曲線はリッジ 内側方向に凸の曲線と言うことになる。
[0133] ここで、ドライエッチングの量はリッジ高さの 65〜95%の範囲、好ましくは 80%〜9 5%の範囲で行う。この範囲であればリッジ裾部でのウエットエッチングによるサイドエ ツチング量のばらつきを抑制できる。ドライエッチングにより形成される第 1の面の領域 が少なすぎて、その結果ウエットエッチングすべき領域が大き過ぎる場合には、エッチ ング液の状態 (濃度、温度等）によってエッチング量のばらつきが大きく左右され、第
2の面の結晶面の影響が支配的でなくなる力もである。なおここでドライエッチングの 量とリッジ高さの上記数値範囲は、リッジ側面部におけるドライエッチングの量とリッジ 高さの関係を指す。すなわち、本実施の形態 2では、図 2Gや図 2Hに示すように、リ ッジ側壁面と半導体基板表面のなす角度は、 P型 Ga In Pエッチングストップ層 106
0.5 0.5
に近いほど小さくなる。そこで、半導体基板表面に対しほぼ垂直な面を形成するため のドライエッチングの量をリッジ高さの 65〜95%の範囲とする場合の基準となるリッジ 高さは、第 1のドライエッチング後側壁面 121における高さを基準とした。すなわち、ド ライエッチングの量をリッジ高さの 65〜95%の範囲とする場合の基準となるリッジ高さ はリッジ上端力もエッチングストップ層 106表面に対して下ろした垂線の距離を基準と した。
[0134] そして、ドライエッチングの量はリッジ高さの 65〜95%の範囲で行う。なおここでドラ ィエッチングの量とリッジ高さの上記数値範囲および基準となるリッジ高さは実施の形 態 1と同様である。
[0135] 本実施の形態 2では、図 2Gや図 2Hに示すように、リッジ側壁面と半導体基板表面 のなす角度は、 P型 Ga In Pエッチングストップ層 106に近いほど小さくなる。
0.5 0.5
[0136] また、このような所望のドライエッチング量を得る方法として、時間制御によりエッチ ングを停止する方法と、基板表面に単色光を当てて、その反射光より得られた干渉 強度と時間の関係力もエッチング残厚を算出しながらエッチングを行い、所望の膜厚 になったときにエッチングを停止する方法が挙げられる。
[0137] なお、本発明で第 1の面や第 3の傾斜中間面をドライエッチングで形成する場合に 、好適に採用し得るドライエッチング技術としては、上記の ICP法に限られず、異方性 のプラズマエッチングであればよぐドライエッチングの例として、エレクトロン 'サイクロ トロン'レゾナンス（以下 ECR)プラズマを用いた方法などが挙げられる。また、エッチ ングガスとしては、 SiClと Arの混合ガスなどが用いられる力 SiClガス成分の代わりに
4 4
、塩素ガスもしくは三塩ィ匕ホウ素ガスなどを用いてもょ 、。
[0138] 続いて、図 2E (t— 2)および図 2F (u— 2)に示すように、図 2E (t— 1)および図 2F ( u—1)で得られた中間体の全面（リッジ側面も含む）に、プラズマ CVD法〖こより、 60η m〜400nmの厚みの SiO膜 128および 129を成長させる。
2
[0139] ここで、本実施の形態 2では、リッジ側壁保護層を形成するため 60nm〜400nmの 厚みの SiO膜 128および 129を成長させた力 SiO膜 128および 129の厚みは、こ
2 2
れに限るものではなぐ次工程におけるリッジ側壁面以外の領域の SiO膜 128および
2
129を除去するため、ドライエッチングの追加エッチングにより生じるサイドエッチング 量、もしくは各工程で表面処理を目的として適宜行うフッ酸系薬液を用いたウエットェ ツチングの際のエッチング量に応じて、 SiO膜 128および 129の厚みは、これに限ら
2
れず、適宜選定すればよい。
[0140] また、本実施の形態 2で用いた SiO膜 128および 129は、これに限るものではなぐ
2
側壁保護層として使用できる素材としては、その後の工程で用いるウエットエッチング 薬液に対して高選択性 (耐エッチング薬液性)を確保でき、 A ^alnP系半導体層と中 間生成物を形成しな 、、成膜時の膜厚制御性が高 、と 、つた性質を有する材料を用 いればよぐ具体例としては、 SiO膜のほかに SiNや A1 0といった誘電体膜、 GaAsや
2 2 3
AlGaAsといった半導体層、前記のような性質を持つ金属膜および有機膜など適宜、 リッジ側壁保護層としての役割を達成できるものなどが挙げられる。
[0141] なお、これらを成膜する手段の例として、 CVD法や PVD法が挙げられるが、本実施 の形態では、高い膜厚均一性の成膜が可能であり、成膜が容易なプラズマ CVD法が 特に好ましい。
[0142] また、本実施の形態 2で用いた SiO膜 128および 129は単層である力 これに限定
2
されるものではなぐ必要に応じて複数の層から構成されてもよい。
[0143] 次に、図 2E (t— 3)および図 2F (u— 3)に示すように、リッジ側壁面以外の領域の Si 0膜 128および 129をドライエッチングにより除去し、 SiO側壁保護層 130および 13
2 2
1を形成する。
[0144] ドライエッチングとしては、 RIE (反応性イオンエッチング（Reactive Ion Etching) ) 法、 ICP法、 ECR法など適宜リッジ側面以外の領域の SiO膜 128および 129を除去し
2
得るドライエッチング方法が採用可能である。また、エッチングガスとして CFと CHF
4 3 の混合ガスなど、 CF系ガスが用いられる。 [0145] なお、本実施の形態 2では RIE法を採用しており、エッチングガスとして CFと CHFと
4 3
0の混合ガスを用いている。また、ドライエッチング条件として、混合ガス中の CFお
2 4 よび CHFの体積含有率はそれぞれ 1〜10%および 30〜50%、圧力は 40〜60Pa、
3
ステージ温度は 10〜20°Cとした力 これに限るものではなぐ適宜リッジ側面以外の 領域の SiO膜 115を除去し得るドライエッチング条件が採用可能である。
2
[0146] 次に、図 2E (t— 4)および図 2F (u— 4)に示すように、塩酸系薬液を用いて、 型（ Al Ga ) In P第 2クラッド層 108を p型 Ga In Pエッチングストップ層 106に至るま
0.7 0.3 0.5 0.5 0.5 0.5
でエッチングする。ここで、 p型 Ga In Pエッチングストップ層 106は塩酸系薬液に耐
0.5 0.5
性があるため、この層の露出により基板表面に対して垂直方向のエッチングが停止 する。
[0147] また、基板表面に対して垂直方向のウエットエッチング終了の判断は、半導体基板 表面のエッチング領域における干渉縞の目視により行える。 p型 Ga In Pエッチング
0.5 0.5
ストップ層 106が露出すると、基板表面に対して垂直方向のエッチング速度が極端に 低下し、基板表面の膜厚均一性が向上するため、エッチング領域の干渉縞の変化が 停止する。従って、基板表面に対して垂直方向のエッチングが停止したことを確認で きる。
[0148] なお、本実施の形態 2では、 p型 (Al Ga ) In P第 2クラッド層 108をウエットエツ
0.7 0.3 0.5 0.5
チングする薬液として塩酸系薬液を用いた力 これに限定されるものではなぐ SiO
2 側壁保護層 130および 131と p型 Ga In Pエッチングストップ層 106に対して高選択
0.5 0.5
性を有する薬液であればよぐ例えば硫酸系薬液を用いてもょ 、。
[0149] ここでは、 SiO側壁保護層 130および 131は塩酸系薬液に大きな耐性があるため、
2
リッジ側面でこの側壁保護層が形成された領域はエッチングされず、リッジ側壁トップ 部（第 1の面となる部分）にサイドエッチングは発生しない。
[0150] 一方、図 2E (t— 4)および図 2F (u— 4)に示すように、リッジ側面で SiO側壁保護
2 層 130および 131が形成されていない領域 (リッジ裾部分）は等方的にエッチングが 進行する。
[0151] また、この時、リッジ両側で、リッジ側壁面 (第 2の面と第 3の中間面）がリッジ外側に 張り出す形状となるよう、サイドエッチング量と、 SiO側壁保護層 130および 131厚を 調整する。ここで、リッジ側壁面がリッジ内側に食い込む形状とすると、実施の形態 1 の図 2B (k)と同様のリッジ形状となる。
[0152] ここで、ウエットエッチングにおいて基板表面に対して垂直方向のエッチングが停止 した直後は、 SiO側壁保護層 130および 131が形成されて!、な 、領域のリッジ側面
2
は、リッジのストライプ方向に垂直な断面の形状で曲線状の傾斜面となる。従って、 Si 0側壁保護層 130および 131が形成されて!、な 、領域のリッジ側面 (第 2のリッジ側
2
壁面 133および 135)がほぼ直線状になるまで、そのままウエットエッチングを続行す ることが好ましい。第 2のリッジ側壁面 133および 135が断面形状でほぼ直線状の傾 斜面になるまで行うウエットエッチング工程部分を取り上げて、これをわ力りやすいよう にあえて「追加エッチング」と称して 、るが、上記ウエットエッチングをあえて 2段階に 分けて行う必要はなぐウエットエッチングは、第 2のリッジ側壁面 135が断面形状でほ ぼ直線状の傾斜面になるまで行えばよい。尚、かかる追加エッチング量は、薬液の種 類'混合比に応じて、適宜選定すればよい。
[0153] 次に、図 2E (t 5)および図 2F (u— 5)に示すように、フッ酸系薬液を用いて SiO
2 側壁保護層 130および 131を除去する。
[0154] 本実施の形態 2では、 SiOストライプ 114の膜厚を SiO側壁保護層 130および 131
2 2
よりも 100〜300nm大きく設定しているため、時間制御により前記フッ酸系薬液によ るエッチングを停止することで、 SiO側壁保護層 130および 131のみを除去すること
2
ができる。
[0155] ここで、本実施の形態 2では、 SiO側壁保護層 130および 131除去にウエットエッチ
2
ング技術を用いたが、ウエットエッチングに限定されるものではなぐ側壁保護層を構 成する材料に応じて、適宜ケミカルドライエッチング法 (以下 CDE法)などを選択する べきである。ここでは、側壁保護層を構成する材料に応じて、 SiO側壁保護層 130お
2
よび 131を選択的に除去できるエッチング技術を採用すればよ!、。
[0156] 次に図 2Eの（t 9)や図 2Fの（u— 8)に示すように、 M0CVD法により、 SiOストライ
2 プ 114をマスクとして、選択的に n型 Al In P電流ブロック層 138を厚さ 0. 2〜0. 4
0.5 0.5
μ m成長させる。続いて、 M0CVD法により、 SiOストライプ 114をマスクとして、選択
2
的に n型 GaAsキャップ層 139を厚さ 0. 1〜0. 成長させる。 [0157] なお、 n型 Al In P電流ブロック層 107を成長させる前にリッジ側壁のダメージ層を
0.5 0.5
除去するため、硫酸薬液で表面処理を行う。このとき、リッジ側壁は 15ηπ！〜 40nm程 度の範囲でエッチングされる。また、表面処理を行うための薬液は塩酸と水の混合液 でもよい。
[0158] なお、先に、電流ブロック層は、「前記リッジ上の少なくとも一部を除いて形成された 電流ブロック層」と表現している部分がある力 これは、前記リッジの上面には電流ブ ロック層が形成されていない場合カゝ、又は、図示されていないが、ストライプ状に長く 伸びた前記リッジの上面のうち、長手方向の両端部近傍は電流ブロック層で覆われ ていてもよいことを意味しており、むしろ、後者の場合が好ましい。
[0159] 次に図 2Eの（t 10)や図 2Fの（u— 9)に示すように、フッ酸系薬液などによって Si 0ストライプ 114を除去した後、蒸着法により p側電極 140、 n側電極 141を形成し、リ
2
ッジストライプ型半導体レーザウェハを完成させる。 p側電極 140の材料としては、例 えば Ti / Pt / Auなどが挙げられ、また、 n側電極 141の材料としては例えば AuGe / Ni I Auなどが挙げられる。
[0160] なお、本実施の形態 2では n型 Al In P電流ブロック層 138を用いた力 SiNや SiO
0.5 0.5 2 などの誘電体膜であってもよい。この場合、 n型 GaAsキャップ層 139の成長は不要で ある。
[0161] 本実施の形態 2にて形成されたリッジ型ストライプでは、図 21および図 2Jに示すよう に、第 1のリッジ側壁面 121と第 2のリッジ側壁面 135の間に、第 3の傾斜中間面であ る 134および 136が形成される。ここで、図 21は図 2E (t— 5)におけるリッジ及びその 裾近傍領域 132の拡大図、また、図 2Jは図 2F (u— 5)におけるリッジ裾近傍領域 13 3の拡大図である。第 3の傾斜中間面 134は直線状、第 3の傾斜中間面 136は曲線 状 (リッジ内側方向に凸の曲線状)であり、それぞれリッジ外側に向かって斜め下方 方向に傾斜している。従って、実施の形態 1における半導体表面とほぼ平行な段差 ステップ 117と比較して、空間的に見た場合のリッジ裾部における材質の急峻な変化 、つまり屈折率の急峻な変化を抑制でき、レーザ光の NFPの乱れを抑え、 FFPの変 形を防止することが可能となる。特に本実施の形態 2によればリッジ裾部の幅が 0. 2 μ mを越える場合にも上記の効果を奏することが可能である。ここで、「リッジ裾部の 幅」とは、例えば、図 21に示した第 1のリッジ側壁面 121から第 2のリッジ側壁面 135 がエッチングストップ層 106と接する部分までの水平距離を 、う。
[0162] ここで、本実施の形態 2では、リッジ両側にぉ 、て、リッジ側壁面がリッジ外側に張り 出す形状で、かつ、サイドエッチング量と、側壁保護層厚を調整し、（基板表面と平行 な方向における第 3の面のドライエッチング後側壁面寸法）≥ (側壁保護層厚） （サ イドエッチング量）≥0とする必要がある。例えば、本実施の形態 2の図 2Gでは、（基 板表面と平行な方向における第 3の面のドライエッチング後側壁面 123寸法、つまり [ h-h' ])≥ (SiO側壁保護層 130厚） - (サイドエッチング量）≥0とする。また、基板
2
表面と平行な方向における第 3の中間面 134寸法、つまり j j '、 k— k'寸法（図 2E ( t— 5) )は小さいほど好ましぐ 0. 以下、より好ましくは 0. 以下であること が望ましい。この範囲内であれば、第 3の中間面は発振光に対して悪影響を与えな いからである。一方、（SiO側壁保護層 130厚） - (サイドエッチング量）≥ (h-h' )≥
2
0とした場合、リッジ側壁面がリッジ外側に張り出す形状にはなる力 図 2E (t—6)に 示すように、第 3の中間面 134と第 2のリッジ側壁面 135の間に、ドライエッチ後底面 1 22の一部力も成り、基板表面とほぼ平行な段差ステップ 137が形成されてしまう。こ の段差ステップ 137の長さが 0. 2 mを越えると上述したとおり、レーザ光の NFPの 乱れに起因する FFPの変形を生じるおそれがある。従って、第 3の傾斜中間面の基 板表面と平行な方向における寸法や段差ステップ 137の長さは 0. 以下、より 好ましくは 0. 1 m以下であることが望ましい。なお、図 2Eと同様に、図 2Fのものに おいても（図 2H参照）、（基板表面と平行な方向における第 2のドライエッチング後側 壁面 124寸法、つまり [i Γ ] )≥ (SiO側壁保護層 131厚） - (サイドエッチング量）
2
≥0とする。また、基板表面と平行な方向における第 3の傾斜中間面 136寸法、つま り 1 l'、m— m' (図 2F (u— 5)や図 2J参照）は小さいほど好ましぐ 0. 以下、よ り好ましくは 0. 1 m以下であることが望ましい。
[0163] また、傾斜させたオフ角を有する半導体基板を用いた場合、リッジ両側でサイドエツ チング量が異なる。そのサイドエッチング量を考慮して、リッジ両側で、（基板表面と平 行な方向における第 3の面のドライエッチング後側壁面寸法）≥ (側壁保護層厚）一 ( サイドエッチング量）≥0とし、リッジ側壁面がリッジ外側に張り出すリッジ形状とするこ とが望ましい。
[0164] なお、本実施の形態 1、 2では、基板方位が（001)面から [110]方向に 10° 傾斜し たオフ角を有する n型 GaAs基板 102を用いたが、本発明は基板オフ角に関係なく適 用できる。
[0165] (実施の形態 3)
図 2Kの（w— 1)〜（w—6)および図 2Kの（X)は、本実施の形態 3におけるリツジス トライプ型半導体レーザ装置の製造工程を示す断面図である。本実施の形態 3は、 n 型 GaAs基板 102が、基板方位を（100)面から [011]方向に傾斜させたオフ角を有 する半導体基板を用いる場合に限定される。実施の形態 1で述べたように、オフ基板 を用いると、例えば図 2Bの（1)、（m)、（n)、および図 2Cの（p)に示すように、必ず中 間段差面 117が形成される。そこで、本実施の形態 3は、実施の形態 1における中間 段差面 117の形成を抑制することで、中間段差面 117と第 2の面 1 19との接続部近 傍で発生する屈折率の変化を抑制し、さらに、寸法制御性、再現性良くリッジ形成す ることを目的とする。なお、本実施の形態 3では、図 2Aの (e)に示すように、側壁保護 層 116を形成する工程まで、実施の形態 1と共通であるため、それ以降の工程につ いて説明する。また、層構造についても実施の形態 1と共通である。
[0166] 図 2Aの（e)に示すように、リッジ側壁面以外の領域の SiO膜 115をドライエッチング
2
により除去し、 SiO側壁保護層 116を形成する。ここで、形成された前記リッジのストラ
2
イブ方向に垂直な断面において、前記基板を下にして前記リッジを [01— 1]方向か ら見たときに、リッジ両側に形成された SiO側壁保護層 116のうち、リッジの左側に形
2
成されたものを SiO側壁保護層 116 aとし、リッジの右側に形成されたものを SiO側
2 2 壁保護層 116 j8とする（図 2K (w— 1)参照)。
[0167] 次に、図 2Kの (w—l)に示すように、フォトリソグラフィー技術により、レジストパター ン 145を形成する。ここで、レジストパターン 145の形状は、これに限定するものでは なぐ SiO側壁保護層 116ひの全体もしくはリッジ下端に近い方の一部分を被覆し、 S
2
10側壁保護層 116 βの全体もしくはリッジ下端に近い方の一部分が露出していれば
2
よい。
[0168] 次に、図 2Κの (w— 2)に示すように、フッ酸系薬液を用いて、 SiO側壁保護層 116 βを 20nm〜50nmの厚みの分だけエッチングし薄膜ィ匕した後、レジストパターン 14 5を除去する。ここで、エッチングによる薄膜ィ匕後の SiO側壁保護層 116 βを、 SiO側
2 2 壁保護層 116 γと呼ぶ。
[0169] ここで、本実施の形態 3では、 SiO側壁保護層 116 |8を薄膜ィ匕するため 20ηπ！〜 5
2
Onmの厚みの分だけエッチングした力 このエッチング量は、これに限るものではなく 、次工程で p型第 2クラッド層 108の残りの部分を p型エッチングストップ層 106に至る までウエットエッチングする際、 SiO側壁保護層 116 aおよび 116 γの下に生じ、 η型
2
GaAs基板 102の基板オフ角により決定されるサイドエッチング量に応じて適宜変え ればよい。
[0170] また、本実施の形態 3では、 SiO側壁保護層 116 |8に対して、エッチング速度の小
2
さいフッ酸系薬液、例えば、 SiOストライプ 114をエッチングする際に用いられる薬液
2
に対して 1Z2〜1Z10程度のフッ酸濃度の薬液を用いているため、時間制御により 、 SiO側壁保護層 116 yを消失させることなぐ SiO側壁保護層 116 yの厚みを調節
2 2
することができる。さらに、 SiOストライプ 114の一部がレジストパターン 145から露出
2
している場合、露出した部分の SiOストライプ 114もエッチングされる力 膜厚を SiO
2 2 側壁保護層 116 βよりも 100〜300nm大きく設定しているため、露出された部分の S 10ストライプ 114が消失することはない。また、前記フッ酸系薬液によるエッチングに
2
より、 SiOストライプ 114に段差が形成される力 SiOストライプ 114が消失しなければ
2 2
問題ない。
[0171] ここで、本実施の形態 3では、 SiO側壁保護層 116 βの薄膜ィ匕にウエットエッチング
2
技術を用いたが、ウエットエッチングに限定されるものではなぐ側壁保護層を構成す る材料に応じて、適宜ケミカルドライエッチング法 (以下 CDE法)などを選択するべき である。ここでは、側壁保護層を構成する材料に応じて、 SiO側壁保護層 116 βを選
2
択的にエッチングできるエッチング技術を採用すればよい。
[0172] 次に、図 2Κの (w— 3)に示すように、塩酸系薬液を用いて、 ρ型 (Al Ga ) In Ρ
0.7 0.3 0.5 0.5 第 2クラッド層 108を p型 Ga In Pエッチングストップ層 106に至るまでエッチングする
0.5 0.5
。ここで、 p型 Ga In Pエッチングストップ層 106は塩酸系薬液に耐性があるため、こ
0.5 0.5
の層の露出により基板表面に対して垂直方向のエッチングが停止する。 ここで、本実施の形態 3では、塩酸系薬液として、酒石酸と塩酸と水の混合液を用い ており、薬液中の酒石酸の体積含有率は 30〜50%、塩酸の体積含有率は 15〜35 %である。
[0173] また、基板表面に対して垂直方向のウエットエッチング終了の判断は、半導体基板 表面のエッチング領域における干渉縞の目視により行える。 p型 Ga In Pエッチング
0.5 0.5
ストップ層 106が露出すると、基板表面に対して垂直方向のエッチング速度が極端に 低下し、基板表面の膜厚均一性が向上するため、エッチング領域の干渉縞の変化が 停止する。従って、基板表面に対して垂直方向のエッチングが停止したことを確認で きる。
[0174] なお、本実施の形態 3では、 p型 (Al Ga ) In P第 2クラッド層 108をウエットエツ
0.7 0.3 0.5 0.5
チングする薬液として塩酸系薬液を用いた力 これに限定されるものではなぐ SiO
2 側壁保護層 116 αおよび γと ρ型 Ga In Pエッチングストップ層 106に対して高選択
0.5 0.5
性を有する薬液であればよぐ例えば硫酸系薬液を用いてもょ 、。
[0175] ここでは、 SiO側壁保護層 116ひおよび 116 γは塩酸系薬液に大きな耐性がある
2
ため、リッジ側面でこの層が形成された領域はエッチングされず、 SiO側壁保護層 11
2
6 aおよび 116 yが形成されている領域 (第 1のリッジ側壁面 146)にサイドエツチン グは発生しない。
[0176] 一方、リッジ側面で SiO側壁保護層 116 αおよび 116 yが形成されて!、な 、領域（
2
リッジ裾部分）は等方的にエッチングが進行する。
[0177] ここで、ウエットエッチングにおいて基板表面に対して垂直方向のエッチングが停止 した直後は、 SiO側壁保護層 116 aおよび 116 γが形成されていない領域のリッジ
2
側面は、リッジのストライプ方向に垂直な断面の形状で曲線状の傾斜面となる。従つ て、 SiO側壁保護層 116ひおよび 116 γが形成されて!ヽな 、領域のリッジ側面 (第 2
2
のリッジ側壁面 147)がほぼ直線状になるまで、そのままウエットエッチングを続行す ることが好ましい。第 2のリッジ側壁面 147が断面形状でほぼ直線状の傾斜面、すな わち全体的に（111)面が露出するまで行うウエットエッチング工程部分を取り上げて 、これをわ力りやすいようにあえて「追加エッチング」と称している力 上記ウエットエツ チングをあえて 2段階に分けて行う必要はなぐウエットエッチングは、第 2のリッジ側 壁面 147が断面形状でほぼ直線状の傾斜面になるまで行えばよい。尚、かかる追加 エッチング量は、薬液の種類'混合比に応じて、適宜選定すればよい。
[0178] 次に、図 2Kの (w— 4)に示すように、フッ酸系薬液を用いて SiO側壁保護層 116
2
αおよび 116 γを除去する。
[0179] 本実施の形態 3では、 SiOストライプ 114の膜厚を SiO側壁保護層 116 αおよび 11
2 2
6 yよりも 100〜300nm大きく設定しているため、時間制御により前記フッ酸系薬液 によるエッチングを停止することで、 SiO側壁保護層 116 aおよび 116 yのみを除去
2
することができる。
[0180] ここで、本実施の形態 3では、 SiO側壁保護層 116 aおよび 116 yの除去にゥエツ
2
トエッチング技術を用いたが、ウエットエッチングに限定されるものではなぐ側壁保護 層を構成する材料に応じて、 CDE法などを選択するべきである。ここでは、側壁保護 層を構成する材料に応じて、 SiO側壁保護層 116 aおよび 116 yを選択的に除去
2
できるエッチング技術を採用すればょ 、。
[0181] 次に図 2Kの（w— 5)に示すように、 MOCVD法により、 SiOストライプ 114をマスクと
2
して、選択的に n型 Al In P電流ブロック層 148を厚さ 0. 2
0.5 0.5 〜0. 4 /z m成長させる。 続いて、 MOCVD法により、 SiOストライプ 114をマスクとして、選択的に n型 GaAsキヤ
2
ップ層 149を厚さ 0. 1〜0. 2 m成長させる。
なお、 n型 Al In P電流ブロック層 148を成長させる前にリッジ側壁のダメージ層を除
0.5 0.5
去するため、硫酸薬液で表面処理を行う。このとき、リッジ側壁は 15ηπ！〜 40nm程度 の範囲でエッチングされる。また、表面処理を行うための薬液は塩酸と水の混合液で ちょい。
[0182] なお、先に、電流ブロック層は、「前記リッジ上の少なくとも一部を除いて形成された 電流ブロック層」と表現している部分がある力 これは、前記リッジの上面には電流ブ ロック層が形成されていない場合カゝ、又は、図示されていないが、ストライプ状に長く 伸びた前記リッジの上面のうち、長手方向の両端部近傍は電流ブロック層で覆われ ていてもよいことを意味しており、むしろ、後者の場合が好ましい。
[0183] 次に図 2Kの（w— 6)に示すように、フッ酸系薬液などによって SiOストライプ 114を
2
除去した後、蒸着法により p側電極 150、 n側電極 151を形成し、リッジストライプ型半 導体レーザウェハを完成させる。 p側電極 150の材料としては、例えば Ti / Pt / Auな どが挙げられ、また、 n側電極 151の材料としては例えば AuGe / Ni / Auなどが挙げ られる。
[0184] なお、本実施の形態 3では n型 Al In P電流ブロック層 148を用いた力 SiNや SiO
0.5 0.5 2 などの誘電体膜であってもよい。この場合、 n型 GaAsキャップ層 149の選択成長は不 要である。
[0185] 本実施の形態 3にて形成されたリッジ型ストライプは高い垂直性'対称性を有し、ド ライエッチングにより形成されたリッジ上端に近い方のリッジ側面と n型 GaAs基板 102 表面とのなす角度、および、ウエットエッチングにより形成されたリッジ下端に近い方 の第 2のリッジ傾斜面と n型 GaAs基板 102表面とのなす角度は、実施の形態 1にて形 成されたリッジ型ストライプと同等となる。
[0186] また、本実施の形態 3では、 (SiO側壁保護層 116 αの厚さ） = (SiO側壁保護層 1
2 2
16 a下に発生するサイドエッチング量）、および (SiO側壁保護層 116 γの厚さ） = (
2
SiO側壁保護層 116 γ下に発生するサイドエッチング量）とすることで、傾斜させたォ
2
フ基板を用いているにも関わらず、ドライエッチングにより形成されたリッジ側壁面とゥ エツトエッチングにより形成されたリッジ側壁面の境界に第 3の中間段差ステップ面等 が形成されず、第 1の面と第 2の面とが直接接続される形状となる。ここで、オフ基板 を用いる場合、 Ρ型 (Al Ga ) In P第 2クラッド層 108をウエットエッチングする際に、
0.7 0.3 0.5 0.5
SiO側壁保護層 116 aおよび 116 y下に発生するサイドエッチング量は、（Si〇側壁
2 2 保護層 116 a下に発生するサイドエッチング量） > (SiO側壁保護層 116 y下に発
2
生するサイドエッチング量）となり、基板オフ角の増加に伴い、この両者のサイドエツ チング量の差は大きくなる。従って、基板オフ角に応じて、 SiO側壁保護層 116ひお
2
よび 116 γの厚みを選定すればよい。なお、本実施の形態 3において、 SiO側壁保
2 護層 116 αおよび 116 y下に発生するサイドエッチング量と、 SiO側壁保護層 116
2
aおよび 116 yの厚みのばらつきにより、第 1のリッジ側壁面 146と第 2のリッジ側壁 面 147との間に、実施の形態 1と同様な第 3の中間段差ステップ面が形成されること があるが、（SiO側壁保護層 116 αおよび 116 γ厚）≥ (サイドエッチング量）と設定
2
すれば、図 2Κの（X)に示すように、リッジ外側に張り出した形状の中間段差ステップ 面 152が形成され、第 3の中間段差ステップ面 152寸法 n—n'および o— o'が小さい リッジを、寸法制御性 ·再現性良く形成することができる。
[0187] 以上、本発明によれば、 SiO側壁保護層 116、 130および 131および 116 α、 116
2
yにより、リッジ側面のサイドエッチングを抑制しつつ、ドライエッチングに起因するプ ラズマダメージ層除去を目的としたリッジ形成を寸法精度良く行うことができ、リッジの 長手方向 (ストライプ方向）に対して垂直な断面において、左右対称性が均一なリツ ジ形状の形成が可能となる。加えて、 P型 (Al Ga ) In P第 2クラッド層 108のかな
0.7 0.3 0.5 0.5
りの部分をドライエッチングしているため、リッジの長手方向（ストライプ方向）に対して 垂直な断面において、高垂直性'高対称性のリッジ形状が得られる。これらの効果は 、得られるリッジストライプ型半導体レーザ装置のキンクレベル向上、歩留向上に繋が る。
[0188] さらに、本発明によれば、ウエットエッチングにより、発光位置に近ぐ発振光に最も 影響するリッジ裾部にほぼ直線状の傾斜面 (第 2のリッジ側壁面）が形成されている、 つまり、露出する結晶面数 (複数の異なる種類の結晶面が露出すること)を減少する ことで、リッジ裾部にぉ 、て n型 MnPなど半導体層で構成された電流ブロック層の結 晶性を向上できる。また、 SiNおよび SiOなど誘電体膜により構成された電流ブロック
2
層の場合にはそのカバレッジ性を向上できる。これらの効果は、レーザ光の水平放射 角の均一化、閾値電流や動作電流の減少など半導体レーザ素子特性の改善に繋が る。
[0189] また、本実施の形態では、 AlGalnP系の赤色半導体レーザ装置を用いた力 これに 限るものではなぐ本発明は混晶化合物半導体を利用したすべてのリッジストライプ 型半導体レーザ装置で適用が可能である。なお、本発明に係るリッジストライプ型半 導体レーザ装置には一つのストライプ状のリッジを有するタイプだけでなぐ同一基板 上に複数のストライプ状リッジを有するタイプ、またその中でも異なる波長のレーザ光 を発するタイプ、例えば、赤外光と赤色光を発するタイプのレーザ装置が含まれるこ とは言うまでもない。
実施例 1
[0190] 次に、前記実施の形態 1で用いた図 1および図 2Aの（a)〜（e)、それに続く工程の 図 2Cの（o)〜 (r)を参照して、本発明の理解をより一層容易にするため実施例を挙 げて本発明を更に詳細に説明するが、本発明は以下の実施例のみに限定されるも のではなぐすべてのリッジストライプ型半導体レーザ装置にて適用が可能である。尚 、図 2Cの (o)〜 (r)は傾斜した特定のオフ角を有する半導体基板を半導体基板とし て用いた場合の図 2Aの（f)〜 (i)に相当する工程を示す断面図であり、図 2Cの（o) より前の工程は、図 2Aの（a)〜（e)で示した工程と同一なので、図 2Aの（a)〜（e)と 図 2Cの (o)〜 (r)を引用して説明する。
[0191] まず図 1および図 2Αの（a)に示すように、 n型 GaAs基板 102 (厚さ 450 m)上に、 MOCVD法により、 n型（Al Ga ) In Pクラッド層 103 (厚さ 2 /ζ πι)、0& In P活
0.7 0.3 0.5 0.5 0.5 0.5 性層 104 (厚さ 5nm)、p型 (Al Ga ) In P第 1クラッド層 105 (厚さ 0. 2 /z m)
0.7 0.3 0.5 0.5 、 p型
Ga In Pエッチングストップ層 106 (厚さ 10nm)、 p型（Al Ga ) In P第 2クラッド
0.5 0.5 0.7 0.3 0.5 0.5
層 108 (厚さ 1. 2 ;z m)、p型 Ga In P中間層 109 (厚さ 50nm)、および p型 GaAsコン
0.5 0.5
タクト層 110 (厚さ 0. 2 m)を順次形成した。次に、 p型 GaAsコンタクト層 110上に、 S 10膜 113 (厚さ 0. 6 m)を常圧 CVD法により形成した。
2
[0192] なお、用いている n型 GaAs基板 102は、基板方位が（100)面から [011]方向に 10
° 傾斜したオフ角を有する傾斜基板である。
[0193] 次に、図 2Aの (b)に示すように、フォトリソグラフィー技術とドライエッチング技術に より、 SiOストライプ 114 (幅 2 m)を形成した。
2
[0194] 次に図 2Aの（c)に示すように、 Si〇ストライプ 114をマスクとして、 p型（Al Ga ) I
2 0.7 0.3 0.5 n P第 2クラッド層 108、 p型 Ga In P中間層 109、および p型 GaAsコンタクト層 110
0.5 0.5 0.5
を、 p型 Ga In Pエッチングストップ層 106の上 300nmの位置までドライエッチングし
0.5 0.5
た。ここでは、時間制御にてドライエッチングを停止した。
[0195] ドライエッチングとしては、 ICP法を用いた。また、エッチングガスとして、 SiClと の
4 混合ガスを用いた。ドライエッチング条件として、混合ガス中の SiCl含有率は約 11体
4
積0 /o、チャンバ一内圧力は約 0. 6Pa、下部電極のバイアスパワーは 120W、 ICPパヮ 一は 200Wとした。
[0196] 次に図 2Aの（d)に示すように、図 2Aの（c)で得られた中間体の全面（リッジ側面も 含む）にプラズマ CVD法により、 300nmの厚みの SiO膜 115を成長させた。 [0197] 次に図 2Aの（e)に示すように、リッジ側面以外の領域の SiO膜 115をドライエツチン
2
グにより除去し、 SiO側壁保護層 116を形成した。
2
[0198] ここでは、 RIE法を用いてドライエッチングを行った。エッチングガスとして CFと CHF
4 と 0の混合ガスを用い、ドライエッチング条件として、混合ガス中の CFおよび CHF
3 2 4 3 の体積含有率はそれぞれ 5%および 40%、圧力は 50Paとした。
[0199] 次に、フッ酸系薬液を用いて、リッジ側壁以外の領域の SiO膜 115残渣除去を目的
2
に、基板の表面処理を行った。
[0200] 次に、酒石酸と塩酸の混合薬液を用いて、 p型 (Al Ga ) In P第 2クラッド層 108
0.7 0.3 0.5 0.5
を p型 Ga In Pエッチングストップ層 106に至るまでエッチングした。ここで、 p型 Ga I
0.5 0.5 0.5 n Pエッチングストップ層 106は前記塩酸系薬液に耐性があるため、この層の露出に
0.5
より基板表面に対して垂直方向のエッチングが停止した。エッチング領域における干 渉縞の目視により、基板表面に垂直な方向のエッチング停止を確認した。
[0201] SiO側壁保護層 116は塩酸系薬液に大きな耐性があるため、リッジ側壁面でこの
2
層が形成された領域はエッチングされず、リッジトップ部（第 1のリッジ側壁面 118)にサ イドエッチングは発生しな力つた。
[0202] 一方、図 2Cの（o)に示すように、リッジ側壁面で SiO側壁保護層 116が形成されて
2
いない領域は等方的にエッチングが進行した。なお、基板表面に垂直な方向のエツ チングは、 p型 Ga In Pエッチングストップ層 106が形成されているため、その表面が
0.5 0.5
現れると、それ以上進行しなくなる力 これを上述したエッチング領域における干渉 縞の目視により、確認し、その後更にそのまま続けて、リッジ裾部にほぼ直線状の傾 斜面 (第 2のリッジ側壁面 119)を形成するため、 p型 (Al Ga ) In P第 2クラッド層を
0.7 0.3 0.5 0.5
エッチング対象の素材とした場合に基板表面に垂直な方向に対して 200nmエッチ ングされるに等 、時間のウエットエッチングを続行した（追加エッチング)。このように 追加エッチングを続行しても、 p型 Ga In Pエッチングストップ層 106が形成されてい
0.5 0.5
るため、基板表面に垂直な方向にエッチングは進行しな力つた力 リッジ裾部の傾斜 面 (第 2のリッジ側壁面 119)は、リッジのストライプ方向に垂直な断面において、ほぼ 直線状の傾斜面を形成できた。
[0203] 次に、図 2Cの（p)に示すように、フッ酸系薬液を用いて、時間制御により SiO側壁 保護層 116のみを除去した。
[0204] 次に図 2Cの（q)に示すように、 MOCVD法により、 SiOストライプ 114をマスクとして
2
、選択的に n型 Al In P電流ブロック層 107を (厚さ 0. 3 m)成長させた。なお、 n
0.5 0.5
型 Al In P電流ブロック層 107を成長させる前にリッジ側壁のダメージ層を除去する
0.5 0.5
ため、硫酸薬液（97%硫酸)で表面処理を行った。このとき、リッジ側壁は片側で 25η m程度エッチングされた。続いて、 MOCVD法により、 SiOストライプ 114をマスクとし
2
て、選択的に n型 GaAsキャップ層 111 (厚さ 0. 17 m)を成長させた。
[0205] 次に図 2Cの（r)に示すように、フッ酸系薬液を用いて SiOストライプ 114を除去した
2
後、蒸着法により Ti / Pt / Auからなる p側電極 112 (厚さ 50/100/50nm)、 AuGe I Ni I Auからなる n側電極 101 (厚さ 100/50/400nm)を形成し、リッジストライプ型半 導体レーザウェハを完成させた。
[0206] 得られたリッジ型ストライプは高い垂直性 ·対称性を有し、リッジ上端に近い方のリツ ジ側面（第 1のリッジ側壁面 118)と n型 GaAs基板 102表面とのなす角度は 86° となつ た。一方、リッジ下端に近い方のリッジ側面 (第 2のリッジ側壁面 119)と n型 GaAs基板 1 02表面とのなす角度は、 10° 程度のオフ角を有する n型 GaAs基板 102を用いてい るため、リッジ両側で異なり、それぞれ 40° 、62° となった。
[0207] また、本実施例にて形成されたリッジ上部に、 p型 Ga In P中間層 109、および p型
0.5 0.5
GaAsコンタクト層 110が突出した庇状のオーバーハングは形成されな力つた。そのた め、 n型 Al In P電流ブロック層 107成長時に、空洞が発生することはな力つた。
0.5 0.5
[0208] 得られたリッジストライプ型半導体レーザウェハは、リッジ側面の基板面に対する垂 直性とリッジ断面形状の左右対称性が優れていた。また、キンクレベルは用いた測定 装置で測定可能な最高値 300mWに到達して!/、たので、キンクレベルは 25°Cにお V、て 300mWを超えて 、ることが確認され、優れた性能を発揮するリッジストライプ型 半導体レーザを安定形成できた。
[0209] なお、電流ブロック層 107として n型 Al In Pの代わりに SiN誘電体膜を用いた場合
0.5 0.5
も同様にして実施した。この場合、 n型 GaAsキャップ層 111の成長は不要であり、そ の他の条件は同一で行ったところ、電流ブロック層 107として n型 Al In Pを用いた
0.5 0.5
場合と同等の性能を有するリッジストライプ型半導体レーザを安定形成できた。 [0210] また、本実施例では、ドライエッチングにより形成されたリッジ側面とウエットエツチン グにより形成されたリッジ側面の境界は、一方のリッジ側面にぉ 、ては屈折部となり、 第 1のリッジ側壁面と第 2のリッジ側壁面とは角度がついてつながって形成された。ま た、もう一方のリッジ側面においては、第 1のリッジ側壁面と第 2のリッジ側壁面の間に 、第 3の面である段差ステップ部が形成され、その段差ステップ 117の寸法 (g—g' ) は 0. 07 mとなった。このような態様となったのは、図 2Bの（1)で説明したような、傾 斜させたオフ角を有する半導体基板を用いた場合であって、前記ウエットエッチング の工程で、リッジ両側でそれぞれ発生するサイドエッチングのうち、サイドエッチングさ れる量の大きい方（図 2Cの（o)、（p)においては、図の左側の第 2のリッジ側壁面）の サイドエッチング量が側壁保護層の厚さと等し 、場合で、サイドエッチングされる量の 小さい方（図 2Cの（o)、（p)においては、図の右側の第 2のリッジ側壁面）のサイドエ ツチング量が側壁保護層の厚さより小さい場合に該当した力もである。
実施例 2
[0211] 続いて、前記実施の形態 2で用いた図 2Aの（a)〜(b)、それに続く工程の図 2Eの（ t 1)〜 (t 2)および (t 7)〜 (t 10)を参照して、本発明の理解をより一層容易 にするため実施例を挙げて本発明を更に詳細に説明するが、本発明は以下の実施 例のみに限定されるものではなぐすべてのリッジストライプ型半導体レーザ装置にて 適用が可能である。
[0212] まず、図 2Aの（a)に示すように、 n型 GaAs基板 102 (厚さ 450 μ m)上に、 MOCVD 法により、 n型（Al Ga ) In Pクラッド層 103 (厚さ 2 /ζ πι)、〇& In P活性層 104 (
0.7 0.3 0.5 0.5 0.5 0.5
厚さ 5nm)、p型（Al Ga ) In P第 1クラッド層 105 (厚さ 0. 2 m)、 p型 Ga In P
0.7 0.3 0.5 0.5 0.5 0.5 エッチングストップ層 106 (厚さ 10nm)、p型（Al Ga ) In P第 2クラッド層 108 (厚
0.7 0.3 0.5 0.5
さ 1. 2 /ζ πι)、ρ型 Ga In P中間層 109
0.5 0.5 (厚さ 50nm)、および p型 GaAsコンタクト層 11
0 (厚さ 0. 2 m)を順次形成した。次に、 p型 GaAsコンタクト層 110上に、 SiO膜 113
2
(厚さ 0. 6 m)を常圧 CVD法により形成した。
[0213] なお、用いている n型 GaAs基板 102は、基板方位が（100)面から [011]方向に 10
° 傾斜したオフ角を有する傾斜基板である。
[0214] 次に、図 2Aの (b)に示すように、フォトリソグラフィー技術とドライエッチング技術に より、 SiOストライプ 114 (幅 2 m)を形成した。
2
[0215] 次に図 2Eの（t— 1)に示すように、 Si〇ストライプ 114をマスクとして、 p型（Al Ga
2 0.7 0.3
) In P第 2クラッド層 108、p型 Ga In P中間層 109、および p型 GaAsコンタクト層 1
0.5 0.5 0.5 0.5
10を、 p型 Ga In Pエッチングストップ層 106の上 200nmの位置までドライエツチン
0.5 0.5
グした。ここでは、時間制御にてドライエッチングを停止した。
[0216] ドライエッチングとしては、 ICP法を用いた。また、エッチングガスとして、 SiClと の
4 混合ガスを用いた。ドライエッチング条件として、混合ガス中の SiCl含有率は約 8体
4
積0 /o、チャンバ一内圧力は約 0. 4Pa、下部電極のバイアスパワーは 100W、 ICPパヮ 一は 250Wとした。その結果、図 2Gに示すように、第 1のドライエッチング後側壁面 1 21とドライエッチング後底面 122の間に、第 3の傾斜中間面となるドライエッチング後 側壁面 123が形成された。上記ドライエッチング条件は実施例 1の条件と比べて、 (1 )エッチングガス濃度を低下させ、（2)下部電極パワーを下げ、（3)チャンバ一内圧 力を低くしたものである。
[0217] エッチングにより形成されたリッジ底部のコーナーではガスの流れが他の部分に比 ベて悪ぐエッチングガスの供給は元々他の部分に比べて十分ではないので、コー ナ一部ではドライエッチング量が少なくなつて図 2Gの 123のように第 3の中間傾斜面 が生じやすくなる。ドライエッチング条件によっては、図 2Hの 124のように曲線状の 第 3の中間傾斜面を生じさせることもできる。そして本実施例ではエッチングガス濃度 を下げてこのような状態を発生しやすくしたものである。また、本実施例では下部電 極のバイアスパワーを下げることによりエッチングに寄与するイオンを基板方向に引き 込むポテンシャルを低下させている。これにより、コーナー部でのエッチング不足が 助長され、図 2Gの 123のような第 3の傾斜中間側壁面が発生すると考えられる。なお 、ドライエッチングに寄与するイオンの直進性が低くなつているので、圧力を下げてそ の点を補完している。
[0218] 次に図 2Eの（t 2)に示すように、図 2Eの（t 1)で得られた中間体の全面（リッジ 側面も含む）にプラズマ CVD法により、 300nmの厚みの SiO膜 128を成長させた。
2
[0219] 次に図 2Eの（t—7)に示すように、リッジ側面以外の領域の SiO膜 128をドライエツ
2
チングにより除去し、 SiO側壁保護層 130を形成した。 [0220] ここでは、 RIE法を用いてドライエッチングを行った。エッチングガスとして CFと CHF
4 と 0の混合ガスを用い、ドライエッチング条件として、混合ガス中の CFおよび CHF
3 2 4 3 の体積含有率はそれぞれ 5%および 40%、圧力は 50Paとした。
[0221] 次に、フッ酸系薬液を用いて、リッジ側壁以外の領域の SiO膜 128残渣除去を目的
2
に、基板の表面処理を行った。
[0222] 次に、酒石酸と塩酸の混合薬液を用いて、 p型 (Al Ga ) In P第 2クラッド層 108
0.7 0.3 0.5 0.5
を p型 Ga In Pエッチングストップ層 106に至るまでエッチングした。ここで、 p型 Ga I
0.5 0.5 0.5 n Pエッチングストップ層 106は前記塩酸系薬液に耐性があるため、この層の露出に
0.5
より基板表面に対して垂直方向のエッチングが停止した。エッチング領域における干 渉縞の目視により、基板表面に垂直な方向のエッチング停止を確認した。
[0223] SiO側壁保護層 130は塩酸系薬液に大きな耐性があるため、リッジ側壁面でこの
2
層が形成された領域はエッチングされず、リッジトップ部（第 1のリッジ側壁面 121)に サイドエッチングは発生しな力つた。
[0224] 一方、図 2Eの (t 7)に示すように、リッジ側壁面で SiO側壁保護層 130が形成さ
2
れていない領域は等方的にエッチングが進行した。なお、基板表面に垂直な方向の エッチングは、 p型 Ga In Pエッチングストップ層 106が形成されているため、その表
0.5 0.5
面が現れると、それ以上進行しなくなる力 これを上述したエッチング領域における干 渉縞の目視により、確認し、その後更にそのまま続けて、リッジ裾部にほぼ直線状の 傾斜面 (第 2のリッジ側壁面 135)を形成するため、 p型 (Al Ga ) In P第 2クラッド
0.7 0.3 0.5 0.5
層をエッチング対象の素材とした場合に基板表面に垂直な方向に対して 1 OOnmェ ツチングされるに等 、時間のウエットエッチングを続行した (追加エッチング)。この ように追加エッチングを続行しても、 p型 Ga In Pエッチングストップ層 106が形成さ
0.5 0.5
れているため、基板表面に垂直な方向にエッチングは進行しな力つた力 リッジ裾部 の傾斜面 (第 2のリッジ側壁面 135)は、リッジのストライプ方向に垂直な断面において 、ほぼ直線状の傾斜面を形成できた。
[0225] 次に、図 2Eの（t— 8)に示すように、フッ酸系薬液を用いて、時間制御により SiO側
2 壁保護層 130のみを除去した。このとき、第 1のリッジ側壁面 121と第 2のリッジ側壁 面 135の境界は、一方のリッジ側面においては屈折部となり、第 1のリッジ側壁面と第 2のリッジ側壁面とは角度がついて直接つながって形成された。また、もう一方のリツ ジ側面においては、第 1のリッジ側壁面と第 2のリッジ側壁面の間に、直線状の斜め 下方に延びる第 3の傾斜中間面 142が形成され、その幅 (ρ—ρ' )は 0. 06 /z mであ つた o
[0226] 次に図 2Eの（t— 9)に示すように、 MOCVD法により、 SiOストライプ 114をマスクとし
2
て、選択的に n型 Al In P電流ブロック層 138を (厚さ 0. 3 m)成長させた。なお、 n
0.5 0.5
型 Al In P電流ブロック層 138を成長させる前にリッジ側壁のダメージ層を除去する
0.5 0.5
ため、硫酸薬液（97%硫酸)で表面処理を行った。このとき、リッジ側壁は片側で 25η m程度エッチングされた。続いて、 MOCVD法により、 SiOストライプ 114をマスクとし
2
て、選択的に n型 GaAsキャップ層 139 (厚さ 0. m)を成長させた。
[0227] 次に図 2Eの（t— 10)に示すように、フッ酸系薬液を用いて SiOストライプ 114を除
2
去した後、蒸着法により Ti / Pt / Au力もなる p側電極 140 (厚さ 50/100/50nm)、 A uGe / Ni / Auからなる n側電極 141 (厚さ 100/50/400nm)を形成し、リッジストライ プ型半導体レーザウェハを完成させた。
[0228] 得られたリッジ型ストライプは高い垂直性 ·対称性を有し、リッジ上端に近い方のリツ ジ側面 (第 1のリッジ側壁面 121)と n型 GaAs基板 102表面とのなす角度は 90° とな つた。一方、リッジ下端に近い方のリッジ側面 (第 2のリッジ側壁面 135)と n型 GaAs基 板 102表面とのなす角度は、 10° 程度のオフ角を有する n型 GaAs基板 102を用い ているため、リッジ両側で異なり、それぞれ 40° (図 2Eの（t 8)においては、図の左 側の第 2のリッジ側壁面）、 62° (図 2Eの (t 8)においては、図の右側の第 2のリツ ジ側壁面)となった。
[0229] 得られたリッジストライプ型半導体レーザウェハは、リッジ側面の基板面に対する垂 直性とリッジ断面形状の左右対称性が優れていた。また、キンクレベルは用いた測定 装置で測定可能な最高値 300mWに到達して!/、たので、キンクレベルは 25°Cにお V、て 300mWを超えて 、ることが確認され、優れた性能を発揮するリッジストライプ型 半導体レーザを安定形成できた。
[0230] なお、電流ブロック層 138として n型 Al In Pの代わりに SiN誘電体膜を用いた場合
0.5 0.5
も同様にして実施した。この場合、 n型 GaAsキャップ層 139の成長は不要であり、そ の他の条件は同一で行ったところ、電流ブロック層 138として n型 Al In Pを用いた
0.5 0.5
場合と同等の性能を有するリッジストライプ型半導体レーザを安定形成できた。
[0231] また、本実施例では、ドライエッチングにより形成されたリッジ側面とウエットエツチン グにより形成されたリッジ側面の境界（図 2E (t— 8)参照）は、一方のリッジ側面にお いては屈折部となり、第 1のリッジ側壁面と第 2のリッジ側壁面とは角度がついて直接 つながって形成された。また、もう一方のリッジ側面においては、第 1のリッジ側壁面と 第 2のリッジ側壁面の間に、第 3の傾斜中間面 142が形成され、その傾斜中間面 142 の角度は 42° であり、寸法 (p— ρ' )は 0. 06 mとなり、傾斜中間面を有することに よる屈折率変化の影響が小さ 、リッジを形成することができた。このような態様となつ たのは、図 2Bの (1)で説明したような、傾斜させたオフ角を有する半導体基板を用い た場合であって、前記ウエットエッチングの工程で、リッジ両側でそれぞれ発生するサ イドエッチングのうち、サイドエッチングされる量の大きい方（図 2Eの（t 7)、 (t-8) )においては、図の左側の第 2のリッジ側壁面）のサイドエッチング量が側壁保護層の 厚さと等しい場合で、サイドエッチングされる量の小さい方（図 2Eの (t 7)、 (t-8) ) においては、図の右側の第 2のリッジ側壁面）のサイドエッチング量が側壁保護層の 厚さより小さい場合で、（基板表面と平行な方向における第 3のドライエッチング後側 壁面寸法）≥ (側壁保護層厚） - (サイドエッチング量）に該当した力もである。
実施例 3
[0232] 続いて、前記実施の形態 1で用いた図 2Aの（a)〜(b)、それに続く工程の、前記実 施の形態 2で用いた図 2Fの（u— 1)〜（u— 2)および (u— 6)〜（u— 9)を参照して、 本発明の理解をより一層容易にするため実施例を挙げて本発明を更に詳細に説明 するが、本発明は以下の実施例のみに限定されるものではなぐすべてのリツジストラ イブ型半導体レーザ装置にて適用が可能である。
[0233] まず、図 2Aの（a)に示すように、 n型 GaAs基板 102 (厚さ 450 μ m)上に、 MOCVD 法により、 n型（Al Ga ) In Pクラッド層 103 (厚さ 2 /ζ πι)、〇& In P活性層 104 (
0.7 0.3 0.5 0.5 0.5 0.5
厚さ 5nm)、p型（Al Ga ) In P第 1クラッド層 105
0.7 0.3 0.5 0.5 (厚さ 0. 2 m)、 p型 Ga In P
0.5 0.5 エッチングストップ層 106 (厚さ 10nm)、p型（Al Ga ) In P第 2クラッド層 108 (厚
0.7 0.3 0.5 0.5
さ 1. 2 /ζ πι)、ρ型 Ga In P中間層 109 (厚さ 50nm)、および p型 GaAsコンタクト層 11 0 (厚さ 0. 2 m)を順次形成した。次に、 p型 GaAsコンタクト層 110上に、 SiO膜 113
2
(厚さ 0. 6 m)を常圧 CVD法により形成した。
[0234] なお、用いている n型 GaAs基板 102は、基板方位が（100)面から [011]方向に 10
° 傾斜したオフ角を有する傾斜基板である。
[0235] 次に、図 2Aの (b)に示すように、フォトリソグラフィー技術とドライエッチング技術に より、 SiOストライプ 114 (幅 2 m)を形成した。
2
[0236] 次に図 2Fの（u— 1)に示すように、 Si〇ストライプ 114をマスクとして、 p型（Al Ga
2 0.7 0.3
) In P第 2クラッド層 108、p型 Ga In P中間層 109、および p型 GaAsコンタクト層 1
0.5 0.5 0.5 0.5
10を、 p型 Ga In Pエッチングストップ層 106の上 200nmの位置までドライエツチン
0.5 0.5
グした。ここでは、時間制御にてドライエッチングを停止した。
[0237] ドライエッチングとしては、 ICP法を用いた。また、エッチングガスとして、 SiClと の
4 混合ガスを用いた。ドライエッチング条件として、混合ガス中の SiCl含有率は約 6体
4
積％、チャンバ一内圧力は約 0. 25Pa、下部電極温度は約 150°C、下部電極のバイ ァスパワーは 120W、 ICPパワーは 250Wとした。その結果、図 2Hに示すように、第 1 のリッジ側壁面 121とドライエッチング後底面 122の間に、リッジ内側方向に凸の曲 線状の第 3のドライエッチング後側壁面 124が形成された。
[0238] 次に図 2Fの（u— 2)に示すように、図 2Fの（u— 1)で得られた中間体の全面（リッジ 側面も含む）にプラズマ CVD法により、 300nmの厚みの SiO膜 129を成長させた。
2
[0239] 次に図 2Fの（u—6)に示すように、リッジ側面以外の領域の SiO膜 129をドライエツ
2
チングにより除去し、 SiO側壁保護層 131を形成した。
2
[0240] ここでは、 RIE法を用いてドライエッチングを行った。また、エッチングガスとして CF
4 と CHFと 0の混合ガスを用い、ドライエッチング条件として、混合ガス中の CFおよび
3 2 4
CHFの体積含有率はそれぞれ 5%および 40%、圧力は 50Pa、ステージ温度は 15
3
でとした。
[0241] 次に、フッ酸系薬液を用いて、リッジ側壁以外の領域の SiO膜 129残渣除去を目的
2
に、基板の表面処理を行った。
[0242] 次に、図 2Fの (u— 7)に示すように、酒石酸と塩酸と水の混合薬液を用いて、 型（ Al Ga ) In P第 2クラッド層 108を p型 Ga In Pエッチングストップ層 106に至るま でエッチングした。ここで、 p型 Ga In Pエッチングストップ層 106は前記塩酸系薬液
0.5 0.5
に耐性があるため、この層の露出により基板表面に対して垂直方向のエッチングが 停止した。エッチング領域における干渉縞の目視により、基板表面に垂直な方向の エッチング停止を確認した。薬液中の酒石酸と塩酸の体積含有率はそれぞれ 40% および 30%とした。
[0243] SiO側壁保護層 131は塩酸系薬液に大きな耐性があるため、リッジ側壁面でこの
2
層が形成された領域はエッチングされず、リッジトップ部（第 1のリッジ側壁面 121)に サイドエッチングは発生しな力つた。
[0244] 一方、リッジ側壁面で SiO側壁保護層 131が形成されていない領域は等方的にェ
2
ツチングが進行した。なお、基板表面に垂直な方向のエッチングは、 p型 Ga In Pェ
0.5 0.5 ツチングストップ層 106が形成されているため、その表面が現れると、それ以上進行し なくなるが、これを上述したエッチング領域における干渉縞の目視により、確認し、そ の後更にそのまま続けて、リッジ裾部にほぼ直線状の傾斜面 (第 2のリッジ側壁面 13 5)を形成するため、 p型 (Al Ga ) In P第 2クラッド層をエッチング対象の素材とし
0.7 0.3 0.5 0.5
た場合に基板表面に垂直な方向に対して lOOnmエッチングされるに等しい時間の ウエットエッチングを続行した（追加エッチング）（図 2J参照）。このように追加エツチン グを続行しても、 P型 Ga In Pエッチングストップ層 106が形成されているため、基板
0.5 0.5
表面に垂直な方向にエッチングは進行しな力つたが、リッジ裾部の傾斜面 (第 2のリツ ジ側壁面 135)は、リッジのストライプ方向に垂直な断面において、第 2のリッジ側壁 面 135の大部分が直線となり、ほぼ直線状の傾斜面を形成できた。また、第 1のリッジ 側壁面 121と第 2のリッジ側壁面 135の境界は、一方のリッジ側面においては屈折部 となり、第 1のリッジ側壁面と第 2のリッジ側壁面とは角度がついて直接つながって形 成された。また、もう一方のリッジ側面においては、第 1のリッジ側壁面と第 2のリッジ 側壁面の間に、曲線状の第 3の傾斜中間面 143が形成された。
[0245] 次に、図 2Fの（u— 7)に示すように、フッ酸系薬液を用いて、時間制御により SiO側
2 壁保護層 131のみを除去した。
[0246] 次に図 2Fの（u— 8)に示すように、 MOCVD法により、 SiOストライプ 114をマスクと
2
して、選択的に n型 Al In P電流ブロック層 138を (厚さ 0. 3 m)成長させた。なお 、n型 Al In P電流ブロック層 138を成長させる前にリッジ側壁のダメージ層を除去
0.5 0.5
するため、硫酸薬液（97%硫酸)で表面処理を行った。このとき、リッジ側壁は片側で 25nm程度エッチングされた。続いて、 MOCVD法により、 SiOストライプ 114をマスク
2
として、選択的に n型 GaAsキャップ層 139 (厚さ 0. m)を成長させた。
[0247] 次に図 2Fの（u— 9)に示すように、フッ酸系薬液を用いて SiOストライプ 114を除去
2
した後、蒸着法により Ti / Pt / Auからなる p側電極 140 (厚さ 50/100/50nm)、 AuG e / Ni / Auからなる n側電極 141 (厚さ 100/50/400nm)を形成し、リッジストライプ 型半導体レーザウェハを完成させた。
[0248] 得られたリッジ型ストライプは高い垂直性 ·対称性を有し、リッジ上端に近い方のリツ ジ側面 (第 1のリッジ側壁面 121)と n型 GaAs基板 102表面とのなす角度は 87° とな つた。一方、リッジ下端に近い方のリッジ側面 (第 2のリッジ側壁面 135)と n型 GaAs基 板 102表面とのなす角度は、 10° 程度のオフ角を有する n型 GaAs基板 102を用い ているため、リッジ両側で異なり、それぞれ 40° (図 2Fの（u— 6)、（u— 7)において は、図の左側の第 2のリッジ側壁面）、 62° (図 2Fの（u— 6)、（u— 7)においては、 図の右側の第 2のリッジ側壁面）となった。
[0249] 得られたリッジストライプ型半導体レーザウェハは、リッジ側面の基板面に対する垂 直性とリッジ断面形状の左右対称性が優れていた。また、キンクレベルは用いた測定 装置で測定可能な最高値 300mWに到達して!/、たので、キンクレベルは 25°Cにお V、て 300mWを超えて 、ることが確認され、優れた性能を発揮するリッジストライプ型 半導体レーザを安定形成できた。
[0250] なお、電流ブロック層 138として n型 Al In Pの代わりに SiN誘電体膜を用いた場合
0.5 0.5
も同様にして実施した。この場合、 n型 GaAsキャップ層 139の成長は不要であり、そ の他の条件は同一で行ったところ、電流ブロック層 138として n型 Al In Pを用いた
0.5 0.5 場合と同等の性能を有するリッジストライプ型半導体レーザを安定形成できた。
[0251] また、本実施例 3では、ドライエッチングにより形成されたリッジ側面とウエットエッチ ングにより形成されたリッジ側面の境界は、一方のリッジ側面にぉ 、ては屈折部となり 、第 1のリッジ側壁面と第 2のリッジ側壁面とは角度がついて直接つながって形成され た。また、もう一方のリッジ側面においては、第 1のリッジ側壁面と第 2のリッジ側壁面 の間に、第 3の傾斜中間面が形成され、その傾斜中間面 143の角度は 45° であり、 リッジ裾部において屈折率変化の小さいリッジを形成することができた。なお、本実施 例 3では、傾斜中間面 143は曲線状であり、傾斜中間面 143の角度とは、ここでは第 2のリッジ側壁面 135と傾斜中間面 143との接続点における傾斜中間面 143の接線 と半導体基板表面との角度である。このような態様となったのは、図 2Bの (1)で説明し たような、傾斜させたオフ角を有する半導体基板を用いた場合であって、前記ウエット エッチングの工程で、リッジ両側でそれぞれ発生するサイドエッチングのうち、サイド エッチングされる量の大きい方（図 2Fの（u— 6)、（u— 7)においては、図の左側の第 2のリッジ側壁面)のサイドエッチング量が側壁保護層の厚さと等 ヽ場合で、サイド エッチングされる量の小さい方（図 2Fの（u— 6)、（u— 7)においては、図の右側の第 2のリッジ側壁面)のサイドエッチング量が側壁保護層の厚さより小さい場合で、（基 板表面と平行な方向における第 2のドライエッチング後側壁面寸法）≥ (側壁保護層 厚）―（サイドエッチング量）に該当した力もである。
実施例 4
[0252] 続いて、前記実施の形態 1で用いた図 2Aの（a)〜（e)、それに続く工程の前記実 施の形態 3で用いた図 2Kの（w— 1)〜（w— 6)および (X)を参照して、本発明の理 解をより一層容易にするため実施例を挙げて本発明を更に詳細に説明するが、本発 明は以下の実施例のみに限定されるものではなぐすべてのリッジストライプ型半導 体レーザ装置にて適用が可能である。
[0253] まず図 2Aの（a)に示すように、 n型 GaAs基板 102 (厚さ 450 μ m)上に、 MOCVD法 により、 n型（Al Ga ) In Pクラッド層 103 (厚さ 2 m
0.7 0.3 0.5 0.5 )、Ga In P活性層 104 (厚
0.5 0.5
さ 5nm)、p型（Al Ga ) In P第 1クラッド層 105 (厚さ 0. 2 m)、 p型 Ga In Pェ
0.7 0.3 0.5 0.5 0.5 0.5 ツチングストップ層 106 (厚さ 10nm)、p型（Al Ga ) In P第 2クラッド層 108
0.7 0.3 0.5 0.5 (厚さ 1
. 2 /ζ πι)、ρ型 Ga In P中間層 109
0.5 0.5 (厚さ 50nm)、および p型 GaAsコンタクト層 110 ( 厚さ 0. 2 /z m)を順次形成した。次に、 p型 GaAsコンタクト層 110上に、 SiO膜 113 (
2 厚さ 0. 6 m)を常圧 CVD法により形成した。
[0254] なお、用いている n型 GaAs基板 102は、基板方位が（100)面から [011]方向に 10 ° 傾斜したオフ角を有する傾斜基板である。 [0255] 次に、図 2Aの (b)に示すように、フォトリソグラフィー技術とドライエッチング技術に より、 SiOストライプ 114 (幅 2 m)を形成した。
2
[0256] 次に図 2Aの（c)に示すように、 Si〇ストライプ 114をマスクとして、 p型（Al Ga ) I
2 0.7 0.3 0.5 n P第 2クラッド層 108、 p型 Ga In P中間層 109、および p型 GaAsコンタクト層 110
0.5 0.5 0.5
を、 p型 Ga In Pエッチングストップ層 106の上 300nmの位置までドライエッチングし
0.5 0.5
た。ここでは、時間制御にてドライエッチングを停止した。
[0257] ドライエッチングとしては、 ICP法を用いた。また、エッチングガスとして、 SiClと の
4 混合ガスを用いた。ドライエッチング条件として、混合ガス中の SiCl含有率は約 11体
4
積％、チャンバ一内圧力は約 0. 7Pa、下部電極温度は約 190°C、下部電極のバイァ スパワーは 120W、 ICPパワーは 200Wとした。
[0258] 次に図 2Aの（d)に示すように、図 2Aの（c)で得られた中間体の全面（リッジ側面も 含む）にプラズマ CVD法により、 300nmの厚みの SiO膜 115を成長させた。
2
[0259] 次に図 2Aの（e)に示すように、リッジ側面以外の領域の SiO膜 115をドライエツチン
2
グにより除去し、 SiO側壁保護層 116 αおよび 116 |8 (図 2K (w— 1)参照）を形成し
2
た。
[0260] ここでは、 RIE法を用いてドライエッチングを行った。また、エッチングガスとして CF
4 と CHFと 0の混合ガスを用い、ドライエッチング条件として、混合ガス中の CFおよび
3 2 4
CHFの体積含有率はそれぞれ 5%および 40%、圧力は 50Pa、ステージ温度は 15
3
でとした。
[0261] 次に、フッ酸系薬液を用いて、リッジ側壁以外の領域の SiO膜 115残渣除去を目的
2
に、基板の表面処理を行った。この時、 SiO側壁保護層 116 aおよび 116 βもフッ酸
2
系薬液にエッチングされ、 SiO側壁保護層 116 aおよび 116 βの厚みは 0. 12 m
2
となった。
[0262] 次に図 2Kの（w— 1)に示すように、フォトリソグラフィー技術により、レジストパターン 145を形成した。
[0263] 次に図 2Kの (w— 2)に示すように、フッ酸系薬液を用いて、 SiO側壁保護層 116
2
βをエッチングして、厚みが 0. 07 mの SiO側壁保護層 116 γを形成した後、レジ
2
ストパターン 145を除去した。 [0264] 次に、図 2Kの (w— 3)に示すように、酒石酸と塩酸と水の混合薬液を用いて、 p型（ Al Ga ) In P第 2クラッド層 108を p型 Ga In Pエッチングストップ層 106に至るま
0.7 0.3 0.5 0.5 0.5 0.5
でエッチングした。ここで、 p型 Ga In Pエッチングストップ層 106は前記塩酸系薬液
0.5 0.5
に耐性があるため、この層の露出により基板表面に対して垂直方向のエッチングが 停止した。エッチング領域における干渉縞の目視により、基板表面に垂直な方向の エッチング停止を確認した。薬液中の酒石酸と塩酸の体積含有率はそれぞれ 40% および 30%とした。
[0265] SiO側壁保護層 116 aおよび γは塩酸系薬液に大きな耐性があるため、リッジ側
2
壁面でこの層が形成された領域はエッチングされず、リッジトップ部（第 1のリッジ側壁 面 146)にサイドエッチングは発生しな力つた。
[0266] 一方、リッジ側壁面で SiO側壁保護層 116 αおよび 116 yが形成されて!、な！/ヽ領
2
域は等方的にエッチングが進行した。なお、基板表面に垂直な方向のエッチングは 、p型 Ga In Pエッチングストップ層 106が形成されているため、その表面が現れると
0.5 0.5
、それ以上進行しなくなるが、これを上述したエッチング領域における干渉縞の目視 により、確認し、その後更にそのまま続けて、リッジ裾部にほぼ直線状の傾斜面 (第 2 のリッジ側壁面 147)を形成するため、 p型 (Al Ga ) In P第 2クラッド層をエツチン
0.7 0.3 0.5 0.5
グ対象の素材とした場合に基板表面に垂直な方向に対して 200nmエッチングされる に等しい時間のウエットエッチングを続行した（追加エッチング)。このように追加エツ チングを続行しても、 P型 Ga In Pエッチングストップ層 106が形成されているため、
0.5 0.5
基板表面に垂直な方向にエッチングは進行しな力つたが、リッジ裾部の傾斜面 (第 2 のリッジ側壁面 147)は、リッジのストライプ方向に垂直な断面において、第 2のリッジ 側壁面 147の上側大部分が直線となり、ほぼ直線状の傾斜面を形成できた。
[0267] 次に、図 2Kの (W— 4)に示すように、フッ酸系薬液を用いて、時間制御により SiO
2 側壁保護層 116 αおよび 116 yのみを除去した。
[0268] 次に図 2Kの（w— 5)に示すように、 MOCVD法により、 SiOストライプ 114をマスクと
2
して、選択的に n型 Al In P電流ブロック層 148を (厚さ 0. 3 m)成長させた。なお
0.5 0.5
、n型 Al In P電流ブロック層 148を成長させる前にリッジ側壁のダメージ層を除去
0.5 0.5
するため、硫酸薬液で表面処理を行った。このとき、リッジ側壁は片側で 25nm程度 エッチングされた。続いて、 MOCVD法により、 SiOストライプ 114をマスクとして、選択
2
的に n型 GaAsキャップ層 149 (厚さ 0. 17 m)を成長させた。
[0269] 次に図 2Kの（w— 6)に示すように、フッ酸系薬液を用いて SiOストライプ 114を除
2
去した後、蒸着法により Ti / Pt / Au力もなる p側電極 150 (厚さ 50/100/50nm)、 A uGe / Ni / Auからなる n側電極 151 (厚さ 100/50/400nm)を形成し、リッジストライ プ型半導体レーザウェハを完成させた。
[0270] 得られたリッジ型ストライプは高い垂直性 ·対称性を有し、リッジ上端に近い方のリツ ジ側面（第 1のリッジ側壁面 146)と n型 GaAs基板 102表面とのなす角度は 90° とな つた。一方、リッジ下端に近い方のリッジ側面 (第 2のリッジ側壁面 147)と n型 GaAs基 板 102表面とのなす角度は、 10° のオフ角を有する n型 GaAs基板 102を用いている ため、リッジ両側で異なり、それぞれ 40° 、62° となった。
[0271] また、本実施例にて形成されたリッジ上部に、 p型 Ga In P中間層 109、および p型
0.5 0.5
GaAsコンタクト層 110が突出した庇状のオーバーハングは形成されな力つた。そのた め、 n型 Al In P電流ブロック層 148成長時に、空洞が発生することはな力つた。
0.5 0.5
[0272] 得られたリッジストライプ型半導体レーザウェハは、リッジ側面の基板面に対する垂 直性とリッジ断面形状の左右対称性が優れていた。また、キンクレベルは用いた測定 装置で測定可能な最高値 300mWに到達して!/、たので、キンクレベルは 25°Cにお V、て 300mWを超えて 、ることが確認され、優れた性能を発揮するリッジストライプ型 半導体レーザを安定形成できた。
[0273] なお、電流ブロック層 148として n型 Al In Pの代わりに SiN誘電体膜を用いた場合
0.5 0.5
も同様にして実施した。この場合、 n型 GaAsキャップ層 149の成長は不要であり、そ の他の条件は同一で行ったところ、電流ブロック層 148として n型 Al In Pを用いた
0.5 0.5 場合と同等の性能を有するリッジストライプ型半導体レーザを安定形成できた。
[0274] また、本実施例 4では、リッジ両側で、（側壁保護層厚） = (サイドエッチング量)とな るよう、側壁保護層 116 aおよび 116 γの厚みを調整している。従って、ドライエッチ ングにより形成されたリッジ側面とウエットエッチングにより形成されたリッジ側面の境 界は、リッジ側面にぉ 、ては屈折部となり、第 1のリッジ側壁面と第 2のリッジ側壁面と は角度がついて直接つながって形成された。このような態様となったのは、前述した ように傾斜させたオフ角を有する半導体基板を用いた場合に、前記ウエットエツチン グの工程で、リッジ両側でそれぞれサイドエッチング量が側壁保護層の厚さと等し ヽ 場合に該当した力 である。
産業上の利用可能性
以上のように、本発明によれば、リッジストライプ型半導体レーザ装置において、レ 一ザ光の水平放射角の均一化、微分量子効率の向上、キンクレベル向上などの素 子特性の改善が図れる。さらに、ウェハ面内およびウェハ間で、均一性良くリッジ型ス トライプを形成することができ、歩留まりの向上が可能となる。従ってリッジストライプ型 半導体レーザ装置に有効に利用できる。これらの半導体レーザ装置は書き換えが可 能な光ディスクなどへの適用が可能である。

Claims

請求の範囲
[1] 化合物半導体基板上に、第 1導電型のクラッド層と、活性層と、第 2導電型の第 1ク ラッド層と、エッチングストップ層と、ストライプ状のリッジに形成された第 2導電型の第 2クラッド層と、前記リッジ上の少なくとも一部を除いて形成された電流ブロック層とを 備えた半導体レーザ装置であって、前記リッジのストライプ方向に垂直な断面形状に おいて、前記リッジの両側面の各々が、半導体基板表面に対しほぼ垂直であって前 記リッジ上端から下方に延びる第 1の面と、リッジ裾部分においてリッジ外側に向かつ て斜め下方方向に傾斜するほぼ直線状の裾部分傾斜面力 なる第 2の面を有し、 前記第 1の面と前記第 2の面とは、
(a)直接接続しているか、
(b)前記第 1の面と前記第 2の面とが、第 3の中間面を介して接続しており、 前記第 3の中間面は、
(bl)リッジ外側に張り出した状態の、前記半導体基板表面とほぼ平行で、前記断 面において、長さが 0. 2 m以下のほぼ直線状の段差ステップ面であるか、 または、
(b2)下方に向力つて斜めにリッジ外側に張り出す、直線状、ないしは、リッジ内側 方向に凸の曲線状の傾斜中間面を介して接続しており、
前記第 2の面には前記第 2クラッド層を構成する半導体の（111)面が露出しているリ ッジストライプ型半導体レーザ装置。
[2] 前記第 2の面のうち少なくとも 50%以上の面積で前記（111)面が露出している請 求項 1記載のリッジストライプ型半導体レーザ装置。
[3] 前記リッジのストライプ方向に垂直な断面形状において、前記第 1の面と前記半導 体基板表面のなす角度が 85° 以上 95° 以下である請求項 1または 2のいずれかに 記載のリッジストライプ型半導体レーザ装置。
[4] 前記第 3の中間面の前記半導体基板表面とほぼ平行なほぼ直線状の段差ステツ プ面の長さが、前記リッジ側面における前記電流ブロック層の層厚以下である請求項
1〜3のいずれかに記載のリッジストライプ型半導体レーザ装置。
[5] 前記半導体基板表面の面方位が（100)面から所定の角度傾斜した面方位である 請求項 1〜4のいずれかに記載のリッジストライプ型半導体レーザ装置。
[6] 前記（ 100)面の傾斜方向が [011 ]方向であること請求項 5に記載のリッジストライ プ型半導体レーザ装置。
[7] 化合物半導体基板上に、第 1導電型のクラッド層と、活性層と、第 2導電型の第 1ク ラッド層と、エッチングストップ層と、第 2導電型の第 2クラッド層とを順に形成する工程 と、ストライプ状のリッジを形成する部分を除いてドライエッチング技術を用いて、前記 第 2導電型の第 2クラッド層をその途中までエッチングする工程と、前記ドライエツチン グにより形成された前記リッジ側面に 1層以上の側壁保護層を形成する工程と、ゥェ ットエッチング技術を用いて前記第 2導電型の第 2クラッド層を前記エッチングストップ 層に至るまで更にエッチングし、前記ドライエッチングにより形成されたリッジ側面と前 記ウエットエッチングにより形成されたリッジ側面とを有するストライプ状のリッジを形成 する工程と、前記側壁保護層を除去する工程と、前記リッジ上の少なくとも一部を除 いて、電流ブロック層を形成する工程とを備え、前記ウエットエッチング工程において 前記リッジ側面の少なくとも一部に前記第 2クラッド層を構成する半導体の（111)面 が露出するようエッチングするリッジストライプ型半導体レーザ装置の製造方法。
[8] 前記ウエットエッチング工程において、前記ウエットエッチングにより形成されたリツ ジ側面のうち少なくとも 50%以上の面積で前記（111)面を露出させる請求項 7記載 のリッジストライプ型半導体レーザ装置の製造方法。
[9] 前記リッジのストライプ方向に垂直な断面において、（前記側壁保護層の厚み）≥ ( 前記ウエットエッチング工程における前記第 2導電型の第 2クラッド層のサイドエッチ ング量）とする請求項 7または 8の 、ずれかに記載のリッジストライプ型半導体レーザ 装置の製造方法。
[10] 前記半導体基板表面の面方位が（100)面力 所定の角度傾斜した面方位である 請求項 7〜9のいずれかに記載のリッジストライプ型半導体レーザ装置の製造方法。
[11] 前記（100)面の傾斜方向が [011]方向である請求項 10に記載のリッジストライプ 型半導体レーザ装置の製造方法。
[12] (100)面力も所定の角度傾斜した面方位を表面とする化合物半導体基板上に、第 1導電型のクラッド層と、活性層と、第 2導電型の第 1クラッド層と、エッチングストップ 層と、第 2導電型の第 2クラッド層とを順に形成する工程と、ストライプ状のリッジを形 成する部分を除いてドライエッチング技術を用いて、前記第 2導電型の第 2クラッド層 をその途中までエッチングする工程と、前記ドライエッチングにより形成されたリッジ部 分の前記リッジ側面に 1層以上の、前記リッジ両側で膜厚の異なる側壁保護層を形 成する工程と、ウエットエッチング技術を用いて前記第 2導電型の第 2クラッド層を前 記エッチングストップ層に至るまで更にエッチングし、前記ドライエッチングにより形成 されたリッジ側面と前記ウエットエッチングにより形成されたリッジ側面とを有するストラ イブ状のリッジを形成する工程と、前記側壁保護層を除去する工程と、前記リッジ上 の少なくとも一部を除 ヽて、電流ブロック層を形成する工程とを備えたリッジストライプ 型半導体レーザ装置の製造方法。
[13] 前記リッジのストライプ方向に垂直な断面において、前記基板を下にして前記リッジ を [01— 1]方向から見たときに、前記リッジの両側に形成された 2つの前記側壁保護 層のうち、前記リッジの右側に形成された前記側壁保護層の厚みが、前記リッジの左 側に形成された前記側壁保護層の厚みより小さい請求項 12に記載のリッジストライプ 型半導体レーザ装置の製造方法。
[14] 前記ゥヱットエッチング工程にお!、て前記リッジ側面の少なくとも一部に前記第 2ク ラッド層を構成する半導体の（111)面が露出するようエッチングする請求項 12または 13のいずれかに記載のリッジストライプ型半導体レーザ装置の製造方法。
[15] 前記ウエットエッチング工程において、前記ウエットエッチングにより形成されたリツ ジ側面のうち少なくとも 50%以上の面積で前記（111)面を露出させる請求項 14記 載のリッジストライプ型半導体レーザ装置の製造方法。
[16] 前記リッジのストライプ方向に垂直な断面において、（2つの前記側壁保護層のうち 層厚が薄いほうの厚み）≥ (前記ウエットエッチング工程における前記第 2導電型の第 2クラッド層のサイドエッチング量）とする請求項 13〜15のいずれかに記載のリツジス トライプ型半導体レーザ装置の製造方法。
[17] 前記（ 100)面の傾斜方向が [011 ]方向である請求項 12〜 15の 、ずれかに記載 のリッジストライプ型半導体レーザ装置の製造方法。
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