JP2003298168A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003298168A
JP2003298168A JP2002097225A JP2002097225A JP2003298168A JP 2003298168 A JP2003298168 A JP 2003298168A JP 2002097225 A JP2002097225 A JP 2002097225A JP 2002097225 A JP2002097225 A JP 2002097225A JP 2003298168 A JP2003298168 A JP 2003298168A
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angle
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JP2002097225A
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Nobuyuki Iwamoto
伸行 岩元
Akio Yoshimura
明夫 吉村
Naoki Obara
直樹 小原
Masahiko Miyano
昌彦 宮野
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 (修正有) 【課題】半導体基板上に形成した領域に異方性エッチン
グを施して陥没部分を形成した際、ひさし状部分の形成
が効果的に抑制され、その結果、カバレージ不良や段差
切れのない、高品質な製品が得られる半導体装置の製造
方法を提供する。 【解決手段】結晶面に対してオフアングル角α°を有す
る半導体基板1を用い、半導体基板1の表面と、(01
1)面、(0−1−1)面、(0−11)面、および
(01−1)面のそれぞれの結晶面とが交差して形成さ
れる直線を用いて台形形状の領域4を形成し、台形形状
の領域4に異方性エッチングを行って陥没部分を形成す
る。ここで、オフアングル角α°と、台形形状の領域に
おいて、半導体基板1の表面と(0−11)面、および
(01−1)面のそれぞれの結晶面とが交差して形成さ
れる直線Z−X‘、V−X’と半導体基板1の表面にお
いて[0−1−1]―[011]方位を示す直線X−X
‘とがなす角β°が次式を満たす。 β°=tanα°・cosα°/tan54.7°

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
【0002】
【従来の技術】従来、KOH等のエッチング液を用い
て、シリコンウエハに陥没部分を形成するにあたって
は、表面が(100)面と一致するシリコンウエハの表
面に、[0−1−1]−[011]方位に形成されたオ
リエンテーションフラットに対して平行又は垂直な直線
を用いて矩形形状の領域を形成し、当該領域に対して異
方性エッチングを行っていた。これにより、シリコンウ
エハの(100)、(110)、(111)の各面方位
に対するエッチングレートが異なることから、当該陥没
部分に(111)面と(100)面が現れる。この(1
11)面と(100)面がなす角度は、シリコンがダイ
ヤモンド型の結晶構造を有することから、約54.7°
となる。
【0003】したがって、例えば、この陥没部分に出現
した(100)面上に半導体レーザーを搭載し、同じ
く、当該陥没部分に出現した(111)面を利用してレ
ーザー光の垂直立ち上げを行うため、(111)面が、
シリコンウエハの表面に対して45°傾斜した状態にな
るようにするには、表面が(100)面と一致するシリ
コンウエハの代わりに、(100)面に対して表面が
9.7°傾斜したシリコンウエハを用いることが必要と
なる。
【0004】図14に、従来技術において、異方性エッ
チングに用いるシリコンウエハの平面図をそれぞれ示
す。図14(a)において、51はシリコンウエハ、5
2は[0−1−1]―[011]方位を示すオリエンテ
ーションフラットであり、X−X’で示す矢線は、[0
−1−1]―[011]方位を、Y−Y’で示す矢線
は、[0−11]―[01−1]方位をそれぞれ示す。
また、図14(b)において、53はシリコンウエハ5
1の表面であり、(111)で示す直線は(111)面
を示し、(100)で示す矢線は、図14(a)のX−
X’矢線に対応するもので、[0−1−1]―[01
1]方位を示すものである。このように、シリコンウエ
ハ51は、(100)面に対して、X−X’矢線方向に
α(°)傾斜している。なお、シリコン結晶において、
(100)面と(111)面がなす角度は54.7°で
あるため、図15(b)に示すようにシリコンウェハ5
1の表面は、(111)面に対して、(54.7−α)
°傾斜した状態となっている。このようにシリコンウエ
ハ51の表面は、(100)面とオフアングル角〔=α
(°)〕をなす状態となっている。
【0005】図14(a)において、50は、シリコン
ウエハ51の表面において、シリコン酸化膜をマスクに
用いて形成された矩形形状の領域を示す。領域50は、
X−X’矢線と平行な2本の直線と、Y−Y’矢線と平
行な2本の直線によって囲まれて形成されている。この
領域50において、KOHを主成分とするアルカリ水溶
液を用い、深さ30μmの異方性エッチングを行い、陥
没部分を形成した。
【0006】図15に、このとき形成された陥没部分を
示す。57は陥没部分の底面に出現した(100)面、
54、55は、陥没部分においてX−X’矢線の上下に
形成された側面であり、それぞれ(0−11)面、(0
1−1)面である。また、この陥没部分の周縁53aと
53bにおいて、(0−11)面と(01−1)面がシ
リコンウエハ1の表面と交差して形成される線分が、X
−X’矢線に対して角β(°)傾斜した状態で出現し
た。このように、従来技術においては、異方性エッチン
グを行う前の領域50は矩形形状であったにもかかわら
ず、領域50内に異方性エッチングにより形成された陥
没部分の周縁の形状は、八角形形状となっていた。
【0007】図16に、この陥没部分のY−Y’矢線方
向における断面図を示す。シリコン酸化膜とシリコンと
の結合エネルギー差に起因して、シリコンウエハ1の最
表面の一部が残存し、ひさし状部分11a、11bが形
成されている。また、領域56a、56b内において、
それぞれひさし状部分11a、11bによって、レジス
ト58に段切れが発生している。さらに、図17に示す
ように、陥没部分を横断して配線パターン60を形成す
ると、領域59a、59b内において、配線パターン6
0により形成される配線に段切れを生じていた。
【0008】
【発明が解決しようとする課題】以上のように、従来、
オフアングル角を有するシリコンウエハを用いて異方性
エッチングを行うと、陥没部分の側面に(111)面が
現れず、さらに、シリコンウエハの最表面の一部がひさ
し状に残存していた。
【0009】そして、こうしたひさし状部分が原因とな
り、後の製造工程で回路パターンの形成等が困難となっ
て、製造される半導体装置にカバレージ不良や段差切れ
が生じていた。
【0010】本発明は、従来技術におけるこのような問
題点を解決し、特定の結晶面に対してオフアングル角を
有する半導体基板を用いて、当該基板上に異方性エッチ
ングを行って陥没部分を形成した際、ひさし状部分の形
成が効果的に抑制され、その結果、カバレージ不良や段
差切れのない、高品質な製品が得られる半導体装置の製
造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法においては、結晶面
(100)に対してオフアングル角α(°)を有する半
導体基板を用いる半導体装置の製造方法であって、半導
体基板の表面と、(011)面、(0−1−1)面、(0
−11)面、および(01−1)面のそれぞれの結晶面
とが交差して形成される直線を用いて台形形状の領域を
形成し、当該領域に異方性エッチングを行って半導体基
板に陥没部分を形成する工程を含む。
【0012】この構成によれば、陥没部分において、ひ
さし状部分の形成が効果的に抑制され、その結果、カバ
レージ不良や段差切れのない、下部電極とレーザチップ
との電気的導通が良好な、信頼性の高い半導体装置を製
造することができる。
【0013】また、上記目的を達成するために、本発明
の半導体装置の製造方法においては、オフアングル角α
(°)が9.7°であって、陥没部分に出現する(10
0)面に半導体レーザーを搭載する工程を含む。
【0014】この構成によれば、陥没部分において、ひ
さし状部分の形成が効果的に抑制され、その結果、カバ
レージ不良や段差切れが防止される。また、レーザー光
を、陥没部分の底面に対して45°傾斜した面で反射さ
せることができ、レーザ光をシリコンウエハの表面に対
して垂直に出射することができる。
【0015】また、上記目的を達成するために、本発明
の半導体装置の製造方法においては、台形形状の領域に
異方性エッチングを行って半導体基板に陥没部分を形成
した後、当該陥没部分の底面に、当該底面と(011)
面、(0−1−1)面、(0−11)面、および(01
−1)面のそれぞれの結晶面とが交差して形成される直
線を用いて台形形状の第二の領域を形成し、当該第二の
領域と陥没部分の底面の周縁によって囲まれる領域に異
方性エッチングを行って当該第二の領域を凸面とする工
程を含む。
【0016】この構成によれば、陥没部分において、ひ
さし状部分の形成が効果的に抑制され、その結果、カバ
レージ不良や段差切れのない、下部電極とレーザチップ
との電気的導通が良好な、信頼性の高い半導体装置を製
造することができる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
【0018】(実施の形態1)図1に、本実施の形態に
おいて、異方性エッチングに用いるシリコンウエハ1の
平面図と断面図をそれぞれ示す。図1(a)において、
1はシリコンウエハ、2は[0−1−1]―[011]
方位を示すオリエンテーションフラットであり、X−
X’で示す矢線は、[0−1−1]―[011]方位
を、Y−Y’で示す矢線は、[0−11]―[01−
1]方位をそれぞれ示すものである。また、図1(b)
において、3はシリコンウエハ1の表面であり、(11
1)で示す直線は(111)面を示し、(100)で示
す矢線は、図1のX−X’矢線に対応するもので、[0
−1−1]―[011]方位を示す。シリコンウエハ1
は、(100)面に対して、X−X’矢線方向にα
(°)傾斜している。なお、シリコン結晶において、
(100)面と(111)面がなす角度は54.7°で
あるため、図1(b)に示すようにシリコンウェハ1の
表面は、(111)面に対して、(54.7−α)°傾
斜している。このように、シリコンウエハ1の表面は、
(100)面に対してオフアングル角α(°)をなして
いる。
【0019】図2に、図1におけるシリコンウエハ1の
表面に、シリコン酸化膜をマスクに用いて形成された台
形形状の領域4を示す。台形形状の領域4は、本実施の
形態において、異方性エッチングにより形成される陥没
部分に(100)面、(111)面、(1−1−1)
面、(11−1)面、および(1−11)面の各結晶面
を出現させるためのものである。
【0020】台形形状の領域4は、X−X’矢線を基準
として上方向にβ(°)傾斜した直線Z−X‘、下方向
にβ(°)傾斜した直線V−X‘、および、[0−1
1]―[01−1]方位を示すY−Y’矢線と平行な2
本の直線によって囲まれて形成されている。Z−X
‘は、シリコンウエハ1の表面と(0−11)面が交差
して形成される直線、V−X‘は、シリコンウエハ1の
表面と(01−1)面が交差して形成される直線にそれ
ぞれ対応する。また、ここで、角β(°)とシリコンウ
エハ1のオフアングル角α(°)の間には、次式(1)
の関係がある。
【0021】 β(°)=tanα(°)・cosα(°)/tan54.7°…(1) 以下、本実施の形態における、異方性エッチングプロセ
スの一例について、説明する。まず、シリコンウェハを
洗浄し、続いて熱酸化して、シリコンウエハ上に厚さ約
800nmのシリコン酸化膜を形成する。そして、フォ
トレジストに東京応化工業(株)製、OFPR−860
0(33mPa・s)を用い、約1μm厚さに塗布して
台形形状の領域4のパターニングを行う。
【0022】次いで、HFとNH4Fの1:5混合溶液
を用いて、シリコン酸化膜のエッチングを行った後、フ
ォトレジストを除去し、KOH水溶液(濃度20重量
%)を用いて異方性エッチングを行う。そうすると、台
形形状の領域4に深さ約30μmの陥没部分が形成され
る。その後、HFとNH4Fの1:5混合溶液を用いて
シリコン酸化膜をエッチングして除去する。
【0023】上述したプロセスに従い、台形形状の領域
4に陥没部分を形成した。図3に、この陥没部分の平面
図を示す。6、7はそれぞれ(0−11)面、(01−
1)面、9は陥没部分の底面であって、(100)面と
一致する。また、8a、8bはいずれも(111)面で
ある。また、図4に、この陥没部分のY−Y’矢線方向
における断面図を示す。21はレジストを示し、22は
陥没部分の底面に形成されたパターンを示す。ここで、
領域20a、20b内においては、従来技術と異なり、
シリコン酸化膜とシリコンとの結合エネルギー差に起因
したひさし状部分が形成されなかった。このように、台
形形状の領域4に陥没部分を形成することで、当該陥没
部分の側面に平坦性の高い(111)面が出現するとと
もに、カバレージ不良や段差切れの原因となるひさし状
部分の形成が効果的に抑制された。
【0024】本実施の形態によれば、シリコンウエハの
表面に、所定の面方位に対して特定の角度傾斜した辺を
有する台形形状の領域に異方性エッチングにより陥没部
分を形成することで、ひさし状部分の形成が効果的に抑
制されるようになる。
【0025】(実施の形態2)図5に、本実施の形態に
よる受発光一体型デバイスチップの平面図を示す。この
デバイスチップは、実施の形態1におけるシリコンウエ
ハ1を使用したもので、当該陥没部分の底面にレーザチ
ップを搭載したものである。
【0026】図5において、15はシリコンウエハであ
り、X−X’で示す矢線は、[0−1−1]―[01
1]方位を、Y−Y’で示す矢線は、[0−11]―
[01−1]方位をそれぞれ示す。9a、9bはカソー
ド電極(P型拡散領域)、10a、10bはアノード電
極をそれぞれ示す。アノード電極10a、10bとカソ
ード電極9a、9bの接合部により受光部が形成されて
いる。11は陥没部分であり、12a、12bは陥没部
分11の側面であって、それぞれ(0−11)面、(0
1−1)面である。また、12は陥没部分11の底面で
あって(100)面と一致する。また、11a、11b
はいずれも(111)面である。13は、陥没部分の底
面12に搭載されたレーザチップであり、14はレーザ
チップ13の下部電極である。下部電極14は陥没部分
の底面12と側面12a、12bに沿ってシリコンウエ
ハ15の表面まで延長されている。
【0027】本実施の形態によれば、シリコンウエハの
表面に、所定の面方位に対して特定の角度傾斜した辺を
有する台形形状の領域に異方性エッチングにより陥没部
分を形成することにより、当該陥没部分において、ひさ
し状部分の形成が効果的に抑制され、その結果、カバレ
ージ不良や段差切れのない、下部電極とレーザチップと
の電気的導通が良好な、信頼性の高い半導体装置を製造
することができる。
【0028】なお、本実施の形態において、陥没部分を
形成する領域を、図6に示すように、X−X’矢線を基
準として上方向にβ(°)傾斜した直線Z−X‘、下方
向にβ(°)傾斜した直線V−X‘において凹凸を設け
た形状とすることも可能である。
【0029】(実施の形態3)図7に、本実施の形態に
よる受発光一体型デバイスチップの断面図を示す。これ
は、実施の形態2におけるデバイスチップ(図5)にお
いて、X−X’矢線方向における断面図に対応するもの
である。13はレーザチップであり、メッキ18を介し
て、陥没部分の底面12における絶縁膜17上に配置さ
れている。16はN型シリコンウエハである。19はレ
ーザチップ13から出射されたレーザー光である。図8
に、このデバイスチップにおいて、Y−Y’矢線方向に
おける断面図を示す。10a、10bはアノード電極、
9a、9bはカソード電極(P型拡散領域)をそれぞれ
示す。24a、24bは陥没部分の側面である。
【0030】本実施の形態においては、シリコンウエハ
16のオフアングル角α(°)はα=9.7°としてい
る。また、陥没部分は、台形形状の領域を上底500μ
m、下底620μm、高さ500μmとし、実施の形態
1における角β(°)はβ=6.85°として、実施の
形態1と同様にして形成した。オフアングル角α(°)
をα=9.7°としたことにより、陥没部分の側面に陥
没部分の底面12に対して45°傾斜した(111)面
が出現する。これにより、図7に示すように、レーザチ
ップ13より発生したレーザ光19をこの(111)面
によって反射させて、シリコンウエハ16の表面に対し
て垂直に出射することができる。
【0031】本実施の形態によれば、シリコンウエハの
表面に、所定の面方位に対して特定の角度傾斜した辺を
有する台形形状の領域に陥没部分を形成することによ
り、当該陥没部分においてひさし状部分の形成が効果的
に抑制され、その結果、カバレージ不良や段差切れのな
い、下部電極とレーザチップとの電気的導通が良好な、
信頼性の高い半導体装置を製造することができる。
【0032】さらに、本実施の形態によれば、シリコン
ウエハのオフアングル角α(°)をα=9.7°とする
ことで、陥没部分の側面において平坦性の高い(11
1)面が出現し、これにより、レーザ光をシリコンウエ
ハの表面に対して垂直に出射することができ、得られる
半導体装置において、光学的側面における設計上の自由
度を向上させることができる。
【0033】(実施の形態4)図9に、本実施の形態に
おいて、シリコンウエハに形成された陥没部分の平面図
を示す。このシリコンウエハは、実施の形態3における
シリコンウエハ16に対応するもので、そのオフアング
ル角αは、α=9.7°である。X−X’で示す矢線
は、[0−1−1]―[011]方位を、Y−Y’で示
す矢線は、[0−11]―[01−1]方位をそれぞれ
示す。25は陥没部分であり、26はその内部に形成さ
れた凸面であって(100)面と一致する。27a、2
7bは(111)面であり、また、28は配線パターン
である。
【0034】図10に、陥没部分25のY−Y’矢線方
向における断面図を示す。このように、本実施の形態に
おいて、陥没部分25の内部には、さらに別の陥没部分
26a、26bが形成されている。
【0035】以下、本実施の形態における、異方性エッ
チングプロセスの一例について、説明する。まず、実施
の形態1と同様にして、シリコンウエハに表面からの深
さ30の陥没部分を形成する。次に、チタン等をマスク
に用いて、当該陥没部分の底面に対して、KOH水溶液
(濃度20重量%)を用いて異方性エッチングを行い、
凸面26、および凸面26からの深さ31の陥没部分2
6a、26bを形成する。凸面26の周縁の形状は、実
施の形態1における台形形状の領域4と相似形となるよ
うにした。ここで、式(1)における角β(°)はβ=
6.85°となるため、台形形状の領域4と凸面26の
周縁の形状において、その上底および下底と、それぞれ
に交わる辺とがなす角度がそれぞれ80.2°および9
9.8°、または、86.2°および93.8°とな
る。
【0036】その結果、結晶面26の側部にひさし状部
分が形成されず、陥没部分25を含む領域にレジスト2
8を用いて配線パターンを形成した際、レジスト段切れ
のない良好な配線パターンを形成することができた。
【0037】本実施の形態によれば、シリコンウエハの
表面に、所定の面方位に対して特定の角度傾斜した辺を
有する台形形状の領域に異方性エッチングにより陥没部
分を形成し、さらにその陥没部分の底面にこれと同様な
手法により陥没部分を形成することにより、当該陥没部
分において、ひさし状部分の形成が効果的に抑制され、
その結果、カバレージ不良や段差切れのない、信頼性の
高い半導体装置を製造することができる。
【0038】(実施の形態5)図11に、本実施の形態
による受発光一体型デバイスチップの平面図を示す。こ
のデバイスチップは、実施の形態4におけるシリコンウ
エハを使用したもので、当該陥没部分の凸面26にレー
ザチップを搭載したものである。36はシリコンウエハ
であり、X−X’で示す矢線は、[0−1−1]―[0
11]方位を、Y−Y’で示す矢線は、[0−11]―
[01−1]方位をそれぞれ示す。37a、37bはカ
ソード電極(P型拡散領域)、38a、38bはアノー
ド電極をそれぞれ示す。アノード電極38a、38bと
カソード電極37a、37bの接合部により受光部が形
成されている。25は陥没部分であり、40a、40b
は陥没部分25の側面であって、それぞれ(0−11)
面、(01−1)面である。また、26は陥没部分の凸
面であって、(100)面と一致している。また、41
a、41bは(111)面である。39は、陥没部分の
凸面26に搭載されたレーザチップであり、42はレー
ザチップ41の下部電極である。下部電極42は陥没部
分の凸面26と側面に沿ってシリコンウエハ36の表面
まで延長されている。
【0039】図12に、本実施の形態による受発光一体
型デバイスチップにおいて、X−X’矢線方向における
断面図である。36はN型シリコンウエハ、44は絶縁
膜、45は基板電極である。26c、26dは陥没部分
の底面である。レーザチップ39は、ソルダー43を介
して、凸面26に搭載された下部電極42と接続されて
いる。シリコンウエハ36のオフアングル角α(°)を
α=9.7°としたことにより、陥没部分の側面に、陥
没部分の底面26cに対して45°傾斜した(111)
面が出現している。シリコンウエハの表面から凸面26
までの深さ30は30μmとしており、凸面26から陥
没部分26c、26dまでの深さ31は10μmとして
いる。図13に、このデバイスチップのY−Y’矢線方
向における断面図を示す。47a、47bは陥没部分の
側面である。
【0040】本実施の形態によれば、シリコンウエハの
表面に、所定の面方位に対して特定の角度傾斜した辺を
有する台形形状の領域に異方性エッチングにより陥没部
分を形成し、さらにその陥没部分の底面にこれと同様な
手法により陥没部分を形成することにより、当該陥没部
分において、ひさし状部分の形成が効果的に抑制される
とともに、陥没部分に平坦性の高い凸面が出現する。当
該凸面にレーザーチップを搭載することにより、カバレ
ージ不良や段差切れのない、下部電極とレーザチップと
の電気的導通が良好な、信頼性の高い半導体装置を製造
することができる。
【0041】なお、実施の形態1〜5では、(100)
面に対してオフアングル角を有する半導体基板を用いて
異方性エッチングを行った例を示したが、本発明によれ
ば、その他の結晶面に対してオフアングル角を有する半
導体基板を用いて異方性エッチングを行う場合に適用し
ても、同等な作用、効果が得られる。
【0042】
【発明の効果】本発明によれば、結晶面(100)に対
してオフアングル角α(°)を有する半導体基板を用
い、その半導体基板の表面において、特定される結晶面
と、半導体基板の表面とが交差して形成される直線を用
いて台形形状の領域を形成し、当該領域に異方性エッチ
ングを行って陥没部分を形成することにより、当該陥没
部分において、ひさし状部分の形成が効果的に抑制さ
れ、その結果、カバレージ不良や段差切れのない、下部
電極とレーザチップとの電気的導通が良好な、信頼性の
高い半導体装置を製造することができる。
【図面の簡単な説明】
【図1】 (a):実施の形態1における、(100)
面に対してオフアングル角α(°)を有するシリコンウ
エハの平面図、(b):側面図
【図2】 実施の形態1におけるシリコンウエハの表面
に形成された台形形状の領域を示す平面図
【図3】 実施の形態1における台形形状の領域に形成
された陥没部分を示す平面図
【図4】 実施の形態1における陥没部分のY−Y’矢
線方向における断面図
【図5】 実施の形態2における受発光一体型デバイス
チップの平面図
【図6】 実施の形態2における台形形状の領域の一例
を示す平面図
【図7】 実施の形態3における受発光一体型デバイス
チップのX−X'矢線方向における断面図
【図8】 実施の形態3における受発光一体型デバイス
チップのY−Y'矢線方向における断面図
【図9】 実施の形態4における台形形状の領域に形成
された陥没部分を示す平面図
【図10】 実施の形態4におけるシリコンウエハのY
−Y'矢線方向における断面図
【図11】 実施の形態5における受発光一体型デバイ
スチップの平面図
【図12】 実施の形態5における受発光一体型デバイ
スチップのX−X'矢線方向における断面図
【図13】 実施の形態5における受発光一体型デバイ
スチップのY−Y'矢線方向における断面図
【図14】 (a):従来技術における、シリコンウエ
ハの表面に形成された矩形形状の領域を示す平面図、
(b):側面図
【図15】 従来技術における矩形形状の領域に形成さ
れた陥没部分を示す平面図
【図16】 従来技術における陥没部分のY−Y’矢線
方向における断面図
【図17】 従来技術における陥没部分に配線パターン
を形成した状態を示す平面図
【符号の説明】
1、51 シリコンウエハ 2、52 オリエンテーションフラット 3 シリコンウエハの表面 4 台形形状の領域 6、7、8a、8b、12a、12b、24a、24
b、27a、27b、54、55 陥没部分の側面 9a、9b、37a、37b カソード電極(P型拡散
領域) 10a、10b、38a、38b アノード電極 11、25、26a、26b、26c、26d 陥没部
分 9、12、53、57 陥没部分の底面 13、39 レーザチップ 14、42 下部電極 15、16、36 N型シリコンウエハ 17、44 絶縁膜 18、43 メッキ 19 レーザ光 20a、20b、56a、56b、59a、59b 領
域 21、58 レジスト 22 パターン 23、45 基板電極 28、60 配線パターン 30、31 シリコンエッチングの深さ 50 矩形形状の領域 53a、53b 陥没部分の周縁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小原 直樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮野 昌彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5F043 AA02 BB02 FF04 GG06 GG10 5F073 AB15 EA29 FA13 FA16 FA21

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 結晶面(100)に対してオフアングル
    角α(°)を有する半導体基板を用いる半導体装置の製
    造方法であって、前記半導体基板の表面と、(011)
    面、(0−1−1)面、(0−11)面、および(01
    −1)面のそれぞれの結晶面とが交差して形成される直
    線を用いて台形形状の領域を形成し、当該領域に異方性
    エッチングを行って前記半導体基板に陥没部分を形成す
    る工程を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記オフアングル角α(°)と、前記台
    形形状の領域において、前記半導体基板の表面と(0−
    11)面、および(01−1)面のそれぞれの結晶面と
    が交差して形成される直線と前記半導体基板の表面にお
    いて[0−1−1]―[011]方位を示す直線とがな
    す角β(°)が次式(1)を満たすことを特徴とする請
    求項1に記載の半導体装置の製造方法。 β(°)=tanα(°)・cosα(°)/tan54.7°…(1)
  3. 【請求項3】 前記異方性エッチングによる陥没部分に
    出現する(100)面の形状が台形形状であって、当該
    台形形状の上底と下底は、前記半導体基板の傾斜方向と
    垂直であることを特徴とする請求項1又は2に記載の半
    導体装置の製造方法。
  4. 【請求項4】 前記陥没部分の側部に(111)面が出現
    することを特徴とする請求項1〜3のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項5】 前記オフアングル角α(°)が9.7°
    であって、前記陥没部分に出現する(100)面に半導
    体レーザーを搭載する工程を含むことを特徴とする請求
    項1〜4のいずれかに記載の半導体装置の製造方法。
  6. 【請求項6】 前記台形形状の領域に異方性エッチング
    を行って前記半導体基板に陥没部分を形成した後、当該
    陥没部分の底面に、当該底面と(011)面、(0−1−
    1)面、(0−11)面、および(01−1)面のそれ
    ぞれの結晶面とが交差して形成される直線を用いて台形
    形状の第二の領域を形成し、当該第二の領域と前記陥没
    部分の底面の周縁によって囲まれる領域に異方性エッチ
    ングを行って当該第二の領域を凸面とする工程を含むこ
    とを特徴とする請求項1〜4のいずれかに記載の半導体
    装置の製造方法。
  7. 【請求項7】 前記オフアングル角α(°)が9.7°
    であり、当該第二の領域に形成される凸面の形状が台形
    形状であって、その上底および下底と、それぞれに交わ
    る辺とがなす角度が、それぞれ80.2°および99.
    8°、または、86.2°および93.8°であること
    を特徴とする請求項6に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006077766A1 (ja) * 2005-01-18 2008-06-19 松下電器産業株式会社 半導体レーザ装置及びその製造方法
JP2014135505A (ja) * 2014-03-07 2014-07-24 Seiko Epson Corp 半導体装置及び回路基板並びに電子機器
US8994187B2 (en) 2009-10-15 2015-03-31 Seiko Epson Corporation Semiconductor device, circuit substrate, and electronic device
JP2021513226A (ja) * 2018-02-09 2021-05-20 エムエスゲー リトグラス ゲーエムベーハー 部品配置体、パッケージおよびパッケージ配置体、ならびに製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006077766A1 (ja) * 2005-01-18 2008-06-19 松下電器産業株式会社 半導体レーザ装置及びその製造方法
US7852892B2 (en) 2005-01-18 2010-12-14 Panasonic Corporation Semiconductor laser device and method for manufacturing the same
JP4755090B2 (ja) * 2005-01-18 2011-08-24 パナソニック株式会社 半導体レーザ装置及びその製造方法
US8994187B2 (en) 2009-10-15 2015-03-31 Seiko Epson Corporation Semiconductor device, circuit substrate, and electronic device
US9252082B2 (en) 2009-10-15 2016-02-02 Seiko Epson Corporation Semiconductor device, circuit substrate, and electronic device
US9548272B2 (en) 2009-10-15 2017-01-17 Seiko Epson Corporation Semiconductor device, circuit substrate, and electronic device
JP2014135505A (ja) * 2014-03-07 2014-07-24 Seiko Epson Corp 半導体装置及び回路基板並びに電子機器
JP2021513226A (ja) * 2018-02-09 2021-05-20 エムエスゲー リトグラス ゲーエムベーハー 部品配置体、パッケージおよびパッケージ配置体、ならびに製造方法

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