WO2006077746A1 - 半導体集積回路 - Google Patents

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WO2006077746A1
WO2006077746A1 PCT/JP2006/300022 JP2006300022W WO2006077746A1 WO 2006077746 A1 WO2006077746 A1 WO 2006077746A1 JP 2006300022 W JP2006300022 W JP 2006300022W WO 2006077746 A1 WO2006077746 A1 WO 2006077746A1
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terminal
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master latch
output signal
input
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English (en)
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Kazuteru Nanba
Hideo Ito
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Chiba University NUC
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Chiba University NUC
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
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    • G—PHYSICS
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    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G01R31/318538—Topological or mechanical aspects
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the primary-secondary type

Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly to a technique suitable for testing a semiconductor integrated circuit.
  • a semiconductor integrated circuit is designed to have a function of an electronic circuit by generating transistors and other circuit elements on the surface of a semiconductor material or an insulating material or inside a semiconductor material, such as a personal computer or a mobile phone.
  • transistors and other circuit elements on the surface of a semiconductor material or an insulating material or inside a semiconductor material, such as a personal computer or a mobile phone.
  • FIG. 6 and FIG. 7 show conventional techniques for the operation right inspection.
  • the prior art is a semiconductor integrated circuit having a plurality of flip-flops composed of a master latch and a slave latch, and a selector provided corresponding to the flip-flop, and the output terminal of the slave latch corresponds to another flip-flop. Connected to the input terminal of the selector.
  • first prior art an output terminal of a slave latch and an input terminal of a selector provided corresponding to another flip-flop are electrically connected. By connecting them to each other, a plurality of flip-flops are connected in series to form a scan chain for inspection.
  • each flip-flop further has another test latch, and two-turn pattern is used in the scan chain inspection. Inspection can be performed.
  • the first and second prior arts are described in detail in Patent Document 1 below.
  • Non-patent literature 1 Bulent I. Dervisouglu et al., 'Desig for testa oilitv: using sea npath techniques for path— delay test and measurement ”, Proceeding ofs of International of International Test Conference, October 1991, pp. 65-374
  • test latch must be provided in each flip-flop, which increases the occupied area.
  • an object of the present invention is to provide a semiconductor integrated circuit capable of a so-called two-pattern test without significantly increasing the occupied area.
  • the present invention employs, for example, the following means.
  • a semiconductor integrated circuit having a plurality of flip-flops and a selector provided corresponding to each of the plurality of flip-flops, each of the flip-flops including a master latch and A slave latch electrically connected to the master latch, wherein the selector is electrically connected to a master latch of a flip-flop corresponding to the selector, and at least one of the selectors corresponds to the selector;
  • the semiconductor integrated circuit is connected to a master latch of a flip-flop other than the flip-flop.
  • the selector is connected so that the output of the master latch in a flip-flop different from the flip-flop to which the selector corresponds is input.
  • the selector is connected so that the output of the slave latch of a flip-flop different from the flip-flop to which the selector corresponds is also input.
  • the plurality of flip-flops and the selector are connected to the scan chain. It is also desirable to configure.
  • a first logic circuit a plurality of selectors for receiving a signal of the first logic circuit power, a plurality of selectors corresponding to each of the plurality of selectors, and A master latch that receives a signal from the selector, a slave latch that is provided corresponding to each master latch, and that receives a signal from the master latch; and a second logic circuit that receives a signal of the slave latch force;
  • One of the plurality of selectors selects between the signal from the semiconductor integrated circuit and the signal of the first logic circuit power and outputs the selected signal to the corresponding master latch.
  • the other selector selects either the master latch signal different from the master latch to which this selector corresponds or the signal from the first logic circuit, and selects the corresponding master latch. Output to the star latch.
  • a plurality of selectors and a plurality of master latches provided corresponding to the selectors constitute a scan chain! /.
  • the present invention can provide a semiconductor integrated circuit capable of so-called 1-pattern and 2-pattern tests without significantly increasing the occupied area.
  • the semiconductor integrated circuit of the present embodiment is designed to have a function of an electronic circuit by generating transistors and other circuit elements on the surface of a semiconductor material or insulating material or inside a semiconductor material. Other than the arrangement, a well-known configuration can be adopted.
  • FIG. 1 is a block diagram of a semiconductor integrated circuit according to the present embodiment.
  • the semiconductor integrated circuit according to this embodiment has four flip-flops FF11, FF12, FF13, and FF14 (hereinafter simply referred to as “first flip-flop” and FF12 as “second flip-flops” each having a master latch and a slave latch.
  • Flip-flops ”, FF13 is also referred to as“ third flip-flop ”
  • FF14 is also referred to as“ fourth flip-flop ”).
  • MUX11 is also referred to as “first selector”, MUX12 as “second selector”, MUX13 as “third selector”, and MUX14 as “fourth selector”). It is configured.
  • Each of the selectors MUX11, MUX12, MUX13, and MUX14 has two input terminals and one output terminal, and one of the input terminals of the V and shift selectors is electrically connected to the upstream logic circuit CK T11. It is connected to the.
  • terminal refers to a current inlet / outlet provided for electrical connection, and includes a case where a metal fitting is not attached and the terminal is simply constituted by a conductive wire. To do.
  • the other input terminal of the first selector MUX11 is a terminal for inputting a scan test signal so that it can be electrically connected to an external scan test signal input device during the scan test.
  • the scan test signal from the scan test signal device is expressed as “SCAN IN 1”).
  • Each selector selects and outputs one of the signals input to the two input terminals, and whether to select one of the signals is controlled by the connected power source. (Not shown).
  • each flip-flop in this embodiment has a master latch and a slave latch (hereinafter, the master latch in the first flip-flop is simply referred to as “first master latch ML11”, slave).
  • the latch is simply referred to as “first slave latch SL 11.”
  • Each master latch and each slave latch have the G terminal and D terminal as output terminals.
  • Each terminal has a Q terminal.
  • the D terminal of each master latch is electrically connected to the output terminal of the corresponding selector, and the Q terminal is electrically connected to the D terminal of the slave latch provided in the same flip-flop.
  • the Q terminal is electrically connected to the downstream logic circuit CKT12!
  • the G terminals of the first and third master latches ML11 and ML13 in the first and third flip-flops FF11 and FF13 are electrically connected to the external first clock signal source CLK11.
  • the G terminals of the second and fourth master latches ML12 and ML14 in the second and fourth flip-flops FF12 and FF14 are electrically connected to the external second clock signal source CLK12. It has been continued. Note that the operation will be described in detail later.
  • These clock signal sources output a clock signal for controlling on / off of the operation of the connected master latch.
  • the G terminals of the first and third slave latches SL 11 and SL 13 in the first and third flip-flops FF11 and FF13 are electrically connected to the external third clock signal source CLK13.
  • the G terminals of the second and fourth slave latches SL12 and SL14 in the second and fourth flip-flops FF12 and FF14 are electrically connected to the external fourth clock signal source CLK14.
  • These clock signal sources also output a clock signal for controlling on / off of the operation of the slave latch as in the case of the master latch described above.
  • the input terminal different from the input terminal electrically connected to the logic circuit CKT11 on the upstream side of the second selector MUX12 provided corresponding to the second flip-flop FF12 is the first flip-flop.
  • the first master latch of FF11 is also electrically connected to the Q terminal of ML11.
  • the third and fourth selectors MUX13 and MUX14 provided corresponding to the third and fourth flip-flops FF13 and FF14
  • An input terminal that is different from the input terminal that is electrically connected to the logic circuit CKT11 on the upstream side of the master latch of the second and third flip-flops FF12 and FF13 is also electrically connected to the Q terminals of ML12 and ML13, respectively. Connected to!
  • the Q terminal of the fourth flip-flop FF14 is connected to the D terminal of the slave latch SL14, and for scan test signal detection so that it can be electrically connected to the scan test signal detector during the scan test.
  • the terminal is branched (in this way, the state in which the master latches of the plurality of flip-flops are connected in series via the selector extends like a chain. Scan chain ”).
  • the flip-flop in the present embodiment outputs the voltage value input to the D terminal force when the voltage value input to the G terminal is in the ON state, and outputs the external power source when it is in the OFF state.
  • a master latch and slave latch that outputs the voltage value V input from
  • each latch has a structure as shown in FIG.
  • the latch in FIG. 2 shows the master latch ML11.
  • the same configuration as in FIG. 2 can be adopted not only in other master latches but also in other slave latches.
  • H can adopt other well-known circuit configurations, and of course, a combination thereof can be adopted.
  • main inspection the operation in the inspection of the semiconductor integrated circuit according to the present embodiment.
  • this inspection can be performed at various points in time, it can be said that it is preferable to perform this inspection at the time of shipping the semiconductor integrated circuit after forming the semiconductor integrated circuit. Since the semiconductor integrated circuit according to the present embodiment can perform one pattern test and two pattern tests, each pattern test will be described.
  • FIG. 3 is a diagram showing voltage values of signals in one pattern test in the semiconductor integrated circuit according to the present embodiment.
  • FIG. Fig. 3 is a diagram for explaining the relationship of each signal in this test.
  • II is the voltage value of the signal input from the upstream logic circuit CKT11 to the first selector MUX11
  • 12 is the upstream logic circuit CKT11.
  • To 13 indicates the voltage value of the signal input to the second selector MUX12
  • 13 indicates the voltage value of the signal input to the third selector MUX13 from the upstream side logic circuit CKT11
  • 14 indicates the upstream side logic circuit CKT11.
  • SCAN IN is the voltage value of the scan test signal from the scan test signal device
  • ML 11 is the signal from the Q terminal in the first master latch ML11.
  • ML12 is the voltage value of the output signal from the Q terminal in the second master latch ML12
  • ML13 is the voltage value of the output signal from the Q terminal in the third master latch ML13
  • ML14 is the voltage value of the output signal from the Q terminal.
  • Fourth Master Latch Q in ML14 The voltage value of the output signal from the child, SEL denotes selectors MUX11, M UX12, MUX13, the voltage value of the signal input to the MUX 14, respectively.
  • the ML14 voltage value is the same as SCAN OUT 1, so ML14 and SCAN OUT are shown in the same location.
  • SL11 indicates the voltage value of the output signal from the Q terminal of the first slave latch SL11.
  • CLK11, CLK12, CLK13, and CLK14 indicate the voltage values of the clock signal as described above.
  • the horizontal axis indicates time.
  • the voltage value of the scan test signal SCAN IN is set to SI 3
  • the voltage value of CLK 11 is turned on
  • the voltage value of CLK12 is turned off
  • the voltage value of SEL is turned on.
  • the force is configured so that the selector selects the scan test signal or the output signal of the Q terminal force of the connected master latch.
  • the SEL is on, you can select other than the above, or select the input from the upstream logic circuit CKT11!
  • the first selector MUX11 Since the voltage value of SEL is in the ON state, the first selector MUX11 outputs the scan test signal (S13) to which the scan test signal device power is also input to the first master latch ML11. During this period, the first master latch is in the on state, so the scan test signal (S13) is output as it is from the Q terminal.
  • the voltage value of the scan test signal is S11
  • the voltage value of CLK11 is turned off
  • the voltage value of CLK12 is turned on
  • the voltage value of SEL is turned on.
  • CLK14 is in an off state except for a period T9 described later.
  • the voltage value applied to the G terminal is in the OFF state, so the voltage value of the output signal of the Q terminal force of the first master latch ML11 is S13.
  • the voltage value applied to the G terminal is in the ON state, so the voltage value of the output signal of the Q terminal force of the first master latch ML11 is the output of the second master latch ML12.
  • the signal voltage value is S13.
  • period T3 the voltage value of the scan test signal is kept at S11, the voltage value of CLK11 is turned on, the voltage value of CLK12 is turned off, and the voltage value of SEL is turned on.
  • the voltage applied to the G terminal is turned on, so the output from the Q terminal of the first master latch is S11.
  • the output of the Q terminal of the second master latch is held at the output S13 during the period T2.
  • the voltage applied to the G terminal is on, so the output from the Q terminal of the third master latch ML13 is S13.
  • period T4 the voltage value of the scan test signal is set to S14, the voltage values of CLK11 and CLK12 are turned off, and the voltage value of CLK13 is turned on.
  • the voltage value applied to the G terminal is in the OFF state, so the voltage value of the output signal from the Q terminal remains at S11.
  • Second master Even in the latch, since the voltage value applied to the G terminal is in the off state, the voltage value of the output signal from the Q terminal is held in S13. Also in the third master latch, the voltage value applied to the G terminal is in the OFF state, so the voltage value of the output signal of the Q terminal force remains S13.
  • the voltage value applied to the G terminal in the first slave latch SL11 since the voltage value applied to the G terminal in the first slave latch SL11 is turned on, the voltage value of the output signal from the Q terminal of the first slave latch SL11 is the Q value of the first master latch. It becomes the voltage value of the output signal of the terminal force, and becomes S11. Since the voltage applied to the G terminal of the third slave latch SL13 is also on, the voltage value of the output signal from the Q terminal of the third slave latch SL13 is also the third master latch ML. It is the same as the voltage value of the output signal from the Q terminal of 13 and becomes S13.
  • the voltage value applied to the G terminal is in the ON state, so the voltage value of the output signal with the Q terminal power is S14.
  • the voltage value applied to the G terminal is turned off, so the voltage value of the output signal corresponding to the Q terminal power of the second master latch ML12 remains S13.
  • the voltage applied to the G terminal of the third master latch ML13 is a force that is in the on state.
  • the output signal voltage value of the Q terminal force of the second master latch ML12 is S13.
  • the voltage value of the signal remains S13.
  • the voltage value applied to the G terminal of the first slave latch SL11 is in the OFF state, the voltage value of the output signal of the Q terminal force remains S 11 and the Q terminal of the third slave latch SL 13 The voltage value of the power output signal remains S13 as well.
  • the voltage value of the scan test signal is S12
  • the voltage value of CLK11 is turned off
  • the voltage value of CLK12 is turned on
  • the voltage value of CLK13 is turned off.
  • the voltage value applied to the G terminal is turned off, so that the voltage value of the output signal from the Q terminal is maintained at S14.
  • the voltage value applied to the G terminal is turned on, so the voltage value of the output signal of the second master latch ML12's Q terminal force is the Q terminal of the first master latch. It becomes equal to the voltage value of the output signal of power and becomes S14.
  • the third master In latch ML13 the voltage value applied to the G pin is turned off, so the voltage value of the Q pin force output signal remains S13.
  • the voltage value applied to the G terminal is turned on, so the voltage value of the output signal from the Q terminal of the third master latch ML 13 is the Q value of the fourth master latch ML14.
  • S13 is the same as the voltage value of the output signal of the terminal force.
  • the voltage value of the output signal from the Q terminal in the first and third slave latches is the same as the value in period T5.
  • the voltage value applied to the G terminal in the first master latch ML11 is in the ON state, so the voltage value of the output signal with the Q terminal power is S12. Since the voltage value applied to the G terminal of the second master latch ML12 is in the OFF state, the voltage value of the output signal corresponding to the Q terminal force of the second master latch ML12 remains S14. Since the voltage applied to the G terminal of the third master latch MK13 is in the ON state, the output signal of the Q terminal force of the third master latch ML13 is the input signal to the D terminal, that is, the second Master latch ML12 Q terminal output signal is the same output signal, S14.
  • the voltage value applied to the G terminal of the fourth master latch ML 14 Since the voltage value applied to the G terminal of the fourth master latch ML 14 is off, the voltage value of the output signal from the Q terminal remains S13. Note that the voltage value of the output signal from the Q terminal in the first and third slave latches is the same as the value in period T5.
  • the voltage value applied to the G terminal is in the OFF state, so the voltage value of the output signal from the Q terminal remains S12. Since the voltage value applied to the G terminal of the second master latch ML 12 is in the ON state, the voltage value of the output signal from the Q terminal of the second master latch ML 12 is S 12. Since the voltage value applied to the G terminal of the third master latch ML13 is OFF, the voltage value of the output signal output from the Q terminal of the third master latch ML13 remains S14. In addition, since the voltage value applied to the G terminal of the fourth master latch ML14 is in the ON state, the voltage value of the output signal from the Q terminal is S14. Note that the first and third slave latches The voltage value of the output signal from the Q terminal is the same as the value in period T5.
  • the scan test signal is not input (the same applies to the subsequent periods), the CLK11 voltage value is OFF, the CLK12 voltage value is OFF, the CLK13 voltage value is OFF, the CLK14 voltage Turn the value on. Also, input the voltage value of II as Rl, the voltage value of 12 as R2, the voltage value of 13 as R3, and the voltage value of 14 as R4, and these values will be constant thereafter. In addition, by switching the SEL voltage during the period T9, the input destinations of the selectors MUX11, MUX12, MUX13, and MUX14 are switched. At T9, the signal from the upstream logic circuit CKT11 is input.
  • the voltage value applied to the G terminal of the second slave latch SL 12 is on, so the voltage of the signal output from the Q terminal of the second slave latch SL 12 The value is equal to the voltage value of the output signal from the second master latch ML12 and becomes S12.
  • the voltage value of the signal output from the Q terminal of the fourth slave latch S L14 is that of the fourth master latch ML14. It becomes equal to the voltage value of the output signal and S14. Note that the voltage value of the output signal of the Q terminal force in the first and third slave latches is the same as the value in period T5.
  • the voltage value applied to the G terminal in the first master latch ML11 is in the ON state, so that the voltage value of the input signal to the D terminal becomes the voltage value of the output signal as much as the terminal force.
  • the voltage value of the output signal of the Q terminal force of the first master latch ML11 is R1.
  • the voltage applied to the G terminal of the second master latch ML12 is off. Therefore, the voltage value of the output signal with the Q terminal power remains S12.
  • the voltage value applied to the G terminal of the third master latch ML1 3 Since the voltage value applied to the G terminal of the third master latch ML1 3 is in the ON state, the voltage value of the input signal to the D terminal becomes the voltage value of the output signal with the Q terminal power, but during the period T9 Since the selector input is switched by SEL, the voltage value of the output signal corresponding to the Q terminal of the third master latch ML13 is R3. Since the voltage value of the signal input to the G terminal of the fourth master latch ML14 is in the OFF state, the voltage value of the output signal from the Q terminal is S14. Note that the voltage value of the output signal from the Q terminal in the first to fourth slave latches is the same as the value in the period T9.
  • the voltage value applied to the G terminal of the first master latch ML11 is in the off state, so the voltage value of the output signal from the Q terminal remains R1. Since the voltage value applied to the G terminal of the second master latch ML12 is ON, the voltage value of the output signal of the Q master of the first master latch is the output signal of the second master latch ML12. Is equal to the voltage value of R1. Since the voltage value applied to the G terminal of the third master latch ML13 is off, the voltage value of the output signal from the Q terminal remains at R3.
  • the voltage value applied to the G terminal of the fourth master latch ML14 Since the voltage value applied to the G terminal of the fourth master latch ML14 is in the ON state, the voltage value of the output signal from the Q terminal of the third master latch ML13 becomes the voltage value of the output signal of the terminal force R3 It becomes. Note that the voltage value of the output signal of the Q terminal in the first to fourth slave latches is the same as the value in the period T10.
  • the voltage value applied to the G terminal of the first master latch ML11 is on, so the voltage value of the output signal from the Q terminal is the voltage value of the signal input to the D terminal force. Since the force SEL is already switched to select the scan test signal input during the period T10, the input signal is gone. Since the voltage value applied to the G terminal of the second master latch ML12 is off, the voltage value of the output signal from the Q terminal remains at R1. In addition, the voltage value of the G terminal of the third master latch ML13 is in the ON state, and the voltage value of the output signal from the Q terminal of the second master latch ML12 is determined by the third selector MUX13 by the voltage value of SEL.
  • the output from the Q terminal is Rl. Since the voltage value of the G terminal of the fourth master latch ML14 is off, the voltage value of the output signal with the Q terminal power remains R3. Note that the voltage value of the output signal from the Q terminal in the first to fourth slave latches is the same as the value in the period T11.
  • the voltage value input to the G terminal of the fourth master latch ML 14 is on, the voltage value of the output signal with the Q terminal power is equal to the output signal from the Q terminal of the third master latch ML13. Becomes R1. Note that the voltage value of the output signal from the Q terminal in the first to fourth slave latches is the same as the value in the period T12.
  • the voltage applied to the G terminals of the first and second master latches ML11 and ML12 is in the OFF state, so the voltage value output from the Q terminal is the same as T13. Since the voltage applied to the G terminal of the third master latch ML13 is off, the voltage value output from the Q terminal remains at R1. Since the voltage applied to the G terminal of the fourth master latch ML 14 is in the OFF state, the voltage value of the signal output from the Q terminal remains R1. The voltage value of the output signal from the Q terminal in the first to fourth slave latches is the same as the value in period T13.
  • the voltage applied to the G terminal of the second master latch ML12 is in the ON state, and since the SEL voltage value is in the ON state during the T14 period, the second selector Since the input signal from CKT11 is selected! /, The voltage value of the output signal from the Q terminal of the second master latch ML12 is R2. Since the voltage applied to the G terminal of the third master latch ML13 is in the OFF state, the voltage value of the output signal of the Q terminal force remains R1.
  • the voltage applied to the G terminal of the fourth master latch ML14 is in the ON state, and the SEL voltage value is in the ON state during the T14 period, so the fourth selector is connected to the upstream logic circuit CKT11. Therefore, the voltage value of the output signal corresponding to the Q terminal of the fourth master latch ML 14 is R4.
  • the voltage value of the output signal from the Q terminal in the first to fourth slave latches is the same as the value in the period T14.
  • the voltage applied to the G terminal of the first master latch ML11 is on, but there is no output of the Q terminal force because there is no scan test signal input. Since the voltage applied to the G terminal of the second master latch ML12 is OFF, the voltage value of the signal that also outputs the Q terminal remains R2. Since the voltage value applied to the G terminal of the third master latch ML13 is in the ON state, the voltage value of the signal output to the Q terminal force is equal to the voltage value of the output signal of the Q terminal of the second master latch ML12. Becomes R2. Since the voltage value of the G terminal of the fourth master latch ML 14 is off, the voltage value of the output signal from the Q terminal remains R4.
  • the voltage applied to the G terminal of the first master latch ML11 is in the OFF state, and thus has the same value as T16. Since the voltage value applied to the G terminal of the second master latch ML12 is on, the voltage value input to the D terminal is Although this is the voltage value of the output signal, there is no particular output from the Q pin because the scan test signal is not input. Since the voltage applied to the G terminal of the third master latch ML 13 is off, the voltage value of the output signal with the Q terminal power is R2. Because the voltage value applied to the G terminal of the fourth master latch ML14 is in the ON state, the voltage value of the signal output from the Q terminal is the voltage of the output signal from the Q terminal of the third master latch ML13. R2 is equal to the pressure value.
  • a one-pattern test can be realized by the semiconductor integrated circuit according to the present embodiment.
  • Fig. 4 is a diagram for explaining the relationship of each signal in this inspection. II, 12 ... are almost the same as Fig. 3.
  • the voltage value of the scan test signal SCAN IN is S13
  • the voltage value of CLK11 is ON
  • the voltage value of CLK12 is OFF
  • the voltage values of CLK13 and CLK14 are OFF
  • the voltage value is turned on.
  • the SEL is on except for the period T13 described later.
  • CLK13 is turned on during periods T4 and T13, but is otherwise turned off.
  • CLK14 is turned on only during period ⁇ 9, and is otherwise turned off.
  • the first to fourth selectors MUX11, MUX12, MUX13, and MUX14 output signals other than those input from the upstream CKT11 to the master latch. That is, in the period T1, the voltage value of the output signal of the Q terminal force of the first master latch ML11 is S13.
  • the scan test signal is set to Sl, the voltage value of CLK11 is turned off, and the voltage value of CLK12 is turned on.
  • the voltage value of CLK11 is in the OFF state, and therefore the voltage value of the output signal of the first master latch ML11 remains S13. Also, the voltage value of the output signal of the second master latch ML 12 is the same S 13 as the output of the Q terminal of the first master latch ML 11 because the voltage value input to the G terminal is on. .
  • the voltage value of the scan test signal is set to Sl, the voltage value of CLK11 is turned on, and the voltage value of CLK12 is turned off.
  • the voltage value of the output signal from the Q terminal is S11. Since the input voltage value of the G terminal in the second master latch ML12 is off, the voltage value of the output signal from the Q terminal remains S13.
  • the voltage value of the output signal having the Q terminal force equal to the voltage value of the output signal of the Q terminal in the second master latch ML12 Becomes S13.
  • period T4 the voltage value of the scan test signal is set to S14, and the voltage values of CLK11 and CLK12 are turned off. During this period, the voltage value of CLK13 is turned on.
  • the voltage value of the scan test signal is set to S14, the voltage value of CLK11 is turned on, and the voltage value of CLK12 is turned off.
  • the voltage value input to the G terminal of the first master latch ML11 is in the ON state, so the voltage value output from the Q terminal is equal to the scan test signal and becomes S14. . Since the voltage value input to the G terminal of the second master latch ML12 is OFF, the voltage value output from the Q terminal remains S13. Since the voltage value input to the G terminal of the third master latch ML 13 is on, the voltage value of the output signal from the Q terminal is the voltage value of the output signal from the Q terminal of the second master latch ML 12 Equal to S 1 3 Since CLK13 is off, the Q terminals of the first and third slave latches The voltage value of the output signal from the child remains S 11 and S 13 respectively.
  • the voltage value input to the G terminal of the first master latch ML11 is in the off state, so the voltage value of the output signal from the Q terminal remains S14. Since the voltage value input to the G terminal of the second master latch ML 12 is in the ON state, the voltage value of the output signal of the Q terminal force is the same as the output signal voltage value of the Q terminal force of the first master latch ML11. Equally S 14 Since the voltage value input to the G terminal of the third master latch ML 13 is in the OFF state, the voltage value of the output signal with the Q terminal power remains S 13. Since the voltage value input to the G terminal of the fourth master latch ML 14 is turned on here, the voltage value of the signal output from the Q terminal is the output signal of the Q terminal power of the third master latch ML13. Is equal to the voltage value of S13.
  • the voltage value of the signal input to the G terminal of the first master latch ML11 is in the ON state, so the voltage value of the output signal having the Q terminal power is S12. Since the voltage value of the signal input to the G terminal of the second master latch ML12 is OFF, the voltage value of the output signal from the Q terminal remains S14. Since the voltage value of the signal input to the G terminal of the third master latch ML13 is on, the voltage value of the output signal from the Q pin is the voltage value of the output signal of the Q pin in the second master latch ML12. Is equal to S14. Since the voltage value of the signal to which the G terminal force of the fourth master latch ML 14 is also input is in the OFF state, the voltage value of the signal output from the Q terminal remains S13.
  • the voltage value of the signal input to the G terminal of the first master latch ML11 is in the OFF state, so the voltage value of the signal output from the Q terminal remains S12. Since the voltage value of the signal input to the G terminal of the second master latch ML 12 is on, the voltage value of the signal output from the Q terminal is the Q terminal of the first master latch ML11. It becomes equal to the voltage value of the output signal of power and becomes S12. Since the voltage value of the signal input to the G terminal of the third master latch ML13 is OFF, the voltage value of the output signal from the Q terminal remains S14.
  • the voltage value of the signal to which the G terminal force of the fourth master latch ML 14 is also input is on, the voltage value of the output signal of the Q terminal force is the output signal from the Q terminal of the third master latch ML13. It becomes equal to the voltage value and becomes S14.
  • the voltage value of the signal input to the G terminal of the first master latch ML11 is in the OFF state, so the voltage value of the output signal having the Q terminal power remains S12. Since the voltage value of the input signal of the second master latch ML 12 and the input signal voltage are both off, the voltage value of the output signal from the Q terminal remains S 12. In addition, since the voltage value input to the G terminal of the third master latch M L 13 is also in the OFF state, the voltage value of the output signal having the Q terminal power remains S14. Since the voltage value input to the G terminal of the fourth master latch ML14 is also in the OFF state, the voltage value of the output signal with the Q terminal power remains S14.
  • the voltage value of the output signal from the Q terminal is the value of the Q terminal force of the second slave latch SL 12 It becomes equal to the voltage value of the output signal and becomes S12. Since the voltage value of the signal input to the G terminal of the fourth slave latch SL14 is still on, the voltage value of the output signal from the Q terminal is the output signal from the Q terminal of the fourth master latch ML14. Is equal to the voltage value of S14.
  • the scan test signal remains S23, CLK11 is turned on, CKL12 is turned off, and CLK13 and CLK14 are turned off.
  • the voltage value input to the G terminal of the first master latch ML11 is in the ON state, so the voltage value of the output signal from the Q terminal is S23. Since the voltage value input to the G terminal of the second master latch L12 is turned off, the voltage value of the output signal from the Q terminal remains at S12. Since the signal input to the G terminal of the third master latch ML 13 is also turned on, the output signal with the Q terminal force is equal to the voltage value of the signal output with the Q terminal force of the second master latch ML1 2 S12 It becomes. 4th master latch Since the voltage value of the signal input to the G terminal of ML 14 is in the OFF state, the voltage value of the output signal with the Q terminal power remains S14.
  • the scan test signal is set to S21, CLK11 is turned off, and CLK12 is turned on.
  • the scan test signal remains S21, CLK11 is turned on, and CKL12 is turned off.
  • the voltage value of the signal input to the G terminal of the first master latch ML11 is turned on, and the voltage value of the signal that also outputs the Q terminal force is S21. Since the voltage value of the signal input to the G terminal of the second master latch ML12 is OFF, the voltage value of the signal output from the Q terminal remains S23. Since the voltage value of the signal input to the G terminal of the third master latch ML13 is turned on, the voltage value of the signal output from the Q terminal is the output signal of the Q terminal power of the second master latch ML12. S23 is equal to the voltage value of. Since the voltage value of the signal input to the G terminal of the fourth master latch ML14 is off, the voltage value of the output signal from the Q terminal remains S12.
  • the first selector MUX11 selects the signal input from the upstream logic circuit CKT11 and inputs it to the first master latch ML11. Let Therefore, since the voltage value of the signal input to the G terminal in the first master latch ML11 is on, the voltage value of the signal output from the Q terminal force is the voltage value of II input from the upstream logic circuit CKT11. Is equal to R1. Since the voltage value input to the G terminal of the second master latch ML12 is off, the voltage value input to the Q terminal force remains S23.
  • the output signal from the upstream logic circuit CKT11 is input to the third master latch, and the force is also applied to the third master latch. Since the voltage value of the signal input to the G terminal of ML13 is on, the voltage value of the output signal from the Q terminal of the third master latch ML13 is R3. Note that the voltage value of the signal input from the G terminal of the fourth master latch ML14 is off, so it remains S12. Since CLK13 remains off, the voltage value of the output signal from the Q terminal of the first slave latch remains S21, and the voltage value of the output signal from the Q terminal of the third slave latch remains S23. as it is is there.
  • the voltage value of the output signal from the Q terminal is equal to the output signal from the Q terminal of the third master latch ML13. It becomes R3.
  • the voltage value of the output signal from the first slave latch SL11 remains S21
  • the voltage value of the output signal from the second slave latch SL12 remains S12
  • the voltage value of the output signal from the third slave latch SL13 Remains at S23
  • the voltage value of the output signal of the fourth slave latch SL14 remains at S14.
  • the voltage value of the input signal to the G terminal of the first master latch ML 11 is on, but there is no scan test signal input, so there is no input from the Q terminal.
  • the voltage value of the input signal to the G terminal of the second master latch ML 12 is off, so the voltage value of the output signal from the Q terminal remains R1. Since the voltage value of the signal input to the G terminal of the third master latch ML 13 is on, the voltage value of the signal output from the Q terminal is output from the Q terminal of the second master latch ML 12. Is equal to the voltage value of the received signal and becomes R1. Since the voltage value of the signal input to the G terminal of the fourth master latch ML14 is off, the voltage value of the signal output from the Q terminal remains at R3.
  • the voltage value of the output signal from the first slave latch SL11 remains S21
  • the voltage value of the output signal from the second slave latch SL12 remains S12
  • the voltage value of the output signal from the third slave latch SL13 Remains at S23
  • the voltage value of the output signal of the fourth slave latch SL14 remains at S14.
  • the first master latch ML11 and the second master latch ML12 have no change from the period T17. Since the voltage value of the signal input to the G terminal of the third master latch ML13 is on, the output signal from the Q terminal is the voltage value of the signal output from the Q terminal of the second master latch. Q terminal force of the second master latch ML12 Since there is no output voltage value, there is no voltage value of the output signal of Q terminal force. Since the G terminal of the fourth master latch ML14 is off, it retains the value of R1.
  • a scan test signal, a clock signal, and the like are input, and it is detected whether or not it is the same as the predicted signal obtained by intensive calculation. When it is out of the prediction range, it can be processed as a non-standard product. In this inspection, the test can be repeated by repeating the scan test signal and clock signal applied as described above, and the turn test can be repeated.
  • the semiconductor integrated circuit according to the present embodiment can provide a semiconductor integrated circuit that can easily perform either one pattern test or two pattern test without increasing the circuit area.
  • the number of force flip-flops described for four examples for the purpose of explanation may be four or more. In that case, the number of selectors is the same as the number of flip-flops.
  • Figure 5 shows a block diagram of the semiconductor integrated circuit according to this embodiment.
  • the semiconductor integrated circuit according to the present embodiment is provided with an input terminal so that the selector can receive the output from the slave latch of another flip-flop, and can be electrically connected.
  • the configuration is almost the same as in the first embodiment except that the input terminal is branched so that the output of the scan test signal can be detected also on the Q terminal side.
  • the second selector MUX22 provided corresponding to the second flip-flop has three input terminals. The added one can be electrically connected to the Q terminal of the first slave latch in the first flip-flop. The same applies to the third selector MUX23.
  • the selector is assumed to be a sun having three input terminals, but a plurality of selectors having two input terminals are connected so that substantially one of the three inputs is output.
  • the voltage value SEL for controlling selection of the selector is required as many as the number of selectors provided).
  • the main inspection the operation in the inspection of the semiconductor integrated circuit according to the present embodiment.
  • this inspection can be performed at various points in time, it is preferable to perform this inspection at the time of shipping the semiconductor integrated circuit after forming the semiconductor integrated circuit.
  • the semiconductor integrated circuit according to the present embodiment can perform two types of inspection, that is, a one-pattern test and a two-pattern test.
  • Fig. 6 is a diagram for explaining the relationship of each signal in one pattern test. II, 12 ... are almost the same as Fig. 3.
  • the output from the fourth slab latch SL14 is also the output of the scan test signal, it is duplicated in SCAN OUT2.
  • the selectors MUX21, MUX22, MUX23, and MUX24 use the flip-flop master corresponding to the input from one of the three input terminals depending on the power supply (not shown) to be connected. It is configured to input to the latch.
  • the voltage value of the scan test signal SCAN IN is set to S14, the voltage values of CLK21 and CLK22 are turned on, and the voltage values of CLK23 and CLK24 are turned off.
  • S The EL voltage value is in the ON state except during the period T8 to T9 described later.
  • the output of the Q terminal of the connected slave latch is input to the D terminal of the corresponding master latch.
  • the first selector, MUX21 will now select the scan test signal! / Speak.
  • the voltage value of the scan test signal is set to S13, the voltage values of CLK21 and CLK22 are turned off, and the voltage values of CLK23 and CLK24 are turned on.
  • period T4 the voltage value of the scan test signal is set to S12, the voltage values of CLK21 and CLK22 are turned off, and the voltage values of CLK23 and CLK24 are turned on.
  • the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal power of the second master latch ML2 2 S13 It becomes.
  • Third master latch M Since the input to the G terminal of L23 is off, the voltage value of the output signal from the Q terminal remains at S14. Since the input to the G terminal of the third slave latch SL23 is on, the voltage value of the output new word from the Q terminal is equal to the voltage value of the output signal from the Q terminal of the third master latch ML23 and S14 become.
  • the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal from the Q terminal of the second slave latch SL22. It becomes. Since the input to the G terminal of the third slave latch SL23 is off, the voltage value of the output signal at the Q terminal remains at S14. Since the input to the G terminal of the fourth master latch ML24 is in the ON state, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal power of the third slave latch SL23 and S 14 become.
  • the voltage value of the scan test signal is deleted (same after period T9), the input voltage of II is Rl, the input voltage value R2 of 12, the input voltage of 13 is R3, and the input voltage of 14 is 14. To do. Also, the voltage values of CLK21 and CLK22 are turned off, and the voltage values of CLK23 and CLK24 are turned on.
  • the input to the G terminal of the first master latch ML21 is on, and the selector receives the input signal from the upstream logic circuit CKT21 other than the scan test signal.
  • the voltage value of the output signal from is R1. Since the input to the G terminal of the first slave latch S L21 is in the OFF state, the voltage value of the output signal with the Q terminal power remains S11. Since the input to the G terminal of the second master latch ML22 is in the ON state, the voltage value of the output signal with the Q terminal power is equal to the voltage value of the input signal from the upstream logic circuit CKT21 and becomes R2. Since the input to the G terminal of the second slave latch SL22 is turned off, the voltage value of the output signal from the Q terminal remains at S12.
  • the voltage value of the output signal of the Q terminal force is equal to the voltage value of the input signal from the upstream logic circuit CKT21 and becomes R3. Since the input to the G terminal of the third slave latch SL23 is off, the voltage value of the output signal from the Q terminal remains at S13. Since the input to the G terminal of the fourth master latch ML24 is on, the voltage value of the output signal of the Q terminal force is the logic circuit CK on the upstream side. It becomes equal to the voltage value of the input signal from T21 and becomes R4. Since the input to the G terminal of the fourth slave latch SL24 is off, the voltage value of the output signal from the Q terminal remains at S14. The SEL returns to the ON state during this period and selects a scan test signal other than the upstream logic circuit CKT21 or a signal from the slave latch.
  • the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal of the second master latch ML22 and becomes R2. . Since the input to the G terminal of the third master latch ML23 is off, the voltage value of the output signal from the Q terminal remains at R3. Since the input to the G terminal of the third slave latch SL23 is on, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal force of the third master latch ML23 and becomes R3. . Since the input to the G terminal of the fourth master latch ML24 is in the OFF state, the voltage value of the output signal with the Q terminal power remains R4. Since the input signal to the G terminal of the fourth slave latch SL 24 is on, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal from the Q terminal of the fourth master latch ML24. It becomes.
  • the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal force of the second slave latch SL22. It becomes. Since the input to the G terminal of the third slave latch SL23 is off, the voltage value of the output signal from the Q terminal remains at R3. Since the input to the G terminal of the fourth master latch ML24 is in the ON state, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the third slave latch SL24 with the Q terminal power being R3. . Since the input to the G terminal of the fourth slab bleach SL24 is off, the voltage value of the output signal from the Q terminal remains at R4.
  • the voltage value of the output signal from the Q terminal remains at R2. Since the input to the G terminal of the third slave latch SL23 is on, the output signal voltage value from the Q terminal is equal to the voltage value of the output signal of the Q terminal power of the third master latch ML23 and R2. Clearly. Since the input to the G terminal of the fourth master latch ML24 is in the OFF state, the voltage value of the output signal with the Q terminal power remains R3. The input to the G terminal of the fourth slave latch SL24 is in the ON state, and the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal from the Q terminal of the fourth master latch ML24 and becomes R3. [0135] In the period T13, the voltage values of CLK21 and CLK22 are turned on, and the voltage values of CLK23 and CLK24 are turned off.
  • the voltage value of the output signal from the Q terminal remains at R2. Since the input to the G terminal of the third slave latch SL23 is off, the voltage value of the output signal from the Q terminal remains at R2. Since the input to the G terminal of the fourth master / latch ML24 is in the ON state, the voltage value of the output signal from the Q terminal is equal to the output of the third slave latch SL23 with the Q terminal power being R2. Since the input to the G terminal of the fourth slave latch SL24 is off, the output from the Q terminal remains at R3.
  • the G terminal of the second slave latch SL22 is in the ON state, so the voltage value of the output signal with the Q terminal power is the same as the voltage value of the output signal with the Q terminal power of the second master latch ML22.
  • Equal force Since there is no output signal from the Q terminal of the second master latch ML, it disappears (the same in the following period). Since the input to the G terminal of the third master latch ML23 is turned off, the voltage value of the output signal from the Q terminal remains at R1. Since the input to the G terminal of the third slave latch SL23 is on, the voltage value of the output signal from the Q terminal is R1.
  • the voltage value of the output signal with the Q terminal power remains R2. Since the input to the G terminal of the fourth slave latch SL24 is on, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal force of the fourth master latch ML24. R2. [0139] In a period T15, the voltage values of CLK21 and CLK22 are turned on, and the voltage values of CLK23 and CLK24 are turned off.
  • the input to the G terminal of the third master latch ML23 is in the on state, and the voltage value of the output signal from the Q terminal is the voltage of the output signal of the Q terminal power of the second slave latch SL22. Force equal to value Since the output of the second slave latch SL22 is gone, it disappears (same in subsequent periods). Since the input to the G terminal of the third slave latch SL23 is in the OFF state, the voltage value of the output signal with the Q terminal power remains R1. Since the input to the G terminal of the fourth master latch ML24 is on, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal from the Q terminal of the third slave latch SL23 and becomes R1. . Since the input to the G terminal of the fourth slave latch SL24 is in the OFF state, the voltage value of the output signal with the Q terminal power remains R2.
  • one pattern test is performed on the semiconductor integrated circuit according to the present embodiment. can do.
  • Fig. 7 is a diagram for explaining the relationship of each signal in the two-pattern test. II, 12 ⁇ etc. are almost the same as Fig. 3. However, because the output from the fourth slave latch SL24 is also the output of the scan test signal, it is duplicated in SCANOUT2.
  • the selectors MUX21, MUX22, MUX23, and MUX24 are the masters of the flip-flops corresponding to inputs from any of the three input terminals depending on the power source (not shown) to be connected.
  • the first selector MUX21 selects the scan test signal
  • the second through fourth selectors MUX22, MUX23, and NUX24 are the Qs of the other master latches. Select the output signal from the terminal.
  • the voltage value of the scan test signal SCAN IN is S13
  • the voltage value of CLK21 is on
  • the voltage value of CLK22 is off
  • the voltage value of CLK23 is off
  • the voltage value of CLK24 Is turned off.
  • CLK23 is in an off state except for periods T4 and T13
  • CLK24 is in an off state except for periods ⁇ 9.
  • SEL is turned off during period T13 and is turned on except for returning to the on state during period T14.
  • the voltage value of the scan test signal is set to S11, the voltage value of CLK21 is turned off, and the voltage value of CLK22 is turned on.
  • the input to the G terminal of the first master latch ML21 is in the ON state. Therefore, the voltage value of the output signal with Q terminal power is SI 1 which is equal to the scan test signal. Since the input to the G terminal of the second master latch ML22 is off, the voltage value of the output signal from the Q terminal remains S13. Since the input to the G terminal of the third master latch ML23 is turned on, the voltage value of the output signal from the Q terminal is equal to the output signal of the Q terminal power of the second master latch ML 22, and S13 become.
  • the voltage value of the scan test signal is set to S12, the voltage value of the CLK21 is turned off, and the voltage value of the CLK22 is turned on.
  • the voltage value of the scan test signal is set to S23, CLK21, and CLK22, and the voltage value of CLK24 is turned on.
  • the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal from the Q terminal of the second master latch ML22.
  • S 12 Since the input to the G terminal of the fourth slave latch SL24 is also on, the voltage value of the output signal from the Q terminal is equal to the voltage value of the output signal of the Q terminal power of the fourth master latch ML24 and becomes S14. .
  • the voltage value of the output signal with the Q terminal power remains S12 (the same is true for the subsequent periods).
  • the voltage value of the output signal with the Q terminal power remains S 14 (the same for the following period). [0168] In the period Til, the voltage value of the scan test signal is set to S21, the voltage value of CLK21 is turned off, and the voltage value of CLK22 is turned on.
  • the scan test signal is not input (same in the following period), and the input signal from the upstream logic circuit CKT21 is II force Rl, 12 force R2, 13 force R3, 14 force R4. (Same in subsequent periods).
  • the CLK11 and CLK12 voltage values are off, the CLK13 voltage value is on, and the CLK14 voltage value is off.
  • the SEL voltage value is switched to the off state.
  • the voltage value of the output from the Q terminal becomes equal to the voltage value of the output signal of the Q terminal power of the first master latch ML21. It becomes. Since the input signal to the G terminal of the third slave latch SL23 is also on, the voltage value of the output signal from the Q terminal is equal to the output signal of the Q terminal power of the third master latch ML23 and becomes S23 .
  • the one-pattern test and the two-pattern test can be easily performed without increasing the number of latches.
  • the voltage relationship between the signals of the two-pattern test used in the second embodiment can be used as the two-pattern test in the first embodiment, and the two-pattern test and the first pattern used in the first embodiment. It is also possible to use the pattern test signal for the two-pattern test and the one-pattern test of the second embodiment (adjustment of the selector selection control is possible as appropriate.
  • FIG. 1 is a block diagram of a semiconductor integrated circuit according to the first embodiment.
  • FIG. 2 is an equivalent circuit diagram of a master latch in the semiconductor integrated circuit according to the first embodiment.
  • FIG. 3 is a diagram showing signal voltages of each component in one pattern test of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 4 is a diagram showing signal voltages of components in a two-pattern test of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 5 is a block diagram of a semiconductor integrated circuit according to the second embodiment.
  • FIG. 6 is a diagram showing the signal voltage of each component in one pattern test of the semiconductor integrated circuit according to the second embodiment.
  • FIG. 7 is a diagram showing signal voltages of components in a two-pattern test of the semiconductor integrated circuit according to the second embodiment.
  • FIG. 8 is a block diagram of a semiconductor integrated circuit according to prior art 1.
  • FIG. 9 is a block diagram of a semiconductor integrated circuit according to Prior Art 2.

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Abstract

【課題】 　占有面積の増加を大幅にもたらすことなく、いわゆる２パターンテストが可能となる半導体集積回路を提供すること。 【解決手段】 　複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセレクタと、を有する半導体集積回路であって、フリップフロップは、それぞれマスターラッチ及び該マスターラッチに接続されるスレイブラッチを有し、セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと電気的に接続されており、かつ、セレクタが対応するフリップフロップとは別のフリップフロップのマスターラッチとも接続されている半導体集積回路とする。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は半導体集積回路に関し、特に、半導体集積回路の検査に好適な技術に 関する。
背景技術
[0002] 半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部 にトランジスターその他の回路素子を生成させ、電子回路の機能を有するように設計 したものであり、パーソナルコンピュータや携帯電話などに用いられ、近年益々その 高機能化及び高集積ィ匕が求められている。
[0003] 一方、半導体集積回路は電子回路としての機能を発揮する必要から出荷する際の 動作検査を欠かすことはできず、通常の動作のための回路に加え、検査用の回路を 設けることが通常行われて！/、る。
[0004] この動作権検査の従来技術として、図 6及び図 7に示すものがある。従来技術は、 マスターラッチとスレイブラッチからなる複数のフリップフロップと、このフリップフロップ に対応して設けられるセレクタと、を有する半導体集積回路であって、スレイブラッチ の出力端子を他のフリップフロップに対応して設けられるセレクタの入力端子とが接 続されている。
[0005] 例えば図 6に記載の技術 (以下単に「第一の従来技術」という。）では、スレイブラッ チの出力端子と他のフリップフロップに対応して設けられるセレクタの入力端子と、を 電気的に接続させることにより、複数のフリップフロップを直列に接続しスキャンチェ ーンを構成し、検査を行う。
[0006] また図 7に記載の技術 (以下単に「第二の従来技術」という。）では、更に、各フリツ プフロップが他のテスト用ラッチを有しており、スキャンチェーンによる検査において 2 ノ ターン検査を行うことができる。なお上記の第一および第二の従来技術にっ 、て は下記特許文献 1に詳 、記載がある。
非特干文献 1 : Bulent I. Dervisougluら、 'Desig for testa oilitv： using sea npath techniques for path— delay test and measurement"、 Proceedin gs of International of International Test Conference、 1991年 10月、 3 65頁〜 374頁
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、上記記載の第一の従来技術では、検査時にお!、て 、わゆる 2パター ンテストを行うことができない。 2パターンテストは、信号遅延の確認を行う必要から、 高機能、高集積ィ匕した回路において欠かすことのできない検査である。
[0008] 一方で、上記第二の従来技術では、いわゆる 2パターンテストを行うことができるが
、テスト用ラッチを各フリップフロップ内に設けなければならず、占有面積の増大をも たらしてしまう。
[0009] そこで、本発明は、占有面積の増加を大幅にもたらすことなぐいわゆる 2パターン テストが可能となる半導体集積回路を提供することを目的とする。
課題を解決するための手段
[0010] 上記目的を達成するための手段として、本発明は例えば以下の手段を採用する。
[0011] 第一の手段として、複数のフリップフロップと、複数のフリップフロップの各々に対応 して設けられるセレクタと、を有する半導体集積回路であって、フリップフロップは、そ れぞれマスターラッチ及びマスターラッチに電気的に接続されるスレイブラッチを有し 、セレクタは、セレクタが対応するフリップフロップのマスターラッチと電気的に接続さ れており、かつ、セレクタの少なくとも一つは、セレクタが対応するフリップフロップとは 別のフリップフロップのマスターラッチとも接続されている半導体集積回路とする。
[0012] またこの手段において、セレクタは、このセレクタが対応するフリップフロップとは別 のフリップフロップにおけるマスターラッチの出力が入力されるよう接続されていること も望ましい。
[0013] またこの手段において、セレクタは、このセレクタが対応するフリップフロップとは別 のフリップフロップのスレイブラッチの出力も入力されるよう接続されていることも望ま しい。
[0014] またこの手段において、複数のフリップフロップと、セレクタは、スキャンチェーンを 構成することも望ましい。
[0015] また、第二の手段として、第一の論理回路と、この第一の論理回路力 の信号を受 け付ける複数のセレクタと、この複数のセレクタ各々に対応して設けられ、かつ、この セレクタからの信号を受け付けるマスターラッチと、マスターラッチ各々に対応して設 けられ、かつ、このマスターラッチからの信号を受け付けるスレイブラッチと、スレイブ ラッチ力 の信号を受け付ける第二の論理回路と、を有する半導体集積回路であつ て、複数のセレクタのうちの一つは、半導体集積回路からの信号と第一の論理回路 力 の信号の 、ずれかを選択して対応する前記マスターラッチへ出力し、他のセレク タは、このセレクタが対応するマスターラッチとは別のマスターラッチの信号と第一の 論理回路からの信号のいずれかを選択し、対応するマスターラッチへと出力すること とする。またこの手段において、複数のセレクタと該セレクタに対応して設けられる複 数のマスターラッチは、スキャンチェーンを構成することも望まし!/、。
発明の効果
[0016] 以上の手段により本発明は、占有面積の増加を大幅にもたらすことなぐいわゆる 1 ノ ターン及び 2パターンテストが可能となる半導体集積回路を提供することができる。 発明を実施するための最良の形態
[0017] 以下、本発明の実施の形態について図面に基づいて説明する。
[0018] (実施形態 1)
本実施形態の半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導 体材料の内部にトランジスターその他の回路素子を生成させ、電子回路の機能を有 するように設計したものであって、回路配置以外は周知の構成を採用することができ る。
[0019] 図 1は、本実施形態に係る半導体集積回路のブロック図である。本実施形態に係る 半導体集積回路は、マスターラッチ及びスレイブラッチをそれぞれ有する四つのフリ ップフロップ FF11、 FF12、 FF13、 FF14 (以下単に、 FF11を「第一のフリップフロ ップ」、 FF12を「第二のフリップフロップ」、 FF13を「第三のフリップフロップ」、 FF14 を「第四フリップフロップ」ともいう。）と、これらフリップフロップの各々に対応して設け られ、各フリップフロップへの入力を制御する四つのセレクタ MUX11、 MUX12、 M UX13、 MUX14 (以下単に、 MUX11を「第一のセレクタ」、 MUX12を「第二のセレ クタ」、 MUX13を「第三のセレクタ」、 MUX14を「第四のセレクタ」ともいう。）と、を有 して構成されている。
[0020] セレクタ MUX11、 MUX12、 MUX13、 MUX14の各々は二つの入力端子と一つ の出力端子とを有し、 V、ずれのセレクタも入力端子の一方は上流側の論理回路 CK T11と電気的に接続されている。なお、本明細書において「端子」とは、電気的な接 続をするために設けた電流の出入り口をいい、金具等が取り付けられず単に導線に よって構成されて 、る場合も含まれることとする。
[0021] 第一のセレクタ MUX11の入力端子の他の一方は、スキャンテスト信号を入力する ための端子であって、スキャンテストの際外部のスキャンテスト信号入力装置と電気 的に接続可能となるよう構成されて 、る（図 1にお 、てスキャンテスト信号装置からの スキャンテスト信号を「SCAN IN 1」と表現する）。
[0022] なお、各セレクタは二つの入力端子に入力される信号のいずれかを選択して出力 するものであって、その 、ずれかの信号を選択させるかは接続される電源によって制 御される（図示省略)。
[0023] 本実施形態における各フリップフロップは先ほど述べたように、マスターラッチ及び スレイブラッチを有しており（以下、第一のフリップフロップにおけるマスターラッチを 単に「第一のマスターラッチ ML11」、スレイブラッチを単に「第一のスレイブラッチ SL 11」と呼ぶ。第二、第三、第四のフリップフロップにおいて同様。）、各マスターラッチ 、各スレイブラッチは入力端子として G端子及び D端子を、出力端子として Q端子を それぞれ有している。なお、各マスターラッチの D端子は対応して設けられるセレクタ の出力端子に、 Q端子は同じフリップフロップに設けられているスレイブラッチの D端 子にそれぞれ電気的に接続されており、各スレイブラッチの Q端子は下流側の論理 回路 CKT12にそれぞれ電気的に接続されて!、る。
[0024] 第一、第三のフリップフロップ FF11、 FF13における第一、第三のマスターラッチ M L 11、 ML13の G端子は外部の第一のクロック信号源 CLK11に電気的に接続され ており、第二、第四のフリップフロップ FF12、 FF14における第二、第四のマスターラ ツチ ML 12、 ML14の G端子は外部の第二のクロック信号源 CLK12に電気的に接 続されている。なお動作については後に詳細に説明する力 これらクロック信号源は 接続されるマスターラッチの動作のオンオフを制御するクロック信号を出力するもの である。
[0025] また、第一、第三のフリップフロップ FF11、 FF13における第一、第三のスレイブラ ツチ SL 11、 SL 13の G端子は外部の第三のクロック信号源 CLK13に電気的に接続 されており、第二、第四のフリップフロップ FF12、 FF14における第二、第四のスレイ ブラッチ SL12、 SL14の G端子は外部の第四のクロック信号源 CLK14に電気的に 接続されている。なおこれらクロック信号源も上述のマスターラッチの場合と同様、ス レイブラッチの動作のオンオフを制御するクロック信号を出力するものである。
[0026] 更に、第二のフリップフロップ FF12に対応して設けられる第二のセレクタ MUX12 の上流側の論理回路 CKT11と電気的に接続する入力端子とは別の入力端子は、 第一のフリップフロップ FF11の第一のマスターラッチ ML11の Q端子にも電気的に 接続されており、同様に第三、第四のフリップフロップ FF13、 FF14に対応して設け られる第三、第四のセレクタ MUX13、 MUX14の上流側の論理回路 CKT11と電気 的に接続する入力端子とは別の入力端子は、第二、第三のフリップフロップ FF12、 FF13のマスターラッチ ML 12, ML 13の Q端子にもそれぞれ電気的に接続されて!ヽ る。また第四のフリップフロップ FF14の Q端子は、スレイブラッチ SL14の D端子に接 続されると共に、スキャンテストの際、スキャンテスト信号検出装置に電気的に接続可 能となるべくスキャンテスト信号検出用の端子が分岐して形成されている（このように 複数のフリップフロップのマスターラッチがセレクタを介して直列に接続されている状 態は鎖のように延びて 、ることから、本明細書では「スキャンチ ーン」と表現する）。
[0027] なおここで各フリップフロップにおけるラッチの構成について説明する。本実施形態 におけるフリップフロップは、 G端子に入力される電圧値がオン状態であるときは D端 子力 入力される電圧値を Q端子力 出力する一方、オフ状態であるときは外部の電 源から入力される電圧値 V を出力するマスターラッチ及びスレイブラッチを有するも
DD
のであって、各ラッチは図 2で示されるような構成を有している。図 2におけるラッチは マスターラッチ ML11を示したものである力 他のマスターラッチだけでなく他のスレ イブラッチのいずれにおいても図 2と同様の構成を採用することができる。また、ラッ チは他の周知な回路構成を採用することができるし、もちろんそれらの組み合わせを ち採用することがでさる。
[0028] つぎに本実施形態に係る半導体集積回路の検査 (以下単に「本検査」という。 )に おける動作について説明する。本検査は、様々な時点で行うことができるが、半導体 集積回路を形成した後、この半導体集積回路を出荷する際などにおいて行うことがも つとも好ましい態様といえる。本実施形態に係る半導体集積回路は 1パターンテスト 及び 2パターンテストが可能であるため、各パターンテストについて説明する。
[0029] まず、本検査における 1パターンテストについて説明する。図 3は本実施形態に係る 半導体集積回路における 1パターンテストにおける各信号の電圧値を示す図である。
[0030] 以下図 3を参照しつつ、順を追って説明する。図 3は本検査における各信号の関係 について説明する図であって、 IIは上流側の論理回路 CKT11から第一のセレクタ MUX11に入力される信号の電圧値を、 12は上流側の論理回路 CKT11から第二の セレクタ MUX12に入力される信号の電圧値を、 13は上流側の論理回路 CKT11か ら第三のセレクタ MUX13に入力される信号の電圧値を、 14は上流側の論理回路 C KT11から第四のセレクタ MUX14に入力される信号の電圧値を、 SCAN INはス キャンテスト信号装置からのスキャンテスト信号の電圧値を、 ML 11は第一のマスタ 一ラッチ ML11における Q端子からの信号の電圧値を、 ML12は第二のマスターラッ チ ML12における Q端子からの出力信号の電圧値を、 ML13は第三のマスターラッ チ ML13における Q端子からの出力信号の電圧値を、 ML14は第四のマスターラッ チ ML14における Q端子からの出力信号の電圧値を、 SELはセレクタ MUX11、 M UX12、 MUX13、 MUX14に入力される信号の電圧値、をそれぞれ示している。な お ML14の電圧値は、図 1において示しているとおり、 SCAN OUT 1と同じ値を 示すため、 ML14と SCAN OUTは同じ箇所に示している。また SL11は第一のス レイブラッチ SL11の Q端子からの出力信号の電圧値を示し、 SL12、 SL13、 SL14 において同様である。 CLK11、 CLK12、 CLK13、 CLK14は上記のとおりクロック 信号の電圧値を示している。なお、横軸は時間を示す。
[0031] まず図 3の T1の期間においてスキャンテスト信号 SCAN INの電圧値を SI 3、 CLK 11の電圧値をオン状態、 CLK12の電圧値をオフ状態、 SELの電圧値をオン状態と する。なお、本実施形態では SELの電圧値がオンである場合、セレクタがスキャンテ スト信号、又は接続されるマスターラッチの Q端子力 の出力信号を選択するよう構 成している力 実施の態様によっては、 SELがオン状態のとき、上記以外の選択、上 流側の論理回路 CKT11からの入力を選択するようにしても良!、。
[0032] SELの電圧値はオン状態であるため、第一のセレクタ MUX11はスキャンテスト信号 装置力も入力されるスキャンテスト信号 (S 13)を第一のマスターラッチ ML11に出力 する。この期間において第一のマスターラッチはオン状態となっているため、スキャン テスト信号 (S13)をそのまま Q端子力 出力する。
[0033] 期間 T2ではスキャンテスト信号の電圧値を S11、 CLK11の電圧値をオフ状態、 C LK12の電圧値をオン状態、 SELの電圧値をオン状態とする。なお、 CLK14は期間 後述する期間 T9以外はオフ状態となっている。
[0034] この期間において第一のマスターラッチ ML11では、 G端子に印加される電圧値が オフ状態であるため第一のマスターラッチ ML11の Q端子力 の出力信号の電圧値 は S13となる。第二のマスターラッチ ML12では、 G端子に印加される電圧値がオン 状態であるため、第一のマスターラッチ ML 11の Q端子力 の出力信号の電圧値が 第二のマスターラッチ ML 12の出力信号の電圧値 S 13となる。
[0035] 期間 T3ではスキャンテスト信号の電圧値を S11のまま、 CLK11の電圧値をオン状 態、 CLK12の電圧値をオフ状態、 SELの電圧値をオン状態とする。
[0036] この期間において第一のマスターラッチ ML11では、 G端子に印加される電圧がォ ン状態となるため、第一のマスターラッチの Q端子からの出力は S11となる。第二の マスターラッチでは G端子に印加される電圧がオフ状態となっているため、第二のマ スターラッチの Q端子の出力は T2の期間における出力 S 13に保持される。第三のマ スターラッチ ML13では G端子に印加される電圧値がオン状態であるため、第三のマ スターラッチ ML13の Q端子からの出力は S 13となる。
[0037] 期間 T4ではスキャンテスト信号の電圧値を S 14、 CLK11、 CLK12の電圧値をォ フ状態、 CLK13の電圧値をオン状態とする。
[0038] この期間において、第一のマスターラッチでは G端子に印加される電圧値がオフ状 態であるため、 Q端子からの出力信号の電圧値は S 11のままである。第二のマスター ラッチにおいても、 G端子に印加される電圧値がオフ状態であるため、 Q端子からの 出力信号の電圧値は S 13に保持される。また、第三のマスターラッチにおいても、 G 端子に印加される電圧値がオフ状態であるため、 Q端子力 の出力信号の電圧値は S 13のままとなる。
一方、第一のスレイブラッチ SL11における G端子に印加される電圧値はオン状態と なるため、第一のスレイブラッチ SL 11の Q端子からの出力信号の電圧値は、第一の マスターラッチの Q端子力もの出力信号の電圧値となり、 S 11となる。また、第三のス レイブラッチ SL13の G端子に印加される電圧値もオン状態となっているため、第三 のスレイブラッチ SL 13の Q端子からの出力信号の電圧値も第三のマスターラッチ M L 13の Q端子からの出力信号の電圧値と同じとなり、 S 13となる。
[0039] 期間 T5では、スキャンテスト信号の電圧値を S 14のまま、 CLK11の電圧値をオン 状態、 CLK12の電圧値をオフ状態、 CLK13の電圧値をオフ状態とする。
[0040] この期間において、第一のマスターラッチでは G端子に印加される電圧値がオン状 態となるため、 Q端子力もの出力信号の電圧値は S14となる。第二のマスターラッチ では G端子に印加される電圧値がオフ状態となるため、第二のマスターラッチ ML12 の Q端子力もの出力信号の電圧値は S 13のままとなる。また第三のマスターラッチ M L13の G端子に印加される電圧値はオン状態ではある力 第二のマスターラッチ ML 12の Q端子力もの出力信号の電圧値が S 13のため Q端子からの出力信号の電圧値 は S13のままである。また、第一のスレイブラッチ SL11の G端子に印加される電圧値 はオフ状態であるため、 Q端子力 の出力信号の電圧値は S 11のままとなり、第三の スレイブラッチ SL 13の Q端子力もの出力信号の電圧値も同様に S 13のままとなる。
[0041] 期間 T6では、スキャンテスト信号の電圧値を S 12、 CLK11の電圧値をオフ状態、 CLK12の電圧値をオン状態、 CLK13の電圧値をオフ状態とする。
[0042] この期間において、第一のマスターラッチ ML11では G端子に印加される電圧値が オフ状態となるため、 Q端子からの出力信号の電圧値は S 14のまま維持される。第二 のマスターラッチ ML 12では、 G端子に印加される電圧値がオン状態となるため、第 二のマスターラッチ ML12の Q端子力もの出力信号の電圧値は第一のマスターラッ チの Q端子力もの出力信号の電圧値と等しくなり、 S 14となる。また、第三のマスター ラッチ ML13では G端子に印加される電圧値がオフ状態となるため、 Q端子力 の出 力信号の電圧値は S 13のままとなる。第四のマスターラッチ ML 14では G端子に印 カロされる電圧値がオン状態となるため、第三のマスターラッチ ML 13の Q端子からの 出力信号の電圧値が第四のマスターラッチ ML14の Q端子力もの出力信号の電圧 値と同じ隣、 S13となる。なお第一及び第三のスレイブラッチにおける Q端子からの 出力信号の電圧値は期間 T5における値と同じである。
[0043] 期間 T7では、スキャンテスト信号の電圧値を S 12のまま、 CLK11の電圧値をオン 状態、 CLK12の電圧値をオフ状態、 CLK13の電圧値をオフ状態とする。
[0044] この期間において、第一のマスターラッチ ML11では G端子に印加される電圧値が オン状態となっているため、 Q端子力もの出力信号の電圧値は S 12となる。第二のマ スターラッチ ML12の G端子に印加される電圧値はオフ状態であるため、第二のマス ターラッチ ML 12の Q端子力もの出力信号の電圧値は S 14のままとなる。また第三の マスターラッチ MK13の G端子に印加される電圧値はオン状態となっているため、第 三のマスターラッチ ML13の Q端子力もの出力信号は、 D端子への入力信号即ち第 二のマスターラッチ ML12の Q端子力もの出力信号と同じとなり、 S14となる。第四の マスターラッチ ML 14の G端子に印加される電圧値はオフ状態であるため、 Q端子か らの出力信号の電圧値は S 13のままとなる。なお第一及び第三のスレイブラッチにお ける Q端子からの出力信号の電圧値は期間 T5における値と同じである。
[0045] 期間 T8では、スキャンテスト信号は入力せず、 CLK11の電圧値をオフ状態、 CLK 12の電圧値をオン状態、 CLK13の電圧値をオフ状態とする。
[0046] この期間において、第一のマスターラッチ ML11では G端子に印加される電圧値が オフ状態であるため、 Q端子からの出力信号の電圧値は S 12のままである。第二の マスターラッチ ML 12の G端子に印加される電圧値はオン状態であるため、第二のマ スターラッチ ML 12の Q端子からの出力信号の電圧値は S 12となる。第三のマスター ラッチ ML13の G端子に印加される電圧値はオフ状態であるため、第三のマスターラ ツチ ML 13の Q端子から出力される出力信号の電圧値は S 14のままとなる。また、第 四のマスターラッチ ML14の G端子に印加される電圧値はオン状態であるため、 Q端 子からの出力信号の電圧値は S 14となる。なお第一及び第三のスレイブラッチにお ける Q端子からの出力信号の電圧値は期間 T5における値と同じである。
[0047] 期間 Τ9では、スキャンテスト信号は入力せず（以後の期間において同様）、 CLK1 1の電圧値をオフ状態、 CLK12の電圧値をオフ状態、 CLK13の電圧値をオフ状態 、 CLK14の電圧値をオン状態とする。また、 IIの電圧値を Rl、 12の電圧値を R2、 13 の電圧値を R3、 14の電圧値を R4として夫々入力し、これらの値は以後一定とする。 また期間 T9中において SELの電圧を切り替えることにより、各セレクタ MUX11、 M UX12、 MUX13、 MUX14の入力先を切り替えており、 T9では上流側の論理回路 CKT11からの信号を入力させることとする。
[0048] この期間において、第一のマスターラッチ ML11における G端子への印加電圧は オフ状態であるため、 Q端子からの出力信号の電圧値は S 12のままとなる。第二のマ スターラッチ ML12の G端子に印加される電圧値はオフ状態であるため、 Q端子から の出力信号は S12のままとなる。また第三のマスターラッチ ML13の G端子に印加さ れる電圧値はオフ状態であるため、 Q端子力もの出力信号は S14のままとなる。第四 のマスターラッチ ML14の G端子に印加される電圧値はオフ状態であるため、 Q端子 力もの出力信号は S 14のままとなる。この期間では CLK14がオン状態となるため、 第二のスレイブラッチ SL 12の G端子に印加される電圧値はオン状態であるため第二 のスレイブラッチ SL 12の Q端子から出力される信号の電圧値は第二のマスターラッ チ ML12からの出力信号の電圧値と等しく S12となり、同様に第四のスレイブラッチ S L14の Q端子から出力される信号の電圧値は第四のマスターラッチ ML14力もの出 力信号の電圧値と等しくなり、 S14となる。なお第一及び第三のスレイブラッチにおけ る Q端子力 の出力信号の電圧値は期間 T5における値と同じである。
[0049] 期間 T10では、 CLK11の電圧値をオン状態、 CLK12の電圧値をオフ状態とする
[0050] この期間において、第一のマスターラッチ ML11における G端子へ印加する電圧値 はオン状態となるため、 D端子への入力信号の電圧値力 端子力もの出力信号の電 圧値となる。ところで、期間 T9中で SELにより各セレクタの入力の切り替えがなされて いることから、第一のマスターラッチ ML11の Q端子力 の出力信号の電圧値は R1と なる。第二のマスターラッチ ML12の G端子に印加される電圧値はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S12のままとなる。第三のマスターラッチ ML1 3の G端子に印加される電圧値はオン状態であるため、 D端子への入力信号の電圧 値が Q端子力もの出力信号の電圧値となるが、期間 T9中で SELによりセレクタの入 力の切り替えがなされていることから、第三のマスターラッチ ML13の Q端子力もの出 力信号の電圧値は R3となる。第四のマスターラッチ ML14の G端子へ入力される信 号の電圧値はオフ状態であるため、 Q端子からの出力信号の電圧値は S 14となる。 なお第一乃至第四のスレイブラッチにおける Q端子からの出力信号の電圧値は期間 T9における値と同じである。
[0051] 期間 T11では、 CLK11をオフ状態、 CLK12をオン状態とする。
[0052] この期間において、第一のマスターラッチ ML11の G端子に印加される電圧値はォ フ状態であるため、 Q端子からの出力信号の電圧値は R1のままとなる。第二のマスタ 一ラッチ ML12の G端子に印加される電圧値はオン状態であるため、第一のマスタ 一ラッチの Q端子力もの出力信号の電圧値が第二のマスターラッチ ML12の出力信 号の電圧値と等しくなり、 R1となる。第三のマスターラッチ ML13の G端子に印加さ れる電圧値はオフ状態であるため、 Q端子からの出力信号の電圧値は R3のままとな る。第四のマスターラッチ ML14の G端子に印加される電圧値はオン状態であるため 、第三のマスターラッチ ML13の Q端子からの出力信号の電圧値力 端子力もの出 力信号の電圧値となり R3となる。なお第一乃至第四のスレイブラッチにおける Q端子 力もの出力信号の電圧値は期間 T10における値と同じである。
[0053] 期間 T12では、 CLK11をオン状態、 CLK12をオフ状態とする。
[0054] この期間において、第一のマスターラッチ ML11の G端子に印加される電圧値はォ ン状態であるため、 Q端子からの出力信号の電圧値は D端子力 入力される信号の 電圧値と等しくなる力 SELは T10の期間において既にスキャンテスト信号の入力を 選択するよう切り替えられているため、入力の信号はなくなつている。第二のマスター ラッチ ML12の G端子に印加される電圧値はオフ状態であるため、 Q端子からの出 力信号の電圧値は R1のままとなる。また、第三のマスターラッチ ML13の G端子の電 圧値はオン状態となっており、 SELの電圧値により第三のセレクタ MUX13は第二の マスターラッチ ML12の Q端子からの出力信号の電圧値を選択するようになっている ため、 Q端子からの出力は Rlとなる。第四のマスターラッチ ML14の G端子の電圧値 はオフ状態であるため、 Q端子力もの出力信号の電圧値は R3のままとなる。なお第 一乃至第四のスレイブラッチにおける Q端子からの出力信号の電圧値は期間 T11に おける値と同じである。
[0055] 期間 T13では、 CLK11をオフ状態、 CLK12をオン状態とする。
[0056] この期間において、第一のマスターラッチ ML11の G端子に印加される電圧値はォ フ状態であるため、 Q端子からの出力信号の電圧値は T12の状態と変化は無い。第 二のマスターラッチ ML12の G端子に印加される電圧値はオン状態であるため、 Q端 子からの出力信号の電圧値は D端子力 入力される信号の電圧値と等しくなる。しか しながら SELは T10の期間において既にスキャンテスト信号の入力を選択するよう切 り替えられているため、入力の信号はなくなつている。第三のマスターラッチの G端子 に印加される電圧はオフ状態であるため、 Q端子力 の出力信号の電圧値は R1のま まとなる。第四のマスターラッチ ML 14の G端子に入力される電圧値はオン状態であ るため、 Q端子力もの出力信号の電圧値は第三のマスターラッチ ML13の Q端子か らの出力信号と等しくなり、 R1となる。なお第一乃至第四のスレイブラッチにおける Q 端子からの出力信号の電圧値は期間 T12における値と同じである。
[0057] 期間 T14では、 CLK11をオフ状態、 CLK12もオフ状態とする。
[0058] この期間において、第一及び第二のマスターラッチ ML11、 ML12の G端子に印 カロされる電圧はオフ状態であるため、 Q端子から出力される電圧値は T13と同様であ る。第三のマスターラッチ ML13の G端子に印加される電圧はオフ状態であるため、 Q端子から出力される電圧値は R1のままとなる。また、第四のマスターラッチ ML 14 の G端子に印加される電圧はオフ状態であるため、 Q端子から出力される信号の電 圧値は R1のままとなる。なお第一乃至第四のスレイブラッチにおける Q端子からの出 力信号の電圧値は期間 T13における値と同じである。
[0059] 期間 T15では、 CLK11をオフ状態、 CLK12をオン状態とする。また期間 T15中に おいて SELの電圧を切り替えることにより、各セレクタ MUX11、 MUX12、 MUX13 、 MUX14の入力先を切り替えており、 T15では論理回路上流側の 11からの信号を 人力させることとする。 [0060] この期間において、第一のマスターラッチ ML11の G端子に印加される電圧はオフ 状態であるため、 Q端子力も出力される電圧値は T14と同様である。第二のマスター ラッチ ML12の G端子に印加される電圧はオン状態となっており、また、 T14期間中 に SELの電圧値をオン状態としていることより、第二のセレクタは上流側の論理回路 CKT11からの入力信号を選択するようになって!/、るため、第二のマスターラッチ ML 12の Q端子からの出力信号の電圧値は R2となる。第三のマスターラッチ ML13の G 端子に印加される電圧値はオフ状態であるため、 Q端子力 の出力信号の電圧値は R1のままとなる。また第四のマスターラッチ ML14の G端子に印加される電圧はオン 状態であり、また、 T14期間中に SELの電圧値をオン状態としていることより、第四の セレクタは上流側の論理回路 CKT11からの入力信号を選択するようになって!/、るた め、第四のマスターラッチ ML 14の Q端子力もの出力信号の電圧値は R4となる。な お第一乃至第四のスレイブラッチにおける Q端子からの出力信号の電圧値は期間 T 14における値と同じである。
[0061] 期間 T16では、 CLK11をオン状態、 CLK12をオフ状態とする。なお、期間 T14で は SELの電圧値をオフ状態とすることにより、各セレクタは上流の論理回路以外の信 号を選択するようにしている。
[0062] この期間において、第一のマスターラッチ ML11の G端子に印加される電圧はオン 状態であるが、スキャンテスト信号の入力は無いため Q端子力 の出力も無い。第二 のマスターラッチ ML12の G端子に印加される電圧値はオフ状態であるため、 Q端子 力も出力される信号の電圧値は R2のままである。第三のマスターラッチ ML13の G 端子に印加される電圧値はオン状態であるため、 Q端子力 出力される信号の電圧 値は第二のマスターラッチ ML12の Q端子の出力信号の電圧値と等しくなり R2となる 。第四のマスターラッチ ML 14の G端子の電圧値はオフ状態であるため、 Q端子から の出力信号の電圧値は R4のままとなる。
[0063] 期間 T17では、 CLK11をオフ状態、 CLK12をオン状態としている。
[0064] この期間において、第一のマスターラッチ ML11の G端子に印加される電圧はオフ 状態であるため、 T16と同様の値となる。第二のマスターラッチ ML12の G端子に印 カロされる電圧値はオン状態であるため、 D端子に入力される電圧値が Q端子からの 出力信号の電圧値となるが、スキャンテスト信号は入力されていないため、 Q端子か らの出力は特段に無い。第三のマスターラッチ ML 13の G端子に印加される電圧値 はオフ状態であるため、 Q端子力もの出力信号の電圧値は R2となる。第四のマスタ 一ラッチ ML14の G端子に印加される電圧値はオン状態であるため、 Q端子から出 力される信号の電圧値は第三のマスターラッチ ML13の Q端子からの出力信号の電 圧値と等しく R2となる。
[0065] 以上のようにして、本実施形態に係る半導体集積回路により 1パターンテストを実現 することができる。
[0066] 次に、同様にして 2パターンテストについて説明する。図 4は本検査における各信 号の関係について説明する図であり、 II、 12…などは図 3とほぼ同じである。
[0067] まず図 4の T1の期間ではスキャンテスト信号 SCAN INの電圧値を S13、 CLK11 の電圧値をオン状態、 CLK12の電圧値をオフ状態、 CLK13、 CLK14の電圧値を オフ状態、 SELの電圧値をオン状態とする。なお SELは後述する期間 T13以外はォ ン状態となっている。また CLK13は期間 T4、 T13においてオン状態となるがそれ以 外はオフ状態であり、 CLK14は期間 Τ9のみオン状態となり、それ以外はオフ状態で ある。
[0068] SELの電圧値はオン状態であるため、第一乃至第四のセレクタ MUX11、 MUX12 、 MUX13、 MUX14は上流側の CKT11から入力される信号以外の信号をマスタ 一ラッチに出力する。即ち、期間 T1において第一のマスターラッチ ML11の Q端子 力 の出力信号の電圧値は S 13となる。
[0069] 期間 T2では、スキャンテスト信号を Sl l、 CLK11の電圧値をオフ状態、 CLK12の 電圧値をオン状態とする。
[0070] この期間では、 CLK11の電圧値はオフ状態であるため、第一のマスターラッチ ML 11の出力信号の電圧値は S 13のままとなる。また第二のマスターラッチ ML 12の出 力信号の電圧値は、 G端子に入力される電圧値がオン状態であるため、第一のマス ターラッチ ML 11の Q端子の出力と同じ S 13となる。
[0071] 期間 T3ではスキャンテスト信号の電圧値を Sl l、 CLK11の電圧値をオン状態、 C LK12の電圧値をオフ状態とする。 [0072] この期間では、第一のマスターラッチ ML11における G端子の入力はオン状態とな つているため、 Q端子からの出力信号の電圧値は S 11となる。第二のマスターラッチ ML12における G端子の入力電圧値はオフ状態であるため、 Q端子からの出力信号 の電圧値は S13のままとなる。また、第三のマスターラッチ ML14における G端子の 入力電圧値はオン状態であるため、第二のマスターラッチ ML12における Q端子の 出力信号の電圧値と等しぐ Q端子力もの出力信号の電圧値は S13となる。
[0073] 期間 T4ではスキャンテスト信号の電圧値を S 14、 CLK11及び CLK12の電圧値を オフ状態とする。またこの期間では CLK13の電圧値をオン状態とする。
[0074] この期間では、第一のマスターラッチ ML11における G端子の入力はオフ状態であ るため、 Q端子力もの出力信号の電圧値は S 11のままとなる。第二のマスターラッチ ML 12における G端子の入力電圧値もオフ状態であるため、 Q端子からの出力信号 の電圧値は S 13のままとなる。また、第三のマスターラッチ ML 13の G端子に入力さ れる電圧値もオフ状態であるため、 Q端子からの出力信号の電圧値も S 13のままとな る。またこの期間において CLK13はオン状態となっているため、第一のスレイブラッ チ SL11の G端子の入力電圧値がオン状態となっているため、 Q端子力 の出力信 号の電圧値は第一のマスターラッチ ML11の Q端子の出力信号と等しくなり S11とな る。また第三のスレイブラッチ SL11における G端子に入力される電圧値もオン状態と なって 、るため、第三のスレイブラッチ SL 13の Q端子の出力は第三のスレイブラッチ SL 13の Q端子の出力信号の電圧値と等しくなり S 13となる。
[0075] 期間 T5ではスキャンテスト信号の電圧値を S 14、 CLK11の電圧値をオン状態、 C LK12の電圧値をオフ状態とする。
[0076] この期間において、第一のマスターラッチ ML11の G端子に入力される電圧値はォ ン状態であるため、 Q端子から出力される電圧値はスキャンテスト信号と等しくなり、 S 14となる。第二のマスターラッチ ML12の G端子に入力される電圧値はオフ状態で あるため、 Q端子から出力される電圧値は S13のままとなる。第三のマスターラッチ M L 13の G端子に入力される電圧値はオン状態であるため、 Q端子からの出力信号の 電圧値は第二のマスターラッチ ML 12の Q端子からの出力信号の電圧値と等しく S 1 3となる。また CLK13はオフ状態であるため、第一及び第三のスレイブラッチの Q端 子からの出力信号の電圧値はそれぞれ S 11、 S 13のままとなる。
[0077] 期間 T6ではスキャンテスト信号の電圧値を S 12、 CLK11の電圧値をオフ状態、 C LK12の電圧値をオン状態とする。
[0078] この期間において、第一のマスターラッチ ML11の G端子に入力される電圧値はォ フ状態であるため、 Q端子からの出力信号の電圧値は S 14のままとなる。第二のマス ターラッチ ML 12の G端子に入力される電圧値はオン状態であるため、 Q端子力もの 出力信号の電圧値は第一のマスターラッチ ML11の Q端子力 の出力信号の電圧 値と等しく S 14となる。また第三のマスターラッチ ML 13の G端子に入力される電圧値 はオフ状態であるため、 Q端子力もの出力信号の電圧値は S 13のままとなる。第四の マスターラッチ ML 14の G端子に入力される電圧値はここでオン状態となるため、 Q 端子から出力される信号の電圧値は第三のマスターラッチ ML13の Q端子力もの出 力信号の電圧値と等しくなり S13となる。
[0079] 期間 T7ではスキャンテスト信号を S 12のまま、 CLK11の電圧値をオン状態、 CLK 12の電圧値をオフ状態とする。
[0080] この期間において、第一のマスターラッチ ML11の G端子に入力される信号の電圧 値はオン状態であるため、 Q端子力もの出力信号の電圧値は S 12となる。第二のマ スターラッチ ML 12の G端子に入力される信号の電圧値はオフ状態であるため、 Q端 子からの出力信号の電圧値は S14のままとなる。第三のマスターラッチ ML13の G端 子に入力される信号の電圧値はオン状態であるため、 Q端子からの出力信号の電圧 値は第二のマスターラッチ ML12における Q端子の出力信号の電圧値と等しく S14 となる。第四のマスターラッチ ML 14の G端子力も入力される信号の電圧値はオフ状 態であるため、 Q端子から出力される信号の電圧値は S 13のままとなる。
[0081] 期間 T8ではスキャンテスト信号を入力せず、 CLK11の電圧値をオフ状態、 CLK1 2の電圧値をオン状態とする。
[0082] この期間において、第一のマスターラッチ ML11の G端子に入力される信号の電圧 値はオフ状態であるため、 Q端子から出力される信号の電圧値は S 12のままとなる。 第二のマスターラッチ ML 12の G端子に入力される信号の電圧値はオン状態である ため、 Q端子から出力される信号の電圧値は第一のマスターラッチ ML11の Q端子 力もの出力信号の電圧値と等しくなり S 12となる。第三のマスターラッチ ML 13の G端 子に入力される信号の電圧値はオフ状態であるため、 Q端子からの出力信号の電圧 値は S 14のままとなる。第四のマスターラッチ ML 14の G端子力も入力される信号の 電圧値はオン状態であるため、 Q端子力 の出力信号の電圧値は第三のマスターラ ツチ ML13の Q端子からの出力信号の電圧値と等しくなり S14となる。
[0083] 期間 T9ではスキャンテスト信号を S23、 CLK11、 CLK12をオフ状態、 CLK14を オン状態とする。
[0084] この期間において、第一のマスターラッチ ML11の G端子に入力される信号の電圧 値はオフ状態であるため、 Q端子力もの出力信号の電圧値は S 12のままとなる。第二 のマスターラッチ ML 12の G端子力も入力される信号の電圧値もオフ状態であるため 、 Q端子からの出力信号の電圧値は S 12のままとなる。また第三のマスターラッチ M L 13の G端子に入力される電圧値もオフ状態であるため、 Q端子力もの出力信号の 電圧値も S 14のままとなる。また第四のマスターラッチ ML14の G端子に入力される 電圧値もオフ状態となっているため、 Q端子力もの出力信号の電圧値も S 14のままと なる。また第二のスレイブラッチ SL 12の G端子に入力される信号の電圧値はここで オン状態となるため、 Q端子からの出力信号の電圧値は第二のスレイブラッチ SL 12 の Q端子力もの出力信号の電圧値と等しくなり S12となる。まだ第四のスレイブラッチ SL14の G端子に入力される信号の電圧値もオン状態となっているため、 Q端子から の出力信号の電圧値は第四のマスターラッチ ML14の Q端子からの出力信号の電 圧値と等しくなり S 14となる。
[0085] 期間 T10ではスキャンテスト信号を S23のまま、 CLK11をオン状態、 CKL12をォ フ状態、 CLK13、 CLK14をオフ状態とする。
[0086] この期間において、第一のマスターラッチ ML11の G端子に入力される電圧値はォ ン状態となるため、 Q端子からの出力信号の電圧値は S23となる。また第二のマスタ 一ラッチ ML12の G端子に入力される電圧値はオフ状態となるため、 Q端子からの出 力信号の電圧値は S 12のままとなる。第三のマスターラッチ ML 13の G端子に入力さ れる信号もオン状態となるため、 Q端子力もの出力信号は第二のマスターラッチ ML1 2の Q端子力も出力される信号の電圧値等しくなり S12となる。第四のマスターラッチ ML 14の G端子に入力される信号の電圧値はオフ状態であるため、 Q端子力もの出 力信号の電圧値は S 14のままとなる。
[0087] 期間 T11ではスキャンテスト信号を S21、 CLK11をオフ状態、 CLK12をオン状態 とする。
[0088] この期間において、第一のマスターラッチ ML11の G端子に入力される信号の電圧 値はオフ状態であるため、 Q端子力もの出力信号の電圧値は S23のままとなる。第二 のマスターラッチ ML 12の G端子に入力される信号の電圧値はオン状態であるため、 Q端子からの出力信号の電圧値は第一のマスターラッチ ML11の Q端子からの出力 信号と等しくなり S23となる。また第三のマスターラッチ ML13の G端子に入力される 信号の電圧値はオフ状態であるため、 Q端子からの出力信号の電圧値は S 12のまま となる。第四のマスターラッチ ML 14の G端子に入力される電圧値はオン状態である ため、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML13の Q端子から の出力信号の電圧値と等しくなり S 12となる。
[0089] 期間 T12ではスキャンテスト信号を S21のまま、 CLK11をオン状態、 CKL12をォ フ状態とする。
[0090] この期間において、第一のマスターラッチ ML11の G端子に入力される信号の電圧 値はオン状態となり、 Q端子力も出力される信号の電圧値は S21となる。第二のマス ターラッチ ML 12の G端子に入力される信号の電圧値はオフ状態であるため、 Q端 子から出力される信号の電圧値は S23のままとなる。第三のマスターラッチ ML13の G端子に入力される信号の電圧値はオン状態となるため、 Q端子から出力される信 号の電圧値は第二のマスターラッチ ML 12の Q端子力もの出力信号の電圧値と等し く S23となる。第四のマスターラッチ ML14の G端子に入力される信号の電圧値はォ フ状態であるため、 Q端子からの出力信号の電圧値は S 12のままとなる。
[0091] 期間 T13では IIを Rl、 12を R2、 13を R3、 14を R4、スキャンテスト信号は入力せず 、 CLK11、 12、 14をオフ状態、 CLK13をオン状態とする。なお II〜14の電圧値は 以後の期間同じに保たれる。また、この期間において SELをオフ状態とし、セレクタ における入力信号を入れ替える処理を行う。
[0092] この期間では、第一のマスターラッチ ML 11の G端子に入力される信号の電圧値は オフ状態であるため、 Q端子からの出力信号の電圧値は S
S21のままとなる。第二のマスターラッチ ML 12の G端子に入力される電圧値もオフ 状態であるため、 Q端子からの出力信号の電圧値は S23のままとなる。第三のマスタ 一ラッチ ML13の G端子に入力される信号の電圧値もオフ状態であるため、 Q端子 力もの出力信号の電圧値も S23のままとなる。第四のマスターラッチ ML14に入力さ れる信号の電圧値はオフ状態であるため、 Q端子からの出力信号の電圧値も S 12の ままとなる。ここで CLK13はオン状態であるため第一のスレイブラッチ SL11の G端 子に入力される信号の電圧値がオン状態となり、 Q端子力 の出力信号の電圧値が 第一のマスターラッチ ML11の Q端子の出力信号の電圧値と等しくなり S21となる。 また同様に、第三のスレイブラッチ SL13の G端子に入力される信号の電圧値がオン 状態となるため、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML13の Q端子力もの出力信号の電圧値と等しく S23となる。
[0093] 期間 T14では CLK11をオン状態、 CLK12をオフ状態とする。また期間 T14にお V、て SELの値はオン状態に戻る。
[0094] この期間では、 SELの電圧値がオフ状態となっているため、第一のセレクタ MUX1 1は上流側の論理回路 CKT11から入力される信号を選択して第一のマスターラッチ ML11に入力させる。従って第一のマスターラッチ ML11における G端子に入力され る信号の電圧値がオン状態であるため、 Q端子力 出力される信号の電圧値は上流 側の論理回路 CKT11より入力される IIの電圧値と等しく R1となる。第二のマスター ラッチ ML12の G端子に入力される電圧値はオフ状態であるため、 Q端子力も入力さ れる電圧値は S23のままとなる。第三のマスターラッチ ML13においても、 SELの電 圧値がオフ状態となっているため、上流側の論理回路 CKT11からの出力信号が第 三のマスターラッチに入力され、し力も第三のマスターラッチ ML13の G端子に入力 される信号の電圧値がオン状態であるため、第三のマスターラッチ ML13の Q端子か らの出力信号の電圧値は R3となる。なお第四のマスターラッチ ML14の G端子から 入力される信号の電圧値はオフ状態であるため S12のままとなる。なお CLK13はォ フ状態のままであるため、第一のスレイブラッチの Q端子からの出力信号の電圧値は S21のまま、第三のスレイブラッチの Q端子からの出力信号の電圧値は S23のままで ある。
[0095] 期間 T15では CLK11をオフ状態、 CLK12をオン状態とする。
[0096] この期間では、第一のマスターラッチ ML 11の G端子に入力される信号の電圧値は オフ状態となっているため、 Q端子力もの出力信号の電圧値は R1のままとなる。第二 のマスターラッチ ML 12の G端子に入力される信号の電圧値はオン状態であるため、 Q端子力 の出力は第一のマスターラッチの Q端子力 の出力信号の電圧値と等しく なり R1となる。第三のマスターラッチ ML13の G端子に入力される電圧値はオフ状態 であるため、 Q端子からの出力信号の電圧値は R3のままとなる。また第四のマスター ラッチ ML14の G端子に入力される信号電圧の値はオン状態となるため、 Q端子から の出力信号の電圧値は第三のマスターラッチ ML13の Q端子からの出力信号と等し く R3となる。なお第一のスレイブラッチ SL11からの出力信号の電圧値は S21のまま 、第二のスレイブラッチ SL12からの出力信号の電圧値は S12のまま、第三のスレイ ブラッチ SL13からの出力信号の電圧値は S23のまま、第四のスレイブラッチ SL14 力もの出力信号の電圧値は S 14のままである。
[0097] 期間 T16では CLK11をオン状態、 CLK12をオフ状態とする。
[0098] この期間では、第一のマスターラッチ ML 11の G端子への入力信号の電圧値はォ ン状態であるものの、スキャンテスト信号の入力は無いため、 Q端子からの入力は無 い。また第二のマスターラッチ ML 12の G端子への入力信号の電圧値はオフ状態で あるため、 Q端子からの出力信号の電圧値は R1のままとなる。また第三のマスターラ ツチ ML 13の G端子に入力される信号の電圧値はオン状態であるため、 Q端子から 出力される信号の電圧値は第二のマスターラッチ ML 12の Q端子から出力される信 号の電圧値と等しくなり R1となる。第四のマスターラッチ ML14の G端子に入力され る信号の電圧値はオフ状態であるため、 Q端子から出力される信号の電圧値は R3の ままとなる。。なお第一のスレイブラッチ SL11からの出力信号の電圧値は S21のまま 、第二のスレイブラッチ SL12からの出力信号の電圧値は S12のまま、第三のスレイ ブラッチ SL13からの出力信号の電圧値は S23のまま、第四のスレイブラッチ SL14 力もの出力信号の電圧値は S 14のままである。
[0099] 期間 T17では CLK11をオフ状態、 CLK12をオン状態とする。 [0100] この期間では、第一のマスターラッチ ML11の G端子への入力信号の電圧値はォ フ状態であるため、 Q端子からの出力信号の電圧値は無いまま保持される。また第二 のマスターラッチの G端子に入力される信号の電圧値もオン状態であるが、第一のマ スターラッチ ML11の Q端子力 の出力信号が無いため、 Q端子力 の出力信号の 電圧値も無いものとなる。また第三のマスターラッチ ML13の G端子に入力される電 圧値はオフ状態であるため、 Q端子力 出力される信号の電圧値は R1のまま保持さ れる。第四運のマスターラッチ ML14の G端子に入力される信号の電圧値はオン状 態であるため、第三のマスターラッチ ML 13の Q端子から出力される信号の電圧値と なり R1となる。
[0101] 期間 T18では CLK11をオン状態、 CLK12をオフ状態とする。
[0102] この期間では、第一のマスターラッチ ML11、第二のマスターラッチ ML12は期間 T17と変化は無い。第三のマスターラッチ ML13の G端子に入力される信号の電圧 値はオン状態となっているため、 Q端子からの出力信号は第二のマスターラッチの Q 端子にから出力される信号の電圧値と等しくなる力 第二のマスターラッチ ML12の Q端子力 出力される電圧値は無いため、 Q端子力 の出力信号の電圧値も無い。 第四のマスターラッチ ML14の G端子はオフ状態であるため、 R1の値を保持する。
[0103] 以上のように、スキャンテスト信号、クロック信号等を入力し、あら力じめ計算により 求めた予想信号と同様であるか否かを検出し、予測の範囲内場合は規格品として、 予測の範囲外となっている場合は規格外品として処理することができる。なお本検査 では上記のように印加したスキャンテスト信号、クロック信号等を繰り返しにゆうりょくす ることでテストを繰り返し、ノ《ターンテストを繰り返すことができる。
[0104] 以上、本実施形態に係る半導体集積回路により、回路面積の増大を伴うことなく容 易に 1パターンテスト、 2パターンテストのいずれも可能な半導体集積回路を提供する ことができる。
[0105] また、本実施形態において、説明のためにフリップフロップが四つの例について記 載している力 フリップフロップの数は四以上であってもかまわない。その場合セレク タの数もフリップフロップの数と同数設けることとなる。
[0106] (実施形態 2) 次に、本発明の第二の実施形態について図面を用いて説明する。まず本実施形 態に係る半導体集積回路のブロック図を図 5に示す。
[0107] 本実施形態に係る半導体集積回路は、セレクタが他のフリップフロップのスレイブラ ツチからの出力を受け付けることができるよう入力端子を設け電気的に接続可能とし た点、第四のスレイブラッチの Q端子側においてもスキャンテスト信号の出力を検出 可能なように入力端子を分岐させた点、を除いてほぼ実施形態 1と構成は同じである 。具体的に説明すると、基本的な構成は実施形態 1に記載の構成と同じであるものの 、第二のフリップフロップに対応して設けられる第二のセレクタ MUX22は入力端子 を三つ有し、その追加された一つは第一のフリップフロップにおける第一のスレイブラ ツチの Q端子に電気的に接続可能となって 、る。第三のセレクタ MUX23につ ヽても 同様である。なお、本実施形態ではセレクタが三つの入力端子を有している太陽とし ているが、二つの入力端子を有するセレクタを複数接続して実質的に三つの入力の うちいずれかが出力されるよう構成しても良い (但しこの場合、セレクタの選択を制御 する電圧値 SELは設けるセレクタの数だけ必要となる)。
[0108] つぎに本実施形態に係る半導体集積回路の検査 (以下単に「本検査」という。 )に おける動作について説明する。本検査は、様々な時点で行うことができるが、半導体 集積回路を形成した後、この半導体集積回路を出荷する際などにおいて行うことがも つとも好まし 、態様と 、える。
[0109] 本実施形態に係る半導体集積回路では 1パターンテストと 2パターンテストの 2種類 の検査が可能である。まず、図 6は 1パターンテストにおける各信号の関係について 説明する図であり、 II、 12…などは図 3とほぼ同じである。ただし、第四のスレイブラッ チ SL14からの出力につ!/ヽてはスキャンテスト信号の出力ともなって 、るため SCAN OUT2と重複して記載して 、る。
[0110] 本検査において、セレクタ MUX21、 MUX22、 MUX23、 MUX24は、接続する電 源（図示せず）によって、三つある入力端子のうちいずれかからの入力を対応するフリ ップフ口ップのマスターラッチに入力するよう構成されている。
[0111] まず図 6の T1の期間ではスキャンテスト信号 SCAN INの電圧値を S14、 CLK21、 CLK22の電圧値をオン状態、 CLK23、 CLK24の電圧値をオフ状態とする。なお S ELの電圧値は後述する期間 T8から T9の間以外はオン状態となっており、この期間 以外は接続するスレイブラッチの Q端子力もの出力を対応するマスターラッチの D端 子に入力するようになっており、第一のセレクタ MUX21につ!/ヽてはスキャンテスト信 号を選択するようになって！/ヽる。
[0112] この期間では、第一のマスターラッチの G端子への入力される信号の電圧値がオン 状態であるため、第一のマスターラッチ ML21の Q端子力もの出力信号の電圧値は S 14となる。
[0113] 期間 Τ2では、スキャンテスト信号の電圧値を S 13、 CLK21、 CLK22の電圧値を オフ状態、 CLK23、 CLK24の電圧値をオン状態とする。
[0114] この期間では、第一のマスターラッチ ML21の G端子への入力がオフ状態であるた め、第一のマスターラッチ ML21の出力信号の電圧値は S14のままとなる。また第一 のスレイブラッチ SL21の G端子への入力はオン状態であるため、第一のスレイブラッ チ SL21の Q端子からの出力信号の電圧値は第一のマスターラッチ ML21の Q端子 力 の出力信号の電圧値に等しく S14となる。
[0115] 期間 T3では、スキャンテスト信号の電圧値を S 13、 CLK21、 CLK22の電圧値を オン状態、 CLK23、 CLK24の電圧値をオフ状態とする。
[0116] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態であるた め、第一のマスターラッチ ML21の Q端子力もの出力はスキャンテスト信号と等しく S 13となる。第一のスレイブラッチ SL21の G端子への入力信号はオフ状態であるため 、 Q端子からの出力信号の電圧値は S 14のままとなる。第二のマスターラッチ ML22 の G端子への入力はオン状態であるため、第二のマスターラッチ ML22の Q端足か らの出力信号の電圧値は第一のスレイブラッチ ML21の Q端子からの出力信号と等 しく S 14となる。
[0117] 期間 T4では、スキャンテスト信号の電圧値を S 12、 CLK21、 CLK22の電圧値を オフ状態、 CLK23、 CLK24の電圧値をオン状態とする。
[0118] この期間では、第一のマスターラッチの G端子への入力がオフ状態であるため、第 一のマスターラッチ ML21の Q端子からの出力信号の電圧値は S13のままである。 第一のスレイブラッチ SL21の G端子への入力はオン状態であるため、第一のスレイ ブラッチ SL21の Q端子からの出力信号の電圧値は、第一のマスターラッチ ML21の Q端子からの出力と等しく S 13となる。第二のマスターラッチ ML22の G端子への入 力はオフ状態であるため、 Q端子力もの出力信号の電圧値は S 14のままである。第 二のスレイブラッチ SL22の G端子への入力はオン状態であるため、第二のスレイブ ラッチ SL22の出力信号の電圧値は第二のマスターラッチ ML22の Q端子からの出 力と等しく S 14となる。
[0119] 期間 T5では、スキャンテスト信号の電圧値を S 12のまま、 CLK21、 CLK22の電圧 値をオン状態、 CLK23、 CLK24の電圧値をオフ状態とする。
[0120] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態であるた め、 Q端子からの出力信号の電圧値はスキャンテスト信号の電圧値と等しくなり S 12と なる。第一のスレイブラッチ SL21の G端子への入力はオフ状態であるため、 Q端子 力もの出力信号の電圧値は S 13のままとなる。第二のマスターラッチ ML22の G端子 への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第一のスレイブ ラッチ SL21の Q端子からの出力信号の電圧値と等しく S13となる。第二のスレイブラ ツチ SL22の G端子の入力はオフ状態であるため、 Q端子からの出力信号の電圧値 は S 14のままとなる。第三のマスターラッチ ML23の G端子への入力はオン状態であ るため、 Q端子からの出力信号の電圧値は第二のスレイブラッチ SL22の Q端子から の出力と等しく S14となる。
[0121] 期間 T6では、スキャンテスト信号の電圧値を S 11とし、 CLK21、 CLK22の電圧値 をオフ状態、 CLK23、 CLK24の電圧値をオン状態とする。
[0122] この期間では、第一のマスターラッチ ML21の G端子への入力がオフ状態であるた め Q端子力もの出力信号の電圧値は S12のままとなる。第一のスレイブラッチ SL21 の G端子への入力はオン状態であるため、 Q端子力もの出力信号の電圧値は、第一 のマスターラッチ ML21の Q端子からの出力信号の電圧値と等しく S 12となる。第二 のマスターラッチ ML22の G端子への入力はオフ状態であるため、 Q端子からの出力 信号の電圧値は S 13のままとなる。第二のスレイブラッチ SL22の G端子への入力は オン状態であるため、 Q端子からの出力信号の電圧値は第二のマスターラッチ ML2 2の Q端子力もの出力信号の電圧値と等しくなり S13となる。第三のマスターラッチ M L23の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は S 14のままとなる。第三のスレイブラッチ SL23の G端子への入力はオン状態であるた め、 Q端子からの出力新語の電圧値は第三のマスターラッチ ML23の Q端子からの 出力信号の電圧値と等しく S14となる。
[0123] 期間 T7では、スキャンテスト信号の電圧値を S 11のままとし、 CLK21、 CLK22の 電圧値をオン状態、 CLK23、 CLK24の電圧値をオフ状態とする。
[0124] この期間では、第一のマスターラッチ ML21の入力はオン状態であるため、 Q端子 からの出力はスキャンテスト信号の電圧値と等しく S 11となる。第一のスレイブラッチ S L21の G端子への入力はオフ状態となるため、 Q端子力もの出力信号の電圧値は S 12のままとなる。第二のマスターラッチ ML22の G端子への入力はオン状態であるた め、 Q端子からの出力信号の電圧値は第一のスレイブラッチ SL21の Q端子からの出 力信号の電圧値と等しく S 12となる。第二のスレイブラッチ SL22の G端子への入力 はオフ状態であるため、 Q端子力もの出力信号の電圧値は S 13のままとなる。第三の マスターラッチ ML23の G端子への入力はオン状態であるため、 Q端子からの出力 信号の電圧値は、第二のスレイブラッチ SL22の Q端子からの出力信号の電圧値と 等しく S 13となる。第三のスレイブラッチ SL23の G端子への入力はオフ状態であるた め、 Q端子の出力信号の電圧値は S14のままとなる。第四のマスターラッチ ML24の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第三のス レイブラッチ SL23の Q端子力もの出力信号の電圧値と等しく S 14となる。
[0125] 期間 T8では、スキャンテスト信号の電圧値を無くし (期間 T9以降同じ）、 IIの入力 電圧を Rl、 12の入力電圧値 R2、 13の入力電圧を R3、 14の入力電圧を 14とする。ま た CLK21、 CLK22の電圧値をオフ状態、 CLK23、 CLK24の電圧値をオン状態と する。
[0126] この期間では、第一のマスターラッチ ML21の G端子への入力がオフ状態であるた め Q端子力もの出力信号の電圧値は S11のままとなる。第一のスレイブラッチ SL21 の G端子への入力はオン状態であるため、 Q端子からの出力は第一のマスターラッ チ ML21の Q端子力もの出力信号の電圧値と等しく S 11となる。第二のマスターラッ チ ML22の G端子への入力はオフ状態であるため、 Q端子力 の出力信号の電圧値 は S 12のままとなる。第二のスレイブラッチ SL22の G端子への入力はオン状態であ るため、 Q端子からの出力信号の電圧値は第二のマスターラッチ ML22の Q端子か らの出力信号の電圧値と等しく S 12となる。第三のマスターラッチ ML23の G端子へ の入力はオフ状態であるため、 Q端子からの出力信号の電圧値は S 13のままとなる。 第三のスレイブラッチ SL23の G端子への入力はオン状態であるため、 Q端子からの 出力信号の電圧値は第三のマスターラッチ ML23の Q端子力 の出力信号の電圧 値と等しく S 13となる。第四のマスターラッチ ML24の G端子への入力はオフ状態で あるため、 Q端子からの出力信号の電圧値は S 14のままとなる。第四のスレイブラッ チ SL24の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値 は第四のマスターラッチ ML24の Q端子からの出力信号の電圧値と等しく S14となる
[0127] 期間 T9では、 IIを R1のまま、 12を R2のまま、 13を R3のまま、 14を R4のままとし、 C LK21、 CLK22の電圧値をオン状態、 CLK23、 CLK24の電圧値をオフ状態とする 。また SELはオフ状態となり、各セレクタは上流側の論理回路 CKT21からの入力信 号を選択するようになって！/ヽる。
[0128] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態であり、 セレクタはスキャンテスト信号以外の上流側の論理回路 CKT21からの入力信号を受 け付けるため、 Q端子からの出力信号の電圧値は R1となる。第一のスレイブラッチ S L21の G端子への入力はオフ状態であるため、 Q端子力もの出力信号の電圧値は S 11のままとなる。第二のマスターラッチ ML22の G端子への入力はオン状態であるた め、 Q端子力もの出力信号の電圧値は上流側の論理回路 CKT21からの入力信号 の電圧値と等しくなり R2となる。第二のスレイブラッチ SL22の G端子への入力はオフ 状態となるため、 Q端子からの出力信号の電圧値は S 12のままとなる。第三のマスタ 一ラッチ ML23の G端子への入力はオン状態であるため、 Q端子力 の出力信号の 電圧値は上流側の論理回路 CKT21からの入力信号の電圧値と等しく R3となる。第 三のスレイブラッチ SL23の G端子への入力はオフ状態であるため、 Q端子からの出 力信号の電圧値は S 13のままとなる。第四のマスターラッチ ML24の G端子への入 力はオン状態であるため、 Q端子力 の出力信号の電圧値は上流側の論理回路 CK T21からの入力信号の電圧値と等しくなり R4となる。第四のスレイブラッチ SL24の G 端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は S 14のまま となる。なお SELはこの期間にオン状態に戻り、上流側の論理回路 CKT21以外の スキャンテスト信号又はスレイブラッチからの信号を選択する。
[0129] 期間 T10では、 11〜14への入力は行わず、 CLK21、 CLK22の電圧値をオフ状態 、 CLK23、 CLK24の電圧値をオン状態とする。
[0130] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は R1のままとなる。第一のスレイブラッチ SL21 の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第一 のマスターラッチ ML21の Q端子力もの出力信号と等しく R1となる。第二のマスター ラッチ ML22の G端子への入力はオフ状態であるため、 Q端子力 の出力信号の電 圧値は R2のままとなる。第二のスレイブラッチ SL22の G端子への入力はオン状態で あるため、 Q端子からの出力信号の電圧値は第二のマスターラッチ ML22の Q端子 力もの出力信号の電圧値と等しく R2となる。第三のマスターラッチ ML23の G端子へ の入力はオフ状態であるため、 Q端子からの出力信号の電圧値は R3のままである。 第三のスレイブラッチ SL23の G端子への入力はオン状態であるため、 Q端子からの 出力信号の電圧値は第三のマスターラッチ ML23の Q端子力 の出力信号の電圧 値と等しく R3となる。第四のマスターラッチ ML24の G端子への入力はオフ状態であ るため、 Q端子力もの出力信号の電圧値は R4のままとなる。第四のスレイブラッチ SL 24の G端子への入力信号はオン状態であるため、 Q端子からの出力信号の電圧値 は第四のマスターラッチ ML24の Q端子からの出力信号の電圧値と等しく R4となる。
[0131] 期間 T11では、 CLK21、 CLK22の電圧値をオン状態、 CLK23、 CLK24の電圧 値をオフ状態とする。
[0132] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態となるた め、スキャンテスト信号の電圧値と等しくなる力 スキャンテスト信号力 の入力は無い ため、 Q端子力もの特段の出力も無い (以後同じである)。第一のスレイブラッチ SL2 1の G端子への入力はオフ状態であるため、 Q端子力 の出力信号の電圧値は R1の ままとなる。第二のマスターラッチ ML22の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第一のスレイブラッチ SL21の Q端子力もの出力 信号の電圧値と等しくなり R1となる。第二のスレイブラッチ SL22の入力はオフ状態 であるため、 Q端子からの出力信号の電圧値は R2のままとなる。第三のマスターラッ チ ML23の G端子からの入力はオン状態であるため、 Q端子からの出力信号の電圧 値は、第二のスレイブラッチ SL22の Q端子力 の出力信号の電圧値と等しく R2とな る。第三のスレイブラッチ SL23の G端子への入力はオフ状態であるため、 Q端子か らの出力信号の電圧値は R3のままとなる。第四のマスターラッチ ML24の G端子へ の入力はオン状態であるため、 Q端子からの出力信号の電圧値は第三のスレイブラ ツチ SL24の Q端子力もの出力信号の電圧値と等しく R3となる。第四のスレイブラッ チ SL24の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値 は R4のままとなる。
[0133] 期間 T12では、 CLK21、 CLK22の電圧値をオフ状態、 CLK23、 CLK24の電圧 値をオン状態とする。
[0134] この期間では、第一のスレイブラッチ SL21の G端子への入力がオン状態となり、 Q 端子からの出力は第一のマスターラッチ ML21の Q端子からの出力信号の電圧値と 等しくなるが第一のマスターラッチ ML21の Q端子からの出力は無いため、無くなる（ 以後の期間にお 、て同じ)。第二のマスターラッチ ML22の G端子への入力はオフ 状態であるため、 Q端子からの出力は R1のままである。第二のスレイブラッチ S212 の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第二 のマスターラッチ ML22の Q端子力もの出力と等しく R1となる。第三のマスターラッチ ML23の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は R2のままである。第三のスレイブラッチ SL23の G端子への入力はオン状態であるた め、 Q端子からの出力信号電圧値は第三のマスターラッチ ML23の Q端子力もの出 力信号の電圧値と等しく R2となる。第四のマスターラッチ ML24の G端子への入力 はオフ状態であるため、 Q端子力もの出力信号の電圧値は R3のままである。第四の スレイブラッチ SL24の G端子への入力はオン状態であり、 Q端子からの出力信号の 電圧値は第四のマスターラッチ ML24の Q端子からの出力信号の電圧値に等しく R3 となる。 [0135] 期間 T13では、 CLK21、 CLK22の電圧値をオン状態、 CLK23、 CLK24の電圧 値をオフ状態とする。
[0136] この期間では、第二のマスターラッチ ML22の G端子への入力はオン状態であるた め、 Q端子からの出力信号の電圧値は第一のスレイブラッチ SL21の Q端子からの出 力信号の電圧値と等しくなるが、第一のスレイブラッチ SL21の Q端子からの出力信 号は無いため、無くなる（以後の期間において同じ)。第二のスレイブラッチ SL22の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は R1のま まとなる。第三のマスターラッチ ML23の G端子への入力はオン状態であるため、 Q 端子からの出力信号の電圧値は第二のスレイブラッチ SL23の Q端子力もの出力信 号の電圧値と等しく R1となる。第三のスレイブラッチ SL23の G端子への入力はオフ 状態であるため、 Q端子からの出力信号の電圧値は R2のままである。第四のマスタ 一ラッチ ML24の G端子への入力はオン状態であるため、 Q端子からの出力信号の 電圧値は第三のスレイブラッチ SL23の Q端子力もの出力と等しく R2となる。第四の スレイブラッチ SL24の G端子への入力はオフ状態であるため、 Q端子からの出力は R3のままとなる。
[0137] 期間 T14では、 CLK21、 CLK22の電圧値をオフ状態、 CLK23、 CLK24の電圧 値をオン状態とする。
[0138] この期間では、第二のスレイブラッチ SL22の G端子がオン状態となるため、 Q端子 力もの出力信号の電圧値は第二のマスターラッチ ML22の Q端子力もの出力信号の 電圧値と等しくなる力 第二のマスターラッチ MLの Q端子からの出力信号は無いた め、無くなる（以後の期間において同じである）。第三のマスターラッチ ML23の G端 子への入力はオフ状態となるため、 Q端子からの出力信号の電圧値は R1のままであ る。第三のスレイブラッチ SL23の G端子への入力はオン状態であるため、 Q端子か らの出力信号の電圧値は R1となる。第四のマスターラッチ ML24の G端子への入力 はオフ状態であるため、 Q端子力もの出力信号の電圧値は R2のままである。第四の スレイブラッチ SL24の G端子への入力はオン状態であるため、 Q端子からの出力信 号の電圧値は第四のマスターラッチ ML24の Q端子力 の出力信号の電圧値に等し く R2となる。 [0139] 期間 T15では、 CLK21、 CLK22の電圧値をオン状態、 CLK23、 CLK24の電圧 値をオフ状態とする。
[0140] この期間では、第三のマスターラッチ ML23の G端子への入力がオン状態であり、 Q端子からの出力信号の電圧値は第二のスレイブラッチ SL22の Q端子力もの出力 信号の電圧値と等しくなる力 第二のスレイブラッチ SL22の出力はなくなつているた め、無くなる（以後の期間において同じ)。第三のスレイブラッチ SL23の G端子への 入力はオフ状態であるため、 Q端子力もの出力信号の電圧値は R1のままとなる。第 四のマスターラッチ ML24の G端子への入力はオン状態であるため、 Q端子からの 出力信号の電圧値は第三のスレイブラッチ SL23の Q端子からの出力信号の電圧値 と等しく R1となる。第四のスレイブラッチ SL24の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は R2のままとなる。
[0141] 期間 T16では、 CLK21、 CLK22の電圧値をオフ状態、 CLK23、 CLK24の電圧 値をオン状態とする。
[0142] この期間では、第三のスレイブラッチ SL23の G端子への入力がオン状態であるた め、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML23の Q端子からの 出力信号の電圧値と等しくなるが、この信号は無いため、無くなる（以後の期間にお いて同じ)。第四のマスターラッチ ML24の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は R1のままである。第四のスレイブラッチ SL24の G 端子への入力はオン状態であるため、 Q端子力 の出力信号の電圧値は第四のマ スターラッチ ML24の Q端子力もの出力信号の電圧値と等しく R1となる。
[0143] 期間 T17では、 CLK21、 CLK22の電圧値をオン状態、 CLK23、 CLK24の電圧 値をオフ状態とする。
[0144] この期間において、第四のマスターラッチ ML24の G端子への入力はオン状態とな り、 Q端子からの出力信号の電圧値は第三のスレイブラッチ SL23の Q端子からの出 力信号の電圧値と等しくなるが、この信号は無いため、無くなる（以後の期間におい て同じ)。第四のスレイブラッチ SL24の電圧値はオフ状態であるため、 Q端子からの 出力は R1のままとなる。
[0145] 以上のように、本実施形態に係る半導体集積回路において 1パターンテストを実施 することができる。
[0146] また次に、本実施形態に係る半導体集積回路における 2パターンテストを実施する 。図 7は 2パターンテストにおける各信号の関係について説明する図であり、 II、 12〜 などは図 3とほぼ同じである。ただし、第四のスレイブラッチ SL24からの出力につい てはスキャンテスト信号の出力ともなっているため SCANOUT2と重複して記載して いる。
[0147] 本検査において、セレクタ MUX21、 MUX22、 MUX23、 MUX24は、接続する電 源（図示せず）によって、三つある入力端子のうちいずれかからの入力を対応するフリ ップフ口ップのマスターラッチに入力するよう構成されており、 SELがオン状態の場合 、第一のセレクタ MUX21はスキャンテスト信号を選択し、第二乃至第四のセレクタ M UX22、 MUX23、 NUX24は他のマスターラッチの Q端子からの出力信号を選択す る。
[0148] まず図 7の T1の期間ではスキャンテスト信号 SCAN INの電圧値を S13、 CLK21 の電圧値をオン状態、 CLK22の電圧値をオフ状態、 CLK23の電圧値をオフ状態、 CLK24の電圧値をオフ状態とする。なお CLK23は期間 T4、 T13を除いてオフ状 態であり、 CLK24は期間 Τ9を除いてオフ状態である。また SELは期間 T13中にォ フ状態となり期間 T14中にオン状態に戻る以外はオン状態となっている。
[0149] この期間では、第一のマスターラッチ ML23の G端子への入力はオン状態となって V、るため、 Q端子からの出力信号の電圧値は S 13となる。
[0150] 期間 Τ2では、スキャンテスト信号の電圧値を S 11とし、 CLK21の電圧値をオフ状 態、 CLK22の電圧値をオン状態とする。
[0151] この期間では、第一のマスターラッチ ML21の G端子への入力がオフ状態であるた め、 Q端子力もの出力信号の電圧値は S 13のままとなる。第一のスレイブラッチ SL2 1の G端子への入力はオン状態であるため、 Q端子力 の出力信号の電圧値は第一 のマスターラッチ ML21の Q端子力もの出力信号と等しく S13となる。
[0152] 期間 Τ3では、スキャンテスト信号の電圧値は S11のままであり、 CLK21の電圧値 はオン状態、 CLK22の電圧値はオフ状態とする。
[0153] この期間では、第一のマスターラッチ ML21の G端子への入力はオン状態となるた め、 Q端子力もの出力信号の電圧値はスキャンテスト信号と等しく SI 1となる。第二の マスターラッチ ML22の G端子への入力はオフ状態であるため、 Q端子からの出力 信号の電圧値は S 13のままとなる。第三のマスターラッチ ML23の G端子への入力 はオン状態となるため、 Q端子からの出力信号の電圧値は第二のマスターラッチ ML 22の Q端子力もの出力信号と等しくなり、 S 13となる。
[0154] 期間 T4では、スキャンテスト信号の電圧値を S 14とし、 CLK21の電圧値をオフ状 態、 CLK22の電圧値もオフ状態、 CLK23の電圧値はオン状態とする。
[0155] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S 11のままである。第二のマスターラッチ ML 22の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値も S 13 のままである。第三のマスターラッチ ML23の G端子への入力もオフ状態であるため 、 Q端子からの出力信号も S 13のままである。第一のスレイブラッチ SL21の G端子へ の入力はオン状態となるため、 Q端子からの出力信号の電圧値は第一のマスターラ ツチ ML21の Q端子からの出力信号の電圧値と等しくなり S11となる。また第三のス レイブラッチ SL23の G端子への入力もオン状態となるため、 Q端子からの出力信号 の電圧値は第三のマスターラッチ ML23の Q端子力 の出力信号の電圧値と等しく S 13となる。
[0156] 期間 T5では、スキャンテスト信号の電圧値を S 14のままとし、 CLK21の電圧値をォ ン状態、 CLK22の電圧値をオフ状態とする。
[0157] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態であるた め、 Q端子からの出力信号の電圧値は S 14となる。第二のマスターラッチ ML22の G 端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は S 13のまま となる。第三のマスターラッチ ML23の G端子への入力はオン状態であり、 Q端子か らの出力信号の電圧値は第二のマスターラッチ ML22の Q端子力 の出力信号の電 圧値と等しくなり S13となる。但しこの出力は T4と同様である。第一のスレイブラッチ S L21の G端子への入力はオフ状態であるため、 Q端子力もの出力信号の電圧値は S 11のままとなる (T12まで以後同じである）。また第三のスレイブラッチ SL23の G端子 への入力もオフ状態であるため、 Q端子からの出力信号の電圧値は S 13のままとなる (これも Tl 2まで以後同じである)。
[0158] 期間 T6では、スキャンテスト信号の電圧値を S 12とし、 CLK21の電圧値をオフ状 態、 CLK22の電圧値をオン状態とする。
[0159] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S 14のままとなる。第二のマスターラッチ ML2 2の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は S 14 となる。第三のマスターラッチ ML23の G端子への入力はオフ状態であるため、 Q端 子からの出力信号の電圧値は S13のままとなる。第四のマスターラッチ ML24の G端 子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第三のマスタ 一ラッチ ML23の Q端子力もの出力信号と等しく S13となる。
[0160] 期間 T7では、スキャンテスト信号の電圧値を S 12のままとし、 CLK21の電圧値をォ ン状態とし、 CLK22の電圧値の状態をオフ状態とする。
[0161] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態であるた め、 Q端子力もの出力信号の電圧値はスキャンテスト信号と等しくなり S12となる。第 二のマスターラッチ ML22の G端子への入力信号はオフ状態であるため、 Q端子か らの出力信号の電圧値は S 14のままとなる。第三のマスターラッチ ML23の G端子へ の入力はオン状態であるため、 Q端子力もの出力信号の電圧値は第二のマスターラ ツチ ML22の Q端子からの出力信号の電圧値と等しく S14となる。第四のマスターラ ツチ ML24の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧 値は S 13のままとなる。
[0162] 期間 T8では、スキャンテスト信号の入力は行わず、 CLK21の電圧値はオフ状態と し、 CLK22の電圧値はオン状態とする。
[0163] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S 12のままとなる。第二のマスターラッチ ML2 2の G端子への入力はオン状態であり、 Q端子力 の出力信号の電圧値は第一のマ スターラッチ ML21の Q端子力もの出力信号の電圧値に等しく S12となる。第三のマ スターラッチ ML23の G端子への入力はオフ状態であるため、 Q端子からの出力信 号の電圧値は S 14のままとなる。第四のマスターラッチ ML24の G端子への入力は オン状態であるため、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML2 3の Q端子力もの出力信号の電圧値と等しく S 14となる。
[0164] 期間 T9では、スキャンテスト信号の電圧値を S23、 CLK21、 CLK22の電圧値を オフ状態とし、 CLK24の電圧値をオン状態とする。
[0165] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S 12のままとなる。第二のマスターラッチ ML2 2の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値は S 12 のままとなる。第三のマスターラッチ ML23の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値も S 14のままとなる。第四の mスターラッチ ML24の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値は S 14のま まとなる。第二のスレイブラッチ SL22の G端子への入力はオン状態であるため、 Q端 子からの出力信号の電圧値は、第二のマスターラッチ ML22の Q端子からの出力信 号の電圧値と等しく S 12となる。第四のスレイブラッチ SL24の G端子への入力もオン 状態であるため、 Q端子からの出力信号の電圧値は第四のマスターラッチ ML24の Q端子力もの出力信号の電圧値と等しく S14となる。
[0166] 期間 T10では、スキャンテスト信号の電圧値を S23とし、 CLK21の電圧値をオン状 態、 CLK22の電圧値をオフ状態とする。
[0167] この期間では、第一のマスターラッチ ML21の G端子への入力はオン状態であるた め、 Q端子力もの出力信号の電圧値はスキャンテスト信号の電圧値と等しく S23とな る。第二のマスターラッチ ML22の G端子への入力はオフ状態であるため、 Q端子か らの出力信号の電圧値は S 12のままとなる。第三のマスターラッチ ML23の G端子へ の入力はオン状態となるため、 Q端子からの出力信号の電圧値は第二のマスターラ ツチ ML23の Q端子からの出力信号の電圧値と等しく S12となる。第四のマスターラ ツチ ML24の G端子への入力はオフ状態であるため、 Q端子からの出力は S 14のま まとなる。なお第二のスレイブラッチ SL22の G端子への入力はオフ状態であるため、 Q端子力もの出力信号の電圧値は S12のままである（以後の期間同じである)。また 第四のスレイブラッチ SL24の G端子への入力もオフ状態であるため、 Q端子力もの 出力信号の電圧値は S 14のままである（以後の期間同じである）。 [0168] 期間 Ti lでは、スキャンテスト信号の電圧値を S21とし、 CLK21の電圧値をオフ状 態、 CLK22の電圧値をオン状態とする。
[0169] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態となるた め、 Q端子力もの出力信号の電圧値は S23のままとなる。第二のマスターラッチ ML2 2の G端子への入力はオン状態となるため、 Q端子力もの出力信号の電圧値は、第 一のマスターラッチ ML21の Q端子力もの出力信号の電圧値と等しく S23となる。第 三のマスターラッチ ML23の G端子への入力はオフ状態であるため、 Q端子からの出 力信号の電圧値は S 12のままとなる。第四のマスターラッチ ML24の G端子への入 力はオン状態であるため、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML23の Q端子からの出力信号の電圧値と等しく S 12となる。
[0170] 期間 T12では、スキャンテスト信号の電圧値を S21のままとし、 CLK21の電圧値を オン状態、 CLK22の電圧値をオフ状態とする。
[0171] この期間では、第一のマスターラッチ ML21の G端子への入力はオン状態であるた め、 Q端子力もの出力はスキャンテスト信号の電圧値と等しく S21となる。第二のマス ターラッチ ML22の G端子への入力はオフ状態であるため、 Q端子からの出力信号 の電圧値は S23のままとなる。第三のマスターラッチ ML23の G端子への入力はオン 状態であるため、 Q端子からの出力信号の電圧値は第二のマスターラッチ ML22の Q端子からの出力信号の電圧値と等しく S23となる。第四のマスターラッチ ML24の G端子への入力はオフ状態となるため、 Q端子からの出力信号の電圧値は S 12のま まとなる。
[0172] 期間 T13では、スキャンテスト信号の入力は行わず (以後の期間において同じ）、上 流側の論理回路 CKT21からの入力信号として II力 Rl、 12力 R2、 13力 R3、 14 力 R4を入力する（以後の期間において同じ)。また CLK11、 CLK12の電圧値は オフ状態、 CLK13の電圧値はオン状態、 CLK14の電圧値はオフ状態とする。また この期間において SELの電圧値をオフ状態と切り替える。
[0173] この期間では、第一のマスターラッチ ML21の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S21のままとなる。第二のマスターラッチ ML2 2の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値は S 23 のままとなる。第三のマスターラッチ ML23の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値は S23のままとなる。第四のマスターラッチ ML24の G端子への入力もオフ状態であるため、 Q端子からの出力信号の電圧値は S 12のま まとなる。第一のスレイブラッチ SL21の G端子への入力はオン状態となるため、 Q端 子からの出力の電圧値は第一のマスターラッチ ML21の Q端子力もの出力信号の電 圧値と等しくなり S21となる。第三のスレイブラッチ SL23の G端子への入力信号もォ ン状態であるため、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML23 の Q端子力もの出力信号と等しくなり S23となる。
[0174] 期間 T14では、 CLK21をオン状態、 CLK22をオフ状態とする。また SELの電圧 値はこの期間において再びオン状態に切り替えられる。
[0175] この期間では、第一のマスターラッチ ML21の G端子への入力はオン状態であるた め、 Q端子力もの出力信号の電圧値は上流側の論理回路 CKT21からの入力信号と 等しく R1となる。第二のマスターラッチ ML22の G端子への入力はオフ状態であるた め、 Q端子力もの出力信号の電圧値は S23のままとなる。第三のマスターラッチ ML2 3の G端子への入力はオン状態であるため、 Q端子力 の出力信号の電圧値は、上 流側の論理回路 CKT21からの入力信号の電圧値と等しく R3となる。第四のマスタ 一ラッチ ML24の G端子への入力はオフ状態となるため、 Q端子からの出力信号の 電圧値は S 12のままとなる。第一のスレイブあっち SL21の G端子への入力はオフ状 態であるため、 Q端子からの出力信号の電圧値は S21のままとなる（以後の期間にお V、て同じである）。また第三のスレイブラッチ SL23の G端子への入力もオフ状態であ るため、 Q端子力もの出力信号の電圧値は S23のままとなる（以後の期間において同 じである）。
[0176] 期間 T15では、 CLK21の電圧値をオフ状態、 CLK21の電圧値をオン状態とする
[0177] この期間では、第一のマスターラッチ ML21の G端子への入力がオフ状態であるた め、 Q端子力もの出力信号の電圧値は R1のままとなる。第二のマスターラッチ ML22 の G端子への入力はオン状態であるため、 Q端子からの出力信号の電圧値は第一 のマスターラッチ ML21の Q端子力もの出力信号と等しく R1となる。第三のマスター ラッチ ML23の G端子への入力はオフ状態であるため、 Q端子力 の出力信号の電 圧値は R3のままとなる。第四のマスターラッチ ML24の G端子への入力信号の電圧 値はオン状態であるため、 Q端子力 の出力信号の電圧値は第三のマスターラッチ ML23の Q端子からの出力信号の電圧値と等しく R3となる。
[0178] 期間 T16では、 CLK21の電圧値をオン状態、 CLK22の電圧値をオフ状態とする
[0179] この期間では、第一のマスターラッチ ML21の G端子への入力がオン状態であり、 Q端子からの出力信号の電圧値はスキャンテスト信号と等しくなるが、スキャンテスト 信号の入力は無いため、出力も特段には無い（以後の期間において同じ)。第二の マスターラッチ ML22の G端子への入力はオフ状態であるため、 Q端子からの出力 信号の電圧値は R1のま mである。第三のマスターラッチ ML23の G端子への入力は オン状態であるため、 Q端子からの出力信号の電圧値は第二のマスターラッチ ML2 2の Q端子力もの出力信号の電圧値と等しく R1となる。第四のマスターラッチ ML24 の G端子への入力はオフ状態であるため、 Q端子力 の出漁区信号の電圧値は R3 のままである。
[0180] 期間 T17では、 CLK21の電圧値をオフ状態、 CLK22の電圧値をオン状態とする
[0181] この期間では、第二のマスターラッチ ML22の G端子への入力はオン状態となるた め、 Q端子力 の出力信号の電圧値はスキャンテスト信号と等しくなる力 スキャンテ スト信号の入力は無いため、出力は無い（以後の期間において同じ)。 第三のマスタ 一ラッチ ML23の G端子への入力はオフ状態であるため、 Q端子力 の出力信号の 電圧値は R1のままとなる。第四のマスターラッチ ML24の G端子への入力はオン状 態であるため、 Q端子からの出力信号の電圧値は第三のマスターラッチ ML23の Q 端子からの出力信号の電圧値と等しく R1となる。
[0182] 期間 T18では、 CLK21の電圧値をオン状態、 CLK22の電圧値をオフ状態とする
[0183] この期間では、第三のマスターラッチ ML23の G端子への入力はオン状態であり、 Q端子からの出力信号の電圧値はスキャンテスト信号と等しくなるが、スキャンテスト 信号の入力は無いため、出力も無くなる（以後同じ)。第四のマスターラッチ ML24の G端子への入力はオフ状態であるため、 Q端子からの出力信号の電圧値は R1のま まである。
[0184] 以上のように、本実施形態の半導体集積回路を用いることにより、 1パターンテスト 及び 2パターンテストをラッチの増加をもたらすことなく容易に行うことができる。
[0185] なお、実施形態 2にて用いた 2パターンテストの信号の電圧関係については、実施 形態 1における 2パターンテストとしても用いることができるし、実施形態 1にて用いた 2パターンテスト及び 1パターンテストの信号を実施形態 2の 2パターンテスト、 1パタ ーンテストに用いることも（セレクタの選択の制御について調整することが必要である カ 適宜可能である。
図面の簡単な説明
[0186] [図 1]実施形態 1に係る半導体集積回路のブロック図
[図 2]実施形態 1に係る半導体集積回路におけるマスターラッチの等価回路図
[図 3]実施形態 1に係る半導体集積回路の 1パターンテストにおける各構成要素の信 号電圧を示す図
[図 4]実施形態 1に係る半導体集積回路の 2パターンテストにおける各構成要素の信 号電圧を示す図
[図 5]実施形態 2に係る半導体集積回路のブロック図
[図 6]実施形態 2に係る半導体集積回路の 1パターンテストにおける各構成要素の信 号電圧を示す図
[図 7]実施形態 2に係る半導体集積回路の 2パターンテストにおける各構成要素の信 号電圧を示す図
[図 8]従来技術 1に係る半導体集積回路のブロック図
[図 9]従来技術 2に係る半導体集積回路のブロック図
符号の説明
[0187] MUX11、 MUX21"'第一のセレクタ、 MUX12、 ΜΙΙΧ22· ··第二のセレクタ、 MU Χ13、 ΜΙΙΧ23· ··第三のセレクタ、 MUX14、 ΜΙΙΧ24· ··第四のセレクタ、 ML11、 ML21"'第一のマスターラッチ、 ML12、 ML22"'第二のマスターラッチ、 ML13、 ML23"'第三のマスターラッチ、 ML14、 ML24"'第四のマスターラッチ、 SL11、 S L21"-第一のスレイブラッチ、 SL12、 SL22"-第二のスレイブラッチ、 SL13、 SL23 …第三のスレイブラッチ、 SL11、 SL24"'第四のスレイブラッチ、 FF11、 FF21"-第 一のフリップフロップ、 FF12、 FF22"'第二のフリップフロップ、 FF13、 FF23"'第三 のフリップフロップ、 FF14、 FF24…第四のフリップフロップ、 CKT11、 21 · ··上流側 の論理回路、 CKT12, 22· ··下流側の論理回路、

Claims

請求の範囲
[1] 複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセ レクタと、を有する半導体集積回路であって、
前記フリップフロップは、それぞれマスターラッチ及び該マスターラッチに電気的に 接続されるスレイブラッチを有し、
前記セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと 電気的に接続されており、かつ、前記セレクタのうちの少なくとも一つは前記セレクタ が対応する前記フリップフロップとは別の前記フリップフロップの前記マスターラッチと も接続されている半導体集積回路。
[2] 前記セレクタは、該セレクタが対応する前記フリップフロップとは別の前記フリップフ ロップにおける前記マスターラッチの出力が入力されるよう接続されていることを特徴 とする請求項 1記載の半導体集積回路。
[3] 前記セレクタは、該セレクタが対応する前記フリップフロップとは別の前記フリップフ 口ップの前記スレイブラッチの出力も入力されるよう接続されていることを特徴とする 請求項 1記載の半導体集積回路。
[4] 前記複数のフリップフロップにおけるマスターラッチと、前記セレクタは、スキャンチ エーンを構成することを特徴とする請求項 1記載の半導体集積回路。
[5] 第一の論理回路と、
該第一の論理回路力 の信号を受け付ける複数のセレクタと、
該複数のセレクタ各々に対応して設けられ、かつ、対応する該セレクタからの信号 を受け付けるマスターラッチと、
該マスターラッチ各々に対応して設けられ、かつ、対応する該マスターラッチからの 信号を受け付けるスレイブラッチと、
該スレイブラッチ力 の信号を受け付ける第二の論理回路と、を有する半導体集積 回路であって、
前記複数のセレクタのうちの一つは、前記半導体集積回路外部からの信号と前記 第一の論理回路力 の信号のいずれかを選択して対応する前記マスターラッチへ出 力し、 他の前記セレクタは、当該セレクタが対応する前記マスターラッチとは別の前記マス ターラッチの信号と前記第一の論理回路からの信号の ヽずれかを選択し、対応する 前記マスターラッチへと出力することを特徴とする半導体集積回路。
前記複数のセレクタと該セレクタに対応して設けられるマスターラッチは、スキャンチ エーンを構成することを特徴とする請求項 5記載の半導体集積回路。
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