WO2006054391A1 - チューナの特性を測定する装置 - Google Patents

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WO2006054391A1
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voltage
frequency
intermediate frequency
logarithmic
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PCT/JP2005/017957
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Kenichi Ishida
Hideharu Tsunemoto
Original Assignee
Leader Electronics Corp.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
    • H03J1/0008—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor
    • H03J1/0091—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor provided with means for scanning over a band of frequencies
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/28—Measuring attenuation, gain, phase shift or derived characteristics of electric four pole networks, i.e. two-port networks; Measuring transient response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/04—Diagnosis, testing or measuring for television systems or their details for receivers

Definitions

  • the present invention relates generally to an apparatus for measuring tuner characteristics, and more particularly to an apparatus for measuring tuner characteristics at high speed to adjust or inspect the tuner.
  • FIG. 1 shows a functional block diagram of an apparatus for measuring tuner characteristics according to the prior art
  • FIG. 2 is a diagram for explaining a technique for measuring tuner characteristics according to the prior art. It is a flow chart.
  • the conventional apparatus includes a CPU 1, a PLL frequency synthesizer 2, a linear detection means 3, a logarithmic detection means 4, a VSWR (Voltage Standing Wave Ratio) measurement means 5, a switch 6, AZD converter 7 is provided.
  • the CPU 1 sets a tuning frequency (channel frequency) to a predetermined frequency (for example, 801.
  • a control signal for setting to 25 MHz is output to the tuner 10 (step 201).
  • the tuner 10 sets the tuning frequency to a predetermined frequency according to the control signal.
  • the tuner 10 further generates a signal having a frequency (local frequency (eg, 844.75 MHz)) obtained by adding a tuning frequency and an intermediate frequency (eg, 43.5 MHz).
  • the CPU 1 sets the switch 6 so that the switch 6 inputs the voltage of the signal having the intermediate frequency from the linear detection means 3 and outputs it to the AZD converter 7 (step 202).
  • CPU 1 sends a first control signal to PLL frequency synthesizer 2 to set the sweep frequency (Fs) to the first frequency (initial frequency) (Fsl) (eg, 7 87. 75 MHz).
  • Output step 203).
  • the PLL frequency synthesizer 2 generates an RF signal having the first frequency (Fsl) in response to the first control signal, and outputs it to the tuner 10 and the VSWR measurement unit 5.
  • the tuner 10 inputs an RF signal having the first frequency (Fsl) from the PLL frequency synthesizer 2 and outputs a reflected signal of the RF signal to the VSWR measuring means 5.
  • the una 10 mixes the RF signal having the first frequency (Fsl) with the signal having the local frequency to generate a mixed signal.
  • the tuner 10 further filters the mixed signal with a filter corresponding to the intermediate frequency to generate a signal having the intermediate frequency.
  • the tuner 10 outputs a signal having an intermediate frequency to the linear detection means 3 and the logarithmic detection means 4.
  • the linear detection means 3 receives a signal having an intermediate frequency from the tuner 10 and detects the voltage of the signal having an intermediate frequency.
  • the linear detection means 3 outputs a voltage of a signal having an intermediate frequency to the switch 6.
  • the switch 6 inputs a voltage of a signal having an intermediate frequency from the linear detection means 3 and outputs it to the AZD converter 7.
  • the AZD converter 7 converts the voltage of a signal having an intermediate frequency into a digital value and outputs it to the CPU 1.
  • the CPU 1 acquires the digital value from the AZD converter 7 before a predetermined sweep interval (A ts) (for example, 3 ⁇ sec) elapses.
  • a ts predetermined sweep interval
  • the digital value and the first frequency (Fsl) are stored as the first linear measurement value (step 203).
  • CPU 1 determines whether or not the sweep frequency (Fs) is equal to or less than the nth frequency (final frequency) (Fsn) (eg, 84.775 MHz)! Step 204). When the sweep frequency (Fs) is equal to or smaller than the nth frequency (Fsn), the CPU 1 determines that the sweep is not finished! When the sweep frequency (Fs) is not equal to or smaller than the nth frequency (Fsn), the CPU 1 determines that the sweep is finished.
  • the CPU 1 sets the sweep frequency (Fs) to a predetermined frequency ( ⁇ Fs) (for example, 0.0225 MHz) is increased (step 203).
  • ⁇ Fs a predetermined frequency
  • the second control signal is output to PLL frequency synthesizer 2.
  • PLL frequency synthesizer 2 generates an RF signal having the second frequency (Fs2), and tuner 10 mixes the RF signal having the second frequency with the signal having the local frequency, and then to the intermediate frequency.
  • a signal having an intermediate frequency is generated by the corresponding filter.
  • the linear detection means 3 detects the voltage of the signal having the intermediate frequency, and the switch 6 outputs the voltage of the signal having the intermediate frequency to the AZD converter 7.
  • the AZD converter 7 converts the voltage of the signal having the intermediate frequency into a digital value and outputs it to the CPU 1.
  • the CPU 1 captures the digital value from the AZD converter 7 before the predetermined sweep interval (A ts) elapses, and the digital value and the second frequency ( Fs2) is stored as the second linear measurement value (step 203).
  • the PLL frequency synthesizer 2 has the first frequency (Fsl) to the nth frequency.
  • FIG. 3 is a diagram for explaining an RF signal having a first frequency (Fsl) to an nth frequency (Fsn) generated by the CPU 1 and the PLL frequency synthesizer 2 in FIG. As shown in Figure 3, the frequency of the RF signal increases with time.
  • step 204 when the sweep frequency (Fs) is not equal to or smaller than the nth frequency (Fsn), the CPU 1 determines that the sweep is finished.
  • the CPU 1 inputs the logarithmic voltage obtained by logarithmically converting the voltage of the signal having the switch 6 force intermediate frequency from the logarithmic detection means 4 and sets the switch 6 so as to output it to the AZD converter 7 (step 205).
  • the CPU 1 Similar to Step 203 and Step 204, the CPU 1 generates a first control signal to an nth control signal for setting the sweep frequency (Fs) from the first frequency to the nth frequency.
  • PLL frequency synthesizer 2 generates an RF signal having a first frequency (Fsl) to an nth frequency (Fsn)
  • a tuner 10 generates a signal having a corresponding intermediate frequency
  • logarithmic detection means detects the logarithmic voltage of the signal having the corresponding intermediate frequency
  • the AZD comparator 7 outputs the digital value of the corresponding logarithmic voltage
  • CPU1 outputs the first frequency (Fsl) to the nth frequency.
  • (Fsn) and the corresponding digital value are stored as the first log measurement value to the nth log measurement value (step 206 and step 207).
  • the sweep frequency (Fs) is equal to or equal to the nth frequency (Fsn). If it is not smaller than this, CPU 1 determines that the sweep has been completed.
  • the CPU 1 inputs the voltage representing the voltage standing wave ratio obtained from the switch 6 force RF signal and its reflected signal from the VSWR measuring means 5 and sets the switch 6 so as to output it to the AZD converter 7 (step 208).
  • the voltage standing wave ratio is the ratio between the maximum value and the minimum value of the voltage standing wave.
  • a first control signal to an nth control signal for setting the sweep frequency (Fs) from the first frequency to the nth frequency are generated, and the PLL frequency
  • the synthesizer 2 generates an RF signal having a first frequency (Fsl) to an nth frequency (Fsn)
  • the VSWR measuring means 5 detects a voltage representing a corresponding voltage standing wave ratio
  • an AZD converter. 7 outputs the digital value of the voltage that represents the corresponding voltage standing wave ratio
  • CPU1 measures the first frequency (Fsl) to nth frequency (Fsn) and the corresponding digital value in the first VSWR measurement. Value to the nth VSWR measurement value (steps 209 and 210).
  • step 210 if the sweep frequency (Fs) is not equal to or less than the nth frequency (Fsn), the CPU 1 determines that the sweep has ended.
  • CPU1 When the linear measurement, logarithmic measurement, and VSWR measurement as the tuner characteristics are completed, CPU1 performs the first linear measurement value to the nth linear measurement value, the first logarithmic measurement value to the nth logarithmic measurement value, and the first measurement value. Generates control data for plotting the 1st VSWR measurement value to the nth VSWR measurement value and outputs it to the display.
  • Figure 4 shows an example where these measurements are shown on the display.
  • the linear, logarithmic, and VSWR measurements are represented by a straight line, a dashed line, and a one-point dashed line, respectively. The user can adjust or inspect the tuner while looking at the characteristics of the tuner being displayed.
  • the technique for measuring the characteristics of a tuner according to the prior art is as shown in Fig. 3 in order to perform linear measurement, logarithmic measurement and VSWR measurement for one tuning frequency (channel frequency).
  • the RF signal must be swept three times. In other words, adjust the tuner Or, to test, the user needs to wait for 3 sweeps of the RF signal for one tuning frequency.
  • An object of the present invention is to reduce the time for adjusting or inspecting a tuner. Another object of the present invention is to provide a device for measuring the characteristics of a tuner at high speed. Other objects of the present invention can be easily understood by those skilled in the art by referring to the embodiments of the invention described below, the drawings attached to the specification, and the claims. I will.
  • An apparatus for measuring characteristics of a tuner sweeps the frequency (Fs) of an RF signal from the initial frequency (Fsl) to the final frequency (Fsn), and the swept RF signal is adjusted to the tuner ( 10) means (1) and (2) for outputting a signal having an intermediate frequency from the tuner (10), means for detecting the voltage of the signal having the intermediate frequency (3), and a signal having the intermediate frequency.
  • the capturing means inputs a voltage of a signal having an intermediate frequency, a logarithmic voltage obtained by logarithmically converting the voltage of the signal having an intermediate frequency, and a voltage representing a voltage standing wave ratio, and in the first period Means for repeatedly switching to one of the voltage of the signal having the intermediate frequency, the logarithmic voltage obtained by logarithmically converting the voltage of the signal having the intermediate frequency, and the voltage representing the voltage standing wave ratio and outputting the voltage. Any one of (6, 1), the voltage of the signal having the intermediate frequency, the logarithmic voltage obtained by logarithmically converting the voltage of the signal having the intermediate frequency, and the voltage representing the voltage standing wave ratio are converted into a digital value. And means for taking in (7, 1).
  • the means for capturing includes means (81, 1) for inputting a voltage of a signal having an intermediate frequency, converting it to a digital value, and logarithmically changing the voltage of the signal having an intermediate frequency.
  • Means for inputting the converted logarithmic voltage and converting it into a digital value (82, 1); means for inputting a voltage representing the voltage standing wave ratio and converting it into a digital value (83, 1); Equipped.
  • An apparatus for measuring the characteristics of a tuner includes a CPU (l), a PLL frequency synthesizer (2), a linear detection means (3), a logarithmic detection means (4), and a VSWR measurement means ( 5), switch (6), and AZD converter (7).
  • CPU (l) generates a control signal at every predetermined sweep interval ( ⁇ ts) and outputs the first to nth control signals to the PLL frequency synthesizer (2).
  • the PLL frequency synthesizer (2) has a frequency (Fs) swept from the first frequency (Fsl) to the nth frequency (Fsn) in response to the first control signal to the nth control signal. A signal is generated and the RF signal is output to the tuner (10).
  • the linear detection means (3) receives a signal having an intermediate frequency corresponding to the RF signal as well as a tuner (10) force, and detects the voltage of the signal having the intermediate frequency.
  • the logarithmic detection means (4) inputs a signal having an intermediate frequency corresponding to the RF signal, and detects a logarithmic voltage obtained by logarithmically converting the voltage of the signal having the intermediate frequency.
  • the VSWR measuring means (5) receives the RF signal from the PLL frequency synthesizer (2), receives the reflected signal of the RF signal from the tuner (10), and detects a voltage representing the voltage standing wave ratio.
  • the switch (6) receives the voltage of the signal having the intermediate frequency from the linear detection means (3), and inputs the logarithmic voltage obtained by logarithmically converting the voltage of the signal having the intermediate frequency from the logarithmic detection means (4). A voltage representing the wave ratio is input from the VSWR measurement means (5).
  • the CPU (l) sets the switch (6) every predetermined switch interval ( ⁇ tt).
  • the switch (6) includes a voltage of a signal having an intermediate frequency, a logarithmic voltage obtained by logarithmically converting the voltage of the signal having an intermediate frequency, and a voltage representing a voltage standing wave ratio at a predetermined switch interval (A tt). Switch to one of these and output to the AZD converter (7).
  • the AZD converter (7) converts the signal output from the switch (6) into a digital value and outputs it to the CPU (1).
  • CPU (l) is the digital value of the voltage of the signal having the intermediate frequency, the intermediate frequency during the first period when the frequency (Fs) of the RF signal is swept from the initial frequency (Fs 1) to the final frequency (Fsn).
  • the digital value of the logarithmic voltage obtained by logarithmically converting the voltage of the signal having the voltage and the digital value of the voltage representing the voltage standing wave ratio are taken from the AZD converter (7).
  • An apparatus for measuring the characteristics of a tuner includes a CPU (l), a PLL frequency synthesizer (2), a linear detection means (3), a logarithmic detection means (4), and a VSWR
  • a measuring means (5), a first AZD converter (81), a second AZD converter (82), and a third AZD converter (83) may be provided.
  • the first AZD converter (81) inputs the voltage of a signal having an intermediate frequency from the linear detection means (3).
  • the second AZD converter (82) inputs logarithmic voltage power obtained by logarithmically converting the voltage of a signal having an intermediate frequency from the logarithmic detection means (4).
  • the third AZD converter (83) receives a voltage representing the voltage standing wave ratio from the VSWR measurement means (5).
  • the CPU (1) sets the digital value of the voltage of the signal having the intermediate frequency to the first frequency during the first period when the frequency (Fs) of the RF signal is swept up to the final frequency (Fsn).
  • AZD converter (81) force Captures the digital value of the logarithmic voltage obtained by logarithmically converting the voltage of the signal having the intermediate frequency from the second AZD converter (82), and the digital value of the voltage representing the voltage standing wave ratio is Import from 3 AZD converter (83).
  • FIG. 1 shows a functional block diagram of a device for measuring the characteristics of a tuner according to the prior art or the present invention.
  • FIG. 2 A flow chart for explaining a method for measuring the characteristics of a tuner according to the prior art.
  • FIG. 3 is a diagram for explaining an RF signal having a first frequency (Fsl) to an nth frequency (Fsn) generated by the CPU 1 and the PLL frequency synthesizer 2 in FIG.
  • FIG. 5 is a flowchart for explaining a method of measuring the characteristics of a tuner according to the present invention.
  • FIG. 6 is a diagram for explaining the timing for taking in measured values for a swept RF signal.
  • FIG. 7 is a diagram for explaining the timing for taking in measured values for a swept RF signal.
  • FIG. 8 shows a functional block diagram of an apparatus for measuring tuner characteristics according to the present invention.
  • FIG. 9 is a flowchart for explaining a method of measuring the characteristics of a tuner according to the present invention.
  • FIG. 10 is a diagram for explaining the timing for taking in measured values for a swept RF signal.
  • the apparatus for measuring the characteristics of the tuner according to the present invention is similar to the conventional apparatus in that the CPU 1, the PLL frequency synthesizer 2, the linear detection means 3, the logarithmic detection means 4, the VSWR measurement means 5, , Switch 6 and AZD converter 7.
  • the operations of the CPU 1 and the switch 6 according to the present invention have different parts from the conventional operations.
  • Fig. 5 is a flowchart for explaining a method for measuring the characteristics of a tuner according to the present invention.
  • Fig. 6 is a diagram for explaining the timing for taking in measured values for a swept RF signal.
  • CPU 1 outputs a control signal for setting a tuning frequency (channel frequency) to a predetermined frequency to tuner 10 (step 501).
  • the tuner 10 sets the tuning frequency to a predetermined frequency according to the control signal.
  • the tuner 10 further generates a signal having a frequency (local frequency) obtained by adding the tuning frequency and the intermediate frequency.
  • the CPU 1 outputs a first control signal for setting the sweep frequency (Fs) to the first frequency (initial frequency) (Fsl) to the PLL frequency synthesizer 2 (step 502).
  • the PLL frequency synthesizer 2 generates an RF signal having a first frequency (Fsl) in response to the first control signal, and outputs it to the tuner 10 and the VSWR measuring means 5.
  • the tuner 10 receives an RF signal having the first frequency (Fsl) from the PLL frequency synthesizer 2 and outputs a reflected signal of the RF signal to the VSWR measuring means 5.
  • the tuner 10 mixes the RF signal having the first frequency (Fsl) and the signal having the local frequency to generate a mixed signal.
  • the tuner 10 further filters the mixed signal with a filter corresponding to the intermediate frequency, A signal having an intermediate frequency is generated.
  • the tuner 10 outputs a signal having an intermediate frequency to the linear detection means 3 and the logarithmic detection means 4.
  • the linear detection means 3 receives a signal having an intermediate frequency from the tuner 10 and detects the voltage of the signal having the intermediate frequency.
  • the linear detection means 3 outputs a voltage of a signal having an intermediate frequency to the switch 6.
  • the logarithmic detection means 4 receives a signal having an intermediate frequency from the tuner 10 and detects a logarithmic voltage obtained by logarithmically converting the voltage of the signal having the intermediate frequency.
  • the linear detection means 3 outputs to the switch 6 a logarithmic voltage obtained by logarithmically converting the voltage of a signal having an intermediate frequency.
  • the VSWR measuring means 5 inputs an RF signal having the first frequency (Fsl) from the PLL frequency synthesizer 2, and inputs a reflected signal of the RF signal having the first frequency (Fsl) from the tuner 10. .
  • the VSWR measuring means 5 detects a voltage representing a voltage standing wave ratio from the RF signal and its reflection signal.
  • the VSWR measuring means 5 switches the voltage representing the voltage standing wave ratio.
  • the CPU 1 sets the switch 6, and as a result, the switch 6 inputs the voltage of the signal having the intermediate frequency from the linear detection means 3. Then, it is output to the AZD converter 7 (step 502).
  • the AZD converter 7 converts the voltage of a signal having an intermediate frequency into a digital value and outputs it to the CPU 1.
  • the CPU 1 captures the digital value from the A / D converter 7 and passes the digital value and the first frequency (Fsl) before a predetermined switch interval ( ⁇ ⁇ ) (for example, 1 ⁇ sec) elapses. ) As the first linear measurement value (step 502).
  • the CPU 1 sets the switch 6 again, and as a result, the switch 6 logs the voltage of the signal having the intermediate frequency logarithmically.
  • the converted logarithmic voltage is input from the logarithmic detection means 4 and output to the AZD converter 7 (step 502).
  • the AZD converter 7 converts a logarithmic voltage obtained by logarithmically converting the voltage of a signal having an intermediate frequency into a digital value and outputs the digital value to the CPU 1.
  • CPU1 takes the digital value from AZD converter 7 and sets the digital value and the first frequency (Fsl) to the first logarithmic measurement before the predetermined switch interval ( ⁇ ⁇ ) elapses after setting the switch again. Store as a value (step 502).
  • CPU1 sets switch 6 again.
  • switch 6 is obtained from the RF signal and its reflection signal.
  • a voltage representing the voltage standing wave ratio is input from the VSWR measurement means 5 and output to the AZD comparator 7 (step 502).
  • the A / D converter 7 converts the voltage representing the voltage standing wave ratio into a digital value and outputs it to the CPU 1.
  • CPU1 takes the digital value from the AZD converter 7 and passes the digital value and the first frequency (Fsl) to the first VSWR before the predetermined switch interval ( ⁇ tt) elapses after setting the switch again.
  • the measured value is stored (step 502).
  • the CPU 1 sets the switch 6 for each predetermined switch interval ( ⁇ ⁇ ).
  • the switch 6 includes the linear detection means 3, the logarithmic detection means 4, and the VSWR measurement means 5. Switch the input of switch 6 in this order (see Figure 6).
  • CPU 1 takes in the digital value from A / D converter 7. Therefore, CPU1 captures digital values in the order of linear measurement, logarithmic measurement, and VSWR measurement (see Figure 6).
  • the CPU 1 determines whether or not the sweep frequency (Fs) is equal to or smaller than the nth frequency (final frequency) (Fsn) (step 503).
  • the second control signal for setting is output to PLL frequency synthesizer 2.
  • the PLL frequency synthesizer 2 generates an RF signal having the second frequency (Fs2).
  • the tuner 10 outputs the reflected signal of the RF signal having the second frequency to the VSWR measuring means 5.
  • the tuner 10 mixes the RF signal having the second frequency and the signal having the local frequency, and generates a signal having the intermediate frequency by a filter corresponding to the intermediate frequency.
  • the tuner 10 outputs a signal having an intermediate frequency to the linear detection means 3 and the logarithmic detection means 4.
  • step 502 CPU1 takes the digital value from AZD converter 7 after setting the switch and before the predetermined switch interval (Att) elapses, and the digital value and the second frequency (Fs2) are the second linear measurement value. (Step 502).
  • CPU1 sets switch 6 again, so that switch 6 is obtained from the RF signal and its reflected signal.
  • a voltage representing the voltage standing wave ratio is input from the VSWR measuring means 5 (step 502).
  • CPU1 takes the digital value and the second frequency (Fs2) from the second VSWR after setting the switch again and before the predetermined switch interval ( ⁇ ⁇ ) elapses.
  • the measured value is stored (step 502).
  • step 503 when the sweep frequency (Fs) is not equal to or smaller than the nth frequency (Fsn), the CPU 1 determines that the sweep is completed.
  • the PLL frequency synthesizer 2 has the first frequency (Fsl) to the nth frequency.
  • the CPU 1 generates an RF signal having (Fsn), and the first linear measurement value to the nth linear measurement value, the first logarithmic measurement value to the nth logarithmic measurement value, and the first VSWR measurement value to The nth VS WR measurement value is stored (step 502).
  • the technique for measuring the characteristics of a tuner according to the present invention is as shown in FIG. 3 in order to perform linear measurement, logarithmic measurement, and VSWR measurement for one tuning frequency (channel frequency). You only need to sweep the RF signal once. Therefore, the characteristics of the tuner are measured at high speed, and the time for adjusting or inspecting the tuner is shortened.
  • the switch 6 includes the linear detection means 3, the logarithmic detection means 4, and the logarithmic detection means 4. Switch the input of switch 6 in the order of VSWR measuring means 5 (see Fig. 6).
  • the switch 6 includes the linear detection means 3 and the logarithmic detection means 4. Switch the input of switch 6 in the order of VS WR measuring means 5 (see Fig. 7).
  • the PLL frequency synthesizer 2 generates an RF signal having the first frequency (Fsl) to the nth frequency (Fsn), and the CPU 1 performs the first linear measurement value to the first frequency measurement value.
  • the number of measurements is shown in Figure 3 to perform linear, logarithmic and VSWR measurements for a single tuning frequency (channel frequency) of 1Z3 force compared to the first embodiment. It is only necessary to sweep the RF signal once. Therefore, the characteristics of the tuner are measured at high speed, and the time for adjusting or inspecting the tuner is shortened.
  • the predetermined switch interval ( ⁇ tt) does not have to be a fixed value! /. That is, the predetermined switch interval (A tt) may change with time. Similarly, the predetermined sweep interval (A ts) may not be a fixed value.
  • switch 6 may switch the input of the switch 6 regardless of the order of the linear detection means 3, the logarithmic detection means 4, and the VSWR measurement means 5.
  • switch 6 may switch the input of switch 6 in the order of linear detection means 3, logarithmic detection means 4, linear detection means 3, logarithmic detection means 4 and VSWR measurement means 5! / ,.
  • FIG. 8 shows the functional block of another device for measuring tuner characteristics according to the present invention.
  • FIG. 9 is a flowchart for explaining another method for measuring the characteristics of a tuner according to the present invention
  • FIG. 10 shows measured values for a swept RF signal. It is a figure for demonstrating the timing to take in.
  • the apparatus of the present invention includes a CPU 1, a PLL frequency synthesizer 2, a linear detection unit 3, a logarithmic detection unit 4, and a VSWR measurement unit 5.
  • AZD converters 81, 82, and 83 are examples of AZD converters 81, 82, and 83.
  • the CPU 1 of the device of the present invention having no switch outputs the first control signal to the PLL frequency synthesizer 2 and then before a predetermined sweep interval (A ts) (eg, 3 sec) elapses.
  • a ts a predetermined sweep interval
  • the three digital values are acquired from the A / D converters 81, 82, and 83 almost simultaneously, and the first linear measurement value, the first logarithmic measurement value, and the first VSWR measurement value are stored (step 9 02). 10).
  • the PLL frequency synthesizer 2 has the first frequency (Fsl) to the nth frequency.
  • the CPU 1 generates an RF signal having (Fsn), and the first linear measurement value to the nth linear measurement value, the first logarithmic measurement value to the nth logarithmic measurement value, and the first VSWR measurement value to The nth VS WR measurement value is stored (step 902).
  • the third embodiment is changed, and while the sweep frequency of the RF signal is swept from the first frequency (Fsl) to the nth frequency (Fsn),
  • the linear measurement value of h, the first logarithmic measurement value to the jth logarithmic measurement value, and the first VSWR measurement value to the kth VSWR measurement value may be stored in the CPU 1 independently of each other.
  • the sweep frequency of the RF signal may be swept while decreasing from the first frequency (Fsi) to the nth frequency (Fsn). That is, the sweep frequency of the RF signal may decrease from the nth frequency (Fsn) to the first frequency (Fsl).

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　チューナの特性を測定する装置は、ＲＦ信号の周波数（Ｆｓ）を初期周波数（Ｆｓ１）から最終周波数（Ｆｓｎ）まで掃引し、掃引されるＲＦ信号をチューナに出力する手段（１、２）と、中間周波数を有する信号の電圧を検出する手段（３）と、中間周波数を有する信号の電圧を対数変換した対数電圧を検出する手段（４）と、電圧定在波比を表す電圧を検出する手段（５）と、ＲＦ信号の周波数（Ｆｓ）が初期周波数（Ｆｓ１）から最終周波数（Ｆｓｎ）まで掃引される第１の期間に、中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を対数変換した対数電圧、及び、電圧定在波比を表す電圧を取り込む手段（６、７、８１、８２、８３、１）と、を備える。

Description

明 細 書
チューナの特性を測定する装置
技術分野
[0001] 本発明は、概して、チューナの特性を測定する装置に関連し、より詳細には、チュ ーナを調整又は検査するために、チューナの特性を高速に測定する装置に関連す る。
背景技術
[0002] 図 1は、従来技術に従った、チューナの特性を測定する装置の機能ブロック図を示 し、図 2は、従来技術に従った、チューナの特性を測定する手法を説明するためのフ ローチャートである。図 1に示すように、従来の装置は、 CPU1と、 PLL周波数シンセ サイザ 2と、リニア検波手段 3と、対数検波手段 4と、 VSWR (Voltage Standing Wave Ratio)測定手段 5と、スィッチ 6と、 AZDコンバータ 7とを備える。
[0003] まず、 CPU1は、同調周波数 (チャンネル周波数）を所定の周波数 (例えば、 801.
25MHz)に設定するための制御信号をチューナ 10に出力する (ステップ 201)。チュ ーナ 10は、制御信号に応じて、同調周波数を所定の周波数に設定する。チューナ 1 0はさらに、同調周波数と中間周波数 (例えば、 43. 5MHz)とを加算した周波数 (局 部周波数 (例えば、 844. 75MHz) )を持つ信号を生成する。
[0004] (リニア測定）
CPU1は、スィッチ 6が、中間周波数を有する信号の電圧をリニア検波手段 3から入 力し、それを AZDコンバータ 7に出力するように、スィッチ 6を設定する (ステップ 202
) o
[0005] 次に、 CPU1は、掃引周波数 (Fs)を第 1の周波数 (初期周波数） (Fsl) (例えば、 7 87. 75MHz)に設定するための第 1の制御信号を PLL周波数シンセサイザ 2に出 力する (ステップ 203)。 PLL周波数シンセサイザ 2は、第 1の制御信号に応じて、第 1 の周波数 (Fsl)を有する RF信号を生成し、それをチューナ 10及び VSWR測定手 段 5に出力する。チューナ 10は、第 1の周波数 (Fsl)を有する RF信号を PLL周波数 シンセサイザ 2から入力し、 RF信号の反射信号を VSWR測定手段 5に出力する。チ ユーナ 10は、第 1の周波数 (Fsl)を有する RF信号と局部周波数を持つ信号とを混 合して、混合信号を生成する。チューナ 10はさらに、混合信号を中間周波数に対応 するフィルタによって濾波し、中間周波数を有する信号を生成する。チューナ 10は、 中間周波数を有する信号をリニア検波手段 3及び対数検出手段 4に出力する。
[0006] リニア検波手段 3は、中間周波数を有する信号をチューナ 10から入力し、中間周波 数を有する信号の電圧を検出する。リニア検波手段 3は、中間周波数を有する信号 の電圧をスィッチ 6に出力する。スィッチ 6は、中間周波数を有する信号の電圧をリニ ァ検波手段 3から入力し、それを AZDコンバータ 7に出力する。 AZDコンバータ 7 は、中間周波数を有する信号の電圧をデジタル値に変換し、 CPU1に出力する。 CP U1は、第 1の制御信号を PLL周波数シンセサイザ 2に出力した後、所定の掃引間隔 ( A ts) (例えば、 3 μ sec)が経過する前に、デジタル値を AZDコンバータ 7から取り 込み、デジタル値及び第 1の周波数 (Fsl)を第 1のリニア測定値として記憶する (ステ ップ 203)。
[0007] CPU1は、掃引周波数 (Fs)が第 nの周波数 (最終周波数）（Fsn) (例えば、 814. 7 5MHz)と等 U、又はそれよりも小さ!/、か否かを判定する (ステップ 204)。掃引周波 数 (Fs)が第 nの周波数 (Fsn)と等しい又はそれよりも小さい場合、 CPU1は、掃引が 終了してな!、と判定する。掃引周波数 (Fs)が第 nの周波数 (Fsn)と等しくな 、又は それよりも小さくない場合、 CPU1は、掃引が終了したと判定する。
[0008] 掃引周波数 (Fs)が第 nの周波数 (Fsn)と等しい又はそれよりも小さい場合、 CPU1 は、所定の掃引間隔（ Δ ts)毎に、掃引周波数 (Fs)を所定の周波数（ Δ Fs) (例えば 、 0. 0225MHz)だけ増加させる（ステップ 203)。すなわち、 CPU1は、第 1の制御 信号を出力した時力も所定の掃引間隔（ Δ ts)だけ経過した時に、掃引周波数 (Fs) を第 2の周波数 (Fs2=Fsl + A Fs)に設定するための第 2の制御信号を PLL周波 数シンセサイザ 2に出力する。 PLL周波数シンセサイザ 2は、第 2の周波数 (Fs2)を 有する RF信号を生成し、チューナ 10は、第 2の周波数を有する RF信号と局部周波 数を持つ信号とを混合し、その後、中間周波数に対応するフィルタによって中間周波 数を有する信号を生成する。リニア検波手段 3は、中間周波数を有する信号の電圧 を検出し、スィッチ 6は、中間周波数を有する信号の電圧を AZDコンバータ 7に出力 し、 AZDコンバータ 7は、中間周波数を有する信号の電圧をデジタル値に変換し、 CPU1に出力する。 CPU1は、第 2の制御信号を PLL周波数シンセサイザ 2に出力 した後、所定の掃引間隔（A ts)が経過する前に、デジタル値を AZDコンバータ 7か ら取り込み、デジタル値及び第 2の周波数 (Fs2)を第 2のリニア測定値として記憶す る（ステップ 203)。
[0009] このようにして、 PLL周波数シンセサイザ 2は、第 1の周波数 (Fsl)〜第 nの周波数
(Fsn)を有する RF信号を生成し、チューナ 10は、対応する中間周波数を有する信 号を生成し、 CPU1は、第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)及びそれに対応 するデジタル値を第 1のリニア測定値〜第 nのリニア測定値として記憶する (ステップ 2 03)。図 3は、図 1中の CPU1及び PLL周波数シンセサイザ 2によって生成される第 1 の周波数 (Fsl)〜第 nの周波数 (Fsn)を有する RF信号を説明するための図である。 図 3に示すように、 RF信号の周波数は、時間とともに増加する。
[0010] (対数測定）
ステップ 204にお 、て、掃引周波数 (Fs)が第 nの周波数 (Fsn)と等しくな 、又はそ れよりも小さくない場合、 CPU1は、掃引が終了したと判定する。 CPU1は、スィッチ 6 力 中間周波数を有する信号の電圧を対数変換した対数電圧を対数検波手段 4から 入力し、それを AZDコンバータ 7に出力するように、スィッチ 6を設定する (ステップ 2 05)。
[0011] ステップ 203及びステップ 204と同様に、 CPU1は、掃引周波数 (Fs)を第 1の周波 数〜第 nの周波数に設定するための第 1の制御信号〜第 nの制御信号を生成し、 PL L周波数シンセサイザ 2は、第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)を有する RF 信号を生成し、チューナ 10は、対応する中間周波数を有する信号を生成し、対数検 波手段 4は、対応する中間周波数を有する信号の対数電圧を検出し、 AZDコンパ ータ 7は、対応する対数電圧のデジタル値を出力し、 CPU1は、第 1の周波数 (Fsl) 〜第 nの周波数 (Fsn)及びそれに対応するデジタル値を第 1の対数測定値〜第 nの 対数測定値として記憶する (ステップ 206及びステップ 207)。
[0012] (VSWR測定）
ステップ 207にお 、て、掃引周波数 (Fs)が第 nの周波数 (Fsn)と等しくな 、又はそ れよりも小さくない場合、 CPU1は、掃引が終了したと判定する。 CPU1は、スィッチ 6 力 RF信号及びその反射信号から求めた電圧定在波比を表す電圧を VSWR測定 手段 5から入力し、それを AZDコンバータ 7に出力するように、スィッチ 6を設定する (ステップ 208)。なお、電圧定在波比は、電圧定在波の極大値と極小値の比である
[0013] ステップ 203及びステップ 204と同様に、掃引周波数 (Fs)を第 1の周波数〜第 nの 周波数に設定するための第 1の制御信号〜第 nの制御信号を生成し、 PLL周波数シ ンセサイザ 2は、第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)を有する RF信号を生成 し、 VSWR測定手段 5は、対応する電圧定在波比を表す電圧を検出し、 AZDコン バータ 7は、対応する電圧定在波比を表す電圧のデジタル値を出力し、 CPU1は、 第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)及びそれに対応するデジタル値を第 1の VSWR測定値〜第 nの VSWR測定値として記憶する (ステップ 209及びステップ 21 0)。
[0014] ステップ 210において、掃引周波数 (Fs)が第 nの周波数 (Fsn)と等しくない又はそ れよりも小さくない場合、 CPU1は、掃引が終了したと判定する。
[0015] (測定値の表示）
チューナの特性としてのリニア測定、対数測定及び VSWR測定が終了すると、 CP U1は、第 1のリニア測定値〜第 nのリニア測定値、第 1の対数測定値〜第 nの対数測 定値及び第 1の VSWR測定値〜第 nの VSWR測定値をプロットすための制御データ を生成し、それをディスプレイに出力する。図 4は、これらの測定値がディスプレイに 表示される例を表す。図 4において、リニア測定値、対数測定値及び VSWR測定値 は、それぞれ、直線、破線、 1点破線で表されている。ユーザは、ディスプレイされる チューナの特性を見ながら、チューナを調整又は検査することができる。
発明の開示
発明が解決しょうとする課題
[0016] 従来技術に従った、チューナの特性を測定する手法は、 1つの同調周波数 (チャン ネル周波数）に対してリニア測定、対数測定及び VSWR測定を実行するために、図 3に示すような RF信号の掃引を 3度行う必要がある。言い換えれば、チューナを調整 又は検査するために、ユーザは、 1つの同調周波数に対して RF信号の 3度の掃引を 待つ必要がある。
[0017] 本発明の目的は、チューナを調整又は検査する時間を短縮することである。本発 明のもう 1つの目的は、チューナの特性を高速に測定する装置を提供することである 。本発明の他の目的は、以下に説明する発明の実施の形態、並びに、明細書に添 付する図面及び特許請求の範囲を参照することにより、当業者は容易に理解するこ とができるであろう。
課題を解決するための手段
[0018] 本発明に従った、チューナの特性を測定する装置は、 RF信号の周波数 (Fs)を初 期周波数 (Fsl)から最終周波数 (Fsn)まで掃引し、掃引される RF信号をチューナ（ 10)に出力する手段（1、 2)と、中間周波数を有する信号をチューナ（10)から入力し 、中間周波数を有する信号の電圧を検出する手段 (3)と、中間周波数を有する信号 をチューナ（10)から入力し、中間周波数を有する信号の電圧を対数変換した対数 電圧を検出する手段 (4)と、前記 RF信号を前記手段（1、 2)から入力し、前記 RF信 号の反射信号を入力し、電圧定在波比を表す電圧を検出する手段 (5)と、 RF信号 の周波数 (Fs)が初期周波数 (Fsl)から最終周波数 (Fsn)まで掃引される第 1の期 間に、中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を対数変 換した対数電圧、及び、電圧定在波比を表す電圧を取り込む手段 (6、 7、 81、 82、 8 3、 1)と、を備える。
[0019] 前記取り込む手段は、中間周波数を有する信号の電圧、中間周波数を有する信号 の電圧を対数変換した対数電圧、及び、電圧定在波比を表す電圧を入力し、前記 第 1の期間に、中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を 対数変換した対数電圧、及び、電圧定在波比を表す電圧のうち何れか 1つにスイツ チして出力することを繰り返す手段 (6、 1)と、中間周波数を有する信号の電圧、中間 周波数を有する信号の電圧を対数変換した対数電圧、及び、電圧定在波比を表す 電圧のうち何れか 1つをデジタル値に変換して取り込む手段（7、 1)と、を備える。
[0020] 或いは、前記取り込む手段は、中間周波数を有する信号の電圧を入力してデジタ ル値に変換して取り込む手段 (81、 1)と、中間周波数を有する信号の電圧を対数変 換した対数電圧を入力してデジタル値に変換して取り込む手段 (82、 1)と、電圧定 在波比を表す電圧を入力してデジタル値に変換して取り込む手段 (83、 1)と、を備 える。
本発明に従った、チューナの特性を測定する装置は、 CPU (l)と、 PLL周波数シ ンセサイザ (2)と、リニア検波手段（3)と、対数検波手段 (4)と、 VSWR測定手段（5) と、スィッチ（6)と、 AZDコンバータ（7)とを備える。 CPU (l)は、制御信号を所定の 掃引間隔（ Δ ts)毎に生成し、第 1の制御信号〜第 nの制御信号を PLL周波数シン セサイザ（2)に出力する。 PLL周波数シンセサイザ（2)は、第 1の制御信号〜第 nの 制御信号に応じて、第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)まで掃引される周波 数 (Fs)を有する RF信号を生成し、前記 RF信号をチューナ（10)に出力する。リニア 検波手段 (3)は、前記 RF信号に対応する中間周波数を有する信号をチューナ（10) 力も入力し、中間周波数を有する信号の電圧を検出する。対数検波手段 (4)は、前 記 RF信号に対応する中間周波数を有する信号をチューナ（10)力 入力し、中間周 波数を有する信号の電圧を対数変換した対数電圧を検出する。 VSWR測定手段 (5 )は、前記 RF信号を PLL周波数シンセサイザ (2)から入力し、前記 RF信号の反射信 号をチューナ（10)から入力し、電圧定在波比を表す電圧を検出する。スィッチ（6) は、中間周波数を有する信号の電圧をリニア検波手段 (3)から入力し、中間周波数 を有する信号の電圧を対数変換した対数電圧を対数検波手段 (4)から入力し、電圧 定在波比を表す電圧を VSWR測定手段（5)から入力する。 CPU (l)は、スィッチ（6 )を所定のスィッチ間隔（ Δ tt)毎に設定する。スィッチ（6)は、所定のスィッチ間隔（ A tt)毎に、中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を対 数変換した対数電圧、及び、電圧定在波比を表す電圧のうち何れか 1つにスィッチし て AZDコンバータ（7)に出力する。 AZDコンバータ（7)は、スィッチ（6)から出力さ れる信号をデジタル値に変換して CPU (1)に出力する。 CPU (l)は、 RF信号の周 波数 (Fs)が初期周波数 (Fs 1)から最終周波数 (Fsn)まで掃引される第 1の期間に、 中間周波数を有する信号の電圧のデジタル値、中間周波数を有する信号の電圧を 対数変換した対数電圧のデジタル値、及び、電圧定在波比を表す電圧のデジタル 値を AZDコンバータ（7)から取り込む。 [0022] 本発明に従った、チューナの特性を測定する装置は、 CPU(l)と、 PLL周波数シ ンセサイザ (2)と、リニア検波手段（3)と、対数検波手段 (4)と、 VSWR測定手段（5) と、第 1の AZDコンバータ（81)と、第 2の AZDコンバータ（82)と、第 3の AZDコン バータ（83)とを備えてもよい。第 1の AZDコンバータ（81)は、中間周波数を有する 信号の電圧をリニア検波手段（3)から入力する。第 2の AZDコンバータ（82)は、中 間周波数を有する信号の電圧を対数変換した対数電圧電力を対数検波手段 (4)か ら入力する。第 3の AZDコンバータ（83)は、電圧定在波比を表す電圧を VSWR測 定手段（5)から入力する。 CPU (1)は、 RF信号の周波数 (Fs)が初期周波数 (Fsl) 力も最終周波数 (Fsn)まで掃引される第 1の期間に、中間周波数を有する信号の電 圧のデジタル値を第 1の AZDコンバータ（81)力 取り込み、中間周波数を有する 信号の電圧を対数変換した対数電圧のデジタル値を第 2の AZDコンバータ（82)か ら取り込み、電圧定在波比を表す電圧のデジタル値を第 3の AZDコンバータ（83) から取り込む。
図面の簡単な説明
[0023] [図 1]従来技術又は本発明に従った、チューナの特性を測定する装置の機能ブロッ ク図を示す。
[図 2]従来技術に従った、チューナの特性を測定する手法を説明するためのフローチ ヤートである。
[図 3]図 1中の CPU 1及び PLL周波数シンセサイザ 2によって生成される第 1の周波 数 (Fsl)〜第 nの周波数 (Fsn)を有する RF信号を説明するための図である。
[図 4]リニア測定値、対数測定値及び VSWR測定値が表示される例を示す。
[図 5]本発明に従った、チューナの特性を測定する手法を説明するためのフローチヤ ートである。
[図 6]掃引される RF信号に対して、測定値を取り込むタイミングを説明するための図 である。
[図 7]掃引される RF信号に対して、測定値を取り込むタイミングを説明するための図 である。
[図 8]本発明に従った、チューナの特性を測定する装置の機能ブロック図を示す。 [図 9]本発明に従った、チューナの特性を測定する手法を説明するためのフローチヤ ートである。
[図 10]掃引される RF信号に対して、測定値を取り込むタイミングを説明するための図 である。
発明を実施するための最良の形態
[0024] 以下に説明する発明の実施の形態は、特許請求の範囲に記載される発明の例示 的な実施形態を示すものであり、本発明は、以下の実施形態に限定されるべきもの ではない。
[0025] (第 1の実施形態）
本発明に従った、チューナの特性を測定する装置は、従来の装置と同様に、 CPU 1と、 PLL周波数シンセサイザ 2と、リニア検波手段 3と、対数検波手段 4と、 VSWR測 定手段 5と、スィッチ 6と、 AZDコンバータ 7とを備える。しかしながら、本発明に従つ た CPU1及びスィッチ 6の動作は、従来の動作と異なる部分を有する。図 5は、本発 明に従った、チューナの特性を測定する手法を説明するためのフローチャートであり 、図 6は、掃引される RF信号に対して、測定値を取り込むタイミングを説明するため の図である。
[0026] まず、 CPU1は、同調周波数 (チャンネル周波数)を所定の周波数に設定するため の制御信号をチューナ 10に出力する (ステップ 501)。チューナ 10は、制御信号に 応じて、同調周波数を所定の周波数に設定する。チューナ 10はさらに、同調周波数 と中間周波数とを加算した周波数 (局部周波数)を持つ信号を生成する。
[0027] 次に、 CPU1は、掃引周波数 (Fs)を第 1の周波数 (初期周波数）（Fsl)に設定する ための第 1の制御信号を PLL周波数シンセサイザ 2に出力する (ステップ 502)。 PL L周波数シンセサイザ 2は、第 1の制御信号に応じて、第 1の周波数 (Fsl)を有する R F信号を生成し、それをチューナ 10及び VSWR測定手段 5に出力する。チューナ 10 は、第 1の周波数 (Fsl)を有する RF信号を PLL周波数シンセサイザ 2から入力し、 R F信号の反射信号を VSWR測定手段 5に出力する。チューナ 10は、第 1の周波数（ Fsl)を有する RF信号と局部周波数を持つ信号とを混合して、混合信号を生成する 。チューナ 10はさらに、混合信号を中間周波数に対応するフィルタによって濾波し、 中間周波数を有する信号を生成する。チューナ 10は、中間周波数を有する信号をリ ニァ検波手段 3及び対数検出手段 4に出力する。
[0028] リニア検波手段 3は、中間周波数を有する信号をチューナ 10から入力し、中間周波 数を有する信号の電圧を検出する。リニア検波手段 3は、中間周波数を有する信号 の電圧をスィッチ 6に出力する。
[0029] 対数検出手段 4は、中間周波数を有する信号をチューナ 10から入力し、中間周波 数を有する信号の電圧を対数変換した対数電圧を検出する。リニア検波手段 3は、 中間周波数を有する信号の電圧を対数変換した対数電圧をスィッチ 6に出力する。
[0030] VSWR測定手段 5は、第 1の周波数 (Fsl)を有する RF信号を PLL周波数シンセ サイザ 2から入力し、第 1の周波数 (Fsl)を有する RF信号の反射信号をチューナ 10 から入力する。 VSWR測定手段 5は、 RF信号及びその反射信号カゝら電圧定在波比 を表す電圧を検出する。 VSWR測定手段 5は、電圧定在波比を表す電圧をスィッチ
6に出力する。
[0031] 第 1の制御信号を PLL周波数シンセサイザ 2に出力するとき、 CPU1は、スィッチ 6 を設定し、その結果、スィッチ 6は、中間周波数を有する信号の電圧をリニア検波手 段 3から入力し、それを AZDコンバータ 7に出力する（ステップ 502)。 AZDコンパ ータ 7は、中間周波数を有する信号の電圧をデジタル値に変換し、 CPU1に出力す る。 CPU1は、スィッチを設定した後、所定のスィッチ間隔（Δ ΐ ) (例えば、 1 μ sec) が経過する前に、デジタル値を A/Dコンバータ 7から取り込み、デジタル値及び第 1 の周波数 (Fsl)を第 1のリニア測定値として記憶する (ステップ 502)。
[0032] スィッチを設定した後、所定のスィッチ間隔（ Δ ΐ )が経過するとき、 CPU1は、スィ ツチ 6を再度設定し、その結果、スィッチ 6は、中間周波数を有する信号の電圧を対 数変換した対数電圧を対数検波手段 4から入力し、それを AZDコンバータ 7に出力 する (ステップ 502)。 AZDコンバータ 7は、中間周波数を有する信号の電圧を対数 変換した対数電圧をデジタル値に変換し、 CPU1に出力する。 CPU1は、スィッチを 再度設定した後、所定のスィッチ間隔（Δ ΐ )が経過する前に、デジタル値を AZDコ ンバータ 7から取り込み、デジタル値及び第 1の周波数 (Fsl)を第 1の対数測定値と して記憶する（ステップ 502)。 [0033] スィッチを再度設定した後、所定のスィッチ間隔（ Δ ΐ )が経過するとき、 CPU1は、 スィッチ 6を再度設定し、その結果、スィッチ 6は、 RF信号及びその反射信号から求 めた電圧定在波比を表す電圧を VSWR測定手段 5から入力し、それを AZDコンパ ータ 7に出力する (ステップ 502)。 A/Dコンバータ 7は、電圧定在波比を表す電圧 をデジタル値に変換し、 CPU1に出力する。 CPU1は、スィッチを再度設定した後、 所定のスィッチ間隔（ Δ tt)が経過する前に、デジタル値を AZDコンバータ 7から取 り込み、デジタル値及び第 1の周波数 (Fsl)を第 1の VSWR測定値として記憶する（ ステップ 502)。
[0034] このようにして、 CPU1は、所定のスィッチ間隔（Δ ΐ )毎に、スィッチ 6を設定し、そ の結果、スィッチ 6は、リニア検波手段 3、対数検波手段 4及び VSWR測定手段 5の 順で、スィッチ 6の入力をスィッチする（図 6を参照）。また、スィッチ 6の入力がスイツ チされると、 CPU1は、デジタル値を A/Dコンバータ 7から取り込む。したがって、 C PU1は、リニア測定値、対数測定値及び VSWR測定値の順で、デジタル値を取り込 む（図 6を参照)。
[0035] CPU1は、掃引周波数 (Fs)が第 nの周波数 (最終周波数）（Fsn)と等しい又はそれ よりも小さ 、か否かを判定する (ステップ 503)。掃引周波数 (Fs)が第 nの周波数 (Fs n)と等しい又はそれよりも小さい場合、 CPU1は、所定の掃引間隔（A ts = 3 X A tt) 毎に、掃引周波数 (Fs)を所定の周波数（A Fs)だけ増加させる (ステップ 502)。す なわち、 CPU1は、第 1の制御信号を出力した時力も所定の掃引間隔（A ts)だけ経 過した時に、掃引周波数 (Fs)を第 2の周波数 (Fs2=Fsl + A Fs)に設定するため の第 2の制御信号を PLL周波数シンセサイザ 2に出力する。 PLL周波数シンセサイ ザ 2は、第 2の周波数 (Fs2)を有する RF信号を生成する。チューナ 10は、第 2の周 波数を有する RF信号の反射信号を VSWR測定手段 5に出力する。チューナ 10は、 第 2の周波数を有する RF信号と局部周波数を持つ信号とを混合し、中間周波数に 対応するフィルタによって中間周波数を有する信号を生成する。チューナ 10は、中 間周波数を有する信号をリニア検波手段 3及び対数検出手段 4に出力する。
[0036] 第 2の制御信号を PLL周波数シンセサイザ 2に出力するとき、 CPU1は、スィッチ 6 を設定し、その結果、スィッチ 6は、中間周波数を有する信号の電圧をリニア検波手 段 3から入力する (ステップ 502)。 CPU1は、スィッチを設定した後、所定のスィッチ 間隔（A tt)が経過する前に、デジタル値を AZDコンバータ 7から取り込み、デジタ ル値及び第 2の周波数 (Fs2)を第 2のリニア測定値として記憶する (ステップ 502)。
[0037] スィッチを設定した後、所定のスィッチ間隔（ Δ ΐ )が経過するとき、 CPU1は、スィ ツチ 6を再度設定し、その結果、スィッチ 6は、中間周波数を有する信号の電圧を対 数変換した対数電圧を対数検波手段 4から入力する (ステップ 502)。 CPU1は、スィ ツチを再度設定した後、所定のスィッチ間隔（Δ ΐ )が経過する前に、デジタル値を A ZDコンバータ 7から取り込み、デジタル値及び第 2の周波数 (Fs2)を第 2の対数測 定値として記憶する (ステップ 502)。
[0038] スィッチを再度設定した後、所定のスィッチ間隔（ A tt)が経過するとき、 CPU1は、 スィッチ 6を再度設定し、その結果、スィッチ 6は、 RF信号及びその反射信号から求 めた電圧定在波比を表す電圧を VSWR測定手段 5から入力する (ステップ 502)。 C PU1は、スィッチを再度設定した後、所定のスィッチ間隔（Δ ΐ )が経過する前に、デ ジタル値を AZDコンバータ 7から取り込み、デジタル値及び第 2の周波数（Fs2)を 第 2の VSWR測定値として記憶する（ステップ 502)。
[0039] ステップ 503において、掃引周波数 (Fs)が第 nの周波数 (Fsn)と等しくない又はそ れよりも小さくない場合、 CPU1は、掃引が終了したと判定する。
[0040] このようにして、 PLL周波数シンセサイザ 2は、第 1の周波数 (Fsl)〜第 nの周波数
(Fsn)を有する RF信号を生成し、 CPU1は、第 1のリニア測定値〜第 nのリニア測定 値、第 1の対数測定値〜第 nの対数測定値、及び第 1の VSWR測定値〜第 nの VS WR測定値を記憶する (ステップ 502)。
[0041] 本発明に従った、チューナの特性を測定する手法は、 1つの同調周波数 (チャンネ ル周波数）に対してリニア測定、対数測定及び VSWR測定を実行するために、図 3 に示すような RF信号の掃引を 1度だけ行えばよい。したがって、チューナの特性は、 高速に測定され、チューナを調整又は検査する時間は、短縮される。
[0042] (第 2の実施形態）
第 1の実施形態において、 CPU1は、所定のスィッチ間隔（A tt= A tsZ3)毎に、 スィッチ 6を設定し、その結果、スィッチ 6は、リニア検波手段 3、対数検波手段 4及び VSWR測定手段 5の順で、スィッチ 6の入力をスィッチする（図 6を参照）。
[0043] 第 2の実施形態において、 CPU1は、所定のスィッチ間隔（A tt= A ts)毎に、スィ ツチ 6を設定し、その結果、スィッチ 6は、リニア検波手段 3、対数検波手段 4及び VS WR測定手段 5の順で、スィッチ 6の入力をスィッチする（図 7を参照)。
[0044] 第 2の実施形態において、 PLL周波数シンセサイザ 2は、第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)を有する RF信号を生成し、 CPU1は、第 1のリニア測定値〜第 (n Z3)のリニア測定値、第 1の対数測定値〜第 (nZ3)の対数測定値、及び第 1の VS WR測定値〜第 (nZ3)の VSWR測定値を記憶する。測定値の数は、第 1の実施形 態と比べて、 1Z3である力 1つの同調周波数 (チャンネル周波数）に対してリニア測 定、対数測定及び VSWR測定を実行するために、図 3に示すような RF信号の掃引 を 1度だけ行えばよい。したがって、チューナの特性は、高速に測定され、チューナを 調整又は検査する時間は、短縮される。
[0045] (第 1及び第 2の実施形態の変形）
所定のスィッチ間隔（ A tt)と所定の掃引間隔（ A ts)との関係は、上述の 2つの例 に限定されない。したがって、例えば、 A tt= 2 A tsであってもよい。また、 Δ ΐ = A t sZ6であってもよい。すなわち、所定のスィッチ間隔（A tt)と所定の掃引間隔（A ts) との関係に拘わらず、 RF信号の掃引く周波数が第 1の周波数 (Fsl)〜第 nの周波数 (Fsn)まで掃引される間に、スィッチ 6は、任意の所定のスィッチ間隔（ Δ ΐ )で、スィ ツチ 6の入力をスィッチすればよ!、。
[0046] また、所定のスィッチ間隔（ Δ tt)は、固定された値でなくてもよ!/、。すなわち、所定 のスィッチ間隔（A tt)は、時間とともに、変化してもよい。同様に、所定の掃引間隔（ A ts)も、固定された値でなくてもよい。
[0047] さらに、スィッチ 6は、リニア検波手段 3、対数検波手段 4及び VSWR測定手段 5の 順に拘わらず、スィッチ 6の入力をスィッチしてもよい。例えば、スィッチ 6は、リニア検 波手段 3、対数検波手段 4、リニア検波手段 3、対数検波手段 4及び VSWR測定手 段 5の順で、スィッチ 6の入力をスィッチしてもよ!/、。
[0048] (第 3の実施形態）
図 8は、本発明に従った、チューナの特性を測定するもう 1つの装置の機能ブロック 図を示し、図 9は、本発明に従った、チューナの特性を測定するもう 1つの手法を説 明するためのフローチャートであり、図 10は、掃引される RF信号に対して、測定値を 取り込むタイミングを説明するための図である。
[0049] 図 8に示すように、第 3の実施形態において、本発明の装置は、 CPU1と、 PLL周 波数シンセサイザ 2と、リニア検波手段 3と、対数検波手段 4と、 VSWR測定手段 5と、 AZDコンバータ 81、 82及び 83とを備える。
[0050] スィッチを備えない本発明の装置の CPU1は、第 1の制御信号を PLL周波数シン セサイザ 2に出力した後、所定の掃引間隔（A ts) (例えば、 3 sec)が経過する前に 、 3つのデジタル値を A/Dコンバータ 81、 82及び 83からほぼ同時に取り込み、第 1 のリニア測定値、第 1の対数測定値及び第 1の VSWR測定値を記憶する (ステップ 9 02) (図 10を参照)。
[0051] このようにして、 PLL周波数シンセサイザ 2は、第 1の周波数 (Fsl)〜第 nの周波数
(Fsn)を有する RF信号を生成し、 CPU1は、第 1のリニア測定値〜第 nのリニア測定 値、第 1の対数測定値〜第 nの対数測定値、及び第 1の VSWR測定値〜第 nの VS WR測定値を記憶する (ステップ 902)。
[0052] (他の実施形態）
当業者は、上述の第 1〜第 3の実施形態を変形し、特許請求の範囲に記載される 発明を容易に構成することが可能である。
[0053] 例えば、第 3の実施形態を変更し、 RF信号の掃引周波数が第 1の周波数 (Fsl)〜 第 nの周波数 (Fsn)まで掃引される間に、第 1のリニア測定値〜第 hのリニア測定値、 第 1の対数測定値〜第 jの対数測定値、及び第 1の VSWR測定値〜第 kの VSWR測 定値は、互いに独立して CPU1に記憶されてもょ 、。
[0054] 例えば、第 1〜第 3の実施形態において、 RF信号の掃引周波数が第 1の周波数 (F si)〜第 nの周波数 (Fsn)まで減少しながら掃引されてもよい。すなわち、 RF信号の 掃引周波数は、第 nの周波数 (Fsn)〜第 1の周波数 (Fsl)に減少してもよ 、。

Claims

請求の範囲
[1] チューナの特性を測定する装置であって、
RF信号の周波数 (Fs)を初期周波数 (Fsl)から最終周波数 (Fsn)まで掃引し、掃 引される RF信号をチューナ（10)に出力する手段（1、 2)と、
中間周波数を有する信号をチューナ（10)力 入力し、中間周波数を有する信号の 電圧を検出する手段 (3)と、
中間周波数を有する信号をチューナ（10)力 入力し、中間周波数を有する信号の 電圧を対数変換した対数電圧を検出する手段 (4)と、
前記 RF信号を前記手段（1、 2)から入力し、前記 RF信号の反射信号を入力し、電 圧定在波比を表す電圧を検出する手段 (5)と、
RF信号の周波数 (Fs)が初期周波数 (Fsl)から最終周波数 (Fsn)まで掃引される 第 1の期間に、中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を 対数変換した対数電圧、及び、電圧定在波比を表す電圧を取り込む手段 (6、 7、 81 、 82、 83、 1)と、
を備える装置。
[2] 請求項 1に記載の装置であって、前記取り込む手段は、
中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を対数変換し た対数電圧、及び、電圧定在波比を表す電圧を入力し、前記第 1の期間に、中間周 波数を有する信号の電圧、中間周波数を有する信号の電圧を対数変換した対数電 圧、及び、電圧定在波比を表す電圧のうち何れか 1つにスィッチして出力することを 繰り返す手段 (6、 1)と、
中間周波数を有する信号の電圧、中間周波数を有する信号の電圧を対数変換し た対数電圧、及び、電圧定在波比を表す電圧のうち何れか 1つをデジタル値に変換 して取り込む手段（7、 1)と、
を備える、装置。
[3] 請求項 1に記載の装置であって、前記取り込む手段は、
中間周波数を有する信号の電圧を入力してデジタル値に変換して取り込む手段 (8 1、 1)と、 中間周波数を有する信号の電圧を対数変換した対数電圧を入力してデジタル値に 変換して取り込む手段 (82、 1)と、
電圧定在波比を表す電圧を入力してデジタル値に変換して取り込む手段 (83、 1) と、
を備える、装置。
CPU (l)と、 PLL周波数シンセサイザ（2)と、リニア検波手段（3)と、対数検波手段 (4)と、 VSWR測定手段（5)と、スィッチ（6)と、 AZDコンバータ（7)とを備えるチュ ーナの特性を測定する装置であって、
CPU (l)は、制御信号を所定の掃引間隔（A ts)毎に生成し、第 1の制御信号〜第 nの制御信号を PLL周波数シンセサイザ（2)に出力し、
PLL周波数シンセサイザ（2)は、第 1の制御信号〜第 nの制御信号に応じて、第 1 の周波数 (Fsl)〜第 nの周波数 (Fsn)まで掃引される周波数 (Fs)を有する RF信号 を生成し、前記 RF信号をチューナ（10)に出力し、
リニア検波手段 (3)は、前記 RF信号に対応する中間周波数を有する信号をチュー ナ（10)から入力し、中間周波数を有する信号の電圧を検出し、
対数検波手段 (4)は、前記 RF信号に対応する中間周波数を有する信号をチュー ナ（10)から入力し、中間周波数を有する信号の電圧を対数変換した対数電圧を検 出し、
VSWR測定手段（5)は、前記 RF信号を PLL周波数シンセサイザ（2)から入力し、 前記 RF信号の反射信号をチューナ（10)から入力し、電圧定在波比を表す電圧を 検出し、
スィッチ (6)は、中間周波数を有する信号の電圧をリニア検波手段（3)から入力し、 中間周波数を有する信号の電圧を対数変換した対数電圧を対数検波手段
(4)から 入力し、電圧定在波比を表す電圧を VSWR測定手段（5)から入力し、
CPU (1)は、スィッチ（6)を所定のスィッチ間隔（ Δ tt)毎に設定し、
スィッチ（6)は、所定のスィッチ間隔（A tt)毎に、中間周波数を有する信号の電圧 、中間周波数を有する信号の電圧を対数変換した対数電圧、及び、電圧定在波比 を表す電圧のうち何れ力 1つにスィッチして AZDコンバータ（7)に出力し、 AZDコンバータ（7)は、スィッチ（6)から出力される信号をデジタル値に変換して CPU (l)に出力し、
CPU (1)は、 RF信号の周波数 (Fs)が初期周波数 (Fsl)から最終周波数 (Fsn)ま で掃引される第 1の期間に、中間周波数を有する信号の電圧のデジタル値、中間周 波数を有する信号の電圧を対数変換した対数電圧のデジタル値、及び、電圧定在 波比を表す電圧のデジタル値を AZDコンバータ（7)から取り込む、装置。
[5] 請求項 4に記載の装置であって、所定のスィッチ間隔（Δ ΐ )は、所定の掃引間隔（
A ts)の 1Z3である、装置。
[6] 請求項 5に記載の装置であって、 CPU (l)は、前記第 1の期間に、中間周波数を 有する信号の電圧を表す第 1〜第 nのデジタル値、中間周波数を有する信号の電圧 を対数変換した対数電圧を表す第 1〜第 nのデジタル値、及び、電圧定在波比を表 す電圧を表す第 1〜第 nのデジタル値を AZDコンバータ（7)から取り込む、装置。
[7] CPU (l)と、 PLL周波数シンセサイザ（2)と、リニア検波手段（3)と、対数検波手段
(4)と、 VSWR測定手段（5)と、第 1の AZDコンバータ（81)と、第 2の AZDコンパ ータ（82)と、第 3の AZDコンバータ（83)とを備えるチューナの特性を測定する装置 であって、
CPU (l)は、制御信号を所定の掃引間隔（A ts)毎に生成し、第 1の制御信号〜第 nの制御信号を PLL周波数シンセサイザ（2)に出力し、
PLL周波数シンセサイザ（2)は、第 1の制御信号〜第 nの制御信号に応じて、第 1 の周波数 (Fsl)〜第 nの周波数 (Fsn)まで掃引される周波数 (Fs)を有する RF信号 を生成し、前記 RF信号をチューナ（10)に出力し、
リニア検波手段 (3)は、前記 RF信号に対応する中間周波数を有する信号をチュー ナ（10)から入力し、中間周波数を有する信号の電圧を検出し、
対数検波手段 (4)は、前記 RF信号に対応する中間周波数を有する信号をチュー ナ（10)から入力し、中間周波数を有する信号の電圧を対数変換した対数電圧を検 出し、
VSWR測定手段（5)は、前記 RF信号を PLL周波数シンセサイザ（2)から入力し、 前記 RF信号の反射信号をチューナ（10)から入力し、電圧定在波比を表す電圧を 検出し、
第 1の AZDコンバータ（81)は、中間周波数を有する信号の電圧をリニア検波手 段（3)から入力し、
第 2の AZDコンバータ (82)は、中間周波数を有する信号の電圧を対数変換した 対数電圧電力を対数検波手段 (4)から入力し、
第 3の AZDコンバータ（83)は、電圧定在波比を表す電圧を VSWR測定手段（5) から入力し、
CPU (1)は、 RF信号の周波数 (Fs)が初期周波数 (Fsl)から最終周波数 (Fsn)ま で掃引される第 1の期間に、中間周波数を有する信号の電圧のデジタル値を第 1の AZDコンバータ (81)から取り込み、中間周波数を有する信号の電圧を対数変換し た対数電圧のデジタル値を第 2の AZDコンバータ（82)から取り込み、電圧定在波 比を表す電圧のデジタル値を第 3の AZDコンバータ（83)から取り込む、装置。
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