WO2006049007A1 - チャージポンプ回路 - Google Patents

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WO2006049007A1
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output
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capacitor
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PCT/JP2005/019010
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French (fr)
Inventor
Kenichi Nakata
Original Assignee
Rohm Co., Ltd.
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • the present invention relates to a charge pump circuit that outputs a predetermined voltage.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-0666747
  • Figure 5 shows the same charge pump circuit described in Patent Document 1.
  • the charge pump circuit 101 includes an input terminal 107 to which a power supply voltage V is input and a clock.
  • the load is a power source portion of an electronic circuit that shares a predetermined function of the electronic device.
  • first and second rectifier elements 110 and 111 which are diode elements, are connected in series.
  • An output capacitor 112 and a series body of a resistor 113 and a resistor 114 for dividing the output voltage are connected to the output terminal 109.
  • a voltage at a connection point between the resistor 113 and the resistor 114 is input to the operational amplifier 115 as a feedback voltage.
  • Opamp 115 compares the feedback voltage with the reference voltage V and outputs a high level signal or low level.
  • the output of the operational amplifier 115 is input to the base of an NPN bipolar transistor 116 whose emitter is grounded.
  • the collector of the transistor 116 is connected to the collector of an NPN bipolar transistor 117 whose emitter is grounded and whose base and collector are connected.
  • the collector of the transistor 117 is a constant current source 118 s that draws a constant current I from the input terminal 107.
  • the base of the transistor 117 is connected to the base of an NPN bipolar transistor 119 whose emitter is grounded.
  • the collector of transistor 119 is the current Error circuit 120 is connected to the IN terminal.
  • the OUT1 terminal of the current mirror circuit 120 is connected to the collector of an NPN bipolar transistor 121 whose emitter is grounded, and the NPN bipolar transistor 122 whose emitter is grounded and whose base and collector are connected. Connected to the collector. The base of the transistor 121 is connected to the clock input terminal 108.
  • an inverter 123 is connected to the clock input terminal 108, and the inverter 123 inverts and outputs the clock signal CLK.
  • the output of the inverter 123 is input to the base of an NPN bipolar transistor 124 whose emitter is grounded.
  • the collector of the transistor 124 is connected to the OUT2 terminal of the power mirror circuit 120 and is connected to the base of an NPN bipolar transistor 125 whose emitter is grounded.
  • the base of the transistor 122 is connected to the base of an NPN bipolar transistor 126 having an emitter grounded.
  • the collector of the transistor 126 is connected to the base of a PNP bipolar transistor 127 whose emitter is connected to the input terminal 107 and whose collector is connected to the collector of the transistor 125.
  • the other end of the boost capacitor 128 is connected to the connection point between the collector of the transistor 125 and the collector of the transistor 127, and one end of the boost capacitor 128 is connected to the connection point of the first and second rectifier elements 110 and 111. Connected.
  • the charge pump circuit 101 operates as follows. If the voltage at the connection point of resistor 113 and resistor 114, that is, the feedback voltage is lower than the reference voltage V, operational amplifier 115 is low.
  • the transistor 116 Since the level signal is output, the transistor 116 is turned off. When the transistor 116 is turned off, a constant current I flows through the transistor 117, and the current mirror circuit 1 passes through the transistor 119.
  • Constant current I flows through the 20 IN terminals.
  • the OUT1 terminal of the current mirror circuit 120
  • the constant current I flows through the child and OUT2 terminals.
  • transistor 124 is on, transistor 125 is s
  • the boost capacitor 128 increases, and the negative voltage of the first rectifying element 110, that is, the positive voltage of the second rectifying element 111 also increases. Then, the electric charge temporarily stored in the boost capacitor 128 moves to the positive side force negative side of the second rectifying element 111 and is stored in the output capacitor 112. In this way, when the feedback voltage is lower than the reference voltage V, the boost operation is performed and the voltage at the output terminal 109 is increased.
  • the operational amplifier 115 When the feedback voltage is higher than the reference voltage V, the operational amplifier 115 outputs a high level signal.
  • Transistor 116 is turned on.
  • the transistors 117 and 119 are turned off and no current flows through the IN terminal of the current mirror circuit 120.
  • no current flows through the OUT1 and OUT2 terminals of the current mirror circuit 120.
  • the transistors 125 and 127 are both turned off regardless of whether the clock signal CLK is high or low, the charge does not move with respect to the first and second rectifier elements 110 and 111.
  • the boost operation is stopped.
  • the boosting operation is performed during the period of the clock signal CLK, and the output voltage rises slightly. After that, the output voltage gradually decreases as the output capacitor 112 is discharged according to the load weight, and the boosting operation is stopped until the feedback voltage becomes lower than the reference voltage V.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2000-0666747
  • the present invention has been made in view of the strong reasons, and an object of the present invention is to provide a charge pump circuit having a short output voltage ripple period and a small ripple voltage even when the load is light.
  • a charge pump circuit includes first and second rectifier elements connected in series between an input terminal and an output terminal, and an output terminal.
  • Output capacitor and a boost capacitor having one end connected to the connection point of the first and second rectifier elements, and the electric charge is increased by the voltage at the other end of the boost capacitor.
  • An integrator that outputs the voltage obtained by integrating the difference between the feedback voltage from the output terminal and the reference voltage in the charge pump circuit that moves the rectifier element in order and accumulates it in the output capacitor to make the output terminal a predetermined voltage.
  • a transistor on the power supply side and the ground side to which the clock signal is input, and a variable current source for supplying a current corresponding to the output voltage of the integrator to one of them, and according to the current flowing by the variable current source For boosting voltage And a clock inverter that outputs the other end of the capacitor.
  • Another charge pump circuit includes first and second rectifier elements connected in series between an input terminal and an output terminal, an output capacitor connected to the output terminal, A boost capacitor whose one end is connected to the connection point of the first and second rectifier elements, and the electric charge is moved in order through the first and second rectifier elements by the voltage at the other end of the boost capacitor and output.
  • the charge pump circuit that stores the output terminal at a predetermined voltage by being stored in the capacitor, an integrator that outputs a voltage obtained by integrating the difference between the feedback voltage from the output terminal and the reference voltage, and the input terminal and the first terminal A variable current source provided between the rectifying element and flowing a current corresponding to the output voltage of the integrator to the first rectifying element.
  • the apparatus further includes one or a plurality of rectifier elements connected in series with the first and second rectifier elements.
  • the rectifying element is a diode element.
  • the rectifying element is a switch element, and the first and second rectifying elements are alternately turned on and off.
  • a charge pump circuit includes an integrator that outputs a voltage obtained by integrating a difference between a feedback voltage of an output terminal and a reference voltage, and a variable current source that supplies a current corresponding to the output voltage.
  • FIG. 1 is a circuit diagram of a charge pump circuit according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a charge pump circuit according to another embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a charge pump circuit according to still another embodiment of the present invention.
  • FIG. 4 is a circuit diagram of a charge pump circuit according to still another embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a conventional charge pump circuit.
  • FIG. 1 is a circuit diagram of a charge pump circuit according to an embodiment of the present invention.
  • this charge pump circuit 1 has a power supply voltage V
  • the first and second rectifying elements 10 and 11 which are diode elements, are connected in series.
  • the diode element it is also possible to use, for example, a MOS type transistor in which a force gate and drain are connected, which shows a PN junction diode in FIG.
  • An output capacitor 12 and a series body of a resistor 13 and a resistor 14 for dividing the output voltage are connected to the output terminal 9.
  • the output capacitor 12 has a large capacity to suppress the ripple voltage as much as possible, and the resistors 13 and 14 are high to reduce the current flowing toward the ground potential! ⁇ Become resistance value! / Speak.
  • the voltage at the connection point between the resistor 13 and the resistor 14 is input to the integrator 15 as a feedback voltage.
  • the integrator 15 outputs a voltage obtained by integrating the difference between the feedback voltage and the reference voltage V, and outputs the voltage.
  • the current value of a variable current source 32 to be described later of the clock inverter 16 is controlled by the voltage.
  • the clock inverter 16 inverts the clock signal CLK input from the clock input terminal 8 and outputs a voltage having a waveform corresponding to the current value of the variable current source 32.
  • the output of the clock inverter 16 is connected to the other end of the boost capacitor 17 for boosting operation, and one end of the boost capacitor 17 is connected to the connection point of the first and second rectifier elements 10 and 11.
  • the integrator 15 includes an operational amplifier 20, a capacitor 21, and a resistor 22.
  • a connection point between the resistor 13 and the resistor 14 is connected between the inverting input terminal of the operational amplifier 20 and one end of the capacitor 21.
  • the reference voltage V is input to the non-inverting input terminal, and the above-described feedback is input to the inverting input terminal.
  • the feedback voltage is input, and the voltage obtained by integrating the difference between the feedback voltage and the reference voltage V from the output terminal is
  • the output terminal of the operational amplifier 20 becomes the output of the integrator 15.
  • the other end of the capacitor 21 is connected to one end of the resistor 22, and the other end of the resistor 22 is connected to the output terminal of the operational amplifier 20. Since the capacity of the capacitor 21 may be relatively small, the integrator 15 can also be integrated when many parts of the components of the charge pump circuit 1 are integrated in an integrated circuit.
  • the clock inverter 16 includes a power supply side transistor 30 that is a PMOS type transistor, a ground side transistor 31 that is an NMOS type transistor, and a variable current source 32, and includes a power supply side transistor 30 and a ground side transistor 31. Is connected to the clock input terminal 8 and the power
  • the source of the star 30 is connected to the input terminal 7, and the source of the ground side transistor 31 is connected to the variable current source 32.
  • the drain of the power supply side transistor 30 and the drain of the ground side transistor 31 are connected to each other, and the connection point is the output of the clock inverter 16.
  • the variable current source 32 flows a current toward the ground potential, and the current value is controlled by the output voltage of the integrator 15 as described above.
  • the variable current source 32 can also be provided between the input terminal 7 and the power supply side transistor 30.
  • the electric charge to which the force is supplied is accumulated in the output capacitor 12 by sequentially moving the first and second rectifier elements 10 and 11 by the voltage at the other end of the boost capacitor 17. As a result, a predetermined voltage is output from the output terminal 9.
  • the output voltage of the output terminal 9 is divided by the resistor 13 and the resistor 14, and the voltage at the connection point, that is, the feedback voltage is integrated by the integrator 15.
  • the current value of the variable current source 32 is controlled by the output voltage (integrated voltage) of the integrator 15 so that it increases when it increases and decreases when it decreases.
  • the current value controls the degree of decrease when the output voltage of the clock inverter 16 decreases, and as a result, the charge moving through the first and second rectifying elements 10 and 11 is determined.
  • the integrated voltage output from the integrator 15 slightly increases and the current value of the variable current source 32 increases.
  • the output voltage of the clock inverter 16 decreases, if the current value of the variable current source 32 is large, the output voltage decreases. The amount of charge that moves from the positive side to the negative side of the first rectifying element 10 is increased.
  • the load connected to the output terminal 9 is lightened, the integrated voltage output from the integrator 15 slightly decreases and the current value of the variable current source 32 decreases.
  • the charge moving through the first and second rectifying elements is controlled according to the load, and when the load is light, the moving charge is reduced and the ripple voltage is reduced.
  • the ripple voltage is reduced, the ripple period is short even if the discharge amount of the output capacitor 12 is very small.
  • no period for stopping the boosting operation is provided, since unnecessary charges do not move through the first and second rectifying elements 10 and 11, current consumption is suppressed.
  • this charge pump circuit 2 has an input terminal 7, a clock input terminal 8 and an output terminal 9, similarly to the charge pump circuit 1, and has an output capacitor 12 and an output voltage.
  • a series body of a resistor 13 and a resistor 14 for voltage division, an integrator 15, a clock inverter 16 and a boost capacitor 17 are provided.
  • the first and second rectifying elements 40 and 41 of a PMOS transistor which is a switch element are connected in series.
  • the output of the inverter 42 that inverts the clock signal CLK is connected to the gate of the first rectifier element 40, and the output of the inverter 43 that further inverts the output of the inverter 42 is connected to the gate of the second rectifier element 41.
  • the output is connected.
  • Inverters 42 and 43 are supplied with the output voltage of output terminal 9 as the power source.
  • the charge pump circuit 2 generally operates in the same manner as the charge pump circuit 1. However, the charge pump circuit 2 synchronizes with the change in the negative voltage of the first rectifier 40 via the boost capacitor 17.
  • the second rectifier elements 40 and 41 are alternately turned on and off. That is, when the clock signal CLK at the clock input terminal 8 is at a high level, the voltage on the negative side of the first rectifier element 40 decreases via the boost capacitor 17 and the first rectifier element 40 is turned on. Charge is temporarily stored in the boost capacitor 17. Next, when the clock signal CLK becomes low level, the negative voltage of the first rectifier element 40, that is, the positive voltage of the second rectifier element 41 rises, and the second rectifier element 41 is turned on and boosted. The charge stored temporarily in the capacitor 17 is stored in the output capacitor 12.
  • a force NMOS transistor or the like which shows a PMOS transistor in FIG. 2 may be used. It is also possible to provide a non-overlap period for the signals that control the gates of the first and second rectifying elements 40 and 41. In these cases, it is necessary to change the output polarity of the inverters 42 and 43 or to add a delay element. However, since this method is a normal technique for those skilled in the art, description thereof is omitted.
  • variable current source is provided in series with the first and second rectifying elements.
  • this charge pump circuit 3 has an input terminal 7, a clock input terminal 8 and an output terminal 9, similarly to the charge pump circuit 1, and has an output capacitor 12 and an output voltage. It has a series body of a resistor 13 and a resistor 14 for voltage division, an integrator 15 and a boost capacitor 17. Between the input terminal 7 and the output terminal 9, the first and second rectifier elements 10 and 11, which are diode elements, are connected in series. Further, a variable current source 51 is provided between the input terminal 7 and the first rectifying element 10. The variable current source 51 is controlled by the output voltage of the integrator 15. The other end of the boost capacitor 17 is connected to the output of the clock inverter 52. The clock inverter 52 inverts and outputs a clock signal CLK that is manually driven by eight clock human power terminals, but does not have a variable current source.
  • the charge pump circuit 3 generally operates in the same manner as the charge pump circuit 1, but the current value of the variable current source 51 is controlled by the integrated voltage output from the integrator 15. Since this current value is the amount of electric charge that can move per unit time, this determines the electric charge that moves through the first and second rectifying elements 10 and 11. Thus, when the load is light, as with the charge pump circuit 1, the ripple voltage becomes small and the ripple period becomes short. In addition, current consumption is suppressed.
  • the charge pump circuit 3 can be obtained by modifying the force charge pump circuit 2 which is a modification of the charge pump circuit 1 and using switch elements as the first and second rectifier elements. It is also possible to provide a variable current source in series with them.
  • charge pump circuit 4 in addition to the constituent elements of charge pump circuit 1, charge pump circuit 4 includes a third rectifying element 11a provided between second rectifying element 11 and output terminal 9.
  • a second boost capacitor 17a having one end connected to a connection point between the second rectifier element 11 and the third rectifier element 11a is provided.
  • the other end of the second boost capacitor 17a is connected to the output of the second clock inverter 16a having the same configuration as that of the clock inverter 16.
  • the gates of the second power supply side transistor 30a and the second ground side transistor 3la of the second clock inverter 16a are connected to the output of the inverter 18 that inverts the clock signal CLK.
  • the current value of the second variable current source 32a is controlled by the output voltage of the integrator 15.
  • the powerful charge pump circuit 4 operates as follows.
  • the clock signal CLK is at a high level
  • the negative voltage of the first rectifying element 10 decreases and the negative voltage of the second rectifying element 11 increases. Accordingly, the electric charge moves from the positive side to the negative side of the first rectifying element 10 and is temporarily stored in the boost capacitor 17, and the second boost from the positive side to the negative side of the third rectifying element 11a.
  • the charge temporarily stored in capacitor 17a moves and is stored in output capacitor 12.
  • the clock signal CLK becomes a low level
  • the negative voltage of the first rectifying element 10 rises and the negative voltage of the second rectifying element 11 falls. Accordingly, the positive-side force of the second rectifying element 11 is also temporarily stored in the second boost capacitor 17a by moving the charge temporarily stored in the boost capacitor 17 to the negative side.
  • one of the two clock inverters 16 and 16a may not have a variable current source. This is because there are cases where it is sufficient to control the electric charge moving through one rectifier element, V. In addition to the third rectifying element 11a, it is needless to say that more rectifying elements can be provided. Similarly to the charge pump circuit 1, the charge pump circuits 2 and 3 can be modified.
  • the charge pump circuit according to the embodiment of the present invention has been described above! As described above, the present invention The present invention is not limited to those described in the embodiments, and various design changes can be made within the scope of the matters described in the claims.
  • the integrator 15 can be composed of other internal circuits.
  • the output voltage has a positive value.
  • the present invention can also be applied to the output voltage having a negative value.

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Abstract

　このチャージポンプ回路（１）は、入力端子（７）と出力端子（９）との間に第１および第２の整流素子（１０，１１）が直列に接続され、電荷がそれらの整流素子（１０，１１）を順に移動して出力コンデンサ（１２）に蓄積されることにより出力端子（９）から所定の電圧を出力するものにおいて、出力端子（９）からの帰還電圧と基準電圧との差を積分する積分器（１５）と、第１および第２の整流素子（１０，１１）の接続点に一端が接続されたブースト用コンデンサ（１７）と、クロック信号（ＣＬＫ）が入力される電源側及び接地側のトランジスタ（３０，３１）とそのいずれかに積分器（１５）の出力電圧に応じた電流を流す可変電流源（３２）とを有してブースト用コンデンサ（１７）の他端に出力が接続されるクロック反転器（１６）とを備える。

Description

明 細 書
チャージポンプ回路
技術分野
[0001] 本発明は、所定の電圧を出力するチャージポンプ回路に関する。
背景技術
[0002] 従来より、入力される電圧を昇圧して所定の電圧を出力する回路として、ダイオード 素子やスィッチ素子の整流素子とコンデンサを主な構成要素とするチャージポンプ 回路が広く使用されている。その中には、例えば特開 2000— 066747号公報 (特許 文献 1)に記載されているように、適正な出力電圧になるようにそれを帰還して制御す るものが提案されている。図 5に特許文献 1に記載されたチャージポンプ回路と同様 のものを示す。
[0003] このチャージポンプ回路 101は、電源電圧 V が入力される入力端子 107と、クロッ
DD
ク信号 CLKが入力されるクロック入力端子 108と、接続される負荷に昇圧した所定の 電圧を出力する出力端子 109とを有する。なお、負荷は、図示しないが、電子機器の 所定機能を分担する電子回路の電源部分である。
[0004] 入力端子 107と出力端子 109との間には、ダイオード素子である第 1および第 2の 整流素子 110, 111が直列に接続される。出力端子 109には、出力コンデンサ 112 と、出力電圧を分圧する抵抗 113と抵抗 114との直列体とが接続される。抵抗 113と 抵抗 114との接続点の電圧は、帰還電圧としてオペアンプ 115に入力される。ォペア ンプ 115は、帰還電圧と基準電圧 V とを比較して、ハイレベル信号又はローレべ
REF
ル信号を出力する。
[0005] オペアンプ 115の出力は、ェミッタが接地された NPNバイポーラ型のトランジスタ 1 16のベースに入力される。トランジスタ 116のコレクタは、ェミッタが接地され、ベース とコレクタが接続された NPNバイポーラ型のトランジスタ 117のコレクタに接続される
。トランジスタ 117のコレクタは、入力端子 107から定電流 Iを流し出す定電流源 118 s
にも接続される。トランジスタ 117のベースは、ェミッタが接地された NPNバイポーラ 型のトランジスタ 119のベースに接続される。トランジスタ 119のコレクタは、カレントミ ラー回路 120の IN端子に接続される。
[0006] カレントミラー回路 120の OUT1端子は、ェミッタが接地された NPNバイポーラ型 のトランジスタ 121のコレクタに接続され、かつ、ェミッタが接地されてベースとコレクタ が接続された NPNバイポーラ型のトランジスタ 122のコレクタに接続される。トランジ スタ 121のベースはクロック入力端子 108に接続される。
[0007] クロック入力端子 108には、更に反転器 123が接続され、反転器 123はクロック信 号 CLKを反転して出力する。反転器 123の出力は、ェミッタが接地された NPNバイ ポーラ型のトランジスタ 124のベースに入力される。トランジスタ 124のコレクタは、力 レントミラー回路 120の OUT2端子に接続され、かつ、ェミッタが接地された NPNバ ィポーラ型のトランジスタ 125のベースに接続される。
[0008] また、トランジスタ 122のベースには、ェミッタが接地された NPNバイポーラ型のトラ ンジスタ 126のベースが接続される。トランジスタ 126のコレクタは、ェミッタが入力端 子 107、コレクタがトランジスタ 125のコレクタに接続された PNPバイポーラ型のトラン ジスタ 127のベースに接続される。トランジスタ 125のコレクタとトランジスタ 127のコレ クタとの接続点にはブースト用コンデンサ 128の他端が接続され、ブースト用コンデン サ 128の一端は第 1および第 2の整流素子 110, 111の接続点に接続される。
[0009] チャージポンプ回路 101は以下のように動作する。抵抗 113と抵抗 114との接続点 の電圧、すなわち帰還電圧が基準電圧 V よりも低い場合、オペアンプ 115はロー
REF
レベル信号を出力するのでトランジスタ 116はオフする。トランジスタ 116がオフすると 、トランジスタ 117には定電流 Iが流れ、トランジスタ 119を介してカレントミラー回路 1
S
20の IN端子には定電流 Iが流れる。その結果、カレントミラー回路 120の OUT1端
S
子、 OUT2端子には定電流 Iが流れる。
s
[0010] この状態において、クロック入力端子 108のクロック信号 CLKがハイレベルになると 、トランジスタ 121はオンするため、トランジスタ 122, 126がオフしてトランジスタ 127 もオフする。一方、トランジスタ 124はオフするため、トランジスタ 125はベース電流と して定電流 Iが流れてオンする。その結果、ブースト用コンデンサ 128の他端の電圧
S
は下降し、第 1の整流素子 110の負側の電圧も下降する。そして、第 1の整流素子 1 10の正側力も負側へ電荷が移動してブースト用コンデンサ 128に一時的に蓄えられ る。
[0011] 次いで、クロック信号 CLKがローレベルになると、トランジスタ 121はオフするため、 トランジスタ 122, 126には定電流 Iが流れ、トランジスタ 127はベース電流として定 s
電流 Iが流れてオンする。一方、トランジスタ 124はオンするため、トランジスタ 125は s
オフする。その結果、ブースト用コンデンサ 128の他端の電圧は上昇し、第 1の整流 素子 110の負側の電圧、すなわち第 2の整流素子 111の正側の電圧も上昇する。そ して、第 2の整流素子 111の正側力 負側へブースト用コンデンサ 128に一時的に 蓄えられていた電荷が移動して出力コンデンサ 112に蓄積される。このようにして、帰 還電圧が基準電圧 V よりも低い場合、昇圧動作が行われて出力端子 109の電圧
REF
が上昇する。
[0012] 帰還電圧が基準電圧 V よりも高い場合、オペアンプ 115はハイレベル信号を出
REF
力するのでトランジスタ 116はオンする。トランジスタ 116がオンすると、トランジスタ 1 17, 119はオフし、カレントミラー回路 120の IN端子には電流は流れない。その結果 、カレントミラー回路 120の OUT1端子、 OUT2端子にも電流は流れない。この状態 においては、クロック信号 CLKがハイレベル、ローレベルに係わらずトランジスタ 125 , 127は共にオフするため、第 1および第 2の整流素子 110, 111に関して電荷は移 動しな 、。このように、帰還電圧が基準電圧 V よりも高 、場合は昇圧動作が停止さ
REF
れる。
[0013] 従って、安定動作時においては、帰還電圧が基準電圧 V よりも低くなつた直後の
REF
クロック信号 CLKの期間で昇圧動作が行われて出力電圧は僅かに上昇する。その 後は負荷の軽重に応じた出力コンデンサ 112の放電につれて出力電圧は緩やかに 下降し、帰還電圧が基準電圧 V よりも低くなるまで昇圧動作は停止される。こうして
REF
、昇圧動作が停止される期間が設けられるので、全体としての消費電流が抑制される 。なお、このような出力電圧の僅かな上昇及び下降、すなわち変動はリップルと称さ れ、変動の振幅はリップル電圧と称される。
特許文献 1：特開 2000— 066747号公報
発明の開示
発明が解決しょうとする課題 [0014] し力しながら、負荷が軽い場合は、出力コンデンサ 112の放電量が非常に少ない のでリップルの周期が長ぐし力もリップル電圧が比較的大きい。その結果、負荷とし て接続される電子回路の電源部分が長い周期で比較的大きく揺れるため、電子回路 の特性が低下し易くなる。
[0015] 本発明は、力かる事由に鑑みてなされたものであり、その目的は、負荷が軽い場合 でも出力電圧のリップルの周期が短くリップル電圧が小さいチャージポンプ回路を提 供することにある。
課題を解決するための手段
[0016] 上記目的を達成するために、本発明に係るチャージポンプ回路は、入力端子と出 力端子との間に直列に接続される第 1および第 2の整流素子と、出力端子に接続さ れる出力コンデンサと、第 1および第 2の整流素子の接続点に一端が接続されるブー スト用コンデンサとを有し、ブースト用コンデンサの他端の電圧により電荷が第 1およ び第 2の整流素子を順に移動して出力コンデンサに蓄積されることで出力端子を所 定の電圧にするチャージポンプ回路において、出力端子からの帰還電圧と基準電圧 との差を積分した電圧を出力する積分器と、クロック信号が入力される電源側及び接 地側のトランジスタと、そのいずれかに積分器の出力電圧に応じた電流を流す可変 電流源とを有し、可変電流源が流す電流に応じた電圧をブースト用コンデンサの他 端に出力するクロック反転器とを備える。
[0017] 本発明に係る別のチャージポンプ回路は、入力端子と出力端子との間に直列に接 続される第 1および第 2の整流素子と、出力端子に接続される出力コンデンサと、第 1 および第 2の整流素子の接続点に一端が接続されるブースト用コンデンサとを有し、 ブースト用コンデンサの他端の電圧により電荷が第 1および第 2の整流素子を順に移 動して出力コンデンサに蓄積されることで出力端子を所定の電圧にするチャージポ ンプ回路において、出力端子からの帰還電圧と基準電圧との差を積分した電圧を出 力する積分器と、入力端子と第 1の整流素子との間に設けられ、積分器の出力電圧 に応じた電流を第 1の整流素子に流す可変電流源とを備える。
[0018] 好ましくは、第 1および第 2の整流素子と直列に接続される 1又は複数の整流素子 を更に備える。 [0019] 好ましくは、整流素子はダイオード素子である。
好ましくは、整流素子はスィッチ素子であり、第 1および第 2の整流素子は交互にォ ン 'オフする。
発明の効果
[0020] 本発明に係るチャージポンプ回路は、出力端子力もの帰還電圧と基準電圧との差 を積分した電圧を出力する積分器と、その出力電圧に応じた電流を流す可変電流源 とを有することにより第 1および第 2の整流素子を移動する電荷を制御することができ 、その結果、負荷が軽い場合でも出力電圧のリップルの周期を短くリップル電圧を小 さくすることができる。
図面の簡単な説明
[0021] [図 1]本発明の実施形態に係るチャージポンプ回路の回路図である。
[図 2]本発明の別の実施形態に係るチャージポンプ回路の回路図である。
[図 3]本発明の更に別の実施形態に係るチャージポンプ回路の回路図である。
[図 4]本発明の更に別の実施形態に係るチャージポンプ回路の回路図である。
[図 5]従来のチャージポンプ回路の回路図である。
符号の説明
[0022] 1〜4 チャージポンプ回路、 7 入力端子、 8 クロック入力端子、 9 出力端子、 10 , 40 第 1の整流素子、 11, 41 第 2の整流素子、 12 出力コンデンサ、 15 積分器 、 16 クロック反転器、 17 ブースト用コンデンサ、 30 クロック反転器を構成する電 源側トランジスタ、 31 クロック反転器を構成する接地側トランジスタ、 32, 51 可変 流源。
発明を実施するための最良の形態
[0023] 本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同 一または相当部分には同一符号を付し、その説明は繰返さない。
[0024] 図 1は本発明の実施形態であるチャージポンプ回路の回路図である。
図 1を参照して、このチャージポンプ回路 1は、電源電圧 V
DDが入力される入力端 子 7と、クロック信号 CLKが入力されるクロック入力端子 8と、接続される負荷に昇圧 した所定の電圧を出力する出力端子 9とを有する。
[0025] 入力端子 7と出力端子 9との間には、ダイオード素子である第 1および第 2の整流素 子 10, 11が直列に接続される。なお、ダイオード素子として、図 1では PN接合のダイ オードを示している力 ゲートとドレインを接続した MOS型のトランジスタなどを用い ることも可能である。出力端子 9には、出力コンデンサ 12と、出力電圧を分圧する抵 抗 13と抵抗 14との直列体とが接続される。出力コンデンサ 12は、リップル電圧をでき るだけ抑制するために大きな容量になっており、抵抗 13, 14は接地電位に向力つて 流れる電流を少なくするために高！ヽ抵抗値になって！/ヽる。抵抗 13と抵抗 14との接続 点の電圧は、帰還電圧として積分器 15に入力される。
[0026] 積分器 15は、帰還電圧と基準電圧 V との差を積分した電圧を出力し、その出力
REF
電圧によりクロック反転器 16の後述する可変電流源 32の電流値を制御する。クロック 反転器 16は、クロック入力端子 8から入力されるクロック信号 CLKを反転し、可変電 流源 32の電流値に応じた波形の電圧を出力する。クロック反転器 16の出力には昇 圧動作のためのブースト用コンデンサ 17の他端が接続され、ブースト用コンデンサ 1 7の一端は第 1および第 2の整流素子 10, 11の接続点に接続される。
[0027] 次に、積分器 15とクロック反転器 16との内部回路を説明する。積分器 15は、オペ アンプ 20、コンデンサ 21および抵抗 22を有し、オペアンプ 20の反転入力端子とコン デンサ 21の一端との間に抵抗 13と抵抗 14との接続点が接続される。オペアンプ 20 は、非反転入力端子には基準電圧 V が入力され、反転入力端子には前述した帰
REF
還電圧が入力され、出力端子から帰還電圧と基準電圧 V との差を積分した電圧を
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出力する。そして、オペアンプ 20の出力端子が積分器 15の出力となる。コンデンサ 2 1の他端は、抵抗 22の一端に接続され、抵抗 22の他端はオペアンプ 20の出力端子 に接続される。なお、コンデンサ 21の容量は比較的小さくても構わないので、チヤ一 ジポンプ回路 1の構成要素の多くの部分を集積回路に集積した場合、積分器 15も集 積可能となる。
[0028] クロック反転器 16は、 PMOS型のトランジスタである電源側トランジスタ 30、 NMO S型のトランジスタである接地側トランジスタ 31および可変電流源 32を有し、電源側ト ランジスタ 30と接地側トランジスタ 31とのゲートはクロック入力端子 8、電源側トランジ スタ 30のソースは入力端子 7、接地側トランジスタ 31のソースは可変電流源 32に接 続される。電源側トランジスタ 30のドレインと接地側トランジスタ 31のドレインとは互 ヽ に接続され、その接続点がクロック反転器 16の出力となる。可変電流源 32は接地電 位に向力つて電流を流し、前述したようにその電流値は積分器 15の出力電圧により 制御される。なお、可変電流源 32は、入力端子 7と電源側トランジスタ 30との間に設 けることも可會である。
[0029] 次に、チャージポンプ回路 1の動作を説明する。入力端子 7を介して電源電圧 V
DD
力も供給される電荷が、ブースト用コンデンサ 17の他端の電圧により第 1および第 2 の整流素子 10, 11を順に移動して出力コンデンサ 12に蓄積される。それにより出力 端子 9から所定の電圧が出力される。
[0030] 電荷が第 1および第 2の整流素子 10, 11を順に移動するのを詳しく説明すると、ク ロック入力端子 8のクロック信号 CLKがハイレベルのとき、クロック反転器 16の出力電 圧は下降し、ブースト用コンデンサ 17を介して第 1の整流素子 10の負側の電圧も下 降する。従って、第 1の整流素子 10の正側から負側へ電荷が移動してブースト用コ ンデンサ 17に一時的に蓄えられる。次いで、クロック信号 CLKがローレベルになると 、クロック反転器 16の出力は上昇し、第 1の整流素子 10の負側の電圧、すなわち第 2の整流素子 11の正側の電圧も上昇する。そして、第 2の整流素子 11の正側力 負 側へブースト用コンデンサ 17に一時的に蓄えられていた電荷が移動して出力コンデ ンサ 12に蓄積されるのである。
[0031] 出力端子 9の出力電圧は抵抗 13と抵抗 14とにより分圧され、それらの接続点の電 圧、すなわち帰還電圧は積分器 15により積分される。可変電流源 32の電流値は、 積分器 15の出力電圧 (積分電圧）により、それが上昇すると大きぐそれが下降する と小さくなるよう制御される。そして、この電流値によりクロック反転器 16の出力電圧が 下降するときの下降の程度が制御され、その結果、第 1および第 2の整流素子 10, 1 1を移動する電荷が決まる。
[0032] 具体的には、出力端子 9につながる負荷が重くなると、積分器 15が出力する積分 電圧は僅かに上昇して可変電流源 32の電流値は大きくなる。クロック反転器 16の出 力電圧が下降するとき、可変電流源 32の電流値が大きいとその出力電圧の下降の 程度が大きぐ第 1の整流素子 10の正側から負側へ移動する電荷が多くなる。逆に、 出力端子 9につながる負荷が軽くなると、積分器 15が出力する積分電圧は僅かに下 降して可変電流源 32の電流値は小さくなる。クロック反転器 16の出力電圧が下降す るとき、可変電流源 32の電流値が小さいとその出力電圧の下降の程度が小さぐ第 1 の整流素子 10の正側から負側へ移動する電荷が少なくなる。そして、第 1の整流素 子 10を移動する電荷は、前述のように、第 2の整流素子 11を移動して出力コンデン サ 12に蓄積される。
[0033] 従って、第 1および第 2の整流素子を移動する電荷は負荷に応じて制御され、負荷 が軽い場合は移動する電荷が少なくなるのでリップル電圧が小さくなる。また、リップ ル電圧が小さくなると、出力コンデンサ 12の放電量が非常に少なくてもリップルの周 期は短い。また、昇圧動作が停止される期間は設けられていないが、無駄な電荷が 第 1および第 2の整流素子 10, 11を移動しないので消費電流が抑制される。
[0034] 次に、チャージポンプ回路の第 1及び第 2の整流素子としてスィッチ素子を用いた 実施形態を図 2に基づいて説明する。
[0035] 図 2を参照して、このチャージポンプ回路 2は、チャージポンプ回路 1と同様に、入 力端子 7、クロック入力端子 8および出力端子 9を有し、出力コンデンサ 12、出力電 圧を分圧する抵抗 13と抵抗 14との直列体、積分器 15、クロック反転器 16およびブ 一スト用コンデンサ 17を有している。入力端子 7と出力端子 9との間には、スィッチ素 子である PMOS型のトランジスタの第 1および第 2の整流素子 40, 41が直列に接続 される。第 1の整流素子 40のゲートにはクロック信号 CLKを反転する反転器 42の出 力が接続され、第 2の整流素子 41のゲートには反転器 42の出力を更に反転する反 転器 43の出力が接続される。反転器 42, 43〖こは、出力端子 9の出力電圧が電源と して供給される。
[0036] チャージポンプ回路 2は全体としてはチャージポンプ回路 1と同様に動作するが、 ブースト用コンデンサ 17を介して第 1の整流素子 40の負側の電圧が変化するのに同 期して第 1および第 2の整流素子 40, 41が交互にオン'オフする。すなわち、クロック 入力端子 8のクロック信号 CLKがハイレベルのとき、ブースト用コンデンサ 17を介し て第 1の整流素子 40の負側の電圧が下降すると共に第 1の整流素子 40がオンして 電荷がブースト用コンデンサ 17に一時的に蓄えられる。次いで、クロック信号 CLKが ローレベルになると、第 1の整流素子 40の負側の電圧、すなわち第 2の整流素子 41 の正側の電圧が上昇すると共に第 2の整流素子 41がオンしてブースト用コンデンサ 17に一時的に蓄えられて 、た電荷が出力コンデンサ 12に蓄積されるのである。
[0037] なお、スィッチ素子として、図 2では PMOS型のトランジスタを示している力 NMO S型のトランジスタなどを用いることも可能である。また、第 1および第 2の整流素子 40 , 41のゲートを制御する信号にノンオーバラップの期間を設けることも可能である。こ れらの場合、反転器 42, 43の出力極性を変更したり遅延素子を追加したりすること が必要であるが、その方法は当業者には通常の技術なので説明は省略する。
[0038] 次に、可変電流源が第 1および第 2の整流素子と直列に設けられた別の実施形態 を図 3に基づいて説明する。
[0039] 図 3を参照して、このチャージポンプ回路 3は、チャージポンプ回路 1と同様に、入 力端子 7、クロック入力端子 8および出力端子 9を有し、出力コンデンサ 12、出力電 圧を分圧する抵抗 13と抵抗 14の直列体、積分器 15およびブースト用コンデンサ 17 を有している。入力端子 7と出力端子 9との間には、ダイオード素子である第 1および 第 2の整流素子 10, 11が直列に接続される。更に、入力端子 7と第 1の整流素子 10 との間には、可変電流源 51が設けられる。可変電流源 51は積分器 15の出力電圧に より制御される。また、ブースト用コンデンサ 17の他端はクロック反転器 52の出力に 接続される。クロック反転器 52はクロック人力端子 8カゝら人力されるクロック信号 CLK を反転して出力するが、可変電流源を有していない。
[0040] チャージポンプ回路 3は全体としてはチャージポンプ回路 1と同様に動作するが、 可変電流源 51の電流値が積分器 15の出力する積分電圧により制御される。この電 流値は単位時間当たりに移動できる電荷の量であるから、これにより第 1および第 2 の整流素子 10, 11を移動する電荷が決まる。こうして、負荷が軽い場合、チャージポ ンプ回路 1と同様に、リップル電圧が小さくなり、リップルの周期は短くなる。また、消 費電流が抑制される。
[0041] なお、チャージポンプ回路 3はチャージポンプ回路 1を変形したものである力 チヤ ージポンプ回路 2を変形し、第 1及び第 2の整流素子としてスィッチ素子を用いて可 変電流源がそれらと直列に設けられるようにすることも可能である。
[0042] 次に、入力端子 7と出力端子 9との間に第 1および第 2の整流素子のみならずそれ 以上の数の整流素子を直列に接続して出力電圧を更に昇圧した実施形態を図 4に 基づいて説明する。
[0043] 図 4を参照して、このチャージポンプ回路 4は、チャージポンプ回路 1の構成要素に 加え、第 2の整流素子 11と出力端子 9との間に第 3の整流素子 11aが設けられ、第 2 の整流素子 11と第 3の整流素子 11aとの接続点に一端が接続された第 2のブースト 用コンデンサ 17aが設けられている。第 2のブースト用コンデンサ 17aの他端は、クロ ック反転器 16と同じ構成の第 2のクロック反転器 16aの出力に接続される。第 2のクロ ック反転器 16aの第 2の電源側トランジスタ 30aと第 2の接地側トランジスタ 3 laとのゲ ートは、クロック信号 CLKを反転する反転器 18の出力に接続される。第 2の可変電 流源 32aの電流値は、可変電流源 32と同様に、積分器 15の出力電圧により制御さ れる。
[0044] 力かるチャージポンプ回路 4は、以下のように動作する。クロック信号 CLKがハイレ ベルのとき、第 1の整流素子 10の負側の電圧は下降し、第 2の整流素子 11の負側の 電圧は上昇する。従って、第 1の整流素子 10の正側から負側に電荷が移動してブー スト用コンデンサ 17に一時的に蓄えられると共に、第 3の整流素子 11aの正側から負 側へ第 2のブースト用コンデンサ 17aに一時的に蓄えられた電荷が移動して出力コン デンサ 12に蓄積される。次いで、クロック信号 CLKがローレベルになると、第 1の整 流素子 10の負側の電圧は上昇し、第 2の整流素子 11の負側の電圧は下降する。従 つて、第 2の整流素子 11の正側力も負側へブースト用コンデンサ 17に一時的に蓄え られた電荷が移動して第 2のブースト用コンデンサ 17aに一時的に蓄えられる。
[0045] なお、場合によっては、 2個のクロック反転器 16, 16aの一方が可変電流源を有し な 、ようにすることも可能である。 V、ずれか 1個の整流素子を移動する電荷を制御で きればよい場合もあるからである。また、第 3の整流素子 11aに加えて更に多くの整 流素子を設けることが可能なのは言うまでもない。また、チャージポンプ回路 1と同様 にして、チャージポンプ回路 2, 3も変形可能である。
[0046] 以上、本発明の実施形態であるチャージポンプ回路につ！、て説明したが、本発明 は、実施形態に記載したものに限られることなぐ特許請求の範囲に記載した事項の 範囲内でのさまざまな設計変更が可能である。例えば、積分器 15は他の内部回路 で構成することも可能である。また、上記実施形態では出力電圧が正の値であるもの を説明したが、出力電圧が負の値であるものについても本発明を適用することができ る。また、 MOS型のトランジスタをバイポーラ型のトランジスタに置き換えることが可能 なのは勿論である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと 考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって 示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが 意図される。

Claims

請求の範囲
[1] 入力端子と出力端子との間に直列に接続される第 1および第 2の整流素子（10, 1 1)と、出力端子に接続される出力コンデンサ（12)と、前記第 1および第 2の整流素 子の接続点に一端が接続されるブースト用コンデンサ（17)とを有し、前記ブースト用 コンデンサの他端の電圧により電荷が前記第 1および第 2の整流素子を順に移動し て前記出力コンデンサに蓄積されることで前記出力端子を所定の電圧にするチヤ一 ジポンプ回路（1, 2, 4)において、
前記出力端子からの帰還電圧と基準電圧との差を積分した電圧を出力する積分器 (15)と、
クロック信号が入力される電源側及び接地側のトランジスタ（30, 31)と、そのいず れかに前記積分器の出力電圧に応じた電流を流す可変電流源（32)とを有し、前記 可変電流源が流す電流に応じた電圧を前記ブースト用コンデンサの他端に出力する クロック反転器（16)とを備える、チャージポンプ回路。
[2] 入力端子と出力端子との間に直列に接続される第 1および第 2の整流素子（10, 1 1)と、出力端子に接続される出力コンデンサ（12)と、前記第 1および第 2の整流素 子の接続点に一端が接続されるブースト用コンデンサ（17)とを有し、前記ブースト用 コンデンサの他端の電圧により電荷が前記第 1および第 2の整流素子を順に移動し て前記出力コンデンサに蓄積されることで前記出力端子を所定の電圧にするチヤ一 ジポンプ回路（3)にお!/、て、
前記出力端子からの帰還電圧と基準電圧との差を積分した電圧を出力する積分器 (15)と、
前記入力端子と前記第 1の整流素子との間に設けられ、前記積分器の出力電圧に 応じた電流を前記第 1の整流素子に流す可変電流源（51)とを備える、チャージボン プ回路。
[3] 前記第 1および第 2の整流素子と直列に接続される 1又は複数の整流素子（11a) を更に備える、請求項 1または 2に記載のチャージポンプ回路。
[4] 前記整流素子はダイオード素子である、請求項 1または 2に記載のチャージポンプ 回路。 [5] 前記整流素子はスィッチ素子 (40, 41)であり、第 1および第 2の整流素子は交互 にオン'オフする、請求項 1または 2に記載のチャージポンプ回路。
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