WO2006048921A1 - 半導体装置の設計支援装置 - Google Patents

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Hiroshige Ogawa
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Definitions

  • the present invention relates to a semiconductor device for designing bond wire wiring in consideration of manufacturing variations in a semiconductor manufacturing process, in designing a wire bond type semiconductor package in which semiconductor chips such as logic and memory are arranged.
  • the present invention relates to a design support apparatus. Background art
  • a design support device for the semiconductor device for example, chip data having chip layout information and frame data having frame layout information are input and arranged at a predetermined position to create a composite drawing.
  • a design support device for a semiconductor device for example, chip data having chip layout information and frame data having frame layout information are input and arranged at a predetermined position to create a composite drawing.
  • Create a chip-to-frame connection diagram automatically or interactively by referring to the connection diagram information created using another frame on the same chip for the composite drawing created by the synthesis means and the data synthesis means.
  • Based on the connection diagram creation means and the chip-frame connection diagram created by the connection diagram creation means extract and store the connection diagram information referenced by the connection diagram creation means when creating the connection diagram.
  • connection diagram information storage means stores the connection diagram and connection diagram information such as the used pads so that they can be referred to in connection work with other frames later.
  • connection diagram creating means creates the connection diagram by referring to the connection diagram information stored by the connection diagram information storage means, so that there is an advantage that the connection can be performed correctly.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-67679
  • the bond wiring rule check is performed on the bond wire connecting the semiconductor chip and the lead frame.
  • the placement of semiconductor chips in the semiconductor device manufacturing process The design rule measurement considering the variation in position cannot be performed before manufacturing. For this reason, it is impossible to detect in advance defects related to bond wires such as contact between bond wires and contact between bond wires and semiconductor chips, and these defects may be detected in the actual manufacturing process of semiconductor devices. There was a problem. Such detection of defects in the actual semiconductor device manufacturing process leads to a decrease in product yield.
  • the present invention has been made in view of the above, and it is possible to prevent defects related to bond wires such as contact between bond wires at the time of manufacturing a semiconductor device, and to manufacture a semiconductor device with a high product yield.
  • the purpose is to obtain a design support device for semiconductor devices that can be made available.
  • a design support device for a semiconductor device supports a wiring design of a bond wire that connects a semiconductor chip and an interposer.
  • analyzing means for analyzing defects in the manufacture of the semiconductor device due to variations in the arrangement position of the semiconductor chip on the interposer and bond wire connection terminal positions of the interposer.
  • the semiconductor device design support apparatus simulates the occurrence of variations in the arrangement position of the semiconductor chip on the interposer and the occurrence of variations in the bond wire connection terminal position of the interposer.
  • the simulated design data is created in advance. Based on this simulated design data, a design rule check is performed in consideration of manufacturing variations in the semiconductor device manufacturing process. That is, by analyzing and verifying the simulated design data, it is possible to detect in advance semiconductor device manufacturing defects caused by variations in the placement position of the semiconductor chip on the interposer and the bond wire connection terminal position of the interposer. .
  • the design support device for a semiconductor device by performing design rule measurement in consideration of manufacturing variations in the manufacturing process of the semiconductor device, It is possible to detect defects related to the bond wire such as contact between the bond wire and the interposer in advance, that is, at the design stage of the semiconductor device before the actual semiconductor device is manufactured. If defects related to bond wires are detected in the design stage of the semiconductor device, these defects can be corrected in the design stage to design a normal semiconductor device. Therefore, according to the semiconductor device design support apparatus of the present invention, it is possible to improve the product yield by avoiding the occurrence of defects related to bond wires such as contact between bond wires during the manufacture of the semiconductor device. It is possible to obtain a semiconductor device design support device that can manufacture a semiconductor device with a good product yield.
  • FIG. 1 is a block diagram showing a main configuration of a design support apparatus for a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing an example of the structure of a semiconductor package.
  • FIG. 3 is a top view showing an example of the structure of a semiconductor package.
  • FIG. 4 is a diagram showing a state in which the design placement position force is shifted in the semiconductor chip force interposer.
  • FIG. 5 is a diagram showing a state in which the interposer is arranged with a deviation in the design arrangement position force.
  • FIG. 6 is a diagram showing a state in which the interposer is arranged with a deviation in the design arrangement position force.
  • Fig. 7 is a diagram showing a state in which the interposer is arranged with a deviation in design arrangement position force.
  • FIG. 8 is a diagram showing a state in which a semiconductor chip is arranged at a design arrangement position.
  • FIG. 9 is a diagram showing a state in which the semiconductor chip is arranged deviating from the design arrangement position.
  • FIG. 10 is a diagram showing a state in which the semiconductor chip is arranged deviating from the design arrangement position.
  • FIG. 11 is a diagram showing a state in which the semiconductor chip is arranged deviating from the design arrangement position.
  • FIG. 12 is a diagram showing a state in which the semiconductor chip is arranged deviating from the design arrangement position.
  • FIG. 13 is a diagram showing an example of assigning factors and levels of manufacturing variation to a factor table.
  • FIG. 14 is a diagram showing an example in which the factors in FIG. 13 are assigned to the L9 orthogonal table.
  • FIG. 15 is a diagram showing inputs and outputs in the data analysis unit.
  • FIG. 1 is a block diagram showing a main configuration of a semiconductor device design support apparatus according to an embodiment of the present invention.
  • the semiconductor device design support apparatus includes an input control unit 2, an interposer placement unit 4, a die bond unit 5, a wire bond unit 6, and a design rule measurement unit 7 A storage unit 8 and a data analysis unit 9.
  • the arrow lines indicate the data flow.
  • the interposer arrangement portion 4, the die bond portion 5, and the wire bond portion 6 are collectively referred to as an assembly portion 3.
  • FIG. 2 and 3 are diagrams showing an example of the structure of a semiconductor package that can be designed by this design support apparatus, and FIG. 2 is a sectional view showing a cross section of the semiconductor package.
  • FIG. 3 is a top view of the semiconductor package also showing the top surface force.
  • this semiconductor package includes a semiconductor chip 1 la, a semiconductor chip nb (hereinafter, the semiconductor chip may be collectively referred to as a semiconductor chip 11), an interposer 12, and a bond wire. 13, a bonding pad 14, and a bonding finger 15.
  • a force showing an example of a semiconductor package in which two semiconductor chips are stacked The present invention is not limited to this. Therefore, the present invention can be applied to the design of a semiconductor package including only one semiconductor chip, and can be widely applied to the design of a semiconductor package including three or more semiconductor chips.
  • the input control unit 2 receives an input of semiconductor package design data 1. That is, the input control unit 2 includes the shape of the interposer 12 such as the semiconductor package substrate and the lead frame as shown in FIGS. 2 and 3, the shape of the semiconductor chip 11, the arrangement position of the semiconductor chip 11 on the interposer 12, Connect the semiconductor chip 11 and the interposer 12
  • the design data 1 relating to the semiconductor package such as the shape of the wire 13 and the wire bond coordinates, that is, the position of the bond wire 13 connecting the semiconductor chip 11 and the interposer 12 is input.
  • the assembly unit 3 receives the semiconductor package design data 1 input from the input control unit 2 as input and creates simulated design data simulating the occurrence of manufacturing variations. Note that the input control unit 2 is not necessarily provided, and the design data 1 relating to the semiconductor package can be directly input to the assembly unit 3 from the outside.
  • the interposer placement unit 4 Based on the design data 1 input from the input control unit 2, the interposer placement unit 4 assumes a case where manufacturing variations occur in the placement of the interposer 12, and is located at a position that simulates the occurrence of manufacturing variation. Data when the interposer 12 is arranged can be created. That is, in the interposer placement section 4, for example, as shown in FIG. 4, the design position of the interposer 12 is in the X direction (in-plane direction on the main surface of the interposer), or for example, as shown in FIG. Create data with the placement of the interposer 12 in the case of manufacturing variations in the Y direction (in-plane direction on the main surface of the interposer).
  • the interposer placement section 4 for example, as shown in FIG. 6, it is oblique to the design placement position of the interposer 12, that is, in both the X and Y directions, or for example, as shown in FIG.
  • the rotation direction rotation direction on the main surface of the interposer
  • the Z direction mounting height direction of the interposer
  • the die bond unit 5 is manufactured in the arrangement of the semiconductor chip 11 on the interposer 12 based on the design data 1 input from the input control unit 2 and the data created by the interposer arrangement unit 4. Assuming the case where the variation occurs, the semiconductor chip simulated arrangement data when the semiconductor chip 11 is arranged at the position simulating the production variation on the interposer 12 is created.
  • the placement position of the semiconductor chip 11 shown in FIG. 8 is the design placement position of the semiconductor chip 11 on the interposer 12.
  • the design direction of the semiconductor chip 11 on the interposer 12 is X direction (in-plane direction on the surface of the interposer semiconductor chip), As shown in Fig. 10, the interposer 12 was placed when there was a manufacturing variation in the Y direction (the in-plane direction of the interposer on the semiconductor chip placement surface) (variation of the placement position of the semiconductor chip 11 on the interposer 12). Create data.
  • the design position of the semiconductor chip 11 on the interposer 12 is oblique, that is, bidirectional in the X direction and Y direction, or for example, FIG.
  • manufacturing variation in the direction of the semiconductor chip 11 on the interposer 12 in the rotation direction (rotation direction in the semiconductor chip placement surface of the interposer) or the inclination of the Z direction (interposer thickness direction) with respect to the main surface of the interposer Data on the placement of the semiconductor chip 11 in the event of variation in placement position) is created.
  • the alternate long and short dash line indicates the design arrangement position of the interposer 12.
  • wire bond 6 based on the design data 1 input from input control unit 2 and the data created in die bond unit 5, the design layout on interposer 12 created in die bond unit 5 Bonding pads 1 of the semiconductor chip 11 where the positional force of the design is also deviated when the semiconductor chip 11 is arranged at a position where the manufacturing force also occurs, that is, when the semiconductor chip 11 is arranged at a position simulating the occurrence of manufacturing fluctuation on the interposer 12 Bond wire simulation data in which bond wire 13 that connects 4 and bonding finger 15 of interposer 12 is wired is created.
  • the design rule measurement unit 7 performs design rule measurement for the bond wire 13 wired by the wire bond unit 6. That is, the design rule measuring unit 7 includes the clearance between the bond wires 13, the clearance between the bond wires 13 and the semiconductor chip 11, the clearance between the bond wires 13 and the interposer 12, the clearance between the bond wires 13 and the bonding pads 14, and the bond wires. Measure the clearance between 13 and bonding finger 15.
  • the data analysis unit 9 performs statistical analysis using the measurement result 7a in the design rule measurement unit 7 as an input.
  • the analysis in the data analysis unit 9 is, for example, a semiconductor that satisfies the design rules. Allowable range of variation in the position of the body chip 11 on the interposer 12, tolerance range of bond wire connection terminal position of the interposer 12 of the semiconductor chip 11 that satisfies the design rules, variation distribution diagram, process capability index, standard Deviation, variance, average, yield rate, Z defect rate, SN ratio, etc.
  • design data on the semiconductor package such as the shape of the interposer 12, the shape of the semiconductor chip 11, the position of the semiconductor chip 11 on the interposer 12, the shape of the bond wire 13 connecting the semiconductor chip 11 and the interposer 12, and the wire bond coordinates 1 is input to the input control unit 2.
  • the input control unit 2 receives the design data 1 regarding these semiconductor packages and outputs the design data 1 to the interposer arrangement unit 4.
  • the interposer placement unit 4 receives the design data 1 related to the semiconductor package from the input control unit 2, it is assumed that there is a manufacturing variation in the placement of the interposer 12 based on the design data 1. Thus, data is generated when the interposer 12 is placed at a position that simulates the occurrence of manufacturing variations.
  • the interposer placement section 4 outputs the created data to the wire bond section 6 together with the design data 1 related to the semiconductor package.
  • the die bond unit 5 When the die bond unit 5 receives data from the interposer placement unit 4, the die bond unit 5 is manufactured based on the design data 1 and the data created by the interposer placement unit 4 in accordance with the arrangement of the semiconductor chip 11 on the interposer 12. Assuming the case where the variation occurs, the semiconductor chip simulated arrangement data when the semiconductor chip 11 is arranged at the position simulating the production variation on the interposer 12 is created. The die bond unit 5 outputs the created data to the wire bond unit 6 together with the design data 1 related to the semiconductor package.
  • FIG. 13 shows a method of generating manufacturing variations in accordance with an experimental design method based on the horizontal, vertical, or rotational direction of the arrangement position of the semiconductor chip 11 or the arrangement height of the semiconductor chip 11 and the inclination of the semiconductor chip 11. Indicates.
  • Figure 13 shows Table 16 showing the factors and their levels.
  • FIG. 13 shows an example in which the horizontal position, vertical direction, and height direction of the arrangement position of the semiconductor chip 11 are taken as factors, and each factor is set to three levels.
  • FIG. 14 shows an example in which the factors in FIG. 13 are assigned to the L9 orthogonal table 17.
  • the number and level of factors can be selected arbitrarily, and the orthogonal table for assigning the factors is not limited to the L9 orthogonal table 17 shown in FIG. 14, and any orthogonal table can be selected. .
  • the orthogonal table for assigning the factors is not limited to the L9 orthogonal table 17 shown in FIG. 14, and any orthogonal table can be selected. .
  • it is possible to check for errors in the selection of optimum conditions at the time of design, prevent incorrect check results and condition selection from being passed to subsequent processes, and achieve high quality design. It can be carried out.
  • the wire bond portion 6 the case where the semiconductor chip 11 is arranged at a position simulating the occurrence of manufacturing variation on the interposer 12 based on the design data 1 and the data created in the die bond portion 5. Then, bond wire simulation data in which the bond wire 13 that connects the bonding pad 14 of the semiconductor chip 11 and the bonding finger 15 of the interposer 12 is wired is created. Then, the wire bond unit 6 outputs the created data to the design rule measurement unit 7 together with the design data 1 related to the semiconductor knock.
  • the design rule measurement unit 7 performs design rule measurement on the bond wire 13 wired in the wire bond unit 6 based on the data input from the wire bond unit 6.
  • Design rule measurements include clearance between bond wires 13, clearance between bond wires 13 and semiconductor chip 11, clearance between bond wires 13 and interposer 12, clearance between bond wires 13 and bonding pads 14, bond wire 13 and bond Perform clearance with Ngfinger 15
  • the design rule measuring unit 7 outputs the measurement result 7a to the storage unit 8 together with the design data 1 related to the semiconductor package as the measurement result.
  • the storage unit 8 stores the measurement result 7a input from the design rule measurement unit 7 together with the design data 1 related to the semiconductor package.
  • the measurement result 7a in the design rule measurement unit 7 stored in the storage unit 8 is input and statistical analysis is performed.
  • the analysis in the data analysis unit 9 is performed by, for example, an allowable range of variation, that is, an allowable range of variation in the arrangement position of the semiconductor chip 11 that satisfies the design rule, and a bond of the interposer 12 of the semiconductor chip 11 that satisfies the design rule. This is done for characteristic values such as tolerance range of wire connection terminal position, variation distribution diagram, process capability index, standard deviation, variance, average, non-defective product rate, Z defect rate, and SN ratio.
  • these analysis results 9a are output to the storage unit 8.
  • the storage unit 8 stores the analysis result 9a input from the data analysis unit 9.
  • the data analysis unit 9 can also output these analysis results 9a to the outside.
  • the data analysis unit 9 performs the analysis as described above, thereby performing the design rule check in consideration of the manufacturing variation in the manufacturing process of the semiconductor device.
  • the data analysis unit 9 performs the analysis as described above, thereby performing the design rule check in consideration of the manufacturing variation in the manufacturing process of the semiconductor device.
  • the data analysis unit 9 by analyzing and verifying the simulated design data, it is possible to detect in advance semiconductor device manufacturing defects caused by variations in the placement position of the semiconductor chip on the interposer and the bonder connection terminal position of the interposer.
  • the present invention is not limited to the semiconductor package design as described above. Also, it can be widely applied when a semiconductor chip is directly mounted on a power module or a printed circuit board.
  • the design support device for a semiconductor device according to the present invention is useful for designing a semiconductor device, and in particular, for manufacturing a semiconductor device in which a problem related to a bond wire may occur due to further miniaturization. Suitable.

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Abstract

　半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半導体装置の設計支援装置であって、半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成する手段を備える。また、前記模擬設計データに基づいて、前記半導体チップのインターポーザへの配置位置のばらつき、および前記インターポーザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における不具合を分析する分析手段を備える。

Description

明 細 書
半導体装置の設計支援装置
技術分野
[0001] 本発明は、ロジックやメモリ等の半導体チップを配置するワイヤボンドタイプの半導 体パッケージ設計にぉ 、て、半導体製造工程における製造ばらつきを考慮してボン ドワイヤ配線に関する設計を行う半導体装置の設計支援装置に関するものである。 背景技術
[0002] 従来、半導体パッケージなどの半導体装置においては、半導体装置の設計支援装 置によりインターポーザや半導体チップの配置位置や、配線位置などが予め検討さ れて設計されている。このような半導体装置の設計支援装置としては、たとえばチッ プのレイアウト情報をもつチップデータとフレームのレイアウト情報をもつフレームデ ータを入力して、所定の位置に配置し合成図面を作成するデータ合成手段と、デー タ合成手段で作成した合成図面に対して、同一チップで他のフレームを使用して作 成した結線図情報を参照してチップ'フレーム間結線図を自動又は対話的に作成す る結線図作成手段と、結線図作成手段により作成されたチップ ·フレーム間結線図に 基づいて、上記結線図作成手段が結線図を作成する際に参照する結線図情報を抽 出して格納する結線図情報格納手段と、を有するものがある。このような半導体装置 の設計支援装置においては、結線図情報格納手段が、結線図や使用したパッド等 の結線図情報を後の他のフレームとの結線作業で参照されるように格納する。これに より、結線図作成手段はこの結線図情報格納手段により各納された結線図情報を参 照して結線図を作成するので、結線が正しく行なえるという利点がある。
[0003] 特許文献 1：特開平 5— 67679号公報
発明の開示
発明が解決しょうとする課題
[0004] し力しながら上述した従来の技術においては、半導体チップとリードフレーム間を接 続するボンドワイヤについて、ボンドワイヤリングルールチェックを実施している。しか しながら、このような技術では半導体装置の製造工程における半導体チップの配置 位置のばらつきを考慮したデザインルール測定を製造前に実施することができない。 このため、ボンドワイヤ同士の接触や、ボンドワイヤと半導体チップとの接触などボン ドワイヤに関する不具合を事前に検知することができず、実際の半導体装置の製造 工程においてこれらの不具合が発覚する場合があるという問題があった。このような 実際の半導体装置の製造工程における不具合の発覚は製品歩留まりが低下につな がる。
[0005] 本発明は、上記に鑑みてなされたものであって、半導体装置の製造時にボンドワイ ャ同士の接触などのボンドワイヤに関する不具合を未然に防止し、製品歩留まり良く 半導体装置を製造することを可能とする半導体装置の設計支援装置を得ることを目 的とする。
課題を解決するための手段
[0006] 上述した課題を解決し、目的を達成するために、本発明にカゝかる半導体装置の設 計支援装置は、半導体チップとインターポーザとを接続するボンドワイヤの配線設計 を支援する半導体装置の設計支援装置であって、半導体チップのインターポーザへ の配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばら つきの発生と、を模擬した模擬設計データを作成する手段と、模擬設計データに基 づいて、半導体チップのインターポーザへの配置位置のばらつき、およびインターポ 一ザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における 不具合を分析する分析手段と、を備えることを特徴とする。
[0007] 以上のような本発明にかかる半導体装置の設計支援装置は、半導体チップのイン ターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端 子位置のばらつきの発生と、を模擬した模擬設計データを予め作成する。そして、こ の模擬設計データに基づいて半導体装置の製造工程における製造ばらつきを考慮 したデザインルールチェックを行う。すなわち、模擬設計データを分析、検証すること により、半導体チップのインターポーザへの配置位置のばらつき、およびインターポ 一ザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における 不具合を事前に検知する。
発明の効果 [0008] 本発明にかかる半導体装置の設計支援装置によれば、半導体装置の製造工程に おける製造ばらつきを考慮したデザインルール測定を実施することにより、半導体装 置の製造時にボンドワイヤ同士の接触やボンドワイヤとインターポーザの接触などの ボンドワイヤに関する不具合を事前に、すなわち実際の半導体装置の製造を実施す る前に半導体装置の設計段階において検知することができる。そして、半導体装置 の設計段階においてボンドワイヤに関する不具合が検知された場合には、設計段階 においてこれらの不具合を修正し、正常な半導体装置を設計することができる。した がって、本発明にかかる半導体装置の設計支援装置によれば、半導体装置の製造 時におけるボンドワイヤ同士の接触などのボンドワイヤに関する不具合の発生を未然 に回避して製品歩留まりを向上させることができ、製品歩留まりの良い半導体装置の 製造を可能とする半導体装置の設計支援装置を得ることができるという効果を奏する
図面の簡単な説明
[0009] [図 1]図 1は、本発明の実施の形態にかかる半導体装置の設計支援装置の主構成を 示すブロック図である。
[図 2]図 2は、半導体パッケージの構造の一例を示す断面図である。
[図 3]図 3は、半導体パッケージの構造の一例を示す上面図である。
[図 4]図 4は、半導体チップ力インターポーザにおける設計上の配置位置力 ずれて 配置された状態を示す図である。
[図 5]図 5は、インターポーザが設計上の配置位置力 ずれて配置された状態を示す 図である。
[図 6]図 6は、インターポーザが設計上の配置位置力 ずれて配置された状態を示す 図である。
[図 7]図 7は、インターポーザが設計上の配置位置力 ずれて配置された状態を示す 図である。
[図 8]図 8は、半導体チップが設計上の配置位置に配置された状態を示す図である。
[図 9]図 9は、半導体チップが設計上の配置位置からずれて配置された状態を示す 図である。 [図 10]図 10は、半導体チップが設計上の配置位置からずれて配置された状態を示 す図である。
[図 11]図 11は、半導体チップが設計上の配置位置からずれて配置された状態を示 す図である。
[図 12]図 12は、半導体チップが設計上の配置位置からずれて配置された状態を示 す図である。
[図 13]図 13は、製造ばらつきの要因とその水準を要因表に割り付けた例を示す図で ある。
[図 14]図 14は、図 13における要因を L9直交表に割り付けた例を示す図である。
[図 15]図 15は、データ分析部における入力と出力とを示した図である。
符号の説明
1 半導体パッケージの設計データ
2 入力制御部
3 アセンブリ部
4 インターポーザ配置部
5 ダイボンド咅
6 ワイヤボンド部
7 デザインルール測定部
7a 測定結果
8 測定結果データ
9 データ分析部
10 分析結果データ
11a 半導体チップ
l ib 半導体チップ
12 インターポーザ
13 ボンドワイヤ
14 ボンディングパッド
15 ボンディングフィンガ 17 直交表
発明を実施するための最良の形態
[0011] 以下に、本発明にかかる半導体装置の設計支援装置の実施例を図面に基づいて 詳細に説明する。なお、本発明は以下の記述に限定されるものではなぐ本発明の 要旨を逸脱しな 、範囲にぉ 、て適宜変更可能である。
[0012] 実施の形態
図 1は、本発明の実施の形態にかかる半導体装置の設計支援装置の主構成を示 すブロック図である。図 1に示すように、本実施の形態にかかる半導体装置の設計支 援装置は、入力制御部 2と、インターポーザ配置部 4と、ダイボンド部 5と、ワイヤボン ド部 6と、デザインルール測定部 7と、記憶部 8と、データ分析部 9、を備えて構成され ている。なお、図 1において矢印線はデータの流れを示す。また、インターポーザ配 置部 4と、ダイボンド部 5と、ワイヤボンド部 6と、をまとめてアセンブリ部 3と称する。
[0013] また、図 2および図 3は、この設計支援装置で設計可能な半導体パッケージの構造 の一例を示す図であり、図 2は半導体パッケージの断面を示す断面図である。また、 図 3は半導体パッケージを上面力も見た上面図である。図 2および図 3に示すように、 この半導体パッケージは、半導体チップ 1 laと、半導体チップ nb (以下、半導体チッ プについて半導体チップ 11と総称する場合がある。）と、インターポーザ 12と、ボンド ワイヤ 13と、ボンディングパッド 14と、ボンディングフィンガ 15と、を備えて構成されて いる。なお、図 2および図 3においては、 2個の半導体チップが積層された半導体パッ ケージの例を示している力 本発明はこれに限定されるものではない。したがって、 本発明は、半導体チップを 1個だけ備える半導体パッケージの設計に適用することも でき、また、 3個以上の半導体チップを備える半導体パッケージの設計にも広く適用 することが可能である。
[0014] 入力制御部 2は、半導体パッケージの設計データ 1の入力を受け付ける。すなわち 、入力制御部 2には、図 2および図 3に示すような半導体パッケージ用基板やリードフ レーム等のインターポーザ 12の形状、半導体チップ 11の形状、半導体チップ 11のィ ンターポーザ 12への配置位置、半導体チップ 11とインターポーザ 12とを接続するボ ンドワイヤ 13の形状、ワイヤボンド座標すなわち半導体チップ 11とインターポーザ 12 とを接続するボンドワイヤ 13の配置位置等の半導体パッケージに関する設計データ 1が入力される。アセンブリ部 3は、入力制御部 2において入力された半導体パッケ一 ジの設計データ 1を入力として製造ばらつきの発生を模擬した模擬設計データを作 成する。なお、入力制御部 2は必ずしも設ける必要はなぐアセンブリ部 3に外部から 直接、半導体パッケージに関する設計データ 1を入力する形態とすることも可能であ る。
[0015] インターポーザ配置部 4は、入力制御部 2から入力された設計データ 1に基づいて 、インターポーザ 12の配置において製造ばらつきが生じた場合を想定して、製造ば らつきの発生を模擬した位置にインターポーザ 12を配置した場合のデータを作成す ることができる。すなわち、インターポーザ配置部 4では、たとえば図 4に示すようにィ ンターポーザ 12の設計上の配置位置に対して X方向（インターポーザの主面におけ る面内方向）、またはたとえば図 5に示すように Y方向（インターポーザの主面におけ る面内方向）において製造ばらつき (インターポーザ 12の配置位置のばらつき）の生 じた場合のインターポーザ 12の配置を行ったデータを作成する。
[0016] また、インターポーザ配置部 4では、たとえば図 6に示すようにインターポーザ 12の 設計上の配置位置に対して斜め方向、すなわち X方向および Y方向の双方向、また は、たとえば図 7に示すように回転方向（インターポーザの主面における回転方向）、 またはインターポーザの主面に対する Z方向（インターポーザの搭載高さ方向）にお いて製造ばらつき (インターポーザ 12の配置位置のばらつき）の生じた場合のインタ 一ポーザ 12の配置を行ったデータを作成する。なお、図 4一図 7における一点鎖線 はインターポーザ 12の設計上の配置位置を示している。
[0017] ダイボンド部 5は、入力制御部 2から入力された設計データ 1およびインターポーザ 配置部 4で作成されたデータに基づ 、て、インターポーザ 12上における半導体チッ プ 11の配置にお 、て製造ばらつきが生じた場合を想定して、インターポーザ 12上に おける製造ばらつきの発生を模擬した位置に半導体チップ 11を配置した場合の半 導体チップ模擬配置データを作成する。たとえば図 8に示した半導体チップ 11の配 置位置がインターポーザ 12上における半導体チップ 11の設計上の配置位置である とする。この場合、ダイボンド部 5では、たとえば図 9に示すようにインターポーザ 12上 における半導体チップ 11の設計上の配置位置に対して X方向（インターポーザの半 導体チップの配置面における面内方向）、またはたとえば図 10に示すように Y方向（ インターポーザの半導体チップの配置面における面内方向）において製造ばらつき（ インターポーザ 12上における半導体チップ 11の配置位置のばらつき）の生じた場合 のインターポーザ 12の配置を行ったデータを作成する。
[0018] また、ダイボンド部 5では、たとえば図 11に示すようにインターポーザ 12上における 半導体チップ 11の設計上の配置位置に対して斜め方向、すなわち X方向および Y 方向の双方向、またはたとえば図 12に示すように回転方向（インターポーザの半導 体チップの配置面における回転方向）、またはインターポーザの主面に対する Z方向 (インターポーザの厚み方向）の傾きにおいて製造ばらつき (インターポーザ 12上に おける半導体チップ 11の配置位置のばらつき）の生じた場合の半導体チップ 11の 配置を行ったデータを作成する。なお、図 9一図 12における一点鎖線はインターポ 一ザ 12の設計上の配置位置を示して 、る。
[0019] ワイヤボンド 6では、入力制御部 2から入力された設計データ 1およびダイボンド部 5 で作成されたデータに基づ 、て、ダイボンド部 5で作成したインターポーザ 12上にお ける設計上の配置位置力も製造ばらつきが生じた場合、すなわちインターポーザ 12 上における製造ばらつきの発生を模擬した位置に半導体チップ 11を配置した場合 の、設計上の配置位置力も外れて配置された半導体チップ 11のボンディングパッド 1 4とインターポーザ 12のボンディングフィンガ 15とを接続するボンドワイヤ 13を配線し たボンドワイヤ模擬データを作成する。
[0020] デザインルール測定部 7は、ワイヤボンド部 6で配線されたボンドワイヤ 13に関する デザインルール測定を実施する。すなわち、デザインルール測定部 7は、ボンドワイ ャ 13間のクリアランス、ボンドワイヤ 13と半導体チップ 11とのクリアランス、ボンドワイ ャ 13とインターポーザ 12とのクリアランス、ボンドワイヤ 13とボンディングパッド 14との クリアランス、ボンドワイヤ 13とボンディングフィンガ 15とのクリアランスを測定する。
[0021] データ分析部 9は、デザインルール測定部 7での測定結果 7aを入力として、統計分 析を行う。データ分析部 9における分析は、たとえばデザインルールを満足する半導 体チップ 11のインターポーザ 12への配置位置のばらつきの許容範囲、デザインル ールを満足する半導体チップ 11のインターポーザ 12のボンドワイヤ接続端子位置の ばらつきの許容範囲、ばらつき分布図、工程能力指数、標準偏差、分散、平均、良 品率 Z不良率、 SN比等について行う。
[0022] つぎに、上記のような本実施の形態に力かる半導体装置の設計支援装置の動作に ついて説明する。まず、インターポーザ 12の形状、半導体チップ 11の形状、半導体 チップ 11のインターポーザ 12への配置位置、半導体チップ 11とインターポーザ 12と を接続するボンドワイヤ 13の形状、ワイヤボンド座標等の半導体パッケージに関する 設計データ 1が入力制御部 2に入力される。入力制御部 2はこれらの半導体パッケ一 ジに関する設計データ 1を受け付け、該設計データ 1をインターポーザ配置部 4に出 力する。
[0023] インターポーザ配置部 4では、入力制御部 2から半導体パッケージに関する設計デ ータ 1を受け取ると、該設計データ 1に基づ 、てインターポーザ 12の配置において製 造ばらつきが生じた場合を想定して、製造ばらつきの発生を模擬した位置にインター ポーザ 12を配置した場合のデータを作成する。そしてインターポーザ配置部 4では、 作成したデータを半導体パッケージに関する設計データ 1とともにワイヤボンド部 6に 出力する。
[0024] ダイボンド部 5では、インターポーザ配置部 4からデータを受け取ると、設計データ 1 およびインターポーザ配置部 4で作成されたデータに基づ!/、て、インターポーザ 12 上における半導体チップ 11の配置において製造ばらつきが生じた場合を想定して、 インターポーザ 12上における製造ばらつきの発生を模擬した位置に半導体チップ 1 1を配置した場合の半導体チップ模擬配置データを作成する。そして、ダイボンド部 5 では、作成したデータを半導体パッケージに関する設計データ 1とともにワイヤボンド 部 6に出力する。
[0025] ここで、インターポーザ配置部 4における製造ばらつきの発生方法にはたとえば 2つ の方法を用いることが可能である。 1つ目の方法は、正規分布や一様分布等のばら つき分布に従って、製造ばらつきをランダムに発生させる方法である。また、 2つ目の 方法は、実験計画法に従って製造ばらつきを発生させる方法である。 [0026] 図 13に半導体チップ 11の配置位置の横方向または縦方向または回転方向または 半導体チップ 11の配置高さと半導体チップ 11の傾きを要因とした実験計画法に従 つて製造ばらつきを発生させる方法を示す。図 13は要因とその水準を示す表 16を 示している。図 13においては、要因として半導体チップ 11の配置位置の横方向と縦 方向と高さ方向とを取り、それぞれの要因を 3水準にとった例を示している。また、図 14は、図 13における要因を L9直交表 17に割り付けた例を示している。なお、本発 明においては、要因の数と水準は任意に選択することができ、要因を割り付ける直交 表は図 14に示した L9直交表 17に限らず任意の直交表を選択することができる。こ のような直交表を用いることにより、設計時における最適条件の選択の誤りをチェック することができ、間違ったチェック結果、条件選択を後工程に流すことを防止し、高品 質の設計を行うことができる。
[0027] つぎに、ワイヤボンド部 6では、設計データ 1およびダイボンド部 5で作成されたデー タに基づいて、インターポーザ 12上における製造ばらつきの発生を模擬した位置に 半導体チップ 11を配置した場合の、半導体チップ 11のボンディングパッド 14とインタ 一ポーザ 12のボンディングフィンガ 15とを接続するボンドワイヤ 13を配線したボンド ワイヤ模擬データを作成する。そして、ワイヤボンド部 6は、作成したデータを半導体 ノ ッケージに関する設計データ 1とともにデザインルール測定部 7に出力する。
[0028] そして、デザインルール測定部 7では、ワイヤボンド部 6から入力されたデータに基 づ 、てワイヤボンド部 6で配線されたボンドワイヤ 13に関するデザインルール測定を 実施する。デザインルール測定は、ボンドワイヤ 13間のクリアランス、ボンドワイヤ 13 と半導体チップ 11とのクリアランス、ボンドワイヤ 13とインターポーザ 12とのクリアラン ス、ボンドワイヤ 13とボンディングパッド 14とのクリアランス、ボンドワイヤ 13とボンディ ングフィンガ 15とのクリアランスについて行う。そして、デザインルール測定部 7では、 測定終了後、その測定結果 7aを測定結果として半導体パッケージに関する設計デ ータ 1とともに記憶部 8に出力する。記憶部 8では、デザインルール測定部 7から入力 された測定結果 7aを半導体パッケージに関する設計データ 1とともに記憶する。
[0029] そして、前記に示したアセンブリ部 3、デザインルール測定部 7および記憶部 8にお ける処理を所定の回数だけ繰り返す。データ分析部 9でデザインルール測定部 7〖こ おける測定結果の分析を行い、分析結果 9aを出力する。図 14に示した L9直交表 1 7を用いて製造ばらつきを発生させた例では、アセンブリ部 3、デザインルール測定 部 7および記憶部 8における処理を合計 9回繰り返すことになる。
[0030] つぎに、データ分析部 9において、図 15に示すように記憶部 8に記憶されたデザィ ンルール測定部 7での測定結果 7aを入力として、統計分析を行う。データ分析部 9に おける分析は、たとえばばらつきの許容範囲、すなわちデザインルールを満足する 半導体チップ 11のインターポーザ 12への配置位置のばらつきの許容範囲、デザィ ンルールを満足する半導体チップ 11のインターポーザ 12のボンドワイヤ接続端子位 置のばらつきの許容範囲、ばらつき分布図、工程能力指数、標準偏差、分散、平均 、良品率 Z不良率、 SN比等の特性値について行う。そして、これらの分析結果 9aを 記憶部 8に出力する。記憶部 8では、データ分析部 9から入力された分析結果 9aを 記憶する。また、データ分析部 9では、これらの分析結果 9aを外部に出力することも 可能である。
[0031] このように本実施の形態においては、データ分析部 9において上記のような分析を 行うことにより、半導体装置の製造工程における製造ばらつきを考慮したデザインル ールチェックを行う。すなわち、模擬設計データを分析、検証することにより、半導体 チップのインターポーザへの配置位置のばらつき、およびインターポーザのボンドヮ ィャ接続端子位置のばらつきに起因した半導体装置の製造における不具合を事前 に検知する。具体的には、半導体装置の製造時にボンドワイヤ同士の接触やボンド ワイヤとインターポーザの接触などのボンドワイヤに関する不具合を半導体装置の設 計段階で検知することができる。
[0032] これにより、半導体装置の設計段階においてボンドワイヤに関する不具合が検知さ れた場合には、設計段階においてこれらの不具合を修正し、正常な半導体装置を再 設計することが可能である。したがって、この半導体装置の設計支援装置によれば、 半導体装置の製造時におけるボンドワイヤ同士の接触などのボンドワイヤに関する 不具合を回避して製品歩留まりを向上させることができ、製品歩留まりの良い半導体 装置の製造を可能とする半導体装置の設計支援装置を得ることができる。
[0033] なお、本発明は、上述したような半導体パッケージの設計に限定されるものではなく 、パワーモジュールやプリント基板に半導体チップを直接実装する場合にも広く適用 可能である。
産業上の利用可能性
以上のように、本発明にかかる半導体装置の設計支援装置は、半導体装置の設計 に有用であり、特に、更なる微細化によりボンドワイヤに関する不具合の発生が危惧 されるような半導体装置の製造に適して 、る。

Claims

請求の範囲
[1] 半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半 導体装置の設計支援装置であって、
半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザ のボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成 する手段と、
前記模擬設計データに基づ 、て、前記半導体チップのインターポーザへの配置位 置のばらつき、および前記インターポーザのボンドワイヤ接続端子位置のばらつきに 起因した半導体装置の製造における不具合を分析する分析手段と、
を備えることを特徴とする半導体装置の設計支援装置。
[2] 半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半 導体装置の設計支援装置であって、
半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザ のボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成 する手段と、
前記模擬設計データに基づ 、て、前記半導体チップのインターポーザへの配置位 置のばらつきの許容範囲、および前記インターポーザのボンドワイヤ接続端子位置 のばらつきの許容範囲を分析する分析手段と、
を備えることを特徴とする請求項 1に記載の半導体装置の設計支援装置。
[3] 半導体パッケージの設計データに基づいて、インターポーザに半導体チップを配 置する際の半導体チップの配置位置のばらつきを模擬した位置に半導体チップを配 置した半導体チップ模擬配置データを作成する第 1のデータ作成手段と、
前記半導体パッケージの設計データおよび半導体チップ模擬配置データに基づ V、て、前記設計データにおける配置位置力 ずれて配置された半導体チップのボン ドワイヤ接続端子と、前記インターポーザのボンドワイヤ接続端子との間をボンドワイ ャで配線したボンドワイヤ模擬データを作成する第 2のデータ作成手段と、
前記ボンドワイヤ模擬データから、前記配線されたボンドワイヤのデザインルールを 測定する測定手段と、 前記測定手段における測定結果の分析を行う分析手段と、
を備えたことを特徴とする半導体装置の設計支援装置。
[4] 前記半導体パッケージの設計データとして、前記インターポーザの形状、前記半導 体チップの形状、前記半導体チップの前記インターポーザへの配置位置、前記半導 体チップと前記インターポーザとを接続するボンドワイヤの形状、および前記半導体 チップと前記インターポーザとを接続するボンドワイヤの配置位置を用いることを特徴 とする請求項 3に記載の半導体装置の設計支援装置。
[5] 第 1のデータ作成手段が、前記半導体パッケージの設計データにおける前記インタ 一ポーザへの前記半導体チップの配置位置に対して、前記インターポーザの半導 体チップ配置面における面内方向もしくは回転方向での前記半導体チップの配置位 置のばらつき、または前記インターポーザの厚み方向での前記半導体チップの傾き のばらつきを模擬した位置に半導体チップを配置した半導体チップ模擬配置データ を作成すること
を特徴とする請求項 3に記載の半導体装置の設計支援装置。
[6] 前記測定手段が、前記配線されたボンドワイヤのデザインルールとして、前記ボン ドワイヤ間のクリアランス、前記ボンドワイヤと前記半導体チップとのクリアランスを測 定すること
を特徴とする請求項 3に記載の半導体装置の設計支援装置。
[7] 前記分析手段が、デザインルールを満足する前記半導体チップの前記インターポ 一ザへの配置位置のばらつきの許容範囲を分析すること
を特徴とする請求項 6に記載の半導体装置の設計支援装置。
[8] 前記分析手段が、デザインルールを満足する前記インターポーザのボンドワイヤ接 続端子位置のばらつきの許容範囲を分析すること
を特徴とする請求項 6に記載の半導体装置の設計支援装置。
[9] 前記測定手段における測定結果を記憶する記憶手段を備えることを特徴とする請 求項 3に記載の半導体装置の設計支援装置。
[10] 前記分析手段における分析結果を記憶する記憶手段を備えることを特徴とする請 求項 3に記載の半導体装置の設計支援装置。
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