WO2006037432A1 - Speicher mit widerstandsspeicherzelle und bewertungsschaltung - Google Patents

Speicher mit widerstandsspeicherzelle und bewertungsschaltung Download PDF

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Definitions

  • the invention relates to a memory circuit having memory cells having a resistance memory element and an evaluation circuit for reading the memory contents of such memory cells.
  • the resistance memory element can be switched back and forth with electrical pulses between a high-impedance state and a low-resistance state.
  • a possible storage concept with a loveds appointment ⁇ element is the so-called CBRAM (conductive bridging RAM) - cell, wherein the resistive memory element of an inert Kathodenel . ektrode, a reactive anode electrode and a porous ion-conductive high-resistance carrier materials ⁇ consists rial therebetween.
  • CBRAM conductive bridging RAM
  • CBR ⁇ M memory cells can be switched back and forth between a high and a low impedance state, wherein the respective different resistance values are assigned a logical state.
  • phase change memory in which a metal alloy is heated by means of electrical pulses and switched back and forth between an amorphous and a crystalline phase state.
  • the two states are characterized by a strong difference in their conductivity, which can be used for electrical reading of the memory cell.
  • a further resistive storage concept is the perovskite memory cell, in which a structure transition between a high and a low-resistance state is produced by charge injection in a perovskite layer.
  • Amorphous silicon can furthermore be used as the carrier material in a resistive memory element of a resistive memory cell which, after a forming step, can be switched back and forth by means of electrical pulses between a high and a low-resistance state.
  • storage concepts with a polymer layer or an organic storage layer, in which states of different conductivity in the carrier layer can be produced on the basis of charge-transfer complexes influenced by electrical pulses.
  • the procedure is such that a capacitance is charged or discharged via the resistance memory element, and the electrical potential of the capacitance is then evaluated after a predetermined time in order to determine the logic state of the memory. cherzelle with the resistance memory element to determine.
  • the electrical potential of the capacitor charged or discharged via the resistance memory element is preferably compared with a reference potential and the potential difference determined.
  • reference voltage generation In memory concepts based on the magnetotunnel effect (MRAM), reference voltage generation is known in which two additional memory elements in which one memory element is set to state “0" and the other to state “1" are connected in parallel are and the average resistance of these two memory cells is used to generate the reference potential.
  • MRAM magnetotunnel effect
  • State “1” can usually not be used in resistance memory elements to form a reference voltage. In the case of resistive memory elements, a large resistance change usually occurs between the state “0 ⁇ and the state" 1. "This applies, for example, to CBRAM cells in which the state" 0 "passes through a carrier material layer without a conductive path is defined, Because of the six orders of magnitude has a resistance of 10 10 ⁇ , the state "1", the layer through a Sumaterial ⁇ is defined by a conductive path, whereas a resistance of 10 4 ⁇ .
  • the reference voltage generated with such a resistance average would then be substantially the read voltage for the " 1 ⁇ " state of the CBRAM cell.
  • the object of the invention is to provide an improved Heidelberganord ⁇ voltage for generating a reference voltage for evaluating read signals of a memory cell with a horrsspeich cherelement.
  • an evaluation device evaluates the difference between the electrical potentials of the capacitance and a reference capacitance between the ground connection and switching the reference capacitance to a reference memory cell with a reference resistor, the memory cell and the reference memory cell being turned on during the read operation to charge the capacitance and the reference capacitance to a read voltage or to discharge the capacitance and reference capacitance precharged to the read voltage; the evaluation processing device evaluates the difference between the electrical potentials of the capacitance and the reference capacitance at a predetermined time after switching on the memory cell and the reference memory cell.
  • the reference potential for reading out a memory cell with a resistance memory element is generated in accordance with the same principle, namely with charging or discharging a reference capacitance via a reference resistor, which is also the basis for reading the memory cell itself.
  • a reference potential concept makes it possible to reliably compensate for production fluctuations or fluctuations in the operating conditions.
  • the reference memory cell can be designed such that during the charging or discharging process at the time of the evaluation, the reference voltage lies exactly between the voltages representing the state "0" and the state "1 N ⁇ of the memory cell with the resistance memory element .
  • Such a setting of the reference resistor can preferably be achieved by a series connection of reference memory cells with a resistance memory element, the resistance memory element corresponding to that of the regular memory cell. If, for example, an evaluation of the memory cell has taken place after a read time when charging or discharging the capacitance via the resistance memory element of the memory cell of 78%, the reference resistor for charging or discharging the reference capacitance preferably has three times the resistance of Resistor memory element, ie, it is preferably three resistor memory elements to form the Referenz ⁇ memory cell connected in series.
  • the reference resistance preferably corresponds to four times the resistance of the resistive storage element, ie, preferably four resistance storage elements are formed the reference memory cell connected in series.
  • an evaluation of the capacitance charged or discharged via the resistance memory element of the memory cell is preferably carried out after a read time which corresponds to a charge or discharge rate of 96%, the reference resistance then preferably having five times the resistance of the resistance memory element.
  • An evaluation of the memory cell during a 96% charge or discharge ensures sufficient signal strength and thus reliable readout and at the same time for a sufficiently short read time.
  • the series circuit of reference memory cells forming the reference resistor has an upstream selection transistor whose channel length preferably substantially corresponds to the channel length of the selection transistors of the memory cells multiplied by the number of series connected resistor memory elements.
  • This design of the reference resistor reliably ensures that the resistance value for generating the reference voltage is set exactly to a desired value between the read voltage for the state "0 ⁇ " and the state "1 ⁇ " of the memory cell with the resistance memory element, since in addition the Resistor ofncetran ⁇ sistor is considered for switching the reference memory cell.
  • the design of the reference memory cell having a series connection of resistance memory elements with a single selection transistor having an increased channel length enables a simplified production, since then only one selection transistor has to be manufactured.
  • the capacitance and the reference capacitance are formed by a line pair of a bit line and a complementary bit line.
  • the known DRAM memory cell structure can thus be used, in which a read-out operation of a memory cell is evaluated with the aid of a differential sense amplifier. processing circuit connected to the bit line and a complementary bit line. The bit line and the complementary bit line then form with their parasitic line capacitances together with the connected resistance memory elements the RC constants which set the read voltage or reference voltage value when the memory cell is read out.
  • a switching structure is preferred in which a multiplicity of memory cells and one respective reference resistor are respectively connected in parallel to the bit line and to the complementary bit line, with a memory cell connected to the bit line being switched on when switching on.
  • the reference resistor on the complementary bit line is additionally switched on or, when a memory cell is additionally connected to the complementary bit line, the reference resistor on the bit line is switched on additionally.
  • a programming circuit is provided in order to activate the resistance memory elements of the series connection of reference memory cells forming the reference resistor. This makes it possible to easily set an ideal reference resistance for the respective memory cell layout.
  • FIG. 1 shows schematically a memory circuit according to the invention with a bit line pair architecture
  • FIG. 2 shows schematically the circuit shown in Figure 1 with Vorladeschalt Vietnamese; 3 shows the signals on the bit lines of the circuits shown in FIG. 2 during a read operation; FIG. 3B shows the relative signal strength relative to the ratio of reference resistance to resistance of the resistance memory element and FIG. 3C shows discharge curves for the FIG Shows bit line via the memory element and the complementary bit line via the Referenz acknowledged ⁇ cell;
  • FIG. 4 shows two reference resistor configurations with a series connection of reference memory cells
  • FIG. 5 shows a programming circuit according to the invention for activating the individual reference memory cells in a series connection
  • FIG. 5A showing the circuit structure with truth table
  • FIG. 5B the writing of a reference memory cell in the series circuit
  • FIG. 5C the reading of the series circuit of reference memory cells.
  • FIG. 1 schematically shows a detail of a data memory with a memory circuit according to the invention.
  • memory is preferably in the form of a matrix with column-shaped word lines and cell-shaped bit lines, the individual memory cells being arranged at the crossing points between word lines and bit lines.
  • FIG. 1 shows a bit line pair, consisting of a bit line BL and a complementary bit line / BL, which are crossed by word lines WL. At the intersection points between the bit line BL and the complementary bit line / BL of the bit line pair with the word lines, a multiplicity of memory cells SZ (only two are shown) and two reference memory cells RZ are alternately connected.
  • the bit line BL and the complementary bit line / BL are furthermore connected to a differential sense amplifier SA, which compares the electrical potentials on the bit line BL and the complementary bit line / BL and, depending on the resulting potential difference, the two electrical potentials amplified two predetermined potential values.
  • the higher potential on the bit line pair is thereby drawn by the differential sense amplifier SA in general to the potential of the supply voltage of the memory and the low potential to the ground potential.
  • the amplified signals are then output from the differential sense amplifier SA to a local data bus DQO, DQ1.
  • the differential sense amplifier SA furthermore has a signal input S, with which the differential sense amplifier for reading the memory cells from one
  • Control unit (not shown) of the memory is driven.
  • Each memory cell SZ is composed of a drive transistor T c and a resistive memory element R 32 , which are connected between the bit line BL and the complementary bit line / BL and a ground line PL.
  • the concises ⁇ memory element Rsz is preferably a also known as PMC (programmable metallization cell)ticiansspei ⁇ cherelement with a reactive anode electrode and an inert cathode electrode, between which a Speicher ⁇ layer is provided from a porous highly resistive ion-conducting solid electrolyte.
  • PMC programmable metallization cell
  • the reactive anode electrode By applying a positive voltage between the reactive anode electrode and the inert cathode electrode, the reactive anode electrode is electrochemically dissolved and metal-rich deposits in the solid electrolyte are amplified, so that a lei ⁇ tender path between the anode electrode and the cathode electrode by the solid electrolyte forms.
  • This conductive path can be recessed again by applying a negative voltage between the anode electrode and the cathode electrode, whereby the ions emitted by the anode electrode into the electrolyte are again bound to the anode electrode. attach electrode.
  • the PMC resistance memory cell can thus be switched back and forth between a high-impedance state and a low-resistance state by electrical pulses which are applied alternately between the anode electrode and the cathode electrode.
  • Chalcogenide compounds with elements of the sixth main group such as selenium, sulfur, tellurium and, in particular, compounds with semiconductor properties which are easily processed together with silicon in the context of the memory cell production, are suitable as solid electrolyte for use in PMC resistance memory elements read.
  • a reactive anode electrode which discharges metal ions into the electrolyte material by electric pulses, it is possible to use, for example, Silver or copper can be used.
  • resistor memory elements which are based on the principle that the conductivity of a memory layer arranged between an anode and a cathode electrode can be changed by electrical pulses, ie the memory layer is connected between a low-resistance and switches over to a high-impedance state.
  • a resistance memory element for example, a polymer can be used as the storage layer, in which charge transfer complexes can be formed by electric pulses.
  • phase change memories come into question as resistance memory element concepts in which a metal alloy, for example a chalcogenide alloy, is switched between an amorphous and a crystalline state by means of electrical pulses.
  • Another resistance memory cell concept is a perovskite cell in which a perovskite layer is provided between the electrodes, in which a charge carrier injection takes place by applying a voltage between the electrodes, which provides a structural transition between a high and a low resistance state. Furthermore, there is the Possibility to use amorphous silicon as carrier material between the electrodes in the case of a resistance storage element which can be switched by electrical pulses between a high and a low-resistance state. This concept is also known as the Si: H memory cell concept.
  • the drive transistor T c of the memory cell SZ with the resistance memory element R 3Z is preferably a field effect transistor, via which the resistance memory element is connected to the associated bit line BL or complementary bit line / BL.
  • the drive transistors T c of the memory cells SZ are switched on and off via the associated word lines WL, which are connected to the gate contacts of the transistors.
  • the memory cells SZ (two shown) driven via the word lines WL are connected alternately to the bit line BL and the complement bit line / BL.
  • a memory with such a memory circuit is generally of square construction and comprises a multiplicity of word lines, e.g. 1024, and a corresponding number of bit lines or complementary bit lines. In such a case, 512 memory cells are respectively connected between the bit line or the complementary bit line and the ground line PL to the bit line BL and the associated complementary bit line / BL of the bit line pair.
  • Each bit line BL or complementary bit line / BL is furthermore connected to a reference memory cell RZ, which is connected between the bit line BL or complementary bit line / BL and the ground line PL, with a trigger transistor T R at the bit line BL connected Referenz ⁇ memory cells RZ to a first reference word line WLR ⁇ 0> and a drive transistor T R of the complementary bit line / BL connected reference memory cells RZ via a second reference word line WLR ⁇ 1> is driven.
  • the read-out of the state of charge of a memory cell SZ, ie the state of charge of the associated lovedsspei ⁇ cherelements Rsz carried out by charging or discharging a capacity on -the resistance memory element.
  • the capacity of the bit line BL or complementary bit line / BL is used as capacity.
  • the read-out process takes place in such a way that the Anêttransis ⁇ gate Tc of the memory cell SZ is turned on via the associated word line WL, so that via the resistive memory element R S z a charging or Entladevor ⁇ gang between the bit line BL or complementary bit line / BL to which the memory cell is connected and the ground line PL takes place.
  • the electrical potential on the bit line BL or complementary bit line / BL is then determined at a predetermined time by the differential sense amplifier SA, which is connected to the bit line and complementary bit line / BL.
  • the evaluation is performed by the differential sense amplifier SA with respect to a reference potential.
  • This reference potential is supplied by the further bit line or complementary bit line of the bit line pair, which is connected to the differential sense amplifier SA.
  • the reference potential is thereby generated according to the same principle as the readout potential of the memory cell, namely by charging or discharging a capacitor via the reference memory cell RZ connected to the bit line or complementary bit line.
  • the parasitic capacitance of the bit line or complementary bit line which is charged or discharged via the reference resistor of the reference memory cell, is preferably used as the reference capacitance.
  • the read-out of a memory cell is then such that when the drive transistor T c connected to the bit line of a bit line pair memory cell SZ on the associated word line WL is turned on, at the same time the drive transistor T R of the reference memory cell RZ, which is connected to the complementary bit line, is turned on via the associated reference word line WLR. If, on the other hand, the memory cell SZ at the complementary bit line / BL is turned on via the corresponding drive transistor T c via the associated word line WL for readout, the reference memory cell RZ is simultaneously activated with the aid of the drive transistor T R via the associated reference word line WLR the bit line BL is connected.
  • the differential sense amplifier SA connected to the bit line and the complementary bit line then detects the electrical potentials on the bit line or complementary bit line at a predetermined point in time after the memory cell or reference memory cell is connected, evaluates and amplifies the difference between these electrical potentials the potential difference to a predetermined value.
  • the amplified signals are subsequently output by the differential sense amplifier SA to the connected bus lines DQO, DQ1 for further processing.
  • FIG. 2 shows a readout of the memory elements by discharging the capacitance of the bit line or the complementary bit line.
  • the bit line BL or the complementary bit line / BL via intermediate selection transistors Ty by appropriate control PRE with a Lesespan- voltage generator V RD connected.
  • This precharge circuit can be integrated into the differential sense amplifier SA.
  • the readout of a memory cell is carried out according to the signal scheme shown in Figure 3.
  • the selection transistors After decoding the address of the bit line pair of bit line and complementary bit line to which the memory cell SZ to be read is arranged, the selection transistors are turned on by applying a precharge signal PRE to the gate contacts of the selection transistors T v of the precharge circuit of the bit line pair and the read voltage V RD is applied to the bit line BL and the complemen- tary bit line / BL. If a column-by-column readout of the memory cells in the memory is intended, it is also possible to charge all the bit lines or complementary bit lines simultaneously by activating the selection transistors of all pre-charging circuits.
  • the precharge signal PRE is applied to the selection transistors T v until the bit line and the complementary bit line are completely charged to the read voltage, in the illustrated embodiment for approximately 2 nsec. Then the selection transistors T v of the precharge circuit are blocked. Parallel to the switching off of the precharge signal PRE and thus of the selection transistors T v of the precharge circuit, the desired memory cell column is switched in accordance with the decoded word line address via the corresponding word line WL by means of the associated selection transistors. In the embodiment shown in FIG. 2, the memory cells SZ connected to the bit line BL are activated.
  • the control transistors T R of the reference memory cell column are connected via the reference word line and connected to the second line of the bit line pair is, in the teachings ⁇ shown in Figure 2 practicess ⁇ form so connected to the complementary bit line Re ⁇ reference memory cells.
  • the resistance memory element R sz of the activated memory cell SZ is in a high-impedance state, eg in a CBRAM memory cell has a Wi ⁇ resistance in the range of 10 10 ⁇ , takes within the specified short reading time - in the example of Figure 3A 10 nsec , - Virtually no discharge of the bit line via the memory cell instead. The voltage value on the bit line is still the preloaded read voltage.
  • the resistance memory element Rsz of the memory cell SZ is in the low-resistance state, the capacitance of the bit line is practically discharged to the voltage value of the ground line PL If a conductive path is formed through the resistance storage element, then it has a resistance of 10 4 ⁇ .
  • the low-resistance storage cell represents the logic state "0".
  • the differential sense amplifier SA evaluates the voltage state on the bit line BL after discharging via the memory element after the predetermined read time, in this case 10 nsec, after the activation of the drive transistor T c of the memory cell SZ via the associated word line WL.
  • the voltage state of the bit line is in this case compared with the reference voltage on the complementary bit line of the bit line pair, which is discharged via the reference memory cell.
  • the reference voltage is determined by the resistance of the reference memory cell, preferably so that the reference voltage value lies exactly between the voltage values of the bit line for the states "0" and "1" of the memory cell, as shown in FIG. 3A ,
  • the ideal resistance of the reference memory cell RZ can be determined as follows.
  • C BL is the capacitance of the bit line or complementary bit line and R 0N is the resistance of the memory cell in the low-resistance state or R REF is the resistance of the reference memory cell.
  • the voltage on the bit line or complementary bit line is equal to the read voltage V RD at the beginning of the discharge process and then asymptotically approaches zero voltage at different rates.
  • the discharging state F is reached for the bit line which is discharged via the memory cell, and the discharge state F is reached for the complementary bit line which is discharged via the reference memory cell.
  • the relationship between the ideal reference resistance of the reference memory cell and the resistance of the resistive memory element of the memory cell in the low-resistance state is shown graphically in FIG. 3B for different degrees of discharge and therefore relative signal ratios. It is preferable to form the reference memory cell as a series circuit of resistance memory elements which are also provided for the regular memory cells. In FIG. 3B, the integer values of the ratio of reference resistance to resistance of the resistance memory element of the memory cell are then also highlighted.
  • the ideal reference resistance is 3 x R ON / to achieve a mean reference voltage between the logical state voltage "0" and the logic state "1 ⁇ X" of the memory cell at a discharge rate of 91%
  • the reference resistor is preferably 4 x R 0N - An absolutely reliable evaluation of the logic state of the memory cell can be ensured with a discharge rate of 96%. For such a read signal, an ideal reference resistance of 5 x R 0 N should be selected.
  • FIG. 3C shows the corresponding discharge curves for an ideal reference resistance at a degree of discharge of the bit line across the memory cell of 96%.
  • the reference memory cell is then connected to a five-fold resistor.
  • gen on the resistance of the resistive memory element of the memory cell a discharge rate of 48%, that is just half of the signal of the memory cell achieved.
  • FIG. 4 shows the possible construction of the reference memory cell from discrete memory cells.
  • the example shows a series circuit of three memory cells for forming the reference memory cells.
  • FIG. 4 shows the possibility, as shown in FIG. 4, of switching three resistor memory elements and three selection transistors in series.
  • only one selection transistor with a triple channel length, as further shown in FIG. 4 can be used, which is then connected in series with three resistance memory elements.
  • FIG. 5A a circuit as shown in FIG. 5A.
  • a reference memory cell with five resistor memory elements R1-R5 connected in series and an upstream drive transistor T is shown here.
  • the programming can take place via the bit line or complementary bit line (as shown in FIG. 5A) and the ground line PL, between which the reference memory cell is connected.
  • the complementary bit line / BL and ground line PL is parallel to the resistance memory elements
  • the programming circuit is constructed so that, starting from the complementary bit line, a drive transistor P1, P3, P5, P7 and to the last four resistive memory elements R2, in each case in parallel with the first four resistive memory elements R1, R2, R3, R4, R3, R4, R5 starting from the ground line PL in each case parallel a drive transistor P2, P4, P6, P8 ge switched.
  • FIG. 5A further shows the truth table with the control signals for the drive transistors of the programming circuit or the drive transistor T of the reference memory cell, which have to be activated for switching certain resistance memory elements or for reading out the reference memory cell.
  • FIG. 5B shows the drive for writing the resistor memory element R3, wherein X indicates the non-activated components of the programming circuit. Furthermore, the switched current path is shown in FIG. 5B.
  • FIG. 5C shows the drive for reading out the reference memory cell.
  • the reference voltage is generated according to the same principle as the reading of the memory cell itself, namely by charging or discharging a reference capacitance in parallel to the charging and discharging of a capacitor via the memory cell to be read out.
  • the reference resistor is preferably formed by a series connection of a plurality of discrete memory cells, wherein the reference resistance and thus the number of series-connected memory cells is ideally set to a voltage value between the state "0" and the state "1" of the memory cell.

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Abstract

Eine Speicherschaltung mit einer Speicherzelle, die ein Widerstandsspeicherelement aufweist und zwischen einen Masseanschluss und eine Kapazität geschaltet ist, weist eine zwischen den Masseanschluss und eine Referenzkapazität geschaltete Referenzspeicherzelle mit einem Referenzwiderstand auf, wobei beim Lesevorgang der Speicherzelle die Speicherzelle und die Referenzspeicherzelle angeschaltet werden, um die Kapazität und die Referenzkapazität aufzuladen bzw. zu entladen, und eine Bewertungseinrichtung die Differenz zwischen den elektrischen Potentialen der Kapazität und der Referenzkapazität zu einem vorgebenen Zeitpunkt nach dem Anschalten der Speicherzelle und der Referenzspeicherzelle bewertet.

Description

Beschreibung
SPEICHER MITWIDERSTANDSSPEICHERZELLE UND BEWERTUNGSSCHALTUNG
Die Erfindung betrifft eine Speicherschaltung mit ein Wider¬ standsspeicherelement aufweisenden Speicherzellen und eine Bewertungsschaltung zum Auslesen des- Speicherinhalts solcher Speicherzellen.. Das WiderstandsSpeicherelement lässt sich da- bei mit elektrischen Pulsen zwischen einem hochohmigen und einem niederohmigen Zustand hin- und herschalten.
Die Entwicklung der Halbleiterspeichertechnik wird im Wesent¬ lichen angetrieben durch die Forderung, die Leistungsfähig- keit der HalbleiterSpeicher bei gleichzeitiger Verkleinerung der Strukturgrößen zu erhöhen. Eine weitere Miniaturisierung der auf Speicherkondensatoren basierenden Halbleiterspeicher¬ konzepte ist jedoch insbesondere wegen der großen Ladungsmen¬ gen, die zum Beschreiben bzw. Auslesen der Speicherkondensa- toren erforderlich sind und die zu einem hohen Strombedarf führen, schwierig. Es wird deshalb zunehmend über neue Zell¬ konzepte nachgedacht, die sich durch eine deutlich geringere Ladungsmenge für den Schreib- und Lesevorgang auszeichnen. HalbleiterSpeicher mit einem WiderstandsSpeicherelement sind. eine solche erfolgversprechende Schaltungsarchitektur.
Ein mögliches Speicherkonzept mit einem Widerstandsspeicher¬ element ist die sogenannte CBRAM (conductive bridging RAM)- Zelle, bei der das Widerstandsspeicherelement aus einer inerten Kathodenel.ektrode, einer reaktiven Anodenelektrode und einem porösen hochresistiven ionenleitfähigen Trägermate¬ rial dazwischen besteht. Durch Anlegen von elektrischen Fel¬ dern zwischen den beiden Elektroden kann ein leitender Pfad durch das Trägermaterial erzeugt bzw. wieder zurückgebildet werden.■ Je nach Polung der -zwischen Anodenelektrode und Ka- thodenelektröde angelegten- elektrischen Pulse..wird die reak¬ tive Anödenelektrode elektrochemisch aufgelöst und über die abgegebenen Metallionen eine elektrisch leitfähige Verbindung zwischen den Elektroden hergestellt oder diese leitfähige Verbindung wird wieder unterbrochen, wobei die Metallionen im Trägermaterial sich an der Anodenelektrode niederschlagen. CBRÄM-Speicherzellen lassen sich zwischen einem hoch- und ei¬ nem niederohmigen Zustand hin- und herschalten, wobei den verschiedenen Widerstandswerten jeweils ein logischer Zustand zugeordnet ist.
Neben CBRAM-Speicherzellen werden gegenwärtig weitere re- sistive Speicherzellenkonzepte untersucht, wie.beispielsweise, der Phasenwechselspeicher (PCRAM) , bei dem mittels elektri¬ scher Pulse eine Metalllegierung erhitzt und dabei zwischen einem amorphen und einem kristallinen Phasenzustand hin- und hergeschaltet wird. Die beiden Zustände zeichnen sich durch einen starken Unterschied in ihrer Leitfähigkeit aus, was zum elektrischen Auslesen der Speicherzelle genutzt werden kann. Ein weiteres resistives Speicherkonzept ist die Pe- rovskitspeicherzelle, bei der in einer Perovskitschicht durch Ladungsinjektion ein Strukturübergang zwischen einem hoch- und einem niederohmigen Zustand hergestellt wird. Als Träger¬ material in einem Widerstandsspeicherelement einer resistiven Speicherzelle kann weiterhin amorphes Silizium eingesetzt werden, das nach einem Formierschritt durch elektrische Pulse zwischen einem hoch- und einem niederohmigen Zustand hin- und hergeschaltet werden kann. Angedacht werden auch Speicherkon¬ zepte mit einer Polymerschicht oder einer organischen Spei¬ cherschicht, bei denen auf der Basis von durch elektrische Pulse beeinflussten Charge-Transfer-Komplexen Zustände unter- schiedlicher Leitfähigkeit in der Trägerschicht erzeugt wer¬ den können.
Beim Auslesen eines Widerstandsspeicherelements wird in der Regel so vorgegangen, dass über das Widerstandsspeicherele- ment eine Kapazität geladen bzw. entladen und das elektrische Potential der Kapazität dann nach einem vorgegebenen Zeit¬ punkt bewertet wird, um so den logischen Zustand der Spei- cherzelle mit dem Widerstandsspeicherelement zu ermitteln. Dabei wird das elektrische Potential der über das Wider¬ standsspeicherelement geladenen bzw. entladenen Kapazität vorzugsweise mit einem Referenzpotential verglichen und die Potentialdifferenz bestimmt.
Aufgrund des relativ geringen Spannungshubs, der sich beim Laden bzw. Entladen einer Kapazität über eine Speicherzelle mit einem Widerstandsspeicherelement ergibt und der z.B. bei CBRÄM-Zellen im Bereich von 100 mV bis 200 mV liegt, ist es zur sicheren Bewertung des elektrischen Potentials der über das Widerstandselement geladenen bzw. entladenen Kapazität erforderlich, die Referenzspannung zur Differenzbewertung der Potentiale möglichst exakt zwischen der Lesespannung für den Zustand „0λλ und den Zustand „1" der Widerstandsspeicherzelle einzustellen. Eine solche genaue Referenzspannungseinstellung kann prinzipiell mit einem Spannungsregler erzielt werden. Vorteilhaft ist es jedoch, die Referenzspannung zur Bewertung des Ladungszustandes von Speicherelementen mit Hilfe ebensol- eher Speicherelementen vorzunehmen, da hierdurch die Möglich¬ keit besteht, Fertigungsschwankungen bzw. Schwankungen der Betriebsbedingungen im Speicher weitgehend zu kompensieren.
Bei Speicherkonzepten basierend auf dem Magnetotunneleffekt (MRAM) ist eine Referenzspannungserzeugung bekannt, bei der zwei zusätzliche Speicherelemente, bei denen das eine Spei¬ cherelement auf den Zustand „0" und das andere auf den Zu¬ stand „1" eingestellt ist, parallel zueinander geschaltet sind und der mittlere Widerstand dieser beiden Speicherzellen zur Erzeugung des Referenzpotentials herangezogen wird. Eine solche Referenzspannungserzeugung, wie sie aus der WO 2004/051665 Al bekannt ist, setzt jedoch voraus, dass der Un¬ terschied der Widerstandswerte der Speicherelemente für den Zustand „0" und den Zustand „1" nur einige 10% beträgt. Eine Mittelung der Widerstandswerte für den Zustand „0" und den
Zustand „1" lässt sich in Widerstandsspeicherelementen in der Regel aber nicht zur Bildung einer Referenzspannung verwen- den, da bei Widerstandsspeicherelementen üblicherweise zwi¬ schen dem Zustand „0λλ und dem Zustand „1" eine große Wider¬ standsänderung auftritt. Dies gilt z.B. für CBRAM-Zellen, bei denen der Zustand „0", der durch eine Trägermaterialschicht ohne leitenden Pfad definiert ist, einen Widerstand von 1010 Ω aufweist, der Zustand „1", der durch eine Trägermaterial¬ schicht mit einem leitenden Pfad definiert ist, dagegen einen Widerstand von 104 Ω. Aufgrund des sechs Größenordnungen ge¬ ringeren Widerstandswertes der CBRAM-Zelle im Zustand „lλλ würde bei einer Mittelung der Widerstandswerte für den Zu¬ stand „0" und für den Zustand „1" der Mittelwert praktisch dem Widerstandswert für den Zustand „1" entsprechen. In der Konsequenz würde dann die Referenzspannung, die mit einen solchen Widerstandmittelwert erzeugt wird, im Wesentlichen die Lesespannung für den Zustand „lλλ der CBRAM-Zelle sein.
Aufgabe der Erfindung ist es, eine verbesserte Schaltanord¬ nung zur Erzeugung einer Referenzspannung zum Bewerten von Lesesignalen einer Speicherzelle mit einem Widerstandsspei- cherelement bereitzustellen.
Diese Aufgabe wird erfindungsgemäß mit einer Speicherschal¬ tung gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß ist zum Auslesen einer Speicherzelle mit ei¬ nem Widerstandsspeicherelement, das zwischen einem Massean- schluss und einer Kapazität geschaltet ist, wobei eine Bewer¬ tungseinrichtung die Differenz zwischen den elektrischen Po- tentialen der Kapazität und einer Referenzkapazität auswer¬ tet, zwischen dem Masseanschluss und der Referenzkapazität eine Referenzspeicherzelle mit einem Referenzwiderstand ge¬ schaltet, wobei beim Lesevorgang die Speicherzelle und die Referenzspeicherzelle angeschaltet werden, um die Kapazität und die Referenzkapazität auf eine Lesespannung aufzuladen oder um die Kapazität und die Referenzkapazität, die auf die Lesespannung vorgeladen sind, zu entladen, wobei die Bewer- tungseinrichtung die Differenz zwischen den elektrischen Po¬ tentialen der Kapazität und der Referenzkapazität zu einem vorgegebenen Zeitpunkt nach dem Anschalten der Speicherzelle und der Referenzspeicherzelle auswertet.
Erfindungsgemäß wird das Referenzpotential zum Auslesen einer Speicherzelle mit einem Widerstandsspeicherelement gemäß dem gleichen Prinzip, nämlich mit einem Laden bzw. Entladen einer Referenzkapazität über einen Referenzwiderstand erzeugt, das auch dem Lesen der Speicherzelle selbst zugrunde liegt. Ein solches Referenzpotentialkonzept ermöglicht es, zuverlässig Fertigungsschwankungen bzw. Schwankungen der Betriebsbedin¬ gungen zu kompensieren. Weiterhin kann auf eine zusätzliche Schaltung zur Erzeugung der Referenzspannung verzichtet wer- den. Die Referenzspeicherzelle kann dabei so ausgelegt wer¬ den, dass beim Lade- bzw. Entladevorgang zum Bewertungszeit¬ punkt die Referenzspannung genau zwischen den Spannungen, die den Zustand „0" und dem Zustand „lNλ der Speicherzelle mit dem Widerstandsspeicherelement repräsentieren, liegt.
Eine solche Einstellung des Referenzwiderstandes lässt sich vorzugsweise durch eine Reihenschaltung von Referenzspeicher¬ zellen mit einem Widerstandsspeicherelement erreichen, wobei das Widerstandsspeicherelement dem der regulären Speicherzel- len entspricht. Wenn z.B. eine Bewertung der Speicherzelle nach einer Lesezeit, bei einer Aufladung bzw. Entladung der Kapazität über das Widerstandsspeicherelement der Speicher¬ zelle von 78% stattgefunden hat, ausgeführt werden soll, weist der Referenzwiderstand zur Aufladung bzw. Entladung der Referenzkapazität vorzugsweise den dreifachen Widerstand des Widerstandsspeicherelements auf, d.h. es werden vorzugsweise drei Widerstandsspeicherelemente zur Bildung der Referenz¬ speicherzelle in Reihe geschaltet. Bei einer Ladung bzw. Ent¬ ladung der Kapazität über die Speicherzelle von 91% ent- spricht der Referenzwiderstand vorzugsweise dem Vierfachen des Widerstands des Widerstandsspeicherelements, d.h. es wer¬ den vorzugsweise vier Widerstandsspeicherelemente zur Bildung der Referenzspeicherzelle in Reihe geschaltet. Bevorzugt wird jedoch eine Bewertung der über das Widerstandsspeicherelement der Speicherzelle geladenen bzw. entladenen Kapazität nach einer Lesezeit, die einem Ladung- bzw. Entladungsgrad von 96% entspricht, vorgenommen, wobei der Referenzwiderstand dann vorzugsweise den fünffachen Widerstand des Widerstandspei¬ cherelements besitzt. Eine Bewertung der Speicherzelle bei einer 96%-Aufladung bzw. Entladung sorgt für eine ausreichen¬ de Sigηalstärke und damit für einen sicheren Auslesevorgang und zugleich für eine hinreichend kurze Lesezeit.
Gemäß einer weiteren bevorzugten Ausführungsform weist die den Referenzwiderstand bildende Reihenschaltung von Referenz¬ speicherzellen einen vorgeschalteten Auswahltransistor auf, dessen Kanallänge vorzugsweise im Wesentlichen der Kanallänge der Auswahltransistoren der Speicherzellen multipliziert mit der Anzahl der in Reihe geschalteten Widerstandspeicherele¬ mente entspricht. Diese Auslegung des Referenzwiderstandes sorgt zuverlässig dafür, dass der Widerstandswert zur Erzeu- gung der Referenzspannung exakt auf einen gewünschten Wert zwischen die Lesespannung für den Zustand „0λΛ und den Zustand „lλΛ der Speicherzelle mit dem Widerstandsspeicherelement ein¬ gestellt wird, da zusätzlich der Widerstand des Auswahltran¬ sistors zum Schalten der Referenzspeicherzelle berücksichtigt wird. Die Auslegung der eine Serienschaltung von Widerstands¬ speicherelementen aufweisenden Referenzspeicherzelle mit ei¬ nem einzigen Auswahltransistor mit vergrößerter Kanallänge ermöglicht eine vereinfachte Herstellung, da dann nur ein Auswahltransistor gefertigt werden muss.
Gemäß einer weiteren bevorzugten Ausführungsform wird die Ka¬ pazität und die Referenzkapazität durch ein Leitungspaar aus einer Bitleitung und einer Komplementär-Bitleitung gebildet. Zum Auslesen der Speicherzelle mit dem Widerstandsspeicher- element kann somit der bekannte DRAM-Speicherzellenaufbau verwendet wird, bei dem ein Auslesevorgang einer Speicherzel¬ le mit Hilfe eines differenziellen Leseverstärkers als Bewer- tungsschaltung, der an die Bitleitung und eine Komplementär- Bitleitung angeschlossen ist, ausgeführt wird. Die Bitleitung und die Komplementär-Bitleitung bilden dann mit ihren parasi¬ tären Leitungskapazitäten zusammen mit den angeschlossenen Widerstandsspeicherelementen die RC-Konstanten, die beim Aus¬ lesen der Speicherzelle den Lesespannungs- bzw. Referenzspan¬ nungswert einstellen.
Bevorzugt ist dabei weiterhin ein Schaltaufbau, bei dem an die Bitleitung und an die Komplementär-Bitleitung jeweils pa¬ rallel eine Vielzahl von Speicherzellen und jeweils ein Refe¬ renzwiderstand angeschlossen sind, wobei beim Anschalten ei¬ ner Speicherzelle, die an der Bitleitung angeschlossen ist, der Referenzwiderstand an der Komplementär-Bitleitung zusätz- lieh angeschaltet wird bzw. beim Anschalten einer Speicher¬ zelle, die an die Komplementär-Bitleitung zusätzlich ange¬ schlossen ist, der Referenzwiderstand an der Bitleitung zu¬ sätzlich angeschaltet wird. Dieses Schaltungskonzept ermög¬ licht einen platzsparenden Aufbau einer Speicherzellenmatrix bei gleichzeitig einfachem und zuverlässigem Bewertungsvor¬ gang.
Gemäß einer weiteren bevorzugten Ausführungsform ist eine Programmierschaltung vorgesehen, um die Widerstandsspeicher- elemente der den Referenzwiderstand bildenden Reihenschaltung von Referenzspeicherzellen zu aktivieren. Hierdurch ist es möglich, auf einfache Weise einen idealen Referenzwiderstand für das jeweilige Speicherzellenlayout einzustellen.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
Figur 1 schematisch eine erfindungsgemäße Speicherschaltung mit einer Bitleitungspaar-Architektur;
Figur 2 schematisch die in Figur 1 gezeigte Schaltung mit Vorladeschaltkreis; Figur 3 Signalverläufe bei einer erfindungsgemäßen Spei¬ cherschaltung, wobei Figur 3A die Signale auf den Bitleitungen der in Figur 2 gezeigten Schaltungen während eines Lesevorganges zeigt Figur 3B die relative Signalstärke bezogen auf das Verhältnis Referenzwiderstand zu Widerstand des Widerstands- speicherelements und Figur 3C Entladungskurven für die Bitleitung über das Speicherelement und die Komplementär-Bitleitung über die Referenzspeicher¬ zelle zeigt;
Figur 4 zwei Referenzwiderstandsausgestaltungen mit einer Reihenschaltungen von Referenzspeicherzellen;
Figur 5 eine erfindungsgemäße Programmierschaltung zum Ak¬ tivieren der einzelnen Referenzspeicherzellen in einer Reihenschaltung, wobei Figur 5A den Schal¬ tungsaufbau mit Wahrheitstabelle, Figur 5B das Schreiben einer Referenzspeicherzelle in der Rei¬ henschaltung und Figur 5C das Auslesen der Reihen¬ schaltung von Referenzspeicherzellen zeigt.
Figur 1 zeigt schematisch einen Ausschnitt eines Datenspei- chers mit einer erfindungsgemäßen Speicherschaltung. Der
Speicher ist dabei vorzugsweise matrixförmig ausgebildet mit spaltenförmigen Wortleitungen und zellenförmigen Bitleitun¬ gen, wobei an den Kreuzungspunkten zwischen Wort- und Bitlei¬ tungen die einzelnen Speicherzellen angeordnet sind. In Figur 1 ist dabei ein Bitleitungspaar, bestehend aus einer Bitlei¬ tung BL und einer Komplementär-Bitleitung /BL gezeigt, die von Wortleitungen WL gekreuzt werden. An den Kreuzungspunkten zwischen der Bitleitung BL und der Komplementär-Bitleitung /BL des Bitleitungspaares mit den Wortleitungen sind alter- nierend eine Vielzahl von Speicherzellen SZ (nur zwei ge¬ zeigt) und zwei Referenzspeicherzellen RZ angeschlossen. Die Bitleitung BL und die Komplementär-Bitleitung /BL sind weiterhin mit einem differenziellen Leseverstärker SA verbun¬ den, der die elektrischen Potentiale auf der Bitleitung BL und der Komplementär-Bitleitung /BL miteinander vergleicht und in Abhängigkeit der sich ergebenden Potentialdifferenz die beiden elektrischen Potentiale auf zwei vorgegebene Po¬ tentialwerte verstärkt. Das höhere Potential auf dem Bitlei¬ tungspaar wird dabei vom differenziellen Leseverstärker SA im allgemeinen auf das Potential der VersorgungsSpannung des Speichers und das niedrige Potential auf das Massepotential gezogen. Die verstärkten Signale werden dann vom differen¬ ziellen Leseverstärker SA auf einen lokalen Datenbus DQO, DQl ausgegeben. Der differenzielle Leseverstärker SA weist wei¬ terhin einen Signaleingang S auf, mit dem der differenzielle Leseverstärker zum Auslesen der Speicherzellen von einer
Steuereinheit (nicht gezeigt) des Speichers angesteuert wird.
Jede Speicherzelle SZ setzt sich aus einem Ansteuertransistor Tc und einen Widerstandsspeicherelement R32 zusammen, die zwi- sehen die Bitleitung BL bzw. der Komplementär-Bitleitung /BL und eine Masseleitung PL geschaltet sind. Das Widerstands¬ speicherelement Rsz ist dabei vorzugsweise ein auch als PMC (programmable metallisation cell) bekanntes Widerstandsspei¬ cherelement mit einer reaktiven Anodenelektrode und einer inerten Kathodenelektrode, zwischen denen eine Speicher¬ schicht aus einem porösen hochresistiven ionenleitfähigen Festkörperelektrolyt vorgesehen ist. Durch Anlegen einer po¬ sitiven Spannung zwischen der reaktiven Anodenelektrode und der inerten Kathodenelektrode wird die reaktive Anodenelekt- rode elektrochemisch aufgelöst und metallreiche Abscheidungen in der Festkörperelektrolyt verstärkt, so dass sich ein lei¬ tender Pfad zwischen der Anodenelektrode und der Kathoden¬ elektrode durch das Festkörperelektrolyt bildet. Dieser leit¬ fähige Pfad kann durch Anlegen einer negativen Spannung zwi- sehen der Anodenelektrode und der Kathodenelektrode wieder zurückgebildet werden, wobei sich die von der Anodenelektrode in das Elektrolyt abgegebenen Ionen wieder an der Anoden- elektrode anlagern. Die PMC-Widerstandsspeicherzelle lässt sich so durch elektrische Pulse, die wechselweise zwischen Anodenelektrode und Kathodenelektrode angelegt werden, zwi¬ schen einem hochohmigen und einem niederohmigen Zustand hin- und herschalten.
Als Festkörperelektrolyt zum Einsatz in PMC-Widerstands- speicherelementen eignet sich vor allem Chalcogenid- Verbindungen mit Elementen der sechsten Hauptgruppe wie Se- len, Schwefel, Tellur und dabei insbesondere Verbindungen mit Halbleitereigenschaften, die sich im Rahmen der Speicherzel¬ lenherstellung leicht zusammen mit Silizium verarbeiten las¬ sen. Als reaktive Anodenelektrode, die durch elektrische Pul¬ se Metallionen in das Elektrolytmaterial abgibt, kann z.B. Silber oder Kupfer eingesetzt werden.
Neben solchen PMC-Widerstandspeicherelementen können auch an¬ dere Widerstandsspeicherelemente eingesetzt werden, die auf dem Prinzip basieren, dass sich die Leitfähigkeit einer zwi- sehen einer Anoden- und einer Kathodenelektrode angeordneten Speicherschicht durch elektrische Pulse ändern lässt, d.h., dass die Speicherschicht zwischen einem niederohmigen und ei¬ nem hochohmigen Zustand umschaltet. So kann bei einem Wider¬ standsspeicherelement z.B. als Speicherschicht ein Polymer eingesetzt werden, bei dem sich durch elektrische Pulse Char¬ ge-Transfer-Komplexe ausbilden lassen. Weiterhin kommen als Widerstandsspeicherelementkonzepte Phasenwechselspeicher in Fragen, bei denen mittels elektrischer Pulse eine Metallle¬ gierung, z.B. eine Chalcogenidlegierung, zwischen einem amor- phen und einem kristallinen Zustand geschaltet wird. Die bei¬ den Zustände weisen dabei starke Unterschiede in der Leitfä¬ higkeit auf. Ein weiteres Widerstandsspeicherzellenkonzept ist eine Perovskitzelle, bei der zwischen den Elektroden eine Perovskitschicht vorgesehen ist, bei der durch Anlegen einer Spannung zwischen den Elektroden eine Ladungsträgerinjektion erfolgt, in die einen Strukturübergang zwischen einem hoch- und einem niederohmigen Zustand sorgt. Weiterhin besteht die Möglichkeit, als Trägermaterial zwischen den Elektroden bei einem Widerstandsspeicherelement amorphes Silizium einzuset¬ zen, das sich durch elektrische Pulse zwischen einem hoch- und einem niederohmigen Zustand schalten lässt. Dieses Kon- zept ist auch als Si : H-Speicherzellenkonzept bekannt.
Der Ansteuertransistor Tc der Speicherzelle SZ mit dem Wider¬ standsspeicherelement R3Z ist vorzugsweise ein Feldeffekt¬ transistor, über den das Widerstandsspeicherelement mit der zugehörigen Bitleitung BL bzw. Komplementär-Bitleitung /BL verbunden ist. Die Ansteuertransistoren Tc der Speicherzellen SZ werden dabei über die zugeordneten Wortleitungen WL, die mit den Gatekontakten der Transistoren verbunden sind, ein- und ausgeschaltet.
Bei der in Figur 1 gezeigten Speicherschaltung sind die über die Wortleitungen WL angesteuerten Speicherzellen SZ (zwei gezeigt) alternierend an die Bitleitung BL und die Komplemen¬ tär-Bitleitung /BL angeschlossen. Ein Speicher mit einer sol- chen Speicherschaltung ist in der Regel quadratisch aufgebaut und umfasst dabei eine Vielzahl von Wortleitungen, z.B. 1024, und eine entsprechende Anzahl von Bitleitungen bzw. Komple¬ mentär-Bitleitungen. In einem solchen Fall sind dann an die Bitleitung BL und die zugeordnete Komplementär-Bitleitung /BL des Bitleitungspaars jeweils 512 Speicherzellen zwischen die Bitleitung bzw. Komplementär-Bitleitung und die Masseleitung PL geschaltet.
Jede Bitleitung BL bzw. Komplementär-Bitleitung /BL ist wei- terhin mit einer Referenzspeicherzelle RZ verbunden, die zwi¬ schen die Bitleitung BL bzw. Komplementär-Bitleitung /BL und die Masseleitung PL geschaltet ist, wobei ein Ansteuertran¬ sistor TR der an die Bitleitung BL angeschlossenen Referenz¬ speicherzellen RZ an einer ersten Referenzwortleitung WLR<0> und ein Ansteuertransistor TR der an die Komplementär- Bitleitung /BL angeschlossenen Referenzspeicherzellen RZ über eine zweite Referenzwortleitung WLR<1> angesteuert wird. Das Auslesen des Ladungszustandes einer Speicherzelle SZ, d.h. des Ladungszustandes des zugehörigen Widerstandsspei¬ cherelements Rsz erfolgt durch Laden bzw. Entladen einer Ka- pazität über -das Widerstandsspeicherelement. Als Kapazität wird die Kapazität der Bitleitung BL bzw. Komplementär- Bitleitung /BL genutzt. Der Auslesevorgang erfolgt dabei so, dass über die zugehörige Wortleitung WL der Ansteuertransis¬ tor Tc der Speicherzelle SZ angeschaltet wird, so dass über das Widerstandsspeicherelement RSz ein Lade- bzw. Entladevor¬ gang zwischen der Bitleitung BL bzw. Komplementär-Bitleitung /BL, an der die Speicherzelle angeschlossen ist, und der Mas¬ seleitung PL erfolgt. Das elektrische Potential auf der Bit¬ leitung BL bzw. Komplementär-Bitleitung /BL wird dann zu ei- nem vorgegebenen Zeitpunkt durch den differenziellen Lesever¬ stärker SA, der an die Bitleitung und Komplementär-Bitleitung /BL angeschlossen ist, bestimmt.
Um eine sichere Bewertung des elektrischen Potentials auf der Bitleitung BL bzw. Komplementär-Bitleitung /BL durchführen zu können, wird die Bewertung durch den differenziellen Lesever¬ stärker SA in Bezug auf ein Referenzpotential durchgeführt. Dieses Referenzpotential wird von der weiteren Bitleitung bzw. Komplementär-Bitleitung des Bitleitungspaares, das an den differenziellen Leseverstärker SA angeschlossen ist, ge¬ liefert. Das Referenzpotential wird dabei nach dem gleichen Prinzip erzeugt wie das Auslesepotential der Speicherzelle, nämlich durch Laden bzw. Entladen einer Kapazität über die an die Bitleitung bzw. Komplementär-Bitleitung angeschlossene Referenzspeicherzelle RZ. Als Referenzkapazität wird hierbei wiederum vorzugsweise die parasitäre Kapazität der Bitleitung bzw. Komplementär-Bitleitung genutzt, die über den Referenz¬ widerstand der Referenzspeicherzelle ge- bzw. entladen wird.
Der Auslesevorgang einer Speicherzelle erfolgt dann so, dass, wenn der Ansteuertransistor Tc der an die Bitleitung eines Bitleitungspaares angeschlossenen Speicherzelle SZ über die zugehörige Wortleitung WL angeschaltet wird, gleichzeitig auch der Ansteuertransistor TR der Referenzspeicherzelle RZ, die an die Komplementär-Bitleitung angeschlossen ist, über die zugehörige Referenzwortleitung WLR angeschaltet wird. Wird dagegen die Speicherzelle SZ an der Komplementär- Bitleitung /BL über den entsprechenden Ansteuertransistor Tc über die zugehörige Wortleitung WL zum Auslesen angeschaltet, so wird gleichzeitig die Referenzspeicherzelle RZ mit Hilfe des Ansteuertransistors TR über die zugehörige Referenzwort- leitung WLR aktiviert, die an die Bitleitung BL angeschlossen ist. Der an die Bitleitung und die Komplementär-Bitleitung angeschlossene differenzielle Leseverstärker SA erfasst dann zu einem vorgegebenen Zeitpunkt ab Anschaltung der Speicher¬ zelle bzw. Referenzspeicherzelle die elektrischen Potentiale auf der Bitleitung bzw. Komplementär-Bitleitung, wertet die Differenz zwischen diesen elektrischen Potentialen aus und verstärkt die Potentialdifferenz auf einen vorgegebenen Wert. Die verstärkten Signale werden anschließend vom differenziel- len Leseverstärker SA auf die angeschlossenen Busleitungen DQO, DQl zur Weiterverarbeitung ausgegeben.
Dadurch, dass die Erzeugung der Referenzspannung über die Re¬ ferenzspeicherzellen nach dem gleichen Prinzip erfolgt wie das Auslesen der Speicherzelle selbst, lassen sich Schwankun- gen der Parameter der Speicherzellen bzw. der Widerstands¬ speicherelemente der Speicherzellen, die durch die Herstel¬ lung bzw. Betriebsbedingungen bedingt sind, wirkungsvoll aus¬ gleichen. Weiterhin ist eine spezielle Spannungsgenerator¬ schaltung zur Erzeugung des Referenzpotentials nicht erfor- derlich, so dass auf einen zusätzlichen aufwändigen Schalt¬ kreis verzichtet werden kann.
Figur 2 zeigt ein Auslesen der Speicherelemente durch Entla¬ den der Kapazität der Bitleitung bzw. der Komplementär-Bit- leitung. Hierzu wird die Bitleitung BL bzw. die Komplementär- Bitleitung /BL über zwischengeschaltete Auswahltransistoren Ty durch entsprechende Ansteuerung PRE mit einem Lesespan- nungsgenerator VRD verbunden. Diese Vorladeschaltung kann in den differenziellen Leseverstärker SA integriert werden. Das Auslesen einer Speicherzelle erfolgt dabei nach dem in Figur 3 gezeigten SignalSchema. Nach dem Decodieren der Adresse des Bitleitungspaares aus Bitleitung und Komplementär-Bitleitung, an dem die auszulesende Speicherzelle SZ angeordnet ist, wer¬ den durch Anlegen eines Vorladesignals PRE an die Gatekontak¬ te der Auswahltransistoren Tv der Vorladeschaltung des Bit¬ leitungspaares die Auswahltransistoren durchgeschaltet und die Lesespannung VRD an die Bitleitung BL und die Komplemen¬ tär-Bitleitung /BL angelegt. Wenn ein spaltenweises Auslesen der Speicherzellen im Speicher beabsichtigt ist, besteht auch die Möglichkeit, durch Aktivieren der Auswahltransistoren al¬ ler Vorladeschaltungen gleichzeitig alle Bitleitungen bzw. Komplementär-Bitleitungen aufzuladen.
Das Vorladesignal PRE wird dabei so lange an den Auswahltran¬ sistoren Tv angelegt, bis die Bitleitung und die Komplemen¬ tär-Bitleitung vollständig auf die Lesespannung aufgeladen sind, in der gezeigten Ausführungsform für ca. 2 nsec. Dann werden die Auswahltransistoren Tv der Vorladeschaltung ge¬ sperrt. Parallel zum Abschalten des Vorladesignals PRE und damit der Auswahltransistoren Tv der Vorladeschaltung wird entsprechend der dekodierten Wortleitungsadresse über die entsprechende Wortleitung WL die gewünschte Speicherzellen¬ spalte mit Hilfe der zugehörigen Auswahltransistoren ange¬ schaltet. In der in Figur 2 gezeigten Ausführungsform werden dabei die mit der Bitleitung BL verbundenen Speicherzellen SZ aktiviert. Parallel hierzu wird über die Referenzwortleitun- gen WLR, je nachdem, ob die aktivierten Speicherzellenspalte an der Bitleitung oder Komplementär-Bitleitung des Bitlei¬ tungspaares angeschlossen ist, über die Referenzwortleitung die Ansteuertransistoren TR der Referenzspeicherzellenspalte angeschaltet, die an die zweite Leitung des Bitleitungspaares angeschlossen ist, in der in Figur 2 gezeigten Ausführungs¬ form also die mit der Komplementär-Bitleitung verbundenen Re¬ ferenzspeicherzellen. Durch das Durchschalten der Ansteuertransistoren der Spei¬ cherzelle bzw. der Referenzspeicherzelle entlädt sich das auf die Lesespannung vorgeladene Bitleitungspaar aus Bitleitung und Komplementär-Bitleitung über die Speicherzelle bzw. Refe¬ renzspeicherzelle. Wenn sich das Widerstandsspeicherelement Rsz der aktivierten Speicherzelle SZ dabei im hochohmigen Zu¬ stand befindet, z.B. bei einer CBRAM-Speicherzelle einen Wi¬ derstand im Bereich von 1010 Ω aufweist, findet innerhalb der vorgegebenen kurzen Lesezeit - im Beispiel gemäß Figur 3A 10 nsec. - praktisch keine Entladung der Bitleitung über die Speicherzelle statt. Der Spannungswert auf der Bitleitung ist weiterhin die vorgeladene Lesespannung. Die hochohmige Spei¬ cherzelle repräsentiert dabei den logischen Zustand „1". Ist dagegen das Widerstandsspeicherelement Rsz der Speicherzelle SZ im niederohmigen Zustand, so wird die Kapazität der Bit¬ leitung praktisch auf den Spannungswert der Masseleitung PL entladen. Eine CBRAM-Speicherzelle weist im niederohmigen Zu¬ stand, dann, wenn ein leitender Pfad durch das Widerstands- Speicherelement ausgebildet ist, einen Widerstand von 104 Ω auf. Die niederohmige Speicherzelle repräsentiert den logi¬ schen Zustand „0".
Der differenzielle Leseverstärker SA bewertet den Spannungs- zustand auf der Bitleitung BL nach dem Entladen über das Speicherelement nach der vorgegebenen Lesezeit, hier 10 nsec, nach dem Anschalten des Ansteuertransistors Tc der Speicherzelle SZ über die zugehörige Wortleitung WL. Der Spannungszustand der Bitleitung wird dabei mit der Referenz- Spannung auf der Komplementär-Bitleitung des Bitleitungspaa¬ res verglichen, die über die Referenzspeicherzelle entladen wird. Die Referenzspannung wird dabei vom Widerstand der Re¬ ferenzspeicherzelle festgelegt, und zwar vorzugsweise so, dass der Referenzspannungswert genau zwischen den Spannungs- werten der Bitleitung für die Zustände „0" und „1" der Spei¬ cherzelle liegt, wie in Figur 3A gezeigt ist. Der ideale Widerstand der Referenzspeicherzelle RZ lässt sich folgendermaßen bestimmen. Für die Spannung VREAD auf der Bit¬ leitung BL, die über die Speicherzelle SZ entladen wird, und die Spannung VREF auf der Komplementär-Bitleitung /BL, die ü- ber die Referenzspeicherzelle RZ entladen wird, ergeben sich nach der Lesezeit t folgende Kondensatorgleichungen:
V READ = V RD • eXP(— " TT") = V KD ' F
, -, , K-ON ' ^BL
VMF = Vm ■ exp(- * ) = V^ ■ F'
■KREF ' ^BL
CBL ist dabei die Kapazität der Bitleitung bzw. Komplementär- Bitleitung und R0N der Widerstand der Speicherzelle im nie- derohmigen Zustand bzw. RREF der Widerstand der Referenzspei¬ cherzelle.
Die Spannung auf der Bitleitung bzw. Komplementär-Bitleitung ist zu Beginn des Entladungsvorgangs gleich der Lesespannung VRD und nähert sich dann asymptotisch unterschiedlich schnell der Spannung Null an. Nach der Lesezeit t ist für die Bitlei¬ tung, die über die Speicherzelle entladen wird, der Entla- dungszustand F und für die Komplementär-Bitleitung, die über die Referenzspeicherzelle entladen wird, der Entladungszu¬ stand F' erreicht.
Im Falle von Speicherzellen mit Widerstandspeicherelementen ist, wie erläutert, aufgrund des sehr großen Widerstandes des Widerstandsspeicherelements im logischen Zustand „1" nach der Lesezeit t praktisch kein Spannungsfall aufgetreten. Die Le¬ sespannung VRD liegt also weiterhin vollständig an der Bit¬ leitung BL an. Im niederohmigen Zustand der Speicherzelle mit dem Widerstandspeicherelement dagegen, der den logischen Zu¬ stand „0" repräsentiert, wird die Bitleitung über die Spei¬ cherzelle auf den Wert VRD »F entladen. Für die Referenzspan¬ nung VREF, die genau zwischen den beiden Lesespannungen VRD und VRD #F liegen soll, gilt dann folgendes: <2, r=£±i
(3) F= exp(-
VÄ£F Bi
Daraus ergibt sich für den Referenzwiderstand VREF unter Be¬ rücksichtigung der Kondensatorgleichung nach (1)
_ InF _
V^/ ΛREF ~ΛON In(F+I)-In2
Der Zusammenhang zwischen dem idealen Referenzwiderstand der Referenzspeicherzelle und dem Widerstand des Widerstandsspei¬ cherelements der Speicherzelle im niederohmigen Zustand ist in Figur 3B für verschiedene Entladungsgrade und damit rela- tive Signalverhältnisse grafisch dargestellt. Bevorzugt ist es, die Referenzspeicherzelle als eine Reihenschaltung von Widerstandsspeicherelementen auszubilden, die auch für die regulären Speicherzellen vorgesehen sind. In Figur 3B sind dann auch die ganzzahligen Werte des Verhältnisses von Refe- renzwiderstand zu Widerstand des Widerstandsspeicherelements der Speicherzelle hervorgehoben. Für einen Entladungsgrad von 76% ergibt sich ein idealer Referenzwiderstand von 3 x RON/ um eine mittlere Referenzspannung zwischen der Spannung für den logischen Zustand „0" und den logischen Zustand „lλX der Speicherzelle zu erreichen. Bei einem Entladungsgrad von 91% ist der Referenzwiderstand vorzugsweise 4 x R0N- Eine absolut sichere Bewertung des logischen Zustandes der Speicherzelle lässt sich bei einem Entladungsgrad von 96% gewährleisten. Für ein solches Lesesignal wäre ein idealer Referenzwider- stand von 5 x R0N zu wählen.
Figur 3C zeigt die entsprechenden Entladungskurven für einen idealen Referenzwiderstand bei einem Entladungsgrad der Bit¬ leitung über die Speicherzelle von 96%. Über die Referenz- Speicherzelle wird dann bei einem fünffachen Widerstand bezo- gen auf den Widerstand des Widerstandsspeicherelements der Speicherzelle ein Entladungsgrad von 48%, also gerade die Hälfte des Signals der Speicherzelle, erreicht.
Figur 4 zeigt den möglichen Aufbau der Referenzspeicherzelle aus diskreten Speicherzellen. Das Beispiel zeigt eine Serien¬ schaltung von drei Speicherzellen zur Ausbildung der Refe¬ renzspeicherzellen. Um den Widerstand des Ansteuertransistors der Speicherzelle dabei nicht zu vernachlässigen, besteht, wie in Figur 4 gezeigt, die Möglichkeit, drei Widerstands¬ speicherelemente und drei Auswahltransistoren in Reihe zu schalten. Alternativ kann aber auch nur ein Auswahltransistor mit dreifacher Kanallänge, wie in Figur 4 weiter gezeigt, verwendet werden, - der dann mit drei Widerstandsspeicherele- menten in Reihe geschaltet ist.
Wenn diskrete Speicherzellen mit Widerstandsspeicherelementen zur Ausbildung der Referenzspeicherzelle verwendet werden, ist es erforderlich, nach Herstellung der Referenzspeicher- zelle diese auf den idealen Referenzwiderstand zu programmie¬ ren. Dies kann mit einer Schaltung wie in Figur 5A darge¬ stellt, durchgeführt werden. Als Beispiel ist hier eine Refe¬ renzspeicherzelle mit fünf in Reihe geschalteten Widerstands¬ speicherelementen R1-R5 und einem vorgeschalteten Ansteuer- transistor T dargestellt. Das Programmieren kann dabei über die Bitleitung bzw. Komplementär-Bitleitung (wie in Figur 5A gezeigt) und die Masseleitung PL, zwischen die die Referenz¬ speicherzelle geschaltet ist, erfolgen. Hierfür ist gemäß Fi¬ gur 5A zwischen der Komplementär-Bitleitung /BL und Masselei- tung PL parallel zu den Widerstandsspeicherelementen ein
Netzwerk von Ansteuertransistoren P1-P8 vorgesehen. Die Pro¬ grammierschaltung ist so aufgebaut, dass zu den ersten vier Widerstandsspeicherelementen Rl, R2, R3, R4 ausgehend von der Komplementär-Bitleitung jeweils parallel ein Ansteuertransis- tor Pl, P3, P5, P7 und zu den letzten vier Widerstandsspei¬ cherelementen R2, R3, R4, R5 ausgehend von der Masseleitung PL jeweils parallel ein Ansteuertransistor P2, P4, P6, P8 ge¬ schaltet.
Figur 5A zeigt weiter die Wahrheitstabelle mit den Steuersig- nalen für die Ansteuertransistoren der Programmierschaltung bzw. den Ansteuertransistor T der Referenzspeicherzelle, die zum Schalten bestimmter Widerstandsspeicherelemente bzw. zum Auslesen der Referenzspeicherzelle aktiviert werden müssen. Figur 5B zeigt die Ansteuerung zum Schreiben des Widerstands- Speicherelements R3, wobei X die nicht aktivierten Bauelemen¬ te der Programmierschaltung angibt. Weiterhin ist in Figur 5B der durchgeschaltete Strompfad dargestellt. Figur 5C zeigt die Ansteuerung zum Auslesen der Referenzspeicherzelle.
Mit der Erfindung besteht die Möglichkeit, auf einfache Weise bei einer Speicherschaltung mit Widerstandsspeicherelemente aufweisende Speicherzellen eine ideale Referenzspannung zum Auslesen der Speicherzellen bereitzustellen. Dies wird da¬ durch erreicht, dass die Referenzspannung gemäß dem gleichen Prinzip erzeugt wird wie das Lesen der Speicherzelle selbst, nämlich durch Laden bzw. Entladen einer Referenzkapazität pa¬ rallel zum Laden und Entladen einer Kapazität über die auszu¬ lesende Speicherzelle. Der Referenzwiderstand wird dabei vor¬ zugsweise durch eine Serienschaltung mehrerer diskreter Spei- cherzellen gebildet, wobei der Referenzwiderstand und damit die Anzahl der in Serie geschalteten Speicherzellen ideal auf einen Spannungswert zwischen dem Zustand „0" und dem Zustand „1" der Speicherzelle eingestellt wird.

Claims

Ansprüche
1. Speicherschaltung mit einer Speicherzelle und einer Be¬ wertungseinrichtung, wobei die Speicherzelle ein mit elektri- sehen Pulsen zwischen einem hochohmigen und einem niederohmi- gen Zustand schaltbares Widerstandsspeicherelement aufweist und zwischen einen Masseanschluss und eine Kapazität geschal¬ tet ist und wobei die Bewertungseinrichtung die Differenz zwischen den elektrischen Potentialen der Kapazität und einer Referenzkapazität auswertet, d a d u r c h g e k e n n z e i c h n e t, dass zwischen den Masseanschluss und die Referenzkapazität eine Referenzspeicherzelle mit einem Referenzwiderstand geschaltet ist, wobei beim Lesevorgang die Speicherzelle und die Refe- renzspeicherzelle angeschaltet werden, um die Kapazität und die Referenzkapazität auf eine Lesespannung aufzuladen oder um die Kapazität und die Referenzkapazität, die auf die Lese¬ spannung vorgeladen sind, zu entladen, und wobei die Bewer¬ tungseinrichtung die Differenz zwischen den elektrischen Po- tentialen der Kapazität und der Referenzkapazität zu einem vorgegebenen Zeitpunkt nach dem Anschalten der Speicherzelle und der Referenzspeicherzelle auswertet.
2. Speicherschaltung nach Anspruch 1, dadurch gekennzeich- net, dass die Speicherzellen jeweils einen Auswahltransistor aufweisen, der in Reihe mit dem Widerstandsspeicherelement angeordnet ist, und über eine zugehörige Wortleitung geschal¬ tet wird.
3. Speicherschaltung nach Anspruch 1 oder 2, dadurch ge¬ kennzeichnet, dass der Referenzwiderstand aus einer Reihen¬ schaltung von Widerstandsspeicherelementen gebildet ist.
4. Speicherschaltung nach Anspruch 3, dadurch gekennzeich- net, dass der den Referenzwiderstand bildende Reihenschaltung von Widerstandselementen ein Auswahltransistor vorgeschaltet ist, dessen Kanallänge der Kanallänge der Auswahltransistoren der Speicherzellen multipliziert mit Anzahl der in Reihe ge¬ schalteten Widerstandsspeicherelemente entspricht.
5. Speicherschaltung nach Anspruch 3 oder 4, gekennzeichnet durch eine Programmierschaltung, um die Widerstandsspeicher¬ elemente, die den Referenzwiderstand bilden zu aktivieren.
6. Speicherschaltung nach einem der Ansprüche 1 bis 5, da¬ durch gekennzeichnet, dass der Referenzwiderstand folgende Bedingung erfüllt:
RRBF = RON \ ,„ " , „ mit F = exp(-
In(F + I) -In 2 R, ON BL
wobei CBL die Kapazität bzw. Referenzkapazität, R0N der Wider- stand der Speicherzelle im niederohmigen Zustand und t der Bewertungszeitpunkt ist.
7. Speicherschaltung nach einem der Ansprüche 1 bis 6, da¬ durch gekennzeichnet, dass die Kapazität und die Referenzka- pazität durch ein Leitungspaar aus einer Bitleitung und einer Komplementär-Bitleitung gebildet sind.
8. Speicherschaltung nach Anspruch 7, dadurch gekennzeich¬ net, dass an die Bitleitung und an die Komplementär- Bitleitung jeweils parallel eine Vielzahl von Speicherzellen und jeweils ein Referenzwiderstand angeschlossen sind, wobei beim Anschalten einer Speicherzelle, die an der Bitleitung angeschlossen ist, der Referenzwiderstand an der Komplemen¬ tär-Bitleitung gleichzeitig angeschaltet wird und wobei beim Anschalten einer Speicherzelle, die an der Komplementär- Bitleitung angeschlossen ist, der Referenzwiderstand an der Bitleitung gleichzeitig angeschaltet wird.
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121 Ep: the epo has been informed by wipo that ep was designated in this application
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