WO2006033254A1 - ドライバモノリシック型液晶パネルの駆動回路およびそれを備えた液晶表示装置 - Google Patents

Abstract

　本発明は、相展開された画像信号に基づき画像を表示するサイズの異なる複数の液晶パネルを備える液晶表示装置において回路規模の低減を目的とする。 　サイズの異なるドライバモノリシック型の第１及び第２の液晶パネルの駆動のための液晶パネル駆動回路において、外部からの画像データはホストインタフェース部（２２）を経て画像メモリ部（２３）に一旦格納され、読出制御部（３）は、動作パネルが第１の液晶パネルの場合は２相展開の画像信号が、第２の液晶パネルの場合は１相展開の画像信号がそれぞれ出力されるように、画像データを画像メモリ部（２３）から読み出す。これにより得られた相展開信号は、γ変換部（２５）、Ｄ／Ａ変換部（２６）、出力部（２７）を経て、アナログビデオ信号として第１及び第２の液晶パネルのうちの動作パネルに供給される。 　本発明は、異なるサイズの複数のドライバモノリシック型液晶パネルを有する液晶表示装置に適する。

Description

明 細 書

ドライバモノリシック型液晶パネルの駆動回路およびそれを備えた液晶表 示装置

技術分野

[0001] 本発明は、データ信号線の駆動回路等が表示部と一体的に同一基板上に形成さ れた液晶パネルすなわちドライバモノリシック型の液晶パネルの駆動回路およびその ような駆動回路を備えた液晶表示装置に関するものであり、特に、異なるサイズの複 数のドライバモノリシック型液晶パネルを有する液晶表示装置およびその駆動回路に 関する。

背景技術

[0002] 近年、折りたたみ式の携帯電話機のように複数の液晶パネルを備える液晶表示装 置が提供されている。図 15は、 2個の液晶パネルを備える従来の液晶表示装置の概 略構成図である。図 15に示すように、この液晶表示装置は、第 1の液晶パネル駆動 回路 710と、第 2の液晶パネル駆動回路 720とを備えている。第 1の液晶パネル駆動 回路 710には、第 1の画像メモリ 71と第 1の相展開部 73とが含まれ、第 2の液晶パネ ル駆動回路 720には、第 2の画像メモリ 72と第 2の相展開部 74とが含まれている。第 1の画像メモリ 71および第 2の画像メモリ 72には、表示すべき画像を表す画像データ が外部の CPU800から書き込まれる。すなわち、当該 CPU800は、表示すべき画像 を表す画像データを、当該画像が表示されるべき液晶パネルに応じて、第 1の画像メ モリ 71もしくは第 2の画像メモリ 72に格納する。第 1の相展開部 73は、第 1の画像メ モリ 71に格納されて 、る画像データをデジタル画像信号として読み出し、そのデジタ ル画像信号に後述する相展開処理を施す。さらに、その相展開処理によって生成さ れたデジタル画像信号に DZA変換処理等が施されることによりアナログ画像信号が 生成され、そのアナログ画像信号が第 1の液晶パネル 610に供給される。第 2の相展 開部 74は、第 2の画像メモリ 72に格納されて ヽる画像データをデジタル画像信号と して読み出し、そのデジタル画像信号に相展開処理を施す。さらに、その相展開処 理によって生成されたデジタル画像信号に DZA変換処理等が施されることによりァ ナログ画像信号が生成され、そのアナログ画像信号が第 2の液晶パネル 620に供給 される。

[0003] ここで、相展開処理とは、周波数の高い画像信号の表す画像を適切に表示するた めに、画像を示す信号の 1ドット当たりまたは 1画素当たり持続期間（以下「1ドット当 たりの信号持続期間」または「1画素当たりの信号持続期間」という）を長くして、液晶 パネルに供給する画像信号の周波数を低くする処理をいう。なお、 1ドット当たりの信 号持続期間がドットクロックの（パルス繰り返し)周期の n倍となるように相展開処理が 施されたとき、その処理を「n相展開」という。 n= lの場合の相展開処理すなわち 1相 展開処理は、実際には相展開を行わないことになるが (画像信号の周波数を低くす るものではないが）、本明細書では、 n= lの場合も含めて「相展開」という表現を使用 するものとする。

[0004] 図 16は、 2相展開が行われる液晶表示装置におけるデータ信号線駆動回路として のソースドライバ 300の部分構成図である。このソースドライバ 300には、液晶パネル 駆動回路にて R (赤）、 G (緑)、 B (青)の各色につき 2相展開が施されて生成されたァ ナログビデオ信号 AVが 6本の信号線によって供給される。シフトレジスタ 31は、入力 端から出力端の順に、各フリップフロップ回路 FF1、 FF2、 · · 'からサンプリングノ ル スを順次に出力する。これにより、液晶パネル駆動回路力 送られるアナログビデオ 信号 AVが 2画素分ずつ液晶パネルに供給され、画像表示が行われる（ここで、 1つ の画素は、隣接する R、 G、 Bの 3つの副画素からなるものとする）。なお、以下の説明 においては、 n相展開が施されて生成された画像信号のことを「n相展開信号」という

[0005] 液晶パネルに画像を適切に表示するために施すべき相展開処理の相数は液晶パ ネルのサイズに応じて決定される。このため、第 1の液晶パネル 610のサイズと第 2の 液晶パネル 620のサイズとが異なる場合に、第 1の液晶パネル 610と第 2の液晶パネ ル 620とで施すべき相展開処理の相数が異なることがある。例えば、第 1の液晶パネ ル 610に画像を表示するためには 2相展開を施す必要があり、第 2の液晶パネル 62 0に画像を表示するためには 1相展開を施す必要があるということがある（「1相展開を 施す」とは、相展開を施さないことを意味するが、本明細書では、説明の便宜上、相 展開を施さな 、場合にっ ヽて「1相展開を施す」と ヽぅ表現を使用するものとする）。こ のような場合に、図 15に示したように液晶パネル駆動回路を 2個備え、一方の液晶パ ネル駆動回路では 2相展開処理が施され他方の液晶パネル駆動回路では 1相展開 処理が施されるという構成にすることで、異なるサイズの 2個の液晶パネルを有する液 晶表示装置が実現されている。このような相展開処理に関し、表示むらを軽減するた めの技術やコストダウンを図るために回路規模を低減する技術が開示されている。こ のような技術を含む本願発明に関連する技術が記載された文献を以下に列記する。 特許文献 1 :日本特開平 9 269754号公報

特許文献 2 :日本特開 2000— 330499号公報

特許文献 3 :日本特開 2003— 229953号公報

発明の開示

発明が解決しょうとする課題

[0006] ところが、上述のような従来構成によると、異なる相数の複数の相展開処理を施す ためには、液晶パネルを駆動するための液晶パネル駆動回路を複数個備える必要 がある。このため、回路規模が大きくなり、製造コストも高くなつている。

[0007] そこで本発明の目的は、相展開された画像信号に基づき画像を表示するサイズの 異なる複数の液晶パネルを備えつつも、回路規模の低減された液晶表示装置を提 供することである。また、本発明の他の目的は、回路規模の増大を抑えつつそのよう なサイズの異なる液晶パネルを駆動できる駆動回路を提供することである。

課題を解決するための手段

[0008] 本発明の第 1の局面は、表示すべき画像を形成するための複数の画素形成部と、 前記表示すべき画像を表す信号を前記複数の画素形成部に伝達するための複数の データ信号線と、前記表示すべき画像を表す信号として入力される画像信号を前記 複数のデータ信号線に順次に印加することにより前記複数のデータ信号線を点順次 方式で駆動するデータ信号線駆動回路とを含むドライバモノリシック型液晶パネルを 駆動するための駆動回路であって、

前記表示すべき画像を表すデータとして入力される画像データから、第 1の相数に 相展開されたデジタル画像信号である第 1の相展開信号を生成する第 1の相展開部 と、

前記画像データから、前記第 1の相数よりも少な 、第 2の相数に相展開されたデジ タル画像信号である第 2の相展開信号を生成する第 2の相展開部と、

前記第 1または第 2の相展開信号に相当する画像信号を前記データ信号線駆動回 路に入力すべき画像信号として出力する出力部と、

前記出力部力 出力される画像信号を少なくとも前記第 1の相展開信号に相当す る画像信号と前記第 2の相展開信号に相当する画像信号との間で切り替えるための 切替部とを備えることを特徴とする。

[0009] 本発明の第 2の局面は、本発明の第 1の局面において、

前記画像データを格納するメモリを更に備え、

前記第 1の相展開部は、前記第 1の相数に応じた速度で前記メモリから前記画像デ ータを読み出して相展開することにより前記第 1の相展開信号を生成し、

前記第 2の相展開部は、前記第 2の相数に応じた速度で前記メモリから前記画像デ ータを読み出して相展開することにより前記第 2の相展開信号を生成することを特徴 とする。

[0010] 本発明の第 3の局面は、本発明の第 1の局面において、

前記画像データを格納するメモリを更に備え、

前記第 1の相展開部は、前記メモリからの読み出しデータの信号として前記第 1の 相展開信号が生成されるように前記メモリから前記画像データを読み出す読出制御 部であり、

前記第 2の相展開部は、前記メモリからの読み出しデータの信号として前記第 2の 相展開信号が生成されるように前記メモリから前記画像データを読み出す読出制御 部であることを特徴とする。

[0011] 本発明の第 4の局面は、本発明の第 1の局面において、

前記第 1の相展開信号をアナログ信号に変換することにより第 1のアナログ画像信 号を生成し、前記第 2の相展開信号をアナログ信号に変換することにより第 2のアナ ログ画像信号を生成する変換部を更に備え、

前記出力部は、 前記第 1のアナログ画像信号を前記データ信号線駆動回路に入力すべき画像信 号として出力する第 1の出力バッファ部と、

前記第 2のアナログ画像信号を前記データ信号線駆動回路に入力すべき画像信 号として出力する第 2の出力バッファ部とを含むことを特徴とする。

[0012] 本発明の第 5の局面は、本発明の第 4の局面において、

前記第 1のアナログ画像信号が前記第 1の出力バッファ部を介して前記出力部力 出力される場合には、前記第 2の出力バッファ部に動作を停止させ、前記第 2のアナ ログ画像信号が前記第 2の出力バッファ部を介して前記出力部力 出力される場合 には、前記第 1の出力バッファ部に動作を停止させるバッファ制御部を更に備えるこ とを特徴とする。

[0013] 本発明の第 6の局面は、本発明の第 1の局面において、

前記第 1の相展開信号をアナログ信号に変換することにより第 1のアナログ画像信 号を生成し、前記第 2の相展開信号をアナログ信号に変換することにより第 2のアナ ログ画像信号を生成する変換部を更に備え、

前記出力部は、

前記第 1のアナログ画像信号を前記データ信号線駆動回路に入力すべき画像信 号として出力するための、前記第 1の相数に応じた数のバッファを含み、

前記出力部から出力すべき画像信号が、前記第 2の相展開信号に相当する前記 第 2のアナログ画像信号である場合には、前記第 1の相数に応じた数の前記バッファ のうち前記第 2の相数に応じた数の所定バッファを介して前記第 2のアナログ画像信 号を出力することを特徴とする。

[0014] 本発明の第 7の局面は、本発明の第 6の局面において、

前記第 2のアナログ画像信号が前記所定バッファを介して前記出力部力 出力さ れる場合に、前記第 1の相数に応じた数の前記バッファのうち前記所定バッファ以外 のノ ッファに動作を停止させるノ ッファ制御部を更に備えることを特徴とする。

[0015] 本発明の第 8の局面は、液晶表示装置であって、

本発明の第 1から第 5の局面のいずれかの局面に係る駆動回路と、

前記ドライバモノリシック型液晶パネルに該当する第 1の液晶パネルであって、前記 第 1の相展開信号に相当する画像信号が前記出力部力 出力される場合に、当該 出力される画像信号に基づき画像を表示する第 1の液晶パネルと、

前記ドライバモノリシック型液晶パネルに該当する第 2の液晶パネルであって、前記 第 2の相展開信号に相当する画像信号が前記出力部力 出力される場合に、当該 出力される画像信号に基づき画像を表示する第 2の液晶パネルとを備えることを特徴 とする。

[0016] 本発明の第 9の局面は、液晶表示装置であって、

本発明の第 6または第 7の局面に係る駆動回路と、

前記ドライバモノリシック型液晶パネルに該当する第 1の液晶パネルであって前記 第 1のアナログ画像信号に基づき画像を表示するための第 1の液晶パネルと、 前記ドライバモノリシック型液晶パネルに該当する第 2の液晶パネルであって前記 第 2のアナログ画像信号に基づき画像を表示するための第 2の液晶パネルと、 前記第 1のアナログ画像信号が前記出力部力も出力される場合に、当該出力され る第 1のアナログ画像信号を前記第 1の液晶パネルに伝送する、前記第 1の相数に 応じた数の信号線とを備え、

前記第 1の相数に応じた数の信号線のうち前記第 2の相数に応じた数の所定の信 号線は、前記第 2のアナログ画像信号が前記出力部力も出力される場合に、当該出 力される第 2のアナログ画像信号を前記第 2の液晶パネルに伝送することを特徴とす る。

[0017] 本発明の第 10の局面は、本発明の第 9の局面において、

前記第 1のアナログ画像信号が前記出力部から出力される場合に前記第 1の液晶 パネルを前記所定の信号線に電気的に接続し、前記第 2のアナログ画像信号が前 記出力部から出力される場合に前記第 1の液晶パネルを前記所定の信号線力 電 気的に切り離す第 1のスィッチ回路と、

前記第 1のアナログ画像信号が前記出力部から出力される場合に前記第 2の液晶 パネルを前記所定の信号線カゝら電気的に切り離し、前記第 2のアナログ画像信号が 前記出力部から出力される場合に前記第 2の液晶パネルを前記所定の信号線に電 気的に接続する第 2のスィッチ回路とを更に備えることを特徴とする。 [0018] 本発明の第 11の局面は、表示すべき画像を形成するための複数の画素形成部と 、前記表示すべき画像を表す信号を前記複数の画素形成部に伝達するための複数 のデータ信号線と、前記表示すべき画像を表す信号として入力される画像信号を前 記複数のデータ信号線に順次に印加することにより前記複数のデータ信号線を点順 次方式で駆動するデータ信号線駆動回路とを含むドライバモノリシック型液晶パネル を用いた液晶表示装置であって、

前記ドライバモノリシック型液晶パネルに該当する第 1の液晶パネルであって第 1の 相数に相展開された画像信号に基づき画像を表示する第 1の液晶パネルと、 前記ドライバモノリシック型液晶パネルに該当する第 2の液晶パネルであって前記 第 1の相数よりも少ない第 2の相数に相展開された画像信号に基づき画像を表示す る第 2の液晶パネルと、

前記表示すべき画像を表すデータとして入力される画像データから、前記第 1の相 数に相展開されたデジタル画像信号を生成する相展開部と、

前記相展開部によって生成されるデジタル画像信号に相当する画像信号を出力す る出力部と、

前記出力部から出力される画像信号を前記第 1の液晶パネルに伝送するための前 記第 1の相数に応じた数の信号線とを備え、

前記第 1の相数に応じた数の信号線のうち前記第 2の相数に応じた数の所定の信 号線は、前記出力部力 出力される画像信号のうち前記第 2の液晶パネルに画像を 表示させるための画像信号を前記第 2の液晶パネルに伝送することを特徴とする。

[0019] 本発明の第 12の局面は、本発明の第 11の局面において、

前記画像データを格納するメモリを更に備え、

前記相展開部は、前記第 1の相数に応じた速度で前記メモリから前記画像データ を読み出して相展開することにより、前記相展開されたデジタル画像信号を生成する ことを特徴とする。

[0020] 本発明の第 13の局面は、本発明の第 11の局面において、

前記画像データを格納するメモリを更に備え、

前記相展開部は、前記メモリからの読み出しデータの信号として前記相展開された デジタル画像信号が生成されるように前記メモリから前記画像データを読み出す読 出制御部であることを特徴とする。

[0021] 本発明の第 14の局面は、本発明の第 11から第 13の局面のいずれかにおいて、 前記出力部カゝら出力される画像信号を、前記第 1の液晶パネルに画像を表示させ るための画像信号と前記第 2の液晶パネルに画像を表示させるための画像信号との 間で切り替えるための切替部を更に備えることを特徴とする。

[0022] 本発明の第 15の局面は、本発明の第 14の局面において、

前記相展開部によって生成されるデジタル画像信号をアナログ画像信号に変換す る変換部を更に備え、

前記出力部は、

前記アナログ画像信号を前記第 1の相数に応じた数の前記信号線に出力するた めの前記第 1の相数に応じた数のバッファを含み、

前記第 2の液晶パネルに画像を表示させるための画像信号が前記出力部から出 力される場合には、前記第 1の相数に応じた数の前記バッファのうち前記第 2の相数 に応じた数の所定バッファを介して前記アナログ画像信号を前記所定の信号線に出 力することを特徴とする。

[0023] 本発明の第 16の局面は、本発明の第 15の局面において、

前記第 2の液晶パネルに画像を表示させるための画像信号が前記出力部力 出力 される場合に、前記第 1の相数に応じた数の前記バッファのうち前記所定バッファ以 外のノ ッファに動作を停止させるノ ッファ制御部を更に備えることを特徴とする。

[0024] 本発明の第 17の局面は、本発明の第 14の局面において、

前記第 1の液晶パネルに画像を表示させるための画像信号が前記出力部力 出力 される場合に前記第 1の液晶パネルを前記所定の信号線に電気的に接続し、前記 第 2の液晶パネルに画像を表示させるための画像信号が前記出力部から出力される 場合に前記第 1の液晶パネルを前記所定の信号線力 電気的に切り離す第 1のスィ ツチ回路と、

前記第 1の液晶パネルに画像を表示させるための画像信号が前記出力部力 出力 される場合に前記第 2の液晶パネルを前記所定の信号線力 電気的に切り離し、前 記第 2の液晶パネルに画像を表示させるための画像信号が前記出力部から出力さ れる場合に前記第 2の液晶パネルを前記所定の信号線に電気的に接続する第 2の スィッチ回路と

を更に備えることを特徴とする。

発明の効果

[0025] 本発明の第 1の局面によれば、液晶パネル駆動回路において、表示すべき画像を 表すデータとして入力される画像データに基づき第 1および第 2の相展開信号という 少なくとも 2種類の相展開信号のいずれの相展開信号をも切替部の切替に応じて出 力することができるので、 1つの液晶パネル駆動回路で、互いに相数の異なる相展開 処理を必要とする複数個の液晶パネルを駆動して画像表示を行うことができる。した がって、このような液晶パネル駆動回路を、互いに異なる相展開処理を必要とする 2 個の液晶パネル (典型的にはサイズの異なる 2個の液晶パネル)を有する液晶表示 装置に使用することにより、当該液晶表示装置の回路規模を低減することができる。 また、本発明を 1個の液晶パネルのみを備える液晶表示装置に適用した場合におい ても、必要とする相展開処理の異なる液晶パネルを備えた少なくとも 2種類の液晶表 示装置にぉ 、て使用可能な汎用性のある液晶パネル駆動回路を提供できると 、う利 点が得られる。

[0026] 本発明の第 2の局面によれば、表示すべき画像を表す画像データがメモリから第 1 および第 2の相数のそれぞれに応じた速度で読み出されて相展開されることにより、 第 1および第 2の相展開信号という少なくとも 2種類の相展開信号のいずれをも得るこ とができるので、互いに異なる相展開処理を必要とする 2個の液晶パネルを有する液 晶表示装置において回路規模を低減することができる。しかも、占有面積の大きいメ モリがそれらの液晶パネルの間で共用されるので、回路規模の低減につき大きな効 果を得ることができる。

[0027] 本発明の第 3の局面によれば、表示すべき画像を表す画像データが格納されたメ モリからの当該画像データの読み出しを制御することにより、第 iおよび第 2の相展開 信号という少なくとも 2種類の相展開信号を得ることができるので、互いに異なる相展 開処理を必要とする 2個の液晶パネルを有する液晶表示装置において回路規模を 低減することができる。しかも、占有面積の大きいメモリがそれらの液晶パネルの間で 共用されるので、回路規模の低減につき大きな効果を得ることができる。

[0028] 本発明の第 4の局面によれば、液晶パネル駆動回路は、ドライバモノリシック型液晶 パネル (の内部のデータ線駆動回路）に供給すべき画像信号として、第 1および第 2 のアナログ画像信号という少なくとも 2種類の相展開信号に相当するアナログ画像信 号を出力することができるので、互いに異なる相展開処理を必要とするアナログ方式 のドライバモノリシック型液晶パネルを 2個備える液晶表示装置において回路規模を 低減することができる。

[0029] 本発明の第 5の局面によれば、第 1および第 2のアナログ画像信号のうち出力部か ら出力されないアナログ画像信号のための出力バッファ部は動作を停止するので、 液晶パネル駆動回路の消費電力を低減することができる。

[0030] 本発明の第 6の局面によれば、出力部において第 1のアナログ画像信号のための ノ ッファと第 2のアナログ画像信号のためのバッファとが共用されるので、液晶パネル 駆動回路およびそれを使用した液晶表示装置において回路規模を更に低減するこ とがでさる。

[0031] 本発明の第 7の局面によれば、相数の少ない第 2の相展開信号に相当する第 2の アナログ画像信号が出力部から出力される場合には、出力部のバッファのうち当該 第 2のアナログ画像信号のためのバッファ以外のバッファは動作を停止するので、液 晶パネル駆動回路の消費電力を低減することができる。

[0032] 本発明の第 8の局面によれば、互いに異なる相展開処理を必要とするドライバモノ リシック型液晶パネルを 2個備える液晶表示装置において本発明の第 1から第 5の局 面と同様の効果を奏する。

[0033] 本発明の第 9の局面によれば、互いに異なる相展開処理を必要とするドライバモノ リシック型液晶パネルを 2個備える液晶表示装置において本発明の第 6または第 7の 局面と同様の効果を奏する。

[0034] 本発明の第 10の局面によれば、液晶パネル駆動回路から出力されるアナログ画像 信号を第 1および第 2の液晶パネルに伝送するための信号線のうち第 1の液晶パネ ルと第 2の液晶パネルとで共用される信号線は、第 1および第 2の液晶パネルのうち 動作していないパネル力 電気的に切り離されるので、当該共用される信号線にァ ナログ画像信号を出力するノ ッファの負荷が軽減される。したがって、アナログ画像 信号のバッファおよび伝送用の信号線の共用化によって液晶表示装置の回路規模 を低減しつつ、特別に駆動能力の大き 、バッファを不要とすることで液晶パネル駆動 回路の消費電力の増大を抑えることができる。

[0035] 本発明の第 11の局面によれば、 1つの相展開部により生成される相展開信号に相 当する画像信号を液晶パネル駆動回路から第 1の液晶パネルに伝送するための信 号線のうち第 2の相数に応じた数の所定の信号線は、第 2の液晶パネルに画像を表 示させるための画像信号を第 2の液晶パネルに伝送するので、第 1および第 2の液晶 パネルと ヽぅ 2個の液晶パネルを有する液晶表示装置にぉ ヽて回路規模を低減する ことができる。

[0036] 本発明の第 12の局面によれば、表示すべき画像を表す画像データカ モリから第 1の相数に応じた速度で読み出されて相展開されることにより相展開信号を得ること ができ、その相展開信号に相当する画像信号が第 1および第 2の液晶パネルに伝送 されるので、第 1および第 2の液晶パネルと 、う 2個の液晶パネルを有する液晶表示 装置において回路規模を低減することができる。しかも、占有面積の大きいメモリが それらの液晶パネルの間で共用されるので、回路規模の低減につき大きな効果が得 られる。

[0037] 本発明の第 13の局面によれば、表示すべき画像を表す画像データが格納されたメ モリからの当該画像データの読み出しを制御することにより相展開信号を得ることが でき、その相展開信号に相当する画像信号が第 1および第 2の液晶パネルに伝送さ れるので、第 1および第 2の液晶パネルと 、う 2個の液晶パネルを有する液晶表示装 置において回路規模を低減することができる。しかも、占有面積の大きいメモリがそ れらの液晶パネルの間で共用されるので、回路規模の低減につき大きな効果が得ら れる。

[0038] 本発明の第 14の局面によれば、出力部から出力される画像信号を、第 1の液晶パ ネルに画像を表示させるための画像信号と第 2の液晶パネルに画像を表示させるた めの画像信号との間で切り替えることにより、 1つの液晶パネル駆動回路で第 1およ び第 2の液晶パネルに画像を表示させることができるので、これら 2個の液晶パネル を有する液晶表示装置において回路規模を低減することができる。

[0039] 本発明の第 15の局面によれば、出力部において、第 1の液晶パネルに画像を表示 させるためのアナログ画像信号を出力するためのノ ッファと第 2の液晶パネルに画像 を表示させるためのアナログ画像信号を出力するためのバッファとが共用されるので 、アナログ方式のドライバモノリシック型の液晶パネルを 2個有する液晶表示装置に お!、て回路規模を低減することができる。

[0040] 本発明の第 16の局面によれば、相数の少ない相展開処理を必要とする第 2の液晶 パネルへの画像を表示させるためのアナログ画像信号が出力部から出力される場合 には、出力部のバッファのうち当該アナログ画像信号のためのバッファ以外のバッフ ァは動作を停止するので、液晶パネル駆動回路の消費電力を低減することができる

[0041] 本発明の第 17の局面によれば、本発明の第 10の局面と同様の効果を奏する。

図面の簡単な説明

[0042] [図 1]本発明の第 1の実施形態に係る液晶表示装置の全体構成を示すブロック図で ある。

[図 2]第 1の実施形態における、液晶パネル駆動回路とメインパネルおよびサブパネ ルとの接続関係を説明するための模式図である。

[図 3]第 1の実施形態における液晶パネル駆動回路の構成を示すブロック図である。

[図 4]第 1の実施形態における画像メモリ部の構成を示すブロック図である。

[図 5A]第 1の実施形態における 2相展開処理を説明するための信号波形図である。

[図 5B]第 1の実施形態における 1相展開処理を説明するための信号波形図である。

[図 6]第 1の実施形態における液晶パネル駆動回路のアナログ出力バッファ部を制御 するバッファ制御信号を説明するための図である。

[図 7]本発明の第 2の実施形態における、液晶パネル駆動回路とメインパネルおよび サブパネルとの接続関係を説明するための模式図である。

[図 8]第 2の実施形態における液晶パネル駆動回路の構成を示すブロック図である。

[図 9]第 2の実施形態における画像メモリ部の構成を示すブロック図である。 [図 10]第 2の実施形態における液晶パネル駆動回路のアナログ出力バッファ部を制 御するバッファ制御信号を説明するための図である。

[図 11]第 2の実施形態において液晶パネル駆動回路のアナログ出力バッファ部の負 荷を軽減するためのスィッチ回路の構成を示す回路図である。

[図 12]第 2の実施形態において液晶パネル駆動回路のアナログ出力バッファ部の負 荷を軽減するためのスィッチ回路の動作を説明するための図である。

圆 13]第 1の実施形態の変形例における液晶パネル駆動回路の構成を示すブロック 図である。

[図 14]第 2の実施形態の変形例における液晶パネル駆動回路の構成を示すブロック 図である。

[図 15]複数の液晶パネルを備える従来の液晶表示装置の概略構成図である。

[図 16]相展開について説明するための図である。

符号の説明

2 · •4目切替部

3 · ··読出制御部

21 · · ·タイミングジェネレータ部

22 · "ホストインタフェース部

23 · "画像メモリ部

230 · · ·メモリ

231, 233· ··切替出力部

232, 234· ' ·ノ ッファ音

24 · •4目展開部

241 · ··第 1の相展開部

242 · ··第 2の相展開部

25 · •· γ変換部

26 · ••DZA変換部

27 · ··アナログ出力部

271 · "第 1の出力バッファ部 272 …第 2の出力バッファ部

200 …液晶パネル駆動回路

300 …ソースドライノく

400 …ゲートドライノく

500 …表示部

610 …第 1の液晶パネル

620 …第 2の液晶ノ ネル

612, 622· ··スィッチ回路

RIM, G1M, B1M, R2M, G2M, B2M …ビデオ信号線

R1S, G1S, B1S …ビデオ信号線

Rl, Gl, B1 …ビデオ信号線

R2, G2, B2 …ビデオ信号線

PS …パネル指示信号

SB1, SB2 …バッファ制御信号

SW1, SW2 …スィッチ制御信号

発明を実施するための最良の形態

以下、添付図面を参照しつつ本発明の実施形態について説明する。

< 1.第 1の実施形態 >

< 1. 1 全体の構成および動作 >

図 1は、本発明の第 1の実施形態に係る液晶表示装置の全体構成を示すブロック 図である。この液晶表示装置は、液晶パネル駆動回路 200と第 1の液晶パネル 610 と第 2の液晶パネル 620とを備えている。第 1の液晶パネル 610と第 2の液晶パネル 6 20のそれぞれには、ソースドライバ 300、ゲートドライバ 400、および表示部 500が含 まれている。また、表示部 500には、ソースドライバ 300と接続された複数本のデータ 信号線と、ゲートドライバ 400と接続された複数本の走査信号線と、当該複数本のデ ータ信号線と当該複数本の走査信号線との交差点にそれぞれ対応して設けられた 複数個の画素形成部 (不図示）とが含まれている。なお、本実施形態においては、第 1の液晶パネル 610は一般に「メインパネル」と呼ばれているものであり、第 2の液晶 パネル 620は一般に「サブパネル」と呼ばれているものである。より詳しくは、第 1の液 晶パネル 610の表示部 500のサイズは第 2の液晶パネル 620の表示部 500のサイズ よりも大きくなつており、それに応じて、第 1の液晶パネル 610の表示部 500における データ信号線、走査信号線、および画素形成部の数は、それぞれ、第 2の液晶パネ ル 620の表示部 500におけるデータ信号線、走査信号線、および画素形成部の数よ りも多くなつている。そして、第 1の液晶パネル 610は、 2相展開信号に基づき画像を 表示し、第 2の液晶パネル 620は 1相展開信号に基づき画像を表示する。ここで、第 1および第 2の液晶パネル 610, 620は同時に表示を行うことがなぐ表示を行うべき 液晶パネルは、これら 2つの液晶パネル 610, 620の間で切り換えられる。そのため 本実施形態では、これら 2つの液晶パネル 610, 620に対する駆動回路として 1つの 液晶パネル駆動回路 200のみが設けられている。なお、これら 2つの液晶パネル 61 0, 620のうち表示を行わない方の液晶パネルには電源が供給されず、無駄な電力 消費が回避されるようになって 、る。

液晶パネル駆動回路 200は、外部からデジタル画像信号 DVとパネル指示信号 PS とを受け取り、そのパネル指示信号 PSに応じて第 1の液晶パネル 610もしくは第 2の 液晶パネル 620のいずれかの表示部 500にデジタル画像信号 DVの表す画像を表 示させるための信号として、ソーススタートパルス信号 SSPと、ソースクロック信号 SC Kと、アナログビデオ信号 AVと、ゲートスタートパルス信号 GSPと、ゲートクロック信 号 GCKとを出力する。ソースドライバ 300は、液晶パネル駆動回路 200から出力され たソーススタートパルス信号 SSPとソースクロック信号 SCKとアナログビデオ信号 AV とを受け取り、ソーススタートパルス信号 SSPとソースクロック信号 SCKとに基づいて 、アナログビデオ信号 AVを各データ信号線に順次に印加する。このように、このソー スドライバ 300では、いわゆる点順次駆動が行われる。ゲートドライバ 400は、液晶パ ネル駆動回路 200から出力されたゲートスタートパルス信号 GSPとゲートクロック信 号 GCKとを受け取り、各走査信号線を 1水平走査期間ずつ順次に選択するために、 ゲートスタートパルス信号 GSPとゲートクロック信号 GCKとに基づいてアクティブな走 查信号の各走査信号線への印加を 1垂直走査期間を周期として繰り返す。以上のよ うにして、各データ信号線にアナログビデオ信号 AVが印加され、各走査信号線に走 查信号が印加されることによって、表示部 500に画像が表示される。

[0046] なお、ソーススタートパルス信号 SSPと、ソースクロック信号 SCKと、アナログビデオ 信号 AVと、ゲートスタートパルス信号 GSPと、ゲートクロック信号 GCKについては、 第 1の液晶パネル 610に供給される信号と第 2の液晶パネル 620に供給される信号 とで異なる。これは、第 1の液晶パネル 610と第 2の液晶パネル 620とでは、データ信 号線数、走査信号線数、画素形成部の数、ソースドライバ 300に入力されるアナログ ビデオ信号としての相展開信号の相数の相違に基づくものであるが、本明細書では 、説明の便宜上、それらの信号 SSP, SCK, AV, GSP, GCKについては、第 1の 液晶パネルと第 2の液晶パネルとで表記上は区別しないものとする。また、第 1および 第 2の液晶パネル 610, 620は、上記複数の画素形成部に共通的に設けられた共通 電極を有し、当該共通電極を駆動するための共通電極信号もそれらの液晶パネル 6 10, 620に供給される。さらに、これら第 1および第 2の液晶パネル 610, 620の駆動 のために所定電源の供給も必要である。しかし、これら共通電極信号や電源等は本 発明に直接的には関係しないので、本明細書ではこれらについての説明を省略して いる。

[0047] 図 2は、液晶パネル駆動回路 200と第 1の液晶パネル 610および第 2の液晶パネル 620との間でアナログビデオ信号 AVを伝送するためのビデオ信号線による接続関 係を説明するためのブロック図である。上述のとおり、第 1の液晶パネル 610は 2相展 開信号に基づき画像を表示し、第 2の液晶パネル 620は 1相展開信号に基づき画像 を表示するので、第 1の液晶パネル 610には 2相展開信号を供給する必要があり、第 2の液晶パネル 620には 1相展開信号を供給する必要がある。このため、第 1の液晶 パネル 610については、液晶パネル駆動回路 200において R (赤）、 G (緑）、 B (青） の各色につき 2相展開処理や DZA変換処理等が施されて生成されたアナログビデ ォ信号 AVが供給される。したがって、第 1の液晶パネル 610と液晶パネル駆動回路 200とは、 6本のビデオ信号線 R1M、 G1M、 B1M、 R2M、 G2M、および B2Mによ つて接続されている。一方、第 2の液晶パネル 610については、液晶パネル駆動回 路 200において 1相展開処理や DZA変換処理等が施されて生成されたアナログビ デォ信号 AVが供給される。したがって、第 2の液晶パネル 620と液晶パネル駆動回 路 200とは、 3本のビデオ信号線 R1S、 G1S、および BISによって接続されている。

[0048] < 1. 2 液晶パネル駆動回路の構成および動作 >

次に、本実施形態における液晶パネル駆動回路 200の詳細な構成および動作に ついて説明する。図 3は、液晶パネル駆動回路 200の構成を示すブロック図である。 この液晶パネル駆動回路 200は、タイミングジェネレータ部 21と、ホストインタフエ一 ス部 22と、画像メモリ部 23と、 γ変換部 25と、 D/A変換部 26と、アナログ出力部 27 とを備えている。また、図 4に示すように、画像メモリ部 23は、メモリ 230と切替出力部 231とバッファ部 232とを含んでいる。なお、図 4は、画像メモリ部 23の構成を示すブ ロック図である。

[0049] タイミングジェネレータ部 21には、第 1および第 2の液晶パネル 610, 620のうち現 時点で表示を行わせるべき液晶パネル (以下「動作パネル」と 、う）としてパネル指示 信号 PSにより決定される液晶パネルのサイズに応じて液晶パネル駆動回路 200内 の各構成要素の動作を切り替えるための相切替部 2が含まれている。また、タイミング ジェネレータ部 21には、動作パネルに表示すべき画像を表す画像データを画像メモ リ部 23から読み出すためのアドレス信号や制御信号を生成する読出制御部 3も含ま れている。この読出制御部 3の動作も相切替部 2によって切り替えられる。

[0050] アナログ出力部 27には、第 1の液晶パネル 610 (のソースドライバ 300)に供給すベ きアナログビデオ信号 AVのうちの第 1相目のアナログビデオ信号 AVを出力するた めの 3個のバッファ B (R1M)、： B (G1M)、： B (B1M)と、第 1の液晶パネル 610に供 給すべきアナログビデオ信号 AVのうちの第 2相目のアナログビデオ信号 AVを出力 するための 3個のバッファ B (R2M)、： B (G2M)、： B (B2M)とからなる第 1の出力バッ ファ部 271、および、第 2の液晶パネル 620に供給すべきアナログビデオ信号 AVを 出力するための 3個のバッファ B (R1S)、 B (G1S)、 B (B1S)からなる第 2の出力バッ ファ部 272とが含まれている。なお、本実施形態における各バッファは、電圧ホロアに より実現されて!ヽる (他の実施形態にお!、ても同様)。

[0051] タイミングジェネレータ部 21は、パネル指示信号 PSを受け取り、適切なタイミングで 液晶パネルの表示部 500に画像を表示させるために上述したソーススタートパルス 信号 SSP、ソースクロック信号 SCK、ゲートスタートパルス信号 GSP、およびゲートク ロック信号 GCKを生成するとともに、ホストインタフェース部 22、 γ変換部 25、および DZA変換部 26を適切なタイミングで動作させるためのタイミング信号を生成する。ま た、タイミングジェネレータ部 21の相切替部 2は、パネル指示信号 PSに基づいて、各 液晶パネル 610, 620へのアナログビデオ信号 AVの出力を制御するための第 1の ノ ッファ制御信号 SB 1および第 2のノ ッファ制御信号 SB2を生成する。

[0052] ホストインタフェース部 22は、外部カゝらデジタル画像信号 DVを受け取り、その受け 取ったデジタル画像信号 DVを画像データとして画像メモリ部 23に格納する。

[0053] タイミングジェネレータ部 21の読出制御部 3は、相切替部 2の制御の下、動作パネ ル（のソースドライバ 300)に供給すべき相展開信号であるアナログビデオ信号 AVの 相数に応じて画像メモリ部 23から画像データを読み出し、相展開信号であるデジタ ル画像信号として出力する。以下に、読出制御部 3と画像メモリ部 23とが行う動作に ついて詳しく説明する。

[0054] まず、読出制御部 3は、メモリ 230に対して相展開に応じた速度（時間間隔)でアド レス信号を出力する。具体的には、 1相展開である場合 (すなわち、第 2の液晶パネ ル 620が画像を表示する場合）には、読出制御部 3は、第 1の速度でアドレス信号を メモリ 230に出力する。一方、 2相展開である場合 (すなわち、第 1の液晶パネル 610 が画像を表示する場合）には、読出制御部 3は、第 1の速度よりも速い第 2の速度で アドレス信号をメモリ 230に出力する。これにより、メモリ 230に格納された画像データ は、相展開に応じた速度でデジタル画像信号として切替出力部 231に読み出される 。なお、メモリ 230から読み出される画像データを示す信号は、表示の階調数に応じ たビット幅の信号 (例えば 64階調で表示される場合には 6ビット幅の信号)であるが、 以下では、便宜上、 1本の信号線で転送されるものとして説明する。

[0055] デジタル画像信号を受けとつた切替出力部 231は、このデジタル画像信号を複数 の信号線に切り替えて出力する。具体的には、読出制御部 3は、切替出力部 231に 対して、メモリ 230の出力信号線と当該複数の信号線との接続関係を切替えるため の切替制御信号を出力している。すなわち、切替制御信号は、 2相展開の場合には 、第 1の液晶パネル 610につながっている上側の 6本の信号線とメモリ 230の出力側 の信号線との接続関係を順番に切り替える信号である。また、切替制御信号は、 1相 展開の場合には、第 2の液晶パネル 620につながっている下側の 3本の信号線とメ モリ 230の出力側の信号線との接続関係を順番に切り替える信号である。ノ ッファ部 232は、切替出力部 231から複数の信号線を介して順次出力されてくるデジタル画 像信号をまとめて同時に出力する。具体的には、 2相展開の場合には、ノ ッファ部 23 2は、切替出力部 231から上側の 6本の信号線を介して順番に出力されてくるデジタ ル画像信号を、タイミングを揃えて 0変換部 25に出力する。一方、 1相展開の場合に は、ノ ッファ部 232は、切替出力部 231から下側の 3本の信号線を介して順番に出 力されてくるデジタル画像信号を、タイミングを揃えて γ変換部 25に出力する。これ により、第 1の液晶パネル 610に画像を表示すべき旨（第 1の液晶パネル 610を動作 パネルとすべき旨）を示すパネル指示信号 PSが外部力 送られているときには、図 5 Αに示すように 2相展開されたデジタル画像信号が画像メモリ部 23から出力される。 一方、第 2の液晶パネル 620に画像を表示すべき旨（第 2の液晶パネル 620を動作 パネルとすべき旨）を示すパネル指示信号 PSが外部力 送られているときには、図 5 Bに示すように 1相展開されたデジタル画像信号が画像メモリ部 23から出力される。 なお、図 5Aにおける" rmj"、 "gmj""bmj"は、第 1の液晶パネル 610で表示すべき 画像の j番目の画素の R (赤）、 G (緑)、 B (青）の値をそれぞれ示し、図 5Bにおける" r sj"、 "gsj""bsj"は、第 2の液晶パネル 620で表示すべき画像の j番目の画素の R (赤 )、 G (緑)、 B (青)の値をそれぞれ示すものとする (各画素の R (赤)、 G (緑)、 B (青） の各値は、図 5Aおよび図 5Bでは便宜上 1ビットの信号として示されている力 実際 には階調数に応じた複数のビットからなる)。

[0056] 上記説明力もわ力るように本実施形態では、画像メモリ部 23におけるメモリ 230の 存在を前提として切替出力部 231、ノ ッファ部 232および読出制御部 3により相展開 手段 (2相展開を行う第 1の相展開部と 1相展開を行う第 2の展開部）が実現される。

[0057] なお、通常、液晶パネルのサイズが大きくなるほど、 1フレーム当たりの画素数が多 くなつて 1画素当たりの信号持続期間が短くなるが、上記のような相展開を行うことに より（または相展開の相数を多くすることにより）、 1画素当たりの信号持続時間を長く することができる。本実施形態では、上述のように、サイズの大きな第 1の液晶パネル 610に供給すべきアナログビデオ信号に対応するデジタル画像信号として図 5Aに 示すように 2相展開された画像信号が生成され、サイズの小さ 、第 2の液晶パネル 61 0に供給すべきアナログビデオ信号に対応するデジタル画像信号として図 5Bに示す ように 1相展開された画像信号すなわち相展開されない画像信号が生成される。これ により、液晶パネルのサイズが異なっても 1画素当たりの信号持続期間が大きく異な らないようになる。

[0058] y変換部 25は、液晶パネルの表示部 500で適切な階調表示が行われるように、画 像メモリ部 23から出力される相展開信号としてのデジタル画像信号に γ変換処理を 施す。 DZA変換部 26は、 γ変換処理後のデジタル信号をアナログ信号に変換し、 アナログビデオ信号 AVとして出力する。アナログ出力部 27は、相切替部 2から与え られる第 1のバッファ制御信号 SB1と第 2のバッファ制御信号 SB2とに基づいて、第 1 の液晶パネル 610もしくは第 2の液晶パネル 620のいずれか一方にアナログビデオ 信号 AVを供給する。なお、 γ変換処理、および DZA変換処理については、従来よ り知られた技術であるので、詳 、説明を省略する。

[0059] 次に、上記アナログ出力部 27の動作について、より詳細に説明する。アナログ出力 部 27に含まれているバッファのうち第 1の液晶パネル 610に 2相展開信号としてのァ ナログビデオ信号 AVを供給するための第 1の出力バッファ部 271を構成するノ ッフ ァ B (RIM)、 B (G1M)、 B (B1M)、 B (R2M)、 B (G2M)、および Β (Β2Μ)につ!/ヽ ては、第 1のノ ッファ制御信号 SB1によって動作状態と非動作状態とが切り替えられ る。一方、第 2の液晶パネル 620に 1相展開信号としてのアナログビデオ信号 AVを 供給するための第 2の出力バッファ部 272を構成するバッファ B (R1S)、 B (G1S)、 Β (BIS)については、第 2のバッファ制御信号 SB2によって動作状態と非動作状態と が切り替えられる。上記各バッファは、ノ ッファ制御信号がハイレベルであるときには 動作状態、すなわち電圧ホロアとして動作してアナログビデオ信号 AVを出力する。 一方、ノッファ制御信号がローレベルであるときには非動作状態、すなわちアナログ ビデオ信号 AVの出力を停止する。図 6は、第 1のバッファ制御信号 SB1および第 2 のバッファ制御信号 SB2の状態を説明するための図である。動作パネルが第 1の液 晶パネル 610である場合には、第 1のバッファ制御信号 SB1はハイレベルとなり、第 2 のバッファ制御信号 SB2はローレベルとなる。一方、動作パネルが第 2の液晶パネル 620である場合には、第 1のバッファ制御信号 SB1はローレベルとなり、第 2のバッフ ァ制御信号 SB2はノ、ィレベルとなる。このような第 1のバッファ制御信号 SB1および 第 2のバッファ制御信号 SB2が相切替部 2からアナログ出力部 27に与えられることに より、第 1および第 2の液晶パネル 610, 620のうちの動作パネルにアナログビデオ信 号 AVを供給するためのバッファのみが動作し、それ以外のバッファの動作は停止す る。

[0060] < 1. 3 作用および効果 >

本実施形態によると、液晶表示装置の外部から供給されるデジタル画像信号 DV は、動作パネルが第 1の液晶パネル 610であるか第 2の液晶パネル 620であるかに かかわらず、液晶表示装置内に 1個だけ設けられている液晶パネル駆動回路 200の 画像メモリ部 23に画像データとして格納される。そして、動作パネルのサイズに応じ て、液晶パネル駆動回路 200で相展開処理が行われる。相展開処理、 DZA変換処 理等が施されて生成されたアナログビデオ信号 AVは、液晶パネル駆動回路 200内 のアナログ出力部 27から動作パネル (のソースドライバ 300)に供給され、動作パネ ルの表示部 500に画像が表示される。

[0061] 以上説明したように、異なるサイズの 2個の液晶パネルを有する液晶表示装置にお いて、 1個の液晶パネル駆動回路 200が 2個の液晶パネルを切り替えながら駆動す る。その際、その 1個の液晶パネル駆動回路 200に設けられた画像メモリ部 23に格 納されて 、るデジタル画像データを基にして、第 1の液晶パネル 610を駆動するとき には 2相展開処理が行われ、第 2の液晶パネル 620を駆動するときには 1相展開処 理が行われる。従来、互いに異なる相数の相展開処理を必要とする複数個の液晶パ ネルが液晶表示装置に含まれて!/、た場合、それぞれの液晶パネルを駆動するため に複数個の液晶パネル駆動回路 200を備える必要があった。しかし本実施形態によ ると、上述のとおり 1個の液晶パネル駆動回路 (例えば液晶パネル駆動回路としての 1個の IC (Integrated Circuit)チップ）を備えればよいので、異なるサイズの 2個の液 晶パネルを有する従来の液晶表示装置に比して、回路規模を低減できる。特に本実 施形態によると、液晶パネル駆動回路 200の画像メモリ部 23に第 1の液晶パネル 61 0のための画像データも第 2の液晶パネル 620のための画像データも格納されること で、占有面積の大きいメモリが第 1の液晶パネル 610と第 2の液晶パネルとの間で共 用されるので、回路規模の低減効果は大きぐ液晶表示装置の小型化を図る上で有 効である。

[0062] また、従来、互いに異なる相数の相展開処理を必要とする複数個の液晶パネルが 液晶表示装置に含まれて 、た場合、それぞれの液晶パネルを駆動するために複数 個の液晶パネル駆動回路を備える必要があったことから、それぞれの液晶パネル毎 に液晶パネル駆動回路の設計作業を要していた。しかし本実施形態によると、上述 のとおり 1個の液晶パネル駆動回路を備えればよいので、設計作業のための負担が 軽減される。

[0063] 本実施形態によれば、上記のようにして回路規模が低減されると共に設計作業の ための負担も軽減されるので、液晶表示装置の製造'開発のコストを低減することが できる。

[0064] さらにまた、本実施形態によれば、アナログ出力部 27のバッファのうち動作パネル にアナログビデオ信号 AVを供給するためのノ ッファ以外のバッファは、非動作状態 となる。一般にアナログ出力部 27のバッファの消費電力は大きいので、本実施形態 のように不要なバッファを非動作状態とすることは、液晶表示装置や液晶パネル駆動 回路 200の消費電力の低減に有効である。

[0065] < 2.第 2の実施形態 >

< 2. 1 全体構成等 >

次に、本発明の第 2の実施形態について説明する。本実施形態の全体構成につい ては、図 1に示した上記第 1の実施形態と同様であるので、同一または対応する部分 に同一の参照符号を付して詳しい説明を省略する。図 7は、液晶パネル駆動回路 20 0と第 1の液晶パネル 610および第 2の液晶パネル 620との間でアナログビデオ信号 AVを伝送するためのビデオ信号線による接続関係を説明するためのブロック図であ る。第 1の実施形態と同様、本実施形態においても、表示部 500に画像を適切に表 示するために、第 1の液晶パネル 610には 2相展開信号を供給する必要があり、第 2 の液晶パネル 620には 1相展開信号を供給する必要がある。第 1の実施形態におい ては、図 2に示したように、液晶パネル駆動回路 200に接続された 9本のビデオ信号 線のうち 6本のビデオ信号線が第 1の液晶パネル 610と接続され、他の 3本のビデオ 信号線が第 2の液晶パネル 620と接続されて ヽた。これに対し本実施形態にお!、て は、液晶パネル駆動回路 200には 6本のビデオ信号線 Rl、 Gl、 Bl、 R2、 G2、およ び B2が接続され、そのうちの 3本のビデオ信号線 Rl、 Gl、および B1は第 1の液晶 パネル 610と第 2の液晶パネル 620とに接続されている。すなわち、 6本のビデオ信 号線のうち 3本のビデオ信号線については第 1の液晶パネル 610と第 2の液晶パネ ル 620とで共用されている。液晶パネル駆動回路 200に接続されている他の 3本の ビデオ信号線 R2、 G2、および B2は、第 1の液晶パネル 610と接続されている。

[0066] < 2. 2 液晶パネル駆動回路の構成および動作 >

次に、本実施形態における液晶パネル駆動回路 200の詳細な構成および動作に ついて説明する。図 8は、液晶パネル駆動回路 200の構成を示すブロック図である。 この液晶パネル駆動回路 200は、タイミングジェネレータ部 21と、ホストインタフエ一 ス部 22と、画像メモリ部 23と、 γ変換部 25と、 D/A変換部 26と、アナログ出力部 27 とを備えている。また、図 9に示すように、画像メモリ部 23は、メモリ 230と切替出力部 233とバッファ部 234とを含んでいる。なお、図 9は、画像メモリ部 23の構成を示すブ ロック図である。

[0067] タイミングジェネレータ部 21には、動作パネルとしてパネル指示信号 PSにより決定 される液晶パネルのサイズに応じて液晶パネル駆動回路 200内の各構成要素の動 作を切り替えるための相切替部 2が含まれている。また、タイミングジェネレータ部 21 には、動作パネルに表示すべき画像を表す画像データを画像メモリ部 23から読み出 すためのアドレス信号や制御信号を生成する読出制御部 3も含まれて 、る。この読出 制御部 3の動作も相切替部 2によって切り替えられる。これにより、第 1の実施形態と 同様、動作パネルが第 1の液晶パネル 610である場合には、画像メモリ部 23からの 画像データの読み出しによって 2相展開信号が生成され、動作パネルが第 2の液晶 パネル 620である場合には、画像メモリ部 23からの画像データの読み出しによって 1 相展開信号が生成される。すなわち、まず、読出制御部 3は、メモリ 230に対して相 展開に応じた速度（時間間隔)でアドレス信号を出力する。具体的には、 1相展開で ある場合 (すなわち、第 2の液晶パネル 620が画像を表示する場合）には、読出制御 部 3は、第 1の速度でアドレス信号をメモリ 230に出力する。一方、 2相展開である場 合 (すなわち、第 1の液晶パネル 610が画像を表示する場合）には、読出制御部 3は 、第 1の速度よりも速い第 2の速度でアドレス信号をメモリ 230に出力する。これにより 、メモリ 230に格納された画像データは、相展開に応じた速度でデジタル画像信号と して切替出力部 233に読み出される。なお、メモリ 230から読み出される画像データ を示す信号は、表示の階調数に応じたビット幅の信号であるが、本実施形態におい ても、便宜上、 1本の信号線で転送されるものとして説明する。

上記第 1の実施形態では、切替出力部 231は、このデジタル画像信号を上側 6本と 下側 3本の合計 9本の信号線に切り替えて出力する。これに対し本実施形態では、 切替出力部 233は、このデジタル画像信号を 6本の信号線に切り替えて出力する。 具体的には、読出制御部 3は、切替出力部 233に対して、メモリ 230の出力信号線と 当該 6本の信号線との接続関係を切替えるための切替制御信号を出力している。す なわち、切替制御信号は、 2相展開の場合には、第 1の液晶パネル 610につながつ ている 6本の信号線とメモリ 230の出力側の信号線との接続関係を順番に切り替える 信号である。また、切替制御信号は、 1相展開の場合には、上記 6本のうち第 2の液 晶パネル 620につながっている上側の 3本の信号線とメモリ 230の出力側の信号線と の接続関係を順番に切り替える信号である。バッファ部 234は、切替出力部 233から 複数の信号線を介して順次出力されてくるデジタル画像信号をまとめて同時に出力 する。具体的には、 2相展開の場合には、バッファ部 234は、切替出力部 233から 6 本の信号線を介して順番に出力されてくるデジタル画像信号を、タイミングを揃えて 0変換部 25に出力する。一方、 1相展開の場合には、バッファ部 234は、切替出力 部 233から上記 6本のうち上側の 3本の信号線を介して順番に出力されてくるデジタ ル画像信号を、タイミングを揃えて 0変換部 25に出力する。これにより、第 1の液晶 パネル 610を動作パネルとすべき旨を示すパネル指示信号 PSが外部から送られて いるときには、図 5Aに示すように 2相展開されたデジタル画像信号が画像メモリ部 23 力も出力され、一方、第 2の液晶パネル 620を動作パネルとすべき旨を示すパネル 指示信号 PSが外部から送られているときには、図 5Bに示すように 1相展開されたデ ジタル画像信号が画像メモリ部 23から出力される。 [0069] ところで、上記の構成に代えて、動作パネルが第 1の液晶パネル 610か第 2の液晶 ノネル 620力に力力わらず、画像メモリ部 23からの画像データの読み出しによって 2 相展開のみを行う構成、すなわち画像メモリ部 23におけるメモリ 230の存在を前提と して切替出力部 233、バッファ部 234および読出制御部 3によって 1つの相展開部の みが実現される構成としてもよい。この場合、サイズの小さい方の第 2の液晶パネル 6 20が動作パネルであるときには、 2相展開処理に基づいてアナログ出力部 27内の 6 個のバッファ B (R1) , B (G1) , B (B1) , B (R2) , B (G2) , B (B2)に与えられるアナ ログ画像信号のうち、共用のビデオ信号線 Rl, Gl, B1に接続されるバッファ B (R1) , B (G1) , B (B1)力も出力するアナログ画像信号のみが第 2の液晶パネル 620での 画像表示に使用される。

[0070] アナログ出力部 27には、第 1の液晶パネル 610 (のソースドライバ 300)に供給すベ きアナログビデオ信号 AVのうちの第 1相目のアナログビデオ信号 AVもしくは第 2の 液晶パネル 620 (のソースドライバ 300)に供給すべきアナログビデオ信号 AVを出力 するための 3個のバッファ B (R1)、 B (G1)、 B (B1)と、第 1の液晶パネル 610 (のソー スドライバ 300)に供給すべきアナログビデオ信号 AVのうちの第 2相目のアナログビ デォ信号 AVを出力するための 3個のバッファ B (R2)、 B (G2)、 B (B2)とが含まれて いる。

[0071] ホストインタフェース部 22、 γ変換部 25および DZ A変換部 26については、第 1の 実施形態と同様の動作が行われるので、詳しい説明を省略する。タイミングジエネレ ータ部 21は、パネル指示信号 PSを受け取り、適切なタイミングで液晶パネルの表示 部 500に画像を表示させるために上述したソーススタートパルス信号 SSP、ソースク ロック信号 SCK、ゲートスタートパルス信号 GSP、およびゲートクロック信号 GCKを 生成するとともに、ホストインタフェース部 22、 γ変換部 25、および DZA変換部 26 を適切なタイミングで動作させるためのタイミング信号を生成する。また、タイミングジ エネレータ部 21の相切替部 2は、パネル指示信号 PSに基づいて、各液晶パネルへ のアナログビデオ信号 AVの出力を制御するための第 1のノ ッファ制御信号 SB 1およ び第 2のバッファ制御信号 SB2と、各液晶パネル 610, 620に設けられた後述のスィ ツチを制御するための第 1のスィッチ制御信号 SW1および第 2のスィッチ制御信号 S W2とを生成する。アナログ出力部 27は、相切替部 2から与えられる第 1のノ ッファ制 御信号 SB 1と第 2のバッファ制御信号 SB2とに基づいて、 6本のビデオ信号線の全 てもしくは 6本のビデオ信号線のうちの 3本のビデオ信号線にアナログビデオ信号 A Vを出力する。なお、各液晶パネル 610, 620に設けられる後述のスィッチは、第 1お よび第 2の液晶パネルのうち動作パネルとなって ヽな 、液晶パネルがアナログ出力 部 27の負荷 (容量性負荷)となるのを回避するために使用される。

[0072] 次に、上記アナログ出力部 27の動作について、より詳細に説明する。アナログ出力 部 27に含まれているバッファのうち第 1の液晶パネル 610および第 2の液晶パネル 6 20のいずれにもアナログビデオ信号 AVを供給するためのバッファ B (R1)、 B (G1) 、および B (B1)については、第 1のバッファ制御信号 SB1によって動作状態と非動 作状態とが切り替えられる。一方、第 1の液晶パネル 620のみにアナログビデオ信号 AVを供給するためのバッファ B (R2)、 B (G2)、および B (B2)については、第 2のバ ッファ制御信号 SB2によって動作状態と非動作状態とが切り替えられる。上記各バッ ファは、ノ ッファ制御信号がハイレベルであるときには動作状態、すなわちアナログビ デォ信号 AVを出力する。一方、ノ ッファ制御信号がローレベルであるときには非動 作状態、すなわちアナログビデオ信号 AVの出力を停止する。図 10は、第 1のノ ッフ ァ制御信号 SB1および第 2のバッファ制御信号 SB2の状態を説明するための図であ る。動作パネルが第 1の液晶パネル 610である場合には、第 1のバッファ制御信号 S B1も第 2のバッファ制御信号 SB2もハイレベルとなる。一方、動作パネルが第 2の液 晶パネル 620である場合には、第 1のバッファ制御信号 SB1はハイレベルとなり、第 2 のバッファ制御信号 SB2はローレベルとなる。このような第 1のバッファ制御信号 SB1 および第 2のバッファ制御信号 SB2が相切替部 2からアナログ出力部 27に与えられ ることにより、第 2の液晶パネル 620が動作パネルとなっている場合には、第 1の液晶 パネル 620のみにアナログビデオ信号 AVを供給するためのバッファ B (R2)、 B (G2 )、および B (B2)の動作が停止する。

[0073] 本実施形態では、上述したように、液晶パネル駆動回路 200と各液晶パネル 610, 620とを接続するビデオ信号線の一部が共用されている。このような構成にすると、 第 1および第 2の液晶パネル 610, 620のうちいずれの液晶パネルを駆動した場合 にも、アナログ出力部 27には 2個分の液晶パネルの容量性負荷が加わることになる。 そのため、アナログ出力部 27に駆動能力の高いバッファを備える必要が生じ、消費 電力が高くなる。そこで、本実施形態においては、動作パネル以外の液晶パネルが アナログ出力部 27の負荷となるのを回避するために以下のような回路構成となって いる。

[0074] 図 11は、アナログ出力部 27に対する容量性負荷を軽減するための回路構成の一 例を示す回路図である。なお、図 11には、第 1の液晶パネル 610と第 2の液晶パネ ル 620とで共用しているビデオ信号線 Rl、 Gl、 Blおよび関連する構成要素のみを 示している。図 11に示すように、この構成例では、アナログ出力部 27に対する容量 性負荷を軽減するために、第 1の液晶パネル 610には、 3個のアナログスィッチ SW( Rl)、 SW(G1)、 SW(B1)力もなる第 1のスィッチ回路 612が形成されており、第 2の 液晶パネル 620には、 3個のアナログスィッチ SW(R2)、 SW(G2)、 SW(B2)力らな る第 2のスィッチ回路 622が形成されている。ビデオ信号線 Rl、 Gl、 Blは、第 1の液 晶パネル 610内のアナログスィッチ SW(R1)、 SW(G1)、 SW(B1)とそれぞれ接続 されている。ビデオ信号線 Rl、 Gl、 Blは、さらに、第 2の液晶パネル 620内のアナ口 グスィッチ SW(R2)、 SW(G2)、 SW(B2)とそれぞれ接続されている。また、第 1の 液晶パネル 610および第 2の液晶パネル 620の各アナログスィッチには、液晶パネ ル駆動回路 200の相切替部 2から出力される第 1のスィッチ制御信号 SW1と第 2のス イッチ制御信号 S W2が与えられる。第 1の液晶パネル 610の第 1のスィッチ回路 612 における各アナログスィッチは、第 1のスィッチ制御信号 SW1がハイレベルで第 2の スィッチ制御信号 SW2がローレベルのときにオン状態になる。一方、第 2の液晶パネ ル 620の第 2のスィッチ回路 622における各アナログスィッチは、第 1のスィッチ制御 信号 SW1がローレベルで第 2のスィッチ制御信号 SW2がハイレベルのときにオン状 態になる。

[0075] 図 12は、第 1のスィッチ制御信号 SW1および第 2のスィッチ制御信号 SW2の状態 を説明するための図である。動作パネルが第 1の液晶パネル 610である場合には、 第 1のスィッチ制御信号 SW1はハイレベルとなり、第 2のスィッチ制御信号 SW2は口 一レベルとなる。このとき、第 1の液晶パネル 610の第 1のスィッチ回路 612に含まれ るアナログスィッチは全てオン状態となり、第 2の液晶パネル 620の第 2のスィッチ回 路 622に含まれるアナログスィッチは全てオフ状態となる。これにより、第 2の液晶パ ネル 620は、共用のビデオ信号線 Rl、 Gl、および B1から電気的に切り離されるの で、アナログ出力部 27の負荷とはならない。一方、動作パネルが第 2の液晶パネル 6 20である場合には、第 1のスィッチ制御信号 SW1はローレベルとなり、第 2のスィッチ 制御信号 SW2はハイレベルとなる。このとき、第 1の液晶パネル 610の第 1のスィッチ 回路 612に含まれるアナログスィッチは全てオフ状態となり、第 2の液晶パネル 620 の第 2のスィッチ回路 622に含まれるアナログスィッチは全てオン状態となる。これに より、第 1の液晶パネル 610は、共用のビデオ信号線 Rl、 Gl、および B1から電気的 に切り離されるので、アナログ出力部 27の負荷とはならない。

[0076] < 2. 3 効果 >

以上のように、本実施形態においても、液晶表示装置内に 1個だけ設けられている 液晶パネル駆動回路 200がサイズの異なる 2個の液晶パネルを切り替えながら駆動 することができるので、異なるサイズの 2個の液晶パネルを有する従来の液晶表示装 置に比して、回路規模を低減でき、液晶表示装置をより小型化することができる。また 、従来液晶パネル毎に要して 、た液晶パネル駆動回路の設計作業のための負担が 軽減される。さらに、本実施形態においては、第 1の液晶パネル 610と第 2の液晶パ ネル 620とでビデオ信号線 Rl, Gl, B2が共用され、かつ、動作パネル以外の液晶 パネルが当該共用のビデオ信号線 Rl, Gl, B2から電気的に切り離されるので、消 費電力の増大を抑えつつ、回路規模をより低減することができる。

[0077] < 3.変形例 >

上記各実施形態においては、 2相展開と 1相展開との切り替えを例に挙げて説明し た力 本発明はこれに限定されない。例えば、 3相展開と 2相展開との間での切り替 えや、相数の異なる 3種類以上の相展開の間での切り替え等、上記実施形態で説明 した以外の組み合わせにも本発明を適用することができる。

[0078] 上記各実施形態においては、異なるサイズの 2個の液晶パネルを有する液晶表示 装置を例に挙げて説明したが、本発明はこれに限定されない。すなわち、上記各実 施形態に係る液晶パネル駆動回路を 1個の液晶パネルのみを有する液晶表示装置 において使用してもよぐこの場合、サブパネル用の相展開信号は不要である。そし て、上記各実施形態に係る液晶パネル駆動回路は、その 1個の液晶パネル内のソー スドライバに合わせて 2相展開信号を出力するか、 1相展開信号を出力するかという ように、その 1個の液晶パネルに出力するべき信号の種類を選択して使用されること になる。したがって、 1個の液晶パネルのみを有する液晶表示装置に本発明を適用 した場合にぉ 、ても、相展開処理の相数の異なる各種の液晶パネルに使用可能な 汎用性のある液晶パネル駆動回路を提供できるという利点がある。

[0079] 上記各実施形態では、表示すべき画像を外部（CPUを含むホスト等)から液晶表 示装置に入力するためのインタフェースとして、外部の CPU等が液晶パネル駆動回 路 200内の画像メモリ部 23に画像データを書き込む形式すなわち「CPUインタフエ ース」と呼ばれる形式となっているが、水平同期信号、垂直同期信号およびドットクロ ック信号と共に画像信号を液晶表示装置に入力する形式すなわち「HVインタフエ一 ス」と呼ばれる形式においても、本発明の適用が可能である。例えば第 1の実施形態 において、 CPUインタフェースに代えて HVインタフェースが採用された場合には、 液晶パネル駆動回路 200を図 13に示すような構成とすればよい。この構成の液晶パ ネル駆動回路 200は以下のように動作する。なお、以下の説明では、第 1の実施形 態における液晶パネル駆動回路 200と同一または対応する部分には同一の参照符 号を付して詳 ヽ説明を省略する。

[0080] この構成では、第 1の実施形態における画像メモリ部 23に代えて相展開部 24が設 けられており、タイミングジェネレータ部 21における読出制御部 3は削除されている。 この構成におけるタイミングジェネレータ部 21の相切替部 2は、パネル指示信号 PS に基づ!/、て、相展開部 24で行われる相展開処理の切り替えを制御するための相切 替制御信号 SKを生成して相展開部 24に与える。相展開部 24は、相切替部 2から与 えられる相切替制御信号 SKに基づいて、ホストインタフェース部 22から出力される 画像信号 (画像データ)から γ変換部 25に入力するための画像信号を生成する。す なわち、相展開部 24には、第 1の相展開部 241と第 2の相展開部 242とが含まれて おり、第 1の液晶パネル 610に画像を表示すべき旨を示すパネル指示信号 PSが外 部から送られているときには、第 1の相展開部 241が 2相展開処理を行うことにより 2 相展開信号を生成し、これを γ変換部 25に与える。一方、第 2の液晶パネル 620に 画像を表示すべき旨を示すパネル指示信号 PSが外部から送られているときには、第 2の相展開部 242が 1相展開処理を行うことにより 1相展開信号を生成し、これを γ変 換部 25に与える。以降の動作については第 1の実施形態と同様である。このような構 成においても、画像メモリ部に関連する効果を除けば第 1の実施形態と同様の効果 が得られる。なお、第 1および第 2の相展開部 241, 242は複数段のラッチを用いて 実現することができる。

[0081] また、第 2の実施形態において、 CPUインタフェースに代えて HVインタフェースが 採用された場合には、液晶パネル駆動回路 200を図 14に示すような構成とすればよ い (第 2の実施形態における液晶パネル駆動回路 200と同一または対応する部分に は同一の参照符号を付して詳しい説明を省略する)。この構成では、第 2の実施形態 における画像メモリ部 23に代えて相展開部 24が設けられており、タイミングジエネレ ータ部 21における読出制御部 3は削除されている。このような構成によっても、画像メ モリ部に関連する効果を除けば第 2の実施形態と同様の効果が得られる。なお、相 展開部 24には、図 13に示した上記構成と同様、 2相展開を行う第 1の相展開部 241 と 1相展開を行う第 2の相展開部 242との 2つの展開部を含んでいてもよいが、 2相展 開を行う相展開部のみを含み、第 1の液晶パネル 610と第 2の液晶パネル 620とで当 該相展開部が共用される構成であってもよ 、。後者の場合にぉ 、てサイズの小さ ヽ 方の第 2の液晶パネル 620が動作パネルであるときには、 2相展開処理に基づいて アナログ出力部 27内の 6個のバッファ B (R1) , B (G1) , B (B1) , B (R2) , B (G2) , B (B2)に与えられるアナログ画像信号のうち、共用のビデオ信号線 Rl, Gl, B1に 接続されるバッファ B (R1) , B (G1) , B (B1)から出力するアナログ画像信号のみが 第 2の液晶パネル 620での画像表示に使用される。

[0082] 上記各実施形態では、画像メモリ部 23において、メモリ 230から相展開に応じた速 度で読み出される画像データを示すデジタル画像信号を切替出力部 231, 233によ つて複数の信号線に切り替えて出力し、その後にバッファ部 232, 234でタイミングを 揃えることにより、（第 1および第 2の)相展開部が実現されている。しかし、相展開手 段の実現方法はこれに限定されるものではなぐこれに代えて、画像データを隣接 2 画素分ずつ同時に読み出せるような構成に画像メモリ部 23を作製しておくことにより 、パネル指示信号 PSに応じてメモリ 230から 1画素分ずつまたは隣接 2画素分ずつ 画像データが読み出されるように、相切替部 2の制御の下に読出制御部 3がメモリ 23 0にアドレス信号や制御信号を与える構成としてもよい。この場合、画像メモリ部 23に おける切替出力部 231, 233およびバッファ部 232, 234は不要となり、読出制御部 3は、第 1の液晶パネル 610を動作パネルとすべき旨を示すパネル指示信号 PSが外 部から送られているときには、図 5Aに示すように 2相展開されたデジタル画像信号が 出力されるように画像データを 2画素分ずつメモリ 230から読み出し、第 2の液晶パネ ル 620を動作パネルとすべき旨を示すパネル指示信号 PSが外部から送られていると きには、図 5Bに示すように 1相展開されたデジタル画像信号が出力されるように画像 データを 1画素分ずつメモリ 230から読み出す。

[0083] なお、上記各実施形態では、ゲートドライバ 400もソースドライバ 300と同様、液晶 パネル内に形成されている力 ゲートドライバ 400を液晶パネル内に形成せずに別 個の ICとして実現してもよ 、。

[0084] また、上記各実施形態や変形例において、第 1および第 2の液晶パネル 610, 620 のうち表示を行わせるべき液晶パネルすなわち動作パネルを指定するための信号と して、パネル指示信号 PSが外部から液晶パネル駆動回路 200に与えられる力 この パネル指示信号 PSによる指定方法以外の方法によって動作パネルが指定される構 成であってもよい。例えば CPUインタフェースが採用されている場合には、液晶パネ ル駆動回路 200内に制御用のレジスタを設けておき、そのレジスタに外部の CPUか ら動作パネルを指定するための制御データが設定される構成としてもよい。また、 HV インタフェースが採用されている場合においても、液晶パネル駆動回路 200内に制 御用のレジスタを設けておき、別途設けられたシリアルインタフェース等によってその レジスタに外部力 動作パネルを指定するための制御データが設定される構成とし てもよい。

産業上の利用可能性

[0085] 本発明は、データ信号線の駆動回路等が表示部と一体的に同一基板上に形成さ れた液晶パネルすなわちドライバモノリシック型の液晶パネルの駆動回路およびその ような駆動回路を備えた液晶表示装置に適用されるものであって、特に、異なるサイ ズの複数のドライバモノリシック型液晶パネルを有する液晶表示装置に適している。

Claims

請求の範囲

[1] 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を表 す信号を前記複数の画素形成部に伝達するための複数のデータ信号線と、前記表 示すべき画像を表す信号として入力される画像信号を前記複数のデータ信号線に 順次に印加することにより前記複数のデータ信号線を点順次方式で駆動するデータ 信号線駆動回路とを含むドライバモノリシック型液晶パネルを駆動するための駆動回 路であって、

前記表示すべき画像を表すデータとして入力される画像データから、第 1の相数に 相展開されたデジタル画像信号である第 1の相展開信号を生成する第 1の相展開部 と、

前記画像データから、前記第 1の相数よりも少な 、第 2の相数に相展開されたデジ タル画像信号である第 2の相展開信号を生成する第 2の相展開部と、

前記第 1または第 2の相展開信号に相当する画像信号を前記データ信号線駆動回 路に入力すべき画像信号として出力する出力部と、

前記出力部力 出力される画像信号を少なくとも前記第 1の相展開信号に相当す る画像信号と前記第 2の相展開信号に相当する画像信号との間で切り替えるための 切替部と

を備えることを特徴とする駆動回路。

[2] 前記画像データを格納するメモリを更に備え、

前記第 1の相展開部は、前記第 1の相数に応じた速度で前記メモリから前記画像デ ータを読み出して相展開することにより前記第 1の相展開信号を生成し、

前記第 2の相展開部は、前記第 2の相数に応じた速度で前記メモリから前記画像デ ータを読み出して相展開することにより前記第 2の相展開信号を生成することを特徴 とする、請求項 1に記載の駆動回路。

[3] 前記画像データを格納するメモリを更に備え、

前記第 1の相展開部は、前記メモリからの読み出しデータの信号として前記第 1の 相展開信号が生成されるように前記メモリから前記画像データを読み出す読出制御 部であり、 前記第 2の相展開部は、前記メモリからの読み出しデータの信号として前記第 2の 相展開信号が生成されるように前記メモリから前記画像データを読み出す読出制御 部であることを特徴とする、請求項 1に記載の駆動回路。

[4] 前記第 1の相展開信号をアナログ信号に変換することにより第 1のアナログ画像信 号を生成し、前記第 2の相展開信号をアナログ信号に変換することにより第 2のアナ ログ画像信号を生成する変換部を更に備え、

前記出力部は、

前記第 1のアナログ画像信号を前記データ信号線駆動回路に入力すべき画像信 号として出力する第 1の出力バッファ部と、

前記第 2のアナログ画像信号を前記データ信号線駆動回路に入力すべき画像信 号として出力する第 2の出力バッファ部と

を含むことを特徴とする、請求項 1に記載の駆動回路。

[5] 前記第 1のアナログ画像信号が前記第 1の出力バッファ部を介して前記出力部力 出力される場合には、前記第 2の出力バッファ部に動作を停止させ、前記第 2のアナ ログ画像信号が前記第 2の出力バッファ部を介して前記出力部力 出力される場合 には、前記第 1の出力バッファ部に動作を停止させるバッファ制御部を更に備えるこ とを特徴とする、請求項 4に記載の駆動回路。

[6] 前記第 1の相展開信号をアナログ信号に変換することにより第 1のアナログ画像信 号を生成し、前記第 2の相展開信号をアナログ信号に変換することにより第 2のアナ ログ画像信号を生成する変換部を更に備え、

前記出力部は、

前記第 1のアナログ画像信号を前記データ信号線駆動回路に入力すべき画像信 号として出力するための、前記第 1の相数に応じた数のバッファを含み、

前記出力部から出力すべき画像信号が、前記第 2の相展開信号に相当する前記 第 2のアナログ画像信号である場合には、前記第 1の相数に応じた数の前記バッファ のうち前記第 2の相数に応じた数の所定バッファを介して前記第 2のアナログ画像信 号を出力することを特徴とする、請求項 1に記載の駆動回路。

[7] 前記第 2のアナログ画像信号が前記所定バッファを介して前記出力部力 出力さ れる場合に、前記第 1の相数に応じた数の前記バッファのうち前記所定バッファ以外 のノ ッファに動作を停止させるノ ッファ制御部を更に備えることを特徴とする、請求項

6に記載の駆動回路。

[8] 請求項 1から 5のいずれ力 1項に記載の駆動回路と、

前記ドライバモノリシック型液晶パネルに該当する第 1の液晶パネルであって、前記 第 1の相展開信号に相当する画像信号が前記出力部力 出力される場合に、当該 出力される画像信号に基づき画像を表示する第 1の液晶パネルと、

前記ドライバモノリシック型液晶パネルに該当する第 2の液晶パネルであって、前記 第 2の相展開信号に相当する画像信号が前記出力部力 出力される場合に、当該 出力される画像信号に基づき画像を表示する第 2の液晶パネルと

を備えることを特徴とする液晶表示装置。

[9] 請求項 6または 7に記載の駆動回路と、

前記ドライバモノリシック型液晶パネルに該当する第 1の液晶パネルであって前記 第 1のアナログ画像信号に基づき画像を表示するための第 1の液晶パネルと、 前記ドライバモノリシック型液晶パネルに該当する第 2の液晶パネルであって前記 第 2のアナログ画像信号に基づき画像を表示するための第 2の液晶パネルと、 前記第 1のアナログ画像信号が前記出力部力も出力される場合に、当該出力され る第 1のアナログ画像信号を前記第 1の液晶パネルに伝送する、前記第 1の相数に 応じた数の信号線とを備え、

前記第 1の相数に応じた数の信号線のうち前記第 2の相数に応じた数の所定の信 号線は、前記第 2のアナログ画像信号が前記出力部力も出力される場合に、当該出 力される第 2のアナログ画像信号を前記第 2の液晶パネルに伝送することを特徴とす る液晶表示装置。

[10] 前記第 1のアナログ画像信号が前記出力部から出力される場合に前記第 1の液晶 パネルを前記所定の信号線に電気的に接続し、前記第 2のアナログ画像信号が前 記出力部から出力される場合に前記第 1の液晶パネルを前記所定の信号線力 電 気的に切り離す第 1のスィッチ回路と、

前記第 1のアナログ画像信号が前記出力部から出力される場合に前記第 2の液晶 パネルを前記所定の信号線カゝら電気的に切り離し、前記第 2のアナログ画像信号が 前記出力部から出力される場合に前記第 2の液晶パネルを前記所定の信号線に電 気的に接続する第 2のスィッチ回路と

を更に備えることを特徴とする、請求項 9に記載の液晶表示装置。

[11] 表示すべき画像を形成するための複数の画素形成部と、前記表示すべき画像を表 す信号を前記複数の画素形成部に伝達するための複数のデータ信号線と、前記表 示すべき画像を表す信号として入力される画像信号を前記複数のデータ信号線に 順次に印加することにより前記複数のデータ信号線を点順次方式で駆動するデータ 信号線駆動回路とを含むドライバモノリシック型液晶パネルを用いた液晶表示装置で あって、

前記ドライバモノリシック型液晶パネルに該当する第 1の液晶パネルであって第 1の 相数に相展開された画像信号に基づき画像を表示する第 1の液晶パネルと、 前記ドライバモノリシック型液晶パネルに該当する第 2の液晶パネルであって前記 第 1の相数よりも少ない第 2の相数に相展開された画像信号に基づき画像を表示す る第 2の液晶パネルと、

前記表示すべき画像を表すデータとして入力される画像データから、前記第 1の相 数に相展開されたデジタル画像信号を生成する相展開部と、

前記相展開部によって生成されるデジタル画像信号に相当する画像信号を出力す る出力部と、

前記出力部から出力される画像信号を前記第 1の液晶パネルに伝送するための前 記第 1の相数に応じた数の信号線とを備え、

前記第 1の相数に応じた数の前記信号線のうち前記第 2の相数に応じた数の所定 の信号線は、前記出力部力 出力される画像信号のうち前記第 2の液晶パネルに画 像を表示させるための画像信号を前記第 2の液晶パネルに伝送することを特徴とす る液晶表示装置。

[12] 前記画像データを格納するメモリを更に備え、

前記相展開部は、前記第 1の相数に応じた速度で前記メモリから前記画像データ を読み出して相展開することにより、前記相展開されたデジタル画像信号を生成する ことを特徴とする、請求項 11に記載の液晶表示装置。

[13] 前記画像データを格納するメモリを更に備え、

前記相展開部は、前記メモリからの読み出しデータの信号として前記相展開された デジタル画像信号が生成されるように前記メモリから前記画像データを読み出す読 出制御部であることを特徴とする、請求項 11に記載の液晶表示装置。

[14] 前記出力部力 出力される画像信号を、前記第 1の液晶パネルに画像を表示させ るための画像信号と前記第 2の液晶パネルに画像を表示させるための画像信号との 間で切り替えるための切替部を更に備えることを特徴とする、請求項 11から 13までの いずれか 1項に記載の液晶表示装置。

[15] 前記相展開部によって生成されるデジタル画像信号をアナログ画像信号に変換す る変換部を更に備え、

前記出力部は、

前記アナログ画像信号を前記第 1の相数に応じた数の前記信号線に出力するた めの前記第 1の相数に応じた数のバッファを含み、

前記第 2の液晶パネルに画像を表示させるための画像信号が前記出力部から出 力される場合には、前記第 1の相数に応じた数の前記バッファのうち前記第 2の相数 に応じた数の所定バッファを介して前記アナログ画像信号を前記所定の信号線に出 力することを特徴とする、請求項 14に記載の液晶表示装置。

[16] 前記第 2の液晶パネルに画像を表示させるための画像信号が前記出力部力 出力 される場合に、前記第 1の相数に応じた数の前記バッファのうち前記所定バッファ以 外のノ ッファに動作を停止させるノ ッファ制御部を更に備えることを特徴とする、請求 項 15に記載の液晶表示装置。

[17] 前記第 1の液晶パネルに画像を表示させるための画像信号が前記出力部力 出力 される場合に前記第 1の液晶パネルを前記所定の信号線に電気的に接続し、前記 第 2の液晶パネルに画像を表示させるための画像信号が前記出力部から出力される 場合に前記第 1の液晶パネルを前記所定の信号線力 電気的に切り離す第 1のスィ ツチ回路と、

前記第 1の液晶パネルに画像を表示させるための画像信号が前記出力部力 出力 される場合に前記第 2の液晶パネルを前記所定の信号線力 電気的に切り離し、前 記第 2の液晶パネルに画像を表示させるための画像信号が前記出力部から出力さ れる場合に前記第 2の液晶パネルを前記所定の信号線に電気的に接続する第 2の スィッチ回路と

を更に備えることを特徴とする、請求項 14に記載の液晶表示装置。