WO2006024403A1 - Rom-speicher mit reduziertem leckstrom und methode zum beschreiben desselben - Google Patents

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WO2006024403A1
WO2006024403A1 PCT/EP2005/008952 EP2005008952W WO2006024403A1 WO 2006024403 A1 WO2006024403 A1 WO 2006024403A1 EP 2005008952 W EP2005008952 W EP 2005008952W WO 2006024403 A1 WO2006024403 A1 WO 2006024403A1
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memory cell
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transistor
bit line
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PCT/EP2005/008952
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Siddharth Gupta
Jean-Yves Larguier
Gunther Lehmann
Yannick Martelloni
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Infineon Technologies AG
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Definitions

  • the invention relates to a ROM memory cell of the type mentioned in the preamble of patent claim 1.
  • the invention further relates to a ROM memory module and to a method for reading out a ROM memory cell.
  • Semiconductor memory so semiconductor devices used with at least one memory cell. According to the type of information storage and the various ways to write the information in the memory and read out again, the semiconductor memory is divided into classes under ⁇ . If the memory keeps the information, even if the supply voltage is switched off, one speaks of a non-volatile memory or read-only memory, such as a ROM (Read OnIy Memory).
  • the class of volatile memory includes static and dynamic memory, for example SRAM (Static Random Access Memory) or DRAM (Dynamic Random Access Memory), which can be freely written and read after production. In contrast, mask-programmed ROM memories can not generally be described after fabrication.
  • a conventional ROM memory module comprises a multiplicity of ROM memory cells, each of which contains a transistor.
  • the individual transistors of the ROM memory module are typically designed as MOS transistors (metal oxide semiconductor) and form a matrix in a memory cell array of the ROM memory module arranged.
  • MOS transistors metal oxide semiconductor
  • the source terminal of the transistor is connected to a ground voltage
  • the drain terminal is optionally connected to a bit line
  • the gate terminal is connected to a word line.
  • the source terminal and the gate terminal of such a ROM memory transistor is one
  • the leakage current Ic ate denotes a parasitic current between the drain or source terminal and the gate terminal.
  • the leakage current I JUnc denotes a parasitic current across the pn junction between the drain and source terminals and the substrate.
  • the leakage current I OFF denotes a parasitic current in the region of the channel of the transisector, ie between its drain zone and source zone.
  • FIG. 1 shows the circuit diagram of a well-known leakage current-optimized memory cell.
  • FIG. 1a shows the associated signal-time diagrams.
  • FIG. 1 shows a single memory transistor ST whose gate terminal G is connected to a word line WL, whose drain terminal D is connected to a bit line BL and whose source terminal S is connected to a supply line VL.
  • the supply line VL as well as the bit line BL are in the illustrated standby mode with a positive
  • VSS O volts applied. beat.
  • Modern storage technologies provide for increasing integration.
  • future storage generations which are produced in the so-called deep-sub-micron technology, ie with Strukturbrei ⁇ th of 70 nm and less, in particular the leakage current I G ate increases sharply. This is because as the integration increases, the gate oxide becomes thinner and thinner, increasing the leakage current I gate due to tunneling effects through the gate oxide.
  • a further problem which is inherent in the known memory cell architecture according to FIG. 1, results when the ROM memory cell is read out. Before the information contained in the memory cell is read out, the source terminal S connected to the supply line VL is first discharged, for example to the potential 0 volts, to the
  • V GS V DD -V V ss, where V V ss that at the source Terminal S after unloading still remaining potential referred to. Consequently, the memory transistor ST can not be driven up sufficiently fast, which results in a lower read-out speed of the ROM memory cell.
  • the present invention has the object, the leakage current in a ROM memory cell or to reduce a corresponding ROM memory cell architecture and in particular to eliminate as completely as possible.
  • a leakage-current-optimized ROM memory cell having a first terminal connected to a word line, having a second terminal and having a third terminal, wherein the second terminal is connected to a bit line and / or the third terminal is connected to a supply line for precharging the third terminal is.
  • the ROM memory cell is characterized in that the first terminal, the second terminal and / or the third terminal are each subjected to the same reference potential in a stand-by mode. (Claim 1)
  • a ROM memory device having at least one memory cell array each including: a plurality of ROM memory cells, a plurality of word lines, one
  • the third connection is first precharged with a first potential, then the first connection is subjected to a second potential, and finally the content of the memory cell is applied via the second connection is read out.
  • the idea underlying the present invention is to apply all the connections of a memory cell with the same potential in stand-by mode.
  • a ROM memory transistor is thus the gate terminal (first terminal), via which the memory cell is controlled in a read-out mode, and at least one of the two terminals of the controlled path of the memory transistor, that is, its drain terminal (second terminal) and / or its source terminal (third terminal), depending on the programming with the same reference potential acted upon.
  • the particular advantage is that there is thus no voltage drop between those connections which have the same potential, so that no leakage current can flow there in stand-by mode.
  • Source terminal acted upon by the same reference potential, flow in the absence of a voltage drop between these An ⁇ connections no leakage currents.
  • one of the connections of the controlled path is not connected to the corresponding supply or bit line.
  • the respective other terminal is acted upon in the same way as the gate terminal with the same clutchspo ⁇ potential, so that there is no voltage drop between these terminals and thus no leakage Ström flows.
  • the connection which is not connected to a supply or bit line thus has, so to speak, a floating potential, which is typically relatively close to that Reference potential is. Thus only minimal leakage currents can arise here.
  • a transistor controllable by field effect is provided as the memory transistor. It is particularly advantageous if this memory transistor is designed as an N-channel transistor, in particular as an N-channel MOSFET.
  • the latter has a fourth, so-called substrate connection, which is connected to the substrate of the memory cell.
  • the substrate and thus also the substrate connection are exposed to a reference potential.
  • the first, second and third terminals are preferably subjected to the same reference potential of the substrate terminal.
  • a potential of 0 volts ie the potential of the reference ground, is provided as reference potential.
  • a memory cell In digitally configured memories, a memory cell is designed in each case for storing a first logic level or a second logic level.
  • a logical one Level can be a logic high level ("1", high) or a logic low level ("0", low).
  • a respective ROM memory cell is thereby assigned either a first or a second logic level.
  • the second (drain) terminal is connected to the bit line and the third one
  • the first logic level denotes a high logic level ("1") and the second logic level a low logic level ( 11 0 ").
  • a first data value" 1 " is programmed by the Discharge path is established by the transistor, and the second data value "0" is programmed by the fact that the discharge path is not established by the transistor.
  • the word lines, the bit lines and the supply lines of a memory cell array operated in stand-by mode are subjected to a reference potential of 0 volt.
  • a device for precharging the supply lines is provided.
  • This device is designed to charge at least one supply line to a first potential, for example the positive supply potential, before a read-out or for a read-out operation of the memory cell in order to enable a read-out process.
  • a column decoder or a bit line decoder is used as the device for precharging.
  • This bit line, the / selects a jewei ⁇ celled bit line through the memory cell to be read, is designed preferably in addition to, the corresponding supply line that is associated with the same cell Speicher ⁇ , voraufzu ⁇ charged with a voltage potential.
  • a respective bit line is typically assigned at least one selection transistor, which is connected on the control side to a multiplexer circuit.
  • the controlled path of this selection transistor is connected on the one hand to the respective bit line and on the other hand coupled to a readout circuit. Since there is a 0 V reference potential in the standby mode on the bit line side and in the read mode on rising potential is to be detected, it is vorteil ⁇ haft when this selection transistor is designed as an N-channel transistor. Due to their current-voltage characteristic, N-channel MOSFETs are better suited than P-channel MOSFETs because their drain connection is closer to the reference potential (ie at 0 volts) than to the operating potential (V DD ).
  • NMOS transistors are advantageous, in particular with regard to the area required.
  • NMOS transistors have the particular advantage over PMOS transistors in that they have an approximately threefold smaller area requirement for the same saturation current due to the different mobility of holes and electrons.
  • NMOS transistors can also be switched faster, which leads directly to faster readout speeds.
  • P-channel MOSFETs or a combination of P-channel and N-channel MOSFETs are preferred.
  • the first potential and the second potential are chosen the same.
  • the two same potentials designate in particular the operating potential, for example the positive supply potential.
  • the word lines are selected by decoding a row address and the bit lines and the supply lines are selected by decoding a column address.
  • Fig. 1 is a circuit diagram of a known ROM memory cell
  • FIG. 1a shows the signal-time diagrams associated with the known ROM memory cell in FIG. 1;
  • Fig. 2 is a circuit diagram of a ROM memory cell according to the invention adapted to store a logic high level
  • FIG. 2a shows the signal-time diagrams associated with the ROM memory cell in FIG. 2;
  • Fig. 3 is a circuit diagram of a ROM memory cell according to the invention adapted to store a logic low level
  • FIG. 3a shows the signal-time diagrams associated with the ROM memory cell in FIG. 3;
  • FIG. 4 is a block diagram of a ROM memory module according to the invention with ROM according to the invention
  • Fig. 2 shows the circuit diagram of a ROM memory cell according to the invention.
  • the ROM memory cell according to the invention is designated by reference numeral 1.
  • the memory cell 1 has a memory transistor 2, which in the present exemplary embodiment is in the form of an N-channel MOSFET, in short NMOS transistor.
  • the NMOS transistor 2 points in a known manner, a gate terminal G for controlled switching on and off of the memory transistor 2 and a source terminal S and a drain terminal D, between which the controlled path of the memory transistor 2 is present.
  • the gate terminal G is connected to a word line 3, the drain terminal D is connected to a bit line 4, and the source terminal S is connected to a supply line 5.
  • the memory transistor 2 further has a substrate connection SUB.
  • the inventive memory cell 1 in FIG. 2 is designed to store a logic high level. Therefore, both the gate terminal G and the drain terminal D are connected to the word line 3 and the bit line 4, respectively.
  • FIG. 2 a shows the signal-time diagrams for a read-out operation of a ROM memory cell according to the invention as shown in FIG. 2.
  • V WL is the potential of the word line 3
  • V BL is the potential of the bit line 4
  • V VDD is the potential of the Supply line 5 denotes.
  • VSS O volts.
  • the source terminal S is first pre-charged via the supply line 5 to a supply potential VDD.
  • the gate terminal G is also supplied with a supply potential VDD via the word line 3, as a result of which the memory transistor 2 is turned on. Due to the voltage difference between source and drain, a drain-source current thus flows, which results in the potential at the drain terminal D and thus at the bit line 4 increasing progressively. This rising potential can be read out via a read amplifier which interprets this signal as a high logic level.
  • a potential swing of about 10% VDD at the bit line is already sufficient so that this signal can be interpreted by the sense amplifier as a logic high level or can be distinguished from a logic low level. Even if, during a read operation, the potential on the supply line 5 does not satisfy the ideal value of the operating voltage.
  • VDD reaches the memory cell 1 has its maximum saturation current, since the voltage V GS falling between the gate and source terminals G, S is equal to the operating voltage VDD.
  • Fig. 3 shows a ROM memory cell according to the invention, which is designed to store a low logic level.
  • Fig. 3a shows the associated signal-time diagram.
  • drain terminal D is not connected to the bit line 4.
  • the drain terminal D is thus, as it were, at a floating potential, typically due to the substrate potential VSS at a potential close to the reference potential VSS.
  • the source terminal S and the drain terminal D are connected to the bit line 4.
  • Substrate connection SUB Only between the gate terminal G and the drain terminal D on the one hand and between the drain terminal D and the substrate terminal SUB slight leakage currents Ioate / IJ U ⁇ C ⁇ but due to the fact that the drain terminal D a floating potential close to the reference potential VSS, are also negligible negligible.
  • VSS 0 volts
  • the memory module 10 has a memory cell array 11, which is constructed in the present embodiment from a plurality of ROM memory cells 1 according to the invention.
  • the memory cells 1 are arranged in a matrix-like manner in rows and columns in a known manner, wherein each line is associated with a word line 3 and one column each with a bit line 4 and a supply line 5.
  • the word lines 3 are connected to a line decoder 12, the bit lines 4 to a column decoder 13 and the supply lines 5 to a precharge circuit 14.
  • each bit line 4 is assigned at least one selection transistor 15 in each case.
  • the selection transistors 15 are formed in the same way as the transistors of the memory cell array 11 as an N-channel MOSFET.
  • the drain terminal D of a selection transistor 15 is connected to a respective bit line 4.
  • the drain terminal D is thus subjected to a reference potential VSS (stand-by operation) or to a potential in the vicinity of the reference potential VSS (read operation).
  • the source terminal S of the selection transistor 15 is connected to a readout circuit 16.
  • the gate terminal G is connected to a bit line multiplexer circuit 17.
  • the invention is not limited exclusively to the use of memory transistors or selection transistors designed as NMOS transistors, but can of course also be extended to PMOS transistors.
  • transistor transistors of course, other types of transistors, such as JFETs, bipolar transistors or the like may be used, although MOSFETs are particularly well suited as memory transistors.
  • MOSFETs are particularly well suited as memory transistors.
  • circuit topography of a single ROM memory cell as well as the circuit topography of a ROM memory module can be suitably modified or changed without deviating from the essence of the invention.
  • the invention has been described as having a logic high level by connecting all the ports of the ROM.
  • Memory transistor is defined and a logic low level is defined by not connecting the drain terminal to the bit line. Conceivable, of course, would be a reverse logic. In addition, it would also be possible that, instead of not connecting the drain terminal to the bit line, the source terminal is not connected to the supply line or additionally or alternatively also the gate terminal is not connected to the word line. Also, of course, instead of using a reference potential of 0 volts, another reference potential would be conceivable.
  • ROM memory module can be of arbitrarily complex design and correspondingly can have any desired multiplicity of memory cell arrays.
  • the invention is not limited exclusively to mask-programmed ROM memory.
  • other types of programming would also be conceivable, for example programming by means of a diffusion mask.

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Abstract

Die Erfindung betrifft eine ROM-Speicherzelle mit einem mit einer Wortleitung verbundenen ersten Anschluss, mit einem zweiten Anschluss und mit einem dritten Anschluss, wobei der zweite Anschluss mit einer Bitleitung verbunden ist und/oder der dritte Anschluss mit einer Versorgungsleitung zum Voraufladen des dritten Anschlusses verbunden ist. Die erfindungsgemäße ROM-Speicherzelle zeichnet sich dadurch aus, dass der erste Anschluss, der zweite Anschluss und/oder der dritte Anschluss in einem Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial beaufschlagt sind. Die Erfindung betrifft ferner einen ROM-Speicherbaustein mit solchen ROM-Speicherzellen sowie ein Verfahren zum Auslesen der ROM-Speicherzelle.

Description

ROM-SPEICHERMITREDUZIERTEM LECKSTROM UND METHODEZUM
BESCHREIBEN DESSELBEN
Beschreibung
Die Erfindung betrifft eine ROM-Speicherzelle der im Oberbe¬ griff des Patentanspruchs 1 genannten Art. Die Erfindung betrifft ferner einen ROM-Speicherbaustein sowie ein Verfah¬ ren zum Auslesen einer ROM-Speicherzelle.
Zur Informationsspeicherung in digitalen Systemen werden
Halbleiterspeicher, also Halbleiterbauelemente mit zumindest einer Speicherzelle verwendet. Entsprechend der Art der Informationsspeicherung und den verschiedenen Möglichkeiten, die Information in den Speicher einzuschreiben und wieder auszulesen, werden die Halbleiterspeicher in Klassen unter¬ teilt. Bewahrt der Speicher die Information, auch wenn die Versorgungsspannung abgeschaltet ist, so spricht man von einem nicht-flüchtigen Speicher oder Festwertspeicher, wie zum Beispiel einem ROM (Read OnIy Memory) . Zur Klasse der flüchtigen Speicher gehören statische und dynamische Spei¬ cher, beispielsweise SRAM (Static Random Access Memory) oder DRAM (Dynamic Random Access Memory) , die nach der Herstellung in freier Weise beschrieben und ausgelesen werden können. Im Gegensatz dazu können maskenprogrammierte ROM-Speicher nach der Herstellung im Allgemeinen nicht beschrieben werden.
Ein herkömmlicher ROM-Speicherbaustein umfasst eine Vielzahl von ROM-Speicherzellen, die jeweils einen Transistor enthal¬ ten. Die einzelnen Transistoren des ROM-Speicherbausteins sind typischerweise als MOS-Transistoren (Metal Oxid Semicon- ductor) ausgebildet und matrixförmig in einem Speicherzellen¬ feld des ROM-Speicherbausteins angeordnet. Dabei ist der Source-Anschluss des Transistors mit einer Massespannung verbunden, dessen Drain-Anschluss ist wahlweise mit einer Bitleitung verbunden und dessen Gateanschluss ist mit einer Wortleitung verbunden. Ein ROM-Speicherbaustein mit solchen Speicherzellen ist in der gattungsbildenden deutschen Patent¬ anmeldung DE 103 35 385 Al beschrieben.
Im Stand-by-Betrieb ist der Source-Anschluss und der Gate- Anschluss eines solchen ROM-Speichertransistors mit einem
Massepotenzial beaufschlagt, während der Drain-Anschluss mit dem positiven Versorgungspotenzial beaufschlagt ist. Solche Speicherzellenarchitekturen weisen im Stand-by-Betrieb aller¬ dings relativ hohe Leckströme, also parasitäre Ströme auf. Diese Leckströme sind auf unterschiedliche Ursachen zurückzu¬ führen: Der Leckstrom Icate bezeichnet einen parasitären Strom zwischen dem Drain- bzw. Source-Anschluss und dem Gate- Anschluss. Der Leckstrom IJUnc bezeichnet einen parasitären Strom über den pn-Übergang zwischen dem Drain- bzw. Source- Anschluss und dem Substrat. Der Leckstrom IOFF bezeichnet einen parasitären Strom im Bereich des Kanals des Transis¬ tors, also zwischen dessen Drainzone und Sourcezone. Diese Leckströme sind unerwünscht, da im Stand-by-Betrieb, bei der die ROM-Speicherzellen also nicht benötigt werden, diese dennoch einen nicht vernachlässigbaren Stromverbrauch aufwei¬ sen, der insbesondere für mobile Anwendungen die lokale Energieversorgung schnell erschöpfen kann. Aus diesen Gründen wird bei modernen ROM-Speicherzellenarchitekturen zunehmend auf die Reduzierung der Leckströme geachtet.
Fig. 1 zeigt das Schaltbild einer allgemein bekannten Leck- strom-optimierten Speicherzelle. Fig. Ia zeigt die dazugehö¬ rigen Signal-Zeit-Diagramme.
In Fig. 1 ist ein einzelner Speichertransistor ST darge¬ stellt, dessen Gate-Anschluss G mit einer Wortleitung WL, dessen Drain-Anschluss D mit einer Bitleitung BL und dessen Source-Anschluss S mit einer Versorgungsleitung VL verbunden ist. Die Versorgungsleitung VL wie auch die Bitleitung BL sind im dargestellten Stand-by-Betrieb mit einem positiven
Versorgungspotenzial VDD beaufschlagt. Die Wortleitung WL ist im Stand-by-Betrieb mit dem Potenzial VSS=O Volt beauf- schlagt. Die ROM-Speicherzellenarchitektur in Fig. 1 erlaubt zwar, den Leckstrom IOFF vollständig zu unterdrücken. Aller¬ dings wird durch diese Ξpeicherzellenarchitektur unerwünsch¬ terweise der Leckstrom IGate und IjUnc verdoppelt.
Moderne Speichertechnologien sehen eine zunehmende Integrati¬ on vor. Bei zukünftigen Speichergenerationen, die in der so genannten Deep-Sub-Micron Technologie, also mit Strukturbrei¬ ten von 70 nm und weniger, hergestellt werden, nimmt insbe- sondere der Leckstrom IGate stark zu. Dies liegt daran, dass mit zunehmender Integration das Gateoxid immer dünner wird, wodurch der Leckstrom IGate aufgrund von Tunneleffekten durch das Gateoxid immer größer wird.
Ein weiteres Problem, welches der bekannten Speicherzellenar¬ chitektur entsprechend Fig. 1 inhärent ist, ergibt sich beim Auslesen der ROM-Speicherzelle. Vor dem Auslesen der in der Speicherzelle enthaltenen Information wird der mit der Ver¬ sorgungsleitung VL verbundene Source-Anschluss S zunächst entladen, beispielsweise auf das Potenzial 0 Volt, um den
Speichertransistor ST beim Auslesen über die Wortleitung WL und damit über dessen Gate-Anschluss G aufzusteuern. Idealer¬ weise sollte dabei die zwischen dem Gate-Anschluss G und dem Drain-Anschluss D abfallende Spannung VGS nach dem Entladen des Source-Anschlusses S gleich dem Potenzial der Bitleitung BL sein, so dass gilt VGS=VDD. Ist die Entladung des Source- Anschlusses S allerdings nicht vollständig, beispielsweise im Falle einer sehr hohen Bitleitungskapazität, dann beträgt die Gate-Source-Spannung VGS beim Auslesen vielmehr VGS=VDD-VVss, wobei VVss das am Source-Anschluss S nach dem Entladen noch verbleibende Potenzial bezeichnet. Folglich kann der Spei¬ chertransistor ST nicht ausreichend schnell aufgesteuert werden, was eine niedrigere Auslesegeschwindigkeit der ROM- Speicherzelle mit sich bringt.
Ausgehend davon liegt der vorliegenden Erfindung die Aufgabe zugrunde, den Leckstrom bei einer ROM-Speicherzelle oder einer entsprechenden ROM-Speicherzellenarchitektur zu redu¬ zieren und insbesondere möglichst ganz zu eliminieren.
Erfindungsgemäß wird diese Aufgabe durch eine ROM-Speicher- zelle mit den Merkmalen des Patentanspruchs 1, einen ROM- Speicherbaustein mit den Merkmalen des Patentanspruchs 9 sowie ein Verfahren mit den Merkmalen des Patentanspruchs 13 gelöst .
Demgemäß ist vorgesehen:
Eine Leckstrom-optimierte ROM-Speicherzelle mit einem mit einer Wortleitung verbundenen ersten Anschluss, mit einem zweiten Anschluss und mit einem dritten Anschluss, wobei der zweite Anschluss mit einer Bitleitung verbunden ist und/oder der dritte Anschluss mit einer Versorgungsleitung zum Voraufladen des dritten Anschlusses verbunden ist. Die ROM-Speicherzelle zeichnet sich dadurch aus, dass der ers¬ te Anschluss, der zweite Anschluss und/oder der dritte An- Schluss in einem Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial beaufschlagt sind. (Patentanspruch 1)
Eine ROM-Speicherbaustein mit zumindest einem Speicherzel¬ lenfeld, der jeweils enthält: eine Vielzahl von ROM- Speicherzellen, eine Vielzahl von Wortleitungen, eine
Vielzahl von Bitleitungen und eine Vielzahl von Versor¬ gungsleitungen zum Voraufladen eines Anschlusses einer der ROM-Speicherzellen, wobei die Wortleitungen, die Bitlei¬ tungen und die Versorgungsleitungen eines Speicherzellen- feldes im Stand-by-Betrieb jeweils mit dem gleichen Be¬ zugspotenzial beaufschlagt sind. (Patentanspruch 9)
Ein Verfahren zum Auslesen einer ROM-Speicherzelle, die einen steuerbaren ersten, einen zweiten und einen dritten Anschluss aufweist, bei dem in einem Stand-By-Betrieb alle Anschlüsse oder zumindest der erste Anschluss und der zweite oder der dritte Anschluss der ROM-Speicherzelle mit einem gleichen Bezugspotenzial beaufschlagt werden und bei dem in einem Lesebetrieb zum Auslesen der ROM- Speicherzelle zunächst der dritte Anschluss mit einem ers¬ ten Potenzial voraufgeladen wird, anschließend der erste Anschluss mit einem zweiten Potenzial beaufschlagt wird und schließlich der Inhalt der Speicherzelle über den zweiten Anschluss ausgelesen wird. (Patentanspruch 13)
Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, im Stand-By Betrieb sämtliche Anschlüsse einer Spei¬ cherzelle mit demselben Potenzial zu beaufschlagen. Im Falle eines ROM-Speichertransistors ist somit dessen Gate-Anschluss (erster Anschluss) , über den die Speicherzelle in einen Auslesemodus steuerbar ist, und zumindest einer der beiden Anschlüsse der gesteuerten Strecke des Speichertransistors, das heißt dessen Drain-Anschluss (zweiter Anschluss) und/oder dessen Source-Anschluss (dritter Anschluss) , je nach Program¬ mierung mit demselben Bezugspotenzial beaufschlagt. Der besondere Vorteil besteht darin, dass zwischen solchen An- Schlüssen, die ein gleiches Potenzial aufweisen, somit kein Spannungsabfall vorhanden ist, so dass dort im Stand-By- Betrieb auch kein Leckstrom fließen kann.
Sind zum Beispiel gemäß einer ersten Programmierung alle Anschlüsse, das heißt Gate-Anschluss, Drain-Anschluss und
Source-Anschluss, mit demselben Bezugspotenzial beaufschlagt, fließen mangels eines Spannungsabfalls zwischen diesen An¬ schlüssen auch keinerlei Leckströme. Im Falle einer zweiten Programmierung ist einer der Anschlüsse der gesteuerten Strecke nicht an die entsprechende Versorgungs- bzw. Bitlei¬ tung angeschlossen. Der jeweils andere Anschluss ist in gleicher Weise wie der Gate-Anschluss mit demselben Bezugspo¬ tenzial beaufschlagt, so dass zwischen diesen Anschlüssen kein Spannungsabfall vorhanden ist und damit auch kein Leck- ström fließt. Der nicht an einer Versorgungs- bzw. Bitleitung angeschlossene Anschluss weist somit gewissermaßen ein floa¬ tendes Potenzial auf, welches typischerweise relativ nahe dem Bezugspotenzial ist. Damit können auch hier lediglich minima¬ le Leckströme entstehen.
Insgesamt bedeutet dies, dass durch die erfindungsgemäße Speicherzelle die Leckströme zwischen den ersten, zweiten und/oder dritten Anschlüssen weitestgehend eliminiert sind. Im Stand-by-Betrieb der ROM-Speicherzelle ist diese somit (nahezu) vollständig Leckstrom frei. Dies ist für den Gesamt¬ stromverbrauch insbesondere für mobile Anwendungen sehr vorteilhaft.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfin¬ dung ergeben sich aus den weiteren Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung.
In einer vorteilhaften Ausgestaltung ist als Speichertransis¬ tor ein durch Feldeffekt steuerbarer Transistor vorgesehen. Besonders vorteilhaft ist es, wenn dieser Speichertransistor als N-Kanal-Transistor, insbesondere als N-Kanal-MOSFET ausgebildet ist.
Insbesondere bei Verwendung einer als MOS-Transistor ausge¬ bildeten Speicherzelle weist diese einen vierte, so genannten Substratanschluss auf, der mit dem Substrat der Speicherzelle verbunden ist. Insbesondere bei MOS-Transistoren ist das Substrat und damit auch der Substrat-Anschluss mit einem Bezugspotenzial beaufschlagt. Vorzugsweise ist im Stand-by- Betrieb der erste, zweite und dritte Anschluss mit demselben Bezugspotenzial des Substratanschlusses beaufschlagt.
In einer typischen Ausgestaltung ist als Bezugspotenzial ein Potenzial von 0 Volt, also das Potenzial der Bezugsmasse, vorgesehen.
Bei digital ausgebildeten Speichern ist eine Speicherzelle jeweils zum Speichern eines ersten logischen Pegels oder eines zweiten logischen Pegels ausgebildet. Ein logischer Pegel kann ein logischer hoher Pegel ("1", High) oder ein logischer niedriger Pegel ("0", Low) sein. Während der Pro¬ grammierung, beispielsweise durch eine Maskenprogrammierung, wird einer jeweiligen ROM-Speicherzelle dadurch entweder ein erster oder ein zweiter logischer Pegel zugeordnet.
Typischerweise ist im Falle einer ROM-Speicherzelle, die zum Speichern eines ersten logischen Pegels, beispielsweise eines hohen logischen Pegels, ausgelegt ist, der zweite (Drain- )Anschluss an die Bitleitung angeschlossen und der dritte
(Source-)Anschluss an die Versorgungsleitung angeschlossen. Dabei weisen alle drei Anschlüsse, also Gate-, Drain- und Source-Anschluss dasselbe Bezugspotenzial auf. Im Falle einer ROM-Speicherzelle, die zum Speichern eines zweiten logischen Pegels, beispielsweise eines niedrigen logischen Pegels, ausgelegt ist, wird der zweite (Drain-)Anschluss nicht an die Bitleitung angeschlossen. Denkbar wäre auch eine alternative Variante, bei der der dritte (Source-)Anschluss von der Versorgungsleitung getrennt ist. Funktionell ist hier kein Unterschied, da es ausreicht, dass bei dieser Programmierung die gesteuerte Strecke (Drain-Source-Strecke) des Transistors stets unterbrochen ist und somit zwischen Drain und Source keinerlei Strom fließt. Damit kann über die Bitleitung auch kein Signal aus der Speicherzelle ausgelesen werden. Dies wird von einer entsprechenden Auswerteschaltung als zweiter logischer Pegel interpretiert.
In einer sehr vorteilhaften Ausgestaltung der Erfindung bezeichnet der erste logische Pegel einen hohen logischen Pegel ("1") und der zweite logische Pegel einen niedrigen logischen Pegel (11O") . Hier wird also ein erster Datenwert "1" dadurch programmiert, dass der Entladepfad durch den Transistor aufgebaut wird, und der zweite Datenwert "0" wird dadurch programmiert, dass der Entladepfad durch den Transis- tor nicht aufgebaut wird. In einer vorteilhaften Ausgestaltung des erfindungsgemäßen ROM-Speicherbausteins sind die Wortleitungen, die Bitleitun¬ gen und die Versorgungsleitungen eines im Stand-by-Betrieb betriebenen Speicherzellenfeldes mit einem Bezugspotenzial von 0 Volt beaufschlagt.
In einer vorteilhaften Ausgestaltung ist eine Einrichtung zum Voraufladen der Versorgungsleitungen vorgesehen. Diese Ein¬ richtung ist dazu ausgelegt, vor einem Auslesen oder für einen Auslesevorgang der Speicherzelle zumindest eine Versor¬ gungsleitung auf ein erstes Potenzial, beispielsweise das positive Versorgungspotenzial, aufzuladen, um damit einen Auslesevorgang zu ermöglichen.
In einer sehr vorteilhaften Ausgestaltung wird als Einrich¬ tung zum Voraufladen ein Spaltendecoder bzw. ein Bitleitungs¬ decoder verwendet. Dieser Bitleitungsdecoder, der eine jewei¬ lige Bitleitung, über die die Speicherzelle ausgelesen werden soll/ auswählt, ist vorzugsweise zusätzlich dazu ausgelegt, die entsprechende Versorgungsleitung, die derselben Speicher¬ zelle zugeordnet ist, mit einem Spannungspotenzial voraufzu¬ laden. Dies stellt eine schaltungstechnisch sehr einfache, platzsparende und energetisch vorteilhafte Möglichkeit dar, da lediglich diejenige Versorgungsleitung mit einem Span- nungspotenzial beaufschlagt wird, die einer jeweils auszule¬ senden Speicherzelle zugeordnet ist. Die übrigen Versorgungs¬ leitungen anderer Speicherzellenspalten, die nicht ausgelesen werden sollen, werden nicht aufgeladen.
Zum Auslesen der verschiedenen Speicherzellen ist einer jeweiligen Bitleitung typischerweise zumindest ein Auswahl¬ transistor zugeordnet, der steuerseitig mit einer MuI- tiplexerschaltung verbunden ist. Die gesteuerte Strecke dieses Auswahltransistors ist einerseits an die jeweilige Bitleitung angeschlossen und andererseits mit einer Auslese¬ schaltung gekoppelt. Da bitleitungsseitig im Stand-by-Betrieb ein 0 Volt Bezugspotenzial anliegt und im Auslesemodus ein steigendes Potenzial detektiert werden soll, ist es vorteil¬ haft, wenn dieser Auswahltransistor als N-Kanal-Transistor ausgebildet ist. Aufgrund ihrer Strom-Spannungs-Kennlinie eignen sich hier N-Kanal-MOSFETs besser als P-Kanal-MOSFETs, da deren Drain-Anschluss näher an dem Bezugspotenzial (also an 0 Volt) liegt, als an dem Betriebspotenzial (VDD) .
Die Verwendung von NMOS-Transistoren als Auswahltransistoren ist insbesondere hinsichtlich des Flächenbedarfes vorteil- haft. NMOS-Transistoren weisen gegenüber PMOS-Transistoren den besonderen Vorteil auf, dass sie aufgrund der unter¬ schiedlichen Beweglichkeit von Löchern und Elektronen einen etwa dreifach kleineren Flächenbedarf bei gleichem Sätti¬ gungsstrom aufweisen. Insbesondere bei Verwendung einer Vielzahl von Auswahltransistoren, wie dies bei Speicherbau¬ steinen der Fall ist, lässt sich damit eine signifikante Flächenersparnis realisieren. Darüber lassen sich NMOS- Transistoren auch schneller schalten, was unmittelbar zu schnelleren Auslesegeschwindigkeiten führt. Alternativ wäre allerdings auch denkbar, als Auswahltransistoren P-Kanal- MOSFETs oder eine Kombination von P-Kanal- und N-Kanal- MOSFETs zu verwenden.
In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird das erste Potenzial und das zweite Potenzial gleich gewählt. Die beiden gleichen Potenziale bezeichnen insbesondere das Betriebspotenzial, beispielsweise das posi¬ tive Versorgungspotenzial.
In einer weiteren Ausgestaltung des erfindungsgemäßen Verfah¬ rens werden die Wortleitungen durch Dekodieren einer Zeilen¬ adresse ausgewählt und die Bitleitungen und die Versorgungs¬ leitungen werden durch Dekodieren einer Spaltenadresse ausge¬ wählt. Die Erfindung wird nachfolgend anhand der in den schemati¬ schen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
Fig. 1 das Schaltbild einer bekannten ROM-Speicherzelle;
Fig. Ia die zu der bekannten ROM-Speicherzelle in Fig. 1 dazugehörigen Signal-Zeit-Diagramme;
Fig. 2 das Schaltbild einer erfindungsgemäßen ROM- Speicherzelle, die zum Speichern eines logischen hohen Pegels ausgelegt ist;
Fig. 2a die zu der ROM-Speicherzelle in Fig. 2 dazugehöri- gen Signal-Zeit-Diagramme;
Fig. 3 das Schaltbild einer erfindungsgemäße ROM- Speicherzelle, die zum Speichern eines logischen niedrigen Pegels ausgelegt ist;
Fig. 3a die zu der ROM-Speicherzelle in Fig. 3 dazugehöri¬ gen Signal-Zeit-Diagramme;
Fig. 4 ein Blockschaltbild eines erfindungsgemäßen ROM- Speicherbausteins mit erfindungsgemäßen ROM-
Speicherzellen.
In den Figuren der Zeichnungen sind - sofern nichts anderes angegeben ist - gleiche Elemente und Signale mit denselben Bezugszeichen versehen worden.
Fig. 2 zeigt das Schaltbild einer erfindungsgemäßen ROM- Speicherzelle. In Fig. 2 ist die erfindungsgemäße ROM- Speicherzelle mit Bezugszeichen 1 bezeichnet. Die Speicher- zelle 1 weist einen Speichertransistor 2 auf, der im vorlie¬ genden Ausführungsbeispiel als N-Kanal-MOSFET, kurz NMOS- Transistor, ausgebildet ist. Der NMOS-Transistor 2 weist in bekannter Weise einen Gate-Anschluss G zum gesteuerten Ein- und Ausschalten des Speichertransistors 2 sowie einen Source- Anschluss S und einen Drain-Anschluss D auf, zwischen denen die gesteuerte Strecke des Speichertransistors 2 vorliegt. Der Gate-Anschluss G ist an eine Wortleitung 3, der Drain- Anschluss D ist an eine Bitleitung 4 und der Source-Anschluss S ist an eine Versorgungsleitung 5 angeschlossen. Der Spei¬ chertransistor 2 weist ferner einen Substratanschluss SUB auf.
Die erfindungsgemäße Speicherzelle 1 in Fig. 2 ist dazu ausgelegt, einen logischen hohen Pegel zu speichern. Daher ist sowohl der Gate-Anschluss G sowie der Drain-Anschluss D jeweils mit der Wortleitung 3 bzw. der Bitleitung 4 verbun- den.
Im Stand-by-Betrieb der Speicherzelle 1 ist die Wortleitung 3, die Bitleitung 4 und die Versorgungsleitung 5 und damit die entsprechenden Anschlüsse G, D, S mit dem Bezugspotenzial VSS, im vorliegenden Fall mit VSS = 0 Volt, beaufschlagt.
Darüber hinaus befindet sich auch der Substratanschluss SUB auf dem Bezugspotenzial VSS = 0 Volt. Im Stand-by-Betrieb ist somit die zwischen Source-Anschluss S und Gate-Anschluss G abfallende Gate-Source-Spannung VGS sowie die zwischen Drain- Anschluss D und Gate-Anschluss G abfallende Drain-Gate- Spannung VGD gleich 0 Volt. Da zwischen diesen Anschlüssen somit keinerlei Spannung abfällt, fließt zwischen Gate und Source sowie zwischen Gate und Drain keinerlei Leckstrom, unabhängig davon, wie dick das Gate-Oxid des Speichertransis- tors 2 ist. Im Stand-By-Betrieb ist also der Strom Icate =
0 Ampere oder zumindest vernachlässigbar gering. Da darüber hinaus das Substrat SUB ebenfalls auf einem 0 Volt Bezugspo¬ tenzial liegt, fällt somit zwischen dem Source-Anschluss S und dem Substratanschluss SUB sowie zwischen dem Drain- Anschluss D und dem Substratanschluss SUB ebenfalls keine
Spannung ab. Somit entsteht auch keinerlei Leckstrom zwischen Source- bzw. Drain-Anschluss und dem Substrat, so dass auch der Strom IJunc = 0 Ampere beträgt oder zumindest vernachläs¬ sigbar gering ist.
Fig. 2a zeigt die Signal-Zeit-Diagramme für einen Auslesevor- gang einer erfindungsgemäßen ROM-Speicherzelle entsprechend Fig. 2. Mit VWL ist das Potenzial der Wortleitung 3, mit VBL das Potenzial der Bitleitung 4 und mit VVDD das Potenzial der Versorgungsleitung 5 bezeichnet. Vor einem Auslesevorgang befinden sich, wie bereits anhand von Fig. 2 dargelegt wurde, sämtliche Leitungen 3, 4, 5 auf einem Bezugspotenzial
VSS=O Volt. Zum Auslesen der in der Speicherzelle 1 gespei¬ cherten Information ("1") wird der Source-Anschluss S über die Versorgungsleitung 5 zunächst auf ein Versorgungspotenzi¬ al VDD voraufgeladen. Nach dem Voraufladen des Source- Anschlusses S bzw. auch bereits während dem Voraufladevorgang wird der Gate-Anschluss G über die Wortleitung 3 ebenfalls mit einem Versorgungspotenzial VDD beaufschlagt, wodurch der Speichertransistor 2 aufgesteuert wird. Aufgrund der Span¬ nungsdifferenz zwischen Source und Drain fließt damit ein Drain-Source-Strom, was dazu führt, dass das Potenzial am Drain-Anschluss D und somit an der Bitleitung 4 zunehmend steigt. Dieses steigende Potenzial kann über einen Lesever¬ stärker, der dieses Signal als hohen logischen Pegel inter¬ pretiert, ausgelesen werden.
Typischerweise ist das Voraufladen des Source-Anschlusses S über die Versorgungsleitung 5, insbesondere aufgrund der Leitungskapazitäten innerhalb einer ROM-Speicheranordnung, relativ unvollständig, was unmittelbar auch dazu führt, dass das Potenzial am Drain-Anschluss auch nicht vollständig auf das Versorgungspotenzial VDD steigt. Typischerweise reicht aber bereits ein Potenzialhub von etwa 10% VDD an der Bitlei¬ tung aus, damit dieses Signal von dem Leseverstärker als logischer hoher Pegel interpretiert werden kann bzw. von einem logischen niedrigen Pegel unterschieden werden kann. Selbst wenn bei einem Auslesevorgang das Potenzial an der Versorgungsleitung 5 nicht den idealen Wert des Betriebspo- tenzials VDD erreicht, hat die Speicherzelle 1 ihren maxima¬ len Sättigungsstrom, da die zwischen Gate- und Source- Anschluss G, S abfallende Spannung VGS gleich der Betriebs¬ spannung VDD ist.
Fig. 3 zeigt eine erfindungsgemäße ROM-Speicherzelle, die zum Speichern eines niedrigen logischen Pegels ausgelegt ist. Fig. 3a zeigt das dazugehörige Signal-Zeit-Diagramm.
Im Unterschied zu dem Ausführungsbeispiel in der Fig. 2 ist hier der Drain-Anschluss D nicht an die Bitleitung 4 ange¬ schlossen. Der Drain-Anschluss D befindet sich somit gewis¬ sermaßen auf einem floatenden Potenzial, typischerweise aufgrund des Substratpotenzials VSS auf einem Potenzial nahe des Bezugspotenzials VSS. Der Source-Anschluss S und der
Gate-Anschluss G befinden sich weiterhin auf einem Bezugspo¬ tenzial von VSS = 0 Volt. Zwischen Source und Gate ergibt sich - wie oben in dem Ausführungsbeispiel in Fig. 2 - kei¬ nerlei Leckstrom Icate• In gleicher Weise ergibt sich auch kein Leckstrom IjUnc zwischen dem Source-Anschluss S und dem
Substrat-Anschluss SUB. Lediglich zwischen dem Gate-Anschluss G und dem Drain-Anschluss D einerseits sowie zwischen dem Drain-Anschluss D und dem Substrat-Anschluss SUB ergeben sich geringfügige Leckströme Ioate/ IJUΠCΛ die aber aufgrund der Tatsache, dass der Drain-Anschluss D ein floatendes Potenzial nahe des Bezugspotenzials VSS aufweist, ebenfalls vernachläs¬ sigbar gering sind.
Für einen Auslesevorgang (siehe Fig. 3a) wird in bekannter Weise zunächst die Versorgungsleitung 5 mit dem Versorgungs¬ potenzial VDD voraufgeladen. Anschließend wird der Gate- Anschluss G über die Wortleitung 3 mit dem Versorgungspoten¬ zial VDD aufgeladen. Da der Drain-Anschluss D allerdings nicht an die Bitleitung 4 angeschlossen ist, bleibt die Bitleitung 4 auf dem Bezugspotenzial VSS = 0 Volt, so dass ein Leseverstärker den Inhalt dieser Speicherzelle 2 als einen niedrigen logischen Pegel interpretiert. Fig. 4 zeigt ein Blockschaltbild eines erfindungsgemäßen ROM- Speicherbausteins mit erfindungsgemäßen ROM-Speicherzellen. In Fig. 4 ist ein ROM-Speicherbaustein lediglich schematisch, also nicht vollständig, dargestellt. Der Speicherbaustein 10 weist ein Speicherzellenfeld 11 auf, welches im vorliegenden Ausführungsbeispiel aus einer Vielzahl von erfindungsgemäßen ROM-Speicherzellen 1 aufgebaut ist. Die Speicherzellen 1 sind in bekannter Weise matrixförmig in Zeilen und Spalten ange- ordnet, wobei jeder Zeile eine Wortleitung 3 und jeweils einer Spalte eine Bitleitung 4 sowie eine Versorgungsleitung 5 zugeordnet ist. Die Wortleitungen 3 sind mit einem Zeilen¬ decoder 12, die Bitleitungen 4 mit einem Spaltendecoder 13 und die Versorgungsleitungen 5 mit einer Vorladeschaltung 14 verbunden.
Für einen Auslesevorgang ist jeder Bitleitung 4 jeweils zumindest ein Auswahltransistor 15 zugeordnet. Im vorliegen¬ den Ausführungsbeispiel sind die Auswahltransistoren 15 in gleicher Weise wie die Transistoren des Speicherzellenfeldes 11 als N-Kanal-MOSFET ausgebildet. Dabei ist der Drain- Anschluss D eines Auswahltransistors 15 mit einer jeweiligen Bitleitung 4 verbunden. Der Drain-Anschluss D ist somit mit einem Bezugspotenzial VSS (Stand-By-Betrieb) oder mit einem Potenzial in der Nähe des Bezugspotenzial VSS (Lesebetrieb) beaufschlagt. Der Source-Anschluss S des Auswahltransistors 15 ist mit einer Ausleseschaltung 16 verbunden. Zum Selektie¬ ren einer jeweiligen Bitleitung 4, das heißt zum Auswählen einer einzelnen oder einiger spezieller Bitleitungen 4 inner- halb des Speicherzellenfeldes 11, ist der Gate-Anschluss G mit einer Bitleitungsmultiplexerschaltung 17 verbunden. Über diese Bitleitungsmultiplexerschaltung 17 ist ein jeweiliger Auswahltransistor 15, der einer Bitleitung 4 zugeordnet ist, über welche eine ROM-Speicherzelle 1 ausgelesen werden soll, ein- bzw. ausschaltbar. Obgleich die vorliegende Erfindung vorstehend anhand vorteil¬ hafter Ausführungsbeispiele beschrieben wurde, sei sie nicht darauf beschränkt, sondern auf mannigfaltige Art und Weise modifizierbar.
So sei die Erfindung nicht ausschließlich auf die Verwendung von als NMOS-Transistoren ausgebildeten Speichertransistoren bzw. Auswahltransistoren beschränkt, sondern kann selbstver¬ ständlich auch auf PMOS-Transistoren erweitert werden. Als Speichertransistoren können selbstverständlich auch andere Transistortypen, beispielsweise JFETs, Bipolartransistoren oder dergleichen, verwendet werden, wenngleich sich MOSFETs als Speichertransistoren besonders gut eignen. Darüber hinaus ist durch Austausch der Leitfähigkeitstypen N gegen P und umgekehrt eine Vielzahl unterschiedlicher Ausführungsbeispie¬ le angebbar.
Es versteht sich von selbst, dass die Schaltungstopographie einer einzelnen ROM-Speicherzelle wie auch die Schaltungsto- pographie eines ROM-Speicherbausteins geeignet modifiziert oder verändert werden kann, ohne dass vom Wesen der Erfindung abgewichen wird.
Die Erfindung wurde so beschrieben, dass ein logischer hoher Pegel durch Anschließen sämtlicher Anschlüsse des ROM-
Speichertransistors definiert ist und ein logischer niedriger Pegel durch Nichtanschließen des Drain-Anschlusses an die Bitleitung definiert ist. Denkbar wäre selbstverständlich auch eine umgekehrte Logik. Darüber hinaus wäre auch möglich, dass statt des Nichtanschließens des Drain-Anschlusses an die Bitleitung der Source-Anschluss nicht an die Versorgungslei¬ tung angeschlossen wird oder zusätzlich oder alternativ auch der Gate-Anschluss nicht an die Wortleitung angeschlossen wird. Auch wäre statt der Verwendung eines Bezugspotenzials von 0 Volt selbstverständlich ein anderes Bezugspotenzial denk¬ bar.
Wengleich in der Fig. 4 lediglich ein einziges Speicherzel¬ lenfeld eines ROM-Speicherbausteins dargestellt ist, versteht es sich von selbst, dass ein ROM-Speicherbausteins beliebig komplex ausgebildet sein kann und entsprechend eine beliebige Vielzahl von Speicherzellenfelder aufweisen kann.
Auch sei die Erfindung nicht ausschließlich auf maskenpro¬ grammierte ROM-Speicher beschränkt. Denkbar wären selbstver¬ ständlich auch andere Arten der Programmierung, beispielswei¬ se die Programmierung mittels einer Diffusionsmaske.

Claims

Patentansprüche
1. Leckstrom optimierte ROM-Speicherzelle (1) mit einem mit einer Wortleitung (3) verbundenen ersten Anschluss (G) , mit einem zweiten Anschluss (D) und mit einem dritten Anschluss (S) , - wobei der zweite Anschluss (D) mit einer Bitleitung (4) verbunden ist und/oder der dritte Anschluss (S) mit einer Versorgungsleitung (5) zum Voraufladen des dritten An¬ schlusses (S) verbunden ist, d a d u r c h g e k e n n z e i c h n e t , dass der erste Anschluss (G) , der zweite Anschluss (D) und/oder der dritte Anschluss (S) in einem Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial (VSS) beaufschlagt sind.
2. Speicherzelle nach Anspruch 1, d a du r c h g e k e n n z e i c hn e t , dass die Speicherzelle (1) einen Speichertransistor (2) aufweist, der einen als ersten Anschluss (G) ausgebildeten Gate-Anschluss (G) , einen als zweiten Anschluss (D) ausgebil¬ deten Drain-Anschluss (D) und einen als dritten Anschluss (S) ausgebildeten Source-Anschluss (S) aufweist.
3. Speicherzelle nach Anspruch 2, da d u r c h g e k e n n z e i c hn e t , dass der Speichertransistor (2) als n-Kanal Transistor (2) , insbesondere als NMOS-Transistor (2), ausgebildet ist.
4. Speicherzelle nach wenigstens einem der vorstehenden Ansprüche, • d a d u r c h g e k e n n z e i c h n e t , dass der Speichertransistor (2) einen vierten Anschluss (SUB) aufweist, der den Substratanschluss (SUB) des Speichertran¬ sistors (2) bildet und der mit dem gleichen Bezugspotenzial (VSS) beaufschlagt ist wie der erste Anschluss (G), der zweite Anschluss (D) und/oder der dritte Anschluss (S) im Stand-by-Betrieb.
5. Speicherzelle nach wenigstens einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass als Bezugspotenzial (VSS) ein Potenzial von 0 Volt vorgesehen ist.
6. Speicherzelle nach wenigstens einem der vorstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherzelle (1) zum Speichern eines ersten logi¬ schen Pegels ausgelegt ist, bei dem der zweite Anschluss (D) mit der Bitleitung (4) und der dritte Anschluss (S) mit der Versorgungsleitung (5) verbunden ist und bei dem alle An¬ schlüsse (G, D, S) mit demselben Bezugspotenzial (VSS) beauf¬ schlagt sind.
7. Speicherzelle nach wenigstens einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherzelle (1) zum Speichern eines zweiten logi¬ schen Pegels ausgelegt ist, bei dem der zweite Anschluss (D) mit der Bitleitung (4) oder der dritte Anschluss (S) mit der Versorgungsleitung (5) verbunden ist und bei dem der an die Bitleitung (4) bzw. der an die Versorgungsleitung (5) ange¬ schlossene Anschluss (D, S) sowie der erste Anschluss (G) mit demselben Bezugspotenzial (VSS) beaufschlagt sind.
8. Speicherzelle nach wenigstens einem der Ansprüche 6 oder
7, d a d u r c h g e k e n n z e i c h n e t , dass erste logische Pegel einen logischen hohen Pegel ("1") und der zweite logische Pegel einen logischen niedrigen Pegel ("0") bezeichnet.
9. ROM-Speicherbaustein (10) mit zumindest einem Speicherzel¬ lenfeld (11), der jeweils enthält: eine Vielzahl von ROM-Speicherzellen (1), insbesondere nach einem der vorstehenden Ansprüche, - eine Vielzahl von Wortleitungen (3), eine Vielzahl von Bitleitungen (4) und eine Vielzahl von Versorgungsleitungen (5) zum Voraufladen eines Anschlusses einer der ROM-Speicherzellen (1), d a d u r c h g e k e n n z e i c h n e t , dass die Wortleitungen (3) , die Bitleitungen (4) und die
Versorgungsleitungen (5) eines Speicherzellenfeldes (11) im Stand-by-Betrieb jeweils mit dem gleichen Bezugspotenzial (VSS) beaufschlagt sind.
10. Speicherbaustein nach Anspruch 9, d a du r c h g e ke n n z e i ch n e t , dass als Bezugspotenzial (VSS) ein Potenzial von 0 Volt vorgesehen ist.
11. Speicherbaustein nach wenigstens einem der Ansprüche 9 oder 10, d a d u r c h g e k e n n z e i c h n e t , dass eine Einrichtung (14) zum Voraufladen der Versorgungs¬ leitungen (5) vorgesehen ist, die dazu ausgelegt ist, vor einem Auslesen einer Speicherzelle (1) zumindest die dieser auszulesenden Speicherzelle (1) zugeordnete Versorgungslei¬ tung (5) auf ein erstes Potenzial (VDD) aufzuladen.
12. ROM-Speicherbaustein nach wenigstens einem der Ansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t , dass einer jeweiligen Bitleitung (4) zumindest ein Auswahl¬ transistor (15) zugeordnet ist, der steuerseitig mit einer Multiplexerschaltung (17) verbunden ist, der mit seiner gesteuerten Strecke zwischen der diesem Auswahltransistor
(15) zugeordneten Bitleitung (4) und einer Ausleseschaltung
(16) angeordnet ist, wobei der Auswahltransistor (15) als n- Kanal Transistor (15), insbesondere als NMOS-Transistor (15) ausgebildet ist.
13. Verfahren zum Auslesen einer ROM-Speicherzelle (1), die einen steuerbaren ersten, einen zweiten und einen dritten
Anschluss (G, D, S) aufweist, bei dem in einem Stand-By-Betrieb zumindest der erste Anschluss (G) und der zweite oder der dritte Anschluss (D, S) der ROM-Speicherzelle (1) mit einem gleichen Bezugspo- tenzial (VSS) beaufschlagt werden und bei dem in einem Lesebetrieb zum Auslesen der ROM- Speicherzelle (1) zunächst der dritte Anschluss (S) mit einem ersten Potenzial (VDD) voraufgeladen wird, anschlie¬ ßend der erste Anschluss (G) mit einem zweiten Potenzial (VDD) beaufschlagt wird und schließlich der Inhalt der
Speicherzelle (1) über den zweiten Anschluss (D) ausgele¬ sen wird.
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , dass das erste Potenzial (VDD) und das zweite Potenzial (VDD) gleich gewählt werden.
15. Verfahren nach wenigstens einem der Ansprüche 13 oder 14, d a d u r c h g e k e n n z e i c h n e t , dass die Wortleitungen (3) durch Dekodieren einer Zeilenad¬ resse ausgewählt werden und die Bitleitungen (4) und die Versorgungsleitungen (5) durch Dekodieren einer Spaltenadres¬ se ausgewählt werden. 22
Bezugszeichenliste
1 ROM-Speicherzelle
2 Speichertransistor, NMOS-Transistor
3 Wortleitung
4 Bitleitung
5 Versorgungsleitung
10 ROM-Speicherbaustein
11 Speicherzellenfeld
12 Zeilendecoder
13 Spaltendecoder
14 VorladeSchaltung
15 Auswahltransistor
16 Ausleseschaltung
17 BitIeitungsmultiplexerSchaltung
ST Transistor
BL Bitleitung
WL Wortleitung
VVSS Versorgungsleitung
G Gate-Anschluss
D Drain-Anschluss
S Source-Anschluss
SUB Ξubstratanschluss
VSS Bezugspotenzial
VDD Betriebspotenzial, Versorgungspotenzial
VBL Potenzial der Bitleitung V„L Potenzial der Wortleitung
VvDD Potenzial der Versorgungsleitung
Vvss Potenzial der Versorgungsleitung iGate Leckstrom I June Leckstrom
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