WO2005112282A1

WO2005112282A1 - 信号処理装置

Info

Publication number: WO2005112282A1
Application number: PCT/JP2005/007200
Authority: WO
Inventors: Takashi Tokairin; Noriaki Matsuno
Original assignee: Nec Corporation
Priority date: 2004-05-14
Filing date: 2005-04-14
Publication date: 2005-11-24
Also published as: US20080090545A1; US7565127B2; JP4235841B2; JPWO2005112282A1

Abstract

　本発明の信号処理装置は、入力信号が入力される入力端子（２１）と、入力信号の直流成分を遮断するハイパスフィルタ（２３）と、ハイパスフィルタ（２３）からの信号を出力信号として出力する出力端子（２２）と、出力信号の電圧が予め設定された検出閾値範囲を外れたか否かを判定する判定素子（２６）と、判定素子（２６）にて出力信号の電圧が検出閾値範囲から外れたと判定された場合、ハイパスフィルタ（２３）の出力ノードを電源回路に接続するスイッチ（２７，２８）とを有する。

Description

明細書

信号処理装置

技術分野

[0001] 本発明は、ダイレクトコンバージョン受信機などに適用される信号処理装置に関し、特に、周辺環境に応じてダイナミックに変動する DCオフセットを抑制することと、所望の信号成分を欠落させずに信号伝送を行うこととを両立させる信号処理装置に関する。

背景技術

[0002] 従来のダイレクトコンバージョン受信機の一般的な構成例を図 1に示す。不図示のアンテナで受信された RF (Radio Frequency)信号は、入力端子 1に入力され、低雑音増幅器（Low Noise Amplifier:以下、 LNAという） 2で増幅された後、 2経路に分岐される。 2経路に分岐された RF信号は、ダウンコンバージョンミキサ（以下、ミキサという） 3a, 3bのそれぞれにて、ローカル信号入力端子 4a, 4bから入力されたローカル信号（以下、 LO信号という） cos co t、 sin co tとミキシング (乗算）され、ダウンコンパ一ジョンされる。 LO信号 cos co t、 sin co tは、互いに 90度の位相差を持つ信号であり、 L O信号 cos co t、 sin co tの周波数は、所望の RF信号のキャリア周波数と同一の周波数が選ばれている。これにより、ミキサ 3a, 3bによる 1回のダウンコンバージョンでべースバンド信号が得られる。

[0003] ミキサ 3a, 3bから出力されるベースバンド信号は、利得可変増幅器 5a, 5b, 7a, 7 b、チャネル選択のためのローパスフィルタ（以下、 LPFという） 6a, 6b、およびアナ口グ/ディジタルコンバータ（以下、 ADCという） 8a, 8bにより、ディジタル信号に変換される。 ADC8a, 8bで変換されたディジタル信号は、ベースバンド信号処理部（BB) 9で処理される。利得制御部（ゲイン設定部） 10では、ベースバンド信号処理部 9で処理された結果のうち受信信号のタイムスロットや BER (ビットエラーレート）データ、受信強度等の結果に基づき、適宜、 LNA2および利得可変増幅器 5a, 5b, 7a, 7b の利得を制御する。

[0004] 上述のダイレクトコンバージョン受信機では、 LPF6a, 6bでチャネル信号以外の成分を濾波する前に、ミキサ 3a, 3bでベースバンド信号へのダウンコンバージョンが行われている。そのため、妨害波が存在する環境などでは、ミキサ 3a, 3bよりも前段で充分な利得を稼ぐことができない。よって、ミキサ 3a, 3bにてダウンコンバージョンが行われた後の所望の信号の強度は基本的に弱くなるため、ダウンコンバージョン後の信号に対して DCオフセットが与える影響は相対的に大きくなる。

[0005] DCオフセットは、ミキサ 3a, 3bのばらつきに起因して発生する。し力し、これ以外にも、 DCオフセットが発生する幾つかのメカニズムが知られて!/、る。

[0006] 従来の信号処理装置において、 DCオフセットが発生する主なメカニズムについて、図 2から図 5を用いて説明する。なお、図 2から図 5において、符号 3は図 1の 3a, 3b を指し、符号 4は図 1の 4a, 4bを指している。

[0007] 図 2に示した信号処理装置においては、ローカル信号入力端子 4からミキサ 3に入力される LO信号が、リークなどにより経路 11を通ってミキサ 3の RFポートに廻り込み、 LO信号同士がミキシングされることにより、 DCオフセットが発生している。この DC オフセットは、時間と共に変動しない、いわゆるスタティックオフセットである。

[0008] 図 3に示した信号処理装置においては、ローカル信号入力端子 4から入力される L O信号が経路 12を通って LNA2の入力端子 1側力もミキサ 3の RFポートに廻り込み、 LO信号同士がミキシングされることにより、 DCオフセットが発生している。この DC オフセットは、 LNA2に設定される利得に応じて DCオフセット量が変動する。従って、 RF信号の受信を開始した直後に LNA2の利得を設定した時には、 DCオフセット量が変動する。また、 LNA2の入力端子 1に廻り込んだ LO信号は、アンテナへ逆流してー且空間に放射された後、再度アンテナ力 LNA2、ミキサ 3へと戻ってくる場合がある。この場合の DCオフセットは、周辺環境に応じてダイナミックに DCオフセット量が変動する、 V、わゆるダイナミック DCオフセットである。

[0009] 図 4に示した信号処理装置においては、アンテナで受信された RF信号の一部が経路 13を通ってミキサ 3のローカル信号入力端子 4側に廻り込み、 RF信号同士がミキシングされることにより、 DCオフセットが発生している。この DCオフセットは、所望の R F信号の周波数帯近傍に強、妨害波がある場合に顕著に現れる。妨害波の受信強度はフェージングなどの影響により変動するため、図 4に示した DCオフセットはダイナミック DCオフセットとなる。

[0010] 図 5に示した信号処理装置においては、 LNA2で増幅された RF信号の一部が経路 14を通ってミキサ 3のローカル信号入力端子 4側に廻り込み、 RF信号同士がミキシングされることにより、 DCオフセットが発生している。この DCオフセットは、フェージングなどの影響を受けてダイナミックに DCオフセット量が変動するダイナミック DCォフセットとしての性質と、 LNA2の利得変化の影響を受けて DCオフセット量がステツプ的に変動する性質との両方を備えている。この DCオフセットは、その他に、ミキサ 3 の 2次歪みによっても DCオフセット量が変動する。

[0011] 以下、従来の信号処理装置において DCオフセットをキャンセル（除去)する技術について、図 6から図 9を用いて説明する。なお、図 6から図 9において、符号 3は図 1の 3a, 3bを指し、符号 4は図 1の 4a, 4bを指し、符号 5は図 1の 5a, 5bを指している。

[0012] 図 6に示した信号処理装置においては、ミキサ 3の出力側に、ミキサ 3から出力された信号の DC成分を遮断する容量 15が設けられている。

[0013] 図 7に示した信号処理装置においては、図 6と同様、ミキサ 3の出力側に、ミキサ 3 力も出力された信号の DC成分を遮断するハイノスフィルタ（以下、 HPFという） 16が設けられている。容量 15および HPF16は、どちらもカットオフ周波数以上の周波数成分のみを通過させるハイパス特性を有している。従来、 HPF16のカットオフ周波数は、信号の所望成分が欠落しないよう充分低く選ばれており、信号処理装置を適用した通信システムにおける伝送レートの 0. 1%程度となるよう設計されている（例えば、「B.Razavi, "A 2.4- GHz CMOS Receiver for TEEE 802.11 Wireless LAN's "IEEE JSSC, Vol.34, No.10, pp.1382- 1385 Oct. 1999」参照）。

[0014] しかし、図 6および図 7に示した信号処理装置には、信号の所望成分の一部が欠落する可能性があること、 DCオフセット量が時間と共に変動する場合には DCオフセットの除去と所望の信号成分の保存との両立が難しくなることなどの共通した欠点がある。

[0015] すなわち、 DCオフセット量が時間変動するダイナミック DCオフセットなどに対応するためには、 HPF16のカットオフ周波数を高くすることが必要である。し力し、 HPF1 6のカットオフ周波数を高くすると、信号の所望成分も欠落することになるため、受信信号の変調方式によっては BERが許容できないくらい劣化してしまう。

[0016] 図 8に示した信号処理装置においては、利得可変増幅器 5に、 DCサーボのフィードバックを行うための帰還素子 17が追加されて、る。利得可変増幅器 5および帰還素子 17は、 HPFと増幅器を兼ねた機能を備えている。図 8に示した信号処理装置も、図 6および図 7に示した信号処理装置と同じ欠点がある。

[0017] 図 9に示した信号処理装置においては、ミキサ 3から出力された信号に含まれる DC オフセットを ADC18で取り込み、信号処理部 19で DCオフセット量を検出し、デイジタル Zアナログコンバータ（以下、 DACという） 20で DCオフセットをキャンセルする方式が採られている。なお、図 9においては、フィードフォワード型の構成が示されている力、フィードバック型の構成とすることも可能である。

[0018] 上記方式として、 DCオフセット量の検出を非所望の受信タイムスロット内で行い、所望の受信タイムスロット内では DCオフセットをキャンセルする信号を固定する方式が知られている。しかし、この方式には、ハードウェア構成が複雑になること、受信タイムスロットに同期して DCオフセットをキャンセルさせるための制御信号をベースバンド信号処理部で生成する必要があること、所望の受信タイムスロット内で DCオフセットの変動があるとその変動に対応することができないことなどの欠点がある。

[0019] DCオフセットをキャンセルする別の従来技術として、特開平 8— 316998号公報（以下、特許文献 1という）に開示された技術が挙げられる。この技術は、基本的に HP Fを用いたものである。この技術の特徴は、受信信号レベル（=受信信号強度）をモユタし、モニタした受信信号レベルが所定値よりも大きく変動した場合に限り、 HPFの時定数を短くすることにある。受信信号レベルが変化すると、次の（1)および (2)のような DCオフセットの変動を招く。

(1)ミキサの 2次歪みに起因する DCオフセットの変動

(2)利得可変増幅器の利得切り替えが生じることによる DCオフセットの変動従って、特許文献 1に開示された技術によれば、（1)および（2)の DCオフセットの変動などに対応することができる。

[0020] しかし、特許文献 1に開示された技術にぉ、ては、 DCオフセットの変動を、受信信号レベルの変動と、う形で間接的に観測して制御して、るため、必ずしも適切な制御がなされないという欠点がある。すなわち、信号処理装置にて DCオフセットが発生するメカニズムおよび信号処理装置の設定条件によっては、 DCオフセットが変動しないにも関わらず HPFの時定数が短い方に切り替えられたり、 DCオフセットが変動しているにもかかわらず時定数が長いままであったりする可能性がある。また、特許文献 1に開示された技術にぉ、ては、モニタした受信信号レベルに基づ、て HPFの時定数を切り替える信号を発生する装置が別途必要になるため、ハードウェア構成が複雑になるという欠点もある。

[0021] DCオフセットをキャンセルする別の従来技術として、特開平 11 186874号公報（以下、特許文献 2という）に開示された技術が挙げられる。この技術では、差動入力を持つ増幅器を設け、この増幅器の一方の端子が信号入力端子で、他方の端子には差動出力からの負帰還信号が入力される。負帰還パスには、小振幅信号に対しては低利得となり、大振幅信号に対しては高利得となる非線形素子が挿入される。これにより、信号処理装置から出力される信号の DCレベルを収束させるまでの応答時間を短くすることができるとして、る。

[0022] しかし、特許文献 2に開示された技術においては、信号処理装置に入力される信号に定常的な DCオフセットが含まれている場合の応答において明らかな欠点がある。例えば、入力された信号に含まれる DCオフセット電圧が理想的な中点電位よりも大幅に高ぐその信号に DCオフセット電圧よりも小振幅の所望信号成分が重畳している場合を考える。この場合、特許文献 2に開示された技術による装置では、負帰還信号の DC電圧も、上記オフセット電圧に近ぐ理想的な中点電位よりも大幅に高い電圧になる。すなわち、負帰還パスに挿入された非線形素子から出力される信号の DC レベルも、理想的な中点電位からはかなり外れた電圧レベルになる。従って、この非線形素子は高利得状態になり、それにより HPFのカットオフ周波数は高い状態のままとなる。

[0023] 以上をまとめると、特許文献 2に開示された技術においては、 HPFの時定数は、信号処理装置に入力される信号に含まれる DCオフセットの絶対値で決まるため、信号処理装置から出力される信号の DCレベルを収束させると共に HPFの時定数を長くすることはできない。 [0024] DCオフセットをキャンセルする別の従来技術として、特開 2003— 224488号公報 (以下、特許文献 3という）に開示された技術が挙げられる。この技術は、 HPFを用いたものである。この技術の特徴は、次の（1)から (4)のいずれかに該当するとき、 DC オフセットが増大する可能性の高い期間であると判定し、 HPFの時定数を通常動作時よりも短くすることで、 DCオフセットの変動に対応している。

(1)利得可変増幅器の利得を切り替えた時

(2)受信機の電源が投入された後の期間

(3)間欠受信時に回路を立ち上げた直後の期間

(4) W— CDMAシステムにおける異周波数測定を開始した直後の期間

しかし、特許文献 3に開示された技術においては、上記の（1)から (4)のいずれかに該当することを検出して HPFのカットオフ周波数を制御しているため、 DCオフセットの変動が無!、場合でも HPFのカットオフ周波数を切り替えてしまう可能性がある。また、 HPFの時定数を切り替えるための制御部が必要となり、ハードウェア構成が複雑化するという欠点もある。

[0025] 以上述べた通り、従来技術においては、ダイナミック DCオフセットへの対応と、所望信号成分の欠落のな、伝送とを両立することができな、。

発明の開示

[0026] 本発明の目的は、ダイナミック DCオフセットへの対応と、所望信号成分を欠落させない信号伝送とを両立することができる信号処理装置を提供することにある。

[0027] 本発明の信号処理装置は、入力信号が入力される入力端子と、入力信号の直流成分を遮断する第 1の素子と、第 1の素子力出力される信号を出力信号として出力する出力端子と、出力信号の電圧が予め設定された検出閾値範囲を外れたか否かを判定する判定素子と、判定素子にて前記出力信号の電圧が検出閾値範囲から外れたと判定された場合、第 1の素子の出力ノードを電源回路に接続するスィッチとを有する。

[0028] この構成によれば、周辺環境に応じて DCオフセットがダイナミックに変動することで出力信号の電圧が検出閾値範囲から外れたとしても、第 1の素子の出力ノードを電源回路に接続しているため、第 1の素子の出力ノードの電流を充電または放電させることができ、それにより、ダイナミックに変動する DCオフセットをキャンセルすることができる。

[0029] また、 DCオフセットの変動を、出力信号の電圧が検出閾値範囲を外れた力否かに応じて直接的にモニタしているため、 DCオフセットが変動しなければ、 DCオフセットをキャンセルする動作が行われることもなぐ所望信号成分を欠落させることがない。

[0030] したがって、本発明の信号処理装置は、ダイナミックに変動するダイナミック DCオフセットへの対応と、所望信号成分の欠落のな!、伝送との両立を図ることができる。図面の簡単な説明

[0031] [図 1]従来のダイレクトコンバージョン受信機の構成例を示す図である。

[図 2]従来の信号処理装置において、 DCオフセットが発生するメカニズムの一例を説明する図である。

[図 3]従来の信号処理装置において、 DCオフセットが発生するメカニズムの別の例を説明する図である。

[図 4]従来の信号処理装置において、 DCオフセットが発生するメカニズムの別の例を説明する図である。

[図 5]従来の信号処理装置において、 DCオフセットが発生するメカニズムの別の例を説明する図である。

[図 6]従来の信号処理装置の一構成例を示す図である。

[図 7]従来の信号処理装置の別の構成例を示す図である。

[図 8]従来の信号処理装置の別の構成例を示す図である。

[図 9]従来の信号処理装置の別の構成例を示す図である。

[図 10]本発明の第 1の実施形態による信号処理装置の構成を示す図である。

[図 11]本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例

1の構成を示す図である。

[図 12]図 10に示した DCオフセットキャンセルループ 24の具体例 1の構成を示す図である。

[図 13]図 12に示した DCオフセットキャンセルループ 24における第 1の判定素子 29 の入力電圧—出力電圧特性を示す図である。 [図 14]図 12に示した DCオフセットキャンセルループ 24における第 2の判定素子 30 の入力電圧—出力電圧特性を示す図である。

圆 15]図 10に示した信号処理装置の動作を説明する図である。

圆 16]図 10に示した信号処理装置の動作を説明する図である。

圆 17]図 10に示した信号処理装置の動作を説明する図である。

[図 18]図 10に示した DCオフセットキャンセルループ 24の具体例 2の構成を示す図である。

[図 19]図 18に示した DCオフセットキャンセルループ 24における第 1の判定素子 33 の入力電圧—出力電圧特性を示す図である。

[図 20]図 18に示した DCオフセットキャンセルループ 24における第 2の判定素子 34 の入力電圧—出力電圧特性を示す図である。

[図 21]図 10に示した DCオフセットキャンセルループ 24の具体例 3の構成を示す図である。

[図 22]図 21に示した DCオフセットキャンセルループ 24における接続点 47の入力電圧—出力電圧特性を示す図である。

[図 23]図 21に示した DCオフセットキャンセルループ 24における接続点 46の入力電圧—出力電圧特性を示す図である。

圆 24]本発明の第 2の実施形態による信号処理装置の構成を示す図である。

圆 25]本発明の第 3の実施形態による信号処理装置の構成を示す図である。

圆 26]本発明の第 4の実施形態による信号処理装置の構成を示す図である。

[図 27]図 26に示した DCオフセットキャンセルループ 52の具体例 1の構成を示す図である。

[図 28]図 27に示した DCオフセットキャンセルループ 52における第 1の判定素子 29 の入力電圧—出力電圧特性を示す図である。

[図 29]図 27に示した DCオフセットキャンセルループ 52における第 2の判定素子 30 の入力電圧—出力電圧特性を示す図である。

[図 30]図 26に示した DCオフセットキャンセルループ 52の具体例 2の構成を示す図である。 [図 31]図 30に示した DCオフセットキャンセルループ 52における第 1の判定素子 33 の入力電圧—出力電圧特性を示す図である。

[図 32]図 30に示した DCオフセットキャンセルループ 52における第 2の判定素子 34 の入力電圧—出力電圧特性を示す図である。

[図 33]図 26に示した DCオフセットキャンセルループ 52の具体例 3の構成を示す図である。

[図 34]図 33に示した DCオフセットキャンセルループ 52における接続点 47の入力電圧—出力電圧特性を示す図である。

[図 35]図 33に示した DCオフセットキャンセルループ 52における接続点 46の入力電圧—出力電圧特性を示す図である。

[図 36]本発明の第 5の実施形態による信号処理装置の構成を示す図である。

[図 37]本発明の第 6の実施形態による信号処理装置の構成を示す図である。

[図 38]本発明の第 7の実施形態による信号処理装置の構成を示す図である。

[図 39]本発明の第 8の実施形態による信号処理装置の構成を示す図である。

[図 40]本発明の第 9の実施形態による信号処理装置の構成を示す図である。

[図 41]本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例

2の構成を示す図である。

[図 42]本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例 3の構成を示す図である。

[図 43]本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例 4の構成を示す図である。

発明を実施するための最良の形態

[0032] (第 1の実施形態）

図 10に、本発明の第 1の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、入力端子 21、出力端子 22、第 1の素子である HPF23、および DCオフセットキャンセノレノレープ 24からなる。

[0033] DCオフセットキャンセノレループ 24は、 LPF25、判定素子 26、第 1のスィッチ 27、および第 2のスィッチ 28からなる。 [0034] 判定素子 26は、出力端子 22から出力される出力信号の電圧が予め設定された検出閾値範囲を外れたと判定した場合に、第 1のスィッチ 27または第 2のスィッチ 28のいずれかを駆動して HPF23の出力ノードを電源回路に接続する。

[0035] 本実施形態では、上記の電源回路として、信号処理回路の電源電圧である第 1の電源回路と、信号処理回路のグランドである第 2の電源回路との 2つの電源回路が設けられている。そのため、判定素子 26は、出力信号の電圧が検出閾値範囲を外れたと判定した場合には、第 1のスィッチ 27を駆動して HPF23の出力ノードを電源電圧に接続する力、または、第 2のスィッチ 28を駆動して HPF23の出力ノードをグランドに接続する。

[0036] なお、第 1の電源回路である信号処理回路の電源電圧は、信号処理回路全体を駆動するための電源電圧と共通化されていてもよい。また、第 1の電源回路を、信号処理回路の電源電圧ではなぐ定電圧源で構成してもよい。

[0037] 本実施形態による信号処理装置は、例えば、図 11に示すようなダイレクトコンパ一ジョン受信機に適用される。なお、図 11においては、 HPF23は、 HPF23a, 23b, 2 3c, 23dに相当し、また、 DCオフセットキャンセルループ 24は、 DCオフセットキャンセノレノレープ 24a, 24b, 24c, 24d【こネ目当する。図 11の内容【こつヽて ίま後で詳糸田【こ説明する。

[0038] 以下、図 10に示した DCオフセットキャンセルループ 24のより具体的な構成について説明する。

(DCオフセットキャンセルループ 24の具体例 1)

図 12に、図 10に示した DCオフセットキャンセルループ 24の具体例 1の構成を示す。判定素子 26は、 CMOSインバータに反転増幅器が接続された第 1の判定素子 2 9と、第 1の判定素子 29と同様の構成である第 2の判定素子 30とが並列接続された構成となっている。第 1のスィッチ 27および第 2のスィッチ 28は、それぞれ p型 MOS FET31および n型 MOSFET32からなる。 p型 MOSFET31のゲート端子には第 2 の判定素子 30の出力ノードが接続され、 n型 MOSFET32のゲート端子には第 1の判定素子 29の出力ノードが接続されている。

[0039] なお、本具体例においては、第 1の判定素子 29および第 2の判定素子 30の CMO Sインバータの後段に接続された反転増幅器を省略し、第 1のスィッチ 27の p型 MO SFET31を n型 MOSFETに置き換え、第 2のスィッチ 28の n型 MOSFET32を p型 MOSFETに置き換えた構成としてもよヽ。

[0040] 図 13および図 14に、それぞれ第 1の判定素子 29および第 2の判定素子 30の入力電圧—出力電圧特性を示す。 VOは、判定素子 26に入力される信号の DC電位であり、 LPF25から出力される信号の DC電位によって決定される。すなわち、 VOは、 H PF23から出力された信号の DC電位、あるいは出力端子 22に接続された素子の入力バイアス等により決定される。 VI、 V2は、それぞれ DCオフセットの変動を検出するための検出閾値範囲の上限値、下限値となる閾値であり、第 1の判定素子 29および第 2の判定素子 30に設定される。また、閾値 VI、 V2は、第 1の判定素子 29および第 2の判定素子 30のそれぞれにおける初段の CMOSインバータを構成する n型 MOSFETと p型 MOSFETとの電流駆動能力比を変更することによって調整される。また、閾値 VI、 V2は、 V2く V0く VIとなるように設計される。判定素子 26へ入力される信号が閾値 VIから V2の範囲内にある場合、第 1の判定素子 29は Lowレベルを出力し、第 2の判定素子 30は Highレベルを出力し、それによりスィッチ 27, 28はともにオフ状態となる。従って、判定素子 26へ入力される信号の電圧が VIから V2の範囲内にある場合は、 HPF23から出力される信号がそのまま出力端子 22から出力信号として出力される。

[0041] 次に、本実施形態による信号処理装置の動作について説明する。ここでは、 DCォフセットキャンセルループ 24が、図 12に示した具体例 1の構成であるものとする。なお、第 1の判定素子 29および第 2の判定素子 30のそれぞれに設定される閾値 VI、 V2は、定常状態において、 LPF25から出力される信号の振幅が閾値 VIから V2の範囲に収まるような値となる。

[0042] まず、定常状態にある場合の動作について説明する。

[0043] 図 10に示した入力端子 21からの入力信号のうち HPF23を通過した信号は、出力端子 22から出力信号として出力される。定常状態においては、出力端子 22の出力信号の DC電位は、 HPF23から出力される信号の DC電位、あるいは出力端子 22に接続された素子への入力バイアス等により決まる。このとき、出力端子 22から HPF2 3の出力ノードへの DCオフセットキャンセルループ 24は、第 1のスィッチ 27および第 2のスィッチ 28がともにオフであるために機能しない。なお、 HPF23のカットオフ周波数は、所望信号成分が欠落しなヽように充分低く選ばれて、る。

[0044] 次に、ある時刻で DCオフセット量がステップ状に変動した場合の動作について説明する。図 15から図 17に、図 10に示した入力端子 21からの入力信号に正の DCォフセットが含まれて、る場合に、出力端子 22の出力信号の DCレベルを収束させる動作を説明する図を示す。

[0045] HPF23は、カットオフ周波数が充分低く選ばれている。そのため、入力信号に含まれる DCオフセット量がステップ状に変動した場合にも、 HPF23は、ステップ状の入力信号をほぼそのまま出力端子 22に出力する（図 15の左部の HPF23の出力波形参照)。 HPF23から出力された信号のうち、低周波成分力LPF25で取り出され、判定素子 26に入力される（図 15の右部の LPF25の出力波形参照)。判定素子 26は、 LPF25で取り出された信号成分力閾値 VIから V2の範囲を外れた場合、 DCオフセットの時間変動が無視できないレベルにあると判定する。

[0046] ここでは、時刻 tlにおいて、 VOに含まれる DCオフセットが閾値 VIを上回る正の D Cオフセットに変動している。この場合、判定素子 26を構成する第 1の判定素子 29および第 2の判定素子 30は、ともに Highレベルを出力し、第 2のスィッチ 28をオン状態にする。そうすると、 HPF23の出力ノードがグランドに接続されるため、 HPF23の出力ノードの電流は即座にグランドへ放電される（図 16の破線で示した電流を参照)。それにより正の DCオフセットがキャンセルされることになる。判定素子 26は、以降、 D Cオフセットが閾値 VIから V2の範囲に収まった時点で、第 2のスィッチ 28をオフ状態とし、それにより放電が終了する（図 17の左右の HPF23および LPF25の出力波形参照）。なお、図 17の左右の HPF23および LPF25の出力波形においては、破線で示した波形は第 2のスィッチ 28が動作しな、と仮定したときの波形であり、実線は第 2のスィッチ 28が動作したときの波形である。

[0047] 一方、 VOに含まれる DCオフセットが閾値 V2を下回る負の DCオフセットに変動した場合には、判定素子 26を構成する第 1の判定素子 29および第 2の判定素子 30は、ともに Lowレベルを出力し、第 1のスィッチ 27をオン状態にする。そうすると、 HPF2 3の出力ノードが電源電圧に接続されるため、スィッチ 27は、 HPF23の出力ノードから瞬時的に流れ込んだ電流を充電し、それにより負の DCオフセットがキャンセルされることになる。

[0048] なお、 HPF23の出力ノードにおける電流の充放電を行う時の時定数が HPF23の時定数よりも短くなつていれば、上記の充放電動作を HPF23の時定数よりも充分に短い時間内に行うことができる。上記の充放電動作が終了すると、再び DCオフセットの変動が生じない限り、 LPF25から出力される信号の振幅は、 DCオフセットキャンセルループ 24による DCオフセットのキャンセル動作が停止する範囲、すなわち閾値 VIから V2の範囲に収まり続ける。すなわち、定常状態が継続する。

[0049] このとき、 LPF25は、 DCオフセットキャンセルループ 24の応答時間を調整するとともに、瞬時的に振幅が増大したことによる誤動作を防止する役割を担っている。

[0050] まず、 LPF25により、 DCオフセットキャンセルループ 24の応答時間が調整される理由について説明する。

[0051] LPF25のカットオフ周波数が高い場合、判定素子 26の入力ノードには DCオフセットにより変動した高周波成分も伝達されることになる。そのため、 HPF23から出力される信号の DCレベルが閾値 VIから V2の範囲に収まるとほぼ同時に、第 1のスイツチ 27または第 2のスィッチ 28の!、ずれかがオフ状態になると、 DCオフセットをキャンセルする動作が終了する。言い換えれば、 LPF25のカットオフ周波数は、 HPF23力ら出力される信号の DCレベルが閾値 VIから V2の範囲に収まるとほぼ同時に、第 1 のスィッチ 27または第 2のスィッチ 28の!、ずれかがオフ状態になるように設定されている。よって、正の DCオフセットに対しては、 VI— VOの DCオフセットが残留し、負の DCオフセットに対しては V2— VOの DCオフセットが残留することになる。

[0052] 逆に、 LPF25のカットオフ周波数が低い場合、 HPF23から出力される信号の DC レベルが閾値 VIから V2の範囲内に収まった後も、 DCオフセットをキャンセルする動作が終了せず、所望の DCレベルである VOをオーバーシュートしてしまう。

[0053] すなわち、 LPF25によって DCオフセットキャンセルループ 24の応答時間を調整することにより、 HPF23から出力される信号の DCレベルの最適化を図ることができる。

[0054] 次に、 LPF25により、瞬時的に振幅が増大したことによる誤動作が防止される理由について説明する。

[0055] ここでは、本実施形態による信号処理装置を OFDMシステム（Orthogonal

Frequency Division Multiplexing System:直交周波数分割多重伝送システム）に用いられるダイレクトコンバージョン受信機に適用した場合を考える。 OFDMシステムでは、各サブキャリア同士の位相がある瞬間に揃ってしまうことにより、信号振幅が瞬時的に増大してしまうことがある。この信号振幅が判定素子 26の閾値 VIから V2の範囲を外れると、ダイレクトコンバージョン受信機内の回路の誤動作を招く。これを防ぐため、本実施形態においては、 LPF25により、判定素子 26に入力される信号の周波数成分を制限している。

[0056] 図 11に、本実施形態による信号処理装置をダイレクトコンバージョン受信機に適用した例を示す。図 11では、 LNA2で増幅された後の信号が分岐される 2経路のうち、片側の経路のみ示して、る。

[0057] 本実施形態によれば、図 6から図 8に示したように単純なハイパス素子を用いた従来技術では、所望信号成分の欠落のな、伝送とダイナミックオフセットに対する対応との両立を実現できな力つたのに対し、力かる両立を実現できるという利点がある。また、図 9に示したように、 DCオフセットを ADC18で取り込み、信号処理部 19で DCォフセット量を検出し、 DAC20で DCオフセットをキャンセルする信号を発生する従来技術と比較すると、複雑な ADC、 DACを必要としない、タイムスロットに同期した制御信号を外部力供給する必要が無い、所望の受信タイムスロット内で DCオフセットの変動にも対応できるという利点がある。

[0058] また、本実施形態によれば、 DCオフセットの変動を直接的にモニタして、 DCオフセットのキャンセル動作を行っている。この点で、特許文献 1に開示された、受信信号レベルを基に DCオフセットの変動を間接的に観測する従来技術と比較して、 DCォフセットのキャンセル動作を確実に行うことができるという利点がある。すなわち、受信信号レベルが変動しなくても、 DCオフセットが変動すれば、出力端子 22の出力信号の DCレベルを収束させる動作が確実に行われる。その一方、受信信号レベルが変動しても DCオフセットが変動しなければ、所望信号成分を欠落させるような余計な動作は一切行われない。また、受信信号レベルが変動したことを検出し、 HPFへ出力する制御信号を発生するような制御装置を必要としないため、ハードウェア構成が簡単である。

[0059] また、本実施形態によれば、 HPF23により、入力端子 21と出力端子 22間力 DC 的に切り離されている。このため、出力端子 22の出力信号の DCレベルを収束させると共に HPF23の時定数を大きくすることができないという特許文献 2に開示された従来技術の課題は解決されている。すなわち、本実施形態では、第 1のスィッチ 27による HPF23の出力ノードからの電流の充電が終了すれば、判定素子 26には信号が伝送されないため、定常状態に確実に復帰する。

(DCオフセットキャンセルループ 24の具体例 2)

図 18に、図 10に示した DCオフセットキャンセルループ 24の具体例 2の構成を示す。判定素子 26は、判定素子 26に入力される信号の DC電位 VOに含まれる正の D Cオフセットを検出する第 1の判定素子 33と、 DC電位 VOに含まれる負のオフセットを検出する第 2の判定素子 34とカゝらなる。第 1の判定素子 33は、 n型 MOSFET35と、信号処理装置の電源電圧とグランドとの間に直列に接続された抵抗 37, 38とからなる。 n型 MOSFET35のソース端子は、抵抗 37, 38の接続点に接続され、その接続点が第 1の判定素子 33の出力ノードとなっている。第 2の判定素子 34は、 p型 MO SFET36と、信号処理装置の電源電圧とグランドとの間に直列に接続された抵抗 39 , 40力もなる。 p型 MOSFET36のソース端子は、抵抗 39, 40の接続点に接続され、その接続点が第 2の判定素子 34の出力ノードとなっている。第 1の判定素子 33および第 2の判定素子 34の入力ノードは並列に接続されている。また、第 1の判定素子 33の出力ノードは第 2のスィッチ 28の入力ノードに接続され、第 2の判定素子 34の出力ノードが第 1のスィッチ 27の入力ノードに接続されている。なお、第 1のスィッチ 2 7および第 2のスィッチ 28の構成は、図 12に示した具体例 1と同じである。

[0060] 図 19および図 20に、それぞれ第 1の判定素子 33および第 2の判定素子 34の入力電圧—出力電圧特性を示す。 VI、 V2は、それぞれ DCオフセットの変動を検出するための検出閾値範囲の上限値、下限値となる閾値であり、第 1の判定素子 33および第 2の判定素子 34に設定される。閾値 VIは、 n型 MOSFET35のソース端子に接続された抵抗 37, 38の値を変更することで調整される。閾値 VIは、第 1の判定素子 33 へ入力される信号の DC電位が VIを超えたときに、第 1の判定素子 33から出力される信号の電位が第 2のスィッチ 28を構成する n型 MOSFET32の閾値 VSWn— thを超えるように設計される。一方、閾値 V2は、 p型 MOSFET36のソース端子に接続された抵抗 39, 40の値を変更することで調整される。閾値 V2は、第 2の判定素子 34 へ入力される信号の DC電位力 SV2を下回ったときに、第 2の判定素子 34から出力される信号の電位が第 1のスィッチ 27を構成する p型 MOSFET31の閾値 VSWp— th を下回るよう設計される。 VDCnは、 DCオフセットのない定常状態における第 1の判定素子 33の DC電位であり、第 2のスィッチ 28がオフ状態となるような値に適切に選ばれる。 VDCpは、 DCオフセットのない定常状態における第 2の判定素子 34の DC 電位であり、第 1のスィッチ 27がオフ状態となるような値に適切に選ばれる。

(DCオフセットキャンセルループ 24の具体例 3)

図 21に、図 10に示した DCオフセットキャンセルループ 24の具体例 3の構成を示す。判定素子 26においては、 n型 MOSFET41および p型 MOSFET42のゲート端子が、ソースフォロア動作をするように、判定素子 26の入力端子として並列に接続されている。また、信号処理装置の電源電圧とグランドとの間には、抵抗 43, 44, 45が直列に接続されている。 p型 MOSFET42のソース端子は、抵抗 43, 44, 45の接続点のうち第 1の接続点 46に接続され、 n型 MOSFET41のソース端子は、抵抗 43, 4 4, 45の接続点のうち第 2の接続点 47に接続されており、第 1の接続点 46および第 2 の接続点 47はそれぞれ判定素子 26の出力ノードになっている。第 1の接続点 46は、第 1のスィッチ 27の入力ノードに接続され、第 2の接続点 47は、第 2のスィッチ 28 の入力ノードに接続されている。なお、第 1のスィッチ 27および第 2のスィッチ 28の構成は、図 12に示した具体例 1と同じである。

図 22および図 23に、それぞれ接続点 47および接続点 46の入力電圧—出力電圧特性を示す。 VI、 V2は、それぞれ DCオフセットの変動を検出するための検出閾値範囲の上限値、下限値となる閾値であり、判定素子 26に設定される。閾値 VI、 V2は、抵抗 43, 44, 45の値を変更することで調整される。閾値 VIは、 n型 MOSFET41 へ入力される信号の DC電位が VIとなったときに接続点 47の電圧が VSWn— thとなるよう設計される。一方、閾値 V2は、 p型 MOSFET42へ入力される信号の DC電位が V2となったときに接続点 46の電圧が VSWp— thとなるよう設計される。 VSWn — thは、第 2のスィッチ 28を構成する n型 MOSFET32の閾値となっている。一方、 VSWp— thは、第 1のスィッチ 27を構成する p型 MOSFET31の閾値となっている。 VDCnは、 DCオフセットのない定常状態における接続点 47の DC電位であり、第 2 のスィッチ 28がオフ状態となるような値に適切に選ばれる。一方、 VDCpは、 DCオフセットのない定常状態における接続点 46の DC電位であり、第 1のスィッチ 27がオフ状態となるような値に適切に選ばれる。

(第 2の実施形態）

図 24に、本発明の第 2の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、第 1のスイツチ 27が、信号処理装置の電源電圧ではなぐ第 1のスィッチ 27へ電流を流し出す定電流源 48に接続されている点と、第 2のスィッチ 28が、信号処理装置のグランドではなぐ第 2のスィッチ 28から電流が流れ込む定電流源 49に接続されている点とが異なる。

[0062] 本実施形態によれば、 DCオフセットの時間変動が起こった場合には、 HPF23の出力ノードと定電流源 27, 28との間で充放電電流が流れるため、本発明の目的とする効果を得ることがでさる。

(第 3の実施形態）

図 25に、本発明の第 3の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、 LPF25を省略している点が異なる。

[0063] 本実施形態によれば、 LPF25を省略しているため、 HPF23から出力される信号は、全て判定素子 26に伝送される。し力し、 LPF25を省略したとしても、 HPF23から出力される信号に含まれる高周波成分が入力端子 21の前段の回路等においてある程度抑圧されて!、れば、 DCオフセットキャンセルループ 24の応答時間は最適な値となり、本発明の目的とする効果を得ることができる。同様に、 LPF25を省略したとしても、 HPF23の高周波数特性、想定される DCオフセットの時定数によっては、 DCオフセットキャンセルループ 24の応答時間は最適な値となり、本発明の目的とする効果を得ることができる。また、本実施形態による信号処理装置は、 LPF25を省略している力瞬時的な振幅の増大が発生しないような通信システムに適用することは可能である。

(第 4の実施形態）

図 26に、本発明の第 4の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、 DCオフセットキヤンセルループ 24を、閾値調整機能を備える DCオフセットキャンセルループ 52 に変更した点が異なる。詳細には、 DCオフセットキャンセルループ 52は、 DCオフセットキャンセルループ 24と比較すると、判定素子 26に設定される検出閾値範囲の上限値および下限値となる閾値を調整するための信号を出力する制御端子 50を設けた点が異なる。ここでは、判定素子 26および制御端子 50からなる構成を判定素子 5 1と呼ぶ。

[0064] 本実施形態によれば、入力端子 21の前段の回路での利得の切替えなどにより、入力信号に含まれる所望信号成分の振幅が変化し、定常状態で判定素子 26へ入力される信号の振幅が過小になったり過大になったりした場合でも、 DCオフセットキャンセルループ 52が動作して出力信号の所望信号成分をキャンセルしてしまうといった誤動作を起こすことなく、 DCオフセットの変動に対して適切に対応することができる。その他の基本機能は、図 10に示した第 1の実施形態と同様であることは明らかである。

[0065] なお、本実施形態においては、制御端子 50を、 DCオフセット変動の検出動作を停止させるための信号を出力する端子として用いてもよい。また、制御端子 50に相当する制御端子を 2つ設け、一方の制御端子で判定素子 26の閾値調整を行い、他方の制御端子で DCオフセット変動の検出動作を停止させる構成としてもよい。

[0066] 以下、図 26に示した DCオフセットキャンセルループ 52のより具体的な構成について説明する。

(DCオフセットキャンセルループ 52の具体例 1)

図 27に、図 26に示した DCオフセットキャンセルループ 52の具体例 1の構成を示す。本具体例による DCオフセットキャンセルループ 52は、図 12に示した DCオフセットキヤンセルループ 24と比較すると、第 1の判定素子 29において、初段の CMOSィンバータを構成する p型 MOSFETと並列に p型 MOSFET53が接続され、 p型 MO SFET53のソース端子がスィッチ 54を介して電源電圧に接続されて、る点と、第 2の判定素子 30にお!/、て、初段の CMOSインバータを構成する n型 MOSFETと並列に n型 MOSFET55が接続され、 n型 MOSFET55のソース端子がスィッチ 56を介してグランドに接続されている点と、スィッチ 54, 56の onZoffを制御端子 50からの信号によって制御する点とが異なる。

[0067] 本具体例によれば、スィッチ 54, 56を onZoffすることで、第 1の判定素子 29の初段の CMOSインバータを構成する p型 MOSFET53および第 2の判定素子 30の初段の CMOSインバータを構成する n型 MOSFET55の電流駆動能力比を変更することが可能となる。これにより、 CMOSインバータの論理閾値を変更することができる。その結果、図 28の第 1の判定素子 29の入力電圧—出力電圧特性に示すように、第 1の判定素子 29に設定される閾値を、 VI、 VI 'などに調整することが可能となる。同様に、図 29の第 2の判定素子 30の入力電圧—出力電圧特性に示すように、第 2 の判定素子 30に設定される閾値を、 V2、 V2'などに調整することが可能となる。

[0068] また、本具体例によれば、第 1の判定素子 29および第 2の判定素子 30において、 n 型 MOSFET53、 p型 MOSFET56を、それぞれスィッチ 54, 56を介して電源電圧およびグランドに接続する構成とし、制御端子 50からの信号によりスィッチ 54, 56の onZoffを制御している。これにより、 DCオフセット変動を検出する動作を停止することが可能となる。

(DCオフセットキャンセルループ 52の具体例 2)

図 30に、図 26に示した DCオフセットキャンセルループ 52の具体例 2の構成を示す。本具体例による DCオフセットキャンセルループ 52は、図 18に示した DCオフセットキヤンセルループ 24と比較すると、第 1の判定素子 33において、抵抗 38を可変抵抗 57に置き換えた点と、第 2の判定素子 34において、抵抗 39を可変抵抗 58に置き換えた点と、可変抵抗 57, 58の抵抗値を制御端子 50 (図 30には図示せず)からの信号で制御する点とが異なる。

[0069] 本具体例によれば、可変抵抗 57, 58の抵抗値を制御端子 50からの信号で制御している。それにより、図 31の第 1の判定素子 33の入力電圧—出力電圧特性に示すように、第 1の判定素子 33に設定される閾値を、 VSWn— thに対して VI、 VI 'などに調整することが可能となる。同様に、図 32の第 2の判定素子 34の入力電圧—出力電圧特性に示すように、第 2の判定素子 34に設定される閾値を、 VSWp— thに対して V2、 V2'などに調整することが可能となる。

[0070] なお、本具体例においては、図 18に示した抵抗 38, 39を可変抵抗 57, 58に置き換える構成とした力この構成に限定されない。例えば、図 27に示したようなスィッチと抵抗とを直列接続してなる線回路を、抵抗 38と並列に接続することでグランドに接続するとともに、図 27に示したようなスィッチと抵抗とを直列接続してなる線回路を、抵抗 39と並列に接続することで電源電圧に接続する構成とし、制御端子 50からの信号でスィッチの onZoffを制御してもよい。この構成でも、第 1の判定素子 33および第 2の判定素子 34に設定される閾値を調整することが可能となる。

[0071] また、本具体例においては、図 27に示したようなスィッチを介して抵抗 37を電源電圧に接続するとともに、図 27に示したようなスィッチを介して抵抗 40をグランドに接続する構成とし、制御端子 50からの信号でスィッチの onZoffを制御してもよい。この構成でも、 DCオフセット変動を検出する動作を停止することが可能となる。

(DCオフセットキャンセルループ 52の具体例 3)

図 33に、図 26に示した DCオフセットキャンセルループ 52の具体例 3の構成を示す。本具体例による DCオフセットキャンセルループ 52は、図 21に示した DCオフセットキヤンセルループ 24と比較すると、抵抗 43, 45をそれぞれ可変抵抗 59, 60に置き換えた点と、可変抵抗 59, 60の抵抗値を制御端子 50 (図 33には図示せず)からの信号で制御する点とが異なる。

[0072] それにより、本具体例によれば、図 34の接続点 47の入力電圧—出力電圧特性に示すように、閾値を VI、 VI 'などに調整したり、図 35の接続点 46の入力電圧—出力電圧特性に示すように、閾値を V2、 V2'などに調整したりすることが可能となる。

[0073] なお、本具体例においては、図 21に示した抵抗 43, 45を可変抵抗 59, 60に置き換える構成としたが、この構成に限定されない。

[0074] 例えば、図 27に示したようなスィッチと抵抗とを直列接続してなる線回路を、抵抗 4 3と並列に接続することで電源電圧に接続するとともに、図 27に示したようなスィッチと抵抗とを直列接続してなる線回路を、抵抗 45と並列に接続することでグランドに接続する構成とし、制御端子 50からの信号でスィッチの onZoffを制御してもよい。この構成でも、判定素子 51に設定される閾値を調整することが可能となる。

[0075] または、図 21に示した抵抗 43, 45を、可変抵抗 59, 60ではなぐ図 27に示したようなスィッチで置き換えて、接続点 46、 47をそれぞれスィッチを介して電源電圧およびグランドに接続する構成とし、制御端子 50からの信号でスィッチの onZoffを制御してもよい。この構成でも、 DCオフセット変動を検出する動作を停止することが可能となる。

(第 5の実施形態）

図 36に、本発明の第 5の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、 DCオフセットキヤンセルループ 24を、閾値調整機能を備える DCオフセットキャンセルループ 52 に変更した点が異なる。詳細には、 DCオフセットキャンセルループ 52は、 DCオフセットキャンセルループ 24と比較すると、判定素子 26と並列に接続され、判定素子 26 とは検出閾値範囲の異なる判定素子 61が追加されている点と、 LPF25の出力ノードと判定素子 26, 61の入力ノードとの間に、切替手段であるスィッチ 62, 63が追加されている点と、判定素子 26, 61の出力ノードと第 1のスィッチ 27、第 2のスィッチ 28 の入力ノードとの間に、切替手段であるスィッチ 64〜67が追加されている点が異なる。並列接続される判定素子は 2つ以上の数でよい。ここでは、判定素子 26, 61およびスィッチ 62〜67からなる構成を判定素子 51と呼ぶ。

[0076] 本実施形態によれば、入力端子 21の前段の回路での利得の切替えなどにより、入力信号に含まれる所望信号成分の振幅が変化し、定常状態で判定素子 26へ入力される信号の振幅が過小になったり過大になったりした場合でも、適切な閾値を持つ他の判定素子（61など）を選択し、選択した他の判定素子への切り替えをスィッチ 62 〜67により行うことで、 DCオフセットキャンセルループ 52が動作して出力信号の所望信号成分をキャンセルしてしまうといった誤動作を起こすことなぐ DCオフセットの変動に対して適切に対応することができる。その他の基本機能は、図 10に示した第 1 の実施形態と同様であることは明らかである。

(第 6の実施形態）

図 37に、本発明の第 6の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、 DCオフセットキヤンセルループ 24を、閾値調整機能を備える DCオフセットキャンセルループ 52 に変更した点が異なる。詳細には、 DCオフセットキャンセルループ 52は、 DCオフセットキャンセルループ 24と比較すると、 LPF25と判定素子 26の入力ノードとの間に、第 3の素子である利得可変増幅器 68が追加されている点が異なる。ここでは、判定素子 26および利得可変増幅器 68からなる構成を判定素子 51と呼ぶ。

[0077] 本実施形態によれば、入力端子 21の前段の回路での利得の切替えなどにより、入力信号に含まれる所望信号成分の振幅が変化した場合に、利得可変増幅器 68の利得を調整することで、定常状態で判定素子 26へ入力される信号の振幅が過小になつたり過大になったりすることを防ぐことができる。それにより、 DCオフセットキャンセルループ 52が動作して出力信号の所望信号成分をキャンセルしてしまうといった誤動作を起こすことなく、 1つの判定素子で DCオフセットの変動に対して適切に対応することができる。その他の基本機能は、図 10に示した第 1の実施形態と同様であることは明らかである。

(第 7の実施形態）

図 38に、本発明の第 7の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、 DCオフセットキヤンセルループ 24を、閾値調整機能を備える DCオフセットキャンセルループ 69 に変更した点が異なる。詳細には、 DCオフセットキャンセルループ 69は、 DCオフセットキャンセルループ 24と比較すると、 HPF23の出力ノードと出力端子 22との間に、第 2の素子である利得可変増幅器 70が追加されて、る点と、判定素子 26の代わりに第 4から第 6の実施形態（図 26、図 36、図 37)で述べた閾値調整機能を備える判定素子 51を設けた点が異なる。

[0078] 本実施形態によれば、図 10に示した第 1の実施形態と同様の基本機能に加えて、全体として IF (Intermediate Frequency)段の信号を増幅するための利得可変増幅器としての機能も併せ持つことができる。

[0079] また、利得可変増幅器 70から出力される信号により DCオフセットキャンセルループ 69を動作させているため、利得可変増幅器 70の利得を変化させた際に利得可変増幅器 70から出力される信号の DCレベルが変動したとしても、 DCオフセットのキャンセル動作が行われる。その際、 DCオフセットの変動を検出するための閾値 VI, V2 は、利得可変増幅器 70に設定される各利得に応じて、利得可変増幅器 70から出力される信号の振幅が VIから V2の間に収まるよう設定される。

[0080] また、 LPF25のカットオフ周波数は、利得可変増幅器 70の高周波特性に応じて調整され、全体として DCオフセットキャンセルループ 69の応答時間が適切となるよう設計される。また、利得可変増幅器 70の高周波特性によっては LPF25を省略することが可能となる。

[0081] また、利得可変増幅器 70は、アツテネータでもよ!/、。ある、は、利得可変増幅器 70 をチャネル選択のための LPFで置き換えてもよ!/、。

[0082] なお、本実施形態にぉ、ては、第 6の実施形態の利得可変増幅器 68を追加した構成としても良い。この場合、利得可変増幅器 70の利得と利得可変増幅器 68の利得との積が一定となるように制御する。そして、 DCオフセットの変動を検出するための閾値 VI, V2は、利得可変増幅器 70の利得と利得可変増幅器 68の利得との積に応じて、利得可変増幅器 70から出力される信号の振幅力から V2の間に収まるよう設定すればよい。

(第 8の実施形態）

図 39に、本発明の第 8の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 38に示した第 7の実施形態と比較すると、 HPF23を容量 71とし、 HPF23の出力ノードに接続された利得可変増幅器 70のバイアス回路を抵抗 72, 73を用いて構成している点が異なる。

[0083] 本実施形態によっても、図 10に示した第 1の実施形態と同様の基本機能に加えて、全体として IF段の信号を増幅するための利得可変増幅器としての機能も併せ持つことができる。

[0084] また、利得可変増幅器 70から出力される信号により DCオフセットキャンセルループ 69を動作させているため、利得可変増幅器 70の利得を変化させた際に利得可変増幅器 70から出力される信号の DCレベルが変動したとしても、 DCオフセットのキャンセル動作が行われる。その際、 DCオフセットの変動を検出するための閾値 VI, V2 は、利得可変増幅器 70に設定される各利得に応じて、利得可変増幅器 70から出力される信号の振幅が VIから V2の間に収まるよう設定される。

[0085] また、 LPF25のカットオフ周波数は、利得可変増幅器 70の高周波特性に応じて調整され、全体として DCオフセットキャンセルループ 69の応答時間が適切となるよう設計される。また、利得可変増幅器 70の高周波特性によっては LPF25を省略することが可能となる。

[0086] また、利得可変増幅器 70は、アツテネータでもよ!/、。ある、は、利得可変増幅器 70 をチャネル選択のための LPFで置き換えてもよ!/、。

(第 9の実施形態）

図 40に、本発明の第 9の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図 10に示した第 1の実施形態と比較すると、 DCオフセットキヤンセルループ 24を、 DCオフセットキャンセルループ 74に変更した点が異なる。詳細には、 DCオフセットキャンセルループ 74は、 DCオフセットキャンセルループ 24 と比較すると、第 1のスィッチ 27および第 2のスィッチ 28の接続点と HPF23の出カノードとの間に、信号遮断スィッチであるスィッチ 75が追加されている点が異なる。このスィッチ 75は、 DCオフセットをキャンセルするための機構（LPF25、判定素子 26、第 1のスィッチ 27および第 2のスィッチ 28からなる機構)を HPF23の出力ノードから切り離し、 DCオフセットのキャンセル動作を停止させるために設けられて、る。

[0087] 本実施形態によれば、受信信号のタイムスロット等の状態に応じて、 DCオフセットキャンセルループ 74を動作させるか否かを選択することが可能となる。その他の基本機能は、図 10に示した第 1の実施形態と同様であることは明らかである。

[0088] なお、本実施形態においては、第 1のスィッチ 27および第 2のスィッチ 28の接続点と HPF23の出力ノードとの間に、信号遮断スィッチであるスィッチ 75を追加した構成としたが、この構成に限定されない。例えば、スィッチ 75の代わりにまたはスィッチ 75 に追加して、 LPF25の出力ノードと判定素子 26の入力ノードとの間に別の信号遮断スィッチを設けてもよい。

[0089] 以下、本発明による信号処理装置を、ダイレクトコンバージョン受信機に適用した場合の具体的な構成について説明する。

(ダイレクトコンバージョン受信機の具体例 1)

図 11に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例 1の構成を示す。なお、図 11では、 LNA2で増幅された後の信号が分岐される 2経路のうち、片側の経路のみ示している（以下の図 41から図 43も同様)。

[0090] 本具体例によるダイレクトコンバージョン受信機は、図 1に示した従来例と比較すると、利得可変増幅器 5, 7 (図 1では、利得可変増幅器 5a, 7aに相当）の入出力段に、第 1から第 3の実施形態による信号処理装置（図 10、図 24、図 25)で示した HPF23 および DCオフセットキャンセルループ 24に相当する、 HPF23a, 23b, 23c, 23dおよび DCオフセットキャンセノレループ 24a, 24b, 24c, 24dを付カ卩した点が異なる。

[0091] 本具体例によれば、単純なハイパス素子を用いた従来技術では実現できな力つた、所望信号成分の欠落のない伝送と、ダイナミックオフセットに対する対応との両立を実現することができる。また、複雑な ADC、 DACを必要としない、タイムスロットに同期した制御信号を外部から供給する必要が無い、所望の受信タイムスロット内で DC オフセットの変動にも対応できるという利点がある。

(ダイレクトコンバージョン受信機の具体例 2)

図 41に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例 2の構成を示す。本具体例によるダイレクトコンバージョン受信機は、図 11に示した具体例 1と比較すると、 DCオフセットキャンセルループ 24a, 24b, 24c, 24dの代わりに、第 9の実施形態による信号処理装置（図 40)で示した DCオフセットキャンセルループ 74に相当する DCオフセットキャンセルループ 74a, 74b, 74c, 74dを設けた点が異なる。

[0092] 本具体例によれば、例えば、ダイレクトコンバージョン受信機の立ち上げ直後など受信機全体の利得設定が定まって、な、期間にお、て、利得可変増幅器 7の後段の DCオフセットキャンセルループ 74dによる DCオフセットのキャンセル動作を停止することができる。そのため、 DCオフセットの変動がないにもかかわらず、所望信号の振幅が過大または過小になったために、 DCオフセットキャンセルループ 74が動作して出力信号の所望信号成分をキャンセルしてしまうことがなくなる。それにより、ベースバンド信号処理部 9が受信信号の信号強度の測定を誤り、利得制御部 (ゲイン設定部） 10から誤った信号が LNA2および利得可変増幅器 5, 7に送られることで、受信機全体の利得設定を誤るとヽつた問題を回避することが可能となる。その他の基本機能は、図 11に示した具体例 1と同様であることは明らかである。

(ダイレクトコンバージョン受信機の具体例 3)

図 42に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例 3の構成を示す。本具体例によるダイレクトコンバージョン受信機は、図 11に示した具体例 1と比較すると、 DCオフセットキャンセルループ 24a, 24b, 24c, 24dの代わりに、第 4から第 6の実施形態による信号処理装置（図 26、図 36、図 37)で示した DCオフセットキャンセルループ 52に相当する DCオフセットキャンセルループ 52a , 52b, 52c, 52dを設けた点が異なる。

[0093] 本具体例によれば、 LNA2および利得可変増幅器 5, 7の利得が変更され、 HPF2 3a, 23b, 23c, 23dから出力される信号の振幅が変わった場合でも、制御端子 50から DCオフセットキャンセルループ 52a, 52b, 52c, 52dの閾値を制御することで、 D Cオフセットキャンセルループ 52a, 52b, 52c, 52dが動作して出力信号の所望信号成分をキャンセルしてしまうことがなくなる。それにより、 DCオフセットの変動に対して適切な対応を実現することができる。その他の基本機能は、図 11に示した具体例 1と同様であることは明らかである。

(ダイレクトコンバージョン受信機の具体例 4)

図 43に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例 4の構成を示す。本具体例によるダイレクトコンバージョン受信機は、図 1に示した従来例と比較すると、利得可変増幅器 5a, 7aの代わりに、第 7および第 8の実施形態による信号処理装置（図 28、図 29)で示した HPF23および DCオフセットキャンセルループ 69 (利得可変増幅器 70と一体化されている）に相当する、 HPF23a, 23b および DCオフセットキャンセルループ 69a, 69bを付カ卩した点が異なる。

[0094] 本具体例によれば、図 42に示した具体例 3と同様に、利得可変増幅器 70a, 70b の利得に応じて DCオフセットキャンセルループ 69a, 69bの閾値を調整する機能を備えるだけでなぐ具体例 3よりも少ない素子数で同様の機能を得ることが可能となる。その他の基本機能は、図 11に示した具体例 1と同様であることは明らかである。以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることはなぐ本発明の技術思想の範囲で変形することができることは言うまでもない。例えば、本発明は、上述したダイレクトコンバージョン受信機の他、 DCオフセットが問題となる通信機器などにも適用することができる。

Claims

請求の範囲

[1] 入力信号が入力される入力端子と、

前記入力信号の直流成分を遮断する第 1の素子と、

前記第 1の素子力出力される信号を出力信号として出力する出力端子と、前記出力信号の電圧が予め設定された検出閾値範囲を外れたカゝ否かを判定する判定素子と、

前記判定素子にて前記出力信号の電圧が前記検出閾値範囲から外れたと判定された場合、前記第 1の素子の出力ノードを電源回路に接続するスィッチとを有する信号処理装置。

[2] 前記電源回路は、

第 1の電源回路と

第 2の電源回路とを含み、

前記スィッチは、

一端が前記第 1の電源回路に接続され、他端が前記第 1の素子の出力ノードに接続された第 1のスィッチと、

一端が前記第 2の電源回路に接続され、他端が前記第 1の素子の出力ノードに接続された第 2のスィッチとを含み、

前記判定素子は、前記出力信号の電圧が前記検出閾値範囲から外れたと判定した場合、前記第 1のスィッチを駆動して前記第 1の素子の出力ノードを前記第 1の電源回路に接続するか、または、前記第 2のスィッチを駆動して前記第 1の素子の出力ノードを前記第 2の電源回路に接続する、請求項 1に記載の信号処理装置。

[3] 前記第 1の電源回路は、前記信号処理装置の電源電圧である、請求項 2に記載の信号処理装置。

[4] 前記電源電圧は、前記信号処理装置全体を駆動するための電源電圧と共通化されている、請求項 3に記載の信号処理装置。

[5] 前記第 1の電源回路は、定電圧源である、請求項 2に記載の信号処理装置。

[6] 前記第 2の電源回路は、前記信号処理装置のグランドである、請求項 2に記載の信号処理装置。

[7] 前記第 1の電源回路は、前記第 1のスィッチへ電流を流し出す定電流源であり、前記第 2の電源回路は、前記第 2のスィッチからの電流が流れ込む定電流源である

、請求項 2に記載の信号処理装置。

[8] 前記第 1の素子の出力ノードと前記出力端子との間に設けられ、前記第 1の素子から出力された信号を増幅して前記出力端子に出力するとともに外部から入力される利得制御信号により利得が変化する第 2の素子をさらに有する、請求項 1に記載の信号処理装置。

[9] 前記出力端子と前記判定素子の入力ノードとの間に設けられ、前記第 1の素子から出力された信号を増幅して前記判定素子に出力するとともに外部力入力される利得制御信号により利得が変化する第 3の素子をさらに有する、請求項 1に記載の信号処理装置。

[10] 前記第 1の素子の出力ノードと前記出力端子との間に設けられ、前記第 1の素子から出力された信号を増幅して前記出力端子に出力するとともに外部から入力される利得制御信号により利得が変化する第 2の素子と、

前記出力端子と前記判定素子の入力ノードとの間に設けられ、前記第 2の素子から出力された信号を増幅して前記判定素子に出力するとともに外部力入力される利得制御信号により利得が変化する第 3の素子とをさらに有する、請求項 1に記載の信号処理装置。

[11] 前記第 2の素子の利得と、前記第 3の素子の利得との積が一定である、請求項 10 に記載の信号処理装置。

[12] 前記第 1の素子は、ハイパスフィルタである、請求項 1に記載の信号処理装置。

[13] 前記第 1の素子は、容量である請求項 1に記載の信号処理装置。

[14] 前記第 1の素子の出力ノードを前記スィッチにより前記電源回路に接続した場合に

、前記第 1の素子の出力ノードの電流が充電または放電される時の時定数は、前記第 1の素子の時定数よりも短くなつている、請求項 1に記載の信号処理装置。

[15] 前記出力端子と前記判定素子の入力ノードとの間、または前記第 1の素子の出カノードと前記スィッチとの間のいずれかに設けられ、信号を遮断するための信号遮断スイッチをさらに有する、請求項 1に記載の信号処理装置。

[16] 前記出力端子と前記判定素子の入力ノードとの間、および前記第 1の素子の出力ノードと前記スィッチとの間に設けられ、信号を遮断するための信号遮断スィッチをさらに有する、請求項 1に記載の信号処理装置。

[17] 前記判定素子は、当該判定素子に設定される前記検出閾値範囲を調整する制御端子を含む、請求項 1に記載の信号処理装置。

[18] 前記判定素子は、前記出力信号の電圧が前記検出閾値範囲を外れたか否かを判定する判定動作を停止させる制御端子を含む、請求項 1に記載の信号処理装置。

[19] 前記判定素子は、第 1の検出閾値範囲が設定される第 1の判定素子と、前記第 1の判定素子と並列に接続され、前記第 1の検出閾値範囲とは異なる第 2の検出閾値範囲が設定される第 2の判定素子とを含み、前記出力信号の電圧が、前記第 1の判定素子または前記第 2の判定素子のうち選択された判定素子に設定された検出閾値範囲を外れたか否かを判定する、請求項 1に記載の信号処理装置。

[20] 前記第 1の判定素子および前記第 2の判定素子のそれぞれの入力ノードまたは出力ノードに設けられ、前記第 1の判定素子または前記第 2の判定素子のうち選択された判定素子への切り替えを行う切替手段をさらに有する、請求項 19に記載の信号処理装置。

[21] 前記判定素子は、互いに検出閾値範囲の設定が異なり並列接続された複数の判定素子を含み、前記出力信号の電圧が、前記複数の判定素子のうち選択された判定素子に設定された検出閾値範囲を外れたか否かを判定する、請求項 1に記載の信号処理装置。

[22] 前記複数の判定素子のそれぞれの入力ノードまたは出力ノードに設けられ、前記複数の判定素子のうち選択された判定素子への切り替えを行う切替手段をさらに有する、請求項 21に記載の信号処理装置。

[23] 前記出力端子と前記判定素子の入力ノードとの間にローパスフィルタをさらに有する、請求項 1に記載の信号処理装置。

[24] 前記判定素子は、 n型 MOSFETと p型 MOSFETとからなる CMOSインバータを含み、前記 n型 MOSFETと前記 p型 MOSFETとの電流駆動能力比を変更することにより前記検出閾値範囲が調整される、請求項 1に記載の信号処理装置。

[25] 前記判定素子は、

ソースフォロア動作する n型 MOSFETおよび p型 MOSFETと、前記第 1の電源回路と前記第 2の電源回路との間に直列に接続された 3つの抵抗とを含み、

前記 n型 MOSFETおよび前記 p型 MOSFETのゲート端子が並列に接続された接続点が前記判定素子の入力ノードとなり、

前記 n型 MOSFETおよび前記 p型 MOSFETのソース端子が前記 3つの抵抗の異なる 2つの接続点にそれぞれ接続され、該 2つの接続点が前記第 1のスィッチおよび前記第 2のスィッチ素子にそれぞれ接続される前記判定素子の出力ノードとなる、請求項 2に記載の信号処理装置。

[26] 前記入力端子は、ダウンコンバージョン受信機におけるミキサ、利得可変増幅器、またはローパスフィルタのいずれかの出力ノードに接続される、請求項 1に記載の信号処理装置。

[27] 前記出力端子は、ダウンコンバージョン受信機における利得可変増幅器、または口一パスフィルタのいずれかの入力ノードに接続される、請求項 1に記載の信号処理装置。

[28] 前記第 2の素子は、ダウンコンバージョン受信機における利得可変増幅器の利得を制御する利得制御信号が分岐して入力され、該利得制御信号により利得が変化する

、請求項 8または 10に記載の信号処理装置。

[29] 前記第 3の素子は、ダウンコンバージョン受信機における利得可変増幅器の利得を制御する利得制御信号が分岐して入力され、該利得制御信号により利得が変化する

、請求項 9または 10に記載の信号処理装置。