JPWO2005112282A1

JPWO2005112282A1 - 信号処理装置

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Inventors: 貴司東海林; 松野　典朗; 典朗松野
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Abstract

本発明の信号処理装置は、入力信号が入力される入力端子（２１）と、入力信号の直流成分を遮断するハイパスフィルタ（２３）と、ハイパスフィルタ（２３）からの信号を出力信号として出力する出力端子（２２）と、出力信号の電圧が予め設定された検出閾値範囲を外れたか否かを判定する判定素子（２６）と、判定素子（２６）にて出力信号の電圧が検出閾値範囲から外れたと判定された場合、ハイパスフィルタ（２３）の出力ノードを電源回路に接続するスイッチ（２７，２８）とを有する。

Description

本発明は、ダイレクトコンバージョン受信機などに適用される信号処理装置に関し、特に、周辺環境に応じてダイナミックに変動するＤＣオフセットを抑制することと、所望の信号成分を欠落させずに信号伝送を行うこととを両立させる信号処理装置に関する。

従来のダイレクトコンバージョン受信機の一般的な構成例を図１に示す。不図示のアンテナで受信されたＲＦ（Radio Frequency）信号は、入力端子１に入力され、低雑音増幅器（Low Noise Amplifier：以下、ＬＮＡという）２で増幅された後、２経路に分岐される。２経路に分岐されたＲＦ信号は、ダウンコンバージョンミキサ（以下、ミキサという）３ａ，３ｂのそれぞれにて、ローカル信号入力端子４ａ，４ｂから入力されたローカル信号（以下、ＬＯ信号という）ｃｏｓωｔ、ｓｉｎωｔとミキシング（乗算）され、ダウンコンバージョンされる。ＬＯ信号ｃｏｓωｔ、ｓｉｎωｔは、互いに９０度の位相差を持つ信号であり、ＬＯ信号ｃｏｓωｔ、ｓｉｎωｔの周波数は、所望のＲＦ信号のキャリア周波数と同一の周波数が選ばれている。これにより、ミキサ３ａ，３ｂによる１回のダウンコンバージョンでベースバンド信号が得られる。

ミキサ３ａ，３ｂから出力されるベースバンド信号は、利得可変増幅器５ａ，５ｂ，７ａ，７ｂ、チャネル選択のためのローパスフィルタ（以下、ＬＰＦという）６ａ，６ｂ、およびアナログ／ディジタルコンバータ（以下、ＡＤＣという）８ａ，８ｂにより、ディジタル信号に変換される。ＡＤＣ８ａ，８ｂで変換されたディジタル信号は、ベースバンド信号処理部（ＢＢ）９で処理される。利得制御部（ゲイン設定部）１０では、ベースバンド信号処理部９で処理された結果のうち受信信号のタイムスロットやＢＥＲ（ビットエラーレート）データ、受信強度等の結果に基づき、適宜、ＬＮＡ２および利得可変増幅器５ａ，５ｂ，７ａ，７ｂの利得を制御する。

上述のダイレクトコンバージョン受信機では、ＬＰＦ６ａ，６ｂでチャネル信号以外の成分を濾波する前に、ミキサ３ａ，３ｂでベースバンド信号へのダウンコンバージョンが行われている。そのため、妨害波が存在する環境などでは、ミキサ３ａ，３ｂよりも前段で充分な利得を稼ぐことができない。よって、ミキサ３ａ，３ｂにてダウンコンバージョンが行われた後の所望の信号の強度は基本的に弱くなるため、ダウンコンバージョン後の信号に対してＤＣオフセットが与える影響は相対的に大きくなる。

ＤＣオフセットは、ミキサ３ａ，３ｂのばらつきに起因して発生する。しかし、これ以外にも、ＤＣオフセットが発生する幾つかのメカニズムが知られている。

従来の信号処理装置において、ＤＣオフセットが発生する主なメカニズムについて、図２から図５を用いて説明する。なお、図２から図５において、符号３は図１の３ａ，３ｂを指し、符号４は図１の４ａ，４ｂを指している。

図２に示した信号処理装置においては、ローカル信号入力端子４からミキサ３に入力されるＬＯ信号が、リークなどにより経路１１を通ってミキサ３のＲＦポートに廻り込み、ＬＯ信号同士がミキシングされることにより、ＤＣオフセットが発生している。このＤＣオフセットは、時間と共に変動しない、いわゆるスタティックオフセットである。

図３に示した信号処理装置においては、ローカル信号入力端子４から入力されるＬＯ信号が経路１２を通ってＬＮＡ２の入力端子１側からミキサ３のＲＦポートに廻り込み、ＬＯ信号同士がミキシングされることにより、ＤＣオフセットが発生している。このＤＣオフセットは、ＬＮＡ２に設定される利得に応じてＤＣオフセット量が変動する。従って、ＲＦ信号の受信を開始した直後にＬＮＡ２の利得を設定した時には、ＤＣオフセット量が変動する。また、ＬＮＡ２の入力端子１に廻り込んだＬＯ信号は、アンテナへ逆流して一旦空間に放射された後、再度アンテナからＬＮＡ２、ミキサ３へと戻ってくる場合がある。この場合のＤＣオフセットは、周辺環境に応じてダイナミックにＤＣオフセット量が変動する、いわゆるダイナミックＤＣオフセットである。

図４に示した信号処理装置においては、アンテナで受信されたＲＦ信号の一部が経路１３を通ってミキサ３のローカル信号入力端子４側に廻り込み、ＲＦ信号同士がミキシングされることにより、ＤＣオフセットが発生している。このＤＣオフセットは、所望のＲＦ信号の周波数帯近傍に強い妨害波がある場合に顕著に現れる。妨害波の受信強度はフェージングなどの影響により変動するため、図４に示したＤＣオフセットはダイナミックＤＣオフセットとなる。

図５に示した信号処理装置においては、ＬＮＡ２で増幅されたＲＦ信号の一部が経路１４を通ってミキサ３のローカル信号入力端子４側に廻り込み、ＲＦ信号同士がミキシングされることにより、ＤＣオフセットが発生している。このＤＣオフセットは、フェージングなどの影響を受けてダイナミックにＤＣオフセット量が変動するダイナミックＤＣオフセットとしての性質と、ＬＮＡ２の利得変化の影響を受けてＤＣオフセット量がステップ的に変動する性質との両方を備えている。このＤＣオフセットは、その他に、ミキサ３の２次歪みによってもＤＣオフセット量が変動する。

以下、従来の信号処理装置においてＤＣオフセットをキャンセル（除去）する技術について、図６から図９を用いて説明する。なお、図６から図９において、符号３は図１の３ａ，３ｂを指し、符号４は図１の４ａ，４ｂを指し、符号５は図１の５ａ，５ｂを指している。

図６に示した信号処理装置においては、ミキサ３の出力側に、ミキサ３から出力された信号のＤＣ成分を遮断する容量１５が設けられている。

図７に示した信号処理装置においては、図６と同様、ミキサ３の出力側に、ミキサ３から出力された信号のＤＣ成分を遮断するハイパスフィルタ（以下、ＨＰＦという）１６が設けられている。容量１５およびＨＰＦ１６は、どちらもカットオフ周波数以上の周波数成分のみを通過させるハイパス特性を有している。従来、ＨＰＦ１６のカットオフ周波数は、信号の所望成分が欠落しないよう充分低く選ばれており、信号処理装置を適用した通信システムにおける伝送レートの０．１％程度となるよう設計されている（例えば、「B.Razavi, “A 2.4-GHz CMOS Receiver for TEEE 802.11 Wireless LAN's ”IEEE JSSC, Vol.34, No.10, pp.1382-1385 Oct. 1999」参照）。

しかし、図６および図７に示した信号処理装置には、信号の所望成分の一部が欠落する可能性があること、ＤＣオフセット量が時間と共に変動する場合にはＤＣオフセットの除去と所望の信号成分の保存との両立が難しくなることなどの共通した欠点がある。

すなわち、ＤＣオフセット量が時間変動するダイナミックＤＣオフセットなどに対応するためには、ＨＰＦ１６のカットオフ周波数を高くすることが必要である。しかし、ＨＰＦ１６のカットオフ周波数を高くすると、信号の所望成分も欠落することになるため、受信信号の変調方式によってはＢＥＲが許容できないくらい劣化してしまう。

図８に示した信号処理装置においては、利得可変増幅器５に、ＤＣサーボのフィードバックを行うための帰還素子１７が追加されている。利得可変増幅器５および帰還素子１７は、ＨＰＦと増幅器を兼ねた機能を備えている。図８に示した信号処理装置も、図６および図７に示した信号処理装置と同じ欠点がある。

図９に示した信号処理装置においては、ミキサ３から出力された信号に含まれるＤＣオフセットをＡＤＣ１８で取り込み、信号処理部１９でＤＣオフセット量を検出し、ディジタル／アナログコンバータ（以下、ＤＡＣという）２０でＤＣオフセットをキャンセルする方式が採られている。なお、図９においては、フィードフォワード型の構成が示されているが、フィードバック型の構成とすることも可能である。

上記方式として、ＤＣオフセット量の検出を非所望の受信タイムスロット内で行い、所望の受信タイムスロット内ではＤＣオフセットをキャンセルする信号を固定する方式が知られている。しかし、この方式には、ハードウェア構成が複雑になること、受信タイムスロットに同期してＤＣオフセットをキャンセルさせるための制御信号をベースバンド信号処理部で生成する必要があること、所望の受信タイムスロット内でＤＣオフセットの変動があるとその変動に対応することができないことなどの欠点がある。

ＤＣオフセットをキャンセルする別の従来技術として、特開平８−３１６９９８号公報（以下、特許文献１という）に開示された技術が挙げられる。この技術は、基本的にＨＰＦを用いたものである。この技術の特徴は、受信信号レベル（＝受信信号強度）をモニタし、モニタした受信信号レベルが所定値よりも大きく変動した場合に限り、ＨＰＦの時定数を短くすることにある。受信信号レベルが変化すると、次の（１）および（２）のようなＤＣオフセットの変動を招く。
（１）ミキサの２次歪みに起因するＤＣオフセットの変動
（２）利得可変増幅器の利得切り替えが生じることによるＤＣオフセットの変動
従って、特許文献１に開示された技術によれば、（１）および（２）のＤＣオフセットの変動などに対応することができる。

しかし、特許文献１に開示された技術においては、ＤＣオフセットの変動を、受信信号レベルの変動という形で間接的に観測して制御しているため、必ずしも適切な制御がなされないという欠点がある。すなわち、信号処理装置にてＤＣオフセットが発生するメカニズムおよび信号処理装置の設定条件によっては、ＤＣオフセットが変動しないにも関わらずＨＰＦの時定数が短い方に切り替えられたり、ＤＣオフセットが変動しているにもかかわらず時定数が長いままであったりする可能性がある。また、特許文献１に開示された技術においては、モニタした受信信号レベルに基づいてＨＰＦの時定数を切り替える信号を発生する装置が別途必要になるため、ハードウェア構成が複雑になるという欠点もある。

ＤＣオフセットをキャンセルする別の従来技術として、特開平１１−１８６８７４号公報（以下、特許文献２という）に開示された技術が挙げられる。この技術では、差動入力を持つ増幅器を設け、この増幅器の一方の端子が信号入力端子で、他方の端子には差動出力からの負帰還信号が入力される。負帰還パスには、小振幅信号に対しては低利得となり、大振幅信号に対しては高利得となる非線形素子が挿入される。これにより、信号処理装置から出力される信号のＤＣレベルを収束させるまでの応答時間を短くすることができるとしている。

しかし、特許文献２に開示された技術においては、信号処理装置に入力される信号に定常的なＤＣオフセットが含まれている場合の応答において明らかな欠点がある。例えば、入力された信号に含まれるＤＣオフセット電圧が理想的な中点電位よりも大幅に高く、その信号にＤＣオフセット電圧よりも小振幅の所望信号成分が重畳している場合を考える。この場合、特許文献２に開示された技術による装置では、負帰還信号のＤＣ電圧も、上記オフセット電圧に近く、理想的な中点電位よりも大幅に高い電圧になる。すなわち、負帰還パスに挿入された非線形素子から出力される信号のＤＣレベルも、理想的な中点電位からはかなり外れた電圧レベルになる。従って、この非線形素子は高利得状態になり、それによりＨＰＦのカットオフ周波数は高い状態のままとなる。

以上をまとめると、特許文献２に開示された技術においては、ＨＰＦの時定数は、信号処理装置に入力される信号に含まれるＤＣオフセットの絶対値で決まるため、信号処理装置から出力される信号のＤＣレベルを収束させると共にＨＰＦの時定数を長くすることはできない。

ＤＣオフセットをキャンセルする別の従来技術として、特開２００３−２２４４８８号公報（以下、特許文献３という）に開示された技術が挙げられる。この技術は、ＨＰＦを用いたものである。この技術の特徴は、次の（１）から（４）のいずれかに該当するとき、ＤＣオフセットが増大する可能性の高い期間であると判定し、ＨＰＦの時定数を通常動作時よりも短くすることで、ＤＣオフセットの変動に対応している。
（１）利得可変増幅器の利得を切り替えた時
（２）受信機の電源が投入された後の期間
（３）間欠受信時に回路を立ち上げた直後の期間
（４）Ｗ−ＣＤＭＡシステムにおける異周波数測定を開始した直後の期間
しかし、特許文献３に開示された技術においては、上記の（１）から（４）のいずれかに該当することを検出してＨＰＦのカットオフ周波数を制御しているため、ＤＣオフセットの変動が無い場合でもＨＰＦのカットオフ周波数を切り替えてしまう可能性がある。また、ＨＰＦの時定数を切り替えるための制御部が必要となり、ハードウェア構成が複雑化するという欠点もある。

以上述べた通り、従来技術においては、ダイナミックＤＣオフセットへの対応と、所望信号成分の欠落のない伝送とを両立することができない。

本発明の目的は、ダイナミックＤＣオフセットへの対応と、所望信号成分を欠落させない信号伝送とを両立することができる信号処理装置を提供することにある。

本発明の信号処理装置は、入力信号が入力される入力端子と、入力信号の直流成分を遮断する第１の素子と、第１の素子から出力される信号を出力信号として出力する出力端子と、出力信号の電圧が予め設定された検出閾値範囲を外れたか否かを判定する判定素子と、判定素子にて前記出力信号の電圧が検出閾値範囲から外れたと判定された場合、第１の素子の出力ノードを電源回路に接続するスイッチとを有する。

この構成によれば、周辺環境に応じてＤＣオフセットがダイナミックに変動することで出力信号の電圧が検出閾値範囲から外れたとしても、第１の素子の出力ノードを電源回路に接続しているため、第１の素子の出力ノードの電流を充電または放電させることができ、それにより、ダイナミックに変動するＤＣオフセットをキャンセルすることができる。

また、ＤＣオフセットの変動を、出力信号の電圧が検出閾値範囲を外れたか否かに応じて直接的にモニタしているため、ＤＣオフセットが変動しなければ、ＤＣオフセットをキャンセルする動作が行われることもなく、所望信号成分を欠落させることがない。

したがって、本発明の信号処理装置は、ダイナミックに変動するダイナミックＤＣオフセットへの対応と、所望信号成分の欠落のない伝送との両立を図ることができる。

従来のダイレクトコンバージョン受信機の構成例を示す図である。従来の信号処理装置において、ＤＣオフセットが発生するメカニズムの一例を説明する図である。従来の信号処理装置において、ＤＣオフセットが発生するメカニズムの別の例を説明する図である。従来の信号処理装置において、ＤＣオフセットが発生するメカニズムの別の例を説明する図である。従来の信号処理装置において、ＤＣオフセットが発生するメカニズムの別の例を説明する図である。従来の信号処理装置の一構成例を示す図である。従来の信号処理装置の別の構成例を示す図である。従来の信号処理装置の別の構成例を示す図である。従来の信号処理装置の別の構成例を示す図である。本発明の第１の実施形態による信号処理装置の構成を示す図である。本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例１の構成を示す図である。図１０に示したＤＣオフセットキャンセルループ２４の具体例１の構成を示す図である。図１２に示したＤＣオフセットキャンセルループ２４における第１の判定素子２９の入力電圧−出力電圧特性を示す図である。図１２に示したＤＣオフセットキャンセルループ２４における第２の判定素子３０の入力電圧−出力電圧特性を示す図である。図１０に示した信号処理装置の動作を説明する図である。図１０に示した信号処理装置の動作を説明する図である。図１０に示した信号処理装置の動作を説明する図である。図１０に示したＤＣオフセットキャンセルループ２４の具体例２の構成を示す図である。図１８に示したＤＣオフセットキャンセルループ２４における第１の判定素子３３の入力電圧−出力電圧特性を示す図である。図１８に示したＤＣオフセットキャンセルループ２４における第２の判定素子３４の入力電圧−出力電圧特性を示す図である。図１０に示したＤＣオフセットキャンセルループ２４の具体例３の構成を示す図である。図２１に示したＤＣオフセットキャンセルループ２４における接続点４７の入力電圧−出力電圧特性を示す図である。図２１に示したＤＣオフセットキャンセルループ２４における接続点４６の入力電圧−出力電圧特性を示す図である。本発明の第２の実施形態による信号処理装置の構成を示す図である。本発明の第３の実施形態による信号処理装置の構成を示す図である。本発明の第４の実施形態による信号処理装置の構成を示す図である。図２６に示したＤＣオフセットキャンセルループ５２の具体例１の構成を示す図である。図２７に示したＤＣオフセットキャンセルループ５２における第１の判定素子２９の入力電圧−出力電圧特性を示す図である。図２７に示したＤＣオフセットキャンセルループ５２における第２の判定素子３０の入力電圧−出力電圧特性を示す図である。図２６に示したＤＣオフセットキャンセルループ５２の具体例２の構成を示す図である。図３０に示したＤＣオフセットキャンセルループ５２における第１の判定素子３３の入力電圧−出力電圧特性を示す図である。図３０に示したＤＣオフセットキャンセルループ５２における第２の判定素子３４の入力電圧−出力電圧特性を示す図である。図２６に示したＤＣオフセットキャンセルループ５２の具体例３の構成を示す図である。図３３に示したＤＣオフセットキャンセルループ５２における接続点４７の入力電圧−出力電圧特性を示す図である。図３３に示したＤＣオフセットキャンセルループ５２における接続点４６の入力電圧−出力電圧特性を示す図である。本発明の第５の実施形態による信号処理装置の構成を示す図である。本発明の第６の実施形態による信号処理装置の構成を示す図である。本発明の第７の実施形態による信号処理装置の構成を示す図である。本発明の第８の実施形態による信号処理装置の構成を示す図である。本発明の第９の実施形態による信号処理装置の構成を示す図である。本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例２の構成を示す図である。本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例３の構成を示す図である。本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例４の構成を示す図である。

（第１の実施形態）
図１０に、本発明の第１の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、入力端子２１、出力端子２２、第１の素子であるＨＰＦ２３、およびＤＣオフセットキャンセルループ２４からなる。

ＤＣオフセットキャンセルループ２４は、ＬＰＦ２５、判定素子２６、第１のスイッチ２７、および第２のスイッチ２８からなる。

判定素子２６は、出力端子２２から出力される出力信号の電圧が予め設定された検出閾値範囲を外れたと判定した場合に、第１のスイッチ２７または第２のスイッチ２８のいずれかを駆動してＨＰＦ２３の出力ノードを電源回路に接続する。

本実施形態では、上記の電源回路として、信号処理回路の電源電圧である第１の電源回路と、信号処理回路のグランドである第２の電源回路との２つの電源回路が設けられている。そのため、判定素子２６は、出力信号の電圧が検出閾値範囲を外れたと判定した場合には、第１のスイッチ２７を駆動してＨＰＦ２３の出力ノードを電源電圧に接続するか、または、第２のスイッチ２８を駆動してＨＰＦ２３の出力ノードをグランドに接続する。

なお、第１の電源回路である信号処理回路の電源電圧は、信号処理回路全体を駆動するための電源電圧と共通化されていてもよい。また、第１の電源回路を、信号処理回路の電源電圧ではなく、定電圧源で構成してもよい。

本実施形態による信号処理装置は、例えば、図１１に示すようなダイレクトコンバージョン受信機に適用される。なお、図１１においては、ＨＰＦ２３は、ＨＰＦ２３ａ，２３ｂ，２３ｃ，２３ｄに相当し、また、ＤＣオフセットキャンセルループ２４は、ＤＣオフセットキャンセルループ２４ａ，２４ｂ，２４ｃ，２４ｄに相当する。図１１の内容については後で詳細に説明する。

以下、図１０に示したＤＣオフセットキャンセルループ２４のより具体的な構成について説明する。
（ＤＣオフセットキャンセルループ２４の具体例１）
図１２に、図１０に示したＤＣオフセットキャンセルループ２４の具体例１の構成を示す。判定素子２６は、ＣＭＯＳインバータに反転増幅器が接続された第１の判定素子２９と、第１の判定素子２９と同様の構成である第２の判定素子３０とが並列接続された構成となっている。第１のスイッチ２７および第２のスイッチ２８は、それぞれｐ型ＭＯＳＦＥＴ３１およびｎ型ＭＯＳＦＥＴ３２からなる。ｐ型ＭＯＳＦＥＴ３１のゲート端子には第２の判定素子３０の出力ノードが接続され、ｎ型ＭＯＳＦＥＴ３２のゲート端子には第１の判定素子２９の出力ノードが接続されている。

なお、本具体例においては、第１の判定素子２９および第２の判定素子３０のＣＭＯＳインバータの後段に接続された反転増幅器を省略し、第１のスイッチ２７のｐ型ＭＯＳＦＥＴ３１をｎ型ＭＯＳＦＥＴに置き換え、第２のスイッチ２８のｎ型ＭＯＳＦＥＴ３２をｐ型ＭＯＳＦＥＴに置き換えた構成としてもよい。

図１３および図１４に、それぞれ第１の判定素子２９および第２の判定素子３０の入力電圧−出力電圧特性を示す。Ｖ０は、判定素子２６に入力される信号のＤＣ電位であり、ＬＰＦ２５から出力される信号のＤＣ電位によって決定される。すなわち、Ｖ０は、ＨＰＦ２３から出力された信号のＤＣ電位、あるいは出力端子２２に接続された素子の入力バイアス等により決定される。Ｖ１、Ｖ２は、それぞれＤＣオフセットの変動を検出するための検出閾値範囲の上限値、下限値となる閾値であり、第１の判定素子２９および第２の判定素子３０に設定される。また、閾値Ｖ１、Ｖ２は、第１の判定素子２９および第２の判定素子３０のそれぞれにおける初段のＣＭＯＳインバータを構成するｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとの電流駆動能力比を変更することによって調整される。また、閾値Ｖ１、Ｖ２は、Ｖ２＜Ｖ０＜Ｖ１となるように設計される。判定素子２６へ入力される信号が閾値Ｖ１からＶ２の範囲内にある場合、第１の判定素子２９はＬｏｗレベルを出力し、第２の判定素子３０はＨｉｇｈレベルを出力し、それによりスイッチ２７，２８はともにオフ状態となる。従って、判定素子２６へ入力される信号の電圧がＶ１からＶ２の範囲内にある場合は、ＨＰＦ２３から出力される信号がそのまま出力端子２２から出力信号として出力される。

次に、本実施形態による信号処理装置の動作について説明する。ここでは、ＤＣオフセットキャンセルループ２４が、図１２に示した具体例１の構成であるものとする。なお、第１の判定素子２９および第２の判定素子３０のそれぞれに設定される閾値Ｖ１、Ｖ２は、定常状態において、ＬＰＦ２５から出力される信号の振幅が閾値Ｖ１からＶ２の範囲に収まるような値となる。

まず、定常状態にある場合の動作について説明する。

図１０に示した入力端子２１からの入力信号のうちＨＰＦ２３を通過した信号は、出力端子２２から出力信号として出力される。定常状態においては、出力端子２２の出力信号のＤＣ電位は、ＨＰＦ２３から出力される信号のＤＣ電位、あるいは出力端子２２に接続された素子への入力バイアス等により決まる。このとき、出力端子２２からＨＰＦ２３の出力ノードへのＤＣオフセットキャンセルループ２４は、第１のスイッチ２７および第２のスイッチ２８がともにオフであるために機能しない。なお、ＨＰＦ２３のカットオフ周波数は、所望信号成分が欠落しないように充分低く選ばれている。

次に、ある時刻でＤＣオフセット量がステップ状に変動した場合の動作について説明する。図１５から図１７に、図１０に示した入力端子２１からの入力信号に正のＤＣオフセットが含まれている場合に、出力端子２２の出力信号のＤＣレベルを収束させる動作を説明する図を示す。

ＨＰＦ２３は、カットオフ周波数が充分低く選ばれている。そのため、入力信号に含まれるＤＣオフセット量がステップ状に変動した場合にも、ＨＰＦ２３は、ステップ状の入力信号をほぼそのまま出力端子２２に出力する（図１５の左部のＨＰＦ２３の出力波形参照）。ＨＰＦ２３から出力された信号のうち、低周波成分がＬＰＦ２５で取り出され、判定素子２６に入力される（図１５の右部のＬＰＦ２５の出力波形参照）。判定素子２６は、ＬＰＦ２５で取り出された信号成分が、閾値Ｖ１からＶ２の範囲を外れた場合、ＤＣオフセットの時間変動が無視できないレベルにあると判定する。

ここでは、時刻ｔ１において、Ｖ０に含まれるＤＣオフセットが閾値Ｖ１を上回る正のＤＣオフセットに変動している。この場合、判定素子２６を構成する第１の判定素子２９および第２の判定素子３０は、ともにＨｉｇｈレベルを出力し、第２のスイッチ２８をオン状態にする。そうすると、ＨＰＦ２３の出力ノードがグランドに接続されるため、ＨＰＦ２３の出力ノードの電流は即座にグランドへ放電される（図１６の破線で示した電流を参照）。それにより正のＤＣオフセットがキャンセルされることになる。判定素子２６は、以降、ＤＣオフセットが閾値Ｖ１からＶ２の範囲に収まった時点で、第２のスイッチ２８をオフ状態とし、それにより放電が終了する（図１７の左右のＨＰＦ２３およびＬＰＦ２５の出力波形参照）。なお、図１７の左右のＨＰＦ２３およびＬＰＦ２５の出力波形においては、破線で示した波形は第２のスイッチ２８が動作しないと仮定したときの波形であり、実線は第２のスイッチ２８が動作したときの波形である。

一方、Ｖ０に含まれるＤＣオフセットが閾値Ｖ２を下回る負のＤＣオフセットに変動した場合には、判定素子２６を構成する第１の判定素子２９および第２の判定素子３０は、ともにＬｏｗレベルを出力し、第１のスイッチ２７をオン状態にする。そうすると、ＨＰＦ２３の出力ノードが電源電圧に接続されるため、スイッチ２７は、ＨＰＦ２３の出力ノードから瞬時的に流れ込んだ電流を充電し、それにより負のＤＣオフセットがキャンセルされることになる。

なお、ＨＰＦ２３の出力ノードにおける電流の充放電を行う時の時定数がＨＰＦ２３の時定数よりも短くなっていれば、上記の充放電動作をＨＰＦ２３の時定数よりも充分に短い時間内に行うことができる。上記の充放電動作が終了すると、再びＤＣオフセットの変動が生じない限り、ＬＰＦ２５から出力される信号の振幅は、ＤＣオフセットキャンセルループ２４によるＤＣオフセットのキャンセル動作が停止する範囲、すなわち閾値Ｖ１からＶ２の範囲に収まり続ける。すなわち、定常状態が継続する。

このとき、ＬＰＦ２５は、ＤＣオフセットキャンセルループ２４の応答時間を調整するとともに、瞬時的に振幅が増大したことによる誤動作を防止する役割を担っている。

まず、ＬＰＦ２５により、ＤＣオフセットキャンセルループ２４の応答時間が調整される理由について説明する。

ＬＰＦ２５のカットオフ周波数が高い場合、判定素子２６の入力ノードにはＤＣオフセットにより変動した高周波成分も伝達されることになる。そのため、ＨＰＦ２３から出力される信号のＤＣレベルが閾値Ｖ１からＶ２の範囲に収まるとほぼ同時に、第１のスイッチ２７または第２のスイッチ２８のいずれかがオフ状態になると、ＤＣオフセットをキャンセルする動作が終了する。言い換えれば、ＬＰＦ２５のカットオフ周波数は、ＨＰＦ２３から出力される信号のＤＣレベルが閾値Ｖ１からＶ２の範囲に収まるとほぼ同時に、第１のスイッチ２７または第２のスイッチ２８のいずれかがオフ状態になるように設定されている。よって、正のＤＣオフセットに対しては、Ｖ１−Ｖ０のＤＣオフセットが残留し、負のＤＣオフセットに対してはＶ２−Ｖ０のＤＣオフセットが残留することになる。

逆に、ＬＰＦ２５のカットオフ周波数が低い場合、ＨＰＦ２３から出力される信号のＤＣレベルが閾値Ｖ１からＶ２の範囲内に収まった後も、ＤＣオフセットをキャンセルする動作が終了せず、所望のＤＣレベルであるＶ０をオーバーシュートしてしまう。

すなわち、ＬＰＦ２５によってＤＣオフセットキャンセルループ２４の応答時間を調整することにより、ＨＰＦ２３から出力される信号のＤＣレベルの最適化を図ることができる。

次に、ＬＰＦ２５により、瞬時的に振幅が増大したことによる誤動作が防止される理由について説明する。

ここでは、本実施形態による信号処理装置をＯＦＤＭシステム（Orthogonal Frequency Division Multiplexing System：直交周波数分割多重伝送システム）に用いられるダイレクトコンバージョン受信機に適用した場合を考える。ＯＦＤＭシステムでは、各サブキャリア同士の位相がある瞬間に揃ってしまうことにより、信号振幅が瞬時的に増大してしまうことがある。この信号振幅が判定素子２６の閾値Ｖ１からＶ２の範囲を外れると、ダイレクトコンバージョン受信機内の回路の誤動作を招く。これを防ぐため、本実施形態においては、ＬＰＦ２５により、判定素子２６に入力される信号の周波数成分を制限している。

図１１に、本実施形態による信号処理装置をダイレクトコンバージョン受信機に適用した例を示す。図１１では、ＬＮＡ２で増幅された後の信号が分岐される２経路のうち、片側の経路のみ示している。

本実施形態によれば、図６から図８に示したように単純なハイパス素子を用いた従来技術では、所望信号成分の欠落のない伝送とダイナミックオフセットに対する対応との両立を実現できなかったのに対し、かかる両立を実現できるという利点がある。また、図９に示したように、ＤＣオフセットをＡＤＣ１８で取り込み、信号処理部１９でＤＣオフセット量を検出し、ＤＡＣ２０でＤＣオフセットをキャンセルする信号を発生する従来技術と比較すると、複雑なＡＤＣ、ＤＡＣを必要としない、タイムスロットに同期した制御信号を外部から供給する必要が無い、所望の受信タイムスロット内でＤＣオフセットの変動にも対応できるという利点がある。

また、本実施形態によれば、ＤＣオフセットの変動を直接的にモニタして、ＤＣオフセットのキャンセル動作を行っている。この点で、特許文献１に開示された、受信信号レベルを基にＤＣオフセットの変動を間接的に観測する従来技術と比較して、ＤＣオフセットのキャンセル動作を確実に行うことができるという利点がある。すなわち、受信信号レベルが変動しなくても、ＤＣオフセットが変動すれば、出力端子２２の出力信号のＤＣレベルを収束させる動作が確実に行われる。その一方、受信信号レベルが変動してもＤＣオフセットが変動しなければ、所望信号成分を欠落させるような余計な動作は一切行われない。また、受信信号レベルが変動したことを検出し、ＨＰＦへ出力する制御信号を発生するような制御装置を必要としないため、ハードウェア構成が簡単である。

また、本実施形態によれば、ＨＰＦ２３により、入力端子２１と出力端子２２間が、ＤＣ的に切り離されている。このため、出力端子２２の出力信号のＤＣレベルを収束させると共にＨＰＦ２３の時定数を大きくすることができないという特許文献２に開示された従来技術の課題は解決されている。すなわち、本実施形態では、第１のスイッチ２７によるＨＰＦ２３の出力ノードからの電流の充電が終了すれば、判定素子２６には信号が伝送されないため、定常状態に確実に復帰する。
（ＤＣオフセットキャンセルループ２４の具体例２）
図１８に、図１０に示したＤＣオフセットキャンセルループ２４の具体例２の構成を示す。判定素子２６は、判定素子２６に入力される信号のＤＣ電位Ｖ０に含まれる正のＤＣオフセットを検出する第１の判定素子３３と、ＤＣ電位Ｖ０に含まれる負のオフセットを検出する第２の判定素子３４とからなる。第１の判定素子３３は、ｎ型ＭＯＳＦＥＴ３５と、信号処理装置の電源電圧とグランドとの間に直列に接続された抵抗３７，３８とからなる。ｎ型ＭＯＳＦＥＴ３５のソース端子は、抵抗３７，３８の接続点に接続され、その接続点が第１の判定素子３３の出力ノードとなっている。第２の判定素子３４は、ｐ型ＭＯＳＦＥＴ３６と、信号処理装置の電源電圧とグランドとの間に直列に接続された抵抗３９，４０からなる。ｐ型ＭＯＳＦＥＴ３６のソース端子は、抵抗３９，４０の接続点に接続され、その接続点が第２の判定素子３４の出力ノードとなっている。第１の判定素子３３および第２の判定素子３４の入力ノードは並列に接続されている。また、第１の判定素子３３の出力ノードは第２のスイッチ２８の入力ノードに接続され、第２の判定素子３４の出力ノードが第１のスイッチ２７の入力ノードに接続されている。なお、第１のスイッチ２７および第２のスイッチ２８の構成は、図１２に示した具体例１と同じである。

図１９および図２０に、それぞれ第１の判定素子３３および第２の判定素子３４の入力電圧−出力電圧特性を示す。Ｖ１、Ｖ２は、それぞれＤＣオフセットの変動を検出するための検出閾値範囲の上限値、下限値となる閾値であり、第１の判定素子３３および第２の判定素子３４に設定される。閾値Ｖ１は、ｎ型ＭＯＳＦＥＴ３５のソース端子に接続された抵抗３７，３８の値を変更することで調整される。閾値Ｖ１は、第１の判定素子３３へ入力される信号のＤＣ電位がＶ１を超えたときに、第１の判定素子３３から出力される信号の電位が第２のスイッチ２８を構成するｎ型ＭＯＳＦＥＴ３２の閾値ＶＳＷｎ＿ｔｈを超えるように設計される。一方、閾値Ｖ２は、ｐ型ＭＯＳＦＥＴ３６のソース端子に接続された抵抗３９，４０の値を変更することで調整される。閾値Ｖ２は、第２の判定素子３４へ入力される信号のＤＣ電位がＶ２を下回ったときに、第２の判定素子３４から出力される信号の電位が第１のスイッチ２７を構成するｐ型ＭＯＳＦＥＴ３１の閾値ＶＳＷｐ＿ｔｈを下回るよう設計される。ＶＤＣｎは、ＤＣオフセットのない定常状態における第１の判定素子３３のＤＣ電位であり、第２のスイッチ２８がオフ状態となるような値に適切に選ばれる。ＶＤＣｐは、ＤＣオフセットのない定常状態における第２の判定素子３４のＤＣ電位であり、第１のスイッチ２７がオフ状態となるような値に適切に選ばれる。
（ＤＣオフセットキャンセルループ２４の具体例３）
図２１に、図１０に示したＤＣオフセットキャンセルループ２４の具体例３の構成を示す。判定素子２６においては、ｎ型ＭＯＳＦＥＴ４１およびｐ型ＭＯＳＦＥＴ４２のゲート端子が、ソースフォロア動作をするように、判定素子２６の入力端子として並列に接続されている。また、信号処理装置の電源電圧とグランドとの間には、抵抗４３，４４，４５が直列に接続されている。ｐ型ＭＯＳＦＥＴ４２のソース端子は、抵抗４３，４４，４５の接続点のうち第１の接続点４６に接続され、ｎ型ＭＯＳＦＥＴ４１のソース端子は、抵抗４３，４４，４５の接続点のうち第２の接続点４７に接続されており、第１の接続点４６および第２の接続点４７はそれぞれ判定素子２６の出力ノードになっている。第１の接続点４６は、第１のスイッチ２７の入力ノードに接続され、第２の接続点４７は、第２のスイッチ２８の入力ノードに接続されている。なお、第１のスイッチ２７および第２のスイッチ２８の構成は、図１２に示した具体例１と同じである。

図２２および図２３に、それぞれ接続点４７および接続点４６の入力電圧−出力電圧特性を示す。Ｖ１、Ｖ２は、それぞれＤＣオフセットの変動を検出するための検出閾値範囲の上限値、下限値となる閾値であり、判定素子２６に設定される。閾値Ｖ１、Ｖ２は、抵抗４３，４４，４５の値を変更することで調整される。閾値Ｖ１は、ｎ型ＭＯＳＦＥＴ４１へ入力される信号のＤＣ電位がＶ１となったときに接続点４７の電圧がＶＳＷｎ＿ｔｈとなるよう設計される。一方、閾値Ｖ２は、ｐ型ＭＯＳＦＥＴ４２へ入力される信号のＤＣ電位がＶ２となったときに接続点４６の電圧がＶＳＷｐ＿ｔｈとなるよう設計される。ＶＳＷｎ＿ｔｈは、第２のスイッチ２８を構成するｎ型ＭＯＳＦＥＴ３２の閾値となっている。一方、ＶＳＷｐ＿ｔｈは、第１のスイッチ２７を構成するｐ型ＭＯＳＦＥＴ３１の閾値となっている。ＶＤＣｎは、ＤＣオフセットのない定常状態における接続点４７のＤＣ電位であり、第２のスイッチ２８がオフ状態となるような値に適切に選ばれる。一方、ＶＤＣｐは、ＤＣオフセットのない定常状態における接続点４６のＤＣ電位であり、第１のスイッチ２７がオフ状態となるような値に適切に選ばれる。
（第２の実施形態）
図２４に、本発明の第２の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、第１のスイッチ２７が、信号処理装置の電源電圧ではなく、第１のスイッチ２７へ電流を流し出す定電流源４８に接続されている点と、第２のスイッチ２８が、信号処理装置のグランドではなく、第２のスイッチ２８から電流が流れ込む定電流源４９に接続されている点とが異なる。

本実施形態によれば、ＤＣオフセットの時間変動が起こった場合には、ＨＰＦ２３の出力ノードと定電流源２７，２８との間で充放電電流が流れるため、本発明の目的とする効果を得ることができる。
（第３の実施形態）
図２５に、本発明の第３の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、ＬＰＦ２５を省略している点が異なる。

本実施形態によれば、ＬＰＦ２５を省略しているため、ＨＰＦ２３から出力される信号は、全て判定素子２６に伝送される。しかし、ＬＰＦ２５を省略したとしても、ＨＰＦ２３から出力される信号に含まれる高周波成分が入力端子２１の前段の回路等においてある程度抑圧されていれば、ＤＣオフセットキャンセルループ２４の応答時間は最適な値となり、本発明の目的とする効果を得ることができる。同様に、ＬＰＦ２５を省略したとしても、ＨＰＦ２３の高周波数特性、想定されるＤＣオフセットの時定数によっては、ＤＣオフセットキャンセルループ２４の応答時間は最適な値となり、本発明の目的とする効果を得ることができる。また、本実施形態による信号処理装置は、ＬＰＦ２５を省略しているが、瞬時的な振幅の増大が発生しないような通信システムに適用することは可能である。
（第４の実施形態）
図２６に、本発明の第４の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、ＤＣオフセットキャンセルループ２４を、閾値調整機能を備えるＤＣオフセットキャンセルループ５２に変更した点が異なる。詳細には、ＤＣオフセットキャンセルループ５２は、ＤＣオフセットキャンセルループ２４と比較すると、判定素子２６に設定される検出閾値範囲の上限値および下限値となる閾値を調整するための信号を出力する制御端子５０を設けた点が異なる。ここでは、判定素子２６および制御端子５０からなる構成を判定素子５１と呼ぶ。

本実施形態によれば、入力端子２１の前段の回路での利得の切替えなどにより、入力信号に含まれる所望信号成分の振幅が変化し、定常状態で判定素子２６へ入力される信号の振幅が過小になったり過大になったりした場合でも、ＤＣオフセットキャンセルループ５２が動作して出力信号の所望信号成分をキャンセルしてしまうといった誤動作を起こすことなく、ＤＣオフセットの変動に対して適切に対応することができる。その他の基本機能は、図１０に示した第１の実施形態と同様であることは明らかである。

なお、本実施形態においては、制御端子５０を、ＤＣオフセット変動の検出動作を停止させるための信号を出力する端子として用いてもよい。また、制御端子５０に相当する制御端子を２つ設け、一方の制御端子で判定素子２６の閾値調整を行い、他方の制御端子でＤＣオフセット変動の検出動作を停止させる構成としてもよい。

以下、図２６に示したＤＣオフセットキャンセルループ５２のより具体的な構成について説明する。
（ＤＣオフセットキャンセルループ５２の具体例１）
図２７に、図２６に示したＤＣオフセットキャンセルループ５２の具体例１の構成を示す。本具体例によるＤＣオフセットキャンセルループ５２は、図１２に示したＤＣオフセットキャンセルループ２４と比較すると、第１の判定素子２９において、初段のＣＭＯＳインバータを構成するｐ型ＭＯＳＦＥＴと並列にｐ型ＭＯＳＦＥＴ５３が接続され、ｐ型ＭＯＳＦＥＴ５３のソース端子がスイッチ５４を介して電源電圧に接続されている点と、第２の判定素子３０において、初段のＣＭＯＳインバータを構成するｎ型ＭＯＳＦＥＴと並列にｎ型ＭＯＳＦＥＴ５５が接続され、ｎ型ＭＯＳＦＥＴ５５のソース端子がスイッチ５６を介してグランドに接続されている点と、スイッチ５４，５６のｏｎ／ｏｆｆを制御端子５０からの信号によって制御する点とが異なる。

本具体例によれば、スイッチ５４，５６をｏｎ／ｏｆｆすることで、第１の判定素子２９の初段のＣＭＯＳインバータを構成するｐ型ＭＯＳＦＥＴ５３および第２の判定素子３０の初段のＣＭＯＳインバータを構成するｎ型ＭＯＳＦＥＴ５５の電流駆動能力比を変更することが可能となる。これにより、ＣＭＯＳインバータの論理閾値を変更することができる。その結果、図２８の第１の判定素子２９の入力電圧−出力電圧特性に示すように、第１の判定素子２９に設定される閾値を、Ｖ１、Ｖ１’などに調整することが可能となる。同様に、図２９の第２の判定素子３０の入力電圧−出力電圧特性に示すように、第２の判定素子３０に設定される閾値を、Ｖ２、Ｖ２’などに調整することが可能となる。

また、本具体例によれば、第１の判定素子２９および第２の判定素子３０において、ｎ型ＭＯＳＦＥＴ５３、ｐ型ＭＯＳＦＥＴ５６を、それぞれスイッチ５４，５６を介して電源電圧およびグランドに接続する構成とし、制御端子５０からの信号によりスイッチ５４，５６のｏｎ／ｏｆｆを制御している。これにより、ＤＣオフセット変動を検出する動作を停止することが可能となる。
（ＤＣオフセットキャンセルループ５２の具体例２）
図３０に、図２６に示したＤＣオフセットキャンセルループ５２の具体例２の構成を示す。本具体例によるＤＣオフセットキャンセルループ５２は、図１８に示したＤＣオフセットキャンセルループ２４と比較すると、第１の判定素子３３において、抵抗３８を可変抵抗５７に置き換えた点と、第２の判定素子３４において、抵抗３９を可変抵抗５８に置き換えた点と、可変抵抗５７，５８の抵抗値を制御端子５０（図３０には図示せず）からの信号で制御する点とが異なる。

本具体例によれば、可変抵抗５７，５８の抵抗値を制御端子５０からの信号で制御している。それにより、図３１の第１の判定素子３３の入力電圧−出力電圧特性に示すように、第１の判定素子３３に設定される閾値を、ＶＳＷｎ＿ｔｈに対してＶ１、Ｖ１’などに調整することが可能となる。同様に、図３２の第２の判定素子３４の入力電圧−出力電圧特性に示すように、第２の判定素子３４に設定される閾値を、ＶＳＷｐ＿ｔｈに対してＶ２、Ｖ２’などに調整することが可能となる。

なお、本具体例においては、図１８に示した抵抗３８，３９を可変抵抗５７，５８に置き換える構成としたが、この構成に限定されない。例えば、図２７に示したようなスイッチと抵抗とを直列接続してなる線回路を、抵抗３８と並列に接続することでグランドに接続するとともに、図２７に示したようなスイッチと抵抗とを直列接続してなる線回路を、抵抗３９と並列に接続することで電源電圧に接続する構成とし、制御端子５０からの信号でスイッチのｏｎ／ｏｆｆを制御してもよい。この構成でも、第１の判定素子３３および第２の判定素子３４に設定される閾値を調整することが可能となる。

また、本具体例においては、図２７に示したようなスイッチを介して抵抗３７を電源電圧に接続するとともに、図２７に示したようなスイッチを介して抵抗４０をグランドに接続する構成とし、制御端子５０からの信号でスイッチのｏｎ／ｏｆｆを制御してもよい。この構成でも、ＤＣオフセット変動を検出する動作を停止することが可能となる。
（ＤＣオフセットキャンセルループ５２の具体例３）
図３３に、図２６に示したＤＣオフセットキャンセルループ５２の具体例３の構成を示す。本具体例によるＤＣオフセットキャンセルループ５２は、図２１に示したＤＣオフセットキャンセルループ２４と比較すると、抵抗４３，４５をそれぞれ可変抵抗５９，６０に置き換えた点と、可変抵抗５９，６０の抵抗値を制御端子５０（図３３には図示せず）からの信号で制御する点とが異なる。

それにより、本具体例によれば、図３４の接続点４７の入力電圧−出力電圧特性に示すように、閾値をＶ１、Ｖ１’などに調整したり、図３５の接続点４６の入力電圧−出力電圧特性に示すように、閾値をＶ２、Ｖ２’などに調整したりすることが可能となる。

なお、本具体例においては、図２１に示した抵抗４３，４５を可変抵抗５９，６０に置き換える構成としたが、この構成に限定されない。

例えば、図２７に示したようなスイッチと抵抗とを直列接続してなる線回路を、抵抗４３と並列に接続することで電源電圧に接続するとともに、図２７に示したようなスイッチと抵抗とを直列接続してなる線回路を、抵抗４５と並列に接続することでグランドに接続する構成とし、制御端子５０からの信号でスイッチのｏｎ／ｏｆｆを制御してもよい。この構成でも、判定素子５１に設定される閾値を調整することが可能となる。

または、図２１に示した抵抗４３，４５を、可変抵抗５９，６０ではなく、図２７に示したようなスイッチで置き換えて、接続点４６、４７をそれぞれスイッチを介して電源電圧およびグランドに接続する構成とし、制御端子５０からの信号でスイッチのｏｎ／ｏｆｆを制御してもよい。この構成でも、ＤＣオフセット変動を検出する動作を停止することが可能となる。
（第５の実施形態）
図３６に、本発明の第５の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、ＤＣオフセットキャンセルループ２４を、閾値調整機能を備えるＤＣオフセットキャンセルループ５２に変更した点が異なる。詳細には、ＤＣオフセットキャンセルループ５２は、ＤＣオフセットキャンセルループ２４と比較すると、判定素子２６と並列に接続され、判定素子２６とは検出閾値範囲の異なる判定素子６１が追加されている点と、ＬＰＦ２５の出力ノードと判定素子２６，６１の入力ノードとの間に、切替手段であるスイッチ６２，６３が追加されている点と、判定素子２６，６１の出力ノードと第１のスイッチ２７、第２のスイッチ２８の入力ノードとの間に、切替手段であるスイッチ６４〜６７が追加されている点が異なる。並列接続される判定素子は２つ以上の数でよい。ここでは、判定素子２６，６１およびスイッチ６２〜６７からなる構成を判定素子５１と呼ぶ。

本実施形態によれば、入力端子２１の前段の回路での利得の切替えなどにより、入力信号に含まれる所望信号成分の振幅が変化し、定常状態で判定素子２６へ入力される信号の振幅が過小になったり過大になったりした場合でも、適切な閾値を持つ他の判定素子（６１など）を選択し、選択した他の判定素子への切り替えをスイッチ６２〜６７により行うことで、ＤＣオフセットキャンセルループ５２が動作して出力信号の所望信号成分をキャンセルしてしまうといった誤動作を起こすことなく、ＤＣオフセットの変動に対して適切に対応することができる。その他の基本機能は、図１０に示した第１の実施形態と同様であることは明らかである。
（第６の実施形態）
図３７に、本発明の第６の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、ＤＣオフセットキャンセルループ２４を、閾値調整機能を備えるＤＣオフセットキャンセルループ５２に変更した点が異なる。詳細には、ＤＣオフセットキャンセルループ５２は、ＤＣオフセットキャンセルループ２４と比較すると、ＬＰＦ２５と判定素子２６の入力ノードとの間に、第３の素子である利得可変増幅器６８が追加されている点が異なる。ここでは、判定素子２６および利得可変増幅器６８からなる構成を判定素子５１と呼ぶ。

本実施形態によれば、入力端子２１の前段の回路での利得の切替えなどにより、入力信号に含まれる所望信号成分の振幅が変化した場合に、利得可変増幅器６８の利得を調整することで、定常状態で判定素子２６へ入力される信号の振幅が過小になったり過大になったりすることを防ぐことができる。それにより、ＤＣオフセットキャンセルループ５２が動作して出力信号の所望信号成分をキャンセルしてしまうといった誤動作を起こすことなく、１つの判定素子でＤＣオフセットの変動に対して適切に対応することができる。その他の基本機能は、図１０に示した第１の実施形態と同様であることは明らかである。
（第７の実施形態）
図３８に、本発明の第７の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、ＤＣオフセットキャンセルループ２４を、閾値調整機能を備えるＤＣオフセットキャンセルループ６９に変更した点が異なる。詳細には、ＤＣオフセットキャンセルループ６９は、ＤＣオフセットキャンセルループ２４と比較すると、ＨＰＦ２３の出力ノードと出力端子２２との間に、第２の素子である利得可変増幅器７０が追加されている点と、判定素子２６の代わりに第４から第６の実施形態（図２６、図３６、図３７）で述べた閾値調整機能を備える判定素子５１を設けた点が異なる。

本実施形態によれば、図１０に示した第１の実施形態と同様の基本機能に加えて、全体としてＩＦ（Intermediate Frequency）段の信号を増幅するための利得可変増幅器としての機能も併せ持つことができる。

また、利得可変増幅器７０から出力される信号によりＤＣオフセットキャンセルループ６９を動作させているため、利得可変増幅器７０の利得を変化させた際に利得可変増幅器７０から出力される信号のＤＣレベルが変動したとしても、ＤＣオフセットのキャンセル動作が行われる。その際、ＤＣオフセットの変動を検出するための閾値Ｖ１，Ｖ２は、利得可変増幅器７０に設定される各利得に応じて、利得可変増幅器７０から出力される信号の振幅がＶ１からＶ２の間に収まるよう設定される。

また、ＬＰＦ２５のカットオフ周波数は、利得可変増幅器７０の高周波特性に応じて調整され、全体としてＤＣオフセットキャンセルループ６９の応答時間が適切となるよう設計される。また、利得可変増幅器７０の高周波特性によってはＬＰＦ２５を省略することが可能となる。

また、利得可変増幅器７０は、アッテネータでもよい。あるいは、利得可変増幅器７０をチャネル選択のためのＬＰＦで置き換えてもよい。

なお、本実施形態においては、第６の実施形態の利得可変増幅器６８を追加した構成としても良い。この場合、利得可変増幅器７０の利得と利得可変増幅器６８の利得との積が一定となるように制御する。そして、ＤＣオフセットの変動を検出するための閾値Ｖ１，Ｖ２は、利得可変増幅器７０の利得と利得可変増幅器６８の利得との積に応じて、利得可変増幅器７０から出力される信号の振幅がＶ１からＶ２の間に収まるよう設定すればよい。
（第８の実施形態）
図３９に、本発明の第８の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図３８に示した第７の実施形態と比較すると、ＨＰＦ２３を容量７１とし、ＨＰＦ２３の出力ノードに接続された利得可変増幅器７０のバイアス回路を抵抗７２，７３を用いて構成している点が異なる。

本実施形態によっても、図１０に示した第１の実施形態と同様の基本機能に加えて、全体としてＩＦ段の信号を増幅するための利得可変増幅器としての機能も併せ持つことができる。

また、利得可変増幅器７０は、アッテネータでもよい。あるいは、利得可変増幅器７０をチャネル選択のためのＬＰＦで置き換えてもよい。
（第９の実施形態）
図４０に、本発明の第９の実施形態による信号処理装置の構成を示す。本実施形態による信号処理装置は、図１０に示した第１の実施形態と比較すると、ＤＣオフセットキャンセルループ２４を、ＤＣオフセットキャンセルループ７４に変更した点が異なる。詳細には、ＤＣオフセットキャンセルループ７４は、ＤＣオフセットキャンセルループ２４と比較すると、第１のスイッチ２７および第２のスイッチ２８の接続点とＨＰＦ２３の出力ノードとの間に、信号遮断スイッチであるスイッチ７５が追加されている点が異なる。このスイッチ７５は、ＤＣオフセットをキャンセルするための機構（ＬＰＦ２５、判定素子２６、第１のスイッチ２７および第２のスイッチ２８からなる機構）をＨＰＦ２３の出力ノードから切り離し、ＤＣオフセットのキャンセル動作を停止させるために設けられている。

本実施形態によれば、受信信号のタイムスロット等の状態に応じて、ＤＣオフセットキャンセルループ７４を動作させるか否かを選択することが可能となる。その他の基本機能は、図１０に示した第１の実施形態と同様であることは明らかである。

なお、本実施形態においては、第１のスイッチ２７および第２のスイッチ２８の接続点とＨＰＦ２３の出力ノードとの間に、信号遮断スイッチであるスイッチ７５を追加した構成としたが、この構成に限定されない。例えば、スイッチ７５の代わりにまたはスイッチ７５に追加して、ＬＰＦ２５の出力ノードと判定素子２６の入力ノードとの間に別の信号遮断スイッチを設けてもよい。

以下、本発明による信号処理装置を、ダイレクトコンバージョン受信機に適用した場合の具体的な構成について説明する。
（ダイレクトコンバージョン受信機の具体例１）
図１１に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例１の構成を示す。なお、図１１では、ＬＮＡ２で増幅された後の信号が分岐される２経路のうち、片側の経路のみ示している（以下の図４１から図４３も同様）。

本具体例によるダイレクトコンバージョン受信機は、図１に示した従来例と比較すると、利得可変増幅器５，７（図１では、利得可変増幅器５ａ，７ａに相当）の入出力段に、第１から第３の実施形態による信号処理装置（図１０、図２４、図２５）で示したＨＰＦ２３およびＤＣオフセットキャンセルループ２４に相当する、ＨＰＦ２３ａ，２３ｂ，２３ｃ，２３ｄおよびＤＣオフセットキャンセルループ２４ａ，２４ｂ，２４ｃ，２４ｄを付加した点が異なる。

本具体例によれば、単純なハイパス素子を用いた従来技術では実現できなかった、所望信号成分の欠落のない伝送と、ダイナミックオフセットに対する対応との両立を実現することができる。また、複雑なＡＤＣ、ＤＡＣを必要としない、タイムスロットに同期した制御信号を外部から供給する必要が無い、所望の受信タイムスロット内でＤＣオフセットの変動にも対応できるという利点がある。
（ダイレクトコンバージョン受信機の具体例２）
図４１に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例２の構成を示す。本具体例によるダイレクトコンバージョン受信機は、図１１に示した具体例１と比較すると、ＤＣオフセットキャンセルループ２４ａ，２４ｂ，２４ｃ，２４ｄの代わりに、第９の実施形態による信号処理装置（図４０）で示したＤＣオフセットキャンセルループ７４に相当するＤＣオフセットキャンセルループ７４ａ，７４ｂ，７４ｃ，７４ｄを設けた点が異なる。

本具体例によれば、例えば、ダイレクトコンバージョン受信機の立ち上げ直後など受信機全体の利得設定が定まっていない期間において、利得可変増幅器７の後段のＤＣオフセットキャンセルループ７４ｄによるＤＣオフセットのキャンセル動作を停止することができる。そのため、ＤＣオフセットの変動がないにもかかわらず、所望信号の振幅が過大または過小になったために、ＤＣオフセットキャンセルループ７４が動作して出力信号の所望信号成分をキャンセルしてしまうことがなくなる。それにより、ベースバンド信号処理部９が受信信号の信号強度の測定を誤り、利得制御部（ゲイン設定部）１０から誤った信号がＬＮＡ２および利得可変増幅器５，７に送られることで、受信機全体の利得設定を誤るといった問題を回避することが可能となる。その他の基本機能は、図１１に示した具体例１と同様であることは明らかである。
（ダイレクトコンバージョン受信機の具体例３）
図４２に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例３の構成を示す。本具体例によるダイレクトコンバージョン受信機は、図１１に示した具体例１と比較すると、ＤＣオフセットキャンセルループ２４ａ，２４ｂ，２４ｃ，２４ｄの代わりに、第４から第６の実施形態による信号処理装置（図２６、図３６、図３７）で示したＤＣオフセットキャンセルループ５２に相当するＤＣオフセットキャンセルループ５２ａ，５２ｂ，５２ｃ，５２ｄを設けた点が異なる。

本具体例によれば、ＬＮＡ２および利得可変増幅器５，７の利得が変更され、ＨＰＦ２３ａ，２３ｂ，２３ｃ，２３ｄから出力される信号の振幅が変わった場合でも、制御端子５０からＤＣオフセットキャンセルループ５２ａ，５２ｂ，５２ｃ，５２ｄの閾値を制御することで、ＤＣオフセットキャンセルループ５２ａ，５２ｂ，５２ｃ，５２ｄが動作して出力信号の所望信号成分をキャンセルしてしまうことがなくなる。それにより、ＤＣオフセットの変動に対して適切な対応を実現することができる。その他の基本機能は、図１１に示した具体例１と同様であることは明らかである。
（ダイレクトコンバージョン受信機の具体例４）
図４３に、本発明による信号処理装置を用いたダイレクトコンバージョン受信機の具体例４の構成を示す。本具体例によるダイレクトコンバージョン受信機は、図１に示した従来例と比較すると、利得可変増幅器５ａ，７ａの代わりに、第７および第８の実施形態による信号処理装置（図２８、図２９）で示したＨＰＦ２３およびＤＣオフセットキャンセルループ６９（利得可変増幅器７０と一体化されている）に相当する、ＨＰＦ２３ａ，２３ｂおよびＤＣオフセットキャンセルループ６９ａ，６９ｂを付加した点が異なる。

本具体例によれば、図４２に示した具体例３と同様に、利得可変増幅器７０ａ，７０ｂの利得に応じてＤＣオフセットキャンセルループ６９ａ，６９ｂの閾値を調整する機能を備えるだけでなく、具体例３よりも少ない素子数で同様の機能を得ることが可能となる。その他の基本機能は、図１１に示した具体例１と同様であることは明らかである。

以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることはなく、本発明の技術思想の範囲で変形することができることは言うまでもない。例えば、本発明は、上述したダイレクトコンバージョン受信機の他、ＤＣオフセットが問題となる通信機器などにも適用することができる。

Claims

入力信号が入力される入力端子と、
前記入力信号の直流成分を遮断する第１の素子と、
前記第１の素子から出力される信号を出力信号として出力する出力端子と、
前記出力信号の電圧が予め設定された検出閾値範囲を外れたか否かを判定する判定素子と、
前記判定素子にて前記出力信号の電圧が前記検出閾値範囲から外れたと判定された場合、前記第１の素子の出力ノードを電源回路に接続するスイッチとを有する信号処理装置。
前記電源回路は、
第１の電源回路と
第２の電源回路とを含み、
前記スイッチは、
一端が前記第１の電源回路に接続され、他端が前記第１の素子の出力ノードに接続された第１のスイッチと、
一端が前記第２の電源回路に接続され、他端が前記第１の素子の出力ノードに接続された第２のスイッチとを含み、
前記判定素子は、前記出力信号の電圧が前記検出閾値範囲から外れたと判定した場合、前記第１のスイッチを駆動して前記第１の素子の出力ノードを前記第１の電源回路に接続するか、または、前記第２のスイッチを駆動して前記第１の素子の出力ノードを前記第２の電源回路に接続する、請求項１に記載の信号処理装置。
前記第１の電源回路は、前記信号処理装置の電源電圧である、請求項２に記載の信号処理装置。
前記電源電圧は、前記信号処理装置全体を駆動するための電源電圧と共通化されている、請求項３に記載の信号処理装置。
前記第１の電源回路は、定電圧源である、請求項２に記載の信号処理装置。
前記第２の電源回路は、前記信号処理装置のグランドである、請求項２に記載の信号処理装置。
前記第１の電源回路は、前記第１のスイッチへ電流を流し出す定電流源であり、
前記第２の電源回路は、前記第２のスイッチからの電流が流れ込む定電流源である、請求項２に記載の信号処理装置。
前記第１の素子の出力ノードと前記出力端子との間に設けられ、前記第１の素子から出力された信号を増幅して前記出力端子に出力するとともに外部から入力される利得制御信号により利得が変化する第２の素子をさらに有する、請求項１に記載の信号処理装置。
前記出力端子と前記判定素子の入力ノードとの間に設けられ、前記第１の素子から出力された信号を増幅して前記判定素子に出力するとともに外部から入力される利得制御信号により利得が変化する第３の素子をさらに有する、請求項１に記載の信号処理装置。
前記第１の素子の出力ノードと前記出力端子との間に設けられ、前記第１の素子から出力された信号を増幅して前記出力端子に出力するとともに外部から入力される利得制御信号により利得が変化する第２の素子と、
前記出力端子と前記判定素子の入力ノードとの間に設けられ、前記第２の素子から出力された信号を増幅して前記判定素子に出力するとともに外部から入力される利得制御信号により利得が変化する第３の素子とをさらに有する、請求項１に記載の信号処理装置。
前記第２の素子の利得と、前記第３の素子の利得との積が一定である、請求項１０に記載の信号処理装置。
前記第１の素子は、ハイパスフィルタである、請求項１に記載の信号処理装置。
前記第１の素子は、容量である請求項１に記載の信号処理装置。
前記第１の素子の出力ノードを前記スイッチにより前記電源回路に接続した場合に、前記第１の素子の出力ノードの電流が充電または放電される時の時定数は、前記第１の素子の時定数よりも短くなっている、請求項１に記載の信号処理装置。
前記出力端子と前記判定素子の入力ノードとの間、または前記第１の素子の出力ノードと前記スイッチとの間のいずれかに設けられ、信号を遮断するための信号遮断スイッチをさらに有する、請求項１に記載の信号処理装置。
前記出力端子と前記判定素子の入力ノードとの間、および前記第１の素子の出力ノードと前記スイッチとの間に設けられ、信号を遮断するための信号遮断スイッチをさらに有する、請求項１に記載の信号処理装置。
前記判定素子は、当該判定素子に設定される前記検出閾値範囲を調整する制御端子を含む、請求項１に記載の信号処理装置。
前記判定素子は、前記出力信号の電圧が前記検出閾値範囲を外れたか否かを判定する判定動作を停止させる制御端子を含む、請求項１に記載の信号処理装置。
前記判定素子は、第１の検出閾値範囲が設定される第１の判定素子と、前記第１の判定素子と並列に接続され、前記第１の検出閾値範囲とは異なる第２の検出閾値範囲が設定される第２の判定素子とを含み、前記出力信号の電圧が、前記第１の判定素子または前記第２の判定素子のうち選択された判定素子に設定された検出閾値範囲を外れたか否かを判定する、請求項１に記載の信号処理装置。
前記第１の判定素子および前記第２の判定素子のそれぞれの入力ノードまたは出力ノードに設けられ、前記第１の判定素子または前記第２の判定素子のうち選択された判定素子への切り替えを行う切替手段をさらに有する、請求項１９に記載の信号処理装置。
前記判定素子は、互いに検出閾値範囲の設定が異なり並列接続された複数の判定素子を含み、前記出力信号の電圧が、前記複数の判定素子のうち選択された判定素子に設定された検出閾値範囲を外れたか否かを判定する、請求項１に記載の信号処理装置。
前記複数の判定素子のそれぞれの入力ノードまたは出力ノードに設けられ、前記複数の判定素子のうち選択された判定素子への切り替えを行う切替手段をさらに有する、請求項２１に記載の信号処理装置。
前記出力端子と前記判定素子の入力ノードとの間にローパスフィルタをさらに有する、請求項１に記載の信号処理装置。
前記判定素子は、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとからなるＣＭＯＳインバータを含み、前記ｎ型ＭＯＳＦＥＴと前記ｐ型ＭＯＳＦＥＴとの電流駆動能力比を変更することにより前記検出閾値範囲が調整される、請求項１に記載の信号処理装置。
前記判定素子は、
ソースフォロア動作するｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴと、前記第１の電源回路と前記第２の電源回路との間に直列に接続された３つの抵抗とを含み、
前記ｎ型ＭＯＳＦＥＴおよび前記ｐ型ＭＯＳＦＥＴのゲート端子が並列に接続された接続点が前記判定素子の入力ノードとなり、
前記ｎ型ＭＯＳＦＥＴおよび前記ｐ型ＭＯＳＦＥＴのソース端子が前記３つの抵抗の異なる２つの接続点にそれぞれ接続され、該２つの接続点が前記第１のスイッチおよび前記第２のスイッチ素子にそれぞれ接続される前記判定素子の出力ノードとなる、請求項２に記載の信号処理装置。
前記入力端子は、ダウンコンバージョン受信機におけるミキサ、利得可変増幅器、またはローパスフィルタのいずれかの出力ノードに接続される、請求項１に記載の信号処理装置。
前記出力端子は、ダウンコンバージョン受信機における利得可変増幅器、またはローパスフィルタのいずれかの入力ノードに接続される、請求項１に記載の信号処理装置。
前記第２の素子は、ダウンコンバージョン受信機における利得可変増幅器の利得を制御する利得制御信号が分岐して入力され、該利得制御信号により利得が変化する、請求項８または１０に記載の信号処理装置。
前記第３の素子は、ダウンコンバージョン受信機における利得可変増幅器の利得を制御する利得制御信号が分岐して入力され、該利得制御信号により利得が変化する、請求項９または１０に記載の信号処理装置。