WO2005112261A1 - 選択回路 - Google Patents

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WO2005112261A1
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input
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bit
selection circuit
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PCT/JP2005/008670
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Inventor
Yutaka Yamada
Takeshi Yoshida
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking

Definitions

  • the present invention relates to an input signal selection circuit that selects and outputs one of a plurality of input signals based on a switching signal input from outside.
  • Fig. 10 shows an example of a conventional selection circuit.
  • the selection circuit shown in FIG. 10 is configured by forming a plurality of multiplexer cells in a tree shape, and selectively outputs one of the clocks of one of a plurality of clock input signals.
  • a basic multiplexer cell is composed of cells having two data inputs, one switching signal input, and selected data output.
  • the selection circuit when there are two clock input signals to be selected, the selection circuit has a configuration as shown in FIG. 11 and, regardless of which clock input signal is selected, it must pass through one stage of the multiplexer cell. This is it.
  • the selection circuit When the number of clock input signals to be selected is four, the selection circuit has a configuration as shown in FIG. 12, and no matter which clock input signal is selected, the selection circuit must pass through two stages of multiplexer cells. ⁇ It comes.
  • the clock input signal to be selected is N bits, and no matter which clock input signal is selected, the multiplexer cell is placed in log N stages.
  • FIG. 13 shows a detailed configuration of a basic two-input multiplexer cell.
  • Tpl to Tp6 indicate Pch transistors
  • Tnl to Tn6 indicate Nch transistors.
  • the multiplexer cell passes through the log N stages until the clock input signal is selected and output.
  • the number of transistors passing through is 2
  • Patent Document 1 JP-A-6-197102 (page 5, FIG. 1)
  • the present invention has been made to solve the above problem, and when one signal is selected from two or more input clock signals, the influence of a voltage drop or process variation is reduced, and malfunction is reduced.
  • the object is to provide a selection circuit, unlikely to occur.
  • the selection circuit provides an externally provided selection circuit.
  • a selection circuit that receives a plurality of clock input signals and a switching signal as inputs, and selects and outputs one of the plurality of clock input signals based on the switching signal, wherein the switching signal includes the plurality of clocks.
  • a decoding unit that converts the internal control signal into an internal control signal having the same bit width as the input signal; an operation using the plurality of clock input signals; and the internal control signal generated by the decoding unit;
  • a signal selection operation unit for selecting one of the input signals.
  • the decoding unit inputs the switching signal as a parallel signal of a plurality of bits, and An internal control signal having the same signal width as the clock input signal is generated.
  • the output of the internal control signal output from the decoding unit can be performed at high speed, and as a result, the time until the clock input signal is selectively output can be reduced.
  • the decoding unit inputs the switching signal as a 1-bit serial signal, and Generating an internal control signal having the same signal width as the clock input signal.
  • the signal selection operation unit receives each one bit of the plurality of clock input signals as an input, A tri-state buffer having the number of bits of the plurality of clock input signals, having one bit of the internal control signal corresponding to the one bit as a control input, is connected in parallel, and after selecting the parallel connection output, It is output as a signal.
  • the signal selection operation section includes a first bit for each of the plurality of clock input signals, A two-input NAND corresponding to one bit of the internal control signal corresponding to one bit, and two inputs corresponding to the number of bits of the plurality of clock input signals and all outputs of the plurality of two-input NANDs are input. It has an input NAND, and outputs the output of the multi-input NAND as a selected signal.
  • each of the signal selection calculation units includes one bit of the plurality of clock input signals, Two input NORs corresponding to the number of bits of the plurality of clock input signals, and one output of the internal control signal corresponding to a bit, and all outputs of the plurality of two-input NORs are input. And outputs the output of the multi-input NOR as a selected signal.
  • the circuit configuration can be simplified and power consumption can be reduced. Can significantly reduce the delay value required for. Furthermore, fluctuations in delay time due to voltage drops and process variations can be suppressed as much as possible, and as a result, malfunctions of subsequent circuits can be prevented.
  • FIG. 1 is a block diagram showing a configuration of a selection circuit according to the present invention.
  • FIG. 2 is a diagram showing a detailed configuration of a selection circuit according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a normal rotation control tri-state buffer.
  • FIG. 4 is a configuration diagram of a selection circuit when the tristate buffer of FIG. 2 is converted to inversion control.
  • FIG. 5 is a circuit diagram of an inversion control tri-state buffer.
  • FIG. 6 is a diagram showing a detailed configuration of a selection circuit according to a second embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a multi-input NAND according to the second embodiment.
  • FIG. 8 is a diagram showing a detailed configuration of a selection circuit according to a third embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a multi-input NOR according to the third embodiment.
  • FIG. 10 is a configuration diagram of a conventional selection circuit.
  • FIG. 11 is a configuration diagram of a conventional 2to1 selection circuit.
  • FIG. 12 is a configuration diagram of a conventional 4tol selection circuit.
  • FIG. 13 is a basic multiplexer cell circuit diagram.
  • Tpx ⁇ channel transistor (X is an integer from 0 to ⁇ )
  • FIG. 1 is a block diagram showing a schematic configuration of a selection circuit according to the present invention.
  • the selection circuit includes a signal selection operation unit 10 and a decoding unit 20.
  • the signal selection calculation unit 10 receives a plurality of clock input signals 30a to be selected, and receives one of the plurality of clock input signals based on an internal control signal 20a output from the decoding unit 20. And outputs it as output signal 30c.
  • the clock input signal input to the signal selection circuit operation unit 10 is N bits (N is an integer of 2 or more).
  • the decoding unit 20 receives the switching signal 30b as input, generates an internal control signal 20a for controlling selection of a clock input signal, and outputs it to the signal selection calculation unit 10.
  • FIG. 2 shows a detailed configuration diagram of the selection circuit according to the first embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the signal selection operation unit 10 shown in FIG. 2 receives one bit of each of the plurality of clock input signals 30a and controls the one-bit internal control signal 20a output from the decoding unit 20 corresponding to the one bit.
  • the tri-state buffers 101 for the number of bits of the plurality of clock input signals to be input are connected in parallel, and the parallel-connected output is output as a selected signal. For example, by setting only the value of the internal control signal to the tri-state buffer corresponding to the clock input signal to be selected to "1" and setting the value of the internal control signal to the other tri-state buffers to "0", Clock input signal can be selected.
  • FIG. 3 shows a transistor-level structure of tristate buffer 101 shown in FIG.
  • the number of transistors through which the input signal A passes is one of Tp2 or ⁇ ⁇ 2. Since the control signal has been determined, Tpl, Tp3, Tnl, and ⁇ 3 are already conducting or OFF. Therefore, when the signal selection calculation unit 10 adopts the configuration shown in FIG. 2, only one path of Tp2 or ⁇ 2 is provided until the clock signal to be selected is output. In other words, the delay time required for selecting and outputting the clock input signal is always a delay time equivalent to one transistor stage, depending on the number of signal inputs.
  • the decoding unit 20 that decodes the switching signal 30b and outputs the internal control signal 20a, the plurality of clock input signals 30a, and the decoding unit A signal selection operation unit 10 that performs an operation using an internal control signal 20a output from 20 and selects and outputs a signal 30c corresponding to the switching signal 30b from the plurality of clock input signals 30a.
  • the configuration of the signal selection operation unit can be simplified compared to the conventional clock selection circuit, and an increase in delay time can be prevented.
  • the signal selection calculation unit 10 receives the one bit of each of the plurality of clock input signals 30a and one bit of an internal control signal corresponding to the one-bit clock input signal, and inputs the plurality of clocks.
  • the tri-state buffers 101 for the number of bits of the input signal are connected in parallel, and the parallel connection output is selected and output as a signal, so that the clock signal can be selected with a simple circuit configuration. Further, the number of transistor stages that pass through until the clock input signal is selectively output can be reduced.
  • the tri-state buffer included in the signal selection calculation unit 10 may perform the force reversal control described for the one that performs the normal rotation control.
  • FIG. 4 shows a detailed configuration of the selection circuit when the signal selection operation unit 10 is configured by a tri-state buffer of inversion control.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the signal selection operation unit 10 shown in FIG. 4 receives one bit of each of the plurality of clock input signals 30a and an input obtained by inverting the internal control signal 20a corresponding to the one bit.
  • a tri-state buffer 102 for the number of signal bits is connected in parallel, and the parallel connection output is output as a selected signal.
  • the internal control signal to the tri-state buffer corresponding to the clock input signal to be selected is output. By setting only the value to “0” and the values of the other internal control signals to “1”, any clock input signal can be output.
  • FIG. 5 shows a transistor-level structure of tristate buffer 102 shown in FIG.
  • the number of transistors through which the input signal A passes is one of Tp2 or ⁇ 2, and since the control signal is determined, Tpl, Tp3, Tnl, and ⁇ 3 are conductive or OFF. . Therefore, when the signal selection calculation unit 10 has the configuration shown in FIG. 4, the path to output the clock signal to be selected is only one stage of Tp2 or ⁇ 2.
  • FIG. 6 is a diagram showing a detailed configuration of the selection circuit according to the second embodiment. 6, the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the signal selection operation unit 10 shown in FIG. 6 receives one bit of each of the plurality of clock input signals 30a and an internal control signal 20a corresponding to the one bit, and inputs the bits of the plurality of clock input signals 30a. It has a several-input two-input NAND 103 and a multi-input NAND 104 to which all outputs of the plurality of two-input NANDs 103 are input, and outputs the output of the multi-input NAND 104 as a selected signal.
  • the 2-input NAND with the internal control signal 20a of which the value is ⁇ 0 '' is capable of transmitting the corresponding clock signal.
  • the 2-input NAND with the internal control signal 20a of which the value is ⁇ 0 '' is the corresponding input clock. "1" is propagated regardless of the signal.
  • the value is “1” among the plurality of two-input NANDs 103.
  • FIG. 7 shows the structure of the multi-input NAND 104 at the transistor level.
  • the output result of 4 depends on input 1. That is, when input 1 is “1”, the result of inversion of input 1 is output via the transistor TnO, and when input 1 is “0”, via the transistor ⁇ .
  • the clock input signal 30a passes through one stage of the Pch or Nch transistor. This is not limited to input 1, but the same applies to other inputs.
  • one input of the two-input NAND 103 in the preceding stage is in a state in which the internal control signal 20a corresponding to the clock input signal 30a is determined, so that the clock propagation time Affects the delay time of one stage of the transistor due to the transition of the clock input signal.
  • the outputs of the two-input NAND from other than the two-input NAND transmitting the selected clock input signal are all “1”. Since it is determined, in the multi-input NAND 104, the influence on the clock propagation time is the delay time of one stage of the transistor due to the transition of the selected clock input signal. Therefore, as a whole selection circuit, a delay value of two stages of transistors is generated through two NAND gates.
  • the logic is once inverted by the preceding two-input NAND gate 103 and is again inverted by the subsequent multi-input NAND gate 104.
  • the transistors passing through the transistors in the NAND gates of the preceding and succeeding stages are Pch transistor + Nch transistor or Nch transistor + Pch transistor, respectively, and the Pch transistor and Nch transistor are each one stage. It is configured to intervene.
  • the rising and falling edges of the clock signal can pass through the same transistor, and as a result, variations in the delay value due to the difference in the configuration of the Pch transistor and the Nch transistor can be suppressed, and the duty cycle of the clock signal can be reduced.
  • the design that does not break down the ratio of the high level period and the low level period) is possible.
  • the signal selection operation unit 10 receives one bit of each of the plurality of clock input signals and one bit of each decode signal corresponding to the one bit.
  • a two-input NAND 103 corresponding to the number of bits of the plurality of clock input signals, and a multi-input NAND 104 to which all outputs of the plurality of two-input NAND 103 are input, and after selecting the output of the multi-input NAND 104 Since the signal is output as a signal, it is possible to reduce the number of transistor stages that must pass before the clock input signal is selectively output.
  • FIG. 8 is a diagram showing a detailed configuration of the selection circuit according to the third embodiment. 8, the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the signal selection calculation unit 10 shown in FIG. 8 receives the one bit of each of the plurality of clock input signals 30a and the internal control signal 20a corresponding to the one bit as inputs. And a multi-input NOR gate 106 that receives all outputs of the plurality of 2-input NORs 105, and outputs the output of the multi-input NOR 106 as a selected signal. Is what you do.
  • FIG. 9 shows the structure of the multi-input NOR 106 at the transistor level.
  • the output result of the multi-input NOR 106 is determined by the input 1. That is, when the input 1 is “0”, the result of inversion of the input 1 is output via the transistor TnO, and when the input 1 is “1”, the result is output via the transistor ⁇ .
  • the clock input signal 30a passes through one stage of the Pch or Nch transistor. This is true not only for input 1 but for any other input.
  • one input of the preceding two-input NOR 105 is in a state where the internal control signal 20a corresponding to the clock input signal 30a is determined, so that the clock propagation time
  • the effect is the delay time of one transistor stage due to the transition of the clock input signal.
  • the outputs of the two-input NOR other than the two-input NOR that propagate the selected clock input signal are all set to ⁇ 0 ''. Affecting the propagation time is the delay time of one stage of the transistor due to the transition of the selected clock input signal.
  • a delay value corresponding to two stages of transistors is generated through two NOR gates.
  • the rising and falling edges of the clock signal can pass through the same transistor, and as a result, variations in the delay value due to the difference in the configuration between the Pch transistor and the Nch transistor can be suppressed, and the duty cycle of the clock signal can be reduced. (The ratio between the high-level period and the low-level period) is maintained.
  • the signal selection calculation unit 10 receives one bit of each of the plurality of clock input signals and one bit of each decode signal corresponding to each one bit.
  • a two-input NOR 105 corresponding to the number of bits of the plurality of clock input signals, and a multi-input NOR 106 which receives all outputs of the plurality of two-input NORs 105, and outputs the output of the multi-input NOR 106. Since the signal is output as the selected signal, the number of transistor stages that must pass before the clock input signal is selectively output can be reduced.
  • the decoding unit 20 receives the parallel switching signal of a plurality of bits as input, and has the same signal width as the plurality of clock input signals input to the signal selection calculation unit 10. In the case where the control signal is generated, the number of wirings for the switching signal increases, but the output of the internal control signal can be reduced at a high speed.
  • the decoding unit 20 is configured to receive a 1-bit serial switching signal and generate an internal control signal having the same signal width as a plurality of clock input signals input to the signal selection calculating unit 10, the parallel switching signal
  • the circuit scale of the decoding section increases in comparison with the case of inputting with a single input, only one switching signal wiring is sufficient, so this is effective when the wiring is congested!
  • the selection circuit of the present invention is effective in reducing clock delay time until input of a plurality of clocks to be selected and power selection output. is there. It also suppresses fluctuations in the delay value of the clock signal due to process variations, and breaks the duty (ratio between the high-level period and the low-level period) of the clock signal. This is effective in achieving a circuit that can propagate signals without error and that is less likely to malfunction.

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Abstract

　本発明の選択回路は、切換信号（３０ｂ）を、複数のクロック入力信号（３０ａ）と同じビット幅の内部制御信号（２０ａ）に変換するデコード部（２０）と、複数のクロック入力信号（３０ａ）の各１ビットを入力とし、該１ビットに対応するデコート部（２０）から出力された１ビットの内部制御信号（２０ａ）を制御入力とする、前記複数のクロック入力信号（３０ａ）のビット数分のトライステートバッファ（１０１）を、並列に接続してなり、その並列接続出力を選択後信号（３０ｃ）として出力する信号選択演算部（１０）とを備えたものである。 　これにより、簡単な回路構成でクロック信号の選択を行うことができるため、消費電力を大幅に削減することができ、さらに、クロック入力信号が選択出力されるまでに経由するトランジスタ段数を削減することができるため、クロック入力信号が選択出力されるまでにかかる時間を大幅に削減することができる。

Description

明 細 書
選択回路
技術分野
[0001] 本発明は、複数の入力信号のうちの 1つを、外部より入力される切換信号に基づい て選択し出力する入力信号選択回路に関するものである。
背景技術
[0002] 従来の選択回路の一例を図 10に示す。
[0003] 図 10に示す選択回路は、複数のマルチプレクサセルをツリー状に構成したもので、 複数のクロック入力信号の中力 いずれか 1系統のクロックを選択出力する。
[0004] 基本的なマルチプレクサセルは、データ 2入力、切換信号 1入力、選択データ出力 のセルで構成されて 、る。
[0005] 例えば、選択対象のクロック入力信号が 2入力の場合、選択回路は図 11に示すよう な構成をとり、どのクロック入力信号が選択されたとしても、マルチプレクサセルを 1段 経由すること〖こなる。
[0006] また、選択対象のクロック入力信号が 4入力の場合、選択回路は図 12に示すような 構成をとり、どのクロック入力信号が選択されたとしても、マルチプレクサセルを 2段経 由すること〖こなる。
[0007] したがって、図 10に示す選択回路の場合、選択対象のクロック入力信号は Nbitで あり、いずれのクロック入力信号が選択されたとしても、マルチプレクサセルを log N段
2
(小数点以下は切り上げ)経由することになる。つまり、選択対象のクロック入力信号 の数が増すにつれて、通過するマルチプレクサセルの段数が増えるため、複数の入 力信号を入力してから 1つの信号を選択出力するまでにかかる時間が増力 tlしていく。
[0008] 図 13に、 2入力の基本的なマルチプレクサセルの詳細な構成を示す。図 13におい て、 Tpl〜Tp6は Pchトランジスタ、 Tnl〜Tn6は Nchトランジスタを示している。
[0009] まず、入力 Aが選択出力される場合、すなわち制御信号 Cが 0の場合にっ 、て考え る。
[0010] 入力 A力 ' 1"のときは、 Tn2、 Τρ6を経由し、入力 Αが" 0"のときは、 Tp2、 Τη6を経 由し、出力 Yへ信号が伝達されることになる。したがって、入力 Αの値に関わらず、経 由するトランジスタ数は 2段となることが分かる。入力 Bが選択出力される場合も同様 に、経由するトランジスタ数は、 2段となる。
[0011] このように、従来の選択回路では、クロック入力信号が選択出力されるまでに、マル チプレクサセルを log N段経由することになる。結果として、経由するトランジスタ数は 2
2
•log N段となる。
2
特許文献 1 :特開平 6— 197102号公報 (第 5頁、第 1図）
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、上記従来回路の構成では、選択対象となるクロック信号の数が多くな ると、複数のマルチプレクサセルをツリー状に構成する必要があり、消費電力が増加 してしまう。
[0013] また、複数のマルチプレクサセルをツリー構造としているため、複数のクロック入力 信号のうちの 1つを選択出力するまでに、マルチプレクサセルを複数経由しなければ ならない。その結果、経由するトランジスタの段数に相当する遅延値が生じるため、ク ロックの遅延時間が増加してしまうことになる。
[0014] また、選択回路を構成するマルチプレクサセルの数が増えれば増えるほど、全ての マルチプレクサセルが動作したときに、電圧降下の影響が大きくなり、クロックの遅延 値が変動しやすくなる。また、クロック入力信号が選択出力されるまでに経由するマ ルチプレクサセルの段数が増えると、プロセスバラツキの影響も大きくなり、クロックの 遅延値が変動しやすくなる。そして、クロックの遅延値が変動すると、選択回路から出 力されるクロック信号を用いて動作する後段の回路が誤動作を起こす可能性が高く なる。
[0015] 本発明は、上記問題点を解消するためになされたものであり、 2入力以上のクロック 信号の中から 1信号を選択する場合に、電圧降下やプロセスバラツキの影響を少なく し誤動作の起こりにく 、選択回路を提供することを目的とする。
課題を解決するための手段
[0016] 上記課題を解決するために、本発明の請求項 1にかかる選択回路では、外部より 複数のクロック入力信号と切換信号とを入力とし、該切換信号に基づいて前記複数 のクロック入力信号のうちの 1つを選択し出力する選択回路であって、前記切換信号 を、前記複数のクロック入力信号と同じビット幅の内部制御信号に変換するデコード 部と、前記複数のクロック入力信号と、前記デコード部にて生成された前記内部制御 信号とを用いて演算を実施し、前記複数のクロック入力信号のうちの 1つの信号を選 択する信号選択演算部とを備えた、ことを特徴とする。
[0017] これにより、選択対象であるクロック入力信号が多い場合に、回路構成を簡単化す ることができ、その結果、消費電力を削減することができる。
[0018] また、本発明の請求項 2にかかる選択回路では、請求項 1に記載の選択回路にお いて、前記デコード部は、前記切換信号を複数ビットのパラレル信号として入力し、 前記複数のクロック入力信号と同じ信号幅の内部制御信号を生成する、ことを特徴と する。
[0019] これにより、デコード部から出力される内部制御信号の出力を高速ィ匕することができ 、その結果、クロック入力信号が選択出力されるまでの時間を低減することができる。
[0020] また、本発明の請求項 3にかかる選択回路では、請求項 1に記載の選択回路にお いて、前記デコード部は、前記切換信号を 1ビットのシリアル信号として入力し、前記 複数のクロック入力信号と同じ信号幅の内部制御信号を生成する、ことを特徴とする
[0021] これにより、外部力 入力される切換信号の配線が 1本で良いため、配線が混雑し ている場合に有効である。
[0022] また、本発明の請求項 4にかかる選択回路では、請求項 1に記載の選択回路にお いて、前記信号選択演算部は、前記複数のクロック入力信号の各 1ビットを入力とし、 該 1ビットに対応する前記内部制御信号 1ビットを制御入力とする、前記複数のクロッ ク入力信号のビット数分のトライステートバッファを、並列に接続してなり、その並列接 続出力を選択後信号として出力する、ことを特徴とする。
[0023] これにより、クロック入力信号が選択出力されるまでに経由するトライステートバッフ ァの段数を 1段にすることができ、その結果、クロック入力信号が選択出力されるまで にかかる時間を大幅に削減することができる。 [0024] また、本発明の請求項 5にかかる選択回路では、請求項 1に記載の選択回路にお いて、前記信号選択演算部は、各々前記複数のクロック入力信号の各 1ビットと、該 1 ビットに対応する前記内部制御信号 1ビットとを入力とする、前記複数のクロック入力 信号のビット数分の 2入力 NAND、及び該複数の 2入力 NANDのすベての出力を 入力とする多入力 NANDを有し、該多入力 NANDの出力を選択後信号として出力 する、ことを特徴とする。
[0025] これにより、プロセスのばらつきを抑えることができ、選択出力した信号が入力される 外部の装置が誤動作するのを防止することができる。
[0026] また、本発明の請求項 6にかかる選択回路では、請求項 1に記載の選択回路にお いて、前記信号選択演算部は、各々前記複数のクロック入力信号の 1ビットと、該 1ビ ットに対応する前記内部制御信号 1ビットとを入力とする、前記複数のクロック入力信 号のビット数分の 2入力 NOR、及び該複数の 2入力 NORのすベての出力を入力と する多入力 NORとを有し、該多入力 NORの出力を選択後信号として出力する、こと を特徴とする。
[0027] これにより、プロセスのばらつきを抑えることができ、選択出力した信号が入力される 外部の装置が誤動作するのを防止することができる。
発明の効果
[0028] 本発明の選択回路によれば、入力信号の数が増カロしても回路構成を簡単ィ匕して消 費電力を低減することができ、また、入力信号が選択出力されるまでにかかる遅延値 を大幅に削減することができる。さらに、電圧降下やプロセスバラツキによる遅延時間 の変動を極力抑えることができ、その結果、後段の回路が誤作動を起こすのを防止 することができる。
図面の簡単な説明
[0029] [図 1]図 1は、本発明の選択回路の構成を示すブロック図である。
[図 2]図 2は、本発明の実施の形態 1の選択回路の詳細な構成を示す図である。
[図 3]図 3は、正転制御トライステートバッファの回路図である。
[図 4]図 4は、図 2のトライステートバッファを反転制御に変換した場合の選択回路の 構成図である。 [図 5]図 5は、反転制御トライステートバッファの回路図である。
[図 6]図 6は、本発明の実施の形態 2による選択回路の詳細な構成を示す図である。
[図 7]図 7は、上記実施の形態 2における、多入力 NANDの回路図である。
[図 8]図 8は、本発明の実施の形態 3による選択回路の詳細な構成を示す図である。
[図 9]図 9は、上記実施の形態 3における、多入力 NORの回路図である。
[図 10]図 10は、従来の選択回路の構成図である。
[図 11]図 11は、従来の 2to 1選択回路の構成図である。
[図 12]図 12は、従来の 4tol選択回路の構成図である。
[図 13]図 13は、基本的なマルチプレクサセル回路図である。
符号の説明
[0030] 10 信号選択演算部
101 トライステートバッファ
102 トライステートバッファ
103 2入力 NAND
104 多入力 NAND
105 2入力 NOR
106 多入力 NOR
20 デコード部
30a クロック入力信号
30b 切換信号
30c 出力信号
20a 内部制御信号
Tpx Ρチャンネルトランジスタ（Xは 0〜Νまでの整数）
Τηχ ηチャンネノレトランジスタ（Xは 0〜Νまでの整数）
発明を実施するための最良の形態
[0031] (実施の形態 1)
以下に、本発明の実施の形態 1による選択回路について図 1、図 2、及び図 4を用 いて説明する。 [0032] 図 1は、本発明の選択回路の概略構成を示すブロック図である。
[0033] 本実施の形態 1の選択回路は、信号選択演算部 10と、デコード部 20とを備えたも のである。
[0034] 上記信号選択演算部 10は、選択対象となる複数のクロック入力信号 30aを入力し 、上記デコード部 20の出力である内部制御信号 20aに基づいて上記複数のクロック 入力信号のうちの 1つを選択し、出力信号 30cとして出力する。なお、信号選択回路 演算部 10に入力されるクロック入力信号は、 Nbit (Nは、 2以上の整数）とする。
[0035] 上記デコード部 20は、切換信号 30bを入力とし、クロック入力信号の選択を制御す る内部制御信号 20aを生成し、信号選択演算部 10に出力する。
[0036] 図 2に、本実施の形態 1の選択回路の詳細な構成図を示す。なお、図 2において、 図 1と同一構成要素については同一符号を付している。
[0037] 図 2に示す信号選択演算部 10は、複数のクロック入力信号 30aの各 1ビットを入力 とし、該 1ビットに対応するデコード部 20から出力された 1ビットの内部制御信号 20a を制御入力とする、前記複数のクロック入力信号のビット数分のトライステートバッファ 101を、並列に接続してなり、その並列接続出力を選択後信号として出力するもので ある。例えば、選択したいクロック入力信号に対応するトライステートバッファへの内 部制御信号の値のみを「1」とし、その他のトライステートバッファへの内部制御信号 の値を「0」とすることで、任意のクロック入力信号を選択することができる。
[0038] 図 3に、図 2に示したトライステートバッファ 101のトランジスタレベルでの構造を示 す。
[0039] 入力信号 Aが経由するトランジスタの数は、 Tp2、又は Τη2の 1つとなっている。制 御信号は、確定しているため、すでに Tpl、 Tp3、 Tnl、 Τη3は導通または OFFの 状態となっている。従って、信号選択演算部 10が図 2に示す構成をとつた場合、選択 対象のクロック信号が出力されるまでの経路は、 Tp2、または Τη2の 1段のみとなる。 即ち、クロック入力信号の選択出力までに要する遅延時間は、信号入力本数によるこ となぐ常にトランジスタ 1段分に相当する遅延時間となる。
[0040] このような実施の形態 1による選択回路では、切換信号 30bをデコードし内部制御 信号 20aを出力するデコード部 20と、複数のクロック入力信号 30aと前記デコード部 20より出力される内部制御信号 20aを用いて演算を実施し、前記複数のクロック入力 信号 30aの中から前記切換信号 30bに対応した信号 30cを選択し出力する信号選 択演算部 10とを備えたことより、信号選択演算部の構成を従来のクロック選択回路に 比べて単純ィ匕することができ、遅延時間の増加を防止することができる。
[0041] また、前記信号選択演算部 10は、複数のクロック入力信号 30aの各 1ビットと、該 1 ビットのクロック入力信号に対応する内部制御信号 1ビットとを入力とする、前記複数 のクロック入力信号のビット数分のトライステートバッファ 101を並列に接続してなり、 その並列接続出力を選択後信号として出力するようにしたので、簡単な回路構成で クロック信号の選択を行うことができ、また、クロック入力信号が選択出力されるまでに 経由するトランジスタ段数を削減することができる。
[0042] なお、本実施の形態 1では、信号選択演算部 10を構成するトライステートバッファ は正転制御するものについて説明した力 反転制御するものであっても良い。
[0043] 図 4に、反転制御のトライステートバッファで信号選択演算部 10を構成した場合の 選択回路の詳細な構成を示す。図 4において、図 1と同一構成要素については同一 符号を付している。
[0044] 図 4に示す信号選択演算部 10は、複数のクロック入力信号 30aの各 1ビットと、該 1 ビットに対応する内部制御信号 20aを反転したものを入力とする、前記複数のクロック 入力信号のビット数分のトライステートバッファ 102を並列に接続してなり、その並列 接続出力を選択後信号として出力するもので、選択したいクロック入力信号に対応す るトライステートバッファへの内部制御信号の値のみを「0」とし、その他の内部制御信 号の値を「1」とすることで、任意のクロック入力信号を出力することができる。
[0045] また、図 5に、図 4で示したトライステートバッファ 102のトランジスタレベルでの構造 を示す。
[0046] 入力信号 Aが経由するトランジスタの数は、 Tp2、又は Τη2の 1つであり、制御信号 は確定しているため、 Tpl、 Tp3、 Tnl、 Τη3は導通または OFFの状態となっている 。したがって、信号選択演算部 10が図 4に示す構成をとつた場合、選択対象のクロッ ク信号が出力されるまでの経路は、 Tp2、または Τη2の 1段のみとなる。
[0047] (実施の形態 2) 以下に、本発明の実施の形態 2にかかる選択回路について図 6、及び図 7を用いて 説明する。
[0048] 図 6は、本実施の形態 2の選択回路の詳細な構成を示す図である。図 6において、 図 1と同一構成要素については、同一符号を付している。
[0049] 図 6に示す信号選択演算部 10は、各々複数のクロック入力信号 30aの各 1ビットと、 該 1ビットに対応する内部制御信号 20aを入力とする、前記複数のクロック入力信号 のビット数分の 2入力 NAND103と、該複数の 2入力 NAND103のすベての出力を 入力とする多入力 NAND104とを有し、該多入力 NAND104の出力を選択後信号 として出力するものである。
[0050] この信号選択演算部 10では、前段の複数の 2入力 NAND103のうち、その値が「1
」である内部制御信号 20aが入力された 2入力 NANDは、対応するクロック信号を伝 搬させる力 その値が「0」である内部制御信号 20aが入力された 2入力 NANDは、 対応する入力クロック信号によらず、「1」を伝搬させる。
[0051] そして、後段の多入力 NAND104では、複数の 2入力 NAND103のうち、値が「1
」である内部制御信号 20aが入力された 2入力 NAND103から出力されたクロック信 号を選択出力する。
[0052] 図 7は、多入力 NAND104のトランジスタレベルでの構造である。
[0053] 例えば、入力 1以外の信号は「1」（High)で固定と考えた場合、多入力 NAND10
4の出力結果は入力 1によって決まる。つまり、入力 1が「1」のときはトランジスタ TnO を経由し、入力 1が「0」のときはトランジスタ ΤρΟを経由し、入力 1の反転結果が出力 されること〖こなる。
[0054] このように、クロック入力信号 30aは、 Pchまたは Nchトランジスタを 1段経由すること になる。これは入力 1に限らず、他の入力についても同様である。
[0055] したがって、図 6に示す選択回路では、前段の 2入力 NAND103の一方の入力は 、クロック入力信号 30aに対応した内部制御信号 20aが決定して 、る状態であるため 、クロックの伝搬時間に影響を与えるのは、クロック入力信号の遷移に伴うトランジスタ 1段分の遅延時間である。また、後段の多入力 NAND104では、選択されたクロック 入力信号を伝搬する 2入力 NAND以外からの 2入力 NANDの出力は、全て「1」で 確定されているため、多入力 NAND104においてもクロックの伝搬時間に影響を与 えるのは、選択されるクロック入力信号の遷移に伴うトランジスタ 1段分の遅延時間で ある。ゆえに、選択回路全体としては、 NANDを 2ゲート介することでトランジスタ 2段 分の遅延値を生じることになる。
[0056] ここで注目すべき点は、クロック入力信号 30aが選択出力されるにあたり、前段の 2 入力 NANDゲート 103にて一度論理が反転され、後段の多入力 NANDゲート 104 にて再度論理が反転され結果として出力されるため、前段と後段の NANDゲート内 のトランジスタにて経由するトランジスタが、それぞれ Pchトランジスタ + Nchトランジ スタ、または Nchトランジスタ + Pchトランジスタとなり、 Pchトランジスタと Nchトランジ スタを各 1段ずつ介する構成となっている。これにより、クロック信号の立ち上がり、立 下りのどちらにおいても同様のトランジスタを経由することができ、結果として Pchトラ ンジスタと Nchトランジスタの構成の違いによる遅延値のバラツキを抑え、クロック信 号の Duty (Highレベル期間と Lowレベル期間の比）を崩さない設計を可能とする。
[0057] なお、上述した N AND— NANDを接続する構成は、 Duty保証を必要とする一般 的な回路にも利用可能である。
[0058] このような実施の形態 2による選択回路では、信号選択演算部 10は、複数のクロッ ク入力信号の各 1ビットと、該 1ビットに対応する各デコード信号 1ビットを入力とする、 前記複数のクロック入力信号のビット数分の 2入力 NAND103、及び該複数の 2入 力 NAND103のすベての出力を入力とする多入力 NAND104を有し、該多入力 N AND104の出力を選択後信号として出力するようにしたので、クロック入力信号が選 択出力されるまでに経由するトランジスタ段数を削減することができる。
[0059] (実施の形態 3)
以下に、本発明の実施の形態 3にかかる選択回路について図 8、及び図 9を用いて 説明する。
[0060] 図 8は、本実施の形態 3の選択回路の詳細な構成を示す図である。図 8において、 図 1と同一構成要素については、同一符号を付している。
[0061] 図 8に示す信号選択演算部 10は、各々複数のクロック入力信号 30aの各 1ビットと、 該 1ビットに対応する内部制御信号 20aとを入力とする、前記複数のクロック入力信 号のビット数分の 2入力 NOR105と、該複数の 2入力 NOR105のすベての出力を入 力とする多入力 NORゲート 106とを有し、該多入力 NOR106の出力を選択後信号 として出力するものである。
[0062] この信号選択演算部 10では、前段の複数の 2入力 NOR105のうち、その値が「0」 である内部制御信号 20aが入力された 2入力 NORは、対応する入力クロック信号を 伝搬させる力 その値が「 1」である内部制御信号 20aが入力された他の 2入力 NOR は、対応する入力クロック信号によらず「0」を伝搬させる。
[0063] そして、後段の多入力 NOR106では、前段の複数の 2入力 NOR105のうち、値が
「0」である内部制御信号 20aが入力された 2入力 NOR105から出力されるクロック信 号を選択出力する。
[0064] 図 9は、多入力 NOR106のトランジスタレベルでの構造である。
[0065] 例えば、入力 1以外の信号は「0」（Low)で固定と考えた場合、多入力 NOR106の 出力結果は入力 1によって決まる。つまり、入力 1が「0」のときはトランジスタ TnOを経 由し、入力 1が「1」のときはトランジスタ ΤρΟを経由し、入力 1の反転結果が出力され ることになる。
[0066] このように、クロック入力信号 30aは、 Pchまたは Nchトランジスタを 1段経由すること になる。これは、入力 1に限らずどの他の入力において考えてみても同様である。
[0067] したがって、図 8に示す選択回路では、前段の 2入力 NOR105の一方の入力は、 クロック入力信号 30aに対応した内部制御信号 20aが決定している状態であるため、 クロックの伝搬時間に影響を与えるのは、クロック入力信号の遷移に伴うトランジスタ 1 段分の遅延時間である。また、後段の多入力 NOR106では、選択されたクロック入 力信号を伝搬する 2入力 NOR以外力 の 2入力 NORの出力は、全て「0」で確定さ れているため、多入力 NOR106においてもクロックの伝搬時間に影響を与えるのは 、選択されるクロック入力信号の遷移に伴うトランジスタ 1段分の遅延時間である。ゆ えに、選択回路全体としては、 NORを 2ゲート介することでトランジスタ 2段分の遅延 値を生じること〖こなる。
[0068] ここで注目すべき点は、クロック入力信号 30aが選択出力されるにあたり、前段の 2 入力 NORゲート 105にて一度論理が反転され、後段の多入力 NORゲート 106にて 再度論理が反転され、結果として出力されるため、前段と後段の NORゲート内のトラ ンジスタにて経由するトランジスタ力 それぞれ Pchトランジスタ + Nchトランジスタ、ま たは Nchトランジスタ + Pchトランジスタとなり、 Pchトランジスタと Nchトランジスタを各 1段ずつ介する構成となっている。これにより、クロック信号の立ち上がり、立下りのど ちらにおいても、同様のトランジスタを経由することができ、結果として Pchトランジスタ と Nchトランジスタの構成の違いによる遅延値のバラツキを抑え、クロック信号の Dut y (Highレベル期間と Lowレベル期間の比）を崩さな ヽ設計を可能とする。
[0069] なお、上述した NOR— NORを接続する構成は、 Duty保証を必要とする一般的な 回路にも利用可能である。
[0070] このような実施の形態 3による選択回路では、信号選択演算部 10は、複数のクロッ ク入力信号の各 1ビットと、該各 1ビットに対応する各デコード信号 1ビットを入力とす る、前記複数のクロック入力信号のビット数分の 2入力 NOR105、及び該複数の 2入 力 NOR105のすベての出力を入力とする多入力 NOR106を有し、該多入力 NOR 106の出力を選択後信号として出力するようにしたので、クロック入力信号が選択出 力されるまでに経由するトランジスタ段数を削減することができる。
[0071] なお、上記実施の形態 1〜3において、デコード部 20を、複数ビットのパラレル切換 信号を入力とし、信号選択演算部 10に入力される複数のクロック入力信号と同じ信 号幅の内部制御信号を生成する構成とした場合、切換信号の配線は増えてしまうが 、内部制御信号の出力を高速ィ匕することができる。また、デコード部 20を、 1ビットの シリアル切換信号を入力とし、信号選択演算部 10に入力される複数のクロック入力 信号と同じ信号幅の内部制御信号を生成する構成とした場合、パラレル切換信号で 入力するときに比べてデコード部の回路規模は増カロしてしまうが、切換信号の配線 は 1本で良 、ので、配線が混雑して!/、る場合に有効である。
産業上の利用可能性
[0072] 本発明の選択回路は、選択対象として複数のクロック入力信号を入力する場合、選 択対象の複数のクロックを入力して力 選択出力までのクロックの遅延時間を削減す るにあたり有効である。また、プロセスのバラツキによる、クロック信号の遅延値の変動 を抑制し、クロック信号の Duty (Highレベル期間と Lowレベル期間の比）を崩すこと なく信号を伝搬させることができる、誤作動しにくい回路を実現するにあたり有効であ る。

Claims

請求の範囲
[1] 外部より複数のクロック入力信号と切換信号とを入力とし、該切換信号に基づいて 前記複数のクロック入力信号のうちの 1つを選択し出力する選択回路であって、 前記切換信号を、前記複数のクロック入力信号と同じビット幅の内部制御信号に変 換するデコード部と、
前記複数のクロック入力信号と、前記デコード部にて生成された前記内部制御信 号とを用いて演算を実施し、前記複数のクロック入力信号のうちの 1つの信号を選択 する信号選択演算部とを備えた、
ことを特徴とする選択回路。
[2] 請求項 1に記載の選択回路において、
前記デコード部は、
前記切換信号を複数ビットのノラレル信号として入力し、前記複数のクロック入力 信号と同じ信号幅の内部制御信号を生成する、
ことを特徴とする選択回路。
[3] 請求項 1に記載の選択回路において、
前記デコード部は、
前記切換信号を 1ビットのシリアル信号として入力し、前記複数のクロック入力信号 と同じ信号幅の内部制御信号を生成する、
ことを特徴とする選択回路。
[4] 請求項 1に記載の選択回路において、
前記信号選択演算部は、
前記複数のクロック入力信号の各 1ビットを入力とし、該 1ビットに対応する前記内部 制御信号 1ビットを制御入力とする、前記複数のクロック入力信号のビット数分のトラ イステートバッファを、並列に接続してなり、その並列接続出力を選択後信号として出 力する、
ことを特徴とする選択回路。
[5] 請求項 1に記載の選択回路において、
前記信号選択演算部は、 各々前記複数のクロック入力信号の各 1ビットと、該 1ビットに対応する前記内部制 御信号 1ビットとを入力とする、前記複数のクロック入力信号のビット数分の 2入力 NA ND、及び該複数の 2入力 NANDのすベての出力を入力とする多入力 NANDを有 し、該多入力 NANDの出力を選択後信号として出力する、
ことを特徴とする選択回路。
請求項 1に記載の選択回路にぉ 、て、
前記信号選択演算部は、
各々前記複数のクロック入力信号の 1ビットと、該 1ビットに対応する前記内部制御 信号 1ビットとを入力とする、前記複数のクロック入力信号のビット数分の 2入力 NOR 、及び該複数の 2入力 NORのすベての出力を入力とする多入力 NORとを有し、該 多入力 NORの出力を選択後信号として出力する、
ことを特徴とする選択回路。
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