WO2005109441A1 - 半導体装置および書き込み方法 - Google Patents

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memory cells
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Minoru Yamashita
Kazuhiro Kurihara
Hiroaki Wada
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Spansion Japan Ltd
Spansion LLC
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Definitions

  • the present invention relates to a semiconductor device capable of simultaneously writing multi-bit data and a writing method thereof.
  • FIG. 1 shows a virtual ground type memory cell 0-4 connected on the same word line WL and sharing a bit line with each other, and a metal bit line connected to a drain region or a source region of the memory cell 0-4.
  • a selection switch SselO—Ssel5 that connects each of the MBL0—MBL5 and the metal bit line MBL0—MBL5 to the ground line, and a selection switch DselO Dsel5 that connects each of the metal bit lines MBL0—MBL5 to the data line are shown.
  • FIG. 1 shows a part of the nonvolatile semiconductor memory device, and only essential parts necessary for the description are shown.
  • the metal bit line MBL1 is set to a high level at a low level.
  • the metal bit line MBL2 is set to low level and the metal bit line MBL3 is set to high level in order to write data to the memory cell 2.
  • the memory cell 1 sandwiched between the memory cells 0 and 2 has its gate connected to the memory cell 0 and the common word line WL with the memory cell 2, and the metal bit line MBL1 is set to the high level and the metal Since bit line MBL2 is set to the oral level, data is also written to memory cell 1. In other words, writing stress is applied even to the memory cells where data needs to be written.
  • the present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor device and a writing method capable of stably performing simultaneous multi-bit writing. Means for solving the problem
  • the present invention provides a method in which a plurality of word lines, a plurality of bit lines, and a plurality of pages are defined for each word line, and each page includes a predetermined number of nonvolatile memories.
  • the semiconductor device has: By increasing the interval between memory cells to be written at the same time, unnecessary stress due to writing is not given to the memory cells without writing.
  • the plurality of pages related to one word line include an even page and an odd page
  • the selective writing circuit is configured to store the nonvolatile memory of one of the even page and the odd page.
  • the configuration may be such that the cells are programmed and then the nonvolatile memory cells of the other page are programmed.
  • the ability to write data to even-numbered pages and write data to odd-numbered pages in order to achieve simultaneous multi-bit writing without changing the memory cell array configuration or bit line selection decoding. S can.
  • the selective write circuit may set a bit line connected to the nonvolatile memory cell of a page to which data is not written to a floating state.
  • the semiconductor device has a plurality of blocks for one word line, each block has a predetermined number of pages,
  • the semiconductor device has a first mode in which one page is simultaneously programmed in each block, and a second mode in which odd or even pages are simultaneously programmed in each block,
  • the semiconductor device may be configured to include a control circuit that operates the selective writing circuit in either the first mode or the second mode in accordance with an external command. Since data can be written in a plurality of writing modes, the writing speed can be adjusted, and the data can be written according to the operator's wishes.
  • a high voltage generating circuit for generating a high voltage for programming the nonvolatile memory cell, and the selective writing circuit is configured to generate the high voltage generated by the high voltage generating circuit.
  • a configuration may be employed in which the selected bit line is activated. External device power There is no need to receive power supply, and data can be written to memory cells with only the semiconductor device.
  • a high voltage generating circuit for generating a high voltage for programming the nonvolatile memory cell inside the semiconductor device, and a high voltage generated by the high voltage generating circuit in the first mode.
  • a selection circuit for selecting another high voltage from the outside in the second mode, wherein the selected high voltage is a high voltage according to a writing mode of data supplied to the selected writing circuit.
  • a write level stabilizing circuit for generating a dummy programming current corresponding to the number of the non-volatile memory cells to which data is not written among the non-volatile memory cells to which data can be simultaneously written is provided.
  • Configuration. De Since the voltage drop of the power supply at the time of data writing can be kept constant, the write level of data written to the memory cell can be made constant.
  • the level stabilizing circuit has a plurality of write level stabilizing sub-circuits, and each level stabilizing sub-circuit is provided for each of two adjacent pages which are not simultaneously programmed. Can be.
  • each level stabilizing sub-circuit is provided for each of two adjacent pages which are not simultaneously programmed. Can be.
  • the voltage drop of the power supply during data writing can be kept constant. Therefore, the write level of data written to the memory cell can be made constant.
  • the write level stabilizing circuit can be shared by two adjacent pages that do not write data at the same time, the number of circuits can be reduced and the device configuration can be reduced.
  • each of the write-level stabilizing sub-circuits can generate a current substantially equal to a program current flowing in one nonvolatile memory cell at the time of programming.
  • the nonvolatile memory cell may be a virtual ground type nonvolatile memory cell in which adjacent nonvolatile memory cells share a bit line.
  • a virtual ground type nonvolatile memory cell in which adjacent nonvolatile memory cells share a bit line.
  • a step of selecting a page that includes a predetermined number of nonvolatile memory cells and is not adjacent to one word line, and a step of simultaneously programming the nonvolatile memory cells of the selected page And a method for writing to a non-volatile memory having At the same time, by extending the interval between the memory cells to be written, no writing is performed, and unnecessary stress due to writing is not applied to the memory cells.
  • the plurality of pages include an even page and an odd page
  • the step of programming is such that the selective writing circuit determines whether or not even or odd pages
  • the nonvolatile memory cells can be programmed, and then the nonvolatile memory cells of the other page can be programmed.
  • the writing step may include a step of setting a bit line of the nonvolatile memory cell of a page in which data is not written to a floating state.
  • the selecting step and the programming step relate to a first mode, wherein the method comprises: simultaneously programming one of a predetermined number of pages included in each block for one word line.
  • the method may further include a step of programming the nonvolatile memory cell in the second mode, and a step of selecting one of the first mode and the second mode in accordance with an external command. Since data can be written in a plurality of write modes, the write speed can be adjusted.
  • simultaneous writing of multiple bits can be performed stably.
  • FIG. 1 is a diagram for explaining a conventional method of writing to a semiconductor device.
  • FIG. 2 is a block diagram showing a configuration of a semiconductor device of the present invention.
  • FIG. 3 is a diagram showing a configuration of a data input / output (I / O) circuit.
  • FIG. 4 is a diagram showing a correspondence relationship between a cell array, a column gate, and a data input / output (I / O) device.
  • FIG. 5 is a timing chart at the time of 64-bit simultaneous writing.
  • FIG. 6 is a timing chart at the time of 16-bit simultaneous writing.
  • FIG. 7 is a diagram showing a logic gate that generates a GEL signal.
  • FIG. 8 is a diagram showing a configuration of a cell array 5 and column gates.
  • FIG. 9 is a diagram showing a configuration of a write level stabilizing circuit.
  • FIG. 10 is a diagram showing a configuration of a current compensation circuit.
  • FIG. 2 shows the configuration of the semiconductor device of this embodiment.
  • the semiconductor device shown in FIG. 2 is an embodiment of the nonvolatile semiconductor memory device 1, and includes a control circuit 2, a chip enable / output enable circuit 3, an input / output buffer 4, a sensor array 5, a row decoder 6, and a column decoder ( Selective writing means) 7, address latch 8, column gate 9, data input / output (IZ ⁇ ) circuit 10, write circuit 11, read circuit 12, erase circuit 13, and power supply unit 20.
  • the power supply unit 20 includes a high voltage generator 21 for drain, a selector 22, a regulator 23, a high voltage generator 24 for gate, and the like.
  • the control circuit 2 receives control signals such as a write enable (/ WE) and a chip enable (/ CE), an address signal, and a data signal from outside, and operates as a state machine based on these signals. Each part of the nonvolatile semiconductor memory device 1 is controlled.
  • the input / output buffer 4 receives data from the outside, and supplies the data to the control circuit 2 and the data input / output (I / O) circuit 10.
  • the chip enable / output enable circuit 3 receives a chip enable signal (/ CE) and an output enable signal (Z ⁇ E) as control signals from the outside of the device, and operates / outputs the input / output buffer 4 and the cell array 5. Control non-operation.
  • the read circuit 12 operates under the control of the control circuit 2, and controls the cell array 5, the row decoder 6, the column decoder (selective writing means) 7, and the like to read data from the read address of the cell array 5. Control.
  • the write circuit 11 operates under the control of the control circuit 2 and controls the sensor array 5, the row decoder 6, the column decoder (selective write means) 7, and the like to write data to the write address of the cell array 5.
  • the erasing circuit 13 operates under the control circuit 2 and performs a cell array 5, a row decoder 6, a column decoder (selective writing means) 7, etc. in order to collectively erase a specified area of the cell array 5 in a predetermined unit. Control.
  • the cell array 5 is a virtual ground type memory array, including a memory cell layout IJ, word lines, bit lines, and the like, and stores 2-bit data in each memory cell.
  • An oxide film, a nitride film, and an oxide film are stacked in this order between the control gate and the substrate, and charges are transferred to the nitride film.
  • the threshold value is changed to distinguish between data “0” and “1.” Since the trap layer such as a nitride film is an insulating film, charges do not move.Charge is stored at both ends of the trap layer In this way, two bits can be recorded in one cell.
  • the method of recording two bits in one cell is sometimes called a mirror bit method, and the cell array 5 is composed of a polycrystalline silicon as a layer for storing electric charges.
  • the data input / output (IZ ⁇ ) circuit 10 operates under the control of the control circuit 2 and writes and reads data to and from the cell array 5. Details of the data input / output (IZ ⁇ ) circuit 10 will be described with reference to FIG. As shown in FIG. 3, the data input / output (IZ ⁇ ) circuit 10 includes a ground circuit 31, a write driver 32, a data latch 33, and a sense amplifier (verify circuit).
  • the ground circuit 31 is a circuit that sets the bit line selected by the column decoder (selective writing means) 7 to the ground level via the column gate 9.
  • the data latch 33 receives an output signal of the column decoder (selection writing means) 7 and latches data input from the input / output buffer 4.
  • the write driver 32 transmits the data written in the data latch 33 to the bit line in the cell array 5 via the column gate 9.
  • the sense amplifier (verify circuit) 34 amplifies the data read to the bit line and amplifies the data to a level at which the data can be handled as a digital level.
  • the write driver 32 enters a write state and is connected to the bit line.
  • a sense amplifier (verify circuit) 34 is connected to the bit line and the data on the bit line is amplified.
  • the sense amplifier (verify circuit) 34 determines read data. By comparing the current of the data supplied from the cell array 5 with the reference current according to the designation by the row decoder 6 and the column decoder (selective writing means) 7, it is determined whether the data is 0 or 1. Is determined.
  • the reference current is a current supplied from a reference cell (not shown). The determination result is supplied to the input / output buffer 4 as read data.
  • the current of the data supplied from the cell array 5 is changed according to the designation of the row decoder 6 and the column decoder (selective write means) 7 for program verify and erase. This is performed by comparing with the reference current for the laser verify. This reference current is also supplied from reference cells for program verify and erase verify.
  • the row decoder 6 selectively drives a plurality of word lines WL based on respective addresses at the time of data writing, erasing, and reading, and its word line driver (not shown) includes: A predetermined high voltage is supplied from the gate high voltage generator 24 shown in FIG.
  • the column decoder (selective writing means) 7 controls the column gate 9 based on the address held in the address latch 8.
  • the corresponding sense amplifier (verify circuit) 34 in the data input / output (I / O) circuit 10 is selected.
  • the column gate is connected to a sense amplifier (verify circuit) 34 corresponding to a bit line connected to the memory cell.
  • the desired memory cell When writing data to a desired memory cell of the cell array 5, the desired memory cell is activated by externally input address data, and the input write data is stored in the corresponding data latch 33. Is output to the bit line via the column gate 9 and written to a desired memory cell of the cell array 5.
  • the power supply unit 20 supplies a high voltage generated by the high voltage generator for drain 21 provided inside the nonvolatile semiconductor memory device 1 to the data input / output (IZ ⁇ ) circuit 10 and The high voltage generated by the voltage generator 24 is supplied to a row decoder 6, a column decoder (selective writing means) 7, and the like.
  • the power supplied from the power supply unit 20 is used as a decoding power required for a write operation or an erase operation.
  • a high voltage is generated by the high voltage generator 21 inside the nonvolatile semiconductor memory device 1 to input and output data.
  • a high voltage input from outside can be used as a power supply for decoding.
  • the write mode instruction is notified by a write mode instruction signal from the write circuit 11 shown in FIG.
  • the regulator 23 smoothes the supplied high voltage, converts it to a constant voltage, and outputs it to the power supply line (VPROG). If the current supply capability of the power supply unit 20 is high, the power supply unit 20 may be operated only with a high voltage supplied from the power supply unit 20 without receiving external power supply.
  • One cell array 5 is divided into a plurality of blocks along a bit line. In this embodiment, it is divided into 16 blocks. Each block is provided with a data input / output (I / O) circuit 10 and a column decoder (selective writing means) 7 so that data of the number of blocks can be input / output in parallel. Te, ru.
  • the data input / output (I / O) circuit 10 is described as I / O.
  • One block is divided into eight pages. The data input / output (I / O) circuit 10 selects a memory cell on a page-by-page basis to write and read data.
  • the nonvolatile semiconductor memory device 1 of the present embodiment has a 64-bit simultaneous write mode for writing 64 bits simultaneously and a 16-bit write mode for writing 16 bits simultaneously.
  • FIG. 5 shows the signals output from the column decoder (selective writing means) 7 in the 64-bit simultaneous write mode.
  • the column decoder (selection writing means) 7 selects an even page selection signal (PGM_E) for selecting an even page and an odd page while the program signal (PGM) indicating write permission is at a high level.
  • the odd page selection signal (PGM_ ⁇ ) When the even page selection signal (PGM_E) goes high, the even pages 0, 2, 4, and 6 are selected by the column gate 9. Similarly, when the odd page selection signal (PGM_0) goes high, the odd pages 1, 3, 5, and 7 are selected by the column gate 9.
  • the GSEL signals (GSEL0 to GSEL7) shown in FIG. 5 are signals for connecting the selected bit line to the ground line.
  • the signals of GSEL0, 2, 4, and 6 are at the high level, the signals of GSE Ll, 3, 5, and 7 are set to the low level.
  • the signal of GSEL0,2,4,6 becomes low level. For example, by connecting the selected bit line of the even page to which data is written to the ground line, this bit line is set to low level. At this time, since data is not written to the odd-numbered pages, the GSEL signal becomes low level, and the bit lines are set in a floating state.
  • each of the 16 blocks shown in Fig. 4 is selected, and data is written to any page in the selected block.
  • Figure 6 shows the timing chart.
  • the column decoder (selective writing means) 7 sets the write permission as shown in FIG.
  • a cell signal (WSEL0-WSEL7) for selecting a memory cell is generated and output to the column gate 9.
  • the WSEL0-WSEL7 cell signals correspond to the pages of each block. That is, when WSEL0 is at the high level, page 0 is selected, and data is written to the memory cells in page 0. Similarly, when WSEL1 is at a high level, page 1 is selected, and data is written to a memory cell in this page 1.
  • the GSEL signal (GSEL0 GSEL7) is output, and the bit line that is the source of the page being written is connected to the ground. Set the bit lines on pages other than the page to which data is being written to the floating state.
  • FIG. 7 shows a logic gate that generates the GSEL signal. These logic gates are included in the cam decoder 7.
  • the GSEL signals (GSEL0, 2, 4, 6) for the even pages are input to the NOR gate 40 by the even page selection signal (PGM-E) and each cell signal WSEL (WSELO, 2, 4, 6). It is generated by inverting the output of the NOR gate 40 by the inverter 41.
  • the odd-page GSEL signals (GSEL1, 3, 5, 7) are connected to the NOR-gate 40 by connecting the odd-page selection signal (PGM-O) and each cell signal WSEL (WSEL1, 3, 5, 7, 7). It is generated by inputting and inverting the output of the NOR gate 40 by the inverter 41.
  • FIG. 8 shows a detailed configuration of the cell array 5 and the column gate 9.
  • a plurality of word lines WL (only one WL is typically shown in FIG. 8 for simplicity), a plurality of metal bit lines MBL, and a plurality of word lines WL are provided near intersections of word lines WL and metal bit lines MBL.
  • Two memory cells MC are formed between two metal bit lines MBL.
  • One page which is a unit of writing or reading, is provided with eight memory cells MC (MC0-MC7 shown in Fig. 8), and can record two bits S in one memory cell MC. Since two memory cells MS are provided between the two metal bit lines, a sub-bit line SBL for connecting the memory cell MC to the two bit lines is provided.
  • the sub-bit line SBL is formed of a diffusion layer and is arranged in parallel with the metal bit line MBL.
  • the sub-bit line SBL is connected to the metal bit line via a select transistor (STr shown in FIG. Connected to MBL.
  • Each metal bit line MBL has a first transistor (GTr shown in FIG. 8) for switching whether the metal bit line MBL is connected to the ground signal line (ARVSS), and a drain connected to the metal bit line MBL.
  • a second transistor (DTr shown in FIG. 8) for switching the power of connection to the signal line (DATAB) is provided.
  • the first transistor GTr and the second transistor DTr are switched between open and closed by the decode signal from the column decoder (selective writing means) 7 and connected to the methanol bit line MBL.
  • the signals generated by the column decoder (selective writing means) 7 are the BSD and BSG signals shown in FIG.
  • the BSD signal goes high
  • the second transistor DTr closes and the corresponding bit line and drain signal line (DATAB) are connected.
  • the BSG signal goes high
  • the first transistor GTr closes and the corresponding bit line is connected to the ground signal line (ARVSS).
  • the ground line ARVSSn is provided independently for each page.
  • the write level stabilizing circuit 25 connected to the power supply line VPROG shown in FIG. 2 will be described.
  • the write level stabilizing circuit 25 includes a plurality of current compensating circuits 26 as shown in FIG.
  • the current compensating circuit 26 functions as a write level stabilizing sub-circuit, and is a circuit for flowing a dummy programming current, which is a predetermined amount of current, from the power supply line VPROG to adjust the voltage drop at the time of data writing to be constant.
  • a dummy programming current which is a predetermined amount of current
  • the current compensating circuits 26 are provided as many as can write data at the same time.
  • the cell current for the memory cell is caused to flow. For example, in the case of 16-bit simultaneous writing, if there are three pages to which “0” is to be written, the writing of 13 bits The write current is caused to flow from the write level stabilizing circuit 25. Similarly, in the case of simultaneous writing of 64 bits, if there are three pages to which “0” is to be written, a write current for 61 bits is made to flow from the write level stabilizing circuit 25.
  • the current compensation circuit 26 is provided for each of two adjacent memory cells to which writing is not performed at the same time so that the circuit scale does not increase.
  • FIG. 10 shows a specific configuration of the current compensation circuit 26.
  • the current compensating circuit 26 shown in FIG. 10 is a current compensating circuit 26 corresponding to page 0 and page 1.
  • the resistors R 1, R 2, R 3 and the switch transistors 55 and 56 are connected in series to the power supply line VPROG. ing.
  • the inverter 51 and the NAND gate 52 are connected to the gate of the switch transistor 56.
  • the gate of the switch transistor 55 is connected to the inverter 53 and the NAND gate 54.
  • the write data P0PGMD signal of page 0 is input to the inverter 51.
  • the output of the inverter 51 is input to the NAND gate 52.
  • the NAND gate 52 receives the output signal of the inverter 51 and the signal of GSEL0.
  • the GSEL0 signal is used to connect the bit line selected according to data to the ground line when page 0 is selected for writing.
  • the output of NAND gate 52 becomes the gate input of switch transistor 56.
  • the page 1 write data P1PGMD signal is input to the inverter 53.
  • the output of the inverter 53 is input to a NAND gate 54.
  • the NAND gate 54 receives the output from the inverter 53 and the signal of GSEL1.
  • the GSEL1 signal connects the bit line selected according to data to the ground line when page 1 is selected for writing.
  • the output of the NAND gate 54 becomes the gate input of the switch transistor 55.
  • the switch transistors 55 and 56 are turned on, and a predetermined amount of current flows from the power supply line VPROG.
  • This predetermined amount of current is set to be substantially the same as the write current flowing when writing “0” data to the memory cell. For example, if "0" is written to page 1, the P1PGMD signal goes low. Also write Since the GSEL signal (here, GSEL1) is at the high level, the page selected as above is input from the NAND gate 54 to the gate of the signal power switch transistor 55 corresponding to the level of the PAPGMD signal. In addition, when not selected for writing, the GSEL signal (GSEL1) becomes low level, so that a high level signal is always output to the switch transistor 55. Accordingly, the switch transistor 55 is turned on, and a current flows from the power supply line VPROG through the resistors R1, R2, and R3.
  • the above embodiment is a preferred embodiment of the present invention.
  • the present invention is not limited to this, and various modifications can be made without departing from the gist of the present invention.
  • a description has been given of a nonvolatile semiconductor memory device as an example.
  • the present invention can be sufficiently applied to a semiconductor device mounted with this nonvolatile semiconductor memory device.

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Abstract

　本発明の半導体装置は、同一ワード線ＷＬ上に配置された所定個ずつのメモリセルからなるページを選択単位として、複数のページに多ビットのデータを書き込む時に、互いに隣り合わないページを選択し、選択したページのメモリセルに同時にビットの書き込みを行うカラムデコーダ（選択書き込み回路）７を備えている。同時に書き込みを行うメモリセルの間隔を広げることで、書き込みを行わないメモリセルに、書き込みによる不要なストレスを与えることがない。

Description

明 細 書
半導体装置および書き込み方法
技術分野
[0001] 本発明は、同時に多ビットのデータを書き込み可能な半導体装置およびその書き 込み方法に関する。
背景技術
[0002] 不揮発性半導体記憶装置等の半導体装置は、プロセス技術の進歩によって大容 量化が図られている。大容量化に伴い書き込み、消去の高速化の要求が大きくなつ てきている。
[0003] フラッシュメモリにおいては、消去の前にすベてのビットを書き込む必要があるため 、書き込み速度を上げることが消去スピードを上げることにもつながる。そのため 1バ イト（8ビット）、 1ワード（16ビット）などの書き込み単位で同時に複数のデータの書き 込みが行われていた。
発明の開示
発明が解決しょうとする課題
[0004] し力しながら、同一ワード線上に隣接するメモリセルのビット線を互いに共有する仮 想接地型の不揮発性半導体記憶装置においては、多ビットを同時に書き込むメモリ セルの間隔が近すぎると、書き込みを行わなレ、メモリセルにまで書き込みのストレスが 印加されるという問題を生じる。
[0005] 図 1には、同一ワード線 WL上に接続され、ビット線を互いに共有する仮想接地型 のメモリセノレ 0— 4と、メモリセル 0— 4のドレイン領域又はソース領域に接続するメタル ビット線 MBL0— MBL5と、メタルビット線 MBL0— MBL5のそれぞれをグランド線 に接続する選択スィッチ SselO— Ssel5と、メタルビット線 MBL0— MBL5のそれぞ れをデータ線に接続する選択スィッチ DselO Dsel5とが図示されている。なお、こ の図 1に示すものは不揮発性半導体記憶装置の一部分であって、説明のために必 要な要部だけを示している。
[0006] 例えば、図 1に示すメモリセル 0にデータを書き込むためにメタルビット線 MBL0を ローレベルに、メタルビット線 MBL1をハイレベルに設定したとする。この書き込みと 同時にメモリセル 2にもデータを書き込むためにメタルビット線 MBL2をローレベルに 、メタルビット線 MBL3をハイレベルに設定したとする。このとき、メモリセル 0とメモリ セル 2との間に挟まれたメモリセル 1は、メモリセノレ 0、メモリセル 2と共通のワード線 W Lにゲートを接続し、メタルビット線 MBL1がハイレベルに、メタルビット線 MBL2が口 一レベルに設定されているため、メモリセル 1にもデータが書き込まれてしまう。すな わち、データを書き込む必要のなレ、メモリセルにまで書き込みのストレスを与えてしま う。
[0007] 本発明は上記事情に鑑みてなされたものであり、多ビットの同時書き込みを安定し て行うことができる半導体装置および書き込み方法を提供することを目的とする。 課題を解決するための手段
[0008] かかる目的を達成するために本発明は、複数のワード線と、複数のビット線と、各ヮ ード線に対し複数のページが定義され、各ページは所定数の不揮発性メモリを有し 、前記ワード線と前記ビット線に接続された複数の不揮発性メモリセルと、隣り合わな いページを選択し、当該選択されたページの不揮発性メモリセルを同時にプログラム する選択書き込み回路とを有する半導体装置である。同時に書き込みを行うメモリセ ルの間隔を広げることで、書き込みを行わなレ、メモリセルに、書き込みによる不要なス トレスを与えることがない。
[0009] 上記半導体装置において、一のワード線に関する前記複数のページは偶数ぺー ジと奇数ページとを含み、前記選択書き込み回路は偶数ページと奇数ページのいず れか一方のページの不揮発性メモリセルをプログラムし、その後他方のページの不 揮発性メモリセルをプログラムする構成とすることができる。偶数ページへのデータ書 き込みと奇数ページへのデータ書き込みとを順番に行うことで、メモリセルアレイの構 成やビット線選択のデコーディングを変更することなく多ビットの同時書き込みを実現 すること力 Sできる。
[0010] 上記前記選択書き込み回路は、データの書き込みを行わないページの前記不揮 発性メモリセルに接続されたビット線をフローティング状態にするとよい。データの書 き込みを行わないページのメモリセルのビット線をフローティング状態とすることで、デ ータの書き込みを行わないメモリセルにビット線を通じてセル電流が流れてしまうこと がない。従って、メモリセルに不要なデータが書き込まれたり、メモリセルにストレスを 与えるような問題が生じない。
[0011] 前記半導体装置は一のワード線に関して複数のブロックを有し、各ブロックは所定 数のページを有し、
前記半導体装置は各ブロックにおいて 1つのページが同時にプログラムされる第 1 のモードと、各ブロックにおいて奇数又は偶数ページが同時にプログラムされる第 2 のモードとを有し、
前記半導体装置は外部からのコマンドに従って、前記選択書き込み回路を前記第 1のモード又は第 2のモードのいずれかで動作させる制御回路を有する構成とするこ とができる。複数の書き込みモードでデータを書き込むことができるので、書き込みの 速度を調整することが可能となり、操作者の希望に合わせたデータ書き込みを行うこ とができる。
[0012] 前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電 圧を発生する高圧発生回路を有し、前記選択書き込み回路は、前記高圧発生回路 が生成した前記高電圧を用いて選択されたビット線を活性化させる構成とすることが できる。外部装置力 電源の供給を受ける必要がなくなり、半導体装置だけでデータ をメモリセルに書き込むことができる。
[0013] また、前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高 電圧を発生する高電圧発生回路と、前記第 1のモードで前記高電圧発生回路が発 生した前記高電圧を選択し、前記第 2のモードで外部からの別の高電圧を選択する 選択回路とを有し、選択された高電圧は前記選択書き込み回路に与えられるデータ の書き込みモードに応じて高電圧の供給元を変更することで、内部の高圧発生回路 の供給電圧からは実現できない書き込みモードが実現可能となり、同時に書き込む ことができるビット数を増やすことができる。
[0014] 上記構成において、同時にデータの書き込みが可能な前記不揮発性メモリセルの うち、書き込みを行わない前記不揮発性メモリセルの数に相当するダミーのプログラミ ング電流を生成する書き込みレベル一定化回路を有する構成とすることができる。デ ータ書き込み時の電源の電圧降下を一定に保つことができるので、メモリセルに書き 込まれるデータの書き込みレベルを一定にすることができる。
[0015] 前記レベル一定化回路は複数の書き込みレベル一定化サブ回路を有し、各レべ ルー定化サブ回路は同時にプログラムされない隣接する 2ページに 1つずつ設けら れている構成とすることができる。選択されたビット線からメモリセルに流れ込むセル 電流と略等しい電流を書き込みレベル一定化回路で流すことでデータ書き込み時の 電源の電圧降下を一定に保つことができる。従ってメモリセルに書き込まれるデータ の書き込みレベルを一定にすることができる。また、同時にデータの書き込みを行わ ない隣接する 2ページで書き込みレベル一定化回路を共用することができるので、回 路数を低減させ、装置構成を縮小させることができる。
[0016] 前記書き込みレベル一定化サブ回路の夫々は、プログラム時に 1つの不揮発性メ モリセルに流れるプログラム電流に略等しい電流を生成可能であるとよい。
[0017] また、前記不揮発性メモリセルは、隣接する不揮発性メモリセルがビット線を共有す る仮想接地型の不揮発性メモリセルであるとよい。仮想接地型のメモリセルにおいて 、多くのメモリセルに同時にデータを書き込む場合、書き込みを行うメモリセル同士の 間隔が近すぎると、書き込みを行わなレ、メモリセルにまで書き込みのストレスが印加さ れてしまうが、上記構成の半導体装置により多ビットの同時書き込みを安定して行うこ とができる。
[0018] 本発明は、所定数の不揮発性メモリセルを含み、一のワード線に関して隣り合わな いページを選択するステップと、当該選択されたページの不揮発性メモリセルを同時 にプログラムするステップとを有する不揮発性メモリの書き込み方法を含む。同時に 書き込みを行うメモリセルの間隔を広げることで、書き込みを行わなレ、メモリセルに、 書き込みによる不要なストレスを与えることがなレ、。
[0019] この場合、一のワード線に関して前記複数のページは偶数ページと奇数ページと を含み、前記プログラムするステップは、前記選択書き込み回路は偶数ページと奇数 ページのレ、ずれか一方のページの不揮発性メモリセルをプログラムし、その後他方 のページの不揮発性メモリセルをプログラムする構成とすることができる。偶数ページ へのデータ書き込みと奇数ページへのデータ書き込みとを順番に行うことで、メモリ セルアレイの構成やビット線選択のデコーディングを変更することなく多ビットの同時 書き込みを実現することができる。
[0020] 前記書き込みステップは、データの書き込みを行わないページの前記不揮発性メ モリセルのビット線をフローティング状態にするステップを含んでいるとよレ、。データの 書き込みを行わないページのメモリセルのビット線をフローティング状態とすることで、 データの書き込みを行わないメモリセルにビット線を通じてセル電流が流れてしまうこ とがない。従って、メモリセルに不要なデータが書き込まれたり、メモリセルにストレス を与えるような問題が生じない。
[0021] 前記選択するステップと前記プログラムするステップは第 1のモードに関し、前記 方法は、一のワード線に関する各ブロック内に含まれる所定数のページのうちの 1つ のページが同時にプログラムされる第 2のモードで不揮発性メモリセルをプログラムす るステップと、外部コマンドに従レ、、前記第 1のモード又は前記第 2のモードのいずれ 力を選択するステップとを有しているとよい。複数の書き込みモードでデータを書き込 むことができるので、書き込みの速度を調整することが可能となる。
発明の効果
[0022] 本発明は、多ビットの同時書き込みを安定して行うことができる。
図面の簡単な説明
[0023] [図 1]従来の半導体装置への書き込み方法を説明するための図である。
[図 2]本発明の半導体装置の構成を示すブロック図である。
[図 3]データ入出力（I/O)回路の構成を示す図である。
[図 4]セルアレイと、カラムゲート、データ入出力（I/O)装置の対応関係を示す図で ある。
[図 5]64ビット同時書き込み時のタイミングチャートである。
[図 6]16ビット同時書き込み時のタイミングチャートである。
[図 7]GEL信号を生成する論理ゲートを示す図である。
[図 8]セルアレイ 5とカラムゲートとの構成を示す図である。
[図 9]書き込みレベル一定化回路の構成を示す図である。
[図 10]電流補償回路の構成を示す図である。 発明を実施するための最良の形態
[0024] 以下、添付図面を参照しながら本発明を実施するための最良の形態を説明する。
[0025] 図 2に本実施例の半導体装置の構成を示す。図 2に示す半導体装置は、不揮発性 半導体記憶装置 1の実施例であって、制御回路 2、チップイネ一ブル/出カイネー ブル回路 3、入出力バッファ 4、セノレアレイ 5、ロウデコーダ 6、カラムデコーダ（選択書 き込み手段） 7、アドレスラッチ 8、カラムゲート 9、データ入出力（IZ〇）回路 10、書き 込み回路 11、読み出し回路 12、消去回路 13、電源供給部 20を備えている。また、 電源供給部 20には、ドレイン用高電圧発生部 21、セレクタ 22、レギユレータ 23、ゲ ート用高電圧発生部 24などが備えられている。
[0026] 制御回路 2は、ライトイネーブル (/WE)やチップィネーブル (/CE)等の制御信 号、アドレス信号、データ信号を外部から受け取り、これらの信号に基づいてステート マシンとして動作し、不揮発性半導体記憶装置 1の各部を制御する。
[0027] 入出力バッファ 4は、外部からデータを受け取り、このデータを制御回路 2およびデ ータ入出力（I/O)回路 10に供給する。
[0028] チップイネ一ブル/出カイネーブル回路 3は、装置外部から制御信号としてチップ ィネーブル信号 (/CE)及びアウトプットィネーブル信号 (Z〇E)を受け取り、入出力 バッファ 4およびセルアレイ 5の動作/非動作を制御する。
[0029] 読み出し回路 12は、制御回路 2の制御の下で動作し、セルアレイ 5の読み出しアド レスからデータを読み出すために、セルアレイ 5、ロウデコーダ 6、カラムデコーダ（選 択書き込み手段） 7等を制御する。
[0030] 書き込み回路 11は、制御回路 2の制御の下で動作し、セルアレイ 5の書き込みアド レスにデータを書き込むために、セノレアレイ 5、ロウデコーダ 6、カラムデコーダ（選択 書き込み手段） 7等を制御する。また消去回路 13は、制御回路 2の下で動作し、セル アレイ 5の指定された領域を所定単位で一括消去するために、セルアレイ 5、ロウデコ ーダ 6、カラムデコーダ (選択書き込み手段） 7等を制御する。
[0031] セルアレイ 5は仮想接地型のメモリアレイであり、メモリセルの配歹 IJ、ワード線、ビット 線等を含み、各メモリセルに 2ビットのデータを記憶する。コントロールゲートと基盤と の間に、酸化膜、窒化膜、酸化膜の順に積層した膜を形成し、この窒化膜に電荷をト ラップさせることでしきい値を変化させて、データ" 0"ど '1"とを区別する。窒化膜等の トラップ層は絶縁膜のため、電荷は移動しない。トラップ層の両端に電荷を蓄えること で 1セルに 2ビットを記録することができる。 1セルに 2ビットを記録する方式をミラービ ット方式と呼ぶこともある。また、セルアレイ 5は、電荷を蓄える層として、多結晶シリコ ンからなるフローティングゲートを用いるメモリセルであっても良い。
[0032] データ読み出し時には、活性化したワード線で指定されるメモリセルからのデータが ビット線に読み出される。書き込み（以下、プログラムと呼ぶ）或いはィレーズ時には、 ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリ セルに対する電荷注入或いは電荷抜き取りの動作を実行する。
[0033] データ入出力（IZ〇）回路 10は、制御回路 2の制御の下で動作し、セルアレイ 5へ のデータの書き込みと読み出しを行う。データ入出力（IZ〇）回路 10の詳細を図 3を 参照しながら説明する。図 3に示すようにデータ入出力（IZ〇）回路 10は、グランド回 路 31、書込ドライバ 32、データラッチ 33、センスアンプ (ベリファイ回路） 34を備えて いる。
[0034] グランド回路 31は、カラムデコーダ (選択書き込み手段） 7によって選択されたビット 線をカラムゲート 9を介してグランドレベルに設定する回路である。データラッチ 33は 、カラムデコーダ (選択書き込み手段） 7の出力信号を受け、入出力バッファ 4から入 力されるデータをラッチする。書込ドライバ 32は、データラッチ 33に書き込まれたデ ータを、カラムゲート 9を介してセルアレイ 5内のビット線に伝達する。
[0035] センスアンプ (ベリファイ回路） 34は、ビット線に読み出されたデータを増幅し、デジ タルレベルとして取り扱いが可能になるレベルにまで増幅する。データ書き込み時に は、書込ドライバ 32が書き込み状態となってビット線に接続され、読み出し時には、 センスアンプ (ベリファイ回路） 34がビット線に接続されてビット線上のデータが増幅さ れる。なお、ページが選択されて書き込みが行われると、このページに隣接するぺー ジのビット泉は、フローティング状態となる。
[0036] またセンスアンプ (ベリファイ回路） 34は、読み出したデータの判定を行う。ロウデコ ーダ 6及びカラムデコーダ (選択書き込み手段） 7による指定に応じてセルアレイ 5か ら供給されるデータの電流を基準電流と比較することで、データが 0であるのか 1であ るのかを判定する。基準電流は図示しないリファレンスセルから供給される電流であ る。判定結果は読み出しデータとして、入出力バッファ 4に供給される。
[0037] またプログラム動作及びィレーズ動作に伴うベリファイ動作は、ロウデコーダ 6及び カラムデコーダ (選択書き込み手段） 7の指定に応じて、セルアレイ 5から供給される データの電流を、プログラムべリファイ用及びィレーズベリファイ用の基準電流と比較 することで行われる。この基準電流もプログラムべリファイ用及びィレーズベリファイ用 リファレンスセルから供給される。
[0038] ロウデコーダ 6は、データ書込み時、消去時および読出し時に、それぞれのアドレス に基づいて複数のワード線 WLを選択駆動するものであり、そのワード線ドライバ（図 示していない）には、図 2に示すゲート用高電圧発生部 24から所定の高電圧が供給 される。
[0039] カラムデコーダ (選択書き込み手段） 7は、アドレスラッチ 8に保持されたアドレスをも とにカラムゲート 9を制御する。カラムゲート 9がガラムデコーダ 7により選択されること で、データ入出力 (I/O)回路 10内の対応するセンスアンプ (ベリファイ回路） 34が 選択される。
[0040] 例えば、セルアレイ 5の所望のメモリセルからデータを読み出す場合は、カラムゲー トによって、このメモリセルに接続されたビット線力 対応するセンスアンプ (ベリファイ 回路） 34に接続される。
[0041] また、セルアレイ 5の所望のメモリセルにデータを書き込む場合は、外部から入力さ れたアドレスデータによって所望のメモリセルが活性化され、入力された書き込みデ ータは対応するデータラッチ 33からカラムゲート 9を介してビット線に出力され、セル アレイ 5の所望のメモリセルに書き込まれる。
[0042] 電源供給部 20は、不揮発性半導体記憶装置 1内部に設けられたドレイン用高電圧 発生部 21により発生する高電圧を、データ入出力（IZ〇）回路 10に供給し、ゲート 用高電圧発生部 24により発生する高電圧を、ロウデコーダ 6、カラムデコーダ (選択 書き込み手段） 7等に供給する。電源供給部 20により供給される電源は、書込み動 作や消去動作に必要なデコード用電源として使用される。また、本実施例では、不揮 発性半導体記憶装置 1の内部の高電圧発生部 21で高電圧を生成してデータ入出 力（I/O)回路 10に供給する以外に、外部から入力した高電圧をデコード用電源と して使用することができる。より多くのデータを高速に書き込むためには、電流供給能 力の高い電源が必要となる。近年では、電源電圧の低電圧化によって、不揮発性半 導体記憶装置 1内部の高圧発生回路 21の電流供給能力では同時に書き込こめるビ ット数に限界が生じている。このため同時に書き込むビット数が多い場合 (後述する 6 4ビット同時書き込みモード）には、外部から高電圧の供給を受けて、この高電圧をデ コード用電源とする。外部からの電圧は、図 2に示すァクセラレーシヨンピン (ACCピ ン）から入力する。セレクタ 22は、書き込みモードが 64ビット書き込みモードの時には 、外部入力した電圧をレギユレータ 23に出力する。また、 16ビット書き込みモードの 時には、内部のドレイン用高電圧発生部 21で生成した高電圧をレギユレータ 23に出 力する。なお、書き込みモードの指示は、図 2に示す書き込み回路 11からの書き込 みモード指示信号で通知される。レギユレータ 23は、供給された高電圧を平滑、定 電圧化して電源線 (VPROG)に出力する。なお、電源供給部 20の電流供給能力が 高い場合には、外部からの電源供給を受けずに、電源供給部 20から供給される高 電圧だけで動作させてもょレ、。
[0043] ここで、図 4を参照しながらセルアレイ 5と、データ入出力（I/O)回路 10及びカラム ゲート 9との対応関係について説明する。 1つのセルアレイ 5はビット線に沿った複数 のブロックに分割されている。本実施例では 16個のブロックに分割されている。各ブ ロックには、それぞれデータ入出力（I/O)回路 10と、カラムデコーダ (選択書き込み 手段） 7とがそれぞれ設けられており、ブロックの個数分のデータを並列に入出力でき るようにしてレ、る。なお、図 4では、データ入出力（I/O)回路 10を I/Oと表記してい る。また 1ブロックは、 8つのページに分割されている。データ入出力（I/O)回路 10 は、このページ単位でメモリセルを選択してデータの書き込み及び読み出しを行う。
[0044] 本実施例の不揮発性半導体記憶装置 1は、 64ビットを同時に書き込む 64ビット同 時書き込みモードと、 16ビットを同時に書き込む 16ビット書き込みモードとを備えて いる。
[0045] 64ビット同時書き込みモードでは、セルアレイ 5を偶数ページと奇数ページとに分 割して、偶数ページまたは奇数ページに同時に 64ビットずつのデータを書き込んで レ、く。図 5に 64ビット同時書き込みモードの時にカラムデコーダ (選択書き込み手段） 7より出力される信号を示す。カラムデコーダ (選択書き込み手段） 7は、図 5に示すよ うに書き込み許可を示すプログラム信号 (PGM)がハイレベルの期間に、偶数ページ を選択する偶数ページ選択信号 (PGM_E)と、奇数ページを選択する奇数ページ 選択信号 (PGM_〇）とを出力する。偶数ページ選択信号 (PGM_E)がハイレベル となることで、 0、 2、 4、 6の偶数ページがカラムゲート 9により選択される。同様に奇数 ページ選択信号（PGM_0)がハイレベルとなることで、 1、 3、 5、 7の奇数ページが カラムゲート 9により選択される。
また図 5に示す GSEL信号（GSEL0— GSEL7)は、選択されたビット線をグランド 線に接続する信号である。 GSEL0、 2、 4、 6の信号がハイレベルの期間には、 GSE Ll、 3、 5、 7の信号カローレべノレとなる。逆に、 GSEL1、 3、 5、 7の信号カ ヽィレベ ルの期間には、 GSEL0、 2、 4、 6の信号がローレベルとなる。例えば、データを書き 込む偶数ページの選択ビット線をグランド線に接続することで、このビット線をローレ ベルに設定する。この時、奇数ページにはデータの書き込みが行われないため、 GS EL信号がローレベルとなり、ビット線をフローティング状態にする。偶数ページにデ ータの書き込みを行う時に、奇数ページのビット線をフローティングに設定しておくこ とで、データの書き込みを行わなレ、メモリセルにビット線を通じてセル電流が流れてし まうことがない。つまり、プログラムされるメモリセルの間には、プログラムされないメモ リセルが介在している。このため、書き込みを行わなレ、メモリセルに不要なデータを書 き込み、ストレスを与えてしまうことがない。また、偶数ページと奇数ページとに同時に 書き込まれることがないので、同時に書き込むメモリセルの間隔を広げ、書き込みを 行わなレ、メモリセルに不要なストレスを与えることがなレ、。また、偶数ページへのデー タ書き込みと奇数ページへのデータ書き込みとを順番に行うことで、メモリセルアレイ の構成やビット線選択のデコーディングを変更することなく多ビットの同時書き込みを 実現すること力 Sできる。
16ビット同時書き込みモードでは、図 4に示す 16のブロックのそれぞれを選択し、 選択したブロック内のいずれかのページにデータを書き込む。図 6にタイミングチヤ一 トを示す。カラムデコーダ (選択書き込み手段） 7は、図 6に示すように書き込み許可を 示すプログラム信号（PGM)がハイレベルの期間に、メモリセルを選択するセル信号 (WSEL0— WSEL7)を生成して、カラムゲート 9に出力する。 WSEL0— WSEL7の セル信号は、各ブロックのページに対応している。すなわち、 WSEL0がハイレベル の時にはページ 0が選択され、このページ 0内のメモリセルにデータが書き込まれる。 同様に、 WSEL1がハイレベルの時にはページ 1が選択され、このページ 1内のメモリ セルにデータが書き込まれる。
[0047] また 64ビット同時書き込みモードの時と同様に、 GSEL信号（GSEL0 GSEL7) が出力され、書き込んでいるページのソースとなるビット線をグランドに接続する。デ ータを書き込んでいるページ以外のページのビット線をフローティング状態に設定す る。
[0048] GSEL信号を生成する論理ゲートを図 7に示す。これらの論理ゲートはカムデコー ダ 7に含まれる。偶数ページ用の GSEL信号（GSEL0, 2, 4, 6)は、偶数ページ選 択信号（PGM— E)と、各セル信号 WSEL (WSELO, 2, 4, 6)とを NORゲート 40に 入力し、 NORゲート 40の出力をインバータ 41によって反転させることで生成される。 同様に奇数ページ用の GSEL信号 (GSEL1 , 3, 5， 7)は、奇数ページ選択信号 (P GM— O)と、各セル信号 WSEL (WSEL1 , 3, 5, 7)とを NORゲート 40に入力し、 N ORゲート 40の出力をインバータ 41によって反転させることで生成される。
[0049] 図 8にセルアレイ 5およびカラムゲート 9の詳細な構成を示す。複数のワード線 WL ( 図 8においては、簡略化のため 1つの WLだけを代表的に示す）と、複数のメタルビッ ト線 MBLと、ワード線 WLとメタルビット線 MBLとの交差点付近に設けられ、マトリクス 状に配列されたメモリセル MCとを備えている。メモリセル MCは、 2つのメタルビット 線 MBLの間に 2つ形成される。書き込みや読み出しの単位となる 1ページには、 8個 のメモリセル MCが設けられ（図 8に示す MC0— MC7)、 1つのメモリセル MCに 2ビ ットを記録すること力 Sできる。 2つのメタルビット線の間に 2つのメモリセル MSが設けら れているため、メモリセル MCを 2つのビット線に接続するためのサブビット線 SBLが 設けられている。サブビット線 SBLは拡散層で形成され、メタルビット線 MBLと平行 に配設されて、カラムデコーダ 7からのデコード信号をゲート入力とする選択トランジ スタ（図 8に示す STr)を介してメタルビット線 MBLに接続されている。 [0050] また各メタルビット線 MBLには、メタルビット線 MBLをグランド信号線 (ARVSS)に 接続するか否かを切り換える第 1トランジスタ（図 8に示す GTr)と、メタルビット線 MB Lをドレイン信号線 (DATAB)に接続する否力を切り換える第 2トランジスタ（図 8に示 す DTr)とが設けられている。カラムデコーダ (選択書き込み手段） 7からのデコード信 号により、第 1トランジスタ GTr、第 2トランジスタ DTrの開閉を切り換えて、メタノレビット 線 MBLに接続する。カラムデコーダ (選択書き込み手段） 7で生成される信号が、図 8に示す BSD、 BSGの信号である。この BSD信号がハイレベルとなることで、第 2トラ ンジスタ DTrが閉じ、該当するビット線とドレイン信号線 (DATAB)とが接続される。 また、 BSG信号がハイレベルとなることで、第 1トランジスタ GTrが閉じ、該当するビッ ト線とグランド信号線 (ARVSS)とが接続される。グランド線 ARVSSnは、ページ毎 に独立に設けられている。
[0051] 例えば、上述した 64ビット同時書き込みモードの時には、 GSEL信号 1、 3、 5、 7が ハイレベルに遷移すると、 GSEL信号 0、 2、 4、 6はローレベルになる。図 8に示すぺ ージ 1が書き込みに選択されると、隣のページ 2のグランド線は、図 8に示す GSEL (2 )によりフローティング状態に設定される。
[0052] ここで、図 2に示す電源線 VPROGに接続した書き込みレベル一定化回路 25につ いて説明する。書き込みレベル一定化回路 25は、図 9に示すように複数個の電流補 償回路 26からなる。電流補償回路 26は書き込みレベル一定化サブ回路として機能 し、電源線 VPROGから所定量の電流であるダミーのプログラミング電流を流し、デ ータ書き込み時の電圧降下を一定に調整する回路である。メモリセルに書き込まれる データの書き込みレベルを一定にするためには、書き込みを行う時に電源供給部 20 から供給される電圧の降下レベルを一定に保つ必要がある。本実施例の不揮発性 半導体記憶装置 1では「0」のデータが書き込まれる時だけ、データ線に高電圧が供 給され、ビット線が選択されてメモリセルにセル電流が流れる。従って、多ビットのデ ータを同時に書き込む時に電圧降下レベルを一定に保っためには、同時にデータ を書き込み可能な数だけ電流補償回路 26を設けて、この電流補償回路 26で「0」の データを書き込まなレ、メモリセル分のセル電流を流すようにする。例えば、 16ビット同 時書き込みの場合に、「0」を書き込むページが 3つであったとすると、 13ビット分の書 き込み電流を書き込みレベル一定化回路 25から流すようにする。同様に、 64ビット 同時書き込みの場合に、「0」を書き込むページが 3つであったとすると、 61ビット分の 書き込み電流を書き込みレベル一定化回路 25から流すようにする。
[0053] しかし図 4に示す 16lZ〇、 8ページ構成のセルアレイ 5では、 128個もの電流補償 回路 26が必要となり、回路数が増加し回路規模が大きくなつてしまう。そこで、本実 施例では、同時には書き込みが行われない隣接する 2ページ分のメモリセルに 1つ ずつ電流補償回路 26を設けて、回路規模が大きくならないようにしている。
[0054] 図 10に電流補償回路 26の具体的な構成を示す。図 10に示す電流補償回路 26は 、ページ 0とページ 1とに対応する電流補償回路 26であり、電源線 VPROGに抵抗 R 1 , R2, R3と、スィッチトランジスタ 55、 56とが直列に接続されている。スィッチトラン ジスタ 56のゲートには、インバータ 51と NANDゲート 52とが接続されている。同様に スィッチトランジスタ 55のゲートには、インバータ 53と NANDゲート 54とが接続され ている。
[0055] インバータ 51にはページ 0の書き込みデータ P0PGMD信号が入力されている。ィ ンバータ 51の出力は、 NANDゲート 52に入力される。 NANDゲート 52は、インバー タ 51の出力信号と GSEL0の信号が入力される。 GSEL0信号は、ページ 0が書き込 みに選択された時に、データに応じて選択されたビット線をグランド線に接続する信 号である。 NANDゲート 52の出力がスィッチトランジスタ 56のゲート入力となる。同 様に、インバータ 53にはページ 1の書き込みデータ P1PGMD信号が入力されてい る。インバータ 53の出力は、 NANDゲート 54に入力される。 NANDゲート 54は、ィ ンバータ 53からの出力と GSEL1の信号が入力される。 GSEL1信号は、ページ 1が 書き込みに選択された時に、データに応じて選択されたビット線をグランド線に接続 する信号である。 NANDゲート 54の出力がスィッチトランジスタ 55のゲート入力とな る。
[0056] 「0」のデータが書き込まれる時以外は、スィッチトランジスタ 55、 56が ONして、電源 線 VPROGから所定量の電流を流す。この所定量の電流は、メモリセルに「0」のデー タを書き込む時に流れる書き込み電流と略同一に設定されている。例えば、ページ 1 に「0」が書き込まれる場合には、 P1PGMD信号がローレベルになる。また書き込み に選択されたページは、 GSEL信号（ここでは GSEL1)がハイレベルとなるため、 N ANDゲート 54からは PAPGMD信号のレベルに応じた信号力 スィッチトランジスタ 55のゲートに入力される。また、書き込みに選択されない場合には、 GSEL信号 (G SEL1)がローレレルとなるため、常にスィッチトランジスタ 55にハイレベルの信号が 出力される。従って、スィッチトランジスタ 55がオンして、電源線 VPROGから抵抗 R1 , R2, R3を介して電流を流す。
なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるも のではなぐ本発明の要旨を逸脱しない範囲内において種々変形実施可能である。 例えば、上述した実施例では、不揮発性半導体記憶装置を例に説明を行ったが、こ の不揮発性半導体記憶装置を搭載した半導体装置においても本発明を十分に適用 可能である。

Claims

請求の範囲
[1] 複数のワード線と、
複数のビット線と、
各ワード線に対し複数のページが定義され、各ページは所定数の不揮発性メモリ を有し、前記ワード線と前記ビット線に接続された複数の不揮発性メモリセルと、 隣り合わないページを選択し、当該選択されたページの不揮発性メモリセルを同時 にプログラムする選択書き込み回路とを有する半導体装置。
[2] 一のワード線に関する前記複数のページは偶数ページと奇数ページとを含み、 前記選択書き込み回路は偶数ページと奇数ページのいずれか一方のページの不 揮発性メモリセルをプログラムし、その後他方のページの不揮発性メモリセルをプログ ラムする請求項 1記載の半導体装置。
[3] 前記選択書き込み回路は、データの書き込みを行わないページの前記不揮発性メ モリセルに接続されたビット線をフローティング状態にする請求項 1又は 2記載の半導 体装置。
[4] 前記半導体装置は一のワード線に関して複数のブロックを有し、各ブロックは所定 数のページを有し、
前記半導体装置は各ブロックにおいて 1つのページが同時にプログラムされる第 1 のモードと、各ブロックにおいて奇数又は偶数ページが同時にプログラムされる第 2 のモードとを有し、
前記半導体装置は外部からのコマンドに従って、前記選択書き込み回路を前記第 1のモード又は第 2のモードのいずれかで動作させる制御回路を有する請求項 1から 3のレ、ずれかに記載の半導体装置。
[5] 前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電 圧を発生する高圧発生回路を有し、
前記選択書き込み回路は、前記高圧発生回路が生成した前記高電圧を用いて選 択されたビット線を活性化させる請求項 1から 4のいずれかに記載の半導体装置。
[6] 前記半導体装置の内部で、前記不揮発性メモリセルをプログラムするための高電 圧を発生する高電圧発生回路と、 前記第 1のモードで前記高電圧発生回路が発生した前記高電圧を選択し、前記第 2のモードで外部からの別の高電圧を選択する選択回路とを有し、選択された高電 圧は前記選択書き込み回路に与えられる請求項 4記載の半導体装置。
[7] 同時にデータの書き込みが可能な前記不揮発性メモリセルのうち、書き込みを行わ ない前記不揮発性メモリセルの数に相当するダミーのプログラミング電流を生成する 書き込みレベル一定化回路を有する請求項 1から 6のいずれかに記載の半導体装置
[8] 前記レベル一定化回路は複数の書き込みレベル一定化サブ回路を有し、各レべ ルー定化サブ回路は同時にプログラムされない隣接する 2ページに 1つずつ設けら れている請求項 7記載の半導体装置。
[9] 前記書き込みレベル一定化サブ回路の夫々は、プログラム時に 1つの不揮発性メ モリセルに流れるプログラム電流に略等しい電流を生成可能である請求項 8記載の 半導体装置。
[10] 前記不揮発性メモリセルは、隣接する不揮発性メモリセルがビット線を共有する仮 想接地型の不揮発性メモリセルである請求項 1から 9のいずれかに記載の半導体装 置。
[11] 所定数の不揮発性メモリセルを含み、一のワード線に関して隣り合わないページを 選択するステップと、
当該選択されたページの不揮発性メモリセルを同時にプログラムするステップとを 有する不揮発性メモリの書き込み方法。
[12] 一のワード線に関して前記複数のページは偶数ページと奇数ページとを含み、 前記プログラムするステップは、前記選択書き込み回路は偶数ページと奇数べ一 ジのレ、ずれか一方のページの不揮発性メモリセルをプログラムし、その後他方のぺ ージの不揮発性メモリセルをプログラムする請求項 11記載の方法。
[13] 前記書き込みステップは、データの書き込みを行わないページの前記不揮発性メ モリセルのビット線をフローティング状態にするステップを含む請求項 11又は 12記載 の方法。
[14] 前記選択するステップと前記プログラムするステップは第 1のモードに関し、前記方 一のワード線に関する各ブロック内に含まれる所定数のページのうちの 1つのぺー ジが同時にプログラムされる第 2のモードで不揮発性メモリセルをプログラムするステ ップと、
外部コマンドに従レ、、前記第 1のモード又は前記第 2のモードのいずれ力 ^選択す るステップとを有する請求項 11から 13のいずれか一項記載の方法。
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