WO2005020437A1

WO2005020437A1 - 半導体集積回路装置及びそれを用いた電源電圧監視システム

Info

Publication number: WO2005020437A1
Application number: PCT/JP2004/011898
Authority: WO
Inventors: Kenichi Hirooka
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-08-22
Filing date: 2004-08-19
Publication date: 2005-03-03
Anticipated expiration: 2006-02-22
Also published as: CN1839547A; TWI327821B; TW200514352A; CN1839547B; JPWO2005020437A1; US7372289B2; JP4540610B2; US20060214650A1

Abstract

　本発明に係る半導体集積回路装置であるリセットＩＣ（１）は、入力電圧（Ｖｉｎ）を基準電圧と比較して入力電圧（Ｖｉｎ）の立ち上がり、立ち下がりを検出する検出回路（４）と、検出回路（４）からの立ち上がり検出信号を、接続端子（ＣＴ）を介して接続されたコンデンサ（Ｃ）を充電することにより遅延させるとともに第１電圧の出力信号（Ｖｏｕｔ）が与えられることによりコンデンサ（Ｃ）を放電する遅延回路（８）と、遅延回路（８）により遅延された立ち上がり検出信号を保持する保持回路（９）と、保持回路（９）で保持された立ち上がり検出信号により第１電圧となる出力信号（Ｖｏｕｔ）を生成するとともに検出回路（４）からの立ち下がり検出信号により第２電圧となる出力信号（Ｖｏｕｔ）を生成するドライバ（１０）を備える。

Description

明細書

半導体集積回路装置及びそれを用いた電源電圧監視システム技術分野

[0001] 本発明は、マイクロコンピュータ（以下、マイコンとレ、う）、 DSP(Digital Signal

Processor),ロジック回路等の制御部を有する電子機器に搭載され、この電子機器に供給される電源電圧を監視し、設定された電圧を検出する半導体集積回路装置及びそれを用いた電源電圧監視システムに関するものであり、特に、前記電源電圧が設定電圧を超えたことを検出したときの出力信号を遅延させる遅延回路を備えた半導体集積回路装置及びそれを用いた電源電圧監視システムに関するものである。背景技術

[0002] マイコン、 DSP、ロジック回路等の制御部を有する電子機器には、安定した動作を保証するために、この電子機器に供給される電源電圧が所定電圧以上になったときに、前記制御部をリセット解除して動作させるようにしているものがある。また、この電源電圧がダウンして前記制御部等が動作不能になる前に、データバックアップ等の所定の電源ダウン時の処理を行う必要がある場合もある。このため、多くの電子機器は、供給される電源電圧を監視して所定の電圧になったことを検出する電圧検出装置を搭載している。また、このような電圧検出装置には、前記電源電圧が所定の電圧以上になったことを検出した後に所定の遅延時間だけ出力信号を遅延させる遅延機能を備えたものがある。これは、供給される電源電圧は、通常、所定の電圧以上になつた後も更に上昇し、その後安定するので、所定の電圧になったことを検出した後に、遅延させて前記電子機器の制御部を動作させた方が、よりいつそう前記電子機器の安定した動作が期待できるからである。

[0003] 図 7は、このような電圧検出装置である従来のリセット IC (半導体集積回路装置)をを示す回路図である。図 7において、 laはリセット ICを示し、リセット IClaは外部端子として、入力電圧 Vinが入力される入力端子 2と、入力電圧 Vinが所定の電圧より大きいか小さいかを表す出力信号 (監視信号) Voutを出力する出力端子 3と、リセット I Claの外部に取り付けられるコンデンサ Cの一端へ電気的に接続される接続端子 C Tを備えている。尚、コンデンサ Cの他端は、グランド GNDに接地されるようになっている。また、この入力電圧 Vinは、通常、リセット IClaが搭載される電子機器に供給される電源電圧であり、出力端子 3からの出力信号 Voutによって前記電子機器内部のマイコン、 DSP、ロジック回路等の制御部がリセット状態とリセット解除状態とに切り換えられるようになってレ、る。

[0004] 図 7に示すリセット IClaの内部は、入力端子 2に分圧回路 5が接続され、分圧回路 5からの出力がコンパレータ（比較回路） 11の反転入力端子 (一）に与えられるようになっている。また、コンパレータ 11の非反転入力端子（+ )には基準電圧発生回路 7 力の基準電圧 Vrefが与えられるようになつている。そして、コンパレータ 11の出力端子は Nチャンネル型の M〇Sトランジスタ（スィッチ） 12のゲートに接続され、 M〇S トランジスタ 12のドレインは充電抵抗 Rを介して電源 Vddに接続されるとともに、スレツショルド電圧にヒステリシスを有するアンプ 13の入力端子に接続されている。また、 M OSトランジスタ 12のソースはグランド GNDに接続され、アンプ 13の出力端子はバッファ用のインバータ 14、 15を介して出力端子 3に接続されている。

[0005] このような構成のリセット IClaの動作を図 8を参照して説明する。図 8はリセット ICla の各外部端子の電圧波形を示す波形図であり、上段に入力端子 2に印加される入力電圧 Vinの電圧波形、中段に接続端子 CTの端子電圧 Vetの電圧波形、下段に出力端子 3からの出力信号 Voutの電圧波形を示し、いずれも縦軸は電圧、横軸は時間を示している。また、図 8に示す V はリセット検出電圧であり、 V + AV

DET DET DET

はリセット解除電圧である。リセット検出電圧とは、出力信号 Voutがハイレベル (以下、 "H"という）からローレベル（以下、 "L"という）に切り換わる電圧のことであり、リセット解除電圧とは、出力信号 Voutが" L"から" H"に切り換わる電圧のことである。また、リセット検出電圧とリセット解除電圧との差である Δν をヒステリシス電圧と呼ぶ。ヒス

DET

テリシス電圧をもたせることにより、入力電圧 Vinにノイズ等（ヒステリシス電圧内）がある場合の誤動作が防止できる。尚、図 7に示す分圧回路 5を、入力電圧 Vinを所定の分圧比で分圧する分圧抵抗とコンパレータ 11の出力に応じてオン/オフして前記分圧比を変えるようにしたスィッチ等で構成して、前記ヒステリシス電圧 Δν をもたせ

DET

るようにすることが可肯である。 [0006] 先ず、入力電圧 Vinがスイープアップした場合の動作を説明する。図 8に示すように、時間 Tのときから入力電圧 Vinが徐々に上昇、即ち、スイープアップを始める。この

0

入力電圧 Vinは図 7に示す分圧回路 5で分圧され、分圧回路 5からの分圧電圧がコンパレータ 11の反転入力端子 (一）に与えられており、コンパレータ 11はこの分圧電圧と基準電圧発生回路 7からの基準電圧 Vrefとを比較する。そして、この分圧電圧が基準電圧 Vrefより小さいとき、即ち、入力電圧 Vinがリセット解除電圧 V + AV

DET D

より小さレ、とき、コンパレータ 11の出力は" H' 'になるので、 M〇Sトランジスタ 12は

ET

オンし、 MOSトランジスタ 12のドレインはグランド GNDの電位となる。従って、このとき、コンデンサ Cは放電状態であり、接続端子 CTの端子電圧 Vetは OVである。また、アンプ 13、インバータ 14、 15を通じて出力信号 Voutは" L"の状態になっている。

[0007] そして、時間 Tのときに入力電圧 Vinがリセット解除電圧 V + AV に達すると

1 DET DET

、分圧回路 5からの分圧電圧が基準電圧 Vrefを超えるので、コンパレータ 11の出力は" L"になり、 MOSトランジスタ 12はオフになる。すると、コンデンサ Cは電源 Vddから充電抵抗 Rで制限された充電電流により充電され始め、接続端子 CTの端子電圧 Vetは充電抵抗 Rの抵抗値とコンデンサ Cの容量力成る時定数に応じて上昇する。

[0008] そして、端子電圧 Vetがアンプ 13のスレツショルド電圧 Vth (on)を超える時間 Tの

2 ときにアンプ 13の出力力 S"L"から" H"に反転し、出力信号 Voutが" L"から" H"に切り換わる。出力信号 Voutが" H"になることで、リセット IClaが搭載された電子機器はリセット状態が解除され動作状態になる。ここで、時間 Tと時間 Tとの時間差が、入

1 2

力電圧 Vinの立ち上がり時に出力信号 Voutが" L"

から" H"に遅延して切り換わる遅延時間 T であり、入力電圧 Vinが安定した後に

PLH

前記電子機器のリセット状態を解除して動作させるために、出力信号 Voutの" L" から" H"への遷移を遅らせる時間である。この遅延時間 T は、コンデンサ Cを異な

PLH

つた容量のコンデンサに変えることで任意の時間に設定できる。

[0009] 次に、入力電圧 Vin力 Sスイープダウンした場合の動作を説明する。図 8に示すように、時間 Tのときから入力電圧 Vinが徐々に下降、即ち、スイープダウンを始める。入

3

力電圧 Vinがリセット検出電圧 V より大きいとき、コンデンサ Cは充電状態であり、

DET

接続端子 CTの端子電圧 Vetは電源 Vddの電位になっており、出力信号 Voutは "H "である。その状態から入力電圧 Vinがスイープダウンし、時間 Tでリセット検出電圧

4

V より小さくなつたとき、分圧回路 5からの分圧電圧が基準電圧 Vreはり小さくなる

DET

ので、コンパレータ 11の出力は" H"になり、 MOSトランジスタ 12はオンになる。すると、コンデンサ Cは MOSトランジスタ 12を通じて放電され、接続端子 CTの端子電圧 Vetは M〇Sトランジスタ 12のオン抵抗とコンデンサ Cの容量から成る時定数に応じて下降する。

[0010] そして、端子電圧 Vetがアンプ 13のスレツショルド電圧 Vth (off)より小さくなる時間 Tのときにアンプ 13の出力は" H"から" L"に反転し、出力信号 Voutは" H"から" L"

5

に切り換わる。出力信号 Voutが" L"になることで、リセット IClaが搭載された電子機器はリセット状態となり、前記電子機器へ供給される電源が低下することにより前記電子機器が誤動作や暴走を起こす前に、前記電子機器の動作を停止してそのような誤動作や暴走を防ぐことができる。また、前記電子機器にデータバックアップ等の電源ダウン時の処理を行わせることもできる。ここで、時間 Tと時間 Tとの時間差が、入力

4 5

電圧 Vinの立ち下がり時に出力信号 Voutが" H"から" L"に遅延して切り換わる遅延時間 T である。入力電圧 Vinの立ち上がり時の遅延時間 T を長くするためにコ

PHL PLH

ンデンサ Cの容量を大きくすると、この入力電圧 Vinの立下り時の遅延時間 T も長

PHL

くなる。

[0011] また、電源電圧と規定の電圧値とを比較して電圧の立ち上がりあるいは立ち下がりを検出する電圧検出手段と、この電圧検出手段が電圧の立ち上がりを検出したときこの検出信号を所定の遅延時間だけ遅延させる信号遅延手段と、この信号遅延手段によって遅延された検出信号に基づいて回路のリセット制御を行うためのリセット制御信号を発生させるリセット出力部とを備えたリセット制御回路部であって、異なった遅延時間を有するリセット制御回路部を 2組直列または並列に配置したリセット制御回路もある（例えば、特許文献 1参照）。

特許文献 1 :特開平 5 - 206811号公報

発明の開示

発明が解決しょうとする課題

[0012] マイコン、 DSP、ロジック回路等の制御部を有する電子機器に搭載され、この電子機器に供給される電源電圧を監視し、設定された電圧を検出する電圧検出装置は、前記電源電圧の立ち上がりを検出した場合には、前記電子機器を安定した電源電圧で動作させるために、所定の遅延時間後に出力信号を切り換え、前記電源電圧の立ち下がりを検出した場合には、前記電子機器の暴走や誤動作を防止するために即座に出力信号を切り換えることが望ましい。

[0013] し力、しながら、図 7に示す従来のリセット IClaの場合、入力電圧 Vinの立ち上がり時の出力信号 Voutの切り換え遅延時間 T (図 8参照）を長くするために、コンデンサ

PLH

Cの容量を大きくすると、入力電圧 Vinの立ち下がり時の出力信号 Voutの切り換え遅延時間 T (図 8参照)も長くなり、この遅延時間 T が長いと、入力電圧 Vinの下

PHL PHL

降が短い時間で行われた場合には、入力電圧 Vin力 Sリセット IClaの搭載される電子機器が正常動作不能な電圧にまで低下した後に出力信号 Voutが切り換わるという現象が発生し、リセット IClaを搭載した意味がなくなってしまうという問題があった。また、瞬時の停電等で入力電圧 Vinが短い時間で下降及び上昇を行った場合、即ち、入力電圧が短い周期で周波数変動をした場合、コンデンサ Cの放電による前記遅延時間 T のために出力信号 Voutが切り換わらず、入力電圧 Vinの低下を検出でき

PHL

ないという問題もあった。

[0014] また、特許文献 1に記載の従来技術では、遅延時間の異なる 2組のリセット制御回路部を用いることにより、電源電圧の立ち上がり時には長い方の遅延時間を有するリセット制御回路部からリセット制御信号を出力させ、立ち下がり時には短い方の遅延時間を有するリセット制御回路部からリセット制御信号を出力させることができるが、立ち下がり時の出力信号の遅延時間が無くなることはないので、やはり電源電圧が短い周期で周波数変動をする場合に出力信号を追従させることができない。また、同様のリセット制御回路部を 2組使用する必要があり、部品点数が増加し、装置が大型化するという問題があった。

[0015] 本発明は、上記の点に鑑み、入力電圧の立ち上がりを検出した場合には出力する監視信号の電圧を所定の遅延時間だけ遅延させて切り換え、入力電圧の立ち下がりを検出した場合には即座に前記監視信号の電圧を切り換えることにより、入力電圧の周波数変動に対する反応を向上させた半導体集積回路装置及びそれを用いた電源電圧監視システムを提供することを目的とする。

課題を解決するための手段

[0016] 上記目的を達成するために本発明は、入力電圧を所定の電圧と比較することによつて入力電圧を監視し、その比較結果を表す電圧を出力する半導体集積回路装置において、入力電圧と基準電圧との比較により入力電圧の立ち上がりを検出して入力電圧の検出信号を出力する検出回路と、前記検出回路からの検出信号を時定数調整方法により遅延させる遅延回路と、前記検出回路で入力電圧の立下りを検出したときに、直ちに、前記検出信号の出力を禁止するドライバとを備え、前記ドライバで生成された出力電圧を監視信号として出力することを特徴としている。

[0017] この構成によると、入力電圧が立ち上がったときには、出力する監視信号の電圧を時定数調整方法により遅延して切り換え、入力電圧が立ち下がったときには、出力する監視信号の電圧を直ちに切り換えることができる。

[0018] また、例えば、コンデンサが接続される接続端子と、前記検出回路の出力と前記遅延回路の出力が与えられるとともに前記遅延回路により遅延された前記検出信号を保持する保持回路とを備え、前記遅延回路は、前記検出回路からの検出信号を前記接続端子を介して前記コンデンサを充電することにより遅延させるとともに検出信号が出力されたことにより前記コンデンサを放電し、前記ドライバは、前記保持回路で保持された検出信号により第 1電圧を生成するようにすると良い。

[0019] この構成によると、入力電圧が立ち上がったときには、出力する監視信号を前記コンデンサの容量に応じた遅延時間だけ遅延して第 2電圧から第 1電圧に切り換え、前記入力電圧が立ち下がったときには、出力する監視信号を直ちに第 1電圧から第 2 電圧に切り換えることができる。従って、前記入力電圧の周波数変動に対する前記監視信号の反応を向上させることができる。

[0020] また、例えば、前記遅延回路は、直流電源と前記接続端子間に接続された充電抵抗と、前記接続端子とグランド間に接続された第 1のスィッチと、前記検出回路からの検出信号が与えられ、且つ、第 2電圧の前記監視信号が与えられているときに第 1のスィッチをオフする論理ゲートと、前記接続端子の電圧に応じてハイレベル/ローレベルの信号を出力するアンプとから構成すると良い。 [0021] この構成によると、入力電圧が立ち上がったときに前記論理ゲートが第 1のスィッチをオフすることにより前記直流電源からの前記充電抵抗で制限された充電電流で前記コンデンサを充電し、前記コンデンサが充電されるに従って上昇する前記接続端子の電圧が、前記アンプがハイレベルの信号を出力する電圧に達するまでの時間だけ、前記検出回路からの検出信号を遅延させることができるとともに、前記監視信号が第 1電圧であるときに前記論理ゲートが第 1のスィッチをオンすることにより前記コンデンサを放電することができる。また、前記監視信号が第 1電圧であるときは前記論理ゲートが第 1のスィッチをオンして前記遅延回路の入力を低インピーダンスにしているので、ノイズ等により前記遅延回路が誤動作することを防止することができる。

[0022] また、例えば、前記遅延回路は、前記直流電源と前記充電抵抗間に接続され第 1 のスィッチと反対のオン/オフ動作を行う第 2のスィッチを有すると、第 1のスィッチがオフし

たときは第 2のスィッチがオンして前記コンデンサを充電し、第 1のスィッチがオンしたときは前記コンデンサを放電することができるとともに第 2のスィッチがオフすることにより前記直流電源から前記充電抵抗及びオンしている第 1のスィッチを通じてグランドへ無駄な電流が流れるのを防ぐことができる。また、第 1のスィッチがオンして前記コンデンサが放電状態のときは、第 2のスィッチがオフすることにより前記直流電源が切り離されているので、前記直流電源からノイズが混入することがなくなる。尚、前記コンデンサを充電する電源としての前記直流電源の代わりに前記入力電圧を用いても良い。また、第 1、第 2スィッチを MOSトランジスタで構成すると、消費電力を少なくし、前記コンデンサへの充放電電流による電力損失を少なくすることができる。

[0023] また、例えば、前記保持回路が、前記遅延回路により遅延された検出信号がクロック入力されてセットされ前記検出回路で入力電圧の立下りを検出したときにリセットされる Dラッチであると、入力電圧が立ち上がったときの前記遅延回路により遅延された検出信号を入力電圧が立ち下がるまで保持する保持回路が実現できる。

[0024] また、例えば、前記保持回路が、前記検出回路の出力と前記監視信号とに応じて前記遅延回路と前記ドライバ間を接続/開放するスィッチ回路であると、入力電圧が立ち上がったときの前記遅延回路により遅延された検出信号を入力電圧が立ち下がるまで保持し、この保持した前記検出信号を前記ドライバに与える保持回路が実現できる。また、このようにすると保持回路を簡素化することができ、半導体集積回路装置の面積を小さくして小型化することができる。

[0025] また、例えば、前記スィッチ回路は、前記監視信号が第 1電圧であるときにオンする第 3のスィッチと前記検出回路からの検出信号が与えられたときにオンする第 4のスィツチとが前記遅延回路と前記ドライバ間に並列に接続された構成であると、入力電圧が立ち上がったときの前記遅延回路により遅延された検出信号を入力電圧が立ち下力 ¾まで保持する保持回路が簡単な構成で実現できる。尚、第 3、第 4のスィッチを M OSトランジスタで構成すると、消費電力が少なぐ前記遅延回路と前記ドライバ間を低抵抗で接続できるスィッチ回路にすることができる。

[0026] また、本発明は、前記半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換える電源電圧監視システムを提供する。

[0027] この構成によると、前記電源電圧が立ち上がったときには所定の遅延時間だけ遅延させて前記電子機器の制御部をリセット解除状態にして前記電子機器を安定した電源電圧で動作させることができ、前記電源電圧が所定の電圧以下に立ち下がったときには即座に前記電子機器の制御部をリセット状態にして暴走や誤動作を防止することができ、また、前記電源電圧の周波数変動に対する反応を向上させた電源電圧監視システムを実現することができる。

発明の効果

[0028] 本発明によると、入力電圧を所定の電圧と比較することによって入力電圧を監視し、その比較結果を表す電圧を出力する半導体集積回路装置において、入力電圧と基準電圧との比較により入力電圧の立ち上がりを検出して入力電圧の検出信号を出力する検出回路と、前記検出回路からの検出信号を時定数調整方法により遅延させる遅延回路と、前記検出回路で入力電圧の立下りを検出したときに、直ちに、前記検出信号の出力を禁止するドライバとを備え、前記ドライバで生成された出力電圧を監視信号として出力するようにしたので、入力電圧が立ち上がったときには、出力する監視信号の電圧を時定数調整方法により

遅延して切り換え、入力電圧が立ち下がったときには、出力する監視信号の電圧を直ちに切り換えることができ、入力電圧の周波数変動に対する反応を向上させた半導体集積回路装置及びそれを用いた電源電圧監視システムを実現することができる

図面の簡単な説明

[図 1]本発明の一実施形態のリセット ICの電気的構成を示すブロック図である。

[図 2]図 1に示すリセット ICの具体的回路を示す回路図である。

[図 3]図 1に示すリセット ICの他の具体的回路を示す回路図である。

[図 4]図 3に示すスィッチ回路の内部回路を示す回路図である。

[図 5]図 2及び図 3に示すリセット ICの各外部端子の電圧波形を示す波形図である。

[図 6]本発明の一実施形態の電源監視システムを搭載した電子機器の電気的構成を示すブロック図である。

[図 7]従来のリセット ICを示す回路図である。

[図 8]図 7に示すリセット ICの各外部端子の電圧波形を示す波形図である。

符号の説明

1 リセット IC (半導体集積回路装置)

2 入力端子

3 出力端子

4 検出回路

5 分圧回路

6 比較回路

7 基準電圧発生回路

8 遅延回路

9 保持回路

10 ドライバ

11 コンパレータ（比較回路） 29、 41、

アンプ

14一 18、 20、 25— 28、 33 ィ ·

19 NANDゲート（論理ゲート）

21 NANDゲート

22 Dラッチ (保持回路）

23 NANDゲート（ドライバ）

24 インバータ（ドライバ）

30 スィッチ回路 (保持回路）

30a、 30b 端子

30c、 30d 制御端子

31 定電流回路（ドライバ）

32 MOSトランジスタ（ドライノく)

60 電子機器

61 電源端子

62 グランド (GND)端子

63 マイコン (制御部）

64 リセット (RST)端子

C コンデンサ

CT 接続端子

R 充電抵抗

発明を実施するための最良の形態

以下に、本発明の実施形態を図面を参照して説明する。説明の便宜上、従来例の図 7と同一の部分には同一の符号を付している。図 1は、本発明の一実施形態のリセット IC (半導体集積回路装置）の電気的構成を示すブロック図である。図 1において、 1はリセット ICを示し、リセット IC1は外部端子として、入力電圧 Vinが入力される入力端子 2と、入力電圧 Vinが所定の電圧より大きいか小さいかを表す出力信号 (監視信号) Voutを出力する出力端子 3と、リセット IC1の外部に取り付けられるコンデンサ C の一端へ電気的に接続される接続端子 CTを備えている。尚、コンデンサ Cの他端は、グランド GNDに接続されるようになっている。また、この入力電圧 Vinは、通常、リセット IC1が搭載される電子機器に供給される電源電圧であり、出力端子 3からの出力信号 Voutによって前記電子機器内部のマイコン、 DSP、ロジック回路等の制御部がリセット状態とリセット解除状態とに切り換えられるようになつている。

[0032] 図 1に示すリセット IC1は内部に、検出回路 4、遅延回路 8、保持回路 9、ドライバ 10 を備えており、検出回路 4は、分圧回路 5、比較回路 6、基準電圧発生回路 7から構成されている。入力端子 2から入力された入力電圧 Vinが分圧回路 5に与えられ、分圧回路 5からの分圧電圧と基準電圧発生回路 7からの基準電圧 Vrefとが比較回路 6 で比較される。そして、前記分圧電圧が基準電圧 Vreはりも大きくなつたときに比較回路 6から出力される立ち上がり検出信号 (入力電圧の検出信号)が遅延回路 8により所定の遅延時間だけ遅延されて、保持回路 9に与えられる。この遅延回路 8の遅延動作は、接続端子 CTを介して接続されたコンデンサ Cを充電することにより行われる。尚、分圧回路 5はリセット IC1の外部に設けられていても良い。

[0033] また、保持回路 9は、遅延回路 8からの立ち上力 Sり検出信号が与えられると、この立ち上がり検出信号を保持し、この立ち上力 Sり検出信号を保持している間はドライバ 10 力の出力信号 Voutが" H"になるようにドライバ 10を制御する。また、出力信号 Vo utは遅延回路 8に入力されるようになっており、出力信号 Voutが" H"になると、遅延回路 8はコンデンサ Cを放電する。このとき、コンデンサ Cが放電すると、遅延回路 8からの前記立ち上力 Sり検出信号は出力されなくなるが、保持回路 9は既にこの立ち上がり検出信号を保持しており、ドライバ 10からの出力信号 Voutが" H"になるようにドラィバ 10を制御するので、出力信号 Voutは" H' 'のままである。また、前記分圧電圧が基準電圧 Vrefよりも小さくなつたときに比較回路 6から出力される立ち下力 Sり検出信号が保持回路 9に与えられると、保持回路 9は前記立ち上力 Sり検出信号の保持を解除する。また、この立ち下力 Sり検出信号はドライバ 10にも与えられ、ドライバ 10は出力信号 Voutを" H"から" L"に切り換える。

[0034] このような構成の図 1に示すリセット IC1は、入力電圧 Vinが立ち上がったときにはコンデンサ Cの容量に応じた遅延時間だけ遅延して出力信号 Voutを" L"から" H"に切り換え、入力電圧 Vinが立ち下がったときには即座に出力信号 Voutを" H"から" L "に切り換える。従って、このリセット IC1により、リセット IC1が搭載される電子機器に与えられる電源電圧を監視し、リセット IC1の出力信号 Voutにより、前記電子機器内部のマイコン、 DSP、ロジック回路等の制御部のリセット状態/リセット解除状態を切り換えるようにすると、前記電子機器に与えられる電源電圧が上昇するときには、所定の電圧より大きくなつたときから遅延時間後に前記制御部をリセット解除状態にし、前記電源電圧が下降するときには、所定の電圧より小さくなつたときに即座に前記制御部をリセット状態にして前記電子機器の暴走や誤動作を防止することができる。

[0035] また、前記電源電圧が瞬時の停電等の短い周期の周波数変動をした場合であっても、前記電源電圧が所定の電圧より小さくなつたときには即座に出力信号 Voutを "H "から" L"に切り換えることができるので、前記制御部を即座にリセット状態にすることがで

きる。即ち、前記電源電圧の周波数変動に対して出力信号の反応を向上させたリセット ICにすること力 Sできる。

[0036] 図 2は、図 1に示すリセット IC1の具体的回路を示す回路図である。図 2に示すリセット IC1の各外部端子は図 1に示すリセット IC1と同じであるので、その説明は省略する。図 2に示すリセット IC1の内部は、入力端子 2に分圧回路 5が接続され、分圧回路 5の出力がコンパレータ（比較回路） 11の反転入力端子 (一）に与えられるようになつている。また、コンパレータ 11の非反転入力端子（+ )には基準電圧発生回路 7からの基準電圧 Vrefが与えられるようになつている。そして、コンパレータ 11の出力端子はインバータ 16を介して NANDゲート（論理ゲート） 19の 2つの入力端子の一方の入力端子に接続されている。

[0037] また、 NANDゲート 19の出力端子は Nチャンネル型の MOSトランジスタ（スィッチ）

12のゲートに接続され、 MOSトランジスタ 12のドレインは充電抵抗 Rを介して電源 V ddに接続されるとともに、スレツショルド電圧にヒステリシスを有するアンプ 13の入力端子と接続端子 CTに接続されている。また、 M〇Sトランジスタ 12のソースはグランド GNDに接続され、アンプ 13の出力端子はインバータ 20を介して NANDゲート 21の 2つの入力端子の一方の入力端子に接続されている。 [0038] そして、 NANDゲート 21の出力端子は Dラッチ (保持回路） 22のクロック入力端子（ C)に接続され、 Dラッチ 22の出力端子（Q)は NANDゲート（ドライバ） 23の 2つの入力端子の一方の入力端子に接続されている。また、 Dラッチ 22の反転出力端子とデータ入力端子（D)とが接続されている。また、 NANDゲート 23の出力端子はインバータ（ドライバ） 24を介して出力端子 3に接続され、出力端子 3はインバータ 25を介して NANDゲート 19の他方の入力端子に接続されるとともに、インバータ 26を介して NANDゲート 21の他方の入力端子に接続されている。また、インバータ 16の出力端子はインバータ 27を介して Dラッチ 22のリセット入力端子に接続されるとともに、更に、インバータ 28を介して NANDゲート 23の他方の入力端子に接続されている。

[0039] このような構成のリセット IC1の動作を図 5を参照して説明する。図 5は、図 2に示すリセット IC1の各外部端子の電圧波形を示す波形図であり、上段に入力端子 2に印加される入力電圧 Vinの電圧波形、中段に接続端子 CTの端子電圧 Vetの電圧波形、下段に出力端子 3からの出力信号 Voutの電圧波形を示し、いずれも縦軸は電圧、横軸は時間を示している。

[0040] 先ず、入力電圧 Vinがスイープアップした場合の動作を説明する。図 5に示すように、時間 T のときから入力電圧 Vinが徐々に上昇、即ち、スイープアップを始める。こ

10

の入力電圧 Vinは図 2に示す分圧回路 5で分圧され、分圧回路 5からの分圧電圧がコンパレータ 11の反転入力端子 (一）に与えられており、コンパレータ 11は、この分圧電圧と基準電圧発生回路 7からの基準電圧 Vrefとを比較する。そして、前記分圧電圧が基準電圧 Vreはり小さいとき、即ち、入力電圧 Vin力 Sリセット解除電圧 V + Δ

DET

V より小さレヽとき、コンパレータ 11の出力は" H' 'になり、インバータ 16を介して NA

DET

NDゲート 19の一方の入力端子は" L"となる。すると、 NANDゲート 19の出力は他方の入力端子の状態に関係なぐ H"となるので、 MOSトランジスタ 12がオンし、 MO Sトランジスタ 12のドレインはグランド GNDの電位となる。従って、コンデンサ Cは放電状態であり、接続端子 CTの端子電圧 Vetは 0Vである。また、このとき Dラッチ 22 のリセット入力は "H "となるので、 Dラッチ 22はリセット状態であり、出力端子（Q)は" L"となり、 NANDゲート 23、インバータ 24を介して出力電圧端子 3の出力信号 Vout は "L"の状態になっている。

[0041] そして、時間 T のときに入力電圧 Vinがリセット解除電圧 V + AV に達すると

11 DET DET

、分圧回路 5からの分圧電圧が基準電圧 Vrefを超えるので、コンパレータ 11の出力は" L"になる。すると、 NANDゲート 19の入力端子はいずれも" H"になるので、 NA NDゲート 19の出力は" L"になり、 M〇Sトランジスタ 12はオフになる。すると、コンデンサ Cが電源 Vddからの充電抵抗 Rで制限された充電電流により充電され始め、接続端子 CTの端子電圧 Vetは充電抵抗 Rの抵抗値とコンデンサ Cの容量から成る時定数に応じて上昇する。

[0042] そして、端子電圧 Vetがアンプ 13のスレツショルド電圧 Vth (on)を超える時間 T

12 のときにアンプ 13の出力力 L"から" H"に反転する。この" H"信号がインバータ 20を介して NANDゲート 21の一方の入力端子に入力されるので、 NANDゲート 21の出力、即ち、 Dラッチ 22のクロック入力力 S"H' 'になり、 Dラッチ 22の出力端子（Q)の出力は" H"になる。すると、 NANDゲート 23の入力端子はいずれも" H"になるので、出力信号 Voutは" L"から" H"に切り換わる。ここで、時間 T と T との時間差が、入力

11 12

電圧 Vinの立ち上がり時に出力信号 Voutが" L"から" H"に遅延して切り換わる遅延時間 T であり、図 8に示す遅延時間 T と同様のものである。この遅延時間 T

PLH1 PLH PLH1 は、コンデンサ Cを異なった容量のコンデンサに変えることで任意の時間に設定できる。

[0043] そして、出力信号 Voutが" H"になると、インバータ 25を介して NANDゲート 19の一方の入力端子が" L"になるので、 NANDゲート 19の出力は他方の入力端子の状態に関係なぐ 'Η"となり、 MOSトランジスタ 12はオンとなる。すると、 MOSトランジスタ 12のドレインがグランド GNDの電位となるので、コンデンサ Cは放電を開始する。そして、接続端子 CTの端子電圧 Vetがスレツショルド電圧 Vth (off)より小さくなつた時間 T のときにアンプ 13の出力は" H"から" L"に反転する力 Dラッチ 22のクロック

13

入力は" H' 'のままであり、出力端子（Q)は" H"のまま変化しなレ、。従って、出力信号 Voutも" H'，のまま変化しなレ、。また、このとき、 MOSトランジスタ 12がオンしてアンプ 13の入力端子が低インピーダンスになっているので、直流電源 Vddからノイズ等が混入したとしても、アンプ 13が誤動作することを防止することができる。 [0044] 次に、入力電圧 Vinがスイープダウンした場合の動作を説明する。図 5に示すように、時間 T のときから入力電圧 Vinが徐々に下降、即ち、スイープダウンを始める。入

14

力電圧 Vinがリセット検出電圧 V より大きいとき、 NANDゲート 23の入力端子はい

DET

ずれも" H"であり出力は" L"である。そして、インバータ 24を介した出力信号 Voutは "H"である。その状態から入力電圧 Vinがスイープダウンし、時間 T でリセット検出

15

電圧 V より小さくなつたとき、分圧回路 5からの分圧電圧が基準電圧 Vreはり小さく

DET

なるので、コンパレータ 11の出力は" H"になり、この" H"信号がインバータ 16、 27を介して Dラッチ 22のリセット端子に入力され、リセット入力が" H' 'であるので Dラッチ 2 2はリセットされ、出力端子（Q)は" L"になる。また、このコンパレータ 11の出力の "H "信号はインバータ 16、 27、 28を介して NANDゲート 23の一方の入力端子に入力され、 NANDゲート 23の出力は" H"になるので、インバータ 24を介した出力信号 Vo utは" H"から" L"に切り換わる。このとき、図 8に示す入力電圧 Vinの立ち下がり時の出力信号 Voutが" H"から" L"に切り換わる遅延時間 T に相当する遅延時間は存

PHL

在せず、即座に出力信号 Voutが" H"から" L"に切り換わる。

[0045] このように、図 2に示すリセット IC1は、入力電圧 Vinが立ち上がったときにはコンデンサ Cの容量に応じた遅延時間だけ遅延して出力信号 Voutを" L"から" H"に切り換え、入力電圧 Vinが立ち下がったときには即座に出力信号 Voutを" H"から" L "に切り換える。従って、このリセット IC1により、リセット IC1が搭載される電子機器に与えられる電源電圧を監視し、その出力信号 Voutにより、前記電子機器内部の制御部のリセット状態/リセット解除状態を切り換えるようにすると、前記電子機器に与えられる電源電圧が上昇するときには、所定の電圧より大きくなつたときから遅延時間後に前記制御部をリセット解除状態にし、前記電源電圧が下降するときには、所定の電圧より小さくなつたときに即座に前記制御部をリセット状態にすることができる。

[0046] 図 3は、図 1に示すリセット IC1の他の具体的回路を示す回路図である。図 3において、図 2と同一の部分には同一の符号を付し、その説明を省略する。図 3に示すリセット IC1が図 2に示すリセット IC1と相違する点は、電源 Vddと充電抵抗 R間に Pチャンネル型の M〇Sトランジスタ（スィッチ） 29が設けられている点と、保持回路として図 2 に示す Dラッチ 22の代わりにスィッチ回路 (保持回路） 30が設けられている点と、出力信号 Voutに所定の電圧を与えるためのドライバとして定電流源（ドライバ） 31と N チャンネル型の MOSトランジスタ（ドライバ） 32が設けられている点である。また、インバータ 16の出力は、インバータ 17、 18を介して NANDゲート 19の 2つの入力端子の一方に接続されている。

[0047] 先ず、 M〇Sトランジスタ 29は、そのソースが電源 Vddに接続され、ドレインが充電抵抗 Rの一端に接続され、ゲートが M〇Sトランジスタ 12のゲートとともに NANDゲート 19の出力端子に接続されている。このような構成であると、 NANDゲート 19の出力力のときは、 MOSトランジスタ 29がオン、 MOSトランジスタ 12がオフして電源 Vd dから充電抵抗 R、接続端子 CTを介してコンデンサ Cに充電電流が流れ、コンデンサを充電する。一方、 NANDゲート 19の出力力 S"H"のときは、 M〇Sトランジスタ 12がオンして接続端子 CTを介してコンデンサ Cを放電する力 S、このとき、 MOSトランジスタ 29はオフするので、電源 Vddから充電抵抗 R及びオンしている MOSトランジスタ 1 2を通じてグランド GNDに電流が流れなくなる。即ち、コンデンサ Cの放電時に電源 Vddから充電抵抗 Rを通じて流れる無駄な電流を無くすことができるので、リセット IC 1の消費電力を低減することができる。尚、 MOSトランジスタ 29を図 2に示すリセット I C1に設けることも可能である。

[0048] 次に、スィッチ回路 30を説明する。スィッチ回路 30は、例えば、図 4に示すような回路で構成することができる。図 4は、スィッチ回路 30の内部回路を示す回路図である。スィッチ回路 30は内部に Nチャンネル型の MOSトランジスタ（スィッチ） 41、 42を有し、それぞれのドレインが共に端子 30aに接続され、それぞれのソースが共に端子 30 bに接続されている。また、 MOSトランジスタ 41のゲートが制御端子 30cに接続され、 MOSトランジスタ 42のゲートが制御端子 30dに接続されている。このような構成のスィッチ回路 30は、制御端子 30c及び/または 30dに" H"信号が入力されると端子 30a、 30b間を低抵抗で接続し、制御端子 30c及び 30dに" L"信号が入力されると端子 30a、 30b間を開放する。

[0049] 図 3に示すリセット IC1において、スィッチ回路 30の端子 30aがアンプ 13の出力端子に接続され、端子 30bが出力端子 3に接続されている。また、電源 Vddに定電流源 31の入力端子が接続され、その出力端子が MOSトランジスタ 32のドレインと出力端子 3とに接続されている。そして、 MOSトランジスタ 32のソースはグランド GNDに接続され、ゲートはスィッチ回路 30の制御端子 30dとインバータ 17の出力端子に接続されている。また、出力端子 3はインバータ 33を介してスィッチ回路 30の制御端子 30cと、 NANDゲート 19の他方の入力端子に接続されている。

[0050] このような構成の図 3に示すリセット IC1の動作を先ほどと同じ図 5を参照して説明する。先ず、入力電圧 Vin力 Sスイープアップした場合の動作を説明する。図 5に示すように、 T のときから入力電圧 Vinが徐々に上昇、即ち、スイープアップを始める。こ

10

の入力電圧 Vinは図 3に示す分圧回路 5で分圧され、分圧回路 5からの分圧電圧がコンパレータ 11の非反転入力端子 (一）に与えられており、コンパレータ 11は、この分圧電圧と基準電圧発生回路 7からの基準電圧 Vrefとを比較する。そして、入力電圧 Vinがリセット解除電圧 V + AV より小さいとき、コンパレータ 11の出力は" Η"

DET DET

になるので、インバータ 16、 17、 18を介して NANDゲート 19の一方の入力端子は" L"となり、 NANDゲート 19の出力は他方の入力端子の状態に関係なぐ 'Η"となるので、 MOSトランジスタ 12がオンし、 MOSトランジスタ 12のドレインはグランド GNDの電位となる。従って、コンデンサ Cは放電状態であり、接続端子 CTの端子電圧 Vetは 0Vである。また、上述したように、このとき MOSトランジスタ 29はオフになり、電源 Vd dから充電抵抗 R及びオンしている MOSトランジスタ 12を通じてグランド GNDに無駄な電流が流れないようになつている。また、このとき、出力信号 Voutは、 MOSトランジスタ 32のゲートが" H"入力でオンしているので" L"の状態になっている。また、スィツチ回路 30は、制御端子 30c、 30dに共に" H"信号が入力され、端子 30a、 30b間が接続された状態である。

[0051] そして、時間 T のときに入力電圧 Vinがリセット解除電圧 V + AV に達すると

11 DET DET

、分圧回路 5からの分圧電圧が基準電圧 Vrefを超えるので、コンパレータ 11の出力は" L"になる。すると、 NANDゲート 19の 2つの入力端子はいずれも"損になるので、 NANDゲート 19の出力は" L"になり、 MOSトランジスタ 12はオフ、 MOSトランジスタ 29はオンになる。すると、コンデンサ Cが電源 Vddから流れる充電抵抗 Rで制限された充電電流により充電され始め、接続端子 CTの端子電圧 Vetは充電抵抗 Rの抵抗値とコンデンサ Cの容量力成る時定数に応じて上昇する。このとき、 M〇Sトランジスタ 32のゲート入力は" L"になっており、 MOSトランジスタ 32はオフになる力スィツチ回路 30は制御端子 30cの入力力 S"H"のままであるので、端子 30a 30b間は接続された状態であり、アンプ 13の出力端子が" L"なので、出力信号 Voutは" L"のままである。

[0052] そして、端子電圧 Vetがアンプ 13のスレツショルド電圧 Vth (on)を超える時間 T

12 のときにアンプ 13の出力が" L"から" H"に反転するので、スィッチ回路 30を介した出力信号 Voutは" L"から" H"に切り換わる。すると、スィッチ回路 30の制御端子 30cの入力が" L"になるので端子 30a、 30b間が開放され、アンプ 13の出力端子の状態に関係なく出力信号 Voutは" H"に保持された状態になる。ここで、時間 T と T との

11 12 時間差が、入力電圧 Vinの立ち上がり時に出力信号 Voutが" L"から" H"に遅延して切り換わる遅延時間 T であり、図 8に示す遅延時間 T と同様のものである。この

PLH1 PLH

遅延時間 T は、コンデンサ Cを異なった容量のコンデンサに変えることで任意の

PLH1

時間に設定できる。

[0053] また、出力信号 Voutが" H"になると、インバータ 33を介して NANDゲート 19の一方の入力端子が" L"になるので、 NANDゲート 19の出力は他方の入力端子の状態に関係なぐ 'Η"となり、 MOSトランジスタ 12はオンし、 MOSトランジスタ 12のドレインがグランド GNDの電位となるので、コンデンサ Cは放電を開始する。また、上述したように、このとき MOSトランジスタ 29はオフになり、電源 Vddから充電抵抗 R及びオンしている MOSトランジスタ 12を通じてグランド GNDに無駄な電流が流れないようになつている。また、このように MOSトランジスタ 29がオフすることにより直流電源 Vddから切り離されるので、直流電源 Vddからのノイズ等の混入が防止されるとともに、 MO Sトランジスタ 12がオンしてアンプ 13の入力端子が低インピーダンスになっているので、アンプ 13が誤動作することを防止することができる。そして、接続端子 CTの端子電圧 Vetがスレツショルド電圧 Vth (off)より小さくなつ

た時間 T のときにアンプ 13の出力は" H"から" L"に反転する力スィッチ回路 30の

13

端子 30a、 30b間が既に開放されているので、出力信号 Voutは" H"のまま変化しなレ、。

[0054] 次に、入力電圧 Vin力 Sスイープダウンした場合の動作を説明する。図 5に示すように、時間 T のときから入力電圧 Vinが徐々に下降、即ち、スイープダウンを始める。入

14

力電圧 Vinがリセット検出電圧 V より大きいとき、上述したように、出力信号 Voutは

DET

"H"である。その状態から入力電圧 Vinがスイープダウンし、時間 T でリセット検出

15

DET

なるので、コンパレータ 11の出力は" H"になり、インバータ 16、 17を介した出力は" H"になる。すると、スィッチ回路 30の制御端子 30dが" H"になるので、端子 30a、 30 b間力 S接続されるとともに、 M〇Sトランジスタ 32がオンするので、出力信号 Voutは" H"から" L"に切り換わる。このとき、図 8に示す入力電圧 Vinの立ち下がり時の出力信号 Voutが" H"から" L"に切り換わる遅延時間 T に相当する遅延時間は存在せ

PHL

ず、即座に出力信号 Voutが" H"から" L"に切り換わる。

[0055] このように、図 3に示すリセット IC1は、入力電圧 Vinが立ち上がったときにはコンデンサ Cの容量に応じた遅延時間だけ遅延して出力信号 Voutを" L"から" H"に切り換え、入力電圧 Vinが立ち下がったときには即座に出力信号 Voutを" H"から" L"に切り換える。また、図 3に示すリセット IC1は、回路が簡素化されているので、部品点数が少なくなり、リセット IC1の面積を小さくすることができ、リセット IC1の電子機器等への搭載が容易となる。

[0056] また、図 2及び図 3に示すリセット IC1において、直流電源 Vddの代わりに入力電圧 Vinを用いても構わない。そのようにすると、直流電源 Vddが不要となり、リセット IC1 を更に簡素化できる。

[0057] また、以上説明した実施形態では、入力電圧 Vinが立ち上がり、リセット解除電圧 V

+ A V より大きくなつたときに出力信号 Voutを" L"から" Η"に切り換え、入力

DET DET

電圧 Vinが立ち下がり、リセット検出電圧 V より小さくなつたときに出力信号 Voutを

DET

"H"から" L"に切り換えている力この出力信号 Voutの論理を逆にした回路にすることも可能である。また、本実施形態では、コンデンサ Cを充電/放電させるスィッチである M〇Sトランジスタ 12を駆動する論理ゲートとして NANDゲートを用いているが、他のゲート素子を用いて同様の論理ゲートを構成することも可能である。

[0058] 次に、上述したようなリセット ICを用いた電源監視システムを説明する。図 6は、本発明の一実施形態の電源監視システムを搭載した電子機器の電気的構成を示すブロック図である。図 6において、図 1と同一の部分には同一の符号を付し、その説明を省略する。図 6において、 60は、電源端子 61とグランド（GND)端子 62間に供給される電源電圧 V により動作する電子機器である。また、 63は、電子機器 60を制御す

DD

るマイコン (制御部）であり、動作電源として電源電圧 V が与えられている。尚、マイ

DD

コン 63の動作電源は電源電圧 V ではなぐ電子機器 60内部からの他の電源であ

DD

つても良い。また、電子機器 60の制御部はマイコンに限定されるものではなぐ DSP やロジック回路であっても良い。

[0059] また、電子機器 60は上述したようなリセット IC1を備えており、リセット IC1の入力端子 2が電源端子 61に接続され、接続端子 CTがコンデンサ Cを介して GND端子 62 に接続されている。そして、リセット IC1の出力端子 3は、マイコン 63のリセット (RST)端子 64に接続されている。また、リセット IC1のグランドは GND端子 62に接続されている。尚、このリセット IC1は、電源電圧 V を動作電源としている力別途、

DD

動作電源が与えられる構成であっても良い。

[0060] 次に、このような構成の電源監視システムの動作を説明する。電源電圧 V 力 sリセッ

DD

ト IC1に予め設定されているリセット解除電圧 V + A V より大きくなると、リセット I

DET DET

C1は、上述したように、コンデンサ Cの容量によって定まる所定の遅延時間 Τ 後

PLH1 に出力端子 3の電圧を" L"から" Η"に切り換える。そして、 RST端子 64に" Η"電圧が与えられたマイコン 63はリセット解除され電子機器 60の制御を行うので、電子機器 6 0は安定した電源電圧 V を得て正常に動作する。

DD

[0061] 一方、電源電圧 V 力 sリセット IC1に予め設定されているリセット検出電圧 V より

DD DET

小さくなると、リセット IC1は、上述したように、出力端子 3の電圧を" Η"から"じに即座に切り換える。そして、 RST端子 64に" L"電圧が与えられたマイコン 63はリセット状態となり電子機器 60の制御を中断するので、電子機器 60は電源電圧 V の電圧

DD

不足による暴走や誤動作を発生することなく即座に停止する。また、電源電圧 V の

DD

周波数変動に対しても出力端子 3の電圧を即座に切り換えて、マイコン 63のリセット状態/リセット解除状態を切り換えることができる。

[0062] このような電源監視システムであると、電源電圧 V が立ち上がったときには所定の

DD

遅延時間だけ遅延させて電子機器 60の制御部であるマイコン 63をリセット解除状態にして電子機器 60を安定した電源電圧 V で動作させることができ、電源電圧 V

DD DD

が所定の電圧以下に立ち下がったときには即座に電子機器 60の制御部であるマイコン 63をリセット状態にして電子機器 60の暴走や誤動作を防止することができる。また、電源電圧 V の周波数変動に対する反応を向上させた電源電圧監視システムに

DD

すること力 sできる。

[0063] 尚、本発明は上述の実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲において各部の構成等を適宜に変更して実施することも可能である。産業上の利用可能性

[0064] 本発明によると、入力電圧が立ち上がったときには、出力する監視信号をコンデンサの容量に応じた遅延時間だけ遅延して第 2電圧から第 1電圧に切り換え、入力電圧が立ち下がったときには、即座に前記監視信号を第 1電圧から第 2電圧に切り換えることができる半導体集積回路装置が実現できるので、この半導体集積回路装置を、マイコン、 DSP、ロジック回路等の制御部を有する電子機器に搭載され、この電子機器に供給される電源電圧を監視し、設定された電圧を検出する電圧検出装置として用いると、前記電源電圧の立ち上がりを検出した場合には、所定の遅延時間後に出力信号を切り換え、前記電子機器を安定した電源電圧で動作させることができるとともに、前記電源電圧の立ち下がりを検出した場合には、即座に出力信号を切り換え、前記電子機器の暴走や誤動作を防止することができる。

Claims

請求の範囲

[1] 入力電圧を所定の電圧と比較することによって入力電圧を監視し、その比較結果を表す電圧を出力する半導体集積回路装置において、

入力電圧と基準電圧との比較により入力電圧の立ち上がりを検出して入力電圧の検出信号を出力する検出回路と、

前記検出回路からの検出信号を時定数調整方法により遅延させる遅延回路と、前記検出回路で入力電圧の立下りを検出したときに、直ちに、前記検出信号の出カを禁

止するドライバと、

を備え、前記ドライバで生成された出力電圧を監視信号として出力することを特徴とする半導体集積回路装置。

[2] コンデンサが接続される接続端子と、

前記検出回路の出力と前記遅延回路の出力が与えられるとともに前記遅延回路により遅延された前記検出信号を保持する保持回路と、

を備え、

前記遅延回路は、前記検出回路からの検出信号を前記接続端子を介して前記コンデンサを充電することにより遅延させるとともに検出信号が出力されたことにより前記コンデンサを放電し、

前記ドライバは、前記保持回路で保持された検出信号により第 1電圧を生成することを特徴とする請求項 1に記載の半導体集積回路装置。

[3] 前記遅延回路は、

直流電源と前記接続端子間に接続された充電抵抗と、

前記接続端子とグランド間に接続された第 1のスィッチと、

前記検出回路からの検出信号が与えられ、且つ、第 2電圧の前記監視信号が与えられているときに第 1のスィッチをオフする論理ゲートと、

前記接続端子の電圧に応じてハイレベル/ローレベルの信号を出力するアンプと力成ることを特徴とする請求項 2に記載の半導体集積回路装置。

[4] 前記遅延回路は、前記直流電源と前記充電抵抗間に接続され第 1のスィッチと反対のオン/オフ動作を行う第 2のスィッチを有することを特徴とする請求項 3に記載の半導体集積回路装置。

[5] 前記保持回路が、前記遅延回路により遅延された検出信号がクロック入力されてセットされ前記検出回路で入力電圧の立下りを検出したときにリセットされる Dラッチであることを特徴とする請求項 2—請求項 4のいずれかに記載の半導体集積回路装置

[6] 前記保持回路が、前記検出回路の出力と前記監視信号とに応じて前記遅延回路と前記ドライバ間を接続/開放するスィッチ回路であることを特徴とする請求項 2 請求項 ₄のレ、ずれかに記載の半導体集積回路装置。

[7] 前記スィッチ回路は、前記監視信号が第 1電圧であるときにオンする第 3のスィッチと前記検出回路からの検出信号が与えられたときにオンする第 4のスィッチとが前記遅延回路と前記ドライバ間に並列に接続されて成ることを特徴とする請求項 6に記載の半導体集積回路装置。

[8] 請求項 1一請求項 4のいずれかに記載の半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換えることを特徴とする

電源電圧監視システム。

[9] 請求項 5に記載の半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換えることを特徴とする電源電圧監視システム。

[10] 請求項 6に記載の半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換えることを特徴とする電源電圧監視システム。

請求項 7に記載の半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換えることを特徴とする電源電圧監視システム。