WO2004109307A1 - パターン発生器、及び試験装置 - Google Patents

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Hiroyasu Nakayama
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Advantest Corporation
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    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences

Definitions

  • the present invention relates to a pattern generator and a test device.
  • the present invention relates to a pattern generator for testing an electronic device, and a test apparatus.
  • a pattern generator is used in a test apparatus for testing an electronic device.
  • the pattern generator generates a test pattern, which is an input signal to the electronic device, for testing the electronic device.
  • pattern generators generate test patterns based on pattern data and sequence data.
  • the pattern generator has a memory for storing a pattern data group and a sequence data group in the order of execution, and a cache memory for sequentially reading and storing the pattern data and the sequence data from the memory.
  • the sequence data is a group of instructions for generating a test pattern by designating the order of outputting the pattern data, and is composed of a jump instruction, a loop instruction, and the like in the sequence data.
  • the pattern generator sequentially reads the pattern data and the sequence data from the memory, and stores them in the cache memory.
  • a test pattern is generated from the pattern data stored in the cache memory based on the instruction group of the sequence data stored in the cache memory.
  • the pattern generator determines that address. Stores sequence data and pattern data corresponding to And stores it in the cache memory.
  • an object of the present invention is to provide a pattern generator and a test apparatus that can solve the above-mentioned problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a pattern generator for generating a test pattern for testing an electronic device from test data given in advance
  • a main memory for storing a plurality of sequence data blocks for generating test patterns
  • a first sequence cache memory for sequentially storing sequence data blocks
  • a second sequence cache memory for sequentially storing sequence data blocks
  • a first cache memory for sequentially storing sequence data blocks
  • a second sequence cache memory for sequentially storing sequence data blocks
  • a first cache memory are provided.
  • a data development unit that sequentially executes the stored sequence data blocks to generate a test pattern, and the data development unit detects a prefetch command to prefetch another sequence data block while executing one sequence data block.
  • the other sequence data blocks from main memory and Providing a pattern generator and a previous reader in stage to be stored in the scan cache memory.
  • the data expansion unit When detecting a jump instruction to execute another sequence data block after detecting the prefetch instruction, the data expansion unit reads another sequence data block from the second sequence cache memory and executes it. If the jump instruction is not detected in one sequence data block after detecting the prefetch instruction, the next sequence data block may be read from the first sequence cache memory and executed.
  • the main memory stores a signal to be given to the electronic device corresponding to the sequence data block.
  • a pattern cache memory, the read-ahead means, when the data expansion unit detects a read-ahead instruction to pre-read another sequence data block while executing one sequence data block, The pattern data block corresponding to the sequence data block is read from the main memory and stored in the second pattern cache memory. The data expansion unit executes the sequence data block to execute the pattern data block corresponding to the other sequence data block. Unfold the blocks and put a test putter May be generated.
  • the prefetch instruction is an instruction for designating a head address of a sequence data block to be prefetched and a corresponding pattern data block in the main memory.
  • the sequence data block and the pattern data block are read ahead from.
  • the look-ahead command is a command for specifying a label of a sequence data block and a pattern data block to be pre-read
  • the pattern generator includes a label, a sequence data block and a pattern data block specified by the label.
  • a reference memory for storing the address in the main memory in association with the address in the main memory, wherein the prefetching means acquires an address in the main memory from the reference memory based on the label, and based on the acquired address.
  • the sequence data block and the pattern data block may be pre-read from the main memory.
  • the sequence data block includes a scan sequence data block for performing a scan test of the electronic device
  • the pattern data block includes a scan pattern data block for performing a scan test of the electronic device
  • the pre-reading unit includes: , Scan sequence data block and scan pattern data block may be read ahead.
  • the data developing unit executes one scan sequence block a plurality of times.
  • the main memory may store a plurality of scan sequence data blocks in a continuous area.
  • the main memory stores multiple scan pattern data blocks in a continuous area.
  • the data expansion unit detects a return instruction to return to the instruction following the jump instruction in one sequence data block while executing another sequence data block.
  • the data expansion unit detects the return instruction in one sequence data block.
  • the next instruction may be read from the first sequence cache memory and executed.
  • a test apparatus for testing an electronic device comprising: a pattern generator for generating a test pattern for testing the electronic device; and a waveform for shaping the test pattern.
  • a molding device comprising: a determination unit that outputs the electronic device based on the test pattern and determines pass / fail of the electronic device based on an output signal.
  • the pattern generator includes a plurality of sequences for generating a test pattern. Sequentially executing a main memory for storing data blocks, a first sequence cache memory for sequentially storing sequence data blocks, a second sequence cache memory, and a sequence data block stored in the first cache memory;
  • the data expansion unit that generates the test pattern and the data expansion unit execute one sequence data block during execution.
  • a prefetch means for reading another sequence data block from the main memory and storing it in the second sequence cache memory when detecting a prefetch instruction for prefetching another sequence data block; If a jump instruction to execute another sequence data block is detected after detecting a prefetch instruction, another sequence data block is read from the second sequence cache memory and executed, and the prefetch instruction is executed. If a jump instruction to execute another sequence data block is not detected in one sequence data block after the detection, the next sequence data block is read from the first sequence cache memory and executed.
  • a test device for performing the test.
  • a test pattern can be efficiently generated.
  • electronic devices can be tested efficiently.
  • the capacity of the memory used can be reduced.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of a configuration of a pattern generator 50.
  • FIG. 3 is a diagram showing an example of a detailed configuration of a memory control unit 70, a pattern generation unit 80, and a sequencer 90.
  • FIG. 4 is a diagram showing an example of a data configuration of a main memory 60.
  • FIG. 5 is a diagram showing an example of a test pattern generated by a pattern generator 50.
  • FIG. 6 is a diagram showing an operation example of a pattern generator 50.
  • FIG. 7 is a diagram showing another example of the configuration of the test apparatus 100.
  • FIG. 8 is a diagram showing an example of a data configuration of a plurality of main memories 60.
  • FIG. 9 is a diagram showing an example of a data configuration of a plurality of main memories 60.
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 tests the electronic device 200.
  • the test apparatus 100 includes a pattern generator 50, a wave former 40, a signal input / output unit 30, and a determination unit 20.
  • the electronic device 200 refers to a device that operates in response to a given electric signal.
  • having a semiconductor element Includes semiconductor circuits such as IC chips and LSIs.
  • the pattern generator 50 receives test data for testing the electronic device 200 from a tester control unit 150 provided outside, and generates a test pattern for testing the electronic device 200 based on the test data. Generate.
  • the tester control unit 150 is a computer such as a workstation, for example.
  • the pattern generator 50 generates an expected value signal indicating an expected value that the electronic device 200 should output based on the input test pattern.
  • the waveform shaper 40 receives and shapes the test pattern, and supplies it to the signal input / output unit 30 at a desired timing.
  • the signal input / output unit 30 supplies the received test pattern to the electronic device 200, and receives an output signal output from the electronic device 200 based on the test pattern. Further, the signal input / output unit 30 supplies the received output signal to the determination unit 20.
  • the determination unit 20 determines the quality of the electronic device 200 based on the received output signal. For example, the determination unit 20 receives the expected value signal from the pattern generator 50, and compares the expected value signal with the output signal of the electronic device 200 to determine whether the electronic device 200 is good.
  • FIG. 2 shows an example of the configuration of the pattern generator 50.
  • the pattern generator 50 includes a main memory 60, a data expansion unit 170, a sequencer 90, a bus control unit 110, an algorithm pattern generation unit 120, a capture unit 130, a capture control unit 140, and the fail memory 10.
  • the data development section 170 includes a memory control section 70 and a pattern generation section 80.
  • the main memory 60 stores test data for generating a test pattern.
  • the test data is stored by being divided into a plurality of test data blocks.
  • the main memory 60 includes a plurality of pattern data blocks obtained by dividing pattern data indicating a signal to be supplied to the electronic device 200 and a plurality of pattern data blocks obtained by dividing sequence data indicating an order in which the pattern data should be supplied to the electronic device 200.
  • the sequence data block is stored as a test data block.
  • the main memory 60 stores the pattern data block and the sequence data block in association with each other.
  • the bus control unit 110 receives, from the tester control unit 150, instruction information indicating the order in which test data blocks should be supplied to the pattern generation unit 80 and / or the sequencer 90.
  • the memory control unit 70 is sequentially instructed which pattern data block and / or sequence data block should be read from the main memory 60 based on the instruction information.
  • the memory control unit 70 sequentially reads out the main memory 60, the pattern data block and the sequence data block based on the instruction received from the bus control unit 110, sequentially supplies the read pattern data block to the pattern generation unit 80, The read sequence data blocks are sequentially supplied to the sequencer 90.
  • the pattern generation unit 80 sequentially receives the pattern data blocks and generates a test pattern based on the pattern data blocks.
  • the sequencer 90 sequentially stores the received sequence data blocks, and controls the pattern generation unit 80 based on the stored sequence data blocks.
  • the sequence data block is a program for instructing the order in which data in the pattern data block is to be output and for generating a test pattern, and generates a test pattern corresponding to the program in the pattern generation unit 80. Let it.
  • the sequencer 90 may sequentially instruct the pattern generator 80 on the address of the pattern data block to be output by the pattern generator 80 based on the sequence data block.
  • the sequencer 90 may supply an instruction signal to the algorithm pattern generator 120 to generate pattern data for a memory test.
  • the algorithm pattern generation unit 120 Upon receiving the instruction signal, the algorithm pattern generation unit 120 generates pattern data for a memory test based on a preset algorithm. In this case, the pattern generation unit 80 generates a test pattern further based on the memory test pattern data.
  • the capture unit 130 and the capture control unit 140 store the determination result of the determination unit 20 in the fail memory 10.
  • the capture unit 130 receives the address of the pattern data block instructed by the sequencer 90 to the pattern generator 80 or the memory test data generated by the algorithm pattern generator 120 or both.
  • the capture unit 130 adds one or both of the address of the corresponding pattern data block and the corresponding memory test data to the determination result.
  • the capture control unit 140 receives an instruction from the test control unit 150 to instruct whether or not the determination result should be stored in the fail memory 10. Receiving the indication signal and supplying the judgment result to the fail memory 10 in accordance with the indication signal.
  • the capture control unit 140 notifies the bus control unit 110 of the determination result in the pattern data block.
  • the bus control unit 110 notifies the tester control unit 150 of the determination result.
  • Fail memory 10 stores the determination result in determination section 20.
  • the tester control unit 150 reads the judgment result stored in the fail memory 10 and analyzes the test result based on the judgment result for each pattern data block to be analyzed by analyzing the test result of the electronic device 200. I'm sorry. Further, in this example, the pattern generator 50 has the fail memory 10, but in other examples, the pattern generator 50 does not have the fail memory 10, and the test apparatus 100 has the fail memory 10. Alternatively, the tester control unit 150 may have the fail memory 10.
  • FIG. 3 shows an example of a detailed configuration of the memory control unit 70, the pattern generation unit 80, and the sequencer 90.
  • the memory control unit 70 has a prefetch means 72
  • the pattern generation unit 80 has a cache memory 88 and a pattern control unit 86
  • the sequencer 90 has a cache memory 98 and a sequence control unit 96.
  • the memory control unit 70 reads data from the main memory 60 based on the instruction information received from the bus control unit 110, and stores the data in the cache memory 88 and the cache memory 98.
  • the cache memory 88 has a first pattern cache memory 82 and a second pattern cache memory 84
  • the cache memory 98 has a first sequence cache memory 92 and a second sequence cache memory 94.
  • the memory control unit 70 sequentially stores the pattern data blocks in the first pattern cache memory 82 based on the instruction information received from the bus control unit 110, and stores the sequence data blocks in the first sequence cache memory 92. Are sequentially stored.
  • the pattern control unit 86 generates a test pattern based on the pattern data block stored in the first pattern cache memory 82. For example, the addresses in the first pattern cache memory 82 are sequentially received from the sequence control unit 96, and the received addresses are received. The test pattern is sequentially output to generate a test pattern.
  • the sequence control unit 96 sequentially retrieves and executes the sequence data blocks stored in the first sequence cache memory 92.
  • the sequence data block is an instruction group including a jump instruction, a loop instruction, a return instruction, etc., and the sequence control unit 96 sends the first pattern to the pattern control unit 86 based on the instruction in the sequence data block.
  • the addresses in the cache memory 82 are sequentially designated.
  • the sequence control unit 96 detects a prefetch command to prefetch another sequence data block in one sequence data block during execution of one sequence data block, the sequence control unit 96 Then, the prefetch command is notified to the prefetch means 72 of the memory control unit 70. For example, when a pre-read command for pre-reading a sub-routine of a test pattern is detected during execution of a sequence data block indicating a main routine of the test pattern, the fact is notified to the memory control unit 70.
  • the prefetch means 72 When receiving the notice of the prefetch command from the sequence control unit 96, the prefetch means 72 reads the sequence data block designated by the prefetch command from the main memory 60, and reads the second sequence. Store it in the cache memory 94. Further, the prefetch means 72 stores a pattern data block corresponding to the sequence data block stored in the second sequence cache memory 94 in the second pattern cache memory 84. The prefetch means 72 prefetches data from the main memory 60 while the pattern control unit 86 is operating, and stores the data in the cache memory.
  • sequence control unit 96 When the sequence control unit 96 detects a jump instruction to execute the sequence data block stored in the second sequence cache memory 94 after detecting the prefetch instruction, the sequence control unit 96 Reads out the sequence data block stored in and executes it. Then, the pattern control unit 86 generates a test pattern based on the corresponding pattern data block stored in the second pattern cache memory 84. In this case, the sequence control unit 96 specifies an address in the second pattern cache memory 84 and the first pattern cache memory 82 and the second pattern cache memory 84 specify two addresses in the same cache memory. In the case of an address space, the address of the key memory may be specified. If the jump instruction is not detected from the currently executed sequence data block after detecting the prefetch instruction, the next sequence data block to be executed stored in the first sequence cache memory 92 is read out. Run.
  • the look-ahead instruction may be an instruction for designating a start address in the main memory 60 of the sequence data block to be pre-read.
  • the look-ahead instruction is an instruction for designating the label of the sequence data block to be read ahead.
  • the label is information for specifying each sequence data block.
  • the pattern generator 50 may further include a reference memory 160 that stores the label and the start address of the sequence data block corresponding to the label in the main memory 60 in association with each other.
  • the sequence control unit 96 notifies the label to the prefetch means 72, and the prefetch means 72 extracts an address in the main memory 60 from the reference memory 160 based on the label, and reads a sequence data block in the extracted address. May be read from the main memory 60.
  • the prefetch means 72 reads a pattern data block corresponding to the read sequence data block from the main memory 60 and stores it in the second pattern cache memory 84.
  • the prefetch means 72 prefetches test data from the main memory 60 and stores the test data in the second pattern cache memory 84 and the second sequence cache memory 94 while other components of the pattern generator 50 are operating. .
  • the memory control unit 70 sequentially stores the test data in the first pattern cache memory 82 and the first sequence cache memory 92 based on the instruction information. Also in the memory control unit 70, test data can be sequentially stored during operation of other components of the pattern generator 50, so that test patterns can be continuously generated. As described above, according to the pattern generator 50 in this example, a test pattern can be efficiently generated.
  • the first pattern cache memory 82 and the second pattern cache memory 84 may be two address spaces in the same cache memory and may be two cache memories. The same applies to the first sequence cache memory 92 and the second sequence cache memory 94.
  • the test apparatus 100 may perform a scan test of an electronic device.
  • the scan test is a test that tests the scan path of an electronic device, including a test whose test specification is determined by, for example, IEEE1149.1.
  • the pattern data block stored in the main memory 60 includes a scan pattern data block for a scan test
  • the sequence data block includes a scan sequence data block for a scan test.
  • the test apparatus 100 may perform a scan test in combination with another test.
  • the test apparatus 100 may perform a scan test in combination with a function test for testing a logic unit of an electronic device.
  • FIG. 4 shows an example of a data configuration in the main memory 60.
  • the test apparatus 100 performs a function test and a scan test.
  • the main memory 60 stores a plurality of sequence data blocks, a plurality of scan sequence data blocks, a plurality of pattern data blocks, and a plurality of scan pattern data blocks in respective continuous areas.
  • the pattern generator 50 in this example reads the data blocks based on the head address of the scan test data block specified by the pre-read instruction, so that the main memory is continuously provided for each data block type. Can be stored.
  • a test pattern can be continuously generated without storing each data block in the main memory in the order of execution. For this reason, data addition, deletion, replacement, etc. can be easily performed in data block units.
  • FIG. 5 shows an example of a test pattern generated by the pattern generator 50.
  • the pattern generator 50 generates a test pattern for a test that combines a function test and a scan test.
  • FIG. 6 shows an operation example of the pattern generator 50.
  • the pattern generator 50 generates the test pattern shown in FIG.
  • the pattern generator 50 mainly performs a function test based on the sequence data block stored in the first sequence cache memory 92, and executes the sequence data block stored in the second sequence cache memory 94. A scan test is performed based on.
  • the memory control unit 70 sequentially stores the pattern data block and the sequence data block to be used for generating the test pattern in the first pattern cache memory 82 and the first sequence cache memory.
  • the memory control unit 70 may erase the already executed data blocks, and sequentially store the data blocks in the resulting free space of the cache memory. Further, the memory control unit 70 may overwrite a data block to be stored next to a data block that has already been executed.
  • the cache memory has an area capable of storing a plurality of data blocks.
  • the sequencer 90 sequentially executes the sequence data blocks stored in the first sequence cache memory 92.
  • the prefetch means 72 stores the scan sequence data block 1 specified in the prefetch command in the second sequence cache memory 94.
  • the sequencer 90 executes the scan sequence data block 1 stored in the second sequence cache memory 94.
  • the sequencer 90 reads and executes the instruction following the jump instruction. If the instruction is the last instruction of the jump instruction sequence data block 1, the sequencer 90 reads out the next sequence data block 2 from the first sequence cache memory and executes it.
  • the prefetch command is detected in the next sequence data block 2, and the specified scan sequence data block 2 is stored in the second sequence cache memory 94.
  • the prefetching means 72 may erase the scan sequence data block 1 from the second sequence cache memory.
  • the data developing unit 170 executes the scan sequence data block 1 a plurality of times.
  • the scan sequence data block specified by the prefetch instruction is read from the main memory 60 and stored in the second sequence cache memory 94.
  • the data block stored in one area of the main memory 60 can be executed multiple times
  • the capacity of the main memory 60 can be reduced as compared with the case where the data blocks are stored in the main memory 60 in the order of execution.
  • the function test and the scan test can be arbitrarily combined. it can.
  • the force pattern generator 50 described for the sequence data block performs the same processing on the pattern data block corresponding to the sequence data block.
  • FIG. 7 shows another example of the configuration of the test apparatus 100.
  • the test apparatus 100 includes a plurality of pattern generators 50 corresponding to a plurality of pins of the electronic device 200. Further, a plurality of waveform shapers 40 corresponding to the respective pattern generators 50 may be provided.
  • the tester control unit 150 controls each of the pattern generators 50 independently.
  • the signal input / output unit 30 supplies the test pattern generated by each pattern generator 50 to a corresponding pin of the electronic device 200.
  • the electronic device 200 has scan test pins.
  • the test apparatus 100 may supply a test pattern for a scan test to the pin for the scan test, and may hold a signal supplied immediately before to other pins. That is, the pattern generator 50 corresponding to the other pins does not generate a test pattern, and retains the output.
  • FIGS. 8 and 9 show an example of a data configuration of the plurality of main memories 60.
  • the main memory 60 includes a plurality of sequence data blocks (SQ), a plurality of scan sequence data blocks (SC), and a plurality of pattern data blocks (PD), similarly to the main memory 60 described with reference to FIG. , And a plurality of scan pattern data blocks (SP).
  • SQL sequence data blocks
  • SC scan sequence data blocks
  • PD pattern data blocks
  • SP scan pattern data blocks
  • the pattern generator 50 that does not correspond to the pins for the scan test does not generate a test pattern. Therefore, the corresponding main memory 60 is Do not store scan pattern data blocks and scan sequence data blocks for pins that do not support the scan test. For this reason, an empty area is generated in the address space in the main memory 60.
  • pin 1 is a pin for a scan test
  • pins 2 to 4 are pins that do not correspond to the scan test. Since the main memory 60 does not store the scan sequence data block and the scan pattern data block corresponding to the pins 2 to 4, a free area 210 and a free area 220 are generated in the address space.
  • the main memory 60 in this example may store a data block to be executed by another pattern generator 50 in the empty area.
  • a scan sequence data block (SCl- ⁇ ) for pin 1 and a scan pattern data block (SP1-n) may be stored.
  • the pattern generator 50 has means for reading a data block from the main memory 60 of another pattern generator 50.
  • the memory control unit 70 may read a data block from the main memory 60 of another pattern generator 50.
  • the area of the main memory 60 can be used efficiently. For this reason, the capacity of the main memory 60 can be reduced.
  • a test pattern can be efficiently generated, and the memory capacity can be reduced.
  • a test pattern can be efficiently generated. Further, the electronic device can be tested efficiently. Also, the capacity of the memory used can be reduced.

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Abstract

　試験パターンを生成するための複数のシーケンスデータブロックを格納するメインメモリと、シーケンスデータブロックを順次格納する第１のシーケンスキャッシュメモリと、第２のシーケンスキャッシュメモリと、第１のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、試験パターンを生成するデータ展開部と、データ展開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場合に、他のシーケンスデータブロックをメインメモリから読み出し、第２のシーケンスキャッシュメモリに格納する先読手段とを備えるパターン発生器。

Description

明 細 書
パターン発生器、及び試験装置
技術分野
[0001] 本発明は、パターン発生器、及び試験装置に関する。特に、本発明は、電子デバ イスを試験するためのパターン発生器、及び試験装置に関する。文献の参照による 組み込みが認められる指定国については、下記の出願に記載された内容を参照に より本出願に組み込み、本出願の記載の一部とする。
特願 2003— 163461 出願曰 平成 15年 6月 9曰
^景技術
[0002] 従来、電子デバイスを試験する試験装置において、パターン発生器が用いられて いる。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信 号である試験パターンを生成する。従来、パターン発生器は、パターンデータとシー ケンスデータ力も試験パターンを生成してレ、る。
[0003] パターン発生器は、パターンデータ群とシーケンスデータ群とを実行順に格納する メモリと、パターンデータとシーケンスデータとをメモリから順次読み出して格納するキ ャッシュメモリを有する。シーケンスデータは、パターンデータを出力する順序を指示 することにより、試験パターンを生成するための命令群であり、シーケンスデータにお けるジャンプ命令、ループ命令等によって構成される。
[0004] パターン発生器は、パターンデータとシーケンスデータをメモリから順次読み出し、 キャッシュメモリに格納する。また、キャッシュメモリに格納したシーケンスデータの命 令群に基づいて、キャッシュメモリに格納したパターンデータから試験パターンを生 成する。
発明の開示
発明が解決しょうとする課題
[0005] シーケンスデータの命令群にぉレ、て、キャッシュメモリに格納してレ、なレ、シーケンス データ及びパターンデータのアドレスにジャンプする命令が検出された場合、パター ン発生器は、当該アドレスに該当するシーケンスデータ及びパターンデータをメモリ から読み出し、キャッシュメモリに格納する。
[0006] このため、シーケンスデータ及びパターンデータをメモリから読み出す場合に、読出 時間が生じ、パターンの生成において待ち時間が生じてしまう。また、電子デバイス のファンクション試験とスキャン試験とを行う場合、ファンクション試験用のデータとス キャン試験用のデータとを、メモリ上で連続したアドレス空間に実行順に格納する必 要があった。このため、例えばスキャン試験用のデータを複数回使用したい場合、メ モリに同一のデータを複数個格納する必要があり、大容量のメモリが必要であった。
[0007] そこで本発明は、上記の課題を解決することのできるパターン発生器、及び試験装 置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特 徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規 定する。
課題を解決するための手段
[0008] 上記課題を解決するために、本発明の第一の形態においては、電子デバイスを試 験するための試験パターンを、予め与えられた試験データから生成するパターン発 生器であって、試験パターンを生成するための複数のシーケンスデータブロックを格 糸内するメインメモリと、シーケンスデータブロックを順次格納する第 1のシーケンスキヤ ッシュメモリと、第 2のシーケンスキャッシュメモリと、第 1のキャッシュメモリが格納した シーケンスデータブロックを順次実行し、試験パターンを生成するデータ展開部と、 データ展開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータ ブロックを先読みするべき先読命令を検出した場合に、他のシーケンスデータブロッ クをメインメモリから読み出し、第 2のシーケンスキャッシュメモリに格納する先読手段 とを備えるパターン発生器を提供する。
[0009] データ展開部は、先読命令を検出した後に、他のシーケンスデータブロックを実行 するべきジャンプ命令を検出した場合には、第 2のシーケンスキャッシュメモリから他 のシーケンスデータブロックを読み出して実行し、先読命令を検出した後に、ジヤン プ命令を、一のシーケンスデータブロックにおいて検出しない場合には、第 1のシー ケンスキャッシュメモリから次のシーケンスデータブロックを読み出して実行してよい。
[0010] メインメモリは、シーケンスデータブロックに対応して、電子デバイスに与えるべき信 号を示す、複数のパターンデータブロックを更に格納し、パターン発生器は、第 1の シーケンスキャッシュメモリに格納したシーケンスデータブロックに対応するパターン データブロックを格納する第 1のパターンキャッシュメモリと、第 2のパターンキャッシュ メモリとを更に備え、先読手段は、データ展開部が、一のシーケンスデータブロックを 実行中に、他のシーケンスデータブロックを先読みするべき先読命令を検出した場 合に、他のシーケンスデータブロックと対応するパターンデータブロックをメインメモリ から読み出し、第 2のパターンキャッシュメモリに格納し、データ展開部は、シーケンス データブロックを実行することにより、他のシーケンスデータブロックと対応するパター ンデータブロックを展開して試験パターンを生成してよい。
[0011] 先読命令は、先読みするべきシーケンスデータブロック及び対応するパターンデー タブロックのメインメモリにおける先頭アドレスを指定する命令であって、先読手段は、 指定された先頭アドレスを用いてメインメモリからシーケンスデータブロック及びパタ ーンデータブロックを先読みしてょレ、。
[0012] 先読命令は、先読みするべきシーケンスデータブロック及びパターンデータブロッ クのラベルを指定する命令であって、パターン発生器は、ラベルと、ラベルによって指 定されるシーケンスデータブロック及びパターンデータブロックの、メインメモリにおけ るアドレスとを対応付けて格納する参照メモリを更に備え、先読手段は、ラベルに基 づいて、参照メモリからメインメモリにおけるアドレスを取得し、取得したアドレスに基 づいて、メインメモリからシーケンスデータブロック及びパターンデータブロックを先読 みしてよい。
[0013] シーケンスデータブロックは、電子デバイスのスキャン試験を行うためのスキャンシ 一ケンスデータブロックを含み、パターンデータブロックは、電子デバイスのスキャン 試験を行うためのスキャンパターンデータブロックを含み、先読手段は、スキャンシー ケンスデータブロック及びスキャンパターンデータブロックを先読みしてよい。
[0014] データ展開部は、一の試験パターンを生成する場合に、一のスキャンシーケンスブ ロックを複数回実行してよレ、。メインメモリは、複数のスキャンシーケンスデータブロッ クを連続した領域に格納してよい。メインメモリは、複数のスキャンパターンデータプロ ックを連続した領域に格納してょレヽ。 [0015] データ展開部が、他のシーケンスデータブロックを実行中に、一のシーケンスデー タブロックにおけるジャンプ命令の次の命令に戻るべきリターン命令を検出した場合 、一のシーケンスデータブロックにおけるリターン命令の次の命令を、第 1のシーケン スキャッシュメモリから読み出して実行してよい。
[0016] 本発明の第 2の形態においては、電子デバイスを試験する試験装置であって、電 子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パタ ーンを成形する波形成形器と、試験パターンに基づいて電子デバイスが出力する、 出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、パターン発 生器は、試験パターンを生成するための複数のシーケンスデータブロックを格納する メインメモリと、シーケンスデータブロックを順次格納する第 1のシーケンスキャッシュメ モリと、第 2のシーケンスキャッシュメモリと、第 1のキャッシュメモリが格納したシーケン スデータブロックを順次実行し、試験パターンを生成するデータ展開部と、データ展 開部が、一のシーケンスデータブロックを実行中に、他のシーケンスデータブロックを 先読みするべき先読命令を検出した場合に、他のシーケンスデータブロックをメイン メモリから読み出し、第 2のシーケンスキャッシュメモリに格納する先読手段とを有し、 データ展開部は、先読命令を検出した後に、他のシーケンスデータブロックを実行す るべきジャンプ命令を検出した場合には、第 2のシーケンスキャッシュメモリから他の シーケンスデータブロックを読み出して実行し、先読命令を検出した後に、一のシー ケンスデータブロックにおいて他のシーケンスデータブロックを実行するべきジャンプ 命令を検出しない場合には、第 1のシーケンスキャッシュメモリから次ぎのシーケンス データブロックを読み出して実行することを特徴とする試験装置を提供する。
[0017] 尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又、発明となりうる。
発明の効果
[0018] 本発明によれば、試験パターンを効率よく生成することができる。また、電子デバィ スを効率よく試験することができる。また、使用するメモリの容量を縮小することができ る。
図面の簡単な説明 [0019] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]パターン発生器 50の構成の一例を示す図である。
[図 3]メモリ制御部 70、パターン生成部 80、及びシーケンサ 90の詳細な構成の一例 を示す図である。
[図 4]メインメモリ 60のデータ構成の一例を示す図である。
[図 5]パターン発生器 50が生成する試験パターンの一例を示す図である。
[図 6]パターン発生器 50の動作例を示す図である。
[図 7]試験装置 100の構成の他の例を示す図である。
[図 8]複数のメインメモリ 60のデータ構成の一例を示す図である。
[図 9]複数のメインメモリ 60のデータ構成の一例を示す図である。
符号の説明
[0020] 10···フェイルメモリ、 20···判定部、 30···信号入出力部、 40···波形成形器、 50
• · ·パターン発生器、 60· · 'メインメモリ、 70· · 'メモリ制御部、 72· · '先読手段、 80·
• 'パターン生成部、 82· ··第 1のパターンキャッシュメモリ、 84· ··第 2のパターンキヤ ッシュメモリ、 86· · 'パターン制御部、 88· · 'キャッシュメモリ、 90· · 'シーケンサ、 92·
• ·第 1のシーケンスキャッシュメモリ、 94· ··第 2のシーケンスキャッシュメモリ、 96··· シーケンス制御部、 98···キャッシュメモリ、 100···試験装置、 110···バス制御部、 120···アルゴリズムパターン生成部、 130···キヤプチャ部、 140···キヤプチャ制御 部、 150···テスタ制御部、 160···参照メモリ、 170···データ展開部、 200· "電子 デバイス
発明を実施するための最良の形態
[0021] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0022] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す。試験装置 1 00は、電子デバイス 200を試験する。試験装置 100は、パターン発生器 50、波形成 形器 40、信号入出力部 30、及び判定部 20を備える。ここで、電子デバイス 200は、 与えられた電気信号に応じて動作するデバイスを指す。例えば半導体素子を有する ICチップ、 LSI等の半導体回路を含む。
[0023] パターン発生器 50は、外部に設けられたテスタ制御部 150から、電子デバイス 200 を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス 20 0を試験するための試験パターンを生成する。テスタ制御部 150は、例えばワークス テーシヨン等のコンピュータである。また、パターン発生器 50は、電子デバイス 200が 、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生 成してよレ、。
[0024] 波形成形器 40は、試験パターンを受け取って整形し、所望のタイミングで信号入出 力部 30に供給する。信号入出力部 30は、受け取った試験パターンを電子デバイス 2 00に供給し、電子デバイス 200が試験パターンに基づいて出力する出力信号を受 け取る。また、信号入出力部 30は、受け取った出力信号を判定部 20に供給する。
[0025] 判定部 20は、受け取った出力信号に基づいて、電子デバイス 200の良否を判定す る。例えば、判定部 20は、パターン発生器 50から期待値信号を受け取り、当該期待 値信号と電子デバイス 200の出力信号とを比較することにより、電子デバイス 200の 良否を判定する。
[0026] 図 2は、パターン発生器 50の構成の一例を示す。パターン発生器 50は、メインメモ リ 60、データ展開部 170、シーケンサ 90、バス制御部 110、アルゴリズムパターン生 成部 120、キヤプチャ部 130、キヤプチャ制御部 140、及びフェイルメモリ 10を備える 。データ展開部 170は、メモリ制御部 70及びパターン生成部 80を有する。
[0027] メインメモリ 60は、試験パターンを生成するための試験データを格納する。試験デ ータは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ 60 は、電子デバイス 200に与えるべき信号を示すパターンデータを分割した複数のパ ターンデータブロックと、パターンデータを電子デバイス 200に与えるべき順序を指 示するシーケンスデータを分割した複数のシーケンスデータブロックとを、試験デー タブロックとして格納する。また、メインメモリ 60は、パターンデータブロックとシーケン スデータブロックとを対応付けて格納する。
[0028] バス制御部 110は、テスタ制御部 150から、試験データブロックをパターン生成部 8 0、及び/又はシーケンサ 90に供給するべき順序を示す指示情報を受け取り、当該 指示情報に基づいていずれのパターンデータブロック、及び/又はシーケンスデー タブロックをメインメモリ 60から読み出すべきかを、メモリ制御部 70に順次指示する。 メモリ制御部 70は、バス制御部 110から受け取った指示に基づいて、メインメモリ 60 力、らパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出し たパターンデータブロックをパターン生成部 80に順次供給し、読み出したシーケンス データブロックをシーケンサ 90に順次供給する。
[0029] パターン生成部 80は、パターンデータブロックを順次受け取り、パターンデータブ ロックに基づいて試験パターンを生成する。シーケンサ 90は、受け取ったシーケンス データブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パター ン生成部 80を制御する。例えば、シーケンスデータブロックは、パターンデータブロッ クにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプロ グラムであって、当該プログラムに応じた試験パターンを、パターン生成部 80に生成 させる。シーケンサ 90は、シーケンスデータブロックに基づいて、パターン生成部 80 が出力するべきパターンデータブロックのアドレスを、パターン生成部 80に順次指示 してよい。
[0030] また、試験するべき電子デバイス 200がメモリである場合、シーケンサ 90はアルゴリ ズムパターン生成部 120に、メモリ試験用のパターンデータを生成させる指示信号を 供給してよい。アルゴリズムパターン生成部 120は、当該指示信号を受け取った場合 、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成す る。この場合、パターン生成部 80は、メモリ試験用のパターンデータに更に基づいて 、試験パターンを生成する。
[0031] キヤプチャ部 130、及びキヤプチャ制御部 140は、判定部 20における判定結果を、 フェイルメモリ 10に格納する。キヤプチャ部 130は、シーケンサ 90がパターン生成部 80に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部 1 20が生成したメモリ試験用データのいずれ力 \又は両方を受け取る。キヤプチャ部 1 30は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ 試験用データのいずれか、若しくは両方を付与する。キヤプチャ制御部 140は、テス タ制御部 150から、判定結果をフェイルメモリ 10に格納するべきか否かを指示する指 示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ 10に供給する
[0032] また、キヤプチャ制御部 140は、一のパターンデータブロックによる試験が終了した 場合に、当該パターンデータブロックにおける判定結果をバス制御部 110に通知し てよレ、。この場合、バス制御部 110は、テスタ制御部 150に当該判定結果を通知する
[0033] また、フェイルメモリ 10は、判定部 20における判定結果を格納する。テスタ制御部 1 50は、フェイルメモリ 10が格納した判定結果を読み出し、電子デバイス 200の試験 結果の解析を行ってよぐパターンデータブロック毎の判定結果に基づいて、試験結 果の解析を行ってもよレ、。また、本例においては、パターン発生器 50がフェイルメモ リ 10を有していたが、他の例においては、パターン発生器 50はフェイルメモリ 10を有 さず、試験装置 100がフェイルメモリ 10を有していてもよぐまたテスタ制御部 150が フェイルメモリ 10を有してレ、てもよレ、。
[0034] 図 3は、メモリ制御部 70、パターン生成部 80、及びシーケンサ 90の詳細な構成の 一例を示す。メモリ制御部 70は、先読手段 72を有し、パターン生成部 80は、キヤッ シュメモリ 88及びパターン制御部 86を有し、シーケンサ 90は、キャッシュメモリ 98及 びシーケンス制御部 96を有する。
[0035] メモリ制御部 70は、バス制御部 110から受け取った指示情報に基づいて、メインメ モリ 60からデータを読み込み、キャッシュメモリ 88及びキャッシュメモリ 98に格納する 。キャッシュメモリ 88は、第 1のパターンキャッシュメモリ 82及び第 2のパターンキヤッ シュメモリ 84を有し、キャッシュメモリ 98は、第 1のシーケンスキャッシュメモリ 92及び 第 2のシーケンスキャッシュメモリ 94を有する。
[0036] メモリ制御部 70は、バス制御部 110から受け取った指示情報に基づいて第 1のパタ ーンキャッシュメモリ 82にパターンデータブロックを順次格納し、第 1のシーケンスキ ャッシュメモリ 92にシーケンスデータブロックを順次格納する。
[0037] パターン制御部 86は、第 1のパターンキャッシュメモリ 82が格納したパターンデー タブロックに基づいて、試験パターンを生成する。例えば、シーケンス制御部 96から 、第 1のパターンキャッシュメモリ 82におけるアドレスを順次受け取り、受け取ったアド レスのパターンデータを順次出力し、試験パターンを生成する。
[0038] シーケンス制御部 96は、第 1のシーケンスキャッシュメモリ 92が格納したシーケンス データブロックを順次取り出し、実行する。例えば、シーケンスデータブロックは、ジャ ンプ命令、ループ命令、リターン命令等を含む命令群であって、シーケンス制御部 9 6は、シーケンスデータブロックにおける命令に基づいて、パターン制御部 86に第 1 のパターンキャッシュメモリ 82におけるアドレスを順次指示する。
[0039] シーケンス制御部 96が、一のシーケンスデータブロックを実行中に、他のシーケン スデータブロックを先読みするべき先読命令を、当該一のシーケンスデータブロック において検出した場合、シーケンス制御部 96は、当該先読命令をメモリ制御部 70の 先読手段 72に通知する。例えば、試験パターンのメインルーチンを示すシーケンス データブロックを実行中に、試験パターンのサブルーチンを先読みする先読命令を 検出した場合、その旨をメモリ制御部 70に通知する。
[0040] 先読手段 72は、シーケンス制御部 96から先読命令の通知を受け取った場合、先 読命令にぉレ、て指定されたシーケンスデータブロックを、メインメモリ 60から読み込み 、第 2のシーケンスキャッシュメモリ 94に格納する。また、先読手段 72は、第 2のシー ケンスキャッシュメモリ 94に格納したシーケンスデータブロックに対応するパターンデ 一タブロックを第 2のパターンキャッシュメモリ 84に格納する。先読手段 72は、パター ン制御部 86が動作中に、メインメモリ 60からデータを先読みし、キャッシュメモリに格 内する。
[0041] シーケンス制御部 96は、先読命令を検出した後に、第 2のシーケンスキャッシュメモ リ 94に格納したシーケンスデータブロックを実行するべきジャンプ命令を検出した場 合、第 2のシーケンスキャッシュメモリ 94に格納したシーケンスデータブロックを読み 出して実行する。そして、パターン制御部 86は、第 2のパターンキャッシュメモリ 84に 格納された、対応するパターンデータブロックに基づいて試験パターンを生成する。 この場合、シーケンス制御部 96は、第 2のパターンキャッシュメモリ 84におけるァドレ スを指定してよぐまた第 1のパターンキャッシュメモリ 82及び第 2のパターンキヤッシ ュメモリ 84が同一のキャッシュメモリにおける 2つのアドレス空間である場合、当該キヤ メモリのアドレスを指定してもよい。 [0042] また、先読命令を検出した後に、実行中のシーケンスデータブロックからジャンプ命 令を検出しない場合、第 1のシーケンスキャッシュメモリ 92に格納された、次に実行 するべきシーケンスデータブロックを読み出して実行する。
[0043] ここで、先読命令は先読するべきシーケンスデータブロックの、メインメモリ 60にお ける先頭アドレスを指定する命令であってよい。また、先読命令は、先読するべきシ 一ケンスデータブロックのラベルを指定する命令であってよレ、。ここで、ラベルとは個 々のシーケンスデータブロックを特定する情報である。この場合、パターン発生器 50 は、ラベルと、当該ラベルに対応するシーケンスデータブロックのメインメモリ 60にお ける先頭アドレスとを対応付けて格納する参照メモリ 160を更に備えてよい。シーケン ス制御部 96は、当該ラベルを先読手段 72に通知し、先読手段 72は、当該ラベルに 基づいて参照メモリ 160からメインメモリ 60におけるアドレスを抽出し、抽出したァドレ スにおけるシーケンスデータブロックをメインメモリ 60から読み出してよい。
[0044] また、先読手段 72は、読み出したシーケンスデータブロックに対応するパターンデ 一タブロックを、メインメモリ 60から読み出し、第 2のパターンキャッシュメモリ 84に格 納する。先読手段 72は、パターン発生器 50の他の構成要素の動作中に、試験デー タをメインメモリ 60から先読みし、第 2のパターンキャッシュメモリ 84及び第 2のシーケ ンスキャッシュメモリ 94に格納する。このため、本例におけるパターン発生器 50によ れば、データ読み込みの待ち時間等を減少させ、連続的に試験パターンを生成する こと力 Sできる。また、メモリ制御部 70は、指示情報に基づいて、第 1のパターンキヤッ シュメモリ 82及び第 1のシーケンスキャッシュメモリ 92に試験データを順次格納する。 メモリ制御部 70においても、パターン発生器 50の他の構成要素の動作中に、試験 データを順次格納するため、連続的に試験パターンを生成することができる。以上の ように、本例におけるパターン発生器 50によれば、効率よく試験パターンを生成でき る。
[0045] 第 1のパターンキャッシュメモリ 82及び第 2のパターンキャッシュメモリ 84は、同一の キャッシュメモリにおける 2つのアドレス空間であってよぐまた 2つのキャッシュメモリ であってもよい。また、第 1のシーケンスキャッシュメモリ 92及び第 2のシーケンスキヤ Lメモリ 94においても同様である。 [0046] また、試験装置 100は、電子デバイスのスキャン試験を行ってもよレ、。ここで、スキヤ ン試験とは、例えば IEEE1149. 1により試験仕様が定まる試験を含み、電子デバィ スのスキャンパスを試験する試験である。この場合、メインメモリ 60が格納するパター ンデータブロックは、スキャン試験用のスキャンパターンデータブロックを含み、シー ケンスデータブロックは、スキャン試験用のスキャンシーケンスデータブロックを含む。 また、試験装置 100は、スキャン試験と他の試験とを組み合わせて行ってもよレ、。例 えば、試験装置 100は、スキャン試験と、電子デバイスのロジック部を試験するファン クシヨン試験とを組み合わせて行ってよい。
[0047] 図 4は、メインメモリ 60におけるデータ構成の一例を示す。本例において、試験装 置 100はファンクション試験及びスキャン試験を行う。メインメモリ 60は、図 4に示すよ うに複数のシーケンスデータブロック、複数のスキャンシーケンスデータブロック、複 数のパターンデータブロック、及び複数のスキャンパターンデータブロックをそれぞれ 連続した領域に格納する。本例におけるパターン発生器 50は、先読命令によって指 定された、スキャン試験用のデータブロックの先頭アドレスに基づいてデータブロック の読み込みを行うため、それぞれのデータブロック種類毎に連続してメインメモリに格 納できる。
[0048] また、本例におけるパターン発生器によれば、それぞれのデータブロックを実行順 にメインメモリに格納しなくとも、連続的に試験パターンを生成することができる。この ため、データブロック単位でのデータの追カロ、削除、入れ替え等が容易に行うことが できる。
[0049] 図 5は、パターン発生器 50が生成する試験パターンの一例を示す。本例において 、パターン発生器 50は、ファンクション試験とスキャン試験とを組み合わせた試験用 の試験パターンを生成する。
[0050] 図 6は、パターン発生器 50の動作例を示す。本例において、パターン発生器 50は 、図 5に示した試験パターンを生成する。本例において、パターン発生器 50は、第 1 のシーケンスキャッシュメモリ 92に格納したシーケンスデータブロックに基づいて、主 にファンクション試験を行レ、、第 2のシーケンスキャッシュメモリ 94に格納したシーケン スデータブロックに基づいて、スキャン試験を行う。 [0051] まず、メモリ制御部 70は、指示情報に基づいて、当該試験パターンの生成に用い るべきパターンデータブロック及びシーケンスデータブロックを、順次第 1のパターン キャッシュメモリ 82及び第 1のシーケンスキャッシュメモリ 92に格納する。ここで、メモリ 制御部 70は、既に実行されたデータブロックを消去し、これにより生じたキャッシュメ モリの空き領域に順次データブロックを格納してよい。また、メモリ制御部 70は、既に 実行されたデータブロックに、次に格納するべきデータブロックを上書きしてもよい。 また、キャッシュメモリは複数のデータブロックを格納できる領域を有することが好まし レ、。
[0052] シーケンサ 90は、第 1のシーケンスキャッシュメモリ 92に格納されたシーケンスデー タブロックを順次実行する。実行中のシーケンスデータブロック 1において先読命令 を検出した場合、先読手段 72は、当該先読命令において指定されたスキャンシーケ ンスデータブロック 1を第 2のシーケンスキャッシュメモリ 94に格納する。
[0053] シーケンスデータブロック 1において、ジャンプ命令を検出した場合、シーケンサ 90 は、第 2のシーケンスキャッシュメモリ 94が格納したスキャンシーケンスデータブロック 1を実行する。シーケンサ 90は、スキャンシーケンスデータブロック 1において、シー ケンスデータブロック 1におけるジャンプ命令の次の命令に戻るべきリターン命令を検 出した場合、当該ジャンプ命令の次の命令を読み出して実行する。また、ジャンプ命 令力 シーケンスデータブロック 1の末尾の命令であった場合、シーケンサ 90は、次 のシーケンスデータブロック 2を第 1のシーケンスキャッシュメモリから読み出して実行 する。
[0054] 次のシーケンスデータブロック 2において先読命令を検出し、指定されたスキャンシ 一ケンスデータブロック 2を、第 2のシーケンスキャッシュメモリ 94に格納する。この場 合、先読手段 72は、スキャンシーケンスデータブロック 1を第 2のシーケンスキヤッシ ュメモリから消去してよい。
[0055] また、データ展開部 170は、図 6に示すように、一の試験パターンを生成する場合 に、スキャンシーケンスデータブロック 1を複数回実行してよレ、。本例におけるパター ン発生器 50によれば、先読命令によって指定されたスキャンシーケンスデータブロッ クをメインメモリ 60から読み出し、第 2のシーケンスキャッシュメモリ 94に格納するため 、メインメモリ 60の一の領域に格納したデータブロックを複数回実行することができる
。このため、データブロックを実行順にメインメモリ 60に格納した場合と比較して、メイ ンメモリ 60の容量を縮小することができる。
[0056] また、本例におけるパターン発生器 50によれば、先読命令によって指定されたスキ ヤン試験用のデータブロックをキャッシュメモリに格納するため、ファンクション試験と スキャン試験とを任意に組み合わせることができる。
[0057] また、本例においてはシーケンスデータブロックについて説明した力 パターン発 生器 50は、シーケンスデータブロックに対応するパターンデータブロックに対しても 同様の処理を行う。
[0058] 図 7は、試験装置 100の構成の他の例を示す。本例において、試験装置 100は、 電子デバイス 200の複数のピンに対応した複数のパターン発生器 50を備える。また 、それぞれのパターン発生器 50に対応した複数の波形成形器 40を備えてもよい。
[0059] テスタ制御部 150は、それぞれのパターン発生器 50をそれぞれ独立に制御する。
また、信号入出力部 30は、それぞれのパターン発生器 50が生成した試験パターン を電子デバイス 200の対応するピンに供給する。
[0060] 電子デバイス 200は、スキャン試験用のピンを有する。試験装置 100は、スキャン試 験を行う場合、当該スキャン試験用のピンに対し、スキャン試験用の試験パターンを 供給し、他のピンに対しては、直前に供給した信号を保持してよい。つまり、当該他 のピンに対応するパターン発生器 50は試験パターンを生成せず、出力を保持してよ レ、。
[0061] 図 8及び図 9は、複数のメインメモリ 60のデータ構成の一例を示す。図 8及び図 9に おいては、それぞれのメインメモリ 60のデータ領域を、対応するピン名によって示す 。メインメモリ 60は、図 4に関連して説明したメインメモリ 60と同様に、複数のシーケン スデータブロック（SQ)、複数のスキャンシーケンスデータブロック（SC)、複数のパタ ーンデータブロック（PD)、及び複数のスキャンパターンデータブロック（SP)を格納 する。
[0062] 試験装置 100がスキャン試験を行う場合、スキャン試験用のピンに対応しないパタ ーン発生器 50は、試験パターンを生成しなレ、。このため、対応するメインメモリ 60は、 スキャン試験に対応しないピンに対するスキャンパターンデータブロック及びスキャン シーケンスデータブロックを格納しない。このため、メインメモリ 60において、アドレス 空間に空き領域が生じる。
[0063] 例えば、図 8においては、ピン 1がスキャン試験用のピンであり、ピン 2—ピン 4がス キャン試験に対応しないピンである。メインメモリ 60は、ピン 2—ピン 4に対応する、ス キャンシーケンスデータブロック及びスキャンパターンデータブロックを格納しないた め、アドレス空間に空き領域 210及び空き領域 220が生じる。
[0064] 本例におけるメインメモリ 60は、当該空き領域に、他のパターン発生器 50において 実行されるデータブロックを格納してよい。例えば、図 9に示すように、ピン 1用のスキ ヤンシーケンスデータブロック（SCl—η)、及びスキャンパターンデータブロック（SP1 -n)を格納してよい。この場合、パターン発生器 50は、他のパターン発生器 50のメイ ンメモリ 60から、データブロックを読み出す手段を有する。例えば、メモリ制御部 70が 、他のパターン発生器 50のメインメモリ 60からデータブロックを読み出してよい。本例 における試験装置 100によれば、メインメモリ 60の領域を効率よく使用することができ る。このため、メインメモリ 60の容量を縮小することができる。
[0065] 以上説明したように、本実施例に係る試験装置 100によれば、試験パターンを効率 よく生成でき、且つメモリ容量を低減することができる。
[0066] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良 を加えること力 Sできる。そのような変更または改良を加えた形態も本発明の技術的範 囲に含まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0067] 上記説明から明ら力、なように、本発明によれば、試験パターンを効率よく生成するこ とができる。また、電子デバイスを効率よく試験することができる。また、使用するメモリ の容量を縮小することができる。

Claims

請求の範囲
[1] 電子デバイスを試験するための試験パターンを、予め与えられた試験データから生 成するパターン発生器であって、
前記試験パターンを生成するための複数のシーケンスデータブロックを格納するメ インメモリと、
前記シーケンスデータブロックを順次格納する第 1のシーケンスキャッシュメモリと、 第 2のシーケンスキャッシュメモリと、
前記第 1のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、前記 試験パターンを生成するデータ展開部と、
前記データ展開部が、一の前記シーケンスデータブロックを実行中に、他の前記シ 一ケンスデータブロックを先読みするべき先読命令を検出した場合に、前記他のシ 一ケンスデータブロックを前記メインメモリから読み出し、前記第 2のシーケンスキヤッ シュメモリに格納する先読手段と
を備えることを特徴とするパターン発生器。
[2] 前記データ展開部は、
前記先読命令を検出した後に、前記他のシーケンスデータブロックを実行するべき ジャンプ命令を検出した場合には、前記第 2のシーケンスキャッシュメモリから前記他 のシーケンスデータブロックを読み出して実行し、
前記先読命令を検出した後に、前記ジャンプ命令を、前記一のシーケンスデータ ブロックにおいて検出しない場合には、前記第 1のシーケンスキャッシュメモリから次 の前記シーケンスデータブロックを読み出して実行することを特徴とする請求項 1に 記載のパターン発生器。
[3] 前記メインメモリは、前記シーケンスデータブロックに対応して、前記電子デバイス に与えるべき信号を示す、複数のパターンデータブロックを更に格納し、
前記パターン発生器は、
前記第 1のシーケンスキャッシュメモリに格納した前記シーケンスデータブロックに 対応する前記パターンデータブロックを格納する第 1のパターンキャッシュメモリと、 第 2のパターンキャッシュメモリと を更に備え、
前記先読手段は、前記データ展開部が、一の前記シーケンスデータブロックを実行 中に、他の前記シーケンスデータブロックを先読みするべき先読命令を検出した場 合に、前記他のシーケンスデータブロックと対応する前記パターンデータブロックを 前記メインメモリから読み出し、前記第 2のパターンキャッシュメモリに格納し、 前記データ展開部は、前記シーケンスデータブロックを実行することにより、前記他 のシーケンスデータブロックと対応する前記パターンデータブロックを展開して前記 試験パターンを生成することを特徴とする請求項 2に記載のパターン発生器。
[4] 前記先読命令は、先読みするべき前記シーケンスデータブロック及び対応する前 記パターンデータブロックの前記メインメモリにおける先頭アドレスを指定する命令で あって、
前記先読手段は、指定された前記先頭アドレスを用いて前記メインメモリから前記 シーケンスデータブロック及び前記パターンデータブロックを先読みすることを特徴と する請求項 3に記載のパターン発生器。
[5] 前記先読命令は、先読みするべき前記シーケンスデータブロック及び前記パター ンデータブロックのラベルを指定する命令であって、
前記パターン発生器は、前記ラベルと、前記ラベルによって指定される前記シーケ ンスデータブロック及び前記パターンデータブロックの、前記メインメモリにおけるアド レスとを対応付けて格納する参照メモリを更に備え、
前記先読手段は、前記ラベルに基づいて、前記参照メモリから前記メインメモリにお けるアドレスを取得し、取得した前記アドレスに基づいて、前記メインメモリから前記シ 一ケンスデータブロック及び前記パターンデータブロックを先読みすることを特徴とす る請求項 3に記載のパターン発生器。
[6] 前記シーケンスデータブロックは、前記電子デバイスのスキャン試験を行うためのス キャンシーケンスデータブロックを含み、前記パターンデータブロックは、前記電子デ バイスの前記スキャン試験を行うためのスキャンパターンデータブロックを含み、 前記先読手段は、前記スキャンシーケンスデータブロック及び前記スキャンパター ンデータブロックを先読みすることを特徴とする請求項 3に記載のパターン発生器。
[7] 前記データ展開部は、一の前記試験パターンを生成する場合に、一の前記スキヤ ンシーケンスブロックを複数回実行することを特徴とする請求項 3に記載のパターン 発生器。
[8] 前記メインメモリは、複数のスキャンシーケンスデータブロックを連続した領域に格 納することを特徴とする請求項 7に記載のパターン発生器。
[9] 前記メインメモリは、複数のスキャンパターンデータブロックを連続した領域に格納 することを特徴とする請求項 7に記載のパターン発生器。
[10] 前記データ展開部が、前記他のシーケンスデータブロックを実行中に、前記一のシ 一ケンスデータブロックにおける前記ジャンプ命令の次の命令に戻るべきリターン命 令を検出した場合、前記一のシーケンスデータブロックにおける前記リターン命令の 次の命令を、前記第 1のシーケンスキャッシュメモリから読み出して実行することを特 徴とする請求項 2に記載のパターン発生器。
[11] 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、 前記試験パターンを成形する波形成形器と、
前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて 、前記電子デバイスの良否を判定する判定部と
を備え、
前記パターン発生器は、
前記試験パターンを生成するための複数のシーケンスデータブロックを格納するメ 前記シーケンスデータブロックを順次格納する第 1のシーケンスキャッシュメモリと、 第 2のシーケンスキャッシュメモリと、
前記第 1のキャッシュメモリが格納したシーケンスデータブロックを順次実行し、前記 試験パターンを生成するデータ展開部と、
前記データ展開部が、一の前記シーケンスデータブロックを実行中に、他の前記シ 一ケンスデータブロックを先読みするべき先読命令を検出した場合に、前記他のシ 一ケンスデータブロックを前記メインメモリから読み出し、前記第 2のシーケンスキヤッ シュメモリに格納する先読手段と を有することを特徴とする試験装置。
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