WO2004097434A1

WO2004097434A1 - Ｉ／ｆ変換装置および光検出装置

Info

Publication number: WO2004097434A1
Application number: PCT/JP2004/006206
Authority: WO
Inventors: Takashi Suzuki; Itsushi Tadamasa
Original assignee: Hamamatsu Photonics K.K.
Priority date: 2003-04-28
Filing date: 2004-04-28
Publication date: 2004-11-11
Also published as: CN1781025A; JP2004325409A; CN100443904C; JP4234485B2; KR20050122278A; US20060273830A1; EP1619509A1; KR101052398B1; US7812877B2; EP1619509A4

Description

明糸田書

I 変換装置および光検出装置 ―

技術分野

【0 0 0 1】本発明は、入力端に入力した電流の大きさに応じた周波数の信号を出力する電流-周波数（I Z F ) 変換装置、ならびに、このような I Z F変換装置およぴ受光素子を含む光検出装置に関するものである。

背景技術

【0 0 0 2】受光素子（例えばフォトダイォードゃ光電子増倍管など）は、入射した光の強度に応じた大きさの電流を出力することができ、その電流値から光強度を検出することができる。このような受光素子は、入射光強度についての広いダイナミックレンジで、入射光強度と出力電流値との間のリニアリティが優れている。一方、光強度についての人間の目の感度のダイナミックレンジは 6桁程度であることが知られている。

【0 0 0 3】そこで、受光素子から出力される電流値を入力して A/D変換する AZD変換装置では、このような光強度の広いダイナミックレンジに対応して、多くのビット数のデジタル値を出力することが要求される。例えば、光強度のダイナミックレンジが 6桁であるのに対応して、 AZD変換装置から出力されるデジタノレ値は 2 0ビットであることが要求される。し力、し、このような 2 0ビットものデジタル値を出力する AZD変換装置を実現するのは困難である。

【0 0 0 4】このような問題を解決すべく、入力した電流の大きさに応じた周波数の信号を出力する I / F変換装置が提案されている（例えば特開 2 0 0 2— 1 0 7 4 2 8号公報を参照）。この I ZF変換装置は、受光素子から出力される電流値を入力して、その電流値（すなわち、受光素子への入射光強度）の大きさに応じた周波数のパルス信号を出力する。したがって、この I Z F変換装置から出力される信号における単位時間当たりのパルス数を計数することで、広いダイナミックレンジで光強度をデジタル値として得ることができる。 -'' 【0005】図 12は、特開 2002— 107428号公報に開示された従来の I/F変換装置の構成図である。この図に示される IZF変換装置 40は、電流-電圧変換回路 41、トランジスタ T r 1、カレントミラー回路 42， 43、ミラー積分回路 44、比較回路 45および基準電圧源 46を備える。

【0006】電流-電圧変換回路 41は、演算増幅器 41 aおよび帰還抵抗素子 R iを有し、電流値検出回路 4から出力される電流値を入力して、その電流値に応じた電圧値に変換し、その電圧値を出力する。トランジスタ Tr lは、電流 - 電圧変換回路 41から出力される電圧値をゲート端子に入力し、その電圧値を対数増幅した値の電流をソース端子とドレイン端子との間に流す。カレントミラー回路 42は、トランジスタ T r 2および T r 3をし、トランジスタ T r lから出力される電流を増倍して出力する。カレントミラー回路 43は、トランジスタ T r 4および T r 5を有し、カレントミラー回路 42から出力される電流を增倍して出力する。

【0007】ミラ一積分回路 44は、演算増幅器 44 aおよび帰還容量素子 C を有し、カレントミラー回路 43から出力される電流を入力して、その入力電流に応じて電荷を容量素子 Cに蓄積し、その蓄積した電荷の量に応じた電圧値を出力する。比較回路 45は、ミラー積分回路 44から出力される電圧値と、基準電圧源 46から出力される基準電圧値 \_{e i}とを大小比較して、その比較結果を表す比較信号を出力する。ミラー積分回路 44の演算増幅器 44 aの入出力端子間に設けられたスィッチ 34は、比較回路 45から出力されバッファアンプ 33を経た比較信号を入力し、この比較信号に基づいて開閉する。

【0008】この IZF変換装置 40では、ミラー積分回路 44に電流が入力していくと、次第に、容量素子 Cにおける電荷の蓄積量が多くなつて、ミラー積分回路 44から出力される電圧値が大きくなる。やがて、ミラー積分回路 44から出力される電圧値が基準電圧値 V_{re i}を超えると、比較回路 45から出力される比較信号が反転し、これにより、スィッチ 34が閉じて容量素子 Cが放電される。容量素子 Cが放電されると、比較信号が再び反転して、スィッチ 3 4が開いて、容量素子 Cにおける電荷の蓄積が再開される。このように、容量素子 Cは充放電が繰り返され、比較回路 4 5から出力される比較信号は、その充放電の繰り返しを表す信号であって、入力する電流値の大きさに応じた周波数のものとなる。【0 0 0 9】また、この I Z F変換装置 4 0は、対数増幅特性を有するトランジスタ T r 1を備えていることにより、対数増幅特性を有しないトランジスタを使用した場合に容量素子 Cの放電期間を充分に確保することができないような高い出力周波数（大きな入力電流値）になってしまうときにも、入力電流値と出力周波数との間の入出力簡係の直線性を改善することを意図している。すなわち、この I Z F変換装置 4 0は、広いダイナミックレンジで入力電流値についての入出力関係の直線 1"生を改善することを意図している。

発明の開示

【0 0 1 0】し力しながら、上記の従来の I / F変換装置では、入力電流値と出力周波数との間の入出力関係について高い直線性を広いダイナミックレンジで高精度で実現することは困難である。したがって、このような I / F変換装置および受光素子を含む光検出装置でも、入射光強度と出力周波数との間の入出力関係について高い直線性を広いダイナミックレンジで高精度で実現することは困難である。

【0 0 1 1】本発明は、上記問題点を解消する為になされたものであり、広いダイナミックレンジで入出力関係について高い直線性を高精度で実現することができる I F変換装置および光検出装置を提供することを目的とする。

【0 0 1 2】本発明に係る I ZF変換装置は、入力端に入力した電流の大きさに応じた周波数の信号を発生する I Z F変換装置であって、（1) 入力端に入力した電流を第 1出力端および第 2出力端の何れか一方に選択的に切り替えて出力する切替手段と、（2) 切替手段の第 1出力端と接続され、電流の入力に応じて電荷を蓄積する第 1容量素子と、（3) 第 1容量素子に蓄積された電荷を放電させる第 1放電手段と、（4) 第 1容量素子の一端と入力端子が接続され、第 1容量素子の一端の電圧と基準電圧とを大小比較して、その比較の結果を表す第 1比較信号を出力端子から出力する第 1比較部と、（5) 切替手段の第 2出力端と接続され、電流の入力に応じて電荷を蓄積する第 2容量素子と、（6) 第 2容量素子に蓄積された電荷を放電させる第 2放電手段と、（7) 第 2容量素子の一端と入力端子が接続され、第 2容量素子の一端の電圧と基準電圧とを大小比較して、その比較の結果を表す第 2比較信号を出力端子から出力する第 2比較部と、を備えることを特徴とする。

【0 0 1 3】この I 変換装置では、切替手段において電流が第 1出力端へ出力されるよう設定されているときには、入力端に入力した電流は切替手段を経て第 1容量素子に流れ込み、この第 1容量素子に電荷が蓄積されていく。第 1容量素子に蓄積された電荷の量が多くなるに従い、第 1比較部の入力端子に入力する電圧は、次第に大きくなり、やがて、基準電圧より大きくなつて、第 1比較部の出力端子から出力される第 1比較信号はレベル反転する。そして、第 1比較信号のレベル反転に伴い、第 1容量素子に蓄積された電荷が第 1放電手段により放電され、第 1比較部の出力端子から出力される第 1比較信号はレベル反転する。

【0 0 1 4】その後、切替手段において電流が第 2出力端へ出力されるよう設定が変更されて、入力端に入力した電流は切替手段を経て第 2容量素子に流れ込み、この第 2容量素子に電荷が蓄積されていく。第 2容量素子に蓄積された電荷の量が多くなるに従い、第 2比較部の入力端子に入力する電圧は、次第に大きくなり、やがて、基準電圧より大きくなつて、第 2比較部の出力端子から出力される第 2比較信号はレベル反転する。そして、第 2比較信号のレベル反転に伴い、第 2容量素子に蓄積された電荷が第 2放電手段により放電され、第 2比較部の出力端子から出力される第 2比較信号はレベル反転する。

【0 0 1 5】以上のような動作が繰り返されて、 I Z F変換装置の第 1比較部または第 2比較部から出力される信号はパルス信号となり、このパルス信号の周波数は、入力端に入力する電流の大きさに応じたものとなる。

【0 0 1 6】なお、以上のような動作を行なう為にタイミング制御手段を更に備えて、このタイミング制御手段により、第 1比較信号および第 2比較信号に基づいて、切替手段，第 1放電手段および第 2放電手段それぞれの動作を制御するのが好適である。

【0 0 1 7】また、本発明に係る I Z F変換装置は、（1 ) 切替手段の第 1出力端と接続されるとともに、第 1比較部の入力端子と一端が接続され、電流の入力に応じて電荷を蓄積する第 3容量素子と、（2) 第 3容量素子に蓄積された電荷を放電させる第 3放電手段と、（3) 切替手段の第 2出力端と接続されるとともに、第 2比較部の入力端子と一端が接続され、電流の入力に応じて電荷を蓄積する第 4容量素子と、（4)第 4容量素子に蓄積された電荷を放電させる第 4放電手段と、 (5) 第 1容量素子の他端を接地電位に接続した状態、第 1容量素子の他端を第 1 比較部の出力端子に接続した状態、および、第 1容量素子の他端を開放した状態、の何れかに選択的に設定する第 1接続手段と、（6) 第 2容量素子の他端を接地電位に接続した状態、第 2容量素子の他端を第 2比較部の出力端子に接続した状態、および、第 2容量素子の他端を開放した状態、の何れかに選択的に設定する第 2 接続手段と、 ··（7) 第 3容量素子の他端を接地電位に接続した状態、第 3容量素子の他端を第 1比較部の出力端子に接続した状態、および、第 3容量素子の他端を開放した状態、の何れかに選択的に設定する第 3接続手段と、（8) 第 4容量莠子の他端を接地電位に接続した状態、第 4容量素子の他端を第 2比較部の出力端子に接続した状態、および、第 4容量素子の他端を開放した状態、の何れかに選択的に設定する第 4接続手段と、を更に備えることが好ましい。さらに、第 1比較部および第 2比較部それぞれがコンパレータモードおよびアンプモードの何れかに選択的に設定可能であることが好ましい。なお、コンパレータモードとは、入力端子に入力した電圧と基準電圧とを大小比較して、その比較の結果を表す比較信号を出力端子から出力する動作モードである。また、アンプモードとは、入力端子と出力端子との間に帰還容量素子が接続されているときに、その帰還容量素子に蓄積されている電荷の量に応じた電圧値を出力端子から出力する動作モードである。

【0 0 1 8】この場合のように、第 1容量素子および第 2容量素子に加えて、第 3容量素子および第 4容量素子と、各容量素子の電荷を放電する放電手段と、各容量素子の接続状態を設定する接続手段と、を更に備えることにより、第 1容量素子，第 2容量素子，第 3容量素子および第 4容量素子の順に繰り返して電荷が蓄積されていき、第 1比較部または第 2比較部から出力される信号はパルス信号となり、このパルス信号の周波数は、入力端に入力する電流の大きさに応じたものとなる。

【0 0 1 9】なお、以上のような動作を行なう為にタイミング制御手段を更に備えて、このタイミング制御手段により、第 1比較信号および第 2比較信号に基づいて、切替手段，第 1放電手段，第 2放電手段，第 3放電手段，第 4放電手段，第 1接続手段，第 2接続手段，第 3接続手段，第 4接続手段，第 1比較部および第 2比較部それぞれの動作を制御するのが好適である。

【0 0 2 0】また、本発明に係る I Z F変換装置は、第 1比較部および第 2比較部それぞれに基準電圧を供給する基準電圧源、第 1比較信号および第 2比較信号を入力する S R型フリップフ口ップ回路、入力端に入力した電流を増倍して切替手段へ出力するカレントミラー回路、第 1比較部の入力端子と接続され該入力端子の電位をリセットする第 1過電圧防止回路、第 2比較部の入力端子と接続され該入力端子の電位をリセットする第 2過電圧防止回路、それぞれを更に備えるのが好適である。

【0 0 2 1】本発明に係る光検出装置は、（1) 入射した光の強度に応じた大きさの電流を出力する受光素子と、（2) 受光素子から出力された電流を入力し、その電流の大きさに応じた周波数の信号を発生する上記の本発明に係る I Z F変換装置と、を備えることを特徴とする。また、 I Z F変換装置で発生する信号における単位時間当たりのパルス数を計数する計数部を更に備えるのが好適である。図面の簡単な説明

【002 2】図 1は、第 1実施形態に係る I ZF変換装置 1 0および光検出装置 1の構成図である。

【002 3】図 2は、第 1実施形態に係る I ZF変換装置 1 0の動作を説明するタイミングチャートである。

【0 024】図 3は、第 1実施形態に係る IZF変換装置 1 0および光検出装置 1の動作特性を示すグラフである。

【00 2 5】図 4は、第 2実施形態に係る I/F変換装置 20および光検出装置 2の構成図である。

【0026】図 5は、第 1比較部 2 1 および第 2比較部 2 1₂それぞれの回路の一例を示す図である。

【002 7】図 6は、第 1過電圧防止回路 2 2 iおよび第 2過電圧防止回路 2 2₂それぞれの回路の一例を示す図である。

【002 8】図 7は、第 2実施形態に係る I ZF変換装置 20の動作を説明するタイミングチャートである。

【002 9】図 8A〜図 8 Cは、第 2実施形態に係る I ZF変換装置 20の動作における各時刻での各スィツチの開閉状態および各容量素子の接続状態を説明する第 1の図である。

【0030】図 9A〜図 9 Cは、第 2実施形態に係る I ZF変換装置 20の動作における各時刻での各スィツチの開閉状態および各容量素子の接続状態を説明する第 2の図である。

【003 1】図 1 OA〜図 1 0 Cは、第 2実施形態に係る I ZF変換装置 20 の動作における各時刻での各スィツチの開閉状態および各容量素子の接続状態を説明する第 3の図である。

【003 2】図 1 1 A、図 1 1 Bは、第 1実施形態に係る Iノ F変換装置 1 0 の動作特性と、第 2実施形態に係る I_ F変換装置 20の動作特性とを、対比して示す図である。

【0033】図 12は、従来の I/F変換装置の構成図である。

発明を実施するための最良の形態

【0034】以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0035】（第 1実施形態）

【0036】先ず、本発明に係る I/F変換装置および光検出装置の第 1·実施形態について説明する。図 1は、第 1実施形態に係る I ZF変換装置 10および光検出装置 1の構成図である。この図に示される光検出装置 1は、入射した光の強度に応じた大きさの電流を出力するフォトダイオード PD、フォトダイオード P Dから出力される電流を入力して信号を発生する I Z F変換装置 10、および、 I ZF変換装置 10で発生する信号における単位時間当たりのパルス数を計数する計数部 19を備える。

【0037】 IZF変換装置 10は、第 1比較部 11い第 2比較部 11₂、力レントミラー回路 14、基準電圧源 15:、 SR型フリップフロップ回路 16、バッファアンプ 18、第 1容量素子 Cい第 2容量素子 C₂、スィッチ SW^ スィツチ SW₂、スィツチ SW„およびスィツチ SW₂₁を備える。

【0038】第 1比較部 11 および第 2比較部 11₂それぞれの動作特性は互いに同じである。 2つの容量素子および C₂それぞれの容量値は互いに等しい。この IZF変換装置 10は、入力端 10 aがフォトダイオード PDと接続されており、フォトダイオード PDで発生した電流を入力端 10 aに入力して、その入力した電流の大きさに応じた周波数の信号をバッファアンプ 18から計数部 19 へ出力する。

【0039】カレントミラー回路 14は、入力端 10 aに入力した電流を増倍してスィッチおよびスィッチ S W₂へ出力する。スィッチ S AA^は、カレントミラー回路 1 4の出力端と第 1比較部 1 1 の反転入力端子との間に設けられている。スィツチ S W₂は、カレントミラー回路 1 4の出力端と第 2比較部 1 1 ₂ の反転入力端子との間に設けられている。スィツチおよびスィツチ S W₂は、入力端 1 0 aに入力してカレントミラー回路 1 4を経た電流を、第 1出力端（第 1比較部 1 1 iの反転入力端子との接続点）および第 2出力端（第 2比較部 1 1 ₂ の反転入力端子との接続点）の何れか一方に、選択的に切り替えて出力する切替手段として作用する。

【0 0 4 0】第 1容量素子の一端は、スィッチを介してカレン十ミラ一回路 1 4の出力端と接続されており、第 1比較部 1 1 の反転入力端子とも接続されている。第 1容量素子の他端は接地されている。第 1容量素子〇ェは、電流の入力に応じて電荷を蓄積することができる。スィッチ S W„は、第 1容量素子〇ェの一端と接地電位との間に設けられており、第 1容量素子に蓄積された電荷を放電させる第 1放電手段として作用する。

【0 0 4 1】第 1比較部 1 1ェは、第 1容量素子じェの一端の電圧 V を反転入力端子に入力するとともに、基準電圧源 1 5から出力される基準電圧 V _{r e i}を非反転入力端子に入力して、電圧 V！と基準電圧 V _{r e f} とを大小比較して、その比較の結果を表す第 1比較信号 S！を出力端子から出力する。この第 1比較信号 s iは、電圧 V！が基準電圧 V _{r e f} より小さいときにはハイレベルであり、電圧 V iが基準電圧 V _{r e i}より大きいときにはローレベルである。

【0 0 4 2】第 2容量素子 C ₂の一端は、スィッチ S W₂を介してカレントミラ一回路 1 4の出力端と接続されており、第 2比較部 1 1 ₂の反転入力端子とも接続されている。第 2容量素子 C ₂の他端は接地されている。第 2容量素子 C ₂は、電流の入力に応じて電荷を蓄積することができる。スィッチ S W_{2 1}は、第 2容量素子 C ₂の一端と接地電位との間に設けられており、第 2容量素子 C ₂に蓄積された電荷を放電させる第 2放電手段として作用する。【0043】第 2比較部 1 1₂は、第 2容量素子 C₂の一端の電圧 V ₂を反転入力端子に入力するとともに、基準電圧源 1 5から出力される基準電圧 V_{r e i}を非反転入力端子に入力して、電圧 V₂と基準電圧 V_{r e i}とを大小比較して、その比較の結果を表す第 2比較信号 S ₂を出力端子から出力する。この第 2比較信号 S ₂は、電圧 V₂が基準電圧 V_{re i}より小さいときにはハイレベルであり、電圧 V₂が基準電圧 V_{r e i}ょり大きいときにはローレベルである。

【0044】基準電圧源 1 5は、一定の基準電圧 V_{r e i}を発生して、この基準電圧 V _{r e f}を第 1比較部 1 1 および第 2比較部 1 1₂それぞれの非反転入力端子に供給する。 SR型フリップフロップ回路 1 6は、第 1比較部 11 iから出力される第 1比較信号 S を S入力端子に入力し、第 2比較部 1 1₂から出力される第 2比較信号 S ₂を R入力端子に入力して、第 1比較信号 S iおよび第 2比較信号 S ₂それぞれのレベル変化に応じて変化する出力信号を Q出力端子および Q B出力端子それぞれから出力する。ノッファアンプ 18は、 SR型フリップフロップ回路 1 6の Q出力端子から出力される信号を増幅して計数部 1 9へ出力する。計数部 1 9は、このバッファアンプ 1 8から出力される信号における単位時間当たりのパルス数を計数して、その計数値をデジタル値として出力する。

【0045】 SR型フリップフロップ回路 16は、第 1比較信号 Siおよび第 2比較信号 S ₂に基づいて各スィツチの動作を制御するタイミング制御手段としても作用する。すなわち、スィッチ SW およびスィッチ SW₂₁それぞれは、 S R型フリップフロップ回路 1 6の QB出力端子から出力される信号の値がハイレベルであるときに閉じ、ローレベルであるときに開く。また、スィッチ sw₂およぴスィツチ SW„それぞれは、 SR型フリップフロップ回路 16の Q出力端子から出力される信号の値がハイレベルであるときに閉じ、ローレベルであるときに開く。

【0046】次に、第 1実施形態に係る IZF変換装置 10および光検出装置 1の動作について説明する。図 2は、第 1実施形態に係る IZF変換装置 10の動作を説明するタイミングチヤ一トである。

【0047】光が入射したフォトダイオード PDから出力された電流は、 1/ F変換装置 10の入力端 10 aに入力して、カレントミラー回路 14により増倍され、カレントミラー回路 14からスィッチ SW_1; SW₂へ出力される。

【0048】時刻 t i前には、 SR型フリップフロップ回路 16の Q出力が口一レベルであって、 QB出力がハイレベルであるので、スィッチおよびスィツチ SW₂₁それぞれは閉じていて、スィツチ SW₂およびスィツチ SW„それぞれは開いている。カレントミラー回路 14から出力された電流は、スィッチ S W\を経て、第 1容量素子 C_tに流れ込み、第 1容量素子に電荷が蓄積されていく。第 1容量素子に蓄積された電荷の量が多くなるに従い、第 1比較部 1 1 iの反転入力端子に入力する電圧は、次第に大きくなり、やがて、時亥 ij l^ に、非反転入力端子に入力している基準電圧 v_{r e f} より大きくなる。第 1比較部 1 1₁の出力端子から出力される第 1比較信号は、時亥 « 1^に、ハイレベルからローレべノレに転じる。

【0049】そして、時刻 t iに、第 1比較信号 S がローレベルに転じることにより、 SR型フリップフロップ回路 16の Q出力がハイレベルに転じるとともに、 QB出力がローレベルに転じて、スィッチおよびスィッチ SW₂₁それぞれは開いて、スィッチ SW₂およびスィッチ SWuそれぞれは閉じる。この各スィツチの開閉動作により、第 1容量素子 Ciに蓄積されていた電荷は放電され、第 1比較部 1 1 iの出力端子から出力される第 1比較信号 Siはハイレベルに戻る。

【0050】時刻以降、カレントミラー回路 14から出力された電流は、スィッチ SW₂を経て、第 2容量素子 C₂に流れ込み、第 2容量素子 C₂に電荷が蓄積されていく。第 2容量素子 C₂に蓄積された電荷の量が多くなるに従い、第 2比較部 1 1₂の反転入力端子に入力する電圧 V₂は、次第に大きくなり、やがて、時刻 t ₂に、非反転入力端子に入力している基準電圧 V _{r e f}より大きくなる。第 2 比較部 1 1₂の出力端子から出力される第 2比較信号 S₂は、時刻 t ₂に、ハイレベノレ力らローレべノレに転じる。

【0051】そして、時刻 t ₂に、第 2比較信号 S ₂がローレベルに転じることにより、 SR型フリップフロップ回路 16の Q出力がローレベルに転じるとともに、 QB出力がハイレベルに転じて、スィッチおよびスィッチ SW₂₁それぞれは閉じて、スィッチ SW₂およびスィッチ SW„それぞれは開く。この各スィツチの開閉動作により、第 2容量素子 C₂に蓄積されていた電荷は放電され、第 2比較部 1 1₂の出力端子から出力される第 2比較信号 S₂はハイレベルに戻る。 '

【0052】以上のような動作が繰り返されて、 SR型フリップフロップ回路 1 6の Q出力信号は、パルス信号となり、バッファアンプ 18を経て計数部 1 9 に入力する。そして、計数部 1 9により、 SR型フリップフロップ回路 16の Q 出力端子から出力される信号における単位時間当たりのパルス数が計数されて、その計数値（すなわち、周波数）がデジタル値として出力される。第 1容量素子および第 2容量素子 C₂それぞれに蓄積される電荷の量の増加速度が速いほど、すなわち、カレントミラー回路 14から出力される電流が大きいほど、このようにして得られる周波数は高い。 - '

【0053】図 3は、第 1実施形態に係る I//F変換装置 10および光検出装置 1の動作特性を示すグラフである。このグラフにおいて、横軸は、光検出装置 1のフォトダイオード PDへ入射する光の強度、または、 I/F変換装置 10の入力端 10 aに入力する電流値を示す。縦軸は、計数部 1 9により測定される周波数を示す。

【0054】また、この図には、第 1実施形態のものと対比するために、図 1 2に示された構成の I Z F変換装置の動作特性が比較例として示されている。この図に示されるように、比較例では、フォトダイオード PDへの入射光量が大きい領域（電流値が大きい領域）で、入出力関係の線形性が悪くなつている。これに対して、本実施形態では、フォトダイォード PDへの入射光量が大きい領域（電流値が大きい領域）でも、入出力関係の直線性が優れている。このように、本実施形態に係る IZF変換装置 10および光検出装置 1は、広いダイナミックレンジで入出力関係について高い直線性を高精度で実現することができる。

【0055】（第 2実施形態）

【0056】次に、本発明に係る I/F変換装置および光検出装置の第 2実施形態について説明する。図 4は、第 2実施形態に係る I/F変換装置 20および光検出装置 2の構成図である。この図に示される光検出装置 2は、入射した光の強度に応じた大きさの電流を出力するフォトダイオード PD、フォトダイオード PDから出力される電流を入力して信号を発生する IZF変換装置 20、および、

I /F変換装置 20で発生する信号における単位時間当たりのパルス数を計数する計数部 29を備える。

【0057】 IZF変換装置 20は、第 1比較部 21い第 2比較部 21₂、第 1過電圧防止回路 22い第 2過電圧防止回路 22₂、第 1ワンショット回路 23 ェ、第 2ワンショット回路 23₂、カレントミラー回路 24、基準電圧源 25、 S R型フリップフロップ回路 26、タイミング制御部 27、ノッファアンプ 28、第 1容量素子〇ぃ第 2容量素子 C₂、第 3容量素子 C₃、第 4容量素子 C₄、スィツチ SWいスィッチ SW₂、スィッチ SWn〜SW₁₃、スィッチ SW₂₁〜SW₂ ₃、スィッチ SW₃₁〜SW₃₃、および、スィッチ SW₄₁〜SW₄₃を備える。【0058】第 1比較部 21ェおよび第 2比較部 21₂それぞれの動作特性は互いに同じである。 4つの容量素子 Ci Caそれぞれの容量値は互いに等しい。この I/F変換装置 20は、入力端 20 aがフォトダイオード PDと接続されており、フォトダイオード PDで発生した電流を入力端 20 a'に入力して、その入力した電流の大きさに応じた周波数の信号をバッファアンプ 28から計数部 29へ出力する。

【0059】カレントミラー回路 24は、入力端 20 aに入力した電流を増倍してスィッチ swおよびスィッチ sw₂へ出力する。スィッチ sw は、カレントミラー回路 24の出力端と第 1比較部 21 の反転入力端子との間に設けられている。スィツチ SW₂は、カレントミラー回路 24の出力端と第 2比較部 2 1₂ の反転入力端子との間に設けられている。スィツチ SW およびスィツチ SW₂は、入力端 20 aに入力しカレントミラー回路 24を経た電流を、第 1出力端（第 1 比較部 21 の反転入力端子との接続点）および第 2出力端（第 2比較部 21₂の反転入力端子との接続点）の何れか一方に、選択的に切り替えて出力する切替手段として作用する。

【0060】第 1容量素子および第 3容量素子 C ₃それぞれの一端は、スィツチを介してカレントミラー回路 24の出力端と接続されており、第 1比較部 21 の反転入力端子とも接続されている。第 1容量素子および第 3容量素子 C ₃それぞれは、電流の入力に応じて電荷を蓄積することができる。

【0061】スィッチ SW„は、第 1容量素子の一端と他端との間に設けられており、第 1容量素子に蓄積された電荷を放電させる第 1放電手段として作用する。スィッチ SW₁₂は、第 1容量素子の他端と接地電位との間に設けられている。スィッチ SW₁₃は、第 1容量素子の他端と第 1比較部 21ェの出力端子との間に設けられている。スィ-ツチ SW₁₂および SW₁₃は、第 1容量素子 C iの他端を接地電位に接続した状態、第 1容量素子 Cェの他端を第 1比較部 21ェの出力端子に接続した状態、および、第 1容量素子の他端を開放した状態、の何れかに選択的に設定する第 1接続手段として作用する。

【0062】スィッチ SW₃₁は、第 3容量素子 C₃の一端と他端との間に設けられており、第 3容量素子 C ₃に蓄積された電荷を放電させる第 3放電手段として作用する。スィッチ SW₃₂は、第 3容量素子 C ₃の他端と接地電位との間に設けられている。スィッチ SW₃₃は、第 3容量素子 C₃の他端と第 1比較部 21 の出力端子との間に設けられている。スィッチ SW₃₂および SW₃₃は、第 3容量素子 C ₃の他端を接地電位に接続した状態、第 3容量素子 C ₃の他端を第 1比較部 21 の出力端子に接続した状態、および、第 3容量素子 C₃の他端を開放した状態、の何れかに選択的に設定する第 3接続手段として作用する。

【0063】第 1比較部 21ェは、第 1容量素子およぴ第 3容量素子 C ₃それぞれの一端の電圧 V！を反転入力端子に入力するとともに、基準電圧源 25力ら出力される基準電圧 V _{r e f}を非反転入力端子に入力して、電圧 V Jと基準電圧 V r_{e f} とを大小比較して、その比較の結果を表す第 1比較信号 S！を出力端子から出力する。この第 1比較信号 Siは、電圧 V が基準電圧 V_{re i}より小さいときにはハイレベルであり、電圧が基準電圧 V_{r e i}より大きいときにはローレベルである。

【0064】第 2容量素子 C₂および第 4容量素子 C₄それぞれの一端は、スィツチ SW₂を介してカレントミラー回路 24の出力端と接続されており、第 2比較部 21₂の反転入力端子とも接続されている。第 2容量素子 C₂および第 4容量素子 C₄それぞれは、電流の入力に応じて電荷を蓄積することができる。

【0065】スィッチ SW₂₁は、第 2容量素子 C₂の一端と他端との間に設けられており、第 2容量素子 C₂に蓄積された電荷を放電させる第 2放電手段として作用する。スィッチ SW₂₂は、第 2容量素子 C₂の他端と接地電位との間に設 'けられている。スィッチ SW₂₃は、第 2容量素子 C₂の他端と第 2比較部 21₂ の出力端子との間に設けられている。スィッチ SW₂₂および SW₂₃は、第 2容量素子 C ₂の他端を接地電位に接続した状態、第 2容量素子 C ₂の他端を第 2比較部 21₂の出力端子に接続した状態、および、第 2容量素子 C₂の他端を開放した状態、の何れかに選択的に設定する第 2接続手段として作用する。

【0066】スィッチ SW₄₁は、第 4容量素子 C₄の一端と他端との間に設けられており、第 4容量素子 C₄に蓄積された電荷を放電させる第 4放電手段として作用する。スィッチ SW₄₂は、第 4容量素子 C₄の他端と接地電位との間に設けられている。スィッチ SW₄₃は、第 4容量素子 C₄の他端と第 2比較部 2 1₂ の出力端子との間に設けられている。スィッチ SW₄₂および SW₄₃は、第 4容量素子 C ₄の他端を接地電位に接続した状態、第 4容量素子 C ₄の他端を第 2比較部 2 1 ₂の出力端子に接続した状態、および、第 4容量素子 C ₄の他端を開放した状態、の何れかに選択的に設定する第 4接続手段として作用する。

【0 0 6 7】第 2比較部 2 1 ₂は、第 2容量素子 C ₂および第 4容量素子 C ₄それぞれの一端の電圧 V ₂を反転入力端子に入力するとともに、基準電圧源 2 5 ら出力される基準電圧 V _{r e f}を非反転入力端子に入力して、電圧 V ₂と基準電圧 V e_f とを大小比較して、その比較の結果を表す第 2比較信号 S ₂を出力端子から出力する。この第 2比較信号 S ₂は、電圧 V ₂が基準電圧 V _{r e f} より小さいときにはハイレベルであり、電圧 V ₂が基準電圧 V _{r e i}より大きいときにはローレベルである。

【0 0 6 8】第 1過電圧防止回路 2 2 は、第 1比較部 2 1 ,の反転入力端子に接続されており、この反転入力端子の電位をリセットするものである。同様に、第 2過電圧防止回路 2 2 ₂は、第 2比較部 2 1 ₂の反転入力端子に接続されており、この反転入力端子の電位をリセットするものである。第 1比較部 2 1 および第 2比較部 2 1 ₂それぞれは、反転入力端子の電圧が非反転入力端子の電圧より高くなつたまま安定してしまうと、正常に動作しなくなる。このような事態は電源、投入時に起こる可能性がある。そこで、第 1過電圧防止回路 2 2 iおよび第 2過電圧防止回路 2 2 ₂それぞれは、第 1比較部 2 1 および第 2比較部 2 1 ₂それぞれの反転入力端子の電位をリセットすることで、正常動作を可能とする。

【0 0 6 9】第 1ワンショット回路 2 3 は、第 1比較部 2 1 の出力端子と S R型フリッププロップ回路 2 6の S入力端子との間に設けられており、第 1比較部 2 1 から出力される第 1比較信号 S iのレベル変化を安定化する。第 2ワンショット回路 2 3 ₂は、第 2比較部 2 1 ₂の出力端子と S R型フリップフロップ回路 2 6の R入力端子との間に設けられており、第 2比較部 2 1 ₂から出力される第 2比較信号 S ₂のレベル変化を安定化する。そして、第 1ワンショット回路 2 3 および第 2ワンショット回路 2 3 ₂それぞれは、 S R型フリップフロップ回路 2 6の動作を安定化する。

【0 0 7 0】基準電圧源 2 5は、一定の基準電圧 V _{r e f}を発生して、この基準電圧 V _{r e i}を第 1比較部 2 1 iおよび第 2比較部 2 1 ₂それぞれの非反転入力端子に供給する。 S R型フリップフロップ回路 2 6は、第 1比較部 2 1 iから出力されて第 1ワンショット回路 2 3ェを経た第 1比較信号 S iを S入力端子に入力し、第 2比較部 2 1 ₂から出力されて第 2ワンショット回路 2 3 ₂を経た第 2比較信号 S ₂を R入力端子に入力して、第 1比較信号 S iおよび第 2比較信号 S ₂それぞれのレベ変化に応じて変化する出力信号を Q出力端子および Q B出力端子それぞれから出力する。バッファアンプ 2 8は、 S R型フリップフロップ回路 2 6の Q出力端子から出力される信号を増幅して計数部 2 9へ出力する。計数部 2 9は、このバッファアンプ 2 8から出力される信号における単位時間当たりのパルス数を計数して、その計数値をデジタル値として出力する。

【0 0 7 1】 S R型フリップフ口ップ回路 2 6およびタイミング制御部 2 7は、第 1比較信号 S tおよび第 2比較信号 S ₂に基づいて各スィッチの動作を制御するタイミング制御手段として作用する。すなわち、タイミング制御部 2 7は、 S R型フリップフロップ回路 2 6の Q出力端子および Q B出力端子それぞれからの出力信号に基づいて、各スィッチの動作を制御する制御信号を生成して出力する。そして、各スィッチは、タイミング制御部 2 7から出力されて供給された制御信号の値がハイレベルであるときに閉じ、ローレベルであるときに開く。

【0 0 7 2】図 5は、第 1比較部 2 1 および第 2比較部 2 1 ₂それぞれの回路の一例を示す図である。この図に示される比較部 2 1は、第 1比較部 2 ]^および第 2比較部 2 1 ₂を代表するものである。比較部 2 1は、 pチャネル C MO S トランジスタ丁〜！^ nチャネル CMO S トランジスタ T _{2 1}〜T _{2 5}、位相補償容量素子 Cおよび抵抗素子 Rを備えており、これらが図示のとおり接続されている。

【0 0 7 3】反転入力端子 Ρ_Μは、トランジスタ Τ _{1 4}のゲート端子に接続されており、電圧または V₂を入力するものである。非反転入力端子 P_Pは、トランジスタ 1\ ₅のゲート端子に接続されており、基準電圧 V _{r e f}を入力するものである。出力端子 P。は、トランジスタ τ₁₃， τ₂₁および τ₂₄それぞれのドレイン端子に接続されており、第 1比較信号 Sェまたは第 2比較信号 S₂を出力するものである。バイアス入力端子 P_Bは、トランジスタ T_{1 ]L}〜T₁₃それぞれのゲート端子に接続されており、比較部 21を動作させるためのバイアス電圧を設定する為のものである。制御端子 P_cは、トランジスタ T₂₁および T₂₅それぞれのゲート端子に接続されており、位相補償容量素子 Cを切り離したり接続したりすることで、比較部 21の動作モード（コンパレータモード/アンプモード）を切り替える為のものである。電¾1端子 V_ddは、電¾1電圧を入力する為のものである。

【0074】図 6は、第 1過電圧防止回路 22 iおよび第 2過電圧防止回路 2 2₂それぞれの回路の一例を示す図である。この図に示される過電圧防止回路 2 2は、第 1過電圧防止回路 22 および第 2過電圧防止回路 22₂を代表するものである。過電圧防止回路 22は、 pチャネル CMOS トランジスタ T₃₁〜T₃₆、 ηチャネル CMO Sトランジスタ Τ₄₁〜Τ₅。およびシュミットトリガ U U₂ を備えており、これらが図示のとおり接続されている。

【0075】バイアス入力端子 P_Bは、トランジスタ Τ ·_{3 33}それぞれのゲ一ト端子およびトランジスタ T₃₁のドレイン端子に接続されており、過電圧防止回路 22を動作させるためのバイアス電圧を設定する為のものである。端子 Ρ。は、トランジスタ Τ₄₃のゲート端子およびトランジスタ Τ₅₀のドレイン端子それぞれに接続されており、第 1比較部 23^または第 2比較部 21₂の出力端子に接続されている。

【0076】バイアス入力端子 Ρ_Βは、回路のバイアスを与える端子である。端子 Ρ。は、入力兼出力端子である。端子 Ρ。が設定電圧に達するか或いは設定電圧以上になると、トランジスタ Τ ₅0により強制的に端子 Ρ。は瞬間的に接地電位になる。端子 Ρ。が接地電位（或いは接地電圧以下）になると、図 6の回路は安定する。安定しているときの端子 P。は、ハイインピーダンス状態であり、端子

P。が接続されている回路に影響を与えない。電源端子 v_ddは、電源電圧を入力する為のものである。

【007 7】次に、第 2実施形態に係る I ZF変換装置 20およぴ光検出装置 2の動作について説明する。図 7は、第 2実施形態に係る I /F変換装置 2 0の動作を説明するタイミングチャートである。この図において、（ί^はスィッチ S の開閉動作を制御する制御信号であり、 i jはスィツチ SWi _jの開閉動作を制御する制御信号であり（i=1〜4, j=1〜3)、は第 1比較部 2 1 の制御端子 P_cに入力して第 1比較部 2 1 の動作モードを切り替える制御信号であり、また、 ψ c ₂は第 2比較部 2 1₂の制御端子 P cに入力して第 2比較部 2 1₂の動作モードを切り替える制御信号である。なお、スィッチ SW₂の開閉動作を制御する制御信号 φ ₂は、図示されていないが、制御信号 φ ₁のレベル反転信号である。

【0 0 7 8】これらの制御信号 φい φ ₂, φ _{i ir} φ_οτ, ci> _{C 2}は、タイミング制御部 2 7から出力される。図 8 A〜図 1 0 Cは、第 2実施形態に係る I Z F変換装置 20の動作における各時刻での各スィツチの開閉状態および各容量素子の接続状態を説明する図である。

【007 9】光が入射したフォトダイオード PDから出力された電流は、 1 / F変換装置 20の入力端 20 aに入力して、カレントミラー回路 24により増倍され、カレントミラー回路 24からスィッチ SW SW₂へ出力される。

【0 0 8 0】時刻 t。における各スィツチの開閉状態および各容量素子の接続状態は図 8 Aに示されている。時刻 t。では、 SR型フリップフロップ回路 26 の Q出力がローレベルであって、 QB出力がハイレベルである。また、制御信号 φ はローレベルであって、スィッチは開いており、制御信号 Φ ₂はハイレベルであって、スィッチ SW₂は閉じており、その結果、カレントミラー回路 2 4から出力された電流は、第 1比較部 2 1 i側には流入せず、第 2比較部 2 1₂側に流入している。【0081】時刻 t。では、制御信号 φ„はローレベルであって、スィツチ S W„は開いており、制御信号 ψ ₂はローレベルであって、スィッチ SW₁₂は開いており、制御信号 φ ₁₃はハイレベルであって、スィッチ sw₁₃は閉じており、その結果、第 1容量素子は、第 1比較部 21 iの反転入力端子と出力端子との間に帰還容量素子として接続されている。制御信号 φ ₃₁はローレベルであって、スィッチ SW₃₁は開いており、制御信号 φ ₃₂はハイレベルであって、スィッチ S W₃₂は閉じており、制御信号 φ ₃₃はローレベルであって、スィッチ SW₃₃は開いており、その結果、第 3容量素子 C₃は、第 1比較部 21 iの反転入力端子と接地電位との間に接続されていて、基準電圧 V„_fで充電されている。制御信号 (/)'_c iはハイレベルであって、第 1比較部 21 iはアンプモードである。第 1比較部 2

1 iの出力端子から出力される第 1比較信号 Siはローレベルである。

【0082】時刻 t。では、制御信号 φ ₂₁はハイレベルであって、スィツチ S W₂₁は閉じており、制御信号 φ ₂₂はローレベルであって、スィッチ SW₂₂は開いており、制御信号 φ ₂₃はローレベルであって、スィッチ sw₂₃は開いており、その結果、第 2容量素子 C₂は、両端が短絡した状態となっていて、第 2比較部 21₂の出力端子と切り離されている。制御信号 ψ₄₁はローレベルであって、スイッチ SW₄₁は開いており、制御信号 φ ₄₂はハイレベルであって、スィッチ SW ₄₂は閉じており、制御信号 φ₄₃はローレベルであって、スィッチ SW₄₃は開いており、その結果、第 4容量素子 C₄は、第 2比較部 21₂の反転入力端子と接地電位との間に接続されていて、流入した電流に応じて電荷を蓄積している。ただし、第 2比較部 21₂の反転入力端子の電圧は基準電圧 V_{r e i}未満である。制御信号 φ _C2はローレベルであって、第 2比較部 21₂はコンパレータモードである。第 2比較部 21₂の出力端子から出力される第 2比較信号 S₂はハイレベルである。

【0083】この時刻 t。以降、カレントミラー回路 24から出力された電流が第 2比較部 21₂側に流入していくと、第 4容量素子 C₄における電荷蓄積量が次第に増加していき、第 2比較部 21₂の反転入力端子の電圧も次第に大きくなつていく。やがて、時亥 'J に、第 2比較部 21₂の反転入力端子の電圧が基準電圧 V_{r e i}に達すると、第 2比較部 21₂の出力端子から出力される第 2比較信号 S ₂はローレベルに転じ、 SR型フリップフロップ回路 26の Q出力がハイレベルに転じ、 QB出力がローレベルに転じる。

【0084】時刻 t 後における各スィツチの開閉状態および各容量素子の接続状態は図 8 Bに示されている。時亥 ij t iに、制御信号 ψ ₁₃はローレベルに転じて、スィッチ SW₁₃は開き、これ以降、第 1容量素子は、それまでに蓄積した電荷を保持する。制御信号 φ ₂₁はローレベルに転じて、スィッチ S W ₂ は開き、これ以降、第 2容量素子 C₂は、両端が短絡した状態から開放される。制御信号 <i>_C2はハイレベルに転じて、第 2比較部 21₂はアンプモードに転じる。

【0085】時刻 t _xから一定時間が経過した後の時刻 t ₂後における各スィッチの開閉状態および各容量素子の接続状態は図 8 Cに示されている。時刻 t ₂に、制御信号 Φ ₃ iはハイレベルに転じて、スィッチ SW₃₁は閉じ、これ以降、第 3容量素子 C₃は、両端が短絡した状態となり、放電される。制御信号 _C1はローレベルに転じて、第 1比較部 21 まコンパレータモードに転じる。第 1比較部 2 1 iの出力端子から出力される第 1比較信号 Siはハイレベルに転じる。

【0086】時刻 t ₂から一定時間が経過した後の時刻 t ₃後における各スィッチの開閉状態および各容量素子の接続状態は図 9 Aに示されている。時刻 t ₃に、制御信号 φ ₃₂はローレベルに転じて、スィッチ SW₃₂は開き、これ以降、第 3容量素子 C₃は、両端が短絡した状態のまま、第 1比較部 2 の出力端子と切り離される。

【0087】時刻 t ₃から一定時間が経過した後の時刻 t ₄後における各スィッチの開閉状態および各容量素子の接続状態は図 9 Bに示されている。時刻 t ₄に、制御信号 φ ₁₂はハイレベルに転じて、スィッチ SW₁₂は閉じ、これ以降、第 1容量素子じェは、第 1比較部 21 の反転入力端子と接地電位との間に接続され、また、第 1比較部 2 1 の反転入力端子の電圧は、時刻 t に第 1容量素子により保持された電荷の量に応じた値となる。

【0088】時刻 t ₄から一定時間が経過した後の時刻 t ₅後における各スィッチの開閉状態および各容量素子の接続状態は図 9 Cに示されている。時刻 t ₅に、制御信号 φ ₁はハィレベルに転じて、スィッチ S W は閉じ、制御信号 φ ₂はローレベルに転じて、スィッチ SW₂は開き、これまで続けられていた第 4容量素子 C₄への電荷蓄積が終了する。時刻 t ₅以降では、第 2比較部 2 1₂の反転入力端子の電圧は基準電圧 V_{r e i}を超えている。また、時刻 t ₅以降では、カレントミラ一回路 24から出力された電流は、第 1比較部 2 1ェ側に流入して、第 1容量素子は、流入した電流に応じて電荷を蓄積していく。

【008 9】時刻 t ₅から一定時間が経過した後の時刻 t ₆後における各スィッチの開閉状態および各容量素子の接続状態は図 1 OAに示されている。時刻 t ₆ に、制御信号 φ ₂₃はハイレベルに転じて、スィッチ SW₂₃は閉じ、これ以降、第 2容量素子 C₂は、第 2比較部 2 1₂の反転入力端子と出力端子との間に接続される。また、時刻 t ₆以降では、第 2比較部 2 1₂の反転入力端子の電圧は基準電圧 V_{r e i}となり、時刻 t ₆前に第 4容量素子 C₄に蓄積されていた電荷のうち基準電圧 V_{r e i}分を超える電荷（以下「余剰電荷」という。）は、帰還容量素子としての第 2容量素子 C₂に移動する。この電荷移動は、第 2比較部 2 1₂の応答速度に応じた時間を要する。

【0090】この時刻 t ₆以降、カレントミラー回路 24から出力された電流が第 1比較部 2 1 i側に流入していくと、第 1容量素子 C における電荷蓄積量が次第に増加していき、第 1比較部 2 1ェの反転入力端子の電圧も次第に大きくなつていく。やがて、時刻 t ₇に、第 1比較信号 S iの反転入力端子の電圧が基準電圧 V_{r e i}に達すると、第 1比較部 21 iの出力端子から出力される第 1比較信号 S はローレベルに転じ、 S R型フリップフロップ回路 26の Q出力がローレベルに転じ、 QB出力がハイレベルに転じる。【0 0 9 1】時刻 t ₇後における各スィツチの開閉状態および各容量素子の接続状態は図 1 0 Bに示されている。時刻 t ₇に、制御信号 φ ₃ iはローレベルに転じて、スィッチ S W_{3 1}は開き、これ以降、第 3容量素子 C ₃は、両端が短絡した状態から開放される。制御信号 φ _{2 3}はローレベルに転じて、スィッチ S W_{2 3}は開き、これ以降、第 2容量素子 C ₂は、それまでに蓄積した電荷を保持する。制御信号はハイレベルに転じて、第 1比較部 2 1 はアンプモードに転じる。

【0 0 9 2】時刻 t ₇から一定時間が経過した後の時刻 t ₈後における各スィッチの開閉状態および各容量素子の接続状態は図 1 0 Cに示されている。時刻 t ₈ に、制御信号 φ _{4 1}はハイレベルに転じて、スィッチ S \V_{4 1}は閉じ、これ以降、第 4容量素子 C ₄は、両端が短絡した状態となり、放電される。制御信号 (i> _{C 2}は口一レベルに転じて、第 2比較部 2 1 ₂はコンパレータモードに転じる。第 2比較部 2 1 ₂の出力端子から出力される第 2比較信号 S ₂ばハイレベルに転じる。

【0 0 9 3】以降も同様に動作する。ただし、時刻 t 0から時刻 t ₅までは第 4 容量素子 C ₄に電荷が蓄積され、その後、第 1容量素子〇ぃ第 2容量素子 C ₂、第 3容量素子 C ₃および第 4容量素子 C ₄の順に繰り返して電荷が蓄積されていく。以上のような動作が繰り返されて、 S R型フリップフロップ回路 2 6の Q出力信号はノ、。ルス信号となりノッファアンプ 2 8を経て計数部 2 9に入力する。そして、計数部 2 9により、 S R型フリップフロップ回路 2 6の Q出力端子から出力される信号における単位時間当たりのパルス数が計数されて、その計数値（すなわち、周波数）がデジタル値として出力される。各容量素子に蓄積される電荷の量の増加速度が速いほど、すなわち、カレントミラー回路 2 4から出力される電流が大きいほど、このようにして得られる周波数は高い。

【0 0 9 4】また、例えば、電荷蓄積が第 4容量素子 C ₄から第 1容量素子に切り替わる際には、第 4容量素子 C ₄に蓄積されていた電荷のうちの余剰電荷が第 2容量素子 C ₂に移動し、電荷蓄積が第 1容量素子から第 2容量素子 C ₂ に切り替わった後には、第 2容量素子 C。に既に蓄積されている余剰電荷に加えて新たに電荷が蓄積されていく。このように、電荷を蓄積する容量素子が切り替わる際に、余剰電荷は、捨てられること無く、他の容量素子へ移動して蓄積される。したがって、本実施形態に係る I Z F変換装置 2 0および光検出装置 2は、広いダイナミックレンジで入出力関係について高い直線性を高精度で実現することができる。

【0 0 9 5】図 1 1 A及び図 1 1 Bは、第 1実施形態に係る I / F変換装置 1 0の動作特性と、第 2実施形態に係る I Z F変換装置 2 0の動作特性とを、対比して示す図である。図 1 1 Aは入力電流値と出力周波数との関係を示すグラフであり、図 1 1 Bは入力電流値と直線性との関係を示すダラァである。直線性については、入力電流値が 1 n Aから 1 0 n Aまでの範囲における出力周波数の変化量を 1として表した。この図に示されるように、第 1実施形態および第 2実施形態の何れの場合にも、広いダイナミックレンジで入出力関係について高い直線性が高精度で実現されている。また、第 1実施形態と比べて、第 2実施形態は、より広いダイナミックレンジで高い直線性が高精度で実現されている。

産業上の利用可能性

【0 0 9 6】以上、詳細に説明したとおり、本発明に係る I Z F変換装置および光検出装置は、広いダイナミックレンジで入出力関係について高い直線性を高精度で実現することが可能な I Z F変換装置および光検出装置として利用可能である。

Claims

請求の範囲

1 . 入力端に入力した電流の大きさに応じた周波数の信号を発生する I / F変換装置であって、

前記入力端に入力した電流を第 1出力端および第 2出力端の何れか一方に選択的に切り替えて出力する切替手段と、

前記切替手段の前記第 1出力端と接続され、電流の入力に応じて電荷を蓄積する第 1容量素子と、

前記第 1容量素子に蓄積された電荷を放電させる第 1放電手段と、

前記第 1容量素子の一端と入力端子が接続され、 ,前記第 1容量素子の前記一端の電圧と基準電圧とを大小比較して、その比較の結果を表す第 1比較信号を出力端子から出力する第 1比較部と、

前記切替手段の前記第 2出力端と接続され、電流の入力に応じて電荷を蓄積する第 2容量素子と、

前記第 2容量素子に蓄積された電荷を放電させる第 2放電手段と、

前記第 2容量素子の一端と入力端子が接続され、前記第 2容量素子の前記一端の電圧と基準電圧とを大小比較して、その比較の結果を表す第 2比較信号を出力 ' 端子から出力する第 2比較部と、

を備えることを特徴とする I Z F変換装置。

2 . 前記第 1比較信号および前記第 2比較信号に基づいて、前記切替手段，前記第 1放電手段および前記第 2放電手段それぞれの動作を制御するタイミング制御手段を更に備えることを特徴とする請求項 1記載の I /F変換装置。

3 . 前記切替手段の前記第 1出力端と接続されるとともに、前記第 1比較部の前記入力端子と一端が接続され、電流の入力に応じて電荷を蓄積する第 3 容量素子と、

前記第 3容量素子に蓄積された電荷を放電させる第 3放電手段と、

前記切替手段の前記第 2出力端と接続されるとともに、前記第 2比較部の前記入力端子と一端が接続され、電流の入力に応じて電荷を蓄積する第 4容量素子と、前記第 4容量素子に蓄積された電荷を放電させる第 4放電手段と、

前記第 1容量素子の他端を接地電位に接続した状態、前記第 1容量素子の他端を前記第 1比較部の前記出力端子に接続した状態、および、前記第 1容量素子の他端を開放した状態、の何れかに選択的に設定する第 1接続手段と、

前記第 2容量素子の他端を接地電位に接続した状態、前記第 2容量素子の他端を前記第 2比較部の前記出力端子に接続した状態、および、前記第 2容量素子の他端を開放した状態、の何れかに選択的に設定する第 2接続手段と、

前記第 3容量素子の他端を接地電位に接続した状態、前記第 3容量素子の他端を前記第 1比較部の前記出力端子に接続した状態、および、前記第 3容量素子の他端を開放した状態、の何れかに選択的に設定する第 3接続手段と、

前記第 4容量素子の他端を接地電位に接続した状態、前記第 4容量素子の他端を前記第 2比較部の前記出力端子に接続した状態、および、前記第 4容量素子の他端を開放した状態、の何れかに選択的に設定する第 4接続手段と、

を更に備え、

前記第 1比較部および前記第 2比較部それぞれがコンパレータモードぉよびァンプモードの何れかに選択的に設定可能である、

ことを特徴とする請求項 1記載の I / F変換装置。

4 . 前記第 1比較信号および前記第 2比較信号に基づいて、前記切替手段，前記第 1放電手段，前記第 2放電手段，前記第 3放電手段，前記第 4放電手段，前記第 1接続手段，前記第 2接続手段，前記第 3接続手段，前記第 4接続手段，前記第 1比較部および前記第 2比較部それぞれの動作を制御するタイミング制御手段を更に備えることを特徴とする請求項 3記載の I Z F変換装置。

5 . 前記第 1比較部および前記第 2比較部それぞれに基準電圧を供給する基準電圧源を更に備えることを特徴とする請求項 1記載の I Z F変換装置。

6 . 前記第 1比較信号および前記第 2比較信号を入力する S R型フリップフ口ップ回路を更に備えることを特徴とする請求項 1記載の Iノ F変換装置。

7 . 前記入力端に入力した電流を増倍して前記切替手段へ出力するカレントミラー回路を更に備えることを特徴とする請求項 1記載の Iノ F変換装置。

8 . 第 1比較部の前記入力端子と接続され該入力端子の電位をリセットする第 1過電圧防止回路と、

第 2比較部の前記入力端子と接続され該入力端子の電位をリセットする第 2過電圧防止回路と、

を更に備えることを特徴とする請求項 1記載の I Z F変換装置。

9 . 入射した光の強度に応じた大きさの電流を出力する受光素子と、前記受光素子から出力された電流を入力し、その電流の大きさに応じた周波数の信号を発生する請求項 1〜 8の何れか 1項に記載の I ZF変換装置と、を備えることを特徴とする光検出装置。

1 0 . 前記 I ZF変換装置で発生する信号における単位時間当たりのパルス数を計数する計数部を更に備えることを特徴とする請求項 9記載の光検出装