WO2004088913A1 - 位相比較回路及びクロックリカバリ回路 - Google Patents

位相比較回路及びクロックリカバリ回路 Download PDF

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WO2004088913A1
WO2004088913A1 PCT/JP2003/004118 JP0304118W WO2004088913A1 WO 2004088913 A1 WO2004088913 A1 WO 2004088913A1 JP 0304118 W JP0304118 W JP 0304118W WO 2004088913 A1 WO2004088913 A1 WO 2004088913A1
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phase
circuit
signal
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phase comparison
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PCT/JP2003/004118
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Naoki Kuwata
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Fujitsu Limited
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    • G01S1/00—Beacons or beacon systems transmitting signals having a characteristic or characteristics capable of being detected by non-directional receivers and defining directions, positions, or position lines fixed relatively to the beacon transmitters; Receivers co-operating therewith
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    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to a phase comparison circuit used in a clock recovery circuit and a clock recovery circuit, and more particularly, to a phase comparison circuit having a stable phase with respect to a data signal even when the SN ratio of an input data signal is poor.
  • BACKGROUND OF THE INVENTION 1 Field of the Invention The present invention relates to a clock force variator circuit capable of extracting a click signal and a phase comparison circuit thereof. Background art
  • a signal having a high SN ratio that does not cause a code error in transmitted data is input to an optical receiving circuit.
  • high-speed optical communication systems using error-correcting codes have been developed with the aim of increasing the transmission distance and further improving the transmission speed.
  • a signal having a poor SN ratio that may cause a code error may be input to the optical receiving circuit.
  • the output signal from the optical receiving circuit is incorrect. In this case, the error is corrected by the code error correction circuit connected at the subsequent stage, and transmission with error free becomes possible.
  • the clock recovery circuit extracts the clock signal from the input data signal, and the identification circuit identifies the data signal based on the extracted clock signal.
  • this clock signal extraction there is no merit due to the use of the error correction code, and it is required to operate under more severe conditions such as a poor SN ratio of the input signal.
  • Fig. 1 shows an example of the configuration of a conventional PLL-based clock recovery circuit 1 and identification circuit 2.
  • the clock recovery circuit compares the phases of the data signal and the peak signal, and outputs a signal corresponding to the phase difference, and smoothes the signal corresponding to the phase difference.
  • a control-type transmission circuit 5 VCO for generating a clock signal having a frequency corresponding to the output of the loop filter 4. I do.
  • the clock recovery circuit 1 operates to advance the phase of the clock signal if the phase of the clock signal lags behind the phase of the data signal. It operates to delay the phase of the clock signal.
  • the phase of the output signal of the clock recovery circuit 1 accurately follows the phase of the input data signal by the above operation. It is desirable.
  • the phase difference between the data signal and the clock signal is normally detected by the phase comparison circuit 3 and the clock signal is adjusted so that the phase between the two coincides. Is controlled normally.
  • phase comparison circuit 3 detects a component obtained by converting this noise into phase noise. As a result, the phase of the clock signal is excessively controlled, which may cause problems such as increased identification code errors, increased jitter of the clock signal, and loss of PLL synchronization.
  • the conventional technology has a problem that not only the phase noise component of the data signal but also the noise component in the amplitude direction is detected as phase noise.
  • the phase difference between the data signal and the clock signal is equal to the earth ⁇ ( ⁇ / 2 in time, ⁇ is one time slot.
  • the information unit transmitted in the time of ⁇ is 1 Within this range, the phase of the clock signal is controlled to the optimum phase at which the phase difference becomes zero, and the PLL circuit is kept synchronized.
  • the prior art relating to the clock recovery circuit includes the technology described in the following document.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-198081
  • Patent Document 2
  • the present invention provides a phase comparison circuit capable of removing noise in the amplitude direction, which is a problem of the related art, and also provides a clock recovery that is unlikely to lose synchronization even when excessive phase noise is detected.
  • An object of the present invention is to provide an optical receiver circuit that can stably extract a peak signal even under conditions where the SN ratio of an input data signal is poor by providing a Paris circuit.
  • An object of the present invention is to provide a phase comparison circuit that outputs a phase difference signal indicating a phase difference between a data signal and a clock signal by detecting a phase of a data signal using a plurality of different m3 ⁇ 4u levels and responding to the plurality of identification levels.
  • a detection unit that outputs a plurality of signals indicating the detected phases
  • a phase comparison unit that outputs a plurality of phase difference signals indicating a phase difference between each of the plurality of signals output from the detection unit and the clock signal
  • a control unit that controls whether to output or not output one of the plurality of phase difference signals by using all or a part of the plurality of phase difference signals output from the phase comparison unit. This can be achieved by configuring as follows.
  • the rising or falling shape of the data signal can be determined by using all or a part of the plurality of phase difference signals output from the phase comparison unit. By outputting one phase difference signal when the rise or fall is steep, the influence of noise in the amplitude direction can be removed.
  • an object of the present invention is to provide a clock recovery circuit having a PLL circuit having a phase comparison circuit, a filter, and a voltage-controlled oscillation circuit, by using a pattern included in an input data signal, A signal generation circuit that detects a phase difference exceeding ⁇ ⁇ from a clock signal output from the controlled oscillation circuit and generates a signal corresponding to the phase difference, and converts the signal into an output signal from the phase comparison circuit.
  • a signal generation circuit that detects a phase difference exceeding ⁇ ⁇ from a clock signal output from the controlled oscillation circuit and generates a signal corresponding to the phase difference, and converts the signal into an output signal from the phase comparison circuit.
  • the phase of the clock signal can be controlled so as to correct the phase difference without causing a cycle slip.
  • FIG. 1 is a configuration diagram of a conventional clock recovery circuit and an identification circuit using a PLL circuit.
  • FIG. 2 is a configuration diagram for explaining the principle of the phase comparison circuit in the first to fourth embodiments.
  • FIG. 3 is a diagram for explaining how noise in the amplitude direction affects the detection phase of an input data signal.
  • FIG. 4 is a diagram for explaining a method of detecting a rising edge shape (when a data signal has a steep rising edge).
  • FIG. 5 is a diagram for explaining a method of detecting the rising shape of the edge (when the rising of the data signal is gentle).
  • FIG. 6 is a configuration diagram of the phase comparison circuit in the first embodiment.
  • FIG. 7 is a configuration diagram of the phase comparison circuit in the second embodiment.
  • FIG. 8 is a configuration diagram of the phase comparison circuit in the third embodiment.
  • FIG. 9 is a configuration diagram of the phase comparison circuit in the fourth embodiment.
  • FIG. 10 is a diagram illustrating characteristics of the Hogge type phase comparator.
  • FIG. 11 is a timing chart for explaining the operation of the phase comparison circuit in the fourth embodiment.
  • FIG. 12 is a configuration diagram of the clock recovery circuit in the fifth embodiment.
  • FIG. 13 is a timing chart for explaining the operation of the clock recovery circuit in the fourth embodiment.
  • FIG. 14 is a diagram showing characteristics of each signal.
  • FIG. 15 is an example of a clock recovery circuit to which the phase comparison circuit according to the embodiment of the present invention is applied.
  • FIG. 16 shows a case where the phase comparison circuit or the clock recovery circuit according to the embodiment of the present invention is used.
  • 1 is an overall configuration diagram of an optical communication system having an optical receiving circuit to be used.
  • the first to fourth embodiments relate to a phase comparison circuit in a clock recovery circuit capable of removing noise in the amplitude direction.
  • the fifth embodiment relates to a cycle comparator even when a large phase difference occurs.
  • This is an embodiment of a clock recovery circuit capable of controlling the phase without causing a lip.
  • the sixth embodiment is an embodiment of an optical communication system using the above-described phase comparison circuit and clock recovery circuit.
  • FIG. 2 is a configuration diagram of a phase comparison circuit for explaining the principle.
  • This phase comparison circuit is used, for example, as the phase comparison circuit 3 in a clock recovery circuit as shown in FIG.
  • Phase comparison circuit shown in FIG. 2 a plurality of amplifiers 1 ( ⁇ ⁇ ! ⁇ O n and compares the phases of the signal and the clock signal from the amplifier, the phase comparison circuit 1 1 for outputting a signal indicating a phase difference and I ⁇ ll n, the control circuit 1 2 for determining the effect of the amplitude direction of the noise, holds the signal from the phase ratio ⁇ path 1 0 i, which have a sample and hold circuit 1 3 to be output.
  • the operation of the phase comparator will be described below.
  • Input data signal is branched, the amplifier 1 ( ⁇ ⁇ 1 o n is input to.
  • Amplifier 1 0 i ⁇ 1 0 n have different discrimination level 1 !! respectively, are amplified by respective identification level identified data signal can be considered as having a phase information at the time the data signal crosses the discrimination level.
  • each amplifier 1 ( ⁇ ⁇ o n outputs a signal corresponding to the phase.
  • these one of the output signal by a phase difference of the signals output from the amplifier is detected by the phase comparison circuit 1 1 ⁇ 1 1 n, the rising and falling edges of the shape of the data signal (or a large inclination smaller That is, the time during which the voltage of the data signal changes by the width between the predetermined identification levels is detected as short or long.
  • phase difference signal from the phase comparison circuit 11 input to the sample and hold circuit 13 is not output at that time. If the influence of noise in the direction is small, the phase ⁇ (sign from the phase comparator 1 input to the sample and hold circuit 13 is output.
  • FIGS. These figures explain the case of three amplifiers as an example.
  • FIG. 3 is a diagram for explaining how noise in the amplitude direction affects the detection phase of an input data signal.
  • (A) shows a case where the rising of the edge of the data signal is steep, and (b) shows a case where the rising of the edge of the data signal is gentle.
  • the phase of the data signal is set at a certain discrimination level, and is detected as the phase when the level of the data signal crosses the discrimination level.
  • the phase of the data signal does not actually change, but when there is noise in the amplitude direction, the phase when no noise is present Is changed. And, it seems that the phase gradually changes due to the noise in the amplitude direction as the rise becomes gentler.
  • the phase comparison circuit shown in FIG. 2 is configured.
  • phase comparison circuit shown in FIG. 2 detects whether the rising edge of the data signal is slow or strong.
  • Fig. 4 shows an example where the rise of the data signal is steep
  • Fig. 5 shows an example where the rise of the data signal is gradual
  • the phase when the data signal crosses the discrimination level 1 is A
  • the phase when the data signal crosses the discrimination level 2 is B
  • the data signal is the discrimination level.
  • the phase difference between A and the clock signal at the discrimination level 1 is phase difference 1
  • the phase difference between B and the clock signal at the discrimination level 2 is phase difference 2
  • the discrimination level 3 The phase between C and the clock signal The difference is phase difference 3.
  • phase difference 3 and phase difference 2 are larger in FIG. 5 than in FIG. This is because the edge of the data signal rises more slowly in the case of FIG.
  • a signal with phase difference 2 and phase difference 3 is input to the control circuit 12 and a reference value having a difference between phase difference 2 and phase difference 3 If it is larger, the signal of phase difference 1 is not output from the sample and hold circuit 13, and if it is smaller than a certain reference value, it is output.
  • FIGS. 4 and 5 correspond to the case where three amplifiers and three phase comparators are used in the phase comparator of FIG. 2 respectively.
  • the edge shape can be detected more accurately.
  • FIG. 6 shows the configuration of the phase comparison circuit in the first embodiment.
  • Phase comparing circuit in the first embodiment the amplifier 2 0 i to 2 0 3, the phase comparator 2 12 1 3 for comparing the phase of the signal and the click-locking signal from the amplifier, a phase comparator
  • the circuit 22 for calculating the difference between the phase difference ⁇ 2 from the circuit 2 12 and the phase difference ⁇ 3 from the phase comparison circuit 2 13, and the reference value ⁇ ⁇ and the output value from the circuit 22 It has a comparator 23 for comparison and a sample-and-hold circuit 24 for holding and outputting a signal from the phase comparison circuit 21. Note that the circuit 22 and the comparator 23 correspond to the control circuit 12 shown in FIG.
  • the discrimination level Vth is given to the amplifier 200
  • the level Vth + dy is given to the amplifier 202
  • the decision level Vth—dV is given to the amplifier 203.
  • Tatsusho comparison circuit and the phase of the detected data signal by using each decision level, compares the phases of the clock signal, the phase comparator 2 1 2 of the output [Phi 2 and the phase comparator circuit 2 1 3
  • Output Comparator 23 compares the difference from ⁇ 3 with ⁇ . If the difference is ⁇ min or less, the phase ratio is added to sample and hold circuit 24. Instruct to output the output ⁇ ⁇ of the comparison circuit 2! L ⁇ , and instruct it to keep ⁇ ⁇ ⁇ if it is more than ⁇ . Thereby, the influence of noise in the amplitude direction can be reduced.
  • FIG. 7 shows the configuration of the phase comparison circuit in the second embodiment.
  • Phase comparison circuit in the second embodiment the amplifier 3 C ⁇ S 0 2, a phase comparator 3 1-3 1 2 for comparing the phase of the signal and the click-locking signal from the amplifier, a phase comparator circuit 3 Compare the circuit 32 that calculates the difference between the phase difference ⁇ 1 from i and the phase difference circuit 2 from the phase comparison circuit 3 1 2 with the reference value ⁇ ⁇ and the output value from the circuit 3 2 And a sample-and-hold circuit 34 for holding and outputting a signal from the phase comparison circuit 31.
  • the circuit 32 and the comparator 33 correspond to the control circuit 12 shown in FIG.
  • the amplifier 3 is given discrimination level V th
  • the amplifier 3 0 2 are given discrimination level V th + d V.
  • Each phase comparator compares the phase of the data signal detected using each discrimination level with the phase of the clock signal, and compares the output ⁇ 1 of the phase comparator 31 with the output ⁇ 2 of the phase comparator 3 1 2. Is compared with ⁇ , and when the difference is equal to or smaller than ⁇ , the sample and hold circuit 34 is instructed to output the output ⁇ 1 of the phase comparison circuit 31i. , ⁇ ⁇ ⁇ is instructed to keep ⁇ 1.
  • FIG. 8 shows the configuration of the phase comparison circuit in the third embodiment.
  • Phase comparing circuit in the third embodiment a signal indicating an amplifier AO i O s, an oscillator 4 2 for changing the discrimination level of the amplifier 4 0 2 periodically, the oscillator 4 2 signals and identification level an adder 4 3 for adding the door, a phase comparator circuit 4 4-4 4 2 for comparing the phase of the signal and the clock signal from each amplifier, the phase comparing circuit 4 4 2 A circuit 45 for calculating the difference between the maximum value and the minimum value of the output ⁇ 2, a comparator 46 for comparing the reference value ⁇ with the output value from the circuit 45, and a signal from the phase comparison circuit 44 i. And a sample and hold circuit 47 for holding and outputting the signal. Note that the circuit 45 and the comparator 46 correspond to the control circuit 12 shown in FIG.
  • the amplifier 4 0 1 given liglj level V th
  • the amplifier 4 0 2 is given discrimination level periodically varies about the th. Therefore, the value of the phase difference output from the phase comparator circuit 4 4 2 changes in accordance with the discrimination level. This makes it possible to obtain a plurality of phase differences at different identification levels, so that the same effects as in the first and second embodiments can be obtained.
  • the difference between the maximum value and the minimum value of the phase difference is calculated, and the difference is compared with ⁇ by the comparator 46.
  • the sample-and-hold circuit 4 Instruct 7 to output the output ⁇ of the phase comparison circuit 44, and instruct it to keep ⁇ 1 when ⁇ ⁇ min or more.
  • the circuit 45 may determine the difference between the maximum value and the minimum value of the phase difference, or may determine the difference between the phase differences obtained at two predetermined timings in the oscillator.
  • FIG. 9 shows the configuration of the phase comparison circuit in the fourth embodiment.
  • Phase comparing circuit in the fourth embodiment an amplifier 5 ( ⁇ 5 0 2, the Hogge type phase comparator circuit 5 1 5 1 2 for comparing the phase of the signal and the clock signal from the amplifier, Hogge type phase comparator circuit 5 1 i to 5 1 2
  • An EXOR circuit 52 that performs an exclusive OR (EXOR) operation on the outputs ⁇ 1 and ⁇ 2 from ⁇ 1 and ⁇ 2, and a filter 53 that calculates the average of the output values of the EXOR circuit 52
  • a comparator 54 for comparing an output value from the filter 53 with a reference value ⁇ , and a sample-and-hold circuit 55 for holding and outputting a signal from the phase comparison circuit 51.
  • the EXOR circuit 52, the filter 53, and the comparator 54 correspond to the control circuit 12 shown in FIG.
  • the amplifier 5 is given discrimination level V th, the amplifier 5 0 2 are given ⁇ 3 ⁇ 4 level V th + d V.
  • the output of the Hogge type phase comparator After performing the EXOR operation on the pulse, the average value is calculated by the filter 53, and the average value is calculated. When the average value is equal to or smaller than ⁇ V, the output ⁇ 1 of the phase comparison circuit 51 is output. When the average value is equal to or larger than ⁇ V, the operation is performed so as to maintain ⁇ 1.
  • the Hogge-type phase comparator is a phase comparator using two D-FFs (D-type flip-flop circuits) and two EXORs (IEEE Transactions on Electron Devices VOL. ED-32, No. .12 Dec.1985 "A Self Correcting Clock Recovery Circuit", Hogge, pp.2704-2706), Input data signal and clock signal to D-FF, output signal from D_FF and exclusive logic of the data signal This is a phase comparison circuit that outputs the summed signal.
  • D-FFs D-type flip-flop circuits
  • EXORs IEEE Transactions on Electron Devices VOL. ED-32, No. .12 Dec.1985 "A Self Correcting Clock Recovery Circuit", Hogge, pp.2704-2706
  • this Hogge-type phase comparator outputs a pulse corresponding to the delay time from the rising or falling edge of the data signal to the rising edge of the subsequent cook signal as a phase ⁇ ⁇ sign.
  • a phase ⁇ ⁇ sign Have the property to be.
  • FIG. 11 (a) shows an example where the data signal rises steeply
  • FIG. 11 (b) shows an example where the data signal rises slowly. Note that the signal level fluctuation at the points indicated by (1), (2), (3) ⁇ ⁇ ⁇ in Fig. 9
  • the same reference numerals (1), (2), ( 3) ⁇ ⁇ ⁇ is indicated.
  • the data signal and the mouth signal are input as shown in (1) and (2) in Fig. 11 (a) and (b).
  • Amplifier 50 1 outputs a signal (3) obtained by identifying Ejji data signal identification level Vth
  • the amplifier 50 2 obtained by identifying the edges of ft ⁇ level Vth + dth in the data signal the signal (4) is output.
  • the Hogge type phase comparator 51i compares the signal (3) with the clock signal (2) and outputs the signal (5).
  • Hogge type phase comparator circuit 51 2 compares the signal (4) and the clock signal (2), and outputs a signal of (6).
  • a signal (7) representing the difference between the signal of (5) and the signal of (6) is obtained.
  • the difference between (5) and (6) is larger as the state of the high level is longer.
  • an average is obtained by the filter 53, and the comparator 54 determines whether the average is equal to or larger than a predetermined reference value AV.
  • the averaging means for example, calculating the average of the values over time with the high level state being 1 and the low level state being 0. That is.
  • the phase comparator circuit shown in FIG. 9 is an amplifier and Hogge type phase comparator circuit is an example of two sets of cases, Hogge type phase comparator circuit each of the phase comparator 2 1 2 1 3 6 And a phase comparison circuit in which the circuit 22 is replaced by an EXOR circuit and a filter.
  • the fifth embodiment is an embodiment of a clock recovery circuit capable of performing phase control without causing a cycle slip even when a large phase difference occurs.
  • FIG. 12 shows a clock recovery circuit in the fifth embodiment. As shown in FIG. 12, this clock recovery circuit can be divided into a PLL circuit portion and a portion that performs pattern comparison and outputs a bit shift voltage.
  • the PLL circuit portion includes an adder 63 that adds a bit shift (described later) to an output signal of the phase comparison circuit 60, the loop filter 61, the VC062, and the phase comparison circuit 60.
  • the part that performs pattern comparison and outputs the bit shift voltage is a pattern generator 64 that generates a pattern in synchronization with the clock signal, a D-type flip-flop circuit (D_FF65) that outputs the pattern of the data signal, and compares the phases of both patterns.
  • D_FF65 D-type flip-flop circuit
  • a bit shift voltage generation circuit 67 that generates a bit shift voltage according to the phase difference.
  • FIG. 13 shows the case where the phase difference ⁇ between the data signal and the clock signal is smaller than ⁇
  • (b) shows the case where the phase difference ⁇ between the data signal and the clock signal is larger than ⁇ .
  • the signal level fluctuations at the points indicated by (1), (2), (3), and (4) in Fig. 12 are the same as in Figs. 13 (a) and (b), with the same signs (1), (2) , (3), (4).
  • FIG. 14 shows (5) the output characteristic of the phase comparison circuit 60, (6) the voltage generated by the bit shift voltage generation circuit 67 corresponding to the phase difference of (5), and (7)
  • the figure shows a voltage obtained by adding the output of the phase comparison circuit 60 and the voltage generated by the bit shift generation circuit 67.
  • the data signal (1) and the clock signal (2) are input to the phase comparison circuit 60, and the phase comparison circuit 60 outputs a signal of the voltage shown in (5) according to the phase difference ⁇ .
  • the pattern generation circuit 64 outputs a pattern (3) synchronized with the clock signal (2) (in FIG. 13, the pattern is indicated by “1001” as an example).
  • the D-FF 65 outputs a data signal pattern (4) synchronized with the mouth signal while allowing a bit shift in a unit of information to be transmitted. In the case of FIG. 13A, no bit shift occurs in the pattern of the data signal. .
  • the bit shift voltage generation circuit 67 generates a voltage 2 V shown in (6) corresponding to the shift of one bit, and this is added to the phase difference signal (5) by the S adder 63, and the actual A signal (7) corresponding to the phase difference is generated. For example, if the phase difference is 1.5 ⁇ , as shown in Fig. 14, the TO of XV is added to the loop filter 61 as the phase tally (7). And the frequency of VCO 62 is controlled according to the phase quotation. The phase of the cook signal is controlled.
  • the phase range controlled to the optimum phase can be expanded by adding the offset corresponding to the direction of the phase shift to the phase difficulty.
  • FIG. 14 shows an example in which the phase can be controlled to the optimum phase within three time slots.
  • phase comparison circuit 60 shown in FIG. 12 Although a conventional one can be used as the phase comparison circuit 60 shown in FIG. 12, the use of the phase comparison circuits described in the first to fourth embodiments makes it possible to reduce noise in the amplitude direction. It is possible to provide a clock recovery circuit with reduced influence and less likely to lose synchronization.
  • phase comparators described in the first to fourth embodiments in the PLL circuit having the normal configuration shown in FIG. 15 By using the phase comparators described in the first to fourth embodiments in the PLL circuit having the normal configuration shown in FIG. 15, a clock recovery circuit with reduced influence of noise in the amplitude direction can be realized.
  • the configuration shown in FIG. 1 using the clock recovery circuit or the clock recovery circuit of the fifth embodiment and the identification circuit can be used as an optical receiving circuit in an optical receiving device of an optical communication system.
  • FIG. 16 shows a configuration example of an optical communication system according to the sixth embodiment.
  • This optical communication system includes an optical transmitting device 70 and an optical receiving device 80.
  • the optical receiving device 80 includes the above-described optical receiving circuit 81, a frame processing circuit 82 for processing a frame in an optical signal, a separating circuit 83 for separating a wavelength of light, and a plurality of optical transmitting circuits.
  • the circuit has 84i to 84 flick.
  • the optical receiving circuit 81 has a clock recovery circuit and an liS (J circuit) of the present invention, so that a data signal that does not lose synchronization and does not excessively increase code errors can be output from a data signal having a poor SN ratio. Can be played.
  • the present invention when the influence of noise in the amplitude direction is large, the phase signal at that time is not output, and the influence of noise in the amplitude direction is small.
  • a phase comparison circuit that outputs only the phase difference signal can be realized.
  • a clock recovery circuit that can remove the influence of noise in the amplitude direction can be realized.
  • a clock recovery circuit that operates to recognize the phase difference and correct the phase difference can be realized.

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Abstract

データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。

Description

明細書 . 位相比較回路及ぴクロックリカノ リ回路 技術分野
本発明は、 クロックリカパリ回路及ぴクロックリカノ リ回路で使用される位 相比較回路に係り、 特に、 入力データ信号の S N比が悪い場合においても、 デー タ信号に対して位相の安定したク口ック信号を抽出することを可能とするクロッ クリ力バリ回路及びその位相比較回路に関する。 背景技術
従来の高速光通信システムにおいては、 伝送するデータに符号誤りを起こさな いような S N比の良い信号を光受信回路に入力していた。 ところで近年、 伝送距 離の拡大や、 さらなる伝送速度の向上を目指して、 誤り訂正符号を用いた高速光 通信システムが開発されている。 このようなシステムにおいては、 従来の高速光 通信システムと異なり、 符号誤りを起こすような S N比の悪い信号が光受信回路 に入力される場合がある力 光受信回路からの出力信号が誤っていたとしても、 後段に接続される符号誤り訂正回路により誤りが訂正され、 エラーフリ一での伝 送が可能となる。
光受信回路では、 クロックリカバリ回路が入力データ信号からクロック信号を 抽出して、 このク口ック信号で識別回路がデータ信号の識別を行っている。 この クロック信号の抽出においては、 誤り訂正符号を用いたことによるメリットは無 いので、 入力信号の S N比が悪いという、 より厳しい条件下で動作することが要 求されている。
従来の P L L方式のクロックリカバリ回路 1と識別回路 2の構成例を図 1に示 す。 図 1に示すようにクロックリカパリ回路は、 データ信号とク口ック信号の位 相を比較し、 位相差に応じた信号を出力する位相比較回路 3と、 位相差に応じた 信号を平滑化するためのループフィルタ 4と、 ループフィルタ 4の出力に応じた 周波数を有するクロック信号を発生する 制御型発信回路 5 (V C O) とを有 する。 クロックリカバリ回路 1は、 クロッ'ク信号の位相がデータ信号の位相に対 して遅れればクロック信号の位相を進めるように動作し、 クロック信号の位相が データ信号の位相に対して進めばク口ック信号の位相を遅らせるように動作する。 mgu回路 2において、できるだけ msu誤りを発生させないようにするためには、 クロックリカパリ回路 1の出カク口ック信号の位相が、 上記の動作により入力デ ータ信号の位相に正確に追従することが望ましい。 ここで、 入力データ信号の S N比が良い場合には、 データ信号とク口ック信号の位相差が位相比較回路 3にお いて正常に検出され、 両者間の位相を一致するようにクロック信号の位相が正常 に制御される。
しカゝし、 入力データ信号の S N比が悪い場合には、 データ信号に振幅方向の雑 音成分が乗つており、 位相比較回路 3ではこの雑音が位相雑音に変換された成分 も検出してしてしまう結果、 クロック信号の位相を過剰に制御してしまい、 識別 符号誤りの増加、 クロック信号のジッタ增加、 更には P L Lの同期外れといった 問題を引き起こす可能性がある。
上記のように、 従来技術では、 データ信号の持つ位相雑音成分だけでなく、 振 幅方向の雑音成分も位相雑音として検出してしまうという問題がある。 このよう な問題と関連し、 土 πを越えるような大きな位相差が発生した場合には、 P L L 回路におけるサイクルスリップが発生し、 P L L回路の同期外れが発生するとい う問題がある。
従来の P L L回路であれば、 データ信号とクロック信号との位相差が土 π (時 間にして士 Τ/ 2、 Τは 1タイムスロットである。 Τの時間に伝送される情報単 位は 1ビットである） 以内であれば、 位相差 0となる最適位相にクロック信号の 位相が制御され、 P L L回路の同期が保たれる。 し力し、 土 πを越える位相差が 発生した場合には、 φ =士 2 πにクロック信号の位相を制御しようと P L L回路 が動作するためサイクルスリップが発生し、 P L L回路の同期外れが発生する。 これは、 データ信号とクロック信号との位相比較回路 1が、 データ信号の 1タイ ムスロット毎の周期特性を持っているためである。 なお、 クロックリカパリ回路 に関する先行技術として下記の文献に記載された技術がある。
特許文献 1 特開平 5— 1 9 8 1 0 1号公報
特許文献 2
特開平 0 8— 1 3 9 5 9 4号公報
特許文献 3
特開平 2 0 0 0— 2 4 3 0 4 2号公報 発明の開示
本発明は、 従来技術の問題である振幅方向の雑音を除去することを可能とする 位相比較回路を提供し、 また、 過剰な位相雑音が検出されたとしても、 同期外れ を起しにくいクロックリカパリ回路を提供することにより、 入力データ信号の S N比が悪い条件下においても、 安定してク口ック信号を抽出できる光受信回路を 実現することを目的とする。
上記の目的は、 データ信号とクロック信号との位相差を示す位相差信号を出力 する位相比較回路を、 異なる複数の m¾uレベルを用いてデータ信号の位相を検出 し、 該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、 前 記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数 の位相差信号を出力する位相比較部と、 前記位相比較部から出力される複数の位 相差信号の全部又は一部を用いて、 該複数の位相差信号のうちの 1つの信号を出 力するか又は出力しないかを制御する制御部とを有するように構成することによ り達成できる。
本発明によれば、 位相比較部から出力される複数の位相差信号の全部又は一部 を用いることにより、データ信号の立ち上がり又は立ち下がり形状を判断できる。 そして、 立ち上がり又は立ち下がりが急峻である場合に 1つの位相差信号を出力 することにより、 振幅方向の雑音の影響を除去できる。
また、 本発明の目的は、 位相比較回路と、 フィルタと、 電圧制御型発振回路と を有する P L L回路を有するクロックリカバリ回路を、 入力されるデータ信号に 含まれるパターンを用いて、 データ信号と前記 制御型発振回路から出力され るクロック信号との ± πを超える位相差を検出し、 その位相差に応じた信号を発 生させる信号発生回路と、 その信号を前記位相比較回路からの出力信号に加算す る回路とを有するように構成することでも達成できる。
本発明によれば、 士 πを超える位相差がある場合でも、 サイクルスリップを起 こすことなく位相差を修正するようにクロック信号の位相を制御できる。 図面の簡単な説明
図 1は、 P L L回路を用いた従来のクロックリ力バリ回路と識別回路の構成図 である。
図 2は、 第 1〜第 4の実施例における位相比較回路の原理を説明するための構 成図である。
図 3は、 振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼ すかを説明するための図である。
図 4は、 エッジの立ち上がり形状の検出方法を説明するための図である (デー タ信号の立ち上がりが急峻な場合)。
図 5は、 エッジの立ち上がり形状の検出方法を説明するための図である (デー タ信号の立ち上がりが緩やかな場合)。
図 6は、 第 1の実施例における位相比較回路の構成図である。
図 7は、 第 2の実施例における位相比較回路の構成図である。
図 8は、 第 3の実施例における位相比較回路の構成図である。
図 9は、 第 4の実施例における位相比較回路の構成図である。
図 1 0は、 Hogge型位相比較回路の特性を示す図である。
図 1 1は、 第 4の実施例における位相比較回路の動作を説明するためのタイミ ングチヤ一トである。
図 1 2は、 第 5の実施例におけるクロックリカバリ回路の構成図である。 図 1 3は、 第 4の実施例におけるクロックリカバリ回路の動作を説明するため のタイミングチャートである。
図 1 4は、 各信号の特性を示す図である。
図 1 5は、 本発明の実施例の位相比較回路が適用されるクロックリカバリ回路 の例である。
図 1 6は、 本発明の実施例の位相比較回路もしくはクロックリカバリ回路が使 用される光受信回路を有する光通信システムの全体の構成図である。 発明を実施するための最良の形態
以下、 本発明の実施例を図面に基づいて説明する。 第 1力ら第 4の実施例が、 振幅方向の雑音を除去できるクロックリカバリ回路における位相比較回路に関す る実施例であり、 第 5の実施例が、 大きな位相差が発生した場合でもサイクルス リップを起こすことなく位相制御することが可能なクロックリカパリ回路の実施 例である。 また、 第 6の実施例は、 上記の位相比較回路及ぴクロックリカパリ回 路を用いた光通信システムの実施例である。
まず、 第 1から第 4の実施例の原理について説明する。 図 2はその原理を説明 するための位相比較回路の構成図である。 なお、 この位相比較回路は、 例えば図 1で示したようなクロックリカバリ回路における位相比較回路 3として用いられ るものである。
図 2に示す位相比較回路は、複数の増幅器 1 (^〜！^ O nと、各増幅器からの信 号とクロック信号の位相を比較し、 位相差を示す信号を出力する位相比較回路 1 1 i〜l l nと、振幅方向の雑音の影響を判断するための制御回路 1 2と、位相比 較回路 1 0 iからの信号を保持、 出力するサンプルアンドホールド回路 1 3を有 している。 この位相比較回路の動作を次に説明する。
入力されたデータ信号は分岐され、増幅器 1 (^〜1 o nに入力される。 増幅器 1 0 i〜 1 0 nはそれぞれ異なる識別レベル 1〜！！を持ち、 増幅されそれぞれの識 別レベルで識別されたデータ信号は、 データ信号が識別レベルを横切った時点で の位相情報を持つと考えることができる。 各増幅器 1 (^〜丄 o nは、 その位相に 応じた信号を出力する。 これらの出力信号から、 各増幅器から出力される信号の 位相差を位相比較回路 1 1 〜 1 1 nで検出することにより、データ信号の立ち上 がり及び立ち下がりエッジの形状 （傾きが大きいか小さいか、 すなわち、 所定の 識別レベルにはさまれる幅の分だけデータ信号の電圧が変ィヒする時間が短レヽか長 レ、か） を検出する。 そして、 制御回路 1 2で、 そのエッジの形状から振幅方向の 雑音の影響を判断し、 それが大きい場合には、 そのときにサンプルアンドホール ド回路 1 3に入力した位相比較回路 1 1 からの位相差信号を出力しない。 振幅 方向の雑音の影響が小さい場合には、 サンプルアンドホールド回路 1 3に入力し •た位相比較回路 1からの位相 ^(言号を出力する。
この動作原理を図 3〜 5を用いて説明する。 これらの図では増幅器が 3つの場 合を例にとり説明する。
図 3は、 振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼ すかを説明するための図である。 （a )はデータ信号のエッジの立ち上がりが急峻 な場合を示し、 （b )はデータ信号のエッジの立ち上がりが緩やかな場合を示す。 上記のように、 データ信号の位相は、 ある識別レベルを設けて、 データ信号のレ ベルがその識別レベルを横切つた時点での位相として検出されるものとする。 図 3の （a ) と （b ) の各々に示すように、 データ信号の位相は実際には変化 していないにもかかわらず、 振幅方向の雑音がある場合には、 雑音がない場合の 位相に対して変化した位相が検出される。 そして、 立上りが緩やかであるほど、 振幅方向の雑音により位相が大きく変化したように見える。
従って、 立ち上がりが緩やかな場合には振幅方向の雑音の影響が大きく出るこ とから、 データ信号のエッジの立ち上がりが緩や力か急かを検出し、 エッジの立 ち上がりが緩やかである場合に検出したク口ック信号との位相差を示す信号を V c oへの入力として使用せずに、 ェッジの立ち上がりが急である場合に検出した ク口ック信号との位相差を示す信号を V c oへの入力として使用すれば、 振幅方 向の雑音の影響を小さくすることができる。 このようなことを原理として図 2に 示す位相比較回路は構成されている。
次に、 図 2に示す位相比較回路が、 どのようにしてデータ信号のェッジの立ち 上がりが緩や力か急かを検出するかを説明する。
図 4はデータ信号の立ち上がりが急峻な場合の例を示しており、 図 5はデータ 信号の立ち上がりが緩やかな場合の例を示している。 図 4と図 5において、 デー タ信号が識別レベル 1を横切つたときの位相が Aであり、 データ信号が識別レべ ル 2を横切ったときの位相が Bであり、 データ信号が識別レベル 3を横切つたと きの位相が Cであることを示している。 そして、 識別レベル 1のときの Aとクロ ック信号との位相差が位相差 1であり、 識別レベル 2のときの Bとクロック信号 との位相差が位相差 2であり、 識別レベル 3のときの Cとクロック信号との位相 差が位相差 3である。
図 4と図 5を比較するとわかるように、 位相差 3と位相差 2との差が図 4の場 合より図 5の場合のほうが大きい。 これは、 図 5の場合のほうがデータ信号のェ ッジの立ち上がりが緩やかであるためである。
このように、 異なる識別レベルを用いて検出した位相のクロック信号との位相 差を検出し、 位相差間の差を求めることにより、 エッジの立ち上がりが緩やかか 急峻かを判断できる。 図 4、 図 5の例を図 2の回路に適用する場合、 位相差 2と 位相差 3の信号が制御回路 1 2に入力され、 位相差 2と位相差 3との差がある基 準値より大きければサンプルァンドホールド回路 1 3から位相差 1の信号を出力 せず、 ある基準値より小さければ出力する。
図 4及び図 5の例は、 図 2の位相比較回路にぉレ、て、増幅器と位相比較回路と をそれぞれ 3つ用いる場合に相当するが、 更に数を増やすことにより、 より詳細 に、 またより精度良くエツジ形状を検出することが可能となる。
(第 1の実施例）
上記の原理に基づく第 1の実施例について説明する。 図 6に第 1の実施例にお ける位相比較回路の構成を示す。
第 1の実施例における位相比較回路は、増幅器 2 0 i〜 2 0 3と、各増幅器から の信号とク口ック信号の位相を比較する位相比較回路 2 1 〜 2 1 3と、位相比較 回路 2 1 2からの位相差 φ 2と位相比較回路 2 1 3からの位相差 φ 3との差を求 める回路 2 2と、基準値 Δ φ πώιと回路 2 2からの出力値とを比較するコンパレ ータ 2 3と、 位相比較回路 2 1 からの信号を保持、 出力するサンプルアンドホ 一ルド回路 2 4とを有している。 なお、 回路 2 2とコンパレータ 2 3とが図 2に 示す制御回路 1 2に対応する。
同図に示すように、 増幅器 2 0 には識別レベル V t hが与えられ、 増幅器 2 0 2には レベル V t h + d yが与えられ、増幅器 2 0 3には識別レベル V t h —d Vが与えられている。 立相比較回路が、 各識別レベルを用いて検出された データ信号の位相と、 クロック信号との位相を比較し、 位相比較回路 2 1 2の出 力 Φ 2と位相比較回路 2 1 3の出力 φ 3との差と、 Δ πώιとをコンパレータ 2 3 が比較し、差が Δ φ min以下の場合にサンプルァンドホールド回路 2 4に位相比 較回路 2 !l^の出力 φ ΐを出力するように指示し、 Δ φ πώι以上の場合には φ ΐを 保持するように指示する。 これにより、 振幅方向の雑音の影響を小さくできる。
(第 2の実施例）
次に第 2の実施例について説明する。 図 7に第 2の実施例における位相比較回 路の構成を示す。
第 2の実施例における位相比較回路は、増幅器 3 C^ S 0 2と、各増幅器から の信号とク口ック信号の位相を比較する位相比較回路 3 1 〜 3 1 2と、位相比較 回路 3 1 iからの位相差 φ 1と位相比較回路 3 1 2からの位相差 φ 2との差を求 める回路 3 2と、基準値 Δ φ πώιと回路 3 2からの出力値とを比較するコンパレ ータ 3 3と、 位相比較回路 3 1 からの信号を保持、 出力するサンプノレアンドホ 一ルド回路 3 4とを有している。 なお、 回路 3 2とコンパレータ 3 3とが図 2に 示す制御回路 1 2に対応する。
同図に示すように、 増幅器 3 には識別レベル V t hが与えられ、 増幅器 3 0 2には識別レベル V t h + d Vが与えられている。 各位相比較回路が、 各識別 レベルを用いて検出されたデータ信号の位相と、 クロック信号の位相を比較し、 位相比較回路 3 1 の出力 φ 1と位相比較回路 3 1 2の出力 φ 2との間の差と Δ πιΐηとをコンパレータ 3 2が比較し、その差が Δ φ πώι以下の場合にサンプル アンドホールド回路 3 4に位相比較回路 3 1 iの出力 φ 1 を出力するように指示 し、 Δ φ πώι以上の場合には φ 1を保持するように指示する。
本実施例では、 第 1の実施例と異なり 2組の増幅器と位相比較回路を用いてい るが、 このような構成を用いても最初に説明した原理に基づき振幅方向の雑音の 影響を小さくできる。
(第 3の実施例)
次に第 3の実施例について説明する。 図 8に第 3の実施例における位相比較回 路の構成を示す。
第 3の実施例における位相比較回路は、 増幅器 A O i O sと、 増幅器 4 0 2 の識別レベルを周期的に変化させるための発振器 4 2と、 発振器 4 2の信号と識 別レベルを示す信号とを加算する加算器 4 3と、 各増幅器からの信号とクロック 信号の位相を比較する位相比較回路 4 4 〜 4 4 2と、 位相比較回路 4 4 2からの 出力 φ 2の最大値と最小値との差を求める回路 4 5と、基準値 Δ φ ϋώιと回路 4 5からの出力値とを比較するコンパレータ 4 6と、 位相比較回路 4 4 iからの信 号を保持、 出力するサンプルアンドホールド回路 4 7とを有している。 なお、 回 路 4 5とコンパレータ 4 6とが図 2に示す制御回路 1 2に対応する。
同図に示すように、 増幅器 4 0 1には ligljレベル V t hが与えられ、 増幅器 4 0 2には t hを中心として周期的に変化する識別レベルが与えられる。 従って、 位相比較回路 4 4 2から出力される位相差の値は識別レベルに応じて変化する。 これにより、 異なる識別レベルにおける複数の位相差を得ることが可能となるの で、 第 1、 第 2の実施例と同様の効果をもたらすことができる。 回路 4 5では、 位相差の最大値と最小値との差を求め、 その差と Δ φ πιΐηとをコンパレータ 4 6 が比較し、その差が Δ φ min以下の場合にサンプノレアンドホールド回路 4 7に位 相比較回路 4 4 の出力 φ ΐを出力するように指示し、 Δ ψ min以上の場合には φ 1を保持するように指示する。 なお、 回路 4 5では、 位相差の最大値と最小値と の差を求める他、 発振器における所定の 2つのタイミングで得られた位相差の差 を求めるようにしてもよい。
(第 4の実施例）
次に第 4の実施例について説明する。 図 9に第 4の実施例における位相比較回 路の構成を示す。
第 4の実施例における位相比較回路は、増幅器 5 (^ 5 0 2と、各増幅器から の信号とクロック信号の位相を比較する Hogge型位相比較回路 5 1 5 1 2と、 Hogge型位相比較回路 5 1 i〜 5 1 2からの出力 φ 1と φ 2に対して排他的論理 和 (E X O R) 演算を施す E X O R回路 5 2と、 E X O R回路 5 2の出力値の平 均を求めるフィルタ 5 3と、 フィルタ 5 3からの出力値と基準値 Δ παΐηとを比 較するコンパレータ 5 4と、 位相比較回路 5 1 からの信号を保持、 出力するサ ンプルアンドホールド回路 5 5とを有している。 なお、 E X O R回路 5 2とフィ ルタ 5 3とコンパレータ 5 4とが図 2に示す制御回路 1 2に対応する。
同図に示すように、 増幅器 5 には識別レベル V t hが与えられ、 増幅器 5 0 2には ϋ¾レベル V t h + d Vが与えられている。 Hogge型位相比較回路の出 カノ、。ルスを E X O R演算した後にフィルタ 5 3によって平均値を算出し、 その平 均値が Δ V以下の場合に位相比較回路 51 の出力 φ 1を出力し、 Δ V以上の場合 には φ 1を保持するように動作する。
ここで、 Hogge型位相比較回路とは、 2個の D— F F (D型フリップフロップ 回路） と 2個の EXORを用いた位相比較回路であり（IEEE Transactions on Electron Devices VOL. ED-32, No.12 Dec.1985 "A Self Correcting Clock Recovery Circuit", Hogge, pp.2704-2706), データ信号とクロック信号を D— F Fに入力し、 D_F Fからの出力信号と該データ信号の排他的論理和をとつた信 号を出力する位相比較回路である。
この Hogge型位相比較回路は、図 10に示すように、データ信号の立ち上がり 又は立ち下がりェッジからその後のク口ック信号の立ち上がりェッジまでの遅延 時間に応じたパルスを位相^ {言号として出力する特性を持つている。
図 11を用いて第 4の実施例の回路の動作について説明する。 図 11 (a) は データ信号の立ち上がりが急峻な場合の例であり、 図 11 (b) はデータ信号の 立ち上がりが緩やかな場合の例である。 なお、 図 9の (1)、 (2)、 (3) · ·で示 される点の信号のレベル変動力 図 11 (a )、 （b)において同じ符号（1)、 （2)、 (3) · ·を用いて示されている。
データ信号とク口ック信号が図 11 (a)、 (b) の (1)、 (2) に示すように 入力されている。 増幅器 501は、 識別レベル Vthでデータ信号のェッジを識別 して得た信号 （3) を出力し、 増幅器 502は、 ft ^レベル Vth+dthでデータ 信号のエッジを識別して得た信号 (4) を出力する。 Hogge型位相比較回路 51 iは信号 (3) とクロック信号 (2) とを比較し、 (5)の信号を出力する。 Hogge 型位相比較回路 512は信号 (4) とクロック信号 (2) を比較し、 (6) の信号 を出力する。
そして、 （5)の信号と （6)の信号に対して EX OR演算を施すことにより、 (5) の信号と （6) の信号との差分を表す信号 （7) が得られる。 この （7) の信号は、 Highレベルの状態が長いほど、 （5) と （6) の差が大きいことにな る。 ここではフィルタ 53により平均をとり、 その平均が所定の基準値 AV以上 か以下かをコンパレータ 54が判断する。 なお、 平均をとるとは、 例えば High レベルの状態を 1、 Lowレベルの状態を 0として時間に対する値の平均を求める ことである。
図 1 1 ( a ) に示すように、 （7 )の平均値が AV以下の場合はデータ信号の立 ち上がりが急峻である。 すなわち、 振幅方向の雑音の影響が小さいので、 この場 合にはサンプノレアンドホーノレド回路 5 5は Hogge型位相比較回路 5 1 iカ らの位 相差信号を出力する。 ·
なお、図 9に示す位相比較回路は、増幅器と Hogge型位相比較回路が 2組の場 合の例であるが、 図 6に示す位相比較回路 2 1 2 1 3の各々を Hogge型位相 比較回路に置き換え、 回路 2 2を E XO R回路とフィルタに置き換えた位相比較 回路を構成することもできる。
(第 5の実施例）
第 5の実施例は、 大きな位相差が発生した場合でもサイクルスリップを起こす ことなく位相制御することが可能なクロックリカバリ回路の実施例である。まず、 本実施例の原理について説明する。
従来の技術で説明した通り、 データ信号のク口ック信号との間で士 πを越える ような大きな位相差が発生した場合、 従来の P L L回路ではサイクルスリップが 発生し、 P L L回路の同期外れが発生する。 これは、 データ信号をランダムな信 号として扱っている限り、 データ信号とクロック信号との位相差が 1タイムス口 ット以内なの力以上なのかを判断することができないために発生する。
ところで、 通常高速光通信システムで伝送されるデータ信号は、 あるフレーム 構造に従つてデータが並べられており、 受信側でそのフレーム構造の同期をとる ために、 ある定まった同期用パターンを含んでいる。 そこで、 本実施例では、 デ ータ信号に含まれるそのパターンと、 抽出したクロック信号に同期して発生させ たパターンとの位相ずれを検出することにより、 1タイムスロットを越えた位相 差を検出し、その位相差に応じたク口ック信号の位相制御を行うようにしている。 第 5の実施例におけるクロックリ力バリ回路を図 1 2に示す。 図 1 2に示すよ うに、 このクロックリカバリ回路は、 P L L回路の部分とパターン比較を行いビ ットずれ電圧を出力する部分とに分けることができる。 P L L回路部分は、 位相 比較回路 6 0、 ループフィルタ 6 1、 V C 0 6 2、 位相比較回路 6 0の出力信号 に、 後述のビットずれ «Ιΐを加算する加算器 6 3を有している。 パターン比較を行いビットずれ電圧を出力する部分は、 クロック信号に同期し てパターンを発生するパターン発生回路 64、 データ信号のパターンを出力する D型フリップフロップ回路 （D_FF65)、 両パターンの位相を比較するパタ ーン比較回路 66、 及び位相の違いに応じてビットずれ電圧を発生するビットず れ電圧発生回路 67を有している。
このクロックリカバリ回路の動作を図 13のタイミングチャートと図 14を用 いて説明する。図 13において、 （ a )はデータ信号とクロック信号との位相差 φ が πより小さレ、場合を示し、 （ b )はデータ信号とクロック信号との位相差 φが π より大きい場合を示す。 なお、 図 12の (1)、 (2)、 （3)、 (4) で示される点 の信号のレベル変動が、図 13 (a)、 (b) において同じ符号（1)、 (2)、 (3)、 (4) を用いて示されている。 また、図 14は、 （5) が位相比較回路 60の出力 特性を示し、 (6) が （5) の位相差に対応した、 ビットずれ電圧発生回路 67が 発生する電圧を示し、 （7)力 s、位相比較回路 60の出力 とビットずれ 発 生回路 67が発生する電圧を加算した電圧を示すものである。
位相比較回路 60にはデータ信号 （ 1 ) とクロック信号 （2) とが入力され、 位相差 Φに応じた （5) に示す電圧の信号を出力する。 一方、 パターン発生回路 64はクロック信号 (2) に同期したパターン (3) (図 13では例として、その パターンを " 1001 "で示している） を出力する。 また、 D-FF 65は、 伝 送される情報単位でいうビットのずれを許容してク口ック信号と同期したデータ 信号のパターン (4) を出力する。 図 13 (a) の場合は、 データ信号のパター ンのビットずれは発生していない。 .
図 13 (b) の場合は、 ビットずれが発生している。 すなわち、 (3) が (4) に対して 1ビット遅れている。 以下で説明する動作は、 図 13 (b) の場合につ いてのものである。
ビットずれ電圧発生回路 67は、 この 1ビット分のずれに対応した （6) で示 す電圧 2 Vを発生し、 これ力 S加算器 63にて位相差信号 (5) に加算され、 実際 の位相差に応じた信号 （7) が生成される。 例えば、 位相差が 1. 5 πであれば 図 14に示すように X Vの TOが位相割言号 (7) としてループフイノレタ 61に 加えられる。 そして、 その位相割言号に応じて VCO 62の周波数が制御されて ク口ック信号の位相が制御される。
すなわち、 位相差が 1タイムスロットを越えた場合に、 位相がずれた方向に応 じたオフセットを位相難号にカ卩えることにより、 最適位相へと制御する位相範 囲を拡大することができる。 図 1 4では、 3タイムスロット以内であれば最適位 相に制御できる例を示している。
このような構成により、 同期外れしにくいクロックリカパリ回路を構成するこ とができる。
なお、 図 1 2に示す位相比較回路 6 0としては従来のものも使用することがで きるが、 第 1〜第 4の実施例で説明した位相比較回路を用いることにより、 振幅 方向の雑音の影響を小さくした、 同期外れしにくいクロックリカバリ回路を提供 できる。
(第 6の実施例）
第 1〜 4で説明した位相比較回路を図 1 5に示す通常の構成の P L L回路に用 いることにより、 振幅方向の雑音の影饗を小さくしたクロックリカバリ回路を実 現できる。
また、このクロックリカバリ回路又は第 5の実施例のクロックリカパリ回路と、 識別回路を用いた図 1に示した構成は、 光通信システムの光受信装置における光 受信回路として用いることができる。
図 1 6に第 6の実施例における光通信システムの構成例を示す。
この光通信システムは、 光送信装置 7 0と、 光受信装置 8 0とからなる。 光受 信装置 8 0は、 上記の光受信回路 8 1、 光信号におけるフレームの処理を行うフ レーム処理回路 8 2、 光の波長の分離などを行う分離回路 8 3、 及び複数の光送 信回路 8 4 i〜8 4„を有している。
光受信回路 8 1は、 本発明のクロックリカバリ回路と liS(J回路を有することに より、 S N比の悪いデータ信号から、 同期外れせず、 符号誤りを過剰に増加する ことのないデータ信号を再生できる。
上記の各実施例で説明したように、 本発明によれば、 振幅方向の雑音の影響が 大き 、場合にはその時の位相 言号を出力せず、 振幅方向の雑音の影響が小さ ヽ 場合の位相差信号のみを出力する位相比較回路を実現でき、 このような位相比較 回路を用いることにより振幅方向の雑音の影響を除去できるクロックリカバリ回 路を実現できる。 また、 士 πを超える大きな位相差が発生しても、 その位相差を 認識して位相差を修正するように動作するクロックリカバリ回路を実現できる。 また、 上記のクロックリカバリ回路を用いることにより、 入力データ信号の S Ν比が悪いような条件下においても、 安定してクロック信号を抽出できる光受信 回路を実現することができる。 更に、 この光受信回路を用いることで、 誤り訂正 符号を用いた高性能な高速光通信システムが実現でき、 伝送距離や伝送速度の向 上を図ることができる。
なお、 本発明は、 上記の実施例に限定されることなく、 特許請求の範囲内にお いて、 種々変更 ·応用が可能である。

Claims

請求の範囲
1 . データ信号とク口ック信号との位相差を示す位相 言号を出力する位相比 較回路であって、
異なる複数の識別レベルを用いて、 該複数の識別レベルに応じた位相を示す複 数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す 複数の位相謝言号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、 該 複数の位相差信号のうちの 1つの信号を出力するか又は出力しないかを制御する 制御部と
を有する位相比較回路。
2. 前記制御部は、 嫌己位相比較部から出力される複数の位相謝言号の全部又 は一部から、 データ信号の立ち上がり又は立ち下がり時間を判断し、 立ち上がり 又は立ち下がり時間が所定値より小さい場合に前記 1つの位相差信号を出力する ように制御を行う請求項 1に記載の位相比較回路。
3 . 前記検出部は、 各々の識別レベルに対してデータ信号の立ち上がり又は立 ち下がりのレベルが識別レベルに達する時点の位相を検出する請求項 1に記載の 位相比較回路。
4. 前記検出部は 3つの検出回路を有し、 前記位相比較部は 3つの位相比較回 路を有し、
前記制御部は、 3つの位相比較回路のうちの 2つの位相比較回路から出力され る 2つの位相差信号の差分が所定の値以下の場合に、 3つの位相比較回路のうち の 1つの位相比較回路から出力される位相 言号を出力するように制御を行う請 求項 1に記載の位相比較回路。
5 . 漏己検出部は 3つの検出回路を有し、 前記位相比較部は、 データ信号とク ロック信号を D型フリップフロップ回路に入力し、 D型フリップフロップ回路か らの出力信号と該データ信号の排他的論理和をとつた信号を出力する位相比較回 路を 3つ有し、
前記制御部は、 3つの前記位相比較回路のうちの 2つの位相比較回路から出力 される 2つの位相差信号を E X O R演算した値の平均値が所定の値以下の場合に、 前記 3つの位相比較回路のうちの 1つの位相比較回路から出力される位相差信号 を出力するように制御を行う請求項 1に記載の位相比較回路。
6 . 前記検出部は 2つの検出回路を有し、 前記位相比較部は 2つの位相比較回 路を有し、
前記制御部は、 2つの位相比較回路から出力される 2つの位相差 f言号の差分が 所定の値以下の場合に、 2つの位相比較回路のうちの 1つの位相比較回路から出 力される位相差信号を出力するように制御を行う請求項 1に記載の位相比較回路。
7. 前記検出部は 2つの検出回路を有し、 前記位相比較部は、 データ信号とク ロック信号を D型フリップフロップ回路に入力し、 D型フリップフロップ回路か らの出力信号と該データ信号の排他的論理和をとつた信号を出力する位相比較回 路を 2つ有し、
前記制御部は、 前記 2つの位相比較回路から出力される 2つの位相差信号を E X O R演算した値の平均値が所定の値以下の場合に、 前記 2つの位相比較回路の うちの 1つの位相比較回路から出力される位相謝言号を出力するように制御を行 う請求項 1に記載の位相比較回路。
8. 前記検出部は 2つの検出回路を有し、 前記位相比較部は 2つの位相比較回 路を有し、
前記位相比較回路は、 2つの検出回路のうちの 1つの検出回路の識別レベルを 周期的に変ィヒする信号を用いて変化させる回路を更に有し、
前記制御部は、 識別レベルが変化するほうの検出回路から出力される信号を受 信する位相比較回路から出力される位相割言号の変化の幅が、 所定の値以下の場 合に、 2つの位相比較回路のうちの 1つの位相比較回路から出力される位相謝言 号を出力するように制御を行う請求項 1に記載の位相比較回路。
9. 位相比較回路と、 フィルタと、 mj£制御型発振回路とを有する P L L回路 を構成するクロックリカパリ回路であって、
前記位相比較回路は、
異なる複数の識別レベルを用いてデータ信号の位相を検出し、 該複数の識別レ ベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す 複数の位相^ f言号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、 該 複数の位相割言号のうちの 1つの信号を出力する;^又は出力しないかを制御する 制御部とを有するクロックリカバリ回路。
1 0. 前記制御部は、 前記位相比較部から出力される複数の位相 言号の全部 又は一部から、 データ信号の立ち上がり又は立ち下がり時間を判断し、 立ち上が り又は立ち下がり時間が所定値以下の場合に前記 1つの位相差信号を出力するよ うに制御を行う請求項 9に記載のクロックリカバリ回路。
1 1 . 位相比較回路と、 フィルタと、 電圧制御型発振回路とを有する P L L回 路を有するクロックリカバリ回路であって、
入力されるデータ信号に含まれるパターンを用いて、 データ信号と前記電圧制 御型発振回路から出力されるクロック信号との土 πを超える位相差を検出し、 そ の位相差に応じた信号を発生させる信号発生回路と、 その信号を前記位相比較回 路からの出力信号に加算する回路とを有するクロックリカバリ回路。
2. 前記信号発生回路は、
前記クロック信号に同期したパターンを発生させる回路と 前記パタ一ン発生回路から出力されるパターンと、 入力されるデータ信号に含 まれるパターンとを比較することにより、 データ信号とク口ック信号との位相差 を検出するための回路と、
その位相差に応じた «1£の信号を発生する回路とを有する請求項 1 1に記載の クロックリカパリ回路。
1 3 . 前記位相比較回路は、
異なる複数の識別レベルを用レヽてデータ信号の位相を検出し、 該複数の識別レ ベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す 複数の位相割言号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、 該 複数の位相謝言号のうちの 1つの信号を出力するか又は出力しないかを制御する 制御部とを有するクロックリカバリ回路。
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