WO2004075280A1 - 半導体装置 - Google Patents

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Takayuki Ezaki
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Definitions

  • the present invention relates to a semiconductor device in which a substrate is provided with a first functional area including a memory area and the like, a second functional area including a drive circuit and the like, and electrodes for performing signal input / output between the outside and the field. . 1
  • DRAM chip As a technology for connecting a chip (DRAM chip) on which a memory such as a DRAM (Dynamic Random Access Memory) or a drive circuit is formed to an external substrate, a method of fixing the chip by heating and pressing using solder bumps is known.
  • a bump connection pad When a bump connection pad is placed on this DRAM chip, if it is placed directly above the DRAM cell, a load will be applied at the time of bump connection (assembly), causing problems such as damage to the DRAM cell array and deterioration of characteristics. Occurs.
  • FIG. 8A and 8B are schematic diagrams illustrating a conventional semiconductor device, FIG. 8A is a plan view, and FIG. 8B is a cross-sectional view. That is, this semiconductor device has a configuration in which a substrate 10 having a DRAM chip or the like is connected via an bump B to an external substrate 20 made of an LSI such as a signal processing chip. In this case, the second functional area where other signal processing circuits and the like are formed avoiding the same surface in the DRAM cell array area (first functional area 1) formed on the DRAM chip.
  • a bump connection pad and bump B are arranged in region 2.
  • Patent Document 1 discloses a technique relating to the arrangement of bonding pads for connecting bonding wires.
  • Patent Document 1 Japanese Patent Application Laid-Open No. H4-16-166264
  • the bump connection pad and the bump are arranged so as to avoid the DRAM cell array area. Therefore, even when a load is applied via the bump when connecting the DRAM chip, the DRAM cell array is not used.
  • the bump connection pads and bumps are located at separate positions, such as the left and right ends of the DRAM chip, the yield during bump connection (assembly) decreases. appear. In other words, even with a slight inclination of the DRAM chip, the load applied to the bumps arranged on both the left and right ends becomes large. For example, even if the bumps on one end are connected, the bumps on the other end are lifted. This makes it difficult to make a pressure connection, which leads to a reduction in product reliability. Disclosure of the invention
  • the present invention has been made to solve such a problem.
  • the present invention provides a semiconductor device in which a first functional region and a second functional region are provided on a substrate, when the substrate is viewed in a plan view, the circumscribed rectangle of the first functional region is smaller than the circumscribed rectangle of the first functional region.
  • An electrode for inputting and outputting a signal to and from the outside is provided at a position overlapping the second functional region disposed inside.
  • the electrodes are arranged at positions overlapping the second function area disposed inside the circumscribed rectangle of the first function area, the electrodes are arranged at substantially the center of the substrate as the arrangement of the electrodes. be able to. As a result, it is possible to prevent pressure during connection from being applied to the first functional area, and to perform pressurized connection with the external substrate via the electrodes without expanding the electrode arrangement area. And uniform connection to the electrodes can be made.
  • FIGS. 1A and 1B are schematic diagrams illustrating a semiconductor device according to the first embodiment.
  • FIGS. 2A and 2B are schematic diagrams illustrating a semiconductor device according to the second embodiment.
  • FIG. 3 is a schematic plan view illustrating the semiconductor device according to the third embodiment.
  • FIG. 4 is a schematic plan view illustrating a semiconductor device according to a fourth embodiment.
  • FIG. 5 is a schematic plan view illustrating a semiconductor device according to a fifth embodiment.
  • FIG. 6 is a schematic plan view illustrating the semiconductor device according to the sixth embodiment.
  • FIG. 7 is a schematic plan view illustrating the semiconductor device according to the seventh embodiment.
  • FIGS. 8A and 8B are schematic diagrams illustrating a conventional semiconductor device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1A and 1B are schematic views illustrating a semiconductor device according to the first embodiment.
  • FIG. 1A is a plan view
  • FIG. 1B is a cross-sectional view. That is, this semiconductor device has a first functional area 1 and a second functional area 2 provided on a chip-shaped substrate 10.
  • the first functional area 1 includes a DRAM cell array (storage element area), and the second functional area 2 includes a signal processing circuit and a driving circuit for the DRAM cell array.
  • two first functional regions 1 (1a, 1b) are provided, and a region between them (a circumscribed rectangle when the first functional region 1 is viewed in plan). Area inside the second functional area 2).
  • Bumps (metal protrusions) B which are electrodes for inputting and outputting signals, are provided.
  • the semiconductor device is connected face-down to the external substrate 20 via the bumps B.
  • the DRAM cell array which is the first functional area 1
  • the bumps B are arranged at substantially the center of the substrate 10, the distance between the outermost bumps can be reduced as compared with the case where bumps are provided at the ends of the substrate 10. Can be uniformly connected to the external substrate 20 even if it is slightly inclined.
  • FIG. 2A and 2B are schematic views illustrating a semiconductor device according to the second embodiment.
  • FIG. 2A is a plan view and FIG. 2B is a cross-sectional view. That is, in this semiconductor device, of the first functional region 1 and the second functional region 2 provided on the chip-shaped substrate 10, four first functional regions 1 (la, lb, lc, ld)
  • a plurality of bumps B are arranged in a cross shape in the second functional area 2 which is the area between them (the area inside the circumscribed rectangle when the first functional area 1 is viewed in plan). It was done.
  • the semiconductor device is connected face-down to the external substrate 20 via the bumps B.
  • the first functional area It is possible to provide the bump B avoiding directly above the DRAM cell array which is 1. Therefore, in the heating and pressurizing connection with the external substrate 20 via the bump B of the semiconductor device, the same operation and effect as in the previous example, that is, the low withstand pressure force from the bump B (the signal processing circuit and the driving circuit No pressure is applied to the DRAM cell array (first functional area 1), which has a lower pressure resistance than the functional area 2 of (2), so that damage to the DRAM cell array can be prevented.
  • the distance between the wiring between each bump B and the first functional region 1 can be reduced as much as possible, in addition to the arrangement at the substantially central portion of the substrate 10. It is possible to suppress the signal delay.
  • FIG. 3 is a schematic plan view illustrating a semiconductor device according to the third embodiment.
  • This semiconductor device is an application example of the semiconductor device according to the second embodiment shown in FIGS. 2A and 2B, and includes a first functional region 1 and a second functional region 1 provided on a chip-shaped substrate 10.
  • Out of the functional areas 2 six first functional areas 1 (1a, 1b, 1c, 1d, 1e, 1f) are provided, and the area between them (the first functional area 1 A plurality of bumps B are arranged in a continuous cross shape in the second functional area 2, which is the area inside the circumscribed rectangle when viewed in plan.
  • any number of the first functional areas 1 may be provided, and the bump B is arranged at the position of the second functional area 2 between each of the first functional areas (for example, la to lf). By doing so, it is possible to achieve both the arrangement of the bumps at the approximate center of the substrate 10 and the reduction of the distance between the wirings between the bumps B and the first functional region 1.
  • FIG. 4 is a schematic plan view illustrating a semiconductor device according to the fourth embodiment.
  • This semiconductor device is an application example of the semiconductor device according to the second embodiment shown in FIG. 2, and includes a first functional region 1 and a second functional region 1 provided on a chip-shaped substrate 10.
  • first functional areas 2 of the first four first functional areas (la, lb, lc, Id) are provided, and the area between them (the circumscribed rectangle when the first functional area 1 is viewed in a plan view)
  • a plurality of bumps B are arranged in a rectangular shape in the second functional area 2 serving as an inner area.
  • FIG. 5 is a schematic plan view illustrating a semiconductor device according to the fifth embodiment.
  • This semiconductor device is an application example of the semiconductor device according to the fourth embodiment shown in FIG. 4, and includes a first functional region 1 and a second functional region 2 provided on a chip-shaped substrate 10.
  • Four functional areas 1 (la, lb, lc, 1d) are provided, and the area between them (area inside the circumscribed rectangle when the first functional area 1 is viewed in plan)
  • the bumps B are arranged in a rectangular shape in the second functional area 2.
  • the first functional area 1 (1a to ld) is arranged in a partially cut-out state so as to surround a rectangular bump B arranged substantially in the center of the substrate 10. Have been. With such an arrangement, it is possible to increase the layout efficiency of the substrate 10 as well as to arrange the bumps in the substantially central portion of the substrate 10 and to reduce the distance between the wiring between each bump B and the first functional region 1. It becomes.
  • FIG. 6 is a schematic plan view illustrating a semiconductor device according to the sixth embodiment.
  • This semiconductor device is an application example of the semiconductor device according to the fifth embodiment shown in FIG. 5, and includes a first functional region 1 and a second functional region 2 provided on a chip-shaped substrate 10.
  • Four functional areas 1 (la, lb, lc, 1d) are provided, and the area between them (area inside the circumscribed rectangle when the first functional area 1 is viewed in plan) Multiple buses in the second functional area 2
  • the pump B is arranged in a rectangular shape.
  • this embodiment is different from the other embodiments in that a part of the corner of the bump B overlaps a part of the first functional region 1. That is, the portion of the first functional area 1 that overlaps with the bump B is naturally subjected to pressure during connection. Therefore, a part of the first functional area 1 which receives the pressure from the bump B is set as an invalid area (a non-functional area) from the beginning of the design. As a result, the region of the bump B and the first functional region 1 can be brought closer to each other, and in addition to the effect of the semiconductor device according to the fifth embodiment, it is possible to further increase the rate efficiency.
  • FIG. 7 is a schematic plan view illustrating a semiconductor device according to the seventh embodiment.
  • a second functional region 2 is arranged in a state surrounded by a first functional region 1
  • a bump B is arranged in a second functional region 2 surrounded by the first functional region 1. It is a thing. That is, the first functional region 1 is annularly continuous, and the second functional region 2 and the bump B are arranged in the central portion of the first functional region 1.
  • the bumps B can be arranged at substantially the center of the substrate 10 and the wiring between each bump B and the first functional area 1 It is possible to reduce the inter-distance.
  • the plurality of first functional areas 1 may be one in which one functional area is divided and arranged, or one in which a plurality of functional areas are arranged.
  • the first functional area 1 may be composed of a DRAM cell array, it may be divided into a plurality of DRAM cell arrays so as to have a total of 256 Mbits (in this case, one divided DRAM cell array). Is equivalent to one of the first functional areas 1), and one first functional area 1 may be arranged in a 256 Mbit DRAM cell array (in this case, the first functional area 1). Number of area 1 X 2 5 6 Mbit total Capacity).
  • the present invention is not limited to this, and may include a curved part such as a circle. Further, even if the electrode is other than the pump B, the same applies to other electrodes as long as they can be connected by pressurizing and heating. Industrial applicability
  • the present invention has the following effects.
  • the semiconductor device when the semiconductor device is connected to the external substrate by heating and pressing, the pressure via the electrodes is not applied to the first functional region, and it is possible to prevent damage to the first functional region.
  • the electrodes are arranged in a substantially central portion of the substrate, a highly reliable device can be provided by uniform connection to the electrodes.

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Abstract

外部基板との加熱加圧による接続を行うにあたり、耐加圧力の低い第１の機能領域へのダメージを軽減し、信頼性の高い接続を行うこと。本発明は、第１の機能領域（１）（例えば、記憶素子領域）と第２の機能領域（２）（例えば、駆動回路もしくは信号処理回路）とが基板（１０）に設けられている半導体装置において、この基板（１０）を平面視した場合、第１の機能領域（１）の外接矩形よりも内側に配置された第２の機能領域（２）内に、外部との信号入出力を行う電極であるバンプＢが設けられているものである。

Description

半導体装置 技術分野
本発明は、 基板に記憶領域等明から成る第 1の機能領域と、 駆動回路等 から成る第 2の機能領域と、 外部と田の信号入出力を行う電極とが設けら れた半導体装置に関する。 1
書 背景技術
DRAM (Dynamic Random Access Memory) 等のメモリや駆動回路等 が形成されたチップ （DRAMチップ） を外部基板に接続する技術とし て、はんだバンプを用いて加熱加圧により固定する方法が知られている。 この D RAMチップにバンプ接続用パッ ドを配置する場合、 DRAMセ ルァレイ直上に配置すると、バンプ接続（組立）時に荷重がかかるため、 D RAMセルアレイにダメージが入ったり、 特性が悪化するなどの問題 が発生する。
このため、 従来では D RAMセルアレイ直上を避けて周辺回路 （駆動 回路等） の位置にバンプ接続用パッ ドを配置している。 図 8 A、 図 8 B は従来の半導体装置を説明する模式図であり、 図 8 Aは平面図、 図 8 B は断面図である。 すなわち、 この半導体装置は、 信号処理チップなどの L S Iから成る外部基板 20上にバンプ Bを介して上に DRAMチップ 等を備えた基板 1 0を接続した構成となっている。 この場合、 DRAM チップ上に形成された D RAMセルアレイ領域 （第 1の機能領域 1 ) 内 の同一表面上を避けて、 他の信号処理回路等が形成される第 2の機能領 域 2内にバンプ接続用パッ ドおよびバンプ Bが配置されている。 また、 ボンディングワイヤーを接続するためのボンディングパッ ドの配置に関 する技術が特許文献 1で開示されている。
特許文献 1 ： 特開平 4一 1 6 2 6 6 4号公報
しかしながら、 従来の半導体装置では、 バンプ接続用パッ ドおょぴバ ンプが D R A Mセルァレイ領域を避けて配置されているため、 D R A M チップの接続の際にバンプを介して荷重がかかっても D R A Mセルァレ ィに影響を与えることはないものの、 バンプ接続用パッ ドおよびバンプ が D R A Mチップ上の左右両端といったように離れた位置に配置される ため、バンプ接続（組立）時の歩留が低下するといった問題が発生する。 つまり、 D R A Mチップのわずかな傾きでも左右両端に配置されたパン プへの荷重ばらつきが大きくなり、 例えば一方端のバンプは接続されて も他方端のバンプが浮いてしまうなど、 全てのバンプに対する均一な加 圧接続が困難となり、 製品の信頼性低下を招くことになる。 発明の開示
本発明は、 このような課題を解決するために成されたものである。 す なわち、 本発明は、 第 1の機能領域と第 2の機能領域とが基板に設けら れている半導体装置において、 この基板を平面視した場合、 第 1の機能 領域の外接矩形よりも内側に配置された第 2の機能領域と重なる位置に 外部との信号入出力を行う電極が設けられているものである。
このような本発明では、 第 1の機能領域の外接矩形よりも内側に配置 された第 2の機能領域と重なる位置に電極が配置されていることから、 電極の配置として基板の略中央にまとめることができる。 これにより、 接続の際の圧力が第 1の機能領域へ加わることを防止できるとともに、 電極の配置領域を広げることなく電極を介した外部基板との加圧接続を 行うことができ、 電極に対する均一な接続を行うことができるようにな る。 図面の簡単な説明
図 1 A、 図 1 Bは、 第 1実施形態に係る半導体装置を説明する模式図 である。
図 2 A、 図 2 Bは、 第 2実施形態に係る半導体装置を説明する模式図 である。
図 3は、第 3実施形態に係る半導体装置を説明する模式図平面である。 図 4は、第 4実施形態に係る半導体装置を説明する模式図平面である。 図 5は、第 5実施形態に係る半導体装置を説明する模式図平面である。 図 6は、第 6実施形態に係る半導体装置を説明する模式図平面である。 図 7は、第 7実施形態に係る半導体装置を説明する模式図平面である。 図 8 A、 図 8 Bは、 従来の半導体装置を説明する模式図である。 発明を実施するための最良の形態
以下、本発明の実施の形態を図に基づき説明する。図 1 A、図 1 Bは、 第 1実施形態に係る半導体装置を説明する模式図で、 図 1 Aは平面図、 図 1 Bは断面図である。 すなわち、 この半導体装置は、 チップ状の基板 1 0に第 1の機能領域 1 と第 2の機能領域 2とが設けられたもので、 第
1の機能領域 1 と しては D R A Mセルアレイ （記憶素子領域） 、 第 2の 機能領域 2 としては D R A Mセルアレイに対する信号処理回路や駆動回 路からなるものである。
第 1実施形態の半導体装置では、 第 1の機能領域 1が 2つ （ 1 a、 1 b ) 設けられており、 その間の領域'（第 1の機能領域 1を平面視した場 合の外接矩形より も内側の領域） となる第 2の機能領域 2内に外部との 信号入出力を行う電極であるバンプ （金属突起） Bが設けられている。 半導体装置は、 このバンプ Bを介してフェースダウンで外部基板 2 0と 接続される。
このような各部の配置により、 基板 1 0の略中央部で第 1の機能領域 1である D R AMセルアレイ直上を避けて、 バンプ Bを設けることが可 能となる。 したがって、 半導体装置のバンプ Bを介した外部基板 2 0と の加熱加圧接続において、 バンプ Bから D RAMセルアレイ （第 1の機 能領域 1 ) には圧力が加わらないことになる。
つまり、 第 1の機能領域 1である D RAMセルアレイは、 一定面積当 たりの耐加圧力 （以下、 単に 「耐加圧力」 と言う。 ） が第 2の機能領域 2である信号処理回路や駆動回路の領域よりも低いため、 D RAMセル アレイ （第 1の機能領域 1 ) にはバンプ Bから圧力が加わらないことで D RAMセルァレイへのダメージを防止できるようになる。
また、 バンプ Bが基板 1 0の略中央部分に配置されているため、 基板 1 0の端部にバンプを設ける場合に比べて最端のバンプ間の距離を短く することができ、 基板 1 0が多少傾いても外部基板 2 0に対して均一に バンプ接続を行うことが可能となる。
図 2 A、 図 2 Bは、 第 2実施形態に係る半導体装置を説明する模式図 で、 図 2 Aは平面図、 図 2 Bは断面図である。 すなわち、 この半導体装 置は、 チップ状の基板 1 0に設けられた第 1の機能領域 1および第 2の 機能領域 2のうち、 第 1の機能領域 1が 4つ （ l a、 l b、 l c、 l d) 設けられており、 その間の領域 （第 1の機能領域 1を平面視した場合の 外接矩形よりも内側の領域） となる第 2の機能領域 2内に十字状に複数 のバンプ Bが配置されたものである。 半導体装置は、 このバンプ Bを介 してフェースダウンで外部基板 2 0 と接続される。
このような各部の配置により、 基板 1 0の略中央部で第 1の機能領域 1である D R A Mセルァレイ直上を避けて、 バンプ Bを設けることが可 能となる。 したがって、 半導体装置のバンプ Bを介した外部基板 2 0と の加熱加圧接続において、 先の例と同様の作用効果、 すなわちバンプ B から耐加圧力の低い （信号処理回路や駆動回路からなる第 2の機能領域 2よりも耐加圧力の低い） D R A Mセルアレイ （第 1の機能領域 1 ) に は圧力が加わらず、 D R A Mセルァレイへのダメージを防止できるよう になる。
また、 複数のバンプ Bが十字状に配置されることで、 基板 1 0の略中 央部分への配置とともに、 各バンプ Bと第 1の機能領域 1 との配線間距 離を極力短くすることができ、信号遅延の抑制を図ることが可能となる。
図 3は、第 3実施形態に係る半導体装置を説明する模式平面図である。 この半導体装置は図 2 A、 図 2 Bに示す第 2の実施形態に係る半導体装 置の応用例であり、 チップ状の基板 1 0に設けられた第 1の機能領域 1 およぴ第 2の機能領域 2のうち、第 1の機能領域 1が 6つ（ 1 a、 1 b、 1 c、 1 d、 1 e、 1 f ) 設けられており、 その間の領域 （第 1の機能 領域 1を平面視した場合の外接矩形よりも内側の領域） となる第 2の機 能領域 2内に、 複数のバンプ Bが連続する十字状となって配置されたも のである。
このように、 第 1の機能領域 1はいくつ設けられていてもよく、 各第 1 の機能領域 （例えば、 l a〜 l f ) の間となる第 2の機能領域 2の位 置にバンプ Bを配置することで、 基板 1 0の略中央部分へのバンプ配置 および各バンプ Bと第 1の機能領域 1 との配線間距離の短縮化を両立で きるようになる。
図 4は、第 4実施形態に係る半導体装置を説明する模式平面図である。 この半導体装置は図 2に示す第 2の実施形態に係る半導体装置の応用例 であり、 チップ状の基板 1 0に設けられた第 1の機能領域 1および第 2 の機能領域 2のうち、 第 1の機能領域が 4つ （ l a、 l b、 l c、 I d) 設けられており、 その間の領域 （第 1の機能領域 1を平面視した場合の 外接矩形よりも内側の領域） となる第 2の機能領域 2内に複数のバンプ Bが矩形状に配置されたものである。
このような各部の配置により、 基板 1 0の略中央部分へバンプ Bを配 置できるとともに、 各バンプ Bと第 1の機能領域 1 との配線間距離の短 縮化することが可能となる。
図 5は、第 5実施形態に係る半導体装置を説明する模式平面図である。 この半導体装置は図 4に示す第 4の実施形態に係る半導体装置の応用例 であり、 チップ状の基板 1 0に設けられた第 1の機能領域 1および第 2 の機能領域 2のうち、 第 1の機能領域 1が 4つ （ l a、 l b、 l c、 1 d) 設けられており、 その間の領域 （第 1の機能領域 1を平面視した場 合の外接矩形よりも内側の領域） となる第 2の機能領域 2内に矩形状に バンプ Bが配置されたものである。
この実施形態では、 第 1の機能領域 1 ( 1 a〜 l d) が基板 1 0の略 中央部分に矩形状に配置されたバンプ Bの回りを囲むように一部領域を 切り欠いた状態で配置されている。 このような配置によって、 基板 1 0 の略中央部分へのバンプ配置および各バンプ Bと第 1の機能領域 1 との 配線間距離の短縮化とともに、 基板 1 0のレイアウ ト効率を高めること が可能となる。
図 6は、第 6実施形態に係る半導体装置を説明する模式平面図である。 この半導体装置は図 5に示す第 5の実施形態に係る半導体装置の応用例 であり、 チップ状の基板 1 0に設けられた第 1の機能領域 1および第 2 の機能領域 2のうち、 第 1の機能領域 1が 4つ （ l a、 l b、 l c、 1 d) 設けられており、 その間の領域 （第 1の機能領域 1を平面視した場 合の外接矩形よりも内側の領域） となる第 2の機能領域 2内に複数のバ ンプ Bが矩形状に配置されたものである。
特にこの実施形態では、 バンプ Bの隅部の一部が第 1の機能領域 1の 一部と重なっている点で他の実施形態と相違する。 つまり、 第 1の機能 領域 1のうちバンプ Bと重なる部分は接続の際に当然圧力を受けること になる。 したがって、 設計当初からこのバンプ Bから圧力を受ける第 1 の機能領域 1の一部を無効領域 （機能させない領域） として設定してお く。 これによつて、 バンプ Bの領域と第 1の機能領域 1 とを接近でき、 第 5の実施形態に係る半導体装置の効果に加え、 さらにレイァゥ ト効率 を高めることが可能となる。
図 7は、第 7実施形態に係る半導体装置を説明する模式平面図である。 この半導体装置は、 第 2の機能領域 2が第 1の機能領域 1に囲まれる状 態で配置され、 その第 1の機能領域 1に囲まれる第 2の機能領域 2内に バンプ Bが配置されたものである。 つまり、 第 1の機能領域 1が環状に 連続しており、 その中央の抜けている部分に第 2の機能領域 2およぴバ ンプ Bが配置されている。
このように第 1の機能領域 1が分割されずに環状となっていても基板 1 0の略中央部分へのバンプ Bを配置でき、 また各バンプ Bと第 1の機 能領域 1 との配線間距離の短縮化を図ることが可能となる。
なお、 上記説明した各実施形態において、 複数の第 1の機能領域 1 と しては、 1つの機能領域を分割して配置したものでも、 複数の機能領域 を配置したものでもよい。 例えば、 第 1の機能領域 1が D R A Mセルァ レイから成る場合、 合計で 2 5 6 M b i t となるよう複数の D R A Mセ ルアレイに分割して配置しても （この場合、 分割された 1つの D R A M セルアレイが第 1の機能領域 1の 1個に相当） 、 また 1つの第 1の機能 領域 1が 2 5 6 M b i t の D R A Mセルァレイでこれを複数個配置して もよい （この場合、 第 1の機能領域 1の個数 X 2 5 6 M b i t分の合計 容量となる） 。
また、 第 1の機能領域 1 としては矩形を中心に説明したが、 これに限 定されず、 円形などの曲線部分を含むものでもよい。 さらに、 電極はパ ンプ B以外であっても加圧加熱による接続を行うものであれば他の電極 であっても同様である。 産業上の利用可能性
以上説明したように、 本発明によれば次のような効果がある。 すなわ ち、 半導体装置を加熱加圧によって外部基板と接続する場合、 電極を介 した圧力が第 1の機能領域へ加わることがなくなって第 1の機能領域へ のダメージを防止することが可能となる。 さらに、 電極の配置領域が基 板の略中央部分にまとまるため、 電極に対する均一な接続によって信頼 性の高い機器を提供することが可能となる。

Claims

請求の範囲
1 . 第 1の機能領域と第 2の機能領域とが基板に設けられている半導 体装置において、
前記基板を平面視した場合、 前記第 1の機能領域の外接矩形よりも内 側に配置されている前記第 2の機能領域内に、 外部との信号入出力を行 う電極が設けられていることを特徴とする半導体装置。
2 . 前記第 2の機能領域における耐加圧力は前記第 1の機能領域にお ける耐加圧力より大きいことを特徴とする請求項 1記載の半導体装置。
3 . 前記電極は、バンプを備えることを特徴とする請求項 1記載の半導 体装置。
4 . 前記第 1の機能領域は記憶素子を備え、前記第 2の機能領域は前記 記憶素子に対する駆動回路もしくは信号処理回路を備えることを特徴と する請求項 1記載の半導体装置。
5 . 前記第 1の機能領域が複数存在し、各第 1の機能領域間に前記電極 が配置されていることを特徴とする請求項 1記載の半導体装置。
6 . 前記第 1の機能領域が縦横 2つ以上存在することを特徴とする請 求項 5記載の半導体装置。
7 . 前記第 2の機能領域が前記第 1の機能領域に囲まれる状態で配置 され、 その第 1の機能領域で囲まれる第 2の機能領域内に前記電極が配 置されていることを特徴とする請求項 1記載の半導体装置。
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