WO2004061521A1 - 電子装置製造方法及び電子装置 - Google Patents

電子装置製造方法及び電子装置 Download PDF

Info

Publication number
WO2004061521A1
WO2004061521A1 PCT/JP2003/016652 JP0316652W WO2004061521A1 WO 2004061521 A1 WO2004061521 A1 WO 2004061521A1 JP 0316652 W JP0316652 W JP 0316652W WO 2004061521 A1 WO2004061521 A1 WO 2004061521A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive
film
electronic device
electrode
gate
Prior art date
Application number
PCT/JP2003/016652
Other languages
English (en)
French (fr)
Inventor
Naoki Sumi
Original Assignee
Koninklijke Philips Electronics N.V.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics N.V. filed Critical Koninklijke Philips Electronics N.V.
Priority to EP03768191A priority Critical patent/EP1580593A4/en
Priority to KR1020057012004A priority patent/KR101052401B1/ko
Priority to AU2003292771A priority patent/AU2003292771A1/en
Priority to US10/540,384 priority patent/US8134162B2/en
Priority to JP2004564513A priority patent/JP4594739B2/ja
Publication of WO2004061521A1 publication Critical patent/WO2004061521A1/ja
Priority to US13/417,981 priority patent/US8535963B2/en

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Definitions

  • the present invention relates to a method for manufacturing an electronic device having a plurality of electrically connected conductive parts and an electronic device to which the method is applied.
  • various conductive films constituting a gate bus, a gate terminal, and the like are exposed on the surface of the support on which the photosensitive film is applied. Therefore, when the photosensitive film is exposed and developed, unnecessary portions of the photosensitive film are removed by the developing solution during the development of the photosensitive film, and as a result, various conductive films covered with the photosensitive film are exposed. Then, the developer contacts the exposed various conductive films. As described above, when the developing solution comes into contact with various conductive films, a phenomenon may occur in which the photosensitive film is removed more than necessary, or the conductive film that is in contact with the developing solution is damaged. .
  • a coating film is formed on the surface of the substrate before forming the photosensitive film. Therefore, even if an unnecessary portion of the photosensitive film is removed by developing the photosensitive film, the conductive portion covered with the coating film does not come into contact with the developer. As a result, the conductive portion covered with the coating film does not act as an anode or a force source, and can prevent a battery reaction. By thus preventing the battery reaction from occurring, it is possible to prevent the photosensitive film from being removed more than necessary and to prevent the conductive portion from being damaged.
  • the step of forming the first conductive portion owner includes forming the first and second conductive portions on a support such that the second conductive portion overlaps the second conductive portion. May be included.
  • the step of forming the first conductive member may include a step of forming an insulating film on the support before the step of forming the first and second conductive members. .
  • the first and second conductive parts exposed on the surface of the second conductive part holder have first and second balanced electrode potentials, respectively. Contains first and second metals or metal compounds. Further, a photosensitive film is formed on the conductive part holder having the first and second conductive parts exposed on the surface. Therefore, when the photosensitive film is developed, a part of the photosensitive film is removed. As a result, when the first and second conductive portions come into contact with the developing solution, the first and second conductive portions are removed. The part acts as an anode or force sword and a battery reaction occurs. If the battery reaction is accelerated in the conductive part, the conductive part itself may be damaged or the photosensitive film may be removed more than necessary.
  • the location where the battery reaction occurs Can be dispersed not only in the conductive portion of the above but also in the sacrificial electrode.
  • the sacrificial electrode for example, may be directly connected to one of the first and second conductive parts, or may be integrally formed with one of the first and second conductive parts.
  • the step of forming the second conductive part holder includes, for example, a step of forming the first and second conductive parts such that the second conductive part overlaps the first conductive part. Or forming the first and second conductive parts so that the first conductive part is electrically connected to the second conductive part through a hole in an insulating film.
  • An electronic device manufacturing method comprising: a sacrificial electrode electrically connected to the first conductive portion, in addition to the second conductive portion, wherein the sacrificial electrode is formed in addition to the second conductive portion. Then, the conductive film is subjected to wet etching.
  • the conductive film is formed so as to cover the first conductive portion, and the wet etching step exposes at least a part of the first conductive portion.
  • the method is particularly effective when the conductive film is subjected to the wet etching. After the wet etching step, a part of the first conductive portion may be removed.
  • the first electronic device of the present invention comprises: a first conductive portion containing a first metal or metal compound having a first balanced electrode potential; and a second metal or metal having a second balanced electrode potential.
  • a first base containing a compound and having a second conductive part electrically connected to the first conductive part; a base layer formed on the first base; and a surface of the base layer.
  • An electronic device comprising: a formed reflecting portion having a plurality of concave portions or convex portions; and a cover portion provided at a position corresponding to the plurality of concave portions or convex portions; An underlayer main body formed of a conductive material and covering the covering portion.
  • FIG. 6 is a sectional view taken along the line III-III of FIG.
  • FIG. 9 is a cross-sectional view taken along the line IV-IV shown in FIG.
  • FIG. 24 is a cross-sectional view showing a substrate on which a gate electrode 201, a gate insulating film 202, an a-Si layer 203, and a protective film 204 are formed.
  • FIG. 37 is a cross-sectional view taken along the line VI-VI of FIG.
  • FIG. 38 is a cross-sectional view of the substrate on which the conductive film 93 is formed.
  • FIG. 50 is a cross-sectional view of the substrate on which the conductive film 93 is formed.
  • FIG. 84 is a partial plan view of a TFT array substrate 500 according to the fifth embodiment of the present invention used in a reflective liquid crystal display device having a top gate structure.
  • FIG. 100 is a cross-sectional view of the substrate of FIG. 98 as seen from the VIII-VIII direction.
  • the gate insulating film 8 After the formation of the a—Si layer 7, the gate insulating film 8 is formed.
  • This gate insulating film 8 has holes 8a, 8b and 8c.
  • the hole 8 a is a hole for exposing the drain electrode 4.
  • the hole 8b is a hole for exposing the connecting portion 51a of the gate bus end 51.
  • the hole 8c is a hole for exposing the MoCr unnecessary portion 26a covering the gate terminal 6. 'After forming the gate insulating film 8, that to form a conductive film by using a material such as gut-electrode (see FIG. 7) D
  • the A 1 Cu film 9 2 ′ acts as an anode, and the reaction formula (2) that emits electrons (e ⁇ ) occurs preferentially. It is conceivable that.
  • the MoCr film 91 ′ acts as a force source, and the reaction formula (3) for receiving electrons occurs preferentially.
  • H 2 O on the left side of the reaction formula (3) represents H 20 which is a main component of the developer.
  • FIG. 20 is a cross-sectional view of the substrate after the protrusion 110 ′ has been postbaked.
  • the projection 110 ′ By projecting the projection 110 ′, the projection 11.0 ′ is melted, and the semi-cylindrical projection 110 ′ is formed from the substantially cylindrical projection 110 ′.
  • the drain electrode 4 and the gate terminal 6 are covered with a coating film 100, but the drain electrode 4 is electrically connected to a reflective electrode 13 (see FIG. 1) described later.
  • gate terminal 6 must be electrically connected to a gate driver (not shown). Therefore, if the drain electrode 4 and the gate terminal 6 remain covered with the coating film 100, the electrical connection between the drain electrode 4 and the reflective electrode 13 and the electrical connection between the good terminal 6 and the gate driver Can not be secured. Therefore, after forming a large number of projections 11, the coating film 100 is etched using these projections 11 as an etching mask to expose the drain electrode 4 and the gate terminal 6 (see FIG. 21). .
  • the flattening film 12 has a hole 12 a for exposing a part of the drain electrode 4. Since many projections 11 exist under the planarization film 12, many irregularities are formed on the surface of the planarization film 12 reflecting the shape of the many projections 11. .
  • the Mo Cr film 9 1 ′ Since it is easier to form the coating film 100 so as to cover both the A 1 Cu film 9 2 ′ and the A 1 Cu film 9 2 ′, in the first embodiment, the coating film 100 is 'And A 1 C It is formed so as to cover both the first film 9 2 ′.
  • a two-layer film of the ITO film 205 and the MoCr film 206 is formed as the conductive film.
  • the layers 205 and 206 are wet-etched.
  • FIG. 28 is a cross-sectional view showing a substrate on which a large number of protrusions 210 are formed.
  • FIG. 32 is a plan view of a part of the substrate on which the gate bus end 51 and the sacrificial electrode 60 are formed.
  • FIG. 33 is a cross-sectional view taken along the line III-III of FIG.
  • FIG. 4 is a cross-sectional view taken along the line IV-IV in FIG.
  • the sacrificial electrode Reference numeral 60 denotes a sacrificial electrode main body 60 a and a sacrificial electrode connecting part 60 b connected to a gate bus main body 5 10 described later.
  • the sacrificial electrode 60 is formed at a position closer to the display area than the gate terminal 6 is.
  • the sacrificial electrode 60 itself does not contribute to the circuit operation of the TFT array substrate 300.
  • the sacrificial electrode 60 has an effect of preventing the gate terminal 6 from being damaged during the manufacture of the TFT array substrate 300. How the sacrificial electrode 60 prevents damage to the gut terminal 6 during the manufacture of the TFT array substrate 300 will be described later in detail.
  • the sacrificial electrode main body 60a and the gate terminal 6 were also removed. It is temporarily immersed in the developer. Since the gate electrode 9 and the gate bus main body 5110 are composed of the MoCu film 91 'and the 11th film 92', they contain A1 and Mo. On the other hand, the gate terminals 6 and the sacrificial electrode main portion 6 0 a is contained I n 2 ⁇ 3. The equilibrium electrode potentials of these metals A 1, Mo and In 2 ⁇ 3 are expressed by equation (4), so that A 1 has the smallest equilibrium electrode potential. On the other hand, I ⁇ 2 ⁇ 3 has the largest equilibrium electrode potential. Therefore, by exposing the exposed Gout electrode 9 and the Gout bath main body 5 10 etc. to the developing solution, the batteries represented by the reaction formulas (5) and (6) referred to in the description of FIG. 16 are obtained. It is likely that a reaction will occur. The reaction formulas (5) and (6) are shown below again.
  • the resistance of the gate terminal 6 can be kept low without affecting the operation of the TFT array substrate 300. If the area of the sacrificial electrode body 60 a of the sacrificial electrode 60 is too small, the sacrificial electrode 60 cannot sufficiently exhibit the function of protecting the gate terminal 6 from the battery reaction.
  • the area of the zero sacrificial electrode main body 60a is preferably large.
  • a flattening film 12 is formed (see FIGS. 29 to 31).
  • an underlayer composed of the protrusions 11 and the planarizing film 12 is formed.
  • a reflective electrode 13 is formed.
  • the TFT array substrate 300 is manufactured.
  • the sacrificial electrode 60 by connecting the sacrificial electrode 60 that does not contribute to the circuit operation of the TFT array substrate 300 at all to the good bus main body 5 10, the sacrificial electrode 60 becomes a victim of the gate terminal 6 and reacts. Damage caused by equation (6). Therefore, the good terminal 6 can be effectively prevented from being damaged, and the good terminal 6 can be maintained at a low resistance.
  • a gate insulating film 8 is formed so as to cover the surface of the substrate 1 on which the a-Si layer 7 is formed.
  • This gate insulating film 8 has holes 8a, 8b, 8c, 8d and 8e.
  • the hole 8 a is a hole for exposing the drain electrode 4.
  • the hole 8b is a hole for exposing the sacrificial electrode connection portion 60b.
  • Hole 8c is sacrificed A hole for exposing the MoCr unnecessary portion 26b covering the electrode main portion 60a.
  • the hole 8d is a hole for exposing the connecting portion 51a of the gate bus end 51.
  • Hole 8 e is a hole for exposing Mo Cr unnecessary portion 26 a covering gate terminal 6.
  • the sacrificial electrode main body 60a is still a MoCr unnecessary part.
  • This MoCr unnecessary portion 26 b is continuously etched following the etching of the conductive film 93. Therefore, the sacrificial electrode main body 60a can be exposed before the protrusion 11 of the underlayer is formed, so that the gate terminal 6 is hardly damaged.
  • ITO is used as the material of the gate terminal 6
  • IZO is used instead of ITO
  • the protrusion 1 It is possible to prevent a phenomenon in which the material (1) is removed more than necessary, and also to prevent the gate terminal 6 from being damaged.
  • the left side of FIG. 57 is the display area where the TFT and the reflective electrode and the like are formed, and the right side is the peripheral area where the ESD transistor and the source terminal 181, etc. are formed.
  • This ESD transistor is for preventing electrostatic rupture of a TFT transistor provided for each pixel in the display area. Note that for convenience of explanation, these display area and peripheral area are shown schematically. Hereinafter, a method of manufacturing the TFT array substrate 400 will be described.
  • a source electrode 151 and a drain electrode 152 of the TFT transistor are formed in the display area of the substrate 1.
  • a source electrode 16 1 and a drain electrode 16 2 of the ESD transistor, a sacrificial electrode 17 1, and a source terminal 18 1 are formed in the peripheral region.
  • a source bus 1911 is formed to extend in the X direction from the display area to the peripheral area.
  • the source electrode 15 1 of the TFT transistor, the source electrode 16 1 of the ESD transistor, the sacrificial electrode 17 1, and the source terminal 18 1 are formed so as to be connected to the source bus 19 1.
  • the conductive film 177 is composed of a MoCr film 1775 made of a material containing Mo as a main component and Cr added, and an AlCu made of a material containing A1 as a main component and added Cu. And a membrane 1 76. After the MoCr film 175 and the AlCu film 176 are formed in this manner, these films 175 and 176 are patterned to form a gut bath or the like (FIGS. 68 and FIG. See 6 9).
  • the A 1 Cu film 176 and the Mo Cr film 175 are subjected to wet etching. As a result, the source terminal 18 1 and the sacrificial electrode main body 17 1 a are exposed.
  • FIG. 70 is a partial plan view of the substrate immediately after the protrusion 11 is formed. Note that the protrusions 11 are indicated by white circles.
  • the sacrificial electrode 17 1 itself is an electrode that is not involved in the operation of the TFT array substrate 400 at all. Therefore, even if the sacrificial electrode 17 1 is damaged, the operation of the TFT array substrate 400 is not affected. In addition, since the sacrificial electrode 17 1 is damaged as a result of sacrifice of the source terminal 18 1, the source terminal 18 1 is hardly damaged and the resistance value of the source terminal 18 1 is kept low.
  • a flattening film 12 (see FIGS. 57, 58 and 59) is formed. In this way, an underlayer composed of the protrusions 11 and the flattening film 12 is formed. After forming the underlayer, a reflective electrode 13 (see FIGS. 57, 58 and 59) is formed. Thus, the TFT array substrate 400 is manufactured.
  • the sacrificial electrode 171 which does not contribute to the circuit operation of the TFT array substrate 400 at all, is electrically connected to the ESD gate electrode 164 through the source bus 191, so that the sacrificial electrode 171, 1 is sacrificed by the source terminal 18 1 and is damaged by the reaction equation (6). Therefore, it is possible to efficiently prevent the source terminal 181 from being damaged, and to maintain the source terminal 181 at a low resistance.
  • FIG. 74 is a partial plan view of the substrate on which the a-Si layers 15 3 and 16 3 and the gate insulating film 16 0 are formed.
  • FIG. 75 is a III-III direction of FIG.
  • FIG. 76 is a cross-sectional view taken along the line IV-IV in FIG.
  • an a-Si layer 15 3 is formed between the source electrode 15 1 and the drain electrode 15 2 of the TFT transistor, and in the peripheral area, the source electrode 16 1 of the E SD transistor is formed.
  • An a-Si layer 163 is formed between the drain electrode 162 and the drain electrode 162.
  • the gate insulating film 160 is formed on the substrate 1 on which the a-Si layers 153 and 163 are formed.
  • the gate insulating film 160 is patterned so as to have holes l'600a, 160b, 160c, 160d, and 160e.
  • the hole 160a is a hole for exposing the drain electrode 152.
  • the hole 160b is a hole for exposing the drain electrode 162 of the ESD transistor.
  • the hole 160c is a hole for exposing the source bus 1991.
  • the hole 160d is a hole for exposing the unnecessary MoCr portion 26b covering the sacrificial electrode main body 171a.
  • the hole 160 e is a hole for exposing the MoCr unnecessary portion 26 a covering the source terminal 18 1.
  • the conductive film 177 is wet-etched and covered with the resist film Res.
  • the portion of the conductive film 177 remains without being removed, but is not covered with the resist film Res.
  • the portions of the conductive films 17 and 7 are removed.
  • a TFT gate electrode 154, a gate bus 155, an ESD wiring 165, and an ESD gate electrode 164 are formed under the resist film Res. 6a and 26b are exposed.
  • the source terminal 18 1 is covered with the MoCr unnecessary portion 26a, and the sacrificial electrode main body 17 1a is covered with the MoCr unnecessary portion 26b. I want to. Since the MoCr unnecessary portion 26a is unnecessary for the source terminal 181, the MoCr unnecessary portion 26a needs to be removed.
  • the sacrificial electrode main body 171a immediately after etching the conductive film 177 (that is, immediately after the formation of the ESD gate electrode 164, etc.), the sacrificial electrode main body 171a still has no MoCr unnecessary portion 26b. (See Fig. 81.) This unnecessary portion of MoCr 26 b
  • the conductive film 177 is etched continuously after the etching. Therefore, the sacrificial electrode main body 1771a can be exposed before the formation of the protrusion 11 of the underlayer, and damage to the source terminal 1811 can be suppressed.
  • a source electrode 2, a source bus 3, and a drain electrode 4 are formed in the display area.
  • the source bus 3 is formed so as to extend in the y direction, and the source electrode 2 is formed so as to be connected to the source bus 3.
  • a gate bus end 51 and a gate terminal 6 are formed in the peripheral area.
  • the gate terminal 6 is formed so as to extend to the gate bus end 51.
  • the gate bus end 51 is connected to a gate bus bridge 53 described later (see FIGS. 98 and 99).
  • First connection 5 1a connected to A second connection portion 51c connected to a sacrificial electrode 14 (see FIGS. 988 and 100) described later, and extending from these connection portions 51a and 51c to the gate terminal 6. Extending portion 51b.
  • an underlayer having the protrusions 11 and the planarizing film 12 is formed.
  • the gate insulating film 8 is doped using the underlayer as an etching mask. Light etching (see Fig. 94 and Fig. 95).
  • the gate insulating film 8 is dry-etched using the base layer as an etching mask, so that the gate insulating film 8 corresponds to the holes 12a, 12c, 12d, and 12e of the planarization film 12. Holes 8a, 8c, 8d and 8e are formed.
  • the hole 8 a is a hole for exposing the drain electrode 4.
  • the hole 8c is a hole for exposing the connecting portion 51a of the gate bus end 51.
  • the hole 8d is a hole for exposing the connecting portion 51c of the gate bus end 51.
  • the hole 8 e is a hole for exposing the MoCr unnecessary portion 26 a covering the gate terminal 6.
  • the portion of the gate insulating film 8 corresponding to the hole 12 b of the flattening film 12 is not etched because it is protected by the connecting portion 52 a of the gate bus main body 52.
  • the resist film Res A reflective electrode 13, a gate bus bridge 53 and a sacrificial electrode 14 are formed below.
  • the gate bus bridge 53 By forming the gate bus bridge 53, the good bus end 51 and the gate bus main body 52 are electrically connected.
  • the gate bus 5 is composed of the gate bus end 51, the gate bus body 52, and the gate bus bridge 53.
  • the sacrificial electrode 14 is electrically connected to the gate terminal 6 through the connection portion 51 c of the gate bus end 51. Unnecessary portions of the Ag film 130 are removed by wet-etching the Ag film 130, so that the MoCr unnecessary portion 26a covering the gate terminal 6 is removed. Exposed.
  • the wet etching of the Ag film 130 exposes the unnecessary MoCr portion 26a covered with the Ag film 130.
  • the side end surface 13a of the reflective electrode 13, the side end surface 53a of the gate bus bridge 53, and the side end surface 1 of the sacrificial electrode 14 are provided. 4 a and MoCr unnecessary portion 26 a come into contact with the etching solution.
  • the relationship between the equilibrium electrode potential of Ag, which is the material of the reflective electrode 13, the gate bus bridge 53, and the sacrificial electrode 14, and Mo, which is the material of the MoCr unnecessary part 26 a, is expressed by equation (9) Is represented by
  • an electronic device manufacturing method for preventing or mitigating a phenomenon that a metal film is removed more than necessary, and an electronic device to which this method is applied are obtained.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

電子装置製造方法及び電子装置
技術分野
本発明は、 電気的に接続された複数の導電部を有する電子装置の製造方法及 びその方法が適用された電子装明置に関する。 田
背景技術
反射型液晶表示装置や半透過型液晶表示装書置等の反射体が形成される液晶表 示装置では、反射体に四部又は凸部を持たせるために、反射体を形成する前に、 多数の凹部又は凸部を有する下地層が形成される。 下地層の材料には感光性材 料が用いられている。下地層を形成する場合、支持体上に感光性材料を塗布し、 ベーキングすることによって感光性膜を形成し、 この感光性膜を露光し、 現像 することによって感光性膜がパターエングされる。
感光性膜が塗布される支持体の表面には、 通常、 ゲートバスやゲート端子等 を構成する種々の導電膜が露出している。 従って、その感光性膜を露光、 現像 すると、 感光性膜の現像時に感光性膜の不要な部分が現像液によって除去され、 その結果、 感光性膜で覆われていた種々の導電膜が露出し、 現像液がこの露出 した種々の導電膜に接触する。 このように、現像液が種々の導電膜に接触して しまうと、 感光性膜が必要以上に除去されたり、 現像液に接触した導電膜が損 傷を受けてしまうという現象が生じる場合がある。
上記の例では、 現像液が種々の導電膜に接触したときの様子について説明し たが、 例えば、 金属膜をウエットエッチングするときにエッチング液が種々の 導電部に接触したときにも、 金属膜が必要以上に除去されてしまうという現象 が生じる場合がある。 発明の開示
本発明の目的は、 感光性膜が必要以上に除去される現象を防止又は緩和する 電子装置製造方法、 及びこの方法が適用された電子装置を提供することにある。 本発明の他の目的は、 現像液に接触した導電膜が損傷を受けてしまう現象を 防止又は緩和する電子装置製造方法、 及びこの方法が適用された電子装置を提 供することにある。
本発明の更に他の目的は、 金属膜が必要以上に除去されてしまうという現象 を防止又は緩和する電子装置製造方法、 及びこの方法が適用された電子装置を 提供することにある。
上記目的を達成する本発明の第 1の電子装置製造方法は、 第 1の平衡電極電 位を有する第 1の金属又は金属化合物を含有する第 1の導電部と、 第 2の平衡 電極電位を有する第 2の金属又は金属化合物を含有し、 前記第 1の導電部に電 気的に接続された第 2の導電部とを有する第 1の導電部所有体であって、 前記 第 1及び第 2の導電部が表面に露出した第 1の導電部所有体を形成する工程、 前記第 1の導電部所有体の前記表面に被覆膜を形成する工程、 前記被覆膜が形 成された第 1の導電部所有体上に感光性膜を形成する工程、 前記感光性膜を所 定の露光パターンに露光する工程、 及び前記露光された感光性膜を現像するェ 程、 を有する。
本発明の第 1の導電部装置製造方法では、 感光性膜を形成する前に、 基板の 表面に被覆膜が形成される。 従って、 感光性膜を現像することによって感光性 膜の不要な部分が除去されても、 被覆膜で覆われた導電部は、 現像液には接触 しない。 この結果、 この被覆膜で覆われた導電部はアノード又は力ソードとし て作用せず、 電池反応を生じなくすることができる。 このように電池反応を生 じなくすることによって、 感光性膜が必要以上に除去されたり、 導電部が損傷 を受けることを防止することができる。
ここで、 前記第 1の導電部所有体を形成する工程は、 支持体上に、 前記第 の導電部に前記第 2の導電部が重なるように前記第 1及び第 2の導電部を形 成する工程を有することができる。 この場合、 前記第 1の導電部所有体を形成 する工程は、 前記第 1及び第 2の導電部を形成する工程の前に、 前記支持体上 に絶縁膜を形成する工程を有することができる。
また、 前記第 1の導電部所有体を形成する工程は、 前記第 1の導電部が絶縁 膜の孔を通じて前記第 2の導電部に電気的に接続されるように、 前記第 1及び 第 2の導電部を形成する工程を有することもできる。
また、 本発明の第 1の電子装置製造方法において、 前記絶縁膜を形成するェ 程が、 窒化シリコン又は二酸化シリコンを有する絶縁膜を形成する工程である 場合、 前記被覆膜を形成する工程が、 酸化モリブデンクロムを含む被覆膜を形 成する工程とすることが好ましい。
被覆膜が絶縁膜を覆つている場合、 被覆膜をエッチングすることによって、 絶縁膜の一部が露出する。 このときに、 被覆膜だけでなく絶縁膜も一緒にエツ チングされてしまう と、 絶縁膜が損傷を受け、 絶縁膜の機能に悪影響を与える 恐れがある。 従って、 被覆膜の材料のエッチング速度と、 絶縁膜の材料のエツ チング速度との比 （エッチング選択比） は、 十分大きいことが要求される。 こ の目的を達成するためには、 絶縁膜の材料に、 例えば窒化シリコン又は二酸化 シリコンが使用されている場合は、 被覆膜の材料としては酸化モリブデンクロ ムを好適に使用することができる。 エッチング選択比の違いのため、 酸化モリ ブデンクロムを除去することによって窒化シリコン又は二酸化シリコンが露 出しても、 窒化シリコン又は二酸化シリコンはほとんどエッチングされなレ、。 従って、 絶縁膜の機能を良好に保つことができる。
本発明の第 2の電子装置製造方法は、 第 1の平衡電極電位を有する第 1の金 属又は金属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有し、 前記第 1の導電部に電気的に接続された第 2の導電部とを有する第 2の導電部所有体であって、 前記第 1及び第 2の導電 部が表面に露出した第 2の導電部所有体を形成する工程、 前記第 2の導電部所 有体の前記表面に感光性膜を形成する工程、 前記感光性膜を所定の露光パター ンに露光する工程、 及び前記露光された感光性膜を現像する工程、 を有する電 子装置製造方法であって、 前記第 2の導電部所有体を形成する工程が、 前記第 1及び第 2の導電部に電気的に接続された犠牲電極を有する前記第 2の導電 部所有体であって、 前記犠牲電極が前記表面に露出した前記第 2の導電部所有 体を形成する工程である。 .
本発明の第 2の導電部装置製造方法では、 第 2の導電部所有体の表面に露出 している第 1及び第 2の導電部は、 それぞれ第 1及び第 2の平衡電極電位を有 する第 1及び第 2の金属又は金属化合物を含有している。 更に、 このような第 1及び第 2の導電部が表面に露出した導電部所有体に、 感光性膜が形成される。 従って、 この感光性膜を現像することによって感光性膜の一部が除去され、 こ の結果第 1及び第 2の導電部が現像液に接触してしまう と、 これら第 1及び第 2の導電部がァノード又は力ソードとして作用し電池反応が生じる。 導電部に おいてこの電池反応が促進すると、 導電部自体が損傷を受けたり、 感光性膜が 必要以上に除去される恐れがある。 従って、 導竃部では、' 電池反応はできるだ け促進されないようにすることが望まれる。 そこで、 本発明の第 2の導電部装 置製造方法では、 第 2の導電部所有体は、 第 1及び第 2の導電部に電気的に接 続された犠牲電極を備えており、 この第 2の導電部所有体の表面には犠牲電極 が露出している。 第 2の導電部所有体の表面に犠牲電極が露出しているため、 この第 2の導電部所有体に感光性膜を形成し、 この感光性膜を現像すると、 第 1及び第 2の導電部だけでなく犠牲電極も露出し、 犠牲電極が一時的に現像液 に接触する。 従って、 感光性膜を現像することによって第 1及び第 2の導電部 が現像液に接触したとしても、 犠牲電極も現像液に接触しているため、 この第 1及び第 2の導電部だけでなく犠牲電極もァノード又はカソードとして作用 し、 この結果、 第 1及び第 2の導電部だけでなく犠牲電極でも電池反応が起き る。 本発明の第 2の導電部装置製造方法において、. もし犠牲電極を形成しない と仮定すると、 電池反応の起こる場所は第 1及び第 2の導電部にだけ集中する 力 S、 実際は犠牲電極を備えているため、 電池反応の起こる場所を第 1及び第 2 の導電部だけでなく犠牲電極にも分散させることができる。 この結果、 第 1及 び第 2の導電部での電池反応は促進されにく くなり、 感光性膜が必要以上に除 去されたり、 導電部が損傷を受けることを防止又は抑制することができる。 犠牲電極は、 例えば、 第 1及び第 2の導電部のうちの一方に直に接続されて もよく、 又は第 1及び第 2の導電部のうちの一方に一体成形されていてもよレ、。 ここで、 第 2の導電部所有体を形成する工程は、 例えば、 第 1の導電部に前 記第 2の導電部が重なるように前記第 1及び第 2の導電部を形成する工程を 有したり、 又は第 1の導電部が絶縁膜の孔を通じて前記第 2の導電部に電気的 に接続されるように、 前記第 1及び第 2の導電部を形成する工程を有すること ができる。
本発明の第 3の電子装置製造方法は、 第 1の平衡電極電位を有する第 1の金 属又は金属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有し、 前記第 1の導電部に電気的に接続された導 電膜とを有する第 3の導電部所有体であって、 前記導電膜が表面に露出した第 3の導電部所有体を形成する工程、 及び前記第 2の金属又は金属化合物を含有 し前記第 1の導電部に電気的に接続された第 2の導電部が形成されるように、 前記導電膜をゥエツ トエッチングする工程、 を有する電子装置製造方法であつ て、 前記ウエッ トエッチング工程が、 前記第 2の導電部の他に、 前記第 1の導 電部に電気的に接続された犠牲電極が形成されるように、 前記導電膜をゥエツ トエッチングする。
本発明の第 3の導電部装置製造方法では、 ゥエツ トエッチング工程によって、 第 2の導電部だけでなく第 1の導電部もエッチング液に接触し、 第 1及び第 2 の導電部がァノード又はカソードとなって電池反応が生じる場合がある。 この 電池反応が生じると、 第 2の導電部の材料のエッチング速度が速くなり、 第 2 の導電部を所望の寸法にすることが困難になる。 従って、 第 2の導電部が所望 の寸法を有するこどができるように、 電池反応はできるだけ促進されないこと が望まれる。 そこで、 本発明の第 3の導電部装置製造方法では、 上記ウエッ ト エッチング工程が、 上記第 2の導電部の他に、 上記第 1の導電部に電気的に接 続された犠牲電極が形成されるように、 上記導電膜をゥエツトエッチングして いる。 第 2の導電部の他に犠牲電極を形成するため、 導電膜をウエットエッチ ングすることによって、 第 1及び第 2の導電部だけでなく犠牲電極も一時的に エッチング液に接触した状態となる。 従って、 第 1及び第 2の導電部だけでな く犠牲電極もアノード又は力ソードとして作用するため、 第 1及び第 2の導電 部だけでなく犠牲電極でも電池反応が起き、 電池反応の起こる場所を第 1及び 第 2の導電部だけでなく犠牲電極にも分散させることができる。 この結果、 第 2の導電部での電池反応は促進されにくくなり、 導電膜を、 所望の形状を有す る第 2の導電部が形成されるように容易にゥエツ トエッチングすることがで きる。
本発明の第 3の電子装置製造方法は、 例えば、 前記導電膜が前記第 1の導電 部を覆うように形成され、 前記ウエットエッチング工程が、 前記第 1の導電部 の少なく とも一部を露出するように、 前記導電膜をゥエツトエッチングする場 合に、 特に有効である。 ウエットエッチング工程の後、 第 1の導電部の一部は 除去される場合もある。
本発明の第 1の電子装置は、 第 1の平衡電極電位を有する第 1の金属又は金 属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属 又は金属化合物を含有し、 前記第 1の導電部に電気的に接続された第 2の導電 部とを有する第 1の基体、 前記第 1の基体に形成された下地層、 及び前記下地 層の表面に形成された、 複数の凹部又は凸部を有する反射部、 を有する電子装 置であって、 前記下地層が、 前記複数の凹部又は凸部に対応する位置に設けら れた被覆部、及び感光性材料により形成された、前記被覆部を覆う下地層本体、 を有する。
また、 本発明の第 2の電子装置は、 第 1の平衡電極電位を有する第 1の金属 又は金属化合物を含有する第 1の導電部、 第 2の平衡電極電位を有する第 2の 金属又は金属化合物を含有し、 前記第 1の導電部に電気的に接続された第 2の 導電部、 及び前記第 1及び第 2の導電部に電気的に接続された犠牲電極、 を有 する。
また、 本発明の画像表示装置は、 上記の電子装置を備えている。 図面の簡単な説明
図 1は、 トップゲ一ト構造を有する反射型液晶表示装置に用いられる本発 明の第 1実施形態の T F Tアレイ基板 20の一部平面図である。
図 2は、 図 1の I一 I方向から見た断面図である。
図 3は、 ソースバス 3及びゲートバスの端部 5 1等が形成された基板の一 部平面図である。
図 4は、 図 3の Π_Π方向から見た断面図である。
図 5は、 a— S i層 7及びゲート絶縁膜 8が形成された基板の一部平面図 である。
図 6は、 図 5の III— III方向の断面図である。
図 7は、 導電膜 9 3が形成された基板の断面図である。
図 8は、 Mo C r膜 9 1と A l C u膜 9 2とがパターユングされた直後の 基板の一部平面図である。
図 9は、 図 8に示す IV— IV方向の断面図である。
図 1 0は、 Mo C r不要部 2 6 aがゥエツトエッチングされた後の基板を 示す断面図である。
図 1 1は、 導電部所有体 Aを示す断面図である。
図 1 2は、 従来のやり方で形成された下地層及びその下地層の上に形成さ れた反射電極 1 3が設けられた基板の断面図である。
図 1 3は、 感光性膜が形成された基板の断面図である。
図 1 4は、 図 1 3に示す感光性膜を現像した直後の基板の断面図である。 図 1 5は、 図 14に示す領域 R 1の拡大図である。
図 1 6は、 図 1 4に示す領域 R 2の拡大図である。 図 1 7は、 被覆膜が形成された基板を示す断面図である。
図 1 8は、 感光性膜 1 1 0が形成された基板の断面図である。
図 1 9は、 感光性膜 1 1 0が現像された後の基板の断面図である。
図 20は、 突起 1 1 0 ' がポストベータされた後の基板の断面図である。 図 2 1は、 被覆膜 1 0 0がエッチングされた後の基板の断面図である。 図 2 2は、 平坦化膜 1 2が形成された基板の断面図である。
図 2 3は、 ボトムグート構造を有する反射型液晶表示装置に用いられる本 発明の第 2実施形態の T FTアレイ基板 20 0の一部断面図である。
図 24は、 ゲート電極 20 1、 ゲート絶縁膜 20 2、 a— S i層 20 3及 び保護膜 204が形成された基板を示す断面図である。
図 2 5は、 導電膜が形成された基板の断面図である。
図 2 6は、 I TO膜 20 5と Mo C r膜 20 6とをゥエツトエッチングし た後の基板の断面図である。
図 2 7は、 被覆膜 20 9'が形成された基板を示す断面図である。
図 2 8は、 多数の突起 2 1 0が形成された基板を示す断面図である。
図 2 9は、 トップゲ一ト構造を有する反射型液晶表示装置に用いられる本 発明による第 3実施形態の T F Tアレイ基板 3 00の一部平面図である。
図 3 0は、 図 2 9の. I一 I方向から見た断面図である。
図 3 1は、 図 2 9の ΙΙ— Π方向から見た断面図である。
図 3 2は、 ゲートバス端部 5 1及び犠牲電極 6 0等が形成された基板の一 部平面図である。
図 3 3は、 図 3 2の III一 III方向から見た断面図である。
図 34は、 図 3 2の IV— IV方向から見た断面図である。
図 3 5は、 基板 1上に a— S i層 7及びゲート絶縁膜 8が形成された基板 の一部平面図である。
図 3 6は、 図 3 5の V_V方向から見た断面図である。
図 3 7は、 図 3 5の VI— VI方向から見た断面図である。 図 3 8は、 導電膜 9 3が形成された基板の断面図である。
図 3 9は、 導電膜 9 3が形成された基板の断面図である。
図 40は、 Mo C r膜 9 1と A l C u膜 9 2とがゥエツトエッチングされ た後の基板の- -部平面図である。
図 4 1は、 図 40の VII— VII方向から見た断面図である。
図 4 2は、 図 40の VIII— VIII方向から見た断面図である。
図 4 3は、 突起 1 1が形成された直後の基板の一部平面図である。
図 4 4は、 グートバス端部 5 1等が形成された基板の一部平面図である。 図 4 5は、 図 44の I— I方向から見た断面図である。
図 4 6は、 図 44の II— II方向から見た断面図である。
図 4 7は、 a - S i膜 7及び絶縁膜 8が形成された基板の一部平面図であ 図 4 8は 図 4 7の III一 III方向から見た断面図である。
図 4 9は 図 4 7の IV—IV方向から見た断面図である。
図 5 0は 導電膜 9 3が形成された基板の断面図である。
図 5 1は 導電膜 9 3が形成された基板の断面図である。
図 5 2は 導電膜 9 3がパターユングされた後の基板の一部平面図である c 図 5 3は 図 5 2の V— V方向から見た断面図である。
図 5 4は 図 5 2の VI— VI方向から見た断面図である。
図 5 5は Mo C r不要部 2 6 a及び 2 6 bがゥエツトエッチングされた 後の基板を示す断面図である。
図 5 6は、 M o C r不要部 2 6 a及び 2 6 bがゥエツトエッチングされた 後の基板を示す断面図である。
図 5 7は、 トップゲート構造を有する反射型液晶表示装置に用いられる本 発明による第 4実施形態の T FTアレイ基板 40 0の一部平面図である。
図 5 8は、 図 5 7の 1_1方向から見た断面図である。
図 5 9は、 図 5 7の II一 II方向から見た断面図である。 図 6 0は、 ソースバス 1 9 1及び犠牲電極 1 7 1等が形成された基板の一 部平面図である。 .
図 6 1は、 図 6 0の III— III方向から見た断面図である。
図 6 2は、 図 6 0の IV— IV方向から見た断面図である。
図 6 3は、 ガラス基板 1上に a— S i層 1 5 3及び 1 6 3とゲート絶縁膜
1 6 0とが形成された基板の一部平面図である。
図 64は、 図 6 3の V— V方向から見た断面図である。
図 6 5は、 図 6 1の VI— VI方向から見た断面図である。
図 6 6は、 導電膜 1 7 7が形成された基板の断面図である。
図 6 7は、 導電膜 1 7 7が形成された基板の断面図である。
図 6 8は、 Mo C r膜 1 7 5と A l C u膜 1 7 6とがパターユングされた 後の基板の一部平面図である。
図 6 9は、 図 6 8の VII— VII方向から見た断面図である。
図 70は、 突起 1 1が形成された直後の基板の一部平面図である。
図 7 1は、 ソースバス 1 9 1等が形成された基板の一部平面図である。 図 7 2は、 図 7 1の I— I方向から見た断面図である。
図 7 3は、 図 7 1の II— II方向から見た断面図である。
図 74は、 a— S i層 1 5 3及び 1 6 3とゲート絶縁膜 1 6 0とが形成さ れた基板の一部平面図である。
図 7 5は、 図 74の III— III方向から見た断面図である。
図 7 6は、 図 74の IV—IV方向から見た断面図である。
図 7 7は、 導電膜 1 7 7が形成された基板の断面図である。
図 7 8は、 導電膜 1 7 7が形成された基板の断面図である。
図 7 9は、 導電膜 1 7 7がパターユングされた後の基板の一部平面図であ る。
図 8 0は、 図 7 9の V— V方向から見た断面図である。
図 8 1は、 図 7 9の VI— VI方向から見た断面図である。 図 8 2は、 Mo C r不要部 2 6 a及び 2 6 bがゥエツトエッチングされた 後の基板を示す断面図である。
図 8 3は、 Mo C r不要部 2 6 a及び 2 6 bがゥエツトエッチングされた 後の基板を示す断面図である。
図 84は、 トップゲ一ト構造を有する反射型液晶表示装置に用いられる本 発明による第 5実施形態の T FTアレイ基板 5 0 0の一部平面図である。
図 8 5は、 図 84の I一 I方向から見た断面図である。
図 8 6は、 図 84の II一 II方向から見た断面図である。
図 8 7は、 グート端子 6等が形成された基板の一部平面図である。
図 8 8は、 図 8 7の III一 III方向から見た断面図である。
図 8 9は、 a— S i層 7、 ゲート絶縁膜 8、 ゲート電極 9及びゲートバス 本体部 5 2が形成された基板の一部平面図である。
図 9 0は、 図 8 9の IV— IV方向から見た断面図である。
図 9 1は、 下地層が形成された基板の一部平面図である。
図 9 2は、 図 9 1の V— V方向から見た断面図である。
図 9 3は、 図 9 1の VI— VI方向から見た断面図である。
図 94は、 ゲート絶縁膜 8がドライエッチングされた後の基板を示す断面 図である。
図 9 5は、 ゲート絶縁膜 8がドライエッチングされた後の基板を示す断面 図である。
図 9 6は、 A g膜 1 3 0が形成された基板の断面図である。
図 9 7は、 A g膜 1 3 0が形成された基板の断面図である。
図 9 8は、 A g膜 1 3 0をゥエツトエッチングした直後の基板の一部平面 図である。
図 9 9は、 図 9 8の基板の VII— VII方向から見た断面図である。
図 1 00は、 図 9 8の基板の VIII— VIII方向から見た断面図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について、 液晶表示装置に用いられる T F Tアレイ 基板を製造する場合を取り上げて説明するが、 本発明は、 液晶表示装置に用い られる T F Tアレイ基板以外にも適用することができる。
[実施形態 1 ]
図 1は、 トップゲ一ト構造を有する反射型液晶表示装置に用いられる本発明 の第' 1実施形態の T F Tアレイ基板 2 0の一部平面図、 図 2は、 図 1の I一 I方 向から見た断面図である。 尚、 本実施形態では、 反射型の液晶表示装置につい て説明しているが、 例えば半透過型の液晶表示装置にも適用することができる。 図 1及び図 2の左側は T F T及び反射電極 1 3等が形成される表示領域であ り、 図 1及び図 2の右側はゲート端子 6が形成される周辺領域である。 説明の 便宜上、 これら表示領域及び周辺領域は概略的に示されていることに注意され たい。
以下、 図 1及び図 2に示す T F Tアレイ基板 2 0の製造方法について説明す る。
先ずガラス基板 1上に、 ソース電極 2、 ソースバス 3、 ドレイン電極 4、 ゲ ートバスの端部 5 1及びゲート端子 6を形成する （図 3参照） 。
図 3は、 ソースバス 3及びゲートバスの端部 5 1等が形成された基板の一部 平面図、 図 4は、 図 3の I I一 I I方向から見た断面図である。
図 3に示すように、 表示領域には、 ソース電極 2、 ソースバス 3及びドレイ ン電極 4が形成されている。 ソースバス 3は y方向に延在するように形成され ており、 ソース電極 2はこのソースバス 3に繋がるように形成されている。 ま た、 周辺領域にはゲート端子 6とゲートバスの端部 （以下、 「ゲートバス端部」 という） 5 1 とが形成されている。 ゲート端子 6はゲートバス端部 5 1に繋が るように形成されている。 ゲートバス端部 5 1は、 後述するゲートバス 5の本 体部 5 1 0 (図 1 0参照） に接続される接続部 5 1 a と、 この接続部 5 1 a力 らゲート端子 6にまで延在する延長部 5 1 bとを有する。 ソース電極 2、 ソー スバス 3、 ドレイン電極 4及ぴゲートバス端部 5 1は、 I TOを含有する I T 〇部 2 5 と Mo C rを含有する Mo C r部 2 6との二層構造を有している。 こ のような二層構造のソース電極 2、 ソースバス 3、 ドレイン電極 4及びゲート バス端部 5 1は、 基板 1上に Mo C r膜/ I TO膜の二層膜を形成し、 この二 層膜をパターエングすることにより形成されている。 このように、 これらゲー トバス端部 5 1等を I TO部 2 5の単層構造ではなく、 I TO部 2 5と Mo C r部 2 6との二層構造とすることによって、 これらゲートバス端部 5 1等の抵 抗を低くすることができる。 ここでは、 ゲートバス端部 5 1の接続部 5 1 a及 び 5 1 cは I TO部 2 5と Mo C r部 2 6との二層構造を有しているが、 接続 部 5 1 a及び 5 1 cを I T〇部 2 5のみの単層構造と してもよい。 この場合、 ゲートバス端部 5 1の接続部 5 1 a及び 5 1 c力 S I T O部 2 5のみの単層構 造であっても、 ゲートバス端部 5 1の延長部 5 1 bを I T〇部 2 5と Mo C r 部 2 6との二層構造とすることによって、 グートバス端部 5 1 自体の抵抗値を 十分に低くすることができる。 ただし、 十分に低い抵抗値が得られるのであれ ば、 ゲートバス端部 5 1等は I TO部 2 5のみの単層構造であってもよい。
また、 ゲート端子 6はゲートバス端部 5 1に繋がるように形成されている力 このゲート端子 6は Mo C r部 26の一部分 2 6 a (図 3にクロスハッチング で示されている部分） で覆われていることに注意されたい。 ゲート端子 6にと つてこの M o C r部 26の一部分 2 6 a (以下、 Mo C r不要部 2 6 a と呼ぶ） は不要であり、 このため、 この Mo C r不要部 2 6 aは除去されなければなら ない。 しかしながら、 図 3及び図 4に示す状態において Mo C r不要部 2 6 a を除去しようとすると、 Mo C r不要部 26 aを除去するための専用のフォ ト リソ工程が必要となり、 製造工程数が增大する。 そこで、 製造工程数を増大さ せずに T F Tアレイ基板が製造できるように、 Mo C r不要部 2 6 aを直ぐに ' 除去するのではなく、 先に a _ S i層及びゲート絶縁膜を形成する。 尚、 I T 〇部 2 5 と Mo C r部 2 6との二層体 ο; 1 (図 4参照） は、 ゲート端部 5 1、 ゲート端子 6及ぴ Mo C r不要部.2 6 aを構成している。 図 5は、 a— S i層 7及びゲート絶縁膜 8が形成された基板の一部平面図、 図 6は、 図 5の III一 III方向の断面図である。
a— S i層 7を形成した後、 ゲート絶縁膜 8が形成される。 このゲート絶縁 膜 8は、 孔 8 a、 8 b及び 8 cを有する。 孔 8 aはドレイン電極 4を露出する ための孔である。 孔 8 bは、 ゲートバス端部 5 1の接続部 5 1 aを露出するた めの孔である。 孔 8 cは、 ゲート端子 6を覆っている Mo C r不要部 26 aを 露出するための孔である。 ' ゲート絶縁膜 8を形成した後、 グート電極等の材料を用いて導電膜を形成す る （図 7参照） D
図 7は、 導電膜 9 3が形成された基板の断面図である。
ここでは、 導電膜 9 3は、 C rが添加され Moを主成分とする材料からなる 膜 （以下、 Mo C r膜と呼ぶ） 9 1と、 C uが添加され A 1 を主成分とする材 料からなる膜 （以下、 A 1 C u膜と呼ぶ） 9 2とから構成される。 このように Mo C r膜 9 1 と A l C u膜 9 2とを形成した後、 これらの膜 9 1及び 9 2は リソグラフィ技術によってパターニングされる （図 8参照） 。
図 8は、 Mo C r膜 9 1 と A l C u膜 9 2とがパターユングされた直後の基 板の一部平面図、 図 9は、 図 8に示す IV—IV方向の断面図である。
図 8及び図 9には、 導電膜 9 3 (図 7参照） をパターユングするためのレジ ス ト膜 R e sが図示されている。 レジス ト膜 R e sを形成した後に導電膜 9 3 をウエッ トエッチングすることによって、 レジス ト膜 R e sの下にはゲート電 極 9とゲートバスの本体部 （以下、 「ゲートバス本体部」 と呼ぶ） 5 1 0とが 形成される。 また、 導電膜 9 3 (図 7参照） をウエッ トエッチングすることに よって、 導電膜 9 3の不要な部分が除去され、 この結果、 Mo C r部 2 6の M o C r不要部 2 6 aが露出する。 先に説明したように、 この Mo C r不要部 2' 6 aはゲート端子 6には不要であるので、 Mo C r不要部 2 6 aが露出したら レジス ト膜 R e sを剥離する前に、 この Mo C r不要部 2 6 aも一緒にゥエツ トエッチングする （図 1 0参照） 。 図 1 0は、 M o C r不要部 2 6 aがゥエツトエッチングされた後の基板を示 す断面図である。
M o C r不要部 2 6 aをゥエツトエッチングすることにより、 ゲート端子 6 を露出させることができる。 また、 M o C r不要部 2 6 aをゥエツトエツチン グすることによって、 この M o C r不要部 2 6 aと同じ材料であるゲート電極 4の M o C r部 2 6の一部もウエッ トエッチングされる。 ウエットエッチング が終了した後、 レジス ト膜 R e Sが剥離され、 図 1 1に示す導電部所有体 Aが 製造される。
尚、 ここでは、 ゲート端子 6を露出するために、 M o C r不要部 2 6 aを除 去する前にゲート絶縁膜 8を形成し （図 5及び図 6参照） 、 導電膜 9 3をゥェ ッ トエツチングする工程で M o C r不要部 2 6 aのゥエツトエッチングも一 緒に行うことによって、 ゲート端子 6を露出させている。 しかしながら、 グー ト絶縁膜 8を形成する前に、 図 4に示す二層体 α 1の M o C r不要部 2 6 aを 除去してゲート端子 6を露出させておいてもよい。 ただし、 ゲート絶縁膜 8を 形成する前に、 ゲート端子 6を露出させる場合は、 製造工程が増加するので、 図 3乃至図 1 0を参照しながら説明したように、 導電膜 9 3をウエットエッチ ングする工程で、 M o C r不要部 2 6 aのゥエツトエッチングも行うことが好 ましい。
図 1 1に示すように、 レジスト膜 R e s 2を剥離した後、 反射電極を形成す る前に、 この反射電極に所望の反射特性を持たせるための下地層を形成する。 しかしながら、 この下地層を従来のやり方で形成すると以下のような問題が生 じる。 この問題について、 図 1 2乃至図 1 6を参照しながら説明する。
図 1 2は、 従来のやり方で形成された下地層及びその下地層の上に形成され た反射電極 1 3が設けられた基板の断面図である。
下地層は、 感光性樹脂を材料として形成された多数の突起 1 1と、 この突起 1 1を覆うように形成された平坦化膜 1 2とから構成される。 平坦化膜 1 2の 下に多数の突起 1 1が存在しているため、 この平坦化膜 1 2の表面に凹凸が設 けられる。 平坦化膜 1 2の表面にこのような凹凸を設けておく ことによって、 反射電極 1 3の表面にも凹凸を設けることができ、 この結果、 反射電極 1 3の 反射特性を向上させることが可能となる。 以下に、 突起 1 1をどのようにして 形成しているかについて、 図 1 3及び図 1 4を参照しながら説明する。
図 1 3は、 感光性膜が形成された基板の断面図、 図 1 4は、 図 1 3に示す感 光性膜を現像した直後の基板の断面図である。
図 1 2に示す突起 1 1を形成するためには、 先ず、 ゲート電極 9が形成され た基板の表面に感光性樹脂を塗布し、 塗布した感光性樹脂をプリベータするこ とによって感光性膜 1 1 0を形成する。 その後、 感光性膜を突起 1 1に対応す る部分が残るように露光及び現像する。 感光性膜 1 1 0をこのように露光及び 現像することにより、，断面が略矩形状の多数の突起 1 1 0 ' が形成される （図 14参照） 。 多数の突起 1 1 0 ' の形成後、 この突起 1 1 0 ' をボス トベータ することにより、 突起 1 1 0 ' の材料である感光性樹脂が溶融し、 断面がドー ム形状の多数の突起 1 1 (図 1 2参照） が形成される。 しかしながら、 上記の やり方で突起 1 1を形成しよう とすると、 突起 1 1 0 ' が所望の寸法よりも小 さくなるという問題や、 グート端子 6の抵抗値が高くなつてしまうという問題 が生じる。 以下に、 突起 1 1 0 ' が所望の寸法よりも小さくなる理由を図 1 5 を参照しながら考察し、 次に、 ゲート端子 6の抵抗値が高くなつてしまう理由 を図 1 6を参照しながら考察する。
図 1 5は、 図 1 4に示す領域 R 1の拡大図である。
感光性膜 1 1 0 (図 1 3参照） から多数の突起 1 1 0 ' (図 1 4参照） を形 成するためには、 感光性膜 1 1 0の不要な部分を除去する必要がある。 この目 的のため、 感光性膜 1 1 0の不要な部分は、 現像工程において現像液により除 去される。 このように感光性膜 1 1 0の不要な部分が現像液によって除去され ると、 ゲート電極 9が露出し、 ゲート電極 9が一時的に現像液に浸された状態 になる。 ゲート電極 9は Mo C r膜 9 1 ' 及び A 1 C u膜 9 2 ' から構成され ているため、 多量の A 1及び Moを含有している。 A 1及び Moの平衡電極電 位は式 （1 ) の関係で表される。
A 1 <M o ··· ( 1 )
M o C r膜 9 1 ' 及び A 1 C u膜 9 2 ' が現像液に接触すると、 現像液は電 解質溶液であることから、 反応式 （2) 及び （3) で表される電池反応が起き ると考えられる。
A 1 → A 1 3 + + 3 e— ··· ( 2)
2 e一 + 2 H20 → H2+ 2 OH" … （3 )
A 1 の平衡電極電位は M oの平衡電極電位よりも小さいため、 A 1 C u膜 9 2 ' はアノードとして作用し、 電子 （ e— ) を放出する反応式 （ 2 ) が優先的 に生じると考えられる。 一方、 Mo C r膜 9 1 ' は力ソードとして作用し、 電 子を受け取る反応式 （3) が優先的に生じると考えられる。 尚、'反応式 （3 ) の左辺の H2 Oは現像液の主成分である H20を表す。
反応式 （2) の反応が起こることによって、 A 1 3 +が発生するとともに電子 ( e -) が発生する。 発生した電子の一部は、 A 1 C u膜 9 2 ' から Mo C r 膜 9 1 ' を経由して現像液中の H2〇と反応し、 この結果、 反応式 （3 ) に示 すように、 H2とともに OH—が生じる。 このように反応式 （3) で表される反 応が生じた場合、 OH—が生じるため、 M o C r膜 9 1 ' の近傍はアルカリ濃 度が高くなる。 このようにアルカ リ濃度が高くなると、 現像液が感光性膜 1 1 0を除去するスピードは速くなるため、 Mo C r膜 9 1 ' の近傍では、 感光性 樹脂の除去が加速度的に進行する。 この結果、 Mo C r膜 9 1 ' の近傍に位置 する突起 1 1 0 ' の材料が必要以上に除去され、 所望の寸法より小さくなると 考えられる。
また、 周辺領域では、 以下のような現象が生じると考えられる。
図 1 6は、 図 1 4に示す領域 R 2の拡大図である。
感光性膜 1 1 0を現像すると、 周辺領域では、 突起 1 1 0 ' が形成される一 方で、 ゲートバス本体部 5 1 0及びゲート端子 6が露出する。 従って、 周辺領 域側では、 ゲートバス本体部 5 1 0とゲート端子 6とが一時的に現像液に浸さ れた状態になる。 ゲートバス本体部 5 1 0は Mo C r膜 9 1 ' 及び A l C u膜 9 2 ' (図 8参照） から構成されているため多量の A 1及び M oを含んでおり、 一方、 ゲート端子 6の材料には I TOが用いられているためゲート端子 6には I n 2〇3が含まれている。 これら A 1、 Mo及び I n 203の平衡電極電位の大 きさは （4) 式で表される。
A 1 く Mo < I n 2 O 3 ··· (4) +
(4) 式で表されるように、 平衡電極電位が最も小さいのは A 1であり、 平 衡電極電位が最も大きいのは I n 203である。 従って、 ゲ一トバス本体部 5 1 0とゲート端子 6とが現像液に浸された状態になることにより、 反応式 （5) 及び （6) で表される電池反応が生じると考えられる。
A 1→A 1 3 + + 3 e— ··· ( 5 )
I n 203+ 6 e -+ 3 H20 → 2 I n + 6 OH- "- (6)
平衡電極電位が最も小さいのは A 1であり、 平衡電極電位が最も大きいのは I n 203であるため、 1 じ 1膜9 2 ' 側では反応式 （ 5) が優先的に生じ、 I TO側 （即ち、 ゲート端子 6側） では反応式 （6) が優先的に生じると考え られる。
(5) の反応が起こることによって、 A 1 3 +が発生するとともに電子 （e一） が発生する。 この発生した電子の一部は、 1 〇 11膜9 2 ' から Mo C r膜 9 1 ' を経由してゲート端子 6に流入する。 このゲート端子 6に流入した e—に よって、 ゲート端子 6において、 反応式 （6) に示すように I n2〇3力 ら I n が生成される反応が生じる。 このような I nの生成はゲート端子 6の損傷を引 き起こし、 この結果ゲート端子 6の抵抗値が高くなると考えられる。
上記の考察から、 本願発明者は、 突起 1 1 0 ' 自体が剥離してしまう原因は 反応式 （2) 及び （3) が起きるためであり、 .一方、 ゲート端子 6の抵抗値が 高くなつてしまう原因は反応式（5)及び（6) が起きるためであると考えた。 そこで、 第 1実施形態では、 反応式 （2) 、 （3) 、 （5) 及び （6) が起き ないように、 以下の様にして下地層を形成している。 この下地層の形成方法に ついて図 1 7乃至図 2 2を参照しながら説明する。
図 1 7は、 被覆膜が形成された基板を示す断面図である。
第 1実施形態では、 感光性膜 1 1 0 (図 1 3参照） を形成する前に、 被覆膜
1 00を形成する。 この被覆膜 1 00は、 ゲート電極 9、 ゲートバス本体部 5 1 0及びゲート端子 6が形成された基板 1の全面を覆うように形成される。 被 覆膜 1 00を形成した後に、 感光性膜 1 1 0を形成する （図 1 8参照） 。 図 1 8は、 感光性膜 1 1 0が形成された基板の断面図である。
この感光性膜 1 1 0は、 感光性樹脂を塗布し、 この塗布した感光性樹脂をプ リベークすることによって形成される。 感光性膜 1 1 ◦を形成した後、 この感 光性膜 1 1 0を露光及び現像する （図 1 9参照） 。
図 1 9は、 感光性膜 1 1 0が現像された後の基板の断面図である。
感光性膜 1 1 0は、 略円柱形状の多数の突起 1 1 0 ' が形成されるように露 光及び現像される。 ゲート電極 9及びゲートバス本体部 5 1 0は被覆膜 1 0 0 で覆われているため、 感光性膜 1 1 0を現像している間に、 ゲート電極 9及び ゲートバス本体部 5 1 0が含む金属 M o及び A 1 が現像液に浸されることが 防止される。 従って、 反応式 （2) 及び （3) が起こることが確実に防止され、 この結果、 現像液によって突起 1 1 0 ' の材料が必要以上に除去されることが 確実に防止される。
また、 ゲートバス本体部 5 1 0及びゲート端子 6は被覆膜 1 00で覆われて いるため、 感光性膜 1 1 0を現像している間に、 ゲートバス本体部 5 1 0に含 有される Mo及び A 1並びにゲート端子 6に含有される I 11 203が現像液に 浸されることが防止される。 従って、 反応式 （5) 及び （6) が起こることが 確実に防止され、 この結果、 ゲート端子 6の抵抗値が高くなつてしまうことが 防止される。
突起 1 1 0 ' を形成した後、 これらの突起 1 1 0 ' をポス トベータする （図 20参照） 。
図 20は、 突起 1 1 0 ' がポス トべークされた後の基板の断面図である。 突起 1 1 0 ' をボス トベータすることにより、 突起 1 1. 0 ' が溶融し、 略円 柱形状の突起 1 1 0 'から半球形状の突起 1 1が形成される。尚、図 2 0では、 ドレイン電極 4及びゲート端子 6は被覆膜 1 0 0で覆われているが、 ドレイン 電極 4は後述する反射電極 1 3 (図 1参照） に電気的に接続される必要があり、 一方、 ゲート端子 6はゲート ドライバ （図示せず） に電気的に接続される必要 がある。 従って、 ドレイン電極 4及びゲート端子 6が被覆膜 1 0 0で覆われた ままであると、 ドレイン電極 4と反射電極 1 3との電気的接続及びグート端子 6とゲート ドライバとの電気的接続を確保することができない。 そこで、 多数 の突起 1 1を形成した後、 ドレイン電極 4及びゲート端子 6を露出させるため に、 これらの突起 1 1をエッチングマスクとして、 被覆膜 1 0 0をエッチング する （図 2 1参照） 。
図 2 1は、 被覆膜 1 0 0がエッチングされた後の基板の断面図である。
突起 1 1をエッチングマスクとして被覆膜 1 0 0をエッチングすることによ り、 突起 1 1の各々の下に被覆膜 1 0 0の膜片 1 0が残るとともにドレイン電 極 4及びゲート端子 6が露出する。 ここで、 注意しておきたいことは、 被覆膜 1 0 0の材料にどのような材料を選択するかということである。 被覆膜 1 0 0 をエッチングする場合、 ドレイン電極 4及びゲート端子 6に被覆膜 1 0 0の残 渣が残らないようにするために、 通常、 被S膜 1 0 0はオーバエッチングされ る。 従って、 例えば、 被覆膜 1 0 0の材料を、 この被覆膜 1 0 0の直下に存在 するゲート絶縁膜 8の材料と同じ材料にしてしまうと、 被覆膜 1 0 0をエッチ ングすることによって、 被覆膜 1 0 0だけでなく、 エッチングされてはならな いグート絶縁膜 8もエッチングされてしまい、 T F T等の信頼性が低下する恐 れがある。 従って、 被覆膜 1 0 0の材料のエッチング速度と、 ゲート絶縁膜 8 の材料のエッチング速度との比 （エッチング選択比） は、 十分大きいことが要 求される。 このエッチング選択比が十分大きければ、 被覆膜 1 0 0をオーバェ ツチングしても、 ゲート絶縁膜 8がほとんどエッチングされないようにするこ とができる。 例えば、 ゲート絶縁膜 8の材料が S i N x又はS i 〇2の場合、 被覆膜 1 0 0の材料は例えば酸化モリブデンクロムが好ましい。
被覆膜 1 0 0をエッチングした後、平坦化膜 1 2を形成する（図 2 2参照）。 図 2 2は、 平坦化膜 1 2が形成された基板の断面図である。
この平坦化膜 1 2は、 ドレイン電極 4の一部を露出させるための孔 1 2 aを 有する。 平坦化膜 1 2の下には多数の突起 1 1が存在しているため、 この平坦 化膜 1 2の表面には、 多数の突起 1 1の形状を反映して多数の凹凸が形成され る。
下地層を形成した後、 A 1 を主成分とする A 1膜を形成し、 この A 1膜をパ ターニングすることにより、 各画素領域に反射電極 1 3を形成する （図 1及び 図 2参照） 。 このようにして T FTアレイ基板 20が形成される。
以上説明したように、 本実施形態では、 感光性膜 1 1 0を形成する前に被覆 膜 1.00を形成しているため （図 1 7参照） 、 感光性膜 1 1 0を現像している 間、 ゲート電極 9、 ゲートバス本体部 5 1 0及びゲート端子 6は被覆膜 1 0 0 によって現像液から保護されている。 従って、 感光性膜 1 1 0を現像しても、 反応式 （2) 及び （3) 並びに反応式 （5) 及び （6) が起こることが確実に 防止され、 突起 1 1 0 ' (又は突起 1 1 ) の材料が必要以上に除去される問題 及びゲート端子 6の抵抗値が高くなるという問題を回避することができる。 尚、 第 1実施形態では、 反応式 （2) 及び （3) が起きることを防止するた めに、 被覆膜 1 00は、 ゲート電極 9 (及びゲートバス本体部 5 1 0) を構成 する Mo C r膜 9 1 ' と A 1 C u fl莫 9 2 ' との両方を覆うように形成されてい る。 しかしながら、 Mo C r膜 9 1 ' と 1 〇 11膜9 2 ' との両方を被覆膜 1 00で覆わなくても、 M o C r膜 9 1 ' と 1 〇 11膜9 2 ' とのうちのいずれ か一方のみを覆えば、 反応式 （2) 及び （3) が起きることを防止できること に注意されたレ、。 但し、 M o C r膜 9 1 ' と 1 じ 11膜9 2 ' とのうちのいず れか一方のみを覆うように被覆膜 1 00を形成するよりも、 Mo C r膜 9 1 ' と A 1 C u膜 9 2 ' との両方を覆うように被覆膜 1 00を形成する方が容易に 行えるため、 第 1実施形態では、 被覆膜 1 00を、 Mo C r膜 9 1 ' と A 1 C 1膜9 2 ' との両方を覆うように形成している。
また、 第 1実施形態では、 反応式 （5) 及び （6) が起きることを防止する ために、 被覆膜 1 00は、 グートバス本体部 5.1 0とゲート端子 6 との両方を 覆うように形成されている。 しかしながら、 ゲートバス本体部 5 1 0とゲート 端子 6との全てを被覆膜 1 00で覆わなくても、 ゲートバス本体部 5 1 0とゲ ート端子 6とのうちのいずれか一方のみを覆えば、 反応式 （5) 及び （6) が 起きることを防止できることにも注意されたい。
更に、 第 1実施形態では、 導電膜 9 3を A 1 C u膜 9 2/ZMo C r膜 9 1の 二層構造としているため、 ゲート電極 9及びゲートバス本体部 5 1 0は、 A 1 〇 11膜9 2 ' /Mo C r膜 9 1 ' の二層構造を有している。 しかしながら、 ゲ 一ト電極 9及びゲートバス本体部 5 1 0力 S、 A 1 C u膜 9 2 ' /Mo C r膜 9 1 ' の二層構造の代わりに、 例えば、 A 1 C u膜 ZM o C r膜 ZA 1 C u膜の 三層構造であっても、 本発明を適用することができる。 このような三層構造で あっても、被覆膜 1 00でこの三層構造の積層膜を覆うことによって、やはり、 上記の反応式 （2) 、 （3) 、 （5) 及び （6) が起きることを防止できる。 また、 第 1実施形態では、 ゲート端子 6の材料として I TOが使用された場 合について説明したが、 I TOに代えて例えば I Z O使用された場合でも、 本 発明を適用することによって、 上記の反応式 （ 2) 、 （3) 、 （5) 及び （6) が起きることを防止できる。
[実施形態 2]
図 2 3は、 ボトムゲート構造を有する反射型液晶表示装置に用いられる本発 明の第 2実施形態の T FTアレイ基板 200の一部断面図である。
以下、 T FTアレイ基板 200の製造方法について説明する。
先ずガラス基板 1上に、 ゲート電極 20 1、 グート絶縁膜 20 2、 a - S i 層 20 3及び保護膜 204を形成する （図 24参照） 。
図 24は、 ゲート電極 2 0 1、 ゲート絶縁膜 20 2、 a— S i層 20 3及び 保護膜 204が形成された基板を示す断面図である。 保護膜 2 04を形成した後、 ソース電極等の材料を用いて導電膜を形成する。 図 2 5は、 導電膜が形成された基板の断面図である。
ここでは、 導電膜として、 I TO膜 2 0 5 と Mo C r膜 20 6との二層膜が 形成される。 このように I TO膜 20 5 と Mo C r膜 2 0 6とを形成した後、 これらの層 2 0 5及び 20 6をウエッ トエツチングする。
図 26は、 I TO膜 20 5と Mo C r膜 2 0 6とをウエッ トエッチングした 後の基板の断面図である。
I TO膜 20 5と Mo C r膜 20 6とを連続的にゥエツ トエツチングするこ とにより、 ウエッ トエッチングされた I T〇膜 2 0 5 ' と Mo C r膜 20 6 ' とからなるソース電極 20 7、 ドレイン電極 20 8及びソースバス （図示せず） が形成される。
このようにソース電極 20 7及びドレイン電極 20 8等を形成した後、 反射 電極 2 1 2を形成する前に、 反射電極 2 1 2 (図 2 3参照） の下地層を形成す る。 しかしながら、 この下地層を従来のやり方で形成しょうとすると、 下地層 の材料である感光性樹脂を現像している間に、 I TO膜 2 0 5 ' と Mo C r膜 20 6 ' とが現像液に浸された状態となり、 以下に示すような電池反応が生じ ると考えられる。
Mo → Mo 3 + + 3 e— ■ ■ ■ (7)
I n2〇3+ 6 H++ 6 e— → 2 I n + 3 H 2 O ■ - - (8)
Moの平衡電極電位は、 I n 203の平衡電極電位より小さいため （式 （4) 参照） 、 Mo C r膜 20 6 ' 側において電子を生成する反応式 （7) が優先的 に起こると考えられる。 反応式 （7) の反応が起こ.ることによって、 Mo 3 +が 発生するとともに電子 （ e— ) が発生する。 この発生した電子の一部は、 Mo C r膜 2 06 'から I TO膜 20 5 'に到達し、 I T O膜 2 0 5 'で反応式（ 8 ) に示すような化学反応が起き、 この結果 I nが生成すると考えられる。 このよ うな I nの発生は I TO膜 20 5 ' の抵抗を高く し、 結局ソース電極 20 7及 びドレイン電極 20 8等を高抵抗にするという問題がある。 そこで、 第 2実施形態では、 ソース電極 20 7及びドレイン電極 20 8等を 形成した後、 感光性樹脂を塗布する前に、 第 1実施形態と同様に被覆膜を形成 する。
図 2 7は、 被覆膜 20 9が形成された基板を示す断面図である。
ゲート絶縁膜 2 0 2の材料が S i N X又は S i O 2の場合、 被覆膜 20 9の 材料として、 例えば酸化モリブデンクロムが好ましい。 被覆膜 20 9を形成し た後、 図 1 8乃至図 20を参照しながら説明したやり方と同様のやり方で、 多 数の突起を形成する （図 2 8参照） 。
図 2 8は、 多数の突起 2 1 0が形成された基板を示す断面図である。
多数の突起 2 1 0を形成した後、 これらの多数の突起 2 1 0をエッチングマ スクとして被覆膜 20 9をエッチングする。 このエッチングによって、 図 2 3 に示すように、 突起 2 1 0の下に被覆膜 2 0 9の膜片 20 9 ' が残る。 被覆膜 20 9をエッチングした後、 平坦化膜 2 1 1 (図 2 3参照） を形成し、 反射電 極 2 1 2が形成される （図 2 3参照） 。 このようにして、 T FTアレイ基板 2 00が製造される。
第 2実施形態においては、 突起 2 1 0の材料である感光性樹脂を塗布する前 に、 被覆膜 20 9を形成しているため、 突起 2 1 0の材料である感光性樹脂を 現像している間、 Mo C r膜 20 6 ' 及び I TO膜 20 5 ' が現像液に浸され ることが確実に防止される。 従って、 反応式 （7) 及び （8) で表される反応 は起きず、 1 丁〇膜20 5 ' が損傷を受けることが防止される。 この結果、 ソ ース電極 20 7、 ドレイン電極 2 0 8及びソースバス （図示せず） を低抵抗に 保持することができる。
また、 第 2実施形態では、 反応式 （7) 及び （8) が起きることを防止する ために、 被覆膜 20 9は、 ソース電極 2 0 7等を構成する I TO膜 20 5 ' と Mo C r膜 20 6 ' との両方を覆うように形成されている。 しかしながら、 I TO膜 20 5 '及び Mo C r膜 206 ' の両方を被覆膜 20 9で覆わなくても、 I TO膜 20 5 ' と Mo C r膜 206 ' とのうちのいずれか一方のみを覆えば、 反応式 （7 ) 及び （8 ) が起きることを防止することができることに注意され たい。 但し、 I T O膜 2 0 5 ' 及び M o C r膜 2 0 6 ' とのうちのいずれか一 方のみを覆うように被覆膜 2 0 9を形成するよりも、 1 丁〇膜2 0 5 ' と M o C r膜 2 0 6 ' との両方を覆うように被覆膜 2 0 9を形成する方が容易に行え るため、 第 2実施形態では、 被覆膜 2 0 9を、 I T O膜 2 0 5 ' と M o C r膜 2 0 6 ' との両方を覆うように形成している。
[実施形態 3 ]
図 2 9は、 トップゲ一ト構造を有する反射型液晶表示装置に用いられる本発 明による第 3実施形態の T F Tアレイ基板 3 0 0の一部平面図、 図 3 0は、 図 2 9の I一 I方向から見た断面図、 図 3 1は、 図 2 9の I I一 I I方向から見た断面 図である。
図 2 9の左側は T F T及び反射電極 1 3等が形成される表示領域であり、 右 側はゲート端子 6が形成される周辺領域である。 説明の便宜上、 これら表示領 域及び周辺領域は概略的に示されていることに注意されたい。
以下、 T F Tアレイ基板 3 0 0の製造方法について説明する。
先ずガラス基板 1上に、 ソース電極 2、 ソースバス 3、 ドレイン電極 4、 ゲ ートバス端部 5 1、ゲート端子 6及び犠牲電極 6 0を形成する（図 3 2参照）。 図 3 2は、 ゲートバス端部 5 1及び犠牲電極 6 0等が形成された基板の一部 平面図、 図 3 3は、 図 3 2の I I I一 I I I方向から見た断面図、 図 3 4は、 図 3 2 の IV—IV方向から見た断面図である。
図 3 2に示すように、 表示領域には、 ソース電極 2、 ソースバス 3及びドレ ィン電極 4が形成されている。 ソースバス 3は y方向に延在するように形成さ れており、 ソース電極 2はこのソースバス 3に繋がるように形成されている。 また、 周辺領域には、 ゲートバス端部 5 1、 ゲート端子 6及び犠牲電極 6 0が 形成されている。ゲートバス端部 5 1は、後述するゲートバス本体部 5 1 0 (図 4 0及び図 4 1参照） に直に接続される接続部 5 1 a と、 この接続部 5 l aか らゲート端子 6にまで延在する延長部 5 1 bとを有している。 また、 犠牲電極 6 0は、 犠牲電極本体部 6 0 a と、 後述するゲートバス本体部 5 1 0に接続さ れる犠牲電極接続部 6 0 bとを有する。 犠牲電極 6 0は、 ゲート端子 6よりも 表示領域に近い位置に形成されている。 この犠牲電極 6 0自体は、 TF Tァレ ィ基板 3 00の回路動作に寄与するものではない。 しかしながら、 この犠牲電 極 6 0は、 T FTアレイ基板 3 00の製造中にゲート端子 6が損傷してしまう ことを防止する作用を有する。 この犠牲電極 6 0が T FTアレイ基板 3 00の 製造中にどのようにしてグート端子 6の損傷を防止するかについては後に詳 述する。
図 3 3に示すように、 ソース電極 2、 ソースバス 3、 ドレイン電極 4、 ゲー トバス端部 5 1は、 I TOを含有する I TO部 2 5 と Mo C rを含有する Mo C r部 26とからなる二層構造を有している。 このように、 これらゲートバス 端部 5 1等を I TO部 2 5の単層構造ではなく、 I TO部 2 5と Mo C r部 2 6との二層構造とすることによって、 これらゲートバス端部 5 1等の抵抗を低 くすることができる。 ここでは、 ゲ一トバス端部 5 1の接続部 5 1 aは I T〇 部 2 5と Mo C r部 2 6との二層構造を有しているが、 接続部 5 1 aを I TO 部 2 5のみの単層構造と してもよい。 この場合、 ゲートバス端部 5 1の接続部 5 1 aが I T O部 2 5のみの単層構造であっても、 ゲートバス端部 5 1の延長 部 5 l bを I TO部 2 5 と Mo C r部 2 6 との二層構造とすることによって、 ゲ トバス端部 5 1 自体の抵抗値を十分に低くすることができる。 ただし、 + 分に低い抵抗値が得られるのであれば、 ゲートバス端部 5 1等は I TO部 2 5 のみの単層構造であってもよい。
また、 図 34に示すように、 犠牲電極 6 0は、 犠牲電極接続部 6 0 bのみが I TO部 2 5と Mo C r部 26との二層構造を有しており、 犠牲電極本体部 6 0 aは、 I T O部 2 5のみから構成されている。 ゲート端子 6は I T〇部 2 5 のみから構成されている。
これら犠牲電極 6 0等を形成した後、 a _ S i層及びゲート絶縁膜を形成す る （図 3 5乃至図 3 7参照） 。 図 3 5は、 基板 1上に a— S i層 7及びゲート絶縁膜 8が形成された基板の 一部平面図、 図 3 6は、 図 3 5の V— V方向から見た断面図、 図 3 7は、 図 3 5 の VI— VI方向から見た断面図である。
a - S i層 7を形成した後、 a— S i層 7が形^された基板 1にゲート絶縁 膜 8が形成される。 このゲート絶縁膜 8は孔 8 a、 8 b、 8 c、 8 (1及び8 6 を有するようにパターユングされている。 孔 8 aはドレイン電極 4を露出する ための孔である。 孔 8 bは犠牲電極接続部 6 0 bを露出するための孔である。 孔 8 cは犠牲電極本体部 6 0 aを露出するための孔である。 孔 8 dはゲートバ ス端部 5 1の接続部 5 1 aを露出するための孔である。 孔 8 eはゲート端子 6 を露出するための孔である。
このような孔 8 a乃至 8 eを有するゲート絶縁膜 8を形成した後、 グート電 極及びゲートバス本体部の材料を用いて導電膜を形成する （図 3 8及び図 3 9 参照） 。
図 3 8及び図 3 9は、 導電膜 9 3が形成された基板の断面図である。 図 3 8 は、 図 3 6に対応する断面図であり、 図 3 9は、 図 3 7に対応する断面図であ る。
導電膜 9 3は、 Moを主成分と し C rが添加された材料からなる M o C r膜 9 1と、 A 1 を主成分とし C uが添加された材料からなる A l C u膜 9 2とを 有する。 このように Mo C r膜 9 1 と A 1 C u膜 9 2とを形成した後、 これら の膜 9 1及び 9 2をウエッ トエッチングする （図 40乃至図 4 2参照） 。
図 40は、 M o C r膜 9 1 と A 1 C u膜 9 2とがゥエツ トエッチングされた 後の基板の一部平面図、 図 4 1は、 図 40の VII— VII方向から見た断面図、 図 4 2は、 図 40の VIII— VIII方向から見た断面図である。
A 1 C u膜 9 2と Mo C r膜 9 1 とを連続的にゥエツ トエツチングすること により、 図 4 1に示すように、 Mo C r膜 9 1 ' と A l C u膜 9 2 ' との二層 構造を有するゲート電極 9及びゲートバス本体部 5 1 0が形成される。 ゲート パス本体部 5 1 0は図 4 0に示すように X方向に延在するように形成されて いる。 このゲートバス本体部 5 1 0の末端 5 1 0 aは、 ゲート絶縁膜 8の孔 8 d (図 3 6参照） を通じてゲートバス端部 5 1の接続部 5 1 aに接続されてい る。 ゲートバス端部 5 1 とゲートバス本体部 5 1 0とによってゲートバス 5が 構成される。 また、 ゲートバス本体部 5 1 0は、 末端 5 1 0 aから表示領域に 向かう途中位置に、 幅が広くなつている幅広部 5 1 0 bを有する。 この幅広部 5 1 0 bは、 グート絶縁膜 8の孔 8 b (図 3 6参照） を通じて犠牲電極接続部 6 0 bに接続されている。 ゲート電極 9はゲートバス本体部 5 1 0に繋がるよ うに形成されている。
また、 A 1 C u膜 9 2及び M o C r膜 9 1をゥエツ トエツチングすることに より、 ゲート端子 6及び犠牲電極本体部 6 0 aが露出する。
このようにしてゲート電極 9及びグートバス本体部 5 1 0を形成した後、 反 射電極 1 3の下地層を構成する突起 1 1 (図 4 3参照） を形成する。
図 4 3は、 突起 1 1が形成された直後の基板の一部平面図である。 尚、 突起 1 1は白丸で示されていることに注意されたい。
突起 1 1は、 ゲート電極 9及びゲートバス本体部 5 1 0が形成された基板に 感光性膜を形成し、 この感光性膜を突起 1 1のパターンが残るように、 露光、 現像及びべ一キングすることによって形成される。 現像工程中、 感光性膜の不 要な部分は現像液により除去され、 この結果、 感光性膜で覆われていたゲート 電極 9及びゲートバス本体部 5 1 0の各々の一部が露出する。 従って、 ゲート 電極 9及びゲートバス本体部 5 1 0は一時的に現像液に浸された状態となる。 また、 感光性膜の、 犠牲電極本体部 6 0 a とゲート端子 6とを覆っていた部分 も、 現像液により完全に除去され、 この結果、 犠牲電極本体部 6 0 a及びゲー ト端子 6も一時的に現像液に浸された状態となる。 ゲート電極 9及びゲートバ ス本体部 5 1 0は M o C u膜 9 1 ' と 1 〇 11膜9 2 ' とから構成されている ため、 A 1及ぴ M oを含有している。 一方、 ゲート端子 6及び犠牲電極本体部 6 0 aは I n 2〇3を含有している。 これらの金属 A 1、 M o及ぴ I n 2〇3の平 衡電極電位は （4 ) 式で表されるため、 平衡電極電位が最も小さいのは A 1で あり、 一方、 平衡電極電位が最も大きいのは I ιι2〇3である。 従って、 露出し たグート電極 9及びグートバス本体部 5 1 0等が現像液に浸されることによ り、 図 1 6の説明において参照した反応式 （5) 及び （6) で表される電池反 応が起きると考えられる。 以下に、 反応式 （5) 及び （6) を再度示す。
A 1→A 1 3 + + 3 e - ··· (5)
I n 2〇3+ 6 e _+ 3 H2〇 → 2 I n + 6 OH— ··· (6)
A 1 は I 11 203よりも平衡電極電位が小さいため、 グート電極 9及びグート バス本体部 5 1 0の 1 〇 1膜9 2 ' では電子 （ e―) を放出する反応式 （ 5 ) が優先的に起きると考えられる。 ここで、 ゲート電極 9及びゲートバス本体部 5 1 0を構成する A 1 C u膜 9 2 ' を、 図 4 3に示すように、 ゲート端子 6の 近傍部分 A、 犠牲電極 6 0の近傍部分 B、 及び表示領域の部分 Cの 3つの部分 に分け、 各部分 A， B及び Cで生成する電子の挙動について以下に考察する。 部分 Aはゲート端子 6と犠牲電極 6 0との間に形成されているため、 この部 分 Aで生じる電子は、 グート端子 6及び犠牲電極 60に流入すると考えられる。 一方、 部分 B及び Cで生じた電子の大部分は、 ゲート端子 6に向かって流れる 力 S、 このゲート端子 6に向かう途中位置には、 このゲート端子 6と同じ材料で 形成された犠牲電極 6 0が形成されている。 従って、 部分 B及び Cで生じた電 子の大部分は、 ゲート端子 6に流入する前に、 ゲートバス本体部 5 1 0の幅広 部 5 1 0 bを経由して犠牲電極 6 0に流入すると考えられる。 つまり、 部分 B 及び Cで生じた電子の大部分は犠牲電極 6 0に流入し、 ゲート端子 6に流入す る電子はわずかであると考えられる。 また、 部分 A内の A 1 C u膜 9 2 ' の長 さは、 部分 C内の A 1 C u膜 9 2 ' の長さに比べて十分に長い。 従って、 反応 式 （5) によって部分 Aで生じる電子の数は、 部分 Cで生じる電子の数よりも 十分に多いと考えることができる。 上記のことから、 部分 A、 B及び Cの全体 で生じる電子の大部分は、 犠牲電極 6 0に流入すると考えることができる。 従 つて、 犠牲電極 6 0では反応式 （6) は起きやすいが、 ゲート端子 6では反応 式 （6) は起きにく く、 その結果、 犠牲電極 6 0は大きな損傷を受けるが、 一 方、 ゲート端子 6では損傷を受けにくいと考えられる。
このように、 第 3実施形態では、 感光性膜を現像したときに、 ゲート端子 6 だけでなく犠牲電極本体部 6 0 aも露出させているが、 ここで、 ゲート端子 6 のみが露出し、犠牲電極本体部 6 0 aは露出しないと仮定してみる。 この場合、 犠牲電極本体部 6 0 aは現像液に接触しないため、 反応式 （6 ) は、 ゲート端 子 6で集中して起き、 その結果、 ゲート端子 6は多大な損傷を受けることが考 えら;^る。
しかしながら、 上記のように、 第 3実施形態では、 ゲート端子 6だけでなく 犠牲電極本体部 6 0 a も露出するため、 犠牲電極 6 0がゲート端子 6の犠牲と なって損傷を受ける。 この犠牲電極 6 0自体は T F Tアレイ基板 3 0 0の動作 には全く関与しない電極である。 従って、 犠牲電極 6 0が損傷を受けても T F Tアレイ基板 3 0 0の動作には影響がない。 また、 犠牲電極 6 0がゲート端子 6の犠牲となって損傷を受けるため、 ゲート端子 6はほとんど損傷を受けず、 ゲート端子 6の抵抗値は低く保持される。 従って、 犠牲電極 6 0を形成してお くことによって、 T F Tアレイ基板 3 0 0の動作に影響を与えずにゲート端子 6の抵抗値を低く保持することができる。 尚、 犠牲電極 6 0の犠牲電極本体部 6 0 aの面積が小さすぎると、 犠牲電極 6 0は、 ゲート端子 6を電池反応から 保護する機能を十分に発揮することができないので、 犠牲電極 6 0の犠牲電極 本体部 6 0 aの面積は、 広いことが好ましい。
上記の説明では、 犠牲電極 6 0の働きによって、 1 〇 1^膜9 2 ' とゲート 端子 6 ( I n 203) との間の電池反応が起きにく くなることについて記載した ,ヽ ここで、 犠牲電極 6 0が、 A l C u膜 9 2 ' と M o C u膜 9 1 ' との間の 電池反応に与える影響についても考察してみる。 1 〇 膜9 2 ' と M o C u 膜 9 1 ' との間では、 反応式 （2 ) 及び （ 3 ) (A 1 と M oとの間の電池反応） が起こると考えられる。 しかしながら、 式 （4) に表したように、 M oの平衡 電極電位は、 I η 203の平衡電極電位よりも小さい値を有する。 従って、 A 1 C u膜 9 2 ' と M o C u膜 9 1 ' との間の電池反応 （反応式 （2 ) 及び （3 ) ) は、 1 011膜9 2 ' と犠牲電極 6 0 ( I 11 a O 3 ) との間の電池反応 （反応式 (5) 及び （6) ) よりも起きにくレヽ。 つまり、 Mo C r膜 9 1 ' 及び A 1 C 1^膜9 2 ' が犠牲電極 6 0に電気的に接続されていることによって、 Mo C r 膜 9 1 ' と A 1 C u膜 9 2 ' との間の反応式 （2) 及び （3) は生じにく くな つている。 従って、 反応式 （2) 及び （3) が原因で突起 1 1の材料が必要以 上に除去されるという現象を生じにく くすることもできる。
図 4 3に示すように突起 1 1を形成した後、 平坦化膜 1 2を形成する （図 2 9乃至図 3 1参照） 。 このようにして、 突起 1 1及び平坦化膜 1 2からなる下 地層が形成される。 下地層を形成した後、 反射電極 1 3 (図 2 9乃至図 3 1参 照） が形成される。 このよ うにして、 T F Tアレイ基板 3 00が製造される。 第 3実施形態では、 T F Tアレイ基板 3 00の回路動作に全く寄与しない犠 牲電極 6 0をグートバス本体部 5 1 0に接続することにより、 犠牲電極 6 0が ゲート端子 6の犠牲となって反応式 （6) による損傷を受ける。 従って、 グー ト端子 6が損傷を受けることを効率よく防止でき、 グート端子 6を低抵抗に保 持することが可能となる。
尚、 上記の例では、 突起 1 1を形成する前に犠牲電極 6 0の犠牲電極本体部 6 0 aを露出させることができるようにするため、 図 3 2乃至図 4 2を参照し ながら説明した手順で、 犠牲電極 6 0の犠牲電極本体部 6 0 aが露出した基板 を製造している。 しかしながら、 別のやり方でも突起 1 1を形成する前に犠牲 電極 6 0の犠牲電極本体部 6 0 aを露出させることができる。 以下に、 この別 のやり方の一例について、 図 44乃至図 5 6を参照しながら説明する。
図 44は、ゲートバス端部 5 1等が形成された基板の一部平面図、図 4 5は、 図 44の I— I方向から見た断面図、 図 46は、 図 44の II— Π方向から見た断 面図である。
図 44に示すように、 表示領域には、 ソース電極 2、 ソースバス 3及びドレ ィン電極 4が形成されている。 ソースバス 3は y方向に延在するように形成さ れており、 ソース電極 2はこのソースバス 3に繋がるように形成されている。 また、 周辺領域には、 ゲートバス端部 5 1、 ゲート端子 6及び犠牲電極 6 0が 形成されている。 これらソースバス 3及びゲートバス端部 5 1等は、 基板 1に
1 TO膜 /Mo C r膜の二層膜を形成し、 この I TO膜と Mo C r膜とを同一 形状にパターユングすることにより形成されている。 このため、 ゲート端子 6 は M o C r部 2 6の一部分 2 6 a (図 44にクロスハッチングで示されている 部分） で覆われ、 犠牲電極本体部 6 0 aは M o C r部 2 6の一部分 2 6 b (図 44にクロスハツチングで示されている部分) で覆われている。 しかしながら、 ゲート端子 6及び犠牲電極本体部 6 0 aにとつて M o C r部 2 6の一部分 2 6 a及び 2 6 bは不要であり、 このため、 Mo C r部 2 6の一部分 2 6 a (以 下、 「1^ 0。 不要部2 6 &」 と呼ぶ） 及び 2 6 b (以下、 「M o C r不要部
2 6 b」 と呼ぶ） は、 除去しなければならない。 しかしながら、 図 44乃至図 4 6に示す状態において Mo C r不要部 2 6 a及び 2 6 bを除去しよう とす ると、 Mo C r不要部 2 6 a及び 2 6 bを除去するための専用のフォ トリソェ 程が必要となり、 製造工程数が増大する。 そこで、 製造工程数を増大させずに T F Tアレイ基板が製造できるように、 Mo C r不要部 26 a及び 2 6 bを直 ぐに除去するのではなく、 先に a— S i層及びゲート絶縁膜を形成する。
尚、 I TO部 2 5と Mo C r部 26との二層体 α 3 (図 4 5参照） は、 ゲー ト端部 5 1、 ゲート端子 6及び Mo C r不要部 2 6 aを構成している。 また、 I TO部 2 5と Mo C r部 2 6との二層体 1 (図 46参照） は、 犠牲電極 6 0及び M o C r不要部 2 6 bを構成している。
図 4 7は、 a— S i膜 7及び絶縁膜 8が形成された基板の一部平面図、 図 4 8は、 図 4 7の III一 III方向から見た断面図、 図 4 9は、 図 4 7の IV— IV方向 から見た断面図である。
a— S i層 7を形成した後、 a— S i層 7が形成された基板 1の表面を覆う ようにゲート絶縁膜 8が形成される。 このゲート絶縁膜 8は孔 8 a、 8 b、 8 c、 8 d及び 8 eを有する。 孔 8 aはドレイン電極 4を露出するための孔であ る。 孔 8 bは犠牲電極接続部 6 0 bを露出するための孔である。 孔 8 cは犠牲 電極本体部 6 0 aを覆う M o C r不要部 2 6 bを露出するための孔である。 孔 8 dはゲートバス端部 5 1の接続部 5 1 aを露出するための孔である。 孔 8 e はゲート端子 6を覆う Mo C r不要部 2 6 aを露出するための孔である。
このような孔 8 a乃至 8 eを有するゲート絶縁膜 8を形成した後、 ゲート電 極及びゲートバス本体部を形成するために、 図 3 8及び図 3 9に示したような 導電膜 9 3を形成する （図 5 0及び図 5 1参照） 。
図 5 0及び図 5 1は、 導電膜 9 3が形成された基板の断面図である。 図 5 0 は、 図 4 8に対応する断面図であり、 図 5 1は、 図 4 9に対応する断面図であ る。 ，
導電膜 9 3は、 Mo C r膜 9 1と A l C u膜 9 2との二層構造を有する。 こ のように A l C u膜 9 2 /Mo C r膜 9 1の導電膜 9 3を形成した後、 この導 電膜 9 3をフォトリソグラフィ技術を用いてパターユングする （図 5 2乃至図 5 4参照） 。
図 5 2は、 導電膜 9 3がパターニングされた後の基板の一部平面図、 図 5 3 は、 図 5 2の V— V方向から見た断面図、 図 5 4は、 図 5 2の VI— VI方向から見 た断面図である。
導電膜 9 3はゥエツトエッチングされ、 レジスト膜 R e sで覆われている導 電膜 9 3の部分は除去されずに残るが、 レジス ト膜 R e sで覆われていない導 電膜 9 3の部分は除去される。 この結果、 レジスト膜 R e sの下にはゲート電 極 9及びゲートバス本体部 5 1 0が形成されるとともに、 Mo C r不要部 2 6 a及び 2 6 bが露出する。 ここで、 ゲート端子 6は Mo C r不要部 2 6 aで覆 われており、 犠牲電極本体部 6 0 aは Mo C r不要部 2 6 bで覆われているこ とに注意されたい。 ゲート端子 6にとってこの Mo C r不要部 2 6 aは不要で あるため、 この Mo C r不要部 2 6 aは除去される必要がある。 一方、 犠牲電 極 6 0がグート端子 6の損傷を抑制するように機能するには図 4 3を参照し ながら説明したように犠牲電極本体部 6 0 aは露出している必要があるため、 Mo C r不要部 2 6 bも除去される必要がある。 そこで、 導電膜 9 3をゥエツ トエッチングした後、 Mo C r不要部 2 6 a及び 2 6 bもウエッ トエッチング する （図 5 5及び図 5 6参照） 。
図 5 5及び図 5 6は、 M o C r不要部 2 6 a及び 2 6 bがゥエツ トエツチン グされた後の基板を示す断面図である。 図 5 5は、 図 5 3に対応する断面図で あり、 図 5 6は、 図 5 4に対応する断面図である。
導電膜 9 3の Mo C rj莫 9 1をエッチングした後、 Mo C r不要部 2 6 a及 び 2 6 bもエッチングすることによって、 Mo C r不要部 2 6 a及び 2 6 bが 除去され、 ゲート端子 6及び犠牲電極本体部 6 0 aが表面に露出した導電部所 有体 Dが製造される。 Mo C r不要部 2 6 a及び 2 6 bを上記のようにしてェ ツチングすることにより、 この Mo C r不要部 2 6 a及び 2 6 bを除去するた めの専用のフォ トリ ソグラフイエ程を行わなくてもゲート端子 6及び犠牲電 極本体部 6 0 aを露出させることができる。 Mo C r不要部 2 6 a及び 2 6 b を除去した後、 レジス ト膜 R e sを剥離する。
レジス ト膜 R e s の剥離後、 下地層及び反射電極が形成される。
この例では、 導電膜 9 3をエッチングした直後 （即ち、 ゲート電極 9及びゲ 一トバス本体部 5 1 0が形成された直後） では、 犠牲電極本体部 6 0 aはまだ M o C r不要部 2 6 bで覆われている （図 5 2参照） 力 この Mo C r不要部 2 6 bは、 導電膜 9 3のエッチングに続いて連続的にエッチングされる。 従つ て、 下地層の突起 1 1を形成する前に、 犠牲電極本体部 6 0 aを露出させるこ とができ、 ゲート端子 6が損傷を受けにく くなるようにすることができる。 また、 第 3実施形態では、 ゲート端子 6の材料として I TOが使用された場 合について説明したが、 I TOに代えて例えば I Z O使用された場合でも、 本 発明を適用することによって、 突起 1 1の材料が必要以上に除去されるという 現象を生じにく し、 更にゲート端子 6が損傷を受けにく くなるようにすること ができる。
[実施形態 4]
図 5 7は、 トップゲート構造を有する反射型液晶表示装置に用いられる本発 明による第 4実施形態の TFTアレイ基板 40 0の一部平面図、 図 5 8は、 図 5 7の I一 I方向から見た断面図、 図 5 9は、 図 5 7の II一 II方向から見た断面 図である。
図 5 7の左側は T F T及び反射電極等が形成される表示領域であり、 右側は、 E S D トランジスタ及びソース端子 1 8 1等が形成される周辺領域である。 こ の E S D トランジスタは、 表示領域内の各画素毎に設けられる T F Tトランジ スタの静電破壌を防止するためのものである。 説明の便宜上、 これら表示領域 及び周辺領域は概略的に示されていることに注意されたい。 ' 以下、 T F Tアレイ基板 40 0の製造方法について説明する。
先ずガラス基板 1上に、 ソースバス犠牲電極等を形成する （図 6 0参照） 。 図 6 0は、 ソースバス 1 9 1及び犠牲電極 1 7 1等が形成された基板の一部 平面図、 図 6 1は、 図 6 0の III— III方向から見た断面図、 図 6 2は、 図 60 の IV— IV方向から見た断面図である。
基板 1の表示領域内には、 TFT トランジスタのソース電極 1 5 1及びドレ イン電極 1 5 2が形成されている。 周辺領域には、 E SD トランジスタのソー ス電極 1 6 1及びドレイン電極 1 6 2と、 犠牲電極 1 7 1 と、 ソース端子 1 8 1 とが形成されている。 更に、 表示領域から周辺領域に渡ってソースバス 1 9 1が、 X方向に延在するように形成されている。 TF T トランジスタのソース 電極 1 5 1、 E SD トランジスタのソース電極 1 6 1、 犠牲電極 1 7 1及びソ —ス端子 1 8 1は、 ソースバス 1 9 1に繋がるように形成されている。 犠牲電 極 1 7 1は犠牲電極本体部 1 7 1 a と犠牲電極接続部 1 7 1 b とを有してお り、 犠牲電極本体部 1 7 1 aは犠牲電極接続部 1 7 1 bを通じてソースバス 1 9 1に接続されている。
T F T トランジスタのソース電極 1 5 1及びドレイン電極、 E S D トランジ スタのソース電極 1 6 1及びドレイン電極 1 6 2、 並びにソースバス 1 9 1は、 I T〇部 2 5と Mo C r部 26とからなる二層構造を有している。 このように、 これらソースバス 1 9 1等を I TO部 2 5の単層構造ではなく、 I TO部 2 5 と Mo C r部 26との二層構造とすることによって、 これらソースバス 1 9 1 等の抵抗を低くすることができる。 犠牲電極 1 7 1は、 犠牲電極接続部 1 7 1 bのみが I TO部 2 5と Mo C r部 2 6とからなる二層構造を有しており、 犠' 牲電極本体部 1 7 l aは、 I TO部 2 5のみから構成されている。 ソース端子 1 8 1は I T O部 2 5のみから構成されている。 尚、 I TO部 2 5と Mo C r 部 2 6 との二層体 4 (図 6 1参照） は、 ソースバス 1 9 1、 ソース端子 1 8 1及び犠牲電極 1 Ί 1を構成している。
このような犠牲電極 1 7 1等は、 基板 1上に Mo C r膜/ I TO膜の二層膜 を形成し、 この二層膜を、 図 60乃至図 6 2に示す形状にパターニングするこ とにより形成することができる。
犠牲電極 1 7 1等を形成した後、 a— S i層及びゲート絶縁膜を形成する (図 6 3乃至図 6 5参照） 。
図 6 3は、 ガラス基板 1上に a— S i層 1 5 3及び 1 6 3とゲート絶縁膜 1 6 0とが形成された基板の一部平面図、 図 64は、 図 6 3の V— V方向から見た 断面図、 図 6 5は図 6 1の VI— VI方向から見た断面図である。
表示領域には、 T F T トランジスタのソース電極 1 5 1 と ドレイン電極 1 5 2との間に a _ S i層 1 5 3が形成され、 周辺領域には、 E SD トランジスタ のソース電極 1 6 1 と ドレイン電極 1 6 2との間に a _ S i層 1 6 3が形成 される。 このように a— S i層 1 5 3及び 1 6 3を形成した後、 a— S i層 1 5 3及び 1 6 3が形成された基板 1にゲート絶縁膜 1 6 0が形成される。 この ゲート絶縁膜 1 6 0は孔 1 6 0 a、 1 6 0 b、 1 6 0 c、 1 6 0 d及び 1 6 0 eを有するようにパターニングされている。 孔 1 6 0 aはドレイン電極 1 5 2 を露出するための孔である。 孔 1 6 0 bは E SD トランジスタのドレイン電極 1 6 2を露出するための孔である。 孔 1 6 0 cはソースバス 1 9 1を露出する ための孔である。 孔 1 6 0 dは犠牲電極本体部 1 7 1 aを露出するための孔で ある。 孔 1 6 0 eはソース端子 1 8 1を露出するための孔である。
このような孔 1 6 0 a、 1 6 0 b、 1 6 0 c、 1 6 0 d及び 1 60 eを有す るゲート絶縁膜 1 6 0を形成した後、 ゲートバス及び E SD配線等の材料を用 いて導電膜を形成する （図 6 6及び図 6 7参照） 。
図 6 6及び図 6 7は、 導電膜 1 7 7が形成された基板の断面図である。 図 6 6は、 図 64に対応する断面図であり、 図 6 7は、 図 6 5に対応する断面図で ある。
導電膜 1 7 7は、 Moを主成分とし C rが添加された材料からなる M o C r 膜 1 7 5 と、 A 1 を主成分とし C uが添加された材料からなる A l C u膜 1 7 6とを有する。 このように Mo C r膜 1 7 5と A l C u膜 1 7 6とを形成した 後、 これらの膜 1 7 5及び 1 7 6をパターニングしてグートバス等を形成する (図 6 8及び図 6 9参照） 。
図 6 8は、 Mo C r膜 1 7 5と A l C u膜 1 7 6とがパターユングされた後 の基板の一部平面図、 図 6 9は、 図 6 8の VII— VII方向から見た断面図であ る。
A 1 C u膜 1 76及び Mo C r膜 1 7 5はゥエツ トエッチングされ、 これに よって、 表示領域には T F T トランジスタのゲート電極 （以下、 「T FTゲー ト電極」 と呼ぶ） 1 5 4及びゲートバス 1 5 5が形成され、 周辺領域には、 E
5 D トランジスタのゲート電極 （以下、 単に 「E SDゲート電極」 と呼ぶ） 1
64及び E S D配線 1 6 5が形成される。 これら TFTゲート電極 1 54、 ゲ 一トバス 1 5 5、. E S Dゲート電極 1 64及び E S D配線 1 6 5は、 エツチン グされた Mo C r膜 1 7 5 ' と A l C u膜 1 7 6 ' とからなる二層構造を有す る （図 6 9参照） 。 ゲートバス 1 5 5は、 図 6 8に示すように、 y方向に延在 するように形成されており、 ゲート電極 1 54はこのグートバス 1 5 5に繋が るように形成されている。 E S Dゲート電極 1 64は、 ゲート絶縁膜 1 6 0の 孔 1 6 0 c (図 64参照） を通じてソースバス 1 9 1に接続されている。 E S D配線 1 6 5は、 ゲート絶縁膜 1 6 0の孔 1 6 0 b (図 64参照） を通じて E S D トランジスタのドレイン電極 1 6 2に接続されている。
また、 A 1 C u膜 1 76及び Mo C r膜 1 7 5がゥエツ トエッチングされる ことにより、 ソース端子 1 8 1及び犠牲電極本体部 1 7 1 aが露出する。
このように E SDゲート電極 1 64等を形成した後、 反射電極に所望の反射 特性を持たせるための下地層を構成する突起 （図 70参照） を形成する。
図 7 0は、 突起 1 1が形成された直後の基板の一部平面図である。 尚、 突起 1 1は白丸で示されていることに注意されたい。
突起 1 1は、 E SDゲート電極 1 64が形成された基板に感光性膜を形成し、 この感光性膜を突起 1 1のパターンが残るように、 露光、 現像及びべ一キング することによって形成される。 現像工程中、 感光性膜の不要な部分は現像液に より除去され、 この結果、 感光性膜で覆われていた T F Tゲート電極 1 5 4、 ゲートバス 1 5 5、 E S Dゲート電極 1 6 4及び E S D配線 1 6 5の各々の一 部が露出する。 従って、 TF Tゲート電極1 54、 ゲー トバス 1 5 5、 E SD ゲート電極 1 64及び E S D配線 1 6 5は、 一時的に現像液に浸された状態と なる。 また、 ソース端子 1 8 1及び犠牲電極本体部 1 7 1 aを覆っていた感光 性膜の部分は現像液により完全に除去されるため、 ソース端子 1 8 1及び犠牲 電極本体部 1 7 1 aも一時的に現像液に浸された状態となる。 T F Tゲート電 極 1 54、 ゲートバス 1 5 5及び E SD配線 1 6 5はソース端子 1 8 1に接続 されていないが、 E S Dゲート電極 1 64はソースバス 1 9 1を通じてソース 端子 1 8 1に接続されている。 この E S Dゲート電極 1 64は、 M o C u膜 1 7 5 ' と A l C u膜 1 7 6 ' とから構成されているため （図 6 9参照） 、 A 1 及び Moを含有している。 また、 この E S Dゲート電極 1 64に電気的に接続 されているソース端子 1 8 1は I n2〇3を含有している。 これらの A 1、 Mo 及び I n 2〇3の平衡電極電位は （4) 式で表されるため、 平衡電極電位が最も 小さいのは A 1であり、一方、平衡電極電位が最も大きいのは I n 203である。 従って、 露出した E SDゲート電極 1 64及びソース端子 1 8 1が一時的に現 像液に浸されることにより、 図 1 6の説明において参照した反応式 （5) 及び (6) で表される電池反応が起きると考えられる。 以下に、 反応式 （5) 及び (6) を再度示す。 A 1→A 13 + + 3 e - ··· (5)
I n 2◦ 3 + 6 e— + 3 H2◦ → 2 I n + 6 OH~ … （6)
A 1は I n 203よりも平衡電極電位が小さいため、 E SDゲート電極 1 64 を構成する A 1 C u膜 1 7 6 ' では、 電子 （ e— ) が発生する反応式 （5) が 優先的に起きると考えられる。 この発生した電子の大部分はソースバス 1 9 1 を経由してソース端子 1 8 1に向かって流れるが、 このソース端子 1 8 1に向 かう途中位置には、 ソース端子 1 8 1 と同じ材料で形成された犠牲電極 1 7 1 が形成されている。 従って、 電子の大部分はソース端子 1 8 1に流入せずに犠 牲電極 1 7 1に流入し、 この結果、 犠牲電極 1 7 1は反応式 （ 6 ) が原因とな つて大きな損傷を受けるが、 .ソース端子 1 8 1では損傷を受けにくいと考えら れる。
このように、 第 4実施形態では、 ソース端子 1 8 1だけでなく犠牲電極本体 部 1 7 1 a も露出するため、 犠牲電極 1 7 1がソース端子 1 8 1の犠牲となつ て損傷を受ける。 しかしながら、 この犠牲電極 1 7 1自体は T F Tアレイ基板 400の動作には全く関与しない電極である。 従って、 犠牲電極 1 7 1が損傷 を受けても T FTアレイ基板 40 0の動作には影響がない。 また、 犠牲電極 1 7 1がソース端子 1 8 1の犠牲となって損傷を受けるため、 ソース端子 1 8 1 は損傷を受けにく く、 ソース端子 1 8 1の抵抗値は低く保持される。 従って、 犠牲電極 1 7 1を形成しておくことによって、 T FTアレイ基板 40 0の動作 に影響を与えずにソース端子 1 8 1の抵抗値を低く保持することができる。 上記の説明では、 犠牲電極 1 7 1の働きによって、 £ 30ゲート電極1 64 の 1 。 1膜1 7 6 ' とソース端子 1 8 1 ( I n 2 O 3 ) との間の電池反応が起 きにく くなることについて記載したが、 ここで、 犠牲電極 1 7 1が、 E SDゲ ート電極 1 64の A 1 C u膜 1 7 6 ' と^^ 0〇 11膜1 7 5 ' との間の電池反応 に与える影響についても考察してみる。 A 1 C u膜 1 7 6， と M o C u fl莫 1 7 5 ' との間では、 反応式 （2) 及び （3) (A 1 と Moとの間の電池反応） が 起こると考えられる。 しかしながら、 式 （4) に表したように、 Moの平衡電 極電位は、 I n 2〇3の平衡電極電位よりも小さい値を有する。 従って、 A 1 C u膜 1 7 6 ' と Mo C u膜 1 7 5 ' との間の電池反応 （反応式（2) 及び（3) ) は、 A 1 C u膜 1 7 6 ' と犠牲電極 1 7 1 ( I n 203) との間の電池反応 （反 応式 （5) 及び （ 6 ) ) より も起きにくレヽ。 つまり、 Mo C r膜 1 7 5 ' 及び
1 〇 11膜1 7 6 ' が犠牲電極 1 7 1に電気的に接続されていることによって、 Mo C r膜 1 7 5 ' ·と A l C u膜 1 7 6 ' との間の反応式 （ 2 ) 及び （ 3 ) は 生じにく くなっている。 従って、 反応式 （2) 及び （3) が原因で突起 1 1の 材料が必要以上に除去されるという現象を生じにく くすることもできる。
図 70に示すように突起 1 1を形成した後、 平坦化膜 1 2 (図 5 7、 図 5 8 及び図 5 9参照） を形成する。 このようにして、 突起 1 1及び平坦化膜 1 2か らなる下地層が形成される。 下地層を形成した後、 反射電極 1 3 (図 5 7、 図 5 8及び図 5 9参照） が形成される。 このようにして、 T FTアレイ基板 40 0が製造される。
第 4実施形態では、 T F Tアレイ基板 40 0の回路動作に全く寄与しない犠 牲電極 1 7 1を、 ソースバス 1 9 1を通じて E S Dゲート電極 1 64に電気的 に接続することにより、 犠牲電極 1 7 1がソース端子 1 8 1の犠牲となって反 応式 （6) による損傷を受ける。 従って、 ソース端子 1 8 1が損傷を受けるこ とを効率よく防止でき、 ソース端子 1 8 1を低抵抗に保持することが可能とな る。
尚、 上記の例では、 突起 1 1を形成する前に犠牲電極 1 7 1の犠牲電極本体 部 1 7 1 aを露出させることができるようにするため、 図 60乃至図 6 9を参 照しながら説明した手順で、 犠牲電極 1 7 1の犠牲電極本体部 1 7 1 aが露出 した基板を製造している。 しかしながら、 別のやり方でも突起 1 1を形成する 前に犠牲電極 1 7 1の犠牲電極本体部 1 Ί 1 aを露出させることができる。 以 下に、 この別のやり方の一例について、 図 7 1乃至図 5 6を参照しながら説明 する。
図 7 1は、 ソースバス 1 9 1等が形成された基板の一部平面図、 図 7 2は、 図 7 1の I— I方向から見た断面図、 図 7 3は、 図 7 1の II— II方向から見た断 面図である。
基板 1の表示領域内には、 T F T トランジスタのソース電極 1 5 1及びドレ イン電極 1 5 2が形成されている。 周辺領域には、 E S D トランジスタのソー ス電極 1 6 1及びドレイン電極 1 6 2と、 犠牲電極 1 7 1 と、 ソース端子 1 8 1 とが形成されている。 また、 表示領域から周辺領域に渡ってソース ス 1 9 1が形成されている。 これらソースバス 1 9 1等は、 基板 1に I TO膜/ Mo C r膜の二層膜を形成し、 この I TO膜と Mo C r膜とを同一形状にパター二 ングすることにより形成されている。 このため、 ソース端子 1 8 1は Mo C r 部 2 6の一部分 2 6 a (図 7 1にクロスハッチングで示されている部分） で覆 われ、 犠牲電極本体部 1 7 1 aは M o C r部 2 6の一部分 2 6 b (図 7 1にク ロスハッチングで示されている部分) で覆われている。 しかしながら、 ソース 端子 1 8 1及び犠牲電極本体部 1 7 1 aにとつて M o C r部 2 6の一部分 2
6 a及び 2 6 bは不要であり、 このため、 Mo C r部 2 6の一部分 2 6 a (以 下、 「1^ 0。 1"不要部2 6 &」 と呼ぶ） 及び 2 6 b (以下、 「M o C r不要部
2 6 b」 と呼ぶ） は、 除去しなければならない。 しかしながら、 図 7 1乃至図
7 3に示す状態において Mo C r不要部 2 6 a及び 2 6 bを除去しようとす ると、 Mo C r不要部 2 6 a及び 2 6 bを除去するための専用のフォトリソェ 程が必要となり、 製造工程数が増大する。 そこで、 製造工程数を増大させずに T F Tアレイ基板が製造できるように、 Mo C r不要部 2 6 a及び 2 6 bを直 ぐに除去するのではなく、 先に a— S i層及びゲート絶縁膜を形成する （図 7 4乃至図 8 3参照） 。 尚、 I TO部 2 5と Mo C r部 2 6との二層体 α 5 (図 7 2参照） は、 ソースバス 1 9 1、 ソース端子 1 8 1、 犠牲電極 1 7 1、 Mo C r不要部 2 6 a及び 2 6 bを構成している。
図 7 4は、 a— S i層 1 5 3及び 1 6 3とゲート絶縁膜 1 6 0とが形成され 'た基板の一部平面図、 図 7 5は、 図 7 4の III— III方向から見た断面図、 図 7 6は、 図 7 4の IV— IV方向から見た断面図である。 表示領域には、 TFT トランジスタのソース電極 1 5 1 と ドレイン電極 1 5 2との間に a— S i層 1 5 3が形成され、 周辺領域には、 E SD トランジスタ のソース電極 1 6 1 と ドレイン電極 1 6 2との間に a— S i層 1 6 3が形成 される。 このように a _ S i層 1 5 3及び 1 6 3を形成した後、 a— S i層 1 5 3及び 1 6 3が形成された基板 1にゲート絶縁膜 1 6 0が形成される。 この ゲート絶縁膜 1 6 0は孔 l' 6 0 a、 1 6 0 b、 1 6 0 c、 1 6 0 d及び 1 6 0 eを有するようにパターユングされている。 孔 1 6 0 aはドレイン電極 1 5 2 を露出するための孔である。 孔 1 6 0 bは E S D トランジスタのドレイン電極 1 6 2を露出するための孔である。 孔 1 6 0 cはソースバス 1 9 1を露出する ための孔である。 孔 1 6 0 dは犠牲電極本体部 1 7 1 aを覆っている M o C r 不要部 2 6 bを露出するための孔である。 孔 1 6 0 eはソース端子 1 8 1を覆 つている Mo C r不要部 26 aを露出するための孔である。
このような孔 1 6 0 a、 1 6 0 b、 1 6 0 c、 1 6 0 d及び 1 6 0 eを有す るゲート絶縁膜 1 6 0を形成した後、 グートバス等の材料を用いて導電膜を形 成する （図 7 7及び図 7 8参照） 。
図 7 7及び図 7 8は、 導電膜 1 7 7が形成された基板の断面図である。 図 7 7は、 図 7 5に対応する断面図であり、 図 78は、 図 7 6に対応する断面図で ある。
導電膜 1 7 7は、 Mo C r膜 1 7 5と A l C u膜 1 7 6との二層構造を有す る。 このように A 1 C u膜 1 7 6 /M o C r膜 1 7 5の導電膜 1 7 7を形成し た後、 この導電膜 1 7 7をフォ ト リ ソグラフィ技術を用いてパターニングする (図 7 9乃至図 8 1参照） 。
図 7 9は、 導電膜 1 7 7がパターニングされた後の基板の一部平面図、 図 8 0は、 図 7 9の V— V方向から見た断面図、 図 8 1は、 図 7 9の VI—VI方向から 見た断面図である。
導電膜 1 7 7はウエッ トエッチングされ、 レジスト膜 R e sで覆われている 導電膜 1 7 7の部分は除去されずに残るが、 レジス ト膜 R e sで覆われていな い導電膜 1 7, 7の部分は除去される。 この結果、 レジス ト膜 R e sの下には T F Tゲート電極 1 5 4、 ゲートバス 1 5 5、 E S D配線 1 6 5、 E S Dゲート 電極 1 6 4が形成されるとともに、 Mo C'r不要部 2 6 a及び 2 6 bが露出す る。 ここで、 ソース端子 1 8 1は Mo C r不要部 2 6 aで覆われており、 犠牲 電極本体部 1 7 1 aは M o C r不要部 2 6 bで覆われていることに注意され たい。 ソース端子 1 8 1にとつてこの Mo C r不要部 2 6 aは不要であるため、 この Mo C r不要部 2 6 aは除去される必要がある。 一方、 犠牲電極 1 7 1が ソース端子 1 8 1の損傷を抑制するように機能するには図 7 0を参照しなが ら説明したように犠牲電極本体部 1 7 1 aは露出している必要があるため、 M o C r不要部 2 6 bも除去される必要がある。 そこで、 導電膜 1 7 7をゥエツ トエッチングした後、 Mo C r不要部 2 6 a及び 2 6 bもゥエツ トエッチング する （図 8 2及び図 8 3参照） 。
図 8 2及び図 8 3は、 M o C r不要部 2 6 a及び 2 6 bがゥエツ トエツチン グされた後の基板を示す断面図である。 図 8 2は、 図 8 0に対応する断面図で あり、 図 8 3は、 図 8 1に対応する断面図である。 .
導電膜 1 7 7の Mo C r膜 1 7 5をエッチングした後、 Mo C r不要部 2 6 a及び 2 6 bもエッチングすることによって、 Mo C r不要部 2 6 a及び 2 6 bが除去され、 ソース端子 1 8 1及び犠牲電極本体部 1 7 1 aが露出した導電 部所有体 Fが製造される。 Mo C r不要部 2 6 a及び 2 6 bを上記のようにェ ツチングすることによって、 この Mo C r不要部 2 6 a及び 2 6 bを除去する ための専用のフォ ト リ ソグラフイエ程を行わなくてもソース端子 1 8 1及び 犠牲電極本体部 1 7 1 aを露出させることができる。 Mo C r不要部 2 6 a及 び 2 6' bを除去した後、 レジスト膜 R e sが剥離される。
レジス ト膜 R e sの剥離後、 下地層及び反射電極が形成される。
この例では、 導電膜 1 7 7をエッチングした直後 （即ち、 E S Dゲート電極 1 6 4等が形成された直後） では、 犠牲電極本体部 1 7 1 aはまだ Mo C r不 要部 2 6 bで覆われている （図 8 1参照） この M o C r不要部 2 6 bは、 導電膜 1 7 7のエッチングに続いて連続的にエッチングされる。 従って、 下地 層の突起 1 1を形成する前に、 犠牲電極本体部 1 7 1 aを露出させることがで き、 ソース端子 1 8 1の損傷を抑制することができる。
また、 第 4実施形態では、 ソース端子 1 '8 1の材料として I T Oが使用され た場合について説明したが、 I T Oに代えて例えば I Z O使用された場合でも、 本発明を適用することによって、 突起 1 1の材料が必要以上に除去されるとい う現象を生じにく し、 更にソース端子 1 8 1が損傷を受けにく くなるようにす ることができる。
[実施形態 5 ]
図 8 4は、 トップゲート構造を有する反射型液晶表示装置に用いられる本発 明による第 5実施形態の T F Tアレイ基板 5 0 0の一部平面図、 図 8 5は、 図 8 4の I— I方向から見た断面図、 図 8 6は、 図 8 4の I I— I I方向から見た断面 図である。
図 8 4の左側は T F T及び反射電極 1 3等が形成される表示領域であり、 右 側はゲート端子 6が形成される周辺領域である。 説明の便宜上、 これら表示領 域及び周辺領域は概略的に示されていることに注意されたい。
以下、 T F Tアレイ基板 5 0 0の製造方法について説明する。
先ずガラス基板 1上に、 ソース電極 2、 ソースバス 3、 ドレイン電極 4、 ゲ ートバス端部 5 1及びゲート端子 6を形成する （図 8 7及び図 8 8参照） 。 図 8 7は、 ゲート端子 6等が形成された基板の一部平面図、 図 8 8は、 図 8 7の I I I— I I I方向から見た断面図である。
表示領域には、 ソース電極 2、 ソースバス 3及びドレイン電極 4が形成され る。 ソースバス 3は y方向に延在するように形成されており、 ソース電極 2は このソースバス 3に繋がるように形成されている。 また、 周辺領域には、 ゲー トバス端部 5 1及びゲート端子 6が形成される。 ゲ^ "ト端子 6はゲートバス端 部 5 1に繫がるように形成されている。 ゲートバス端部 5 1は、 後述するゲー トバス架橋部 5 3 (図 9 8及び図 9 9参照） に接続される第 1 の接続部 5 1 a と、 後述する犠牲電極 1 4 (図 9 8及び図 1 00参照） に接続される第 2の接 続部 5 1 c と、 これら接続部 5 1 a及び 5 1 cからゲート端子 6にまで延在す る延在部 5 1 bとを有する。 ソース電極 2、 ソースバス 3、 ドレイン電極 4及 びゲートバス端部 5 1は、 I TOを含有する I TO部 2 5 と Mo C rを含有す る Mo C r部 2 6との二層構造を有している。 このような二層構造のソース電 極 2、 ソースバス 3、 ドレイン電極 4及びゲートバス端部 5 1は、 基板 1上に Mo C r膜 / I TO膜の二層膜を形成し、 この二層膜をパターニングすること により形成されている。 このように、 これらゲートバス端部 5 1等を I TO部 2 5の単層構造ではなく、 Ι ΤΟ部 2 5と Mo C r部 2 6との二層構造とする ことによって、 これらゲートバス端部 5 1等の抵抗を低くすることができる。 ここでは、 ゲートバス端部 5 1の接続部 5 1 aは I T〇部 2 5と Mo C r部 2 6 との二層構造を有しているが、 接続部 5 1 aを I TO部 2 5のみの単層構造 としてもよい。 この場合、 ゲートバス端部 5 1の接続部 5 1 aが I TO部 2 5 のみの単層構造であっても、 ゲートバス端部 5 1の延長部 5 1 bを I TO部 2 5 と Mo C r部 2 6との二層構造とすることによって、 ゲートバス端部 5 1 自 体の抵抗値を十分に低くすることができる。 尚、 十分に低い抵抗値が得られる のであれば、 ゲートバス端部 5 1等は I TO部 2 5のみの単層構造であっても よい。
また、 ゲート端子 6はゲートバス端部 5 1に繋がるように形成されている力 このゲート端子 6は M o C r部 26の一部分 2 6 a (図 8 7にクロスハツチン グで示されている部分） で覆われていることに注意されたい。 ゲート端子 6に とってこの M o C r部 2 6の一部分 26 a (以下、 Mo C r不要部 26 a と呼 ぶ） は不要であり、 このため、 この Mo C r不要部 2 6 aは除去されなければ ならない。 しかしながら、 図 8 7及び図 8 8に示す状態において Mo C r不要 部 26 aを除去しようとすると、 Mo C r不要部 2 6 aを除去するための専用 のフォトリソ工程が必要となり、 製造工程数が増大する。 そこで、 製造工程数 を増大させずに T FTアレイ基板が製造できるように、 Mo C r不要部 26 a を直ぐに除去するのではなく、 先に a _ S i層等を形成する。 尚、 I TO部 2 5と Mo C r部 2 6との二層体 α 6 (図 8 8参照） は、 ゲートバス端部 5 1、 ゲート端子 6及び Mo C r不要部 26 aを構成している。
図 8 9は、 a— S i層 7、 ゲート絶縁膜 8、 ゲート電極 9及びゲートバス本 体部 5 2が形成された基板の一部平面図、 図 9 0は、 図 8 9の IV— IV方向から 見た断面図である。
ゲートバス端部 5 1等を形成した後 （図 8 7及び図 8 8参照） 、 a— S i層 7及びゲート絶縁膜 8が形成し、 このゲート絶縁膜 8上に、 ゲート電極 9及び ゲートバス本体部 5 2が形成される。 ゲートバス本体部 5 2は、 図 8 9に示す ように X方向に延在するように形成されている。 このゲー.トバス本体部 5 2は、 後述するゲートバス架橋部 5 3 (図 9 8及び図 9 9参照） に接続される接続部 5 2 aを有する。 このように、 ゲート電極 9及びゲートバス本体部 5 2を形成 した後、 反射電極に所望の反射特性を持たせるための下地層を形成する。
図 9 1は、 下地層が形成された基板の一部平面図、 図 9 2は、 図 9 1の V— V 方向から見た断面図、 図 9 3は、 図 9 1の VI— VI方向から見た断面図である。 ゲート電極 9及びゲートバス本体部 5 2を形成した後、 多数の突起 1 1 (図 9 2参照） と、 この多数の突起 1 1を覆う平坦化膜 1 2とが形成される。 この ようにして、 突起 1 1 と平坦化膜 1 2とからなる下地層が形成される。 この平 坦化膜 1 2は孔 1 2 a、 1 2 b、 1 2 c、 1 2 d及び 1 2 eを有する。 孔 1 2 aはドレイン電極 4に対応する位置に形成された孔である。 孔 1 2 bはゲート バス本体部 5 2の接続部 5 2 aを露出するための孔である。 孔 1 2 cはゲート バス端部 5 1の接続部 5 1 aに対応する位置に形成された孔である。 孔 1 2 d はゲートバス端部 5 1の接続部 5 1 cに対応する位置に形成された孔である。 孔 1 2 eはゲート端子 6を覆う Mo C r部 2 6の M o C r不要部 2 6 aに対 応する位置に形成された孔である。
このようにして、 突起 1 1 と平坦化膜 1 2とを有する下地層が形成される。 下地層の形成後、 この下地層をエッチングマスクとして、 ゲート絶縁膜 8をド ライエッチングする （図 9 4及び図 9 5参照） 。
図 9 4及び図 9 5は、 ゲート絶縁膜 8がドライエッチングされた後の基板を 示す断面図である。 図 9 4は図 9 2に対応する断面図であり、 図 9 5は図 9 3 に対応する断面図である。
下地層をエッチングマスクとして、 ゲート絶縁膜 8をドライエッチングする ことにより、 このゲート絶縁膜 8に、 平坦化膜 1 2の孔 1 2 a、 1 2 c , 1 2 d及び 1 2 eそれぞれに対応する孔 8 a、 8 c、 8 d及び 8 eが形成される。 孔 8 aはドレイン電極 4を露出するための孔である。 孔 8 cは、 ゲートバス端 部 5 1の接続部 5 1 aを露出するための孔である。 孔 8 dは、 ゲートバス端部 5 1の接続部 5 1 cを露出するための孔である。 孔 8 eは、 ゲート端子 6を覆 う M o C r不要部 2 6 aを露出するための孔である。 平坦化膜 1 2の孔 1 2 b に対応するゲート絶縁膜 8の部分は、 ゲートバス本体部 5 2の接続部 5 2 aで 保護されているため、 エッチングされない。
このようにゲ一ト絶縁膜 8をエッチングした後、反射電極 1 3等'を形成する ための A g膜を形成する （図 9 6及び図 9 7参照） 。
図 9 6及び図 9 7は、 A g膜 1 3 0が形成された基板の断面図である。 図 9 6は図 9 4に対応する断面図であり、 図 9 7は図 9 5に対応する断面図である。
A g膜 1 3 0は、 ドレイン電極 4、 ゲートバス本体部 5 2の接続部 5 2 a、 ゲートバス端部 5 1の接続部 5 1 a、 ゲートバス端部 5 1の接続部 5 1 c、 及 び M o C r不要部 2 6 aに接続される。
以上のようにして、 A g膜 1 3 0を有する導電膜所有体 Gが製造される。 このように A g膜 1 3 0を形成した後、この A g膜 1 3 0をフォ トリソダラ フイエ程を用いてゥエツトエッチングする （図 9 8乃至 1 0 0参照） 。
図 9 8は、 A g膜 1 3 0をゥエツトエッチングした直後の基板の一部平面図、 図 9 9は、 図 9 8の基板の VI I— VI I方向から見た断面図、 図 1 0 0は、 図 9 8 の基板の VI I I— VI I I方向から見た断面図である。
A g膜 1 3 0をゥエツ トエッチングすることによって、 レジスト膜 R e sの 下に反射電極 1 3、 ゲートバス架橋部 5 3及び犠牲電極 1 4が形成される。 ゲ 一トバス架橋部 5 3を形成することにより、 グートバス端部 5 1 とゲートバス 本体部 5 2とが電気的に接続される。 ゲートバス端部 5 1、 ゲートバス本体部 5 2及びゲートバス架橋部 5 3によって、 ゲートバス 5が構成される。 犠牲電 極 1 4は、 ゲートバス端部 5 1の接続部 5 1 cを通じて、 ゲート端子 6に電気 的に接続されている。 また、 A g膜 1 3 0をウエッ トエッチングすることによ つて、 A g膜 1 3 0の不要な部分は除去されるため、 ゲート端子 6を覆ってい る Mo C r不要部 2 6 aが露出する。
ここで注意しなければならないことは、 §膜1 3 0をウエッ トエッチング することにより、 反射電極 1 3及びゲートバス架橋部 5 3だけでなく、 犠牲電 極 1 4も形成されることである。 以下に、 反射電極 1 3及びゲートバス架橋部 5 3だけでなく犠牲電極 1 4も形成する理由について説明する。
上述したように、 A g膜 1 3 0をゥエツ トエッチングすることによって、 A g膜 1 3 0で覆われていた Mo C r不要部 2 6 aが露出する。 この M o C r不 要部 2 6 aが露出した直後では、 反射電極 1 3の側端面 1 3 a、 ゲートバス架 橋部 5 3の側端面 5 3 a及び犠牲電極 1 4の側端面 1 4 a と、 M o C r不要部 2 6 a とがエッチング液に接触する。 反射電極 1 3、 ゲートバス架橋部 5 3及 び犠牲電極 1 4の材料である A gと、 Mo C r不要部 2 6 aの材料である Mo との平衡電極電位の関係は （9 ) 式で表される。
Mo < A g … （ 9)
ゲートバス架橋部 5 3及び犠牲電極 1 4は、 Mo C r不要部 2 6 aに電気的 に接続されており、 エッチング液は電解質溶液である。 従って、 ゲートバス架 橋部 5 3及び犠牲電極 1 4と M o C r不要部 2 6 a とがエッチング液に接触 すると、 反応式 （ 1 0) 及び （ 1 1 ) で表される電池反応が生じると考えられ る。
Mo → Mo 3 + + 3 e— · · , ( 1 0)
3 H+ + N03_+ 2 e— → HN03 + H。0 … （ 1 1 ) ここで、 反応式 （ 1 1) の NO 3 は、 エッチング液に含まれているイオンであ る。
M oの平衡電極電位は A gの平衡電極電位より も小さいため、 M o C r不要 部 2 6 a側では、 電子を放出する反応式 （ 1 0) が優先的に生じると考えられ る。 発生した電子 （e— ) の一部は、 Mo C r不要部 2 6 aから A gを主成分 とするゲートバス架橋部 5 3に流入し、 この流入した電子は、 エッチング液に 含まれている NO3—と反応し、 反応式 （1 1) を促進する。 A g膜 1 3 0のェ ツチングは、 反応式 （1 1) が生じることによって進行するものであり、 この ため、 反応式 （ 1 1) が促進されると、 A g膜 1 30のエッチング速度が増大 する。 従って、 もし、 犠牲電極 1 4が存在しないと仮定すると、 反応式 （1 1) の反応がゲートバス架橋部 5 3の近傍で集中して起き、 この結果、 ゲートバス 架橋部 5 3のエッチング速度が増大し、ゲートバス架橋部 5 3の寸法が所望の 値より も更に小さくなつてしまうことが考えられる。 このようにグートバス架 橋部 5 3が所望の寸法よりも小さくなると、 ゲートバス架橋部 5 3が高抵抗に なったり、 最悪の場合、 ゲートバス本体部 5 2とゲートバス端部 5 1 との間の 電気的接続を確保することができない場合が生じる。
これに対して、 第 5実施形態では、 A g膜 1 3 0をウエッ トエッチングする ときにゲートバス架橋部 5 3の他に犠牲電極 1 4も形成しているため、 Mo C r不要部 2 6 aは、 ゲートバス架橋部 5 3だけでなく犠牲電極 1 4にも電気的 に接続されている。 従って、反応式 （ 1 1 ) ゲートバス架橋部 5 3の近傍 だけでなく、 犠牲電極 1 4の近傍でも生じ、 この結果、 反応式 （1 1) がグー トバス架橋部 5 3で集中して起こることが防止される。 従って、犠牲電極 1 4 を備えることにより、ゲートバス架橋部 5 3のエッチング速度の增加を緩和す ることができ、 所望の寸法を有するグートバス架橋部 5 3を形成することが可 能となる。
A g膜 1 3 0をゥエツ トエッチングすることによって、 Mo C r部 2 6の M o C r不要部 26 aが露出したら、 Mo C r不要部 26 aをドライエッチング する。 M o C r不要部 2 6 aをドライエツチングすることによって、 この M o C r不要部 2 6 aを除去するための専用のフォ トリソ工程を行わなくてもゲ 一ト端子 6を露出させることができる。 M o C r部 2 6の M o C r不要部 2 6 aをドライエッチングした後、 レジス ト膜 R e sを剥離する。 このようにして、 図 8 4乃至図 8 6に示す T F Tアレイ基板 5 0 0が製造される。
また、 第 5実施形態では、 反射電極 1 3及びゲートバス架橋部 5 3を形成す るために、 A g膜 1 3 0を形成したが、 A g膜の代わりに、 例えば A g合金を 有する A g合金膜を形成することができる。 A g合金膜をゥエツ トエッチング するときに、 反射電極及びグートバス架橋部の他に犠牲電極が形成されるよう に、 A g合金膜をウエッ トエッチングすることによって、 所望の寸法を有する ゲートバス架橋部を形成することが可能となる。 産業上の利用の可能性
本発明によれば、 感光性膜が必要以上に除去される現象を防止又は緩和する 電子装置製造方法、 及びこの方法が適用された電子装置が得られる。
また、 本発明によれば、 現像液に接触した導電膜が損傷を受けてしまう現象 を防止又は緩和する電子装置製造方法、 及びこの方法が適用された電子装置が 得られる。
更に、 本発明によれば、 金属膜が必要以上に除去されてしまうという現象を 防止又は緩和する電子装置製造方法、 及びこの方法が適用された電子装置が得 られる。

Claims

請求の—翁 Λ
1 . 第 1の平衡電極電位を有する第 1の金属又は金属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有 し、 前記第 1の導電部に電気的に接続された第 2の導電部とを有する第 1の導 電部所有体であって、 前記第 1及び第 2の導電部が表面に露出した第 1の導電 部所有体を形成する工程、
前記第 1の導電部所有体の前記表面に被覆膜を形成する工程、
前記被覆膜が形成された第 1の導電部所有体上に感光性膜を形成する工程、 前記感光性膜を所定の露光パターンに露光する工程、 及び
前記露光された感光性膜を現像する工程、
を有する電子装置製造方法。
2 . 前記第 1の導電部所有体を形成する工程が、
支持体上に、 前記第 1の導電部に前記第 2の導電部が重なるように前記第 1 及び第 2の導電部を形成する工程を有する請求項 1に記載の電子装置製造方 法。
3 . 前記第 1の導電部所有体を形成する工程が、
前記第 1及び第 2の導電部を形成する工程の前に、 前記支持体上に絶縁膜を 形成する工程を有する請求項 2に記載の電子装置製造方法。
4 . 前記第 1の導電部所有体を形成する工程が、前記第 1の導電部が絶縁膜 の孔を通じて前記第 2の導電部に電気的に接続されるように、 前記第 1及び第 2の導電部を形成する工程を有する請求項 1に記載の電子装置製造方法。
5 . 前記絶縁膜を形成する工程が、窒化シリコン又は二酸化シリコンを有す る絶縁膜を形成する工程であり、
前記被覆膜を形成する工程が、 酸化モリブデンクロムを含む被覆膜を形成す る工程である請求項 3又は 4に記載の電子装置製造方法。
6 . 第 1の平衡電極電位を有する第 1の金属又は金属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有 し、 前記第 1の導電部に電気的に接続された第 2の導電部とを有する第 2の導 電部所有体であって、 前記第 1及び第 2の導電部が表面に露出した第 2の導電 部所有体を形成する工程、
前記第 2の導電部所有体の前記表面に感光性膜を形成する工程、
前記感光性膜を所定の露光パターンに露光する工程、 及び
前記露光された感光性膜を現像する工程、
を有する電子装置製造方法であって、 .
前記第 2の導電部所有体を形成する工程が、 前記第 1及び第 2の導電部に電 気的に接続された犠牲電極を有する前記第 2の導電部所有体であって、 前記犠 牲電極が前記表面に露出した前記第 2の導電部所有体を形成する工程である 電子装置製造方法。
7 . 前記犠牲電極が前記第 1及び第 2の導電部のうちの一方に直に接続さ れている請求項 6に記載の電子装置製造方法。
8 . 前記犠牲電極が前記第 1及び第 2の導電部のうちの一方に一体成形さ れている請求項 6に記載の電子装置製造方法。 9 . 前記第 2の導電部所有体を形成する工程が、
前記第 1の導電部に前記第 2の導電部が重なるように前記第 1及び第 2の導 電部を形成する工程を有する請求項 6乃至 8のうちのいずれか 1項に記載の 電子装置製造方法
1 0 . 前記第 2の導電部所有体を形成する工程が、前記第 1の導電部が絶縁膜 の孔を通じて前記第 2の導電部に電気的に接続されるように、 前記第 1及び第 2の導電部を形成する工程を有する請求項 6乃至 8のうちのいずれか 1項に 記載の電子装置製造方法。
1 1 . 第 1の平衡電極電位を有する第 1の金属又は金属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有 し、 前記第 1の導電部に電気的に接続された導電膜とを有する第 3の導電部所 有体であって、 前記導電膜が表面に露出した第 3の導電部所有体を形成するェ 程、 及び
前記第 2の金属又は金属化合物を含有し前記第 1の導電部に電気的に接続さ れた第 2の導電部が形成されるように、 前記導電膜をゥエツトエッチングする 工程、
を有する電子装置製造方法であって、
前記ウエットエッチング工程が、 前記第 2の導電部の他に、 前記第 1の導電 部に電気的に接続された犠牲電極が形成されるように、 前記導電膜をゥエツト エツチングする電子装置製造方法。
1 2 . 前記導電膜が前記第 1の導電部を覆うように形成され、
前記ゥエツトエッチング工程が、 前記第 1の導電部の少なく とも一部を露出 するように、 前記導電膜をゥエツトエッチングする請求項 1 1に記載の電子装 置製造方法。
1 3 . 前記ゥエツトエッチング工程の後、前記第 1の導電部の一部を除去する 工程を有する請求項 1 1又は 1 2に記載の電子装置製造方法。 ' 1 4 . 第 1の平衡電極電位を有する第 1の金属又は金属化合物を含有する第 1の導電部と、 第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有 し、 前記第 1の導電部に電気的に接続された第 2の導電部とを有する第 1の基 体、
前記第 1の基体に形成された下地層、 及び
前記下地層の表面に形成された、 複数の凹部又は凸部を有する反射部、 を有する電子装置であって、
前記下地層が、
前記複数の凹部又は凸部に対応する位置に設けられた被覆部、 及び 感光性材料により形成された、 前記被覆部を覆う下地層本体、
を有する電子装置。
1 5 . 前記第 1の基体が、
支持体、 .
前記支持体上に形成された第 1の導電部、 及び
前記第 1の導電部に重なるように形成された前記第 2の導電部、
を有する請求項 1 4に記載の電子装置。 1 6 . 前記第 1の導電部が絶縁膜上に形成された請求項 1 5に記載の電子装 置。
1 7 . 前記第 1の基体が、
支持体、
前記支持体上に形成された前記第 1の導電部、
前記第 1の導電部と前記第 2の導電部とを電気的に接続するための孔を有す る絶縁膜、 及び 前記孔を通じて前記第 1の導電部に電気的に接続された前記第 2の導電部、 を有する請求項 1 4に記載の電子装置。
1 8 . 前記絶縁膜が窒化シリ コン又は二酸化シリ コンを有し、前記被覆部は酸 化モリブデンクロムを有することを特徴とする請求項 1 6又は 1 7に記載の 電子装置。
1 9 . 第 1の平衡電極電位を有する第 1の金属又は金属化合物を含有する第 1の導電部、
第 2の平衡電極電位を有する第 2の金属又は金属化合物を含有し、 前記第 1 の導電部に電気的に接続された第 2の導電部、 及び
前記第 1及び第 2の導電部に電気的に接続された犠牲電極、
を有する電子装置。 . 2 0 . 前記犠牲電極が前記第 1及び第 2の導電部のうちの一方に直に接続さ れている請求項 1 9に記載の電子装置。
2 1 . 前記犠牲電極が前記第 1及び第 2の導電部のうちの一方に一体成形さ れている請求項 1 9に記載の電子装置。
2 2 . 前記犠牲電極が前記第 1及び第 2の金属又は金属化合物を含有する請 求項 1 9乃至 2 1のうちのいずれか 1項に記載の電子装置。
2 3 . 前記第 1の導電部に前記第 2の導電部が重なるように形成されている 請求項 1 9乃至 2 2のうちのいずれか 1項に記載の電子装置。
2 4 . 前記第 1及び第 2の導電部の組み合わせが、 ゲート電極、 ゲートバス、 ソース電極又はソースバスの少なく とも一部を構成する請求項 1 5、 1 6又は 2 3に記載の電子装置。
2 5 . 前記第 1の導電部が前記第 1の金属又は金属化合物としてモリブデン を有し、 前記第 2の導電部が前記第 2の金属又は金属化合物としてアルミニゥ ムを有する請求項 2 4に記載の電子装置。
2 6 . 前記第 1の導電部が、絶縁膜の孔を通じて前記第 2の導電部に電気的に 接続されている請求項 1 9乃至 2 2のうちのいずれか 1項に記載の電子装置。
2 7 . 前記第 1の導電部がゲート端子の少なく とも一部を構成し、前記第 2の 導電部がゲートバスの少なく とも一部を構成する請求項 1 5、 1 6又は 2 6に 記載の電子装置。 2 8 . 前記第 1の導電部がソース端子の少なくとも一部を構成し、前記第 2の 導電部が E S D トランジスタのゲート電極の少なく とも一部を構成する請求 項 1 5、 1 6又は 2 6に記載の電子装置。
2 9 . 前記第 1の導電部が前記第 1の金属又は金属化合物として酸化インジ ゥムを含有し、 前記第 2の導電部が、 前記第 2の金属又は金属化合物としてァ ルミユウム又はモリブデンを含有する請求項 2 7又は 2 8に記載の電子装置。
3 0 . 前記電子装置が第 3の導電部を有し、
前記第 1の導電部が前記第 3の導電部の一部を覆う請求項 1 9に記載の電子 装置。
3 1 . 前記第 3の導電部がゲート端子の少なく とも一部を構成する請求項 3 0に記載の電子装置。
3 2 . 請求項 1 4乃至 3 1のうちのいずれか 1項に記載の電子装置を備えた 画像表示装置。
PCT/JP2003/016652 2002-12-27 2003-12-24 電子装置製造方法及び電子装置 WO2004061521A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
EP03768191A EP1580593A4 (en) 2002-12-27 2003-12-24 METHOD FOR MANUFACTURING AN ELECTRONIC DEVICE, AND ELECTRONIC DEVICE SO MANUFACTURED
KR1020057012004A KR101052401B1 (ko) 2002-12-27 2003-12-24 전자 장치, 전자 장치 제조 방법 및 전자 장치를 포함하는 화상 표시 장치
AU2003292771A AU2003292771A1 (en) 2002-12-27 2003-12-24 Method for manufacturing electronic device and electronic device
US10/540,384 US8134162B2 (en) 2002-12-27 2003-12-24 Method for manufacturing electronic device and electronic device
JP2004564513A JP4594739B2 (ja) 2002-12-27 2003-12-24 電子装置製造方法及び電子装置
US13/417,981 US8535963B2 (en) 2002-12-27 2012-03-12 Method for manufacturing electronic device and electronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002-381362 2002-12-27
JP2002381362 2002-12-27

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US10/540,384 A-371-Of-International US8134162B2 (en) 2002-12-27 2003-12-24 Method for manufacturing electronic device and electronic device
US13/417,981 Division US8535963B2 (en) 2002-12-27 2012-03-12 Method for manufacturing electronic device and electronic device

Publications (1)

Publication Number Publication Date
WO2004061521A1 true WO2004061521A1 (ja) 2004-07-22

Family

ID=32708486

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/016652 WO2004061521A1 (ja) 2002-12-27 2003-12-24 電子装置製造方法及び電子装置

Country Status (8)

Country Link
US (2) US8134162B2 (ja)
EP (1) EP1580593A4 (ja)
JP (1) JP4594739B2 (ja)
KR (1) KR101052401B1 (ja)
CN (1) CN100465702C (ja)
AU (1) AU2003292771A1 (ja)
TW (1) TWI347478B (ja)
WO (1) WO2004061521A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004317662A (ja) * 2003-04-14 2004-11-11 International Display Technology Kk 配線端子
JP2006154000A (ja) * 2004-11-25 2006-06-15 Sharp Corp 配線基板および反射型液晶表示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194033A (ja) * 2008-02-12 2009-08-27 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP5467449B2 (ja) * 2008-09-17 2014-04-09 Ｎｌｔテクノロジー株式会社 引出線配線装置、画像表示装置及び引出線配線装置の製造方法
TWI478623B (zh) * 2012-02-13 2015-03-21 E Ink Holdings Inc 顯示器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199681A (ja) * 1990-11-29 1992-07-20 Fujitsu Ltd 半導体装置
JP2000180882A (ja) * 1998-12-15 2000-06-30 Sharp Corp 液晶表示装置及びその製造方法
JP2001194677A (ja) * 1999-10-26 2001-07-19 Sharp Corp 配線板および液晶表示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3029531B2 (ja) * 1994-03-02 2000-04-04 シャープ株式会社 液晶表示装置
US5610741A (en) * 1994-06-24 1997-03-11 Sharp Kabushiki Kaisha Reflection type liquid crystal display device with bumps on the reflector
JP3213242B2 (ja) * 1996-10-23 2001-10-02 シャープ株式会社 反射板、反射型液晶表示装置およびその製造方法
JP3270821B2 (ja) * 1997-03-12 2002-04-02 シャープ株式会社 反射型液晶表示装置およびその製造方法
US6259119B1 (en) * 1997-12-18 2001-07-10 Lg. Philips Lcd Co, Ltd. Liquid crystal display and method of manufacturing the same
JPH11259018A (ja) * 1998-03-10 1999-09-24 Sony Corp 拡散反射板の製造方法及び反射型表示装置
US6297519B1 (en) * 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
JP3866522B2 (ja) * 2001-02-14 2007-01-10 日本電気株式会社 アクティブマトリクス型液晶表示装置及びその製造方法
US6794682B2 (en) * 2001-04-04 2004-09-21 Canon Kabushiki Kaisha Semiconductor device, method for manufacturing the same, and radiation detector
CN1165087C (zh) 2001-04-18 2004-09-01 悠景科技股份有限公司 保护有机电激发光显示器的方法及其结构
JP2003057640A (ja) * 2001-06-05 2003-02-26 Seiko Epson Corp 電気光学装置、電子機器、および電気光学装置の製造方法
TW526615B (en) * 2001-08-24 2003-04-01 Prime View Int Co Ltd Structure and manufacturing method for thin film transistor liquid crystal display

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199681A (ja) * 1990-11-29 1992-07-20 Fujitsu Ltd 半導体装置
JP2000180882A (ja) * 1998-12-15 2000-06-30 Sharp Corp 液晶表示装置及びその製造方法
JP2001194677A (ja) * 1999-10-26 2001-07-19 Sharp Corp 配線板および液晶表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1580593A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004317662A (ja) * 2003-04-14 2004-11-11 International Display Technology Kk 配線端子
JP4522663B2 (ja) * 2003-04-14 2010-08-11 日本Ｃｍｏ株式会社 配線端子
JP2006154000A (ja) * 2004-11-25 2006-06-15 Sharp Corp 配線基板および反射型液晶表示装置
JP4593246B2 (ja) * 2004-11-25 2010-12-08 シャープ株式会社 配線基板および反射型液晶表示装置

Also Published As

Publication number Publication date
JPWO2004061521A1 (ja) 2006-05-18
TW200500760A (en) 2005-01-01
KR20050084494A (ko) 2005-08-26
CN100465702C (zh) 2009-03-04
US8134162B2 (en) 2012-03-13
EP1580593A4 (en) 2011-03-16
US20070015354A1 (en) 2007-01-18
KR101052401B1 (ko) 2011-07-28
US20120171621A1 (en) 2012-07-05
EP1580593A1 (en) 2005-09-28
CN1732405A (zh) 2006-02-08
TWI347478B (en) 2011-08-21
US8535963B2 (en) 2013-09-17
JP4594739B2 (ja) 2010-12-08
AU2003292771A1 (en) 2004-07-29

Similar Documents

Publication Publication Date Title
US6888585B2 (en) Control signal unit for a liquid crystal display
US7352004B2 (en) Thin film transistor array panel and method for manufacturing the same
CN111477638B (zh) 阵列基板及其制造方法、显示装置
JP4423194B2 (ja) 配線用エッチング液とこれを用いる配線の製造方法とその配線を含む薄膜トランジスタアレイ基板及びその製造方法
JP2004096115A (ja) 半導体素子の接触部及びその製造方法並びに表示装置用薄膜トランジスタ表示板及びその製造方法
JP2002026333A (ja) アクティブマトリクス基板の製造方法
JP2007293350A (ja) 液晶表示装置用薄膜トランジスター
US8535963B2 (en) Method for manufacturing electronic device and electronic device
JP4191641B2 (ja) 半透過型液晶表示装置およびその製造方法
KR20120065521A (ko) 표시 기판 및 이의 제조 방법
JP5311758B2 (ja) 金属配線の製造方法及びこれを利用した表示基板の製造方法
KR101087398B1 (ko) 액정표시장치의 패드 구조 및 그 제조방법
US8153463B2 (en) Method of manufacturing thin film transistor substrate
JP3050199B2 (ja) 配線端子およびその形成方法
KR20090080786A (ko) 어레이 기판의 제조 방법 및 어레이 기판
KR20090044302A (ko) 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 이를갖는 표시 장치
KR20020043402A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JP2004294804A (ja) 表示装置の製造方法、液晶表示装置並びに金属膜のパターニング方法。
JP4742295B2 (ja) 薄膜トランジスタパネルの製造方法
JP7558035B2 (ja) サーマルプリントヘッド及びその製造方法
KR20080005767A (ko) 박막트랜지스터 기판 및 그 제조방법
KR20050113894A (ko) 트랜지스터의 제조 방법 및 그를 갖는 어레이 기판의 제조방법
KR20070091732A (ko) 표시 기판의 제조 방법
KR20080040319A (ko) 표시 기판 및 이의 제조 방법
KR20040039985A (ko) 박막 트랜지스터 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004564513

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2003768191

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020057012004

Country of ref document: KR

Ref document number: 20038A75113

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020057012004

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2003768191

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2007015354

Country of ref document: US

Ref document number: 10540384

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10540384

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 10540384

Country of ref document: US