WO2004020705A1 - エピタキシャルウｴーハとその製造方法 - Google Patents

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WO2004020705A1
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epitaxial
epitaxy
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silicon single
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Shigeru Umeno
Satoshi Murakami
Hirotaka Fujii
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Sumitomo Mitsubishi Silicon Corporation
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    • H01L21/02532—Silicon, silicon germanium, germanium

Definitions

  • the present invention relates to an epitaxy wafer having reduced pit defects in an epitaxy layer, and in particular, to arsenic (As), which is apt to cause pit defects due to being subjected to gas etching before epitaxy film formation.
  • the present invention relates to an epitaxial wafer in which the pit defects are reduced by using a wafer produced by cutting a silicon single crystal wafer to a specific plane orientation from the ingot, and a method of manufacturing the same.
  • the (100) plane substrate's orphan that is, the inclination angle
  • SEMI standard semiconductor Equipment and Materials International
  • Japanese Patent Publication No. 3-61634 discloses that the inclination angle of the crystal axis is set to [011] with respect to the [100] axis in order to reduce micro defects during epitaxy, that is, tear drop. Angle of] 0 or [ ⁇ ], ⁇ of [0U] or [Oil], 5' ⁇ 2 °, and ⁇ 10 'or 5' ⁇ 2. And ⁇ 10 'are disclosed.
  • the underline of a number indicating a direction means a line originally located on the number in crystallographic notation, and is supplemented as an underline for convenience of notation.
  • the surface of the epitaxial wafer may be rougher than the surface of the substrate. It was difficult to control the micro-roughness of the surface.
  • Japanese Patent No. 3081706 discloses a technique for defining the angle range of the cutting orientation to 30' ⁇ 2 ° and 30' ⁇ 2 °. Have been. Disclosure of the invention
  • the present inventors have used a general ⁇ type low-resistance silicon single crystal wafer of about 3 to 5 mQ.cm in the manufacture of an epitaxial wafer, and used a wafer in a general manufacturing process. We found that if the surface was mirror-polished and HC1 gas etching was performed for cleaning before epitaxy growth, pits could occur in the deposited layer after epitaxy growth.
  • An object of the present invention is to provide an epitaxy wafer in which pit defects in the epitaxy layer are reduced.
  • the present invention is directed to an arsenic (As) -doped silicon single crystal wafer which is likely to have pit defects if gas etching is performed before the epitaxial film formation. It is an object of the present invention to provide an epitaxy wafer capable of suppressing generation of the pit defects even when a film is formed and obtaining a healthy epitaxy layer, and a method of manufacturing the epitaxy wafer.
  • As arsenic
  • the present inventors have conducted intensive studies on the plane orientation of the wafer and the inclination of the crystal axis for the purpose of reducing the pit defects in the epitaxial layer.
  • the inventors have found that a sound epitaxy layer can be obtained by specifying an inclination angle different from the specified inclination angle, and completed the present invention. That is, in the epitaxial wafer according to the present invention, an epitaxial layer is grown on a wafer cut out of a silicon single crystal ingot having a specific resistance of 2.5 mQ.cm or more by doping arsenic.
  • the plane orientation is (100), the angle ⁇ in the [001] or [00i] direction with respect to the [100] axis, and the angle in the [OiO] or [010] direction.
  • the epitaxy layer was grown on the sliced wafer in the range inclined by the angle ⁇ (0.2 ° ⁇ and ⁇ 0.1 °, or 0.2 ° ⁇ ⁇ and ⁇ 0. ⁇ ) The feature is.
  • the epitaxial wafer according to the present invention has an epitaxy film formed on the surface of the wafer that has been subjected to gas etching for cleaning before the epitaxy film formation, and a pit seen after the epitaxy film formation. It is characterized by having reduced
  • the method for producing an epitaxial wafer according to the present invention comprises:
  • the plane orientation of the wafer is (100), and the angle ⁇ and the angle ⁇ are in a specific range (0.2 ° ⁇ and ⁇ 0.1 °, or 0.2 ° ⁇ and ⁇ 0).
  • the pit defects of the epitaxy layer are reduced by specifying the plane orientation inclination angle at the time of cutting without any special process and additional work in cutting the silicon single crystal.
  • an epitaxy film is formed on an arsenic (As) -doped silicon single crystal wafer, which is subjected to gas etching prior to the epitaxy film formation and is likely to cause pit defects.
  • As arsenic
  • FIG. 1 is a graph showing a tilt range in which an epitaxial wafer according to the present invention is cut out from a silicon single crystal ingot, and the vertical axis represents a [001] direction or a [00i] direction from a [100] axis.
  • the horizontal axis indicates the tilt angle in the [010] or [0 ⁇ 0] direction from the [100] axis, and the rectangular frame portion indicated along the vertical and horizontal axes indicates the present invention.
  • silicon single crystal ingots and wafers are intended for use in the manufacture of epitaxial wafers, in which arsenic is doped and the specific resistance is 2.5 mQ'cm or more. . It is not necessary to set an upper limit on the specific resistance.
  • the plane orientation of the wafer is (100), and in the (100) plane of the wafer, the crystal direction passes through the center of the wafer, [001], [001], [0 skin] [010] is the angle between the (100) plane normal and the wafer surface normal, and the angle in the [001] or [00i] direction with respect to the [100] axis.
  • the component is an angle ⁇ , and the angle component in the [0i0] or [010] direction is an angle.
  • the present invention is characterized in that the inclination angles ⁇ and ⁇ are controlled in a range of 0.2 ° ⁇ ⁇ and ⁇ 0.1 °, or in a range of 0.2 ° ⁇ ⁇ and ⁇ ⁇ 0.1 °.
  • ⁇ is 0.2 ° or more, it is preferable that ⁇ is relatively larger than the other ⁇ , and it is preferable that there is a difference of 0.1 or more.
  • ⁇ is 0.2 ° or more, it must be larger than the other ⁇ .
  • the step of cutting a silicon single crystal ingot into a rework wafer is performed by accurately measuring the tilt in the crystal axis direction or a specific direction, and adjusting the tilt range according to the present invention to cut the wafer. Any slicing method using an inner peripheral blade or a wire saw can be adopted.
  • any of the known manufacturing methods such as various polishing steps, mirror polishing steps, chamfering steps, and washing steps, depending on the purpose and required properties and cleanliness, etc.
  • the process can be adopted, and the type of process to be selected and the execution order can be appropriately selected.
  • the step of forming an epitaxial film on the wafer surface is not particularly limited, and any known method can be used so that a silicon epitaxial layer required as a substrate for semiconductor devices can be vapor-phase grown. It is also possible to use a phase film forming method and a vapor phase growth apparatus, and it is preferable to appropriately select source gas / film forming conditions according to the selected method and apparatus.
  • the processing temperature is preferably from 1050 ° C to 1150 ° C.
  • a step of performing gas etching on the wafer surface before forming the epitaxial film is employed. Specifically, as shown in the embodiment, a preparation stage for forming an epitaxial film, that is, replacing the hydrogen gas while raising the temperature in the chamber, for example, performing a hydrogen backing at a required temperature, followed by HC1 gas etching Then, a source gas is introduced under a required film forming atmosphere and temperature, and a vapor phase growth is performed to a required film thickness to form a silicon epitaxial layer.
  • a temperature of 1050 ° C to 1200 ° C is preferable.
  • an etching gas a chlorine compound gas in addition to HC1 gas can be used, and an etching amount is 0.5 mn or less from the surface. preferable.
  • a silicon single crystal wafer with a 6-inch outer diameter doped with arsenic with a 6-inch outer diameter pulled up by the Czochralski method was used as a silicon single crystal wafer using a wire device (manufactured by Taira Toyama), and the resistivity was 4 mQ.
  • the wafer After the wafer is mirror-polished and washed, it is subjected to a hydrogen bake for 1 minute in a hydrogen atmosphere of 115 CTC by a vapor phase epitaxy apparatus, and thereafter, HC1 gas is flowed to about ⁇ . ⁇ depth. Gas etching was performed. Then supply the source gas, 1100. C, and vapor phase growth was performed to form a 4 ⁇ thick epitaxy layer.
  • MO601 manufactured by Mitsui Kinzoku Mining was used to measure the number of defects (COP) before ( ⁇ ) input to the vapor phase growth apparatus.
  • Surfscan 6220 manufactured by KLA Tencor was used for the measurement of the number of defects (pits) after gas etching (B) and after formation of the epitaxial layer (C).
  • the number of COPs before introduction into the vapor phase growth apparatus (A) was 26035
  • the number of pits after gas etching (B) was 2621
  • the number of pits after epitaxy layer formation (C ) Had 22 pits.
  • Example 1 an epitaxy layer having a thickness of 4 ⁇ was formed under the same conditions as in Example 1. Also, as in Example 1, the results of measurement and observation under the same conditions Table 1 shows the number of defects before loading into the vapor phase growth system (A), after gas etching (B), and after deposition of the epitaxial layer (C).
  • the number of COPs before input to the vapor phase growth system (A) is 25303
  • the number of bits after gas etching (B) is 2754
  • the number of bits after epitaxy layer formation (C) Had 34 pits.
  • the specific resistance value was 4.2 mQ'cm as a silicon single crystal wafer.
  • Example 1 an epitaxy layer having a thickness of 4 ⁇ was formed under the same conditions as in Example 1. Also, as in Example 1, as a result of measurement and observation under the same conditions, the defects before ( ⁇ ), after gas etching ( ⁇ ), and after epitaxy layer deposition (C) before being put into the vapor phase growth apparatus, were obtained. The numbers are shown in Table 1.
  • Example 2 Using the obtained wafer, a 4 ⁇ thick epitaxy layer was formed under the same conditions as in Example 1. Also, as in Example 1, as a result of measurement and observation under the same conditions, the defects before ( ⁇ ), after gas etching ( ⁇ ), and after epitaxy layer deposition (C) before being put into the vapor phase growth apparatus, were obtained. The numbers are shown in Table 1. Explaining the number of defects shown in Table 1, the number of COPs before injection into the vapor phase growth system (A) is 2822, the number of bits after gas etching (B) is 2125, and the number of bits after epitaxy layer formation (C) Had 252 pits.
  • pit defects in the epitaxial layer are reduced without cutting a silicon single crystal at a specific plane orientation and inclination angle, and without adding a special process or new work. It is possible to provide an epitaxy wafer with excellent manufacturability.
  • a silicon single crystal wafer doped with arsenic (As) can be subjected to gas etching for improving cleanliness before the epitaxial film formation, and after the epitaxial film formation.
  • the occurrence of pit defects can be suppressed, and a sound epitaxy layer can be obtained.

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Description

明細書 ェピタキシャルゥェ一ハとその製造方法 技術分野
この発明は、 ェピタキシャル層のピット欠陥を低減したェピタキシャル ゥェ一ハに関し、 特に、 ェピタキシャル成膜前にガスエッチングが施されて ピット欠陥が発生し易くなつているヒ素 (As)をド一プしたシリコン単結晶 ゥェ一ハにおいて、 該インゴットより特定面方位に切り出して作製したゥェ一 ハを用いることで、 前記ピット欠陥を低減したェピタキシャルゥエーハとその 製造方法に関する。 背景技術
従来、 シリコンェピタキシャルゥェ一ハの製造において、 （100)面基板のォ ファングル、 すなわち、 傾斜角度は、 SEMIスタンダ一ド (Semiconductor Equipment and Materials International )で 2°以下と規定されている (SEMI M2-87)。
また、 最近では基板の加工精度の向上によリ傾斜角度 1°以下の基板が通常用 いられている。
例えば、 特公平 3-61634号公報には、 ェピタキシャル成長時の微小欠陥、 す なわちティアドロップの低減を図ることを目的として、 結晶軸の傾斜角度を、 [100]軸に対して [011]方向または [Οϋ]方向の角库0、 [0U]方向または [Oil]方 向の角度 φを、 5'≤θ≤2°、 かつ φ≤10'または 5'≤φ≤2。、 かつ θ≤10'とする技術 が開示されている。
なお、 方向を示す数字の下線は、 結晶学の表記で本来数字の上に位置する線 を意味するものであり、 表記の都合上、 下線として補助している。 しかしながら、 この数値範囲のシリコン (100)基板ゥェ一ハをェピタキシャ ル成長したときに、 そのェピタキシャルゥェ一ハ表面が基板ゥエーハ表面よリ 粗れてしまうことがあり、 ェピタキシャルゥェ一ハ表面のマイクロラフネスを 制御することが困難であつた。
そこで、 上記マイクロラフネスを改善する方法として、 特許第 3081706号に は、 前記の切断方位の角度範囲を、 30'≤θ≤2°、 かつ 30'≤φ≤2°に規定する技 術が開示されている。 発明の開示
発明者らは、 ェピタキシャルゥェ一ハの製造に際して一般的な、 η型で 3〜5mQ.cm程度の低抵抗のシリコン単結晶ゥェ一ハを用い、 一般的な製造ェ 程でゥェ一ハ表面に鏡面研磨を施し、 さらにェピタキシャル成長前に清浄化の ために HC1ガスエッチングを施すと、 ェピタキシャル成長後の成膜層にピット を生じる問題があることを知見した。
この発明は、 ェピタキシャル層のピット欠陥を低減したェピタキシャル ゥエーハの提供を目的としている。
特に、 この発明は、 ェピタキシャル成膜前にガスエッチングが施されると ピット欠陥が発生し易くなる、 ヒ素 (As)をド一プしたシリコン単結晶ゥェ一ハ に対して、 ェピタキシャル成膜を施しても前記ピット欠陥の発生を抑制し、 健 全なェピタキシャル層が得られるェピタキシャルゥェ一ハとその製造方法の提 供を目的としている。
発明者らは、 ェピタキシャル層のピット欠陥の低減を目的に、 ゥェ一ハの面 方位、 結晶軸の傾きについて鋭意検討した結果、 前述した従来のティアドロッ プゃマイク口ラフネスの改善のために規定した傾斜角とは異なる方位の傾斜角 を特定することで健全なェピタキシャル層カ '得られることを知見し、 この発明 を完成した。 すなわち、 この発明によるェピタキシャルゥェ一ハは、 ヒ素をド一プし比抵 抗値が 2.5mQ.cm以上のシリコン単結晶ィンゴットょリ切り出されたゥェ一ハ 上にェピタキシャル層を成長させたゥェ一ハであって、 その面方位は (100)で あり、 [100]軸に対して [001]方向または [00i]方向に角度 θ、 [OiO]方向または [010]方向に角度 φだけ傾斜した範囲 (0.2°≤θかつ φ≤0.1°、 または 0·2°^φかつ θ≤0.Γ)に、 切り出されたゥェ一ハ上にェピタキシャル層を成長させたことを 特徴とする。
また、 この発明によるェピタキシャルゥェ一ハは、 ェピタキシャル成膜前に 清浄化のためのガスエツチンダカ ¾¾されたゥェ一ハ表面にェピタキシャル成膜 を有し、 ェピタキシャル成膜後に見られるピットを低減したことを特徴とす る。
この発明によるェピタキシャルゥェ一ハの製造方法は、
ゥェ一ハの面方位が (100)であり、 角度 θ、 角度 φが特定範囲 (0.2°≤θかつ φ≤0.1°, または 0·2°≤φかつ θ≤0· )となるようにシリコン単結晶インゴット より切り出す工程と、
ェピタキシャル成膜する前のゥェ一ハ表面にガスエッチングを施す工程と、 ゥェ一ハ表面にェピタキシャル成膜する工程を含み、
ェピタキシャル成膜後に見られるピットを低減したことを特徴とする。
この発明によると、 実施例に示すように、 シリコン単結晶の切断において特 別な工程、 作業の追加がなく、 切断時に面方位傾斜角を特定することにより、 ェピタキシャル層のピット欠陥を低減したェピタキシャルゥェ一ハを提供でき る。
特に、 この発明によると、 ェピタキシャル成膜前にガスエッチングが施され てピット欠陥が発生し易くなつているヒ素 (As)をド一プしたシリコン単結晶 ゥエーハに対し、 ェピタキシャル成膜を施しても、 前記ピット欠陥の発生を抑 制し、 健全なェピタキシャル層が得られる効果がある。 図面の説明
図 1は、 この発明によるェピタキシャルゥェ一ハが、 シリコン単結晶イン ゴットより切り出される傾斜範囲を示すグラフであり、 縦軸は、 [100]軸から [001]方向または [00i]方向の傾斜角を示し、 横軸は、 [100]軸から [010]方向ま たは [0丄0]方向の傾斜角を示し、 縦軸と横軸に沿って示す矩形枠部分が、 本願 発明の傾斜角度の範囲内である。 発明を実施するための最良の形態
この発明において、 シリコン単結晶インゴット並びにゥェ一ハは、 ェピタキ シャルゥェ一ハの製造に使用するため、 ヒ素をド一プし比抵抗値が 2.5mQ'cm 以上である性状のものを対象としている。 なお、 比抵抗値に上限を設ける必要 はない。
この発明において、 ゥェ一ハの面方位は (100)であり、 ゥェ一ハの (100)面に おいて、 ゥェ一ハ中心を通って結晶方向、 [001]、 [001], [0肌 [010]があ リ、 （100)面法線とゥェ一ハ表面の面法線とのなす角度で、 [100]軸に対して [001]方向または [00i]方向の角度成分を角度 θ、 [0i0]方向または [010]方向の角 度成分を角度 とする。
この発明は、 図 1に示すごとく、 前記傾斜角度 Θと φを、 0.2°^θでかつ φ≤0.1°の範囲、 または 0.2°^φでかつ θ^0.1°の範囲に制御することを特徴と し、 Θが 0.2°以上である場合に、 他方の φに比べて相対的に大きいことが好まし く、 0.1以上の差異があることが好ましい。 また同様に、 φが 0.2°以上である場 合、 他方の Θに比べて大きいことが必要である。
発明者らは、 ェピタキシャル層のピット欠陥は、 COPに起因するものであ リ、 このピット欠陥が発生 (残留)するか否かは、 前記傾斜角に依存するものと 推測している。 また、 発明者らは、 傾斜角 Θと φが前記範囲に制御されると、 ェピタキシャル成膜後の表面にピット欠陥を生じないことを確認している。 この発明において、 シリコン単結晶ィンゴットよリウエーハに切リ出す工程 は、 当該結晶軸方向や特定方向への傾き等を正確に測定し、 この発明による傾 斜範囲に調整して切り出すことができれば、 公知の内周刃やワイヤーソーなど を用いるいずれのスライス方法も採用できる。
ゥェ一ハに切り出された後の製造工程は、 各種の研磨工程、 鏡面研摩工程、 面取り工程、 洗浄工程など、 目的や要求される性状や清浄度などに応じて、 公 知のいずれの工法、 工程をも採用することができ、 選択する工程種とその実施 順序なども適宜選定することが可能である。
この発明において、 ゥエーハ表面にェピタキシャル成膜する工程は、 特に限 定されるものでなく、 半導体デバイスの製造用基板として要求されるシリコン ェピタキシャル層を気相成長できるよう、 公知のいずれの気相成膜方法並びに 気相成長装置をも用いることができ、 選択した方法や装置等に応じてソ一スガ スゃ成膜条件を適宜選定するとよい。 なお、 処理温度としては、 1050°Cから 1150°Cが好ましい。
また、 この発明において、 ェピタキシャル成膜する前のゥェ一ハ表面にガス エッチングを施す工程を採用する。 具体的には、 実施例に示すごとくェピタキ シャル成膜するための準備段階、 すなわちチャンバ一内で昇温しながら水素ガ ス置換し、 例えば所要温度で水素べ一クし、 続いて HC1ガスエッチングを行 い、 その後所要の成膜雰囲気、 温度となしてソースガスを導入して、 所要膜厚 みとなるよう気相成長を行い、 シリコンェピタキシャル層を形成する。
水素べーク条件としては、 温度が 1050°Cから 1200°Cが好ましく、 エツチン グガスには、 HC1ガスの他塩素化合物ガスが採用でき、 エツチング量として は、 表面から 0.5mn以下の深さが好ましい。 実施例
実施例 1
チヨクラルスキー法で引き上げた外径 6インチのヒ素をドープしたシリコン 単結晶インゴットからワイヤ一ソ一装置 (曰平トャマ製)を用いて、 シリコン単 結晶ゥェ一ハとして、 比抵抗値が 4mQ'cin、 n型、 （100)面からの傾斜角が Θ = 0.24°、 φ = 0.02。である性状のゥェ一ハを得た。
前記ゥェ一ハに鏡面研磨を施し、 洗浄した後、 気相成長装置で、 115CTCの 水素雰囲気で 1分保持する水素べークを施し、 その後、 HC1ガスを流して約 Ο.ΐμιη深さのガスエッチングを行った。 次いで、 ソースガスを供給し、 1100。C に保持して気相成長を ίΐい、 4μπι厚みのェピタキシャル層を成膜した。
以上の工程に際し、 気相成長装置に投入する前 (Α)、 ガスエッチング後 (Β)、 ェピタキシャル層成膜後 (C)におけるゥェ一ハ表面の性状を、 光散乱法にて観 察し、 欠陥数を調べた。 その結果を表 1に示す。
なお、 気相成長装置に投入する前 (Α)の欠陥 (COP)数測定には、 三井金属鉱 業製の MO601を用いた。 ガスエツチング後 (B)及びェピタキシャル層成膜後 (C) の欠陥（ピット)数測定には、 KLAテンコール製の Surfscan6220を用いた。
表 1に示す欠陥数を説明すると、 気相成長装置に投入する前 (A)の COP数は 26035個、 ガスエッチング後 (B)のピット数は 2621個で、 ェピタキシャル層成 膜後 (C)のピット数は 22個であった。
実施例 2
チヨクラルスキー法で引き上げた外径 6インチのヒ素をドープしたシリコン 単結晶インゴットからワイヤ一ソー装置を用いて、 シリコン単結晶ゥエーハと して、 比抵抗値が 4.8mQ.cm、 n型、 （100)面からの傾斜角が θ = 0.20°、 φ = 0.10°である性状のゥエーハを得た。
得られたゥェ一ハを用レ、て実施例 1と同条件で、 4μπι厚みのェピタキシャル 層を成膜した。 また、 実施例 1と同様、 同条件で測定観察した結果、 すなわち 気相成長装置に投入する前 (A)、 ガスエッチング後 (B)、 ェピタキシャル層成膜 後 (C)の各欠陥数を表 1に示す。
表 1に示す欠陥数を説明すると、 気相成長装置に投入する前 (A)の COP数は 25303個、 ガスエッチング後 (B)のビット数は 2754個、 ェピタキシャル層成膜 後 (C)のピット数は 34個であった。
比較例 1
チヨクラルスキー法で引き上げた外径 6ィンチのヒ素をド一プしたシリコン 単結晶インゴットからワイヤ一ソー装置を用いて、 シリコン単結晶ゥェ一ハと して、 比抵抗値が 4.2mQ'cm、 n型、 （100)面からの傾斜角が θ = 0.18°、 φ = 0.13°である性状のゥェ一ハを得た。
得られたゥエーハを用 、て実施例 1と同様条件で、 4μιη厚みのェピタキシャ ル層を成膜した。 また、 実施例 1と同様、 同条件で測定観察した結果、 すなわ ち気相成長装置に投入する前 (Α)、 ガスエッチング後 (Β)、 ェピタキシャル層成 膜後 (C)の各欠陥数を表 1に示す。
表 1に示す欠陥数を説明すると、 気組成長装置に搬入する前 (Α)の COP数は 28902個、 ガスエッチング後 (B)のピット数は 15253個、 ェピタキシャル層成膜 後 (C)のピット数は 7546個であった。
比較例 2
チヨクラルスキー法で引き上げた外径 6ィンチのヒ素をドープしたシリコン 単結晶インゴットからワイヤ一ソ一装置を用いて、 シリコン単結晶ゥエーハと して、 比抵抗値が 3.6mQ.cm、 n型、 （100)面からの傾斜角が θ = 0.22°、 φ = 0.21°である性状のゥェ一ハを得た。
得られたゥエーハを用 、て実施例 1と同様条件で、 4μπι厚みのェピタキシャ ル層を成膜した。 また、 実施例 1と同様、 同条件で測定観察した結果、 すなわ ち気相成長装置に投入する前 (Α)、 ガスエッチング後 (Β)、 ェピタキシャル層成 膜後 (C)の各欠陥数を表 1に示す。 表 1に示す欠陥数を説明すると、 気相成長装置に投入する前 (A)の COP数は 2822個、 ガスエッチング後 (B)のビット数は 2125個、 ェピタキシャル層成膜後 (C)のピット数は 252個であった。
以上の実施例と比較例を対比すると、 この発明の場合は、 基板の COP数が多 くてもェピタキシャル層成膜後の欠陥数を低減できることが分る。
気相成長装置に投 ガスエッチング後 ェピタキシャル層 入前 (A)の欠陥数 (B)の欠陥数 成膜後 (C)の欠陥数 実施例 1 26035個 2621個 22個 実施例 2 25303個 2754個 34個 比較例 1 28902個 15253個 7546個 比較例 2 2822個 2125個 252個
産業上の利用可能性
この発明によると、 ェピタキシャルゥエーハの製造において、 特定の面方位 と傾斜角でシリコン単結晶を切断するだけで、 特別な工程や新たな作業の追加 がなく、 ェピタキシャル層のピット欠陥を低減したェピタキシャルゥエーハを 提供でき、 製造性にすぐれる。
この発明によると、 ヒ素 (As)をド一プしたシリコン単結晶ゥェ一ハに対し、 ェピタキシャル成膜前に清浄性を向上させるガスエッチングを施すことが可能 で、 ェピタキシャル成膜後のピット欠陥の発生を抑制でき、 健全なェピタキ シャル層を得ることが可能である。

Claims

請求の範囲
1. ヒ素をド一プし比抵抗値が 2.5mQ.cm以上のシリコン単結晶ィンゴット よリ切り出された面方位が (100)のゥェ一ハであり、 [100]軸に対して [001]方向 または [00i]方向に角度 θ、 [OiO]方向または [010]方向に角度 φが、 0.2°≤θかつ φ≤0.1°, または 0.2°≤φかつ θ^0.1°だけ傾斜した範囲に切り出され、 表面にェ ピタキシャルシリコン層を有するェピタキシャルゥェ一ハ。
2. 表面のェピタキシャルシリコン層が、 ェピタキシャル成膜前にガスエツ チングが施されたゥエーハ表面にェピタキシャル成膜されたものである請求項 1に記載のェピタキシャルゥェ一ハ。
3. ェピタキシャルゥェ一ハの製造方法であって、 シリコン単結晶インゴッ トより、 ゥェ一ハの面方位が (100)であり、 [100]軸に対して [001]方向または [00i]方向に角度 θ、 [0 0]方向または [010]方向に角度 φとしたときに、 0.2°≤θ かつ φ^0.1。、 または 0.2°≤φかつ θ≤0.Γの傾斜角度の範囲で切り出す工程と、 ェピタキシャル成膜する前のゥェ一ハ表面にガスエツチングを施す工程と、 ゥエーハ表面にェピタキシャル成膜する工程を含み、 ェピタキシャル成膜後に 見られるピットを低減したェピタキシャルゥエーハの製造方法。
4. シリコン単結晶ィンゴットが、 ヒ素をド一プし比抵抗値が 2.5πιΩ·αη以 上である請求項 3に記載のェピタキシャルゥェ一ハの製造方法。
5. ガスエッチングが、 HC1ガスである請求項 3に記載のェピタキシャル ゥエーハの製造方法。
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