WO2003092177A1 - Recepteur radio - Google Patents

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WO2003092177A1
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clock signal
frequency
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PCT/JP2003/005262
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Inventor
Munehiro Karasudani
Original Assignee
Niigata Seimitsu Co., Ltd.
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/1646—Circuits adapted for the reception of stereophonic signals
    • H04B1/1661—Reduction of noise by manipulation of the baseband composite stereophonic signal or the decoded left and right channels

Definitions

  • the present invention relates to a radio receiver, and in particular, controls opening and closing gates of pulse noise contained in a composite signal obtained by FM detection of an intermediate frequency signal.
  • Radio receiver with the function of a noise canceller that removes by controlling
  • FIG. 1 is a diagram showing the overall configuration of a conventional FM radio receiver.
  • the FM radio receiver 100 shown in Fig. 1 has an antenna 101, a high-frequency amplifier circuit 102, a frequency conversion circuit 103, a PLL (Phase Locked Loop) circuit 104, and an intermediate frequency amplifier circuit 100.
  • PLL Phase Locked Loop
  • the circuit includes a circuit 113, a crystal unit 114, a frequency divider 115, and a voltage controlled oscillator (VCO) 116.
  • VCO voltage controlled oscillator
  • the high-frequency amplifier circuit 102 performs high-frequency amplification on the broadcast signal input from the antenna 101, and outputs the amplified broadcast signal.
  • the frequency conversion circuit 103 mixes the amplified broadcast signal output from the high-frequency amplifier circuit 102 with an oscillation signal of a predetermined frequency output from the PLL circuit 104 to thereby generate a broadcast signal.
  • An intermediate frequency signal whose frequency has been converted is output.
  • F In a radio receiver that receives an M broadcast, when a desired broadcast signal to be received is input to the frequency conversion circuit 103, an oscillation signal of a predetermined frequency output from the PLL circuit 104 is added to this signal. By mixing, it is converted to an intermediate frequency signal of 10.7 MHz.
  • the above-described PLL circuit 104 includes a VC ⁇ for outputting a local oscillation signal, a frequency divider for dividing the frequency of the local oscillation signal, a reference oscillator for outputting a reference oscillation signal, and an output from the frequency divider. It includes a phase comparator that compares the phase of the signal with the output signal from the reference oscillator, and a single-pass filter (LPF) connected between the phase comparator and VC ⁇ . Not shown).
  • LPF single-pass filter
  • the intermediate frequency amplification circuit 105 amplifies a predetermined band component of the intermediate frequency signal output from the frequency conversion circuit 103.
  • the FM detection circuit 106 performs detection processing on the amplified intermediate frequency signal output from the intermediate frequency amplification circuit 105 and outputs a composite signal.
  • the noise canceller 107 removes the pulse-like noise included in the composite signal output from the FM detection circuit 106, and outputs the signal after the noise removal to the stereo demodulation circuit 108.
  • the above-described noise canceller 107 is a noise detection circuit that detects pulse noise from the composite signal output from the FM detection circuit 106, and a monostable multi-output that outputs a single pulse signal when pulse noise is detected.
  • a CR type single-pass filter using a capacitor and a resistor has often been used as a delay circuit of the noise canceller 107.
  • a filter using a digital delay circuit such as a CCD (Conde riser Coupled Device) has been proposed.
  • CCD Conde riser Coupled Device
  • an oscillation signal of a frequency determined by the crystal oscillator 114 is output from the crystal oscillation circuit 113, and the oscillation signal is divided by the frequency divider 112 so that an appropriate delay for the CCD is obtained.
  • the stereo demodulation circuit 108 demodulates the L signal and the R signal from the composite signal output from the noise canceller 107 from which the pulse noise has been removed.
  • the stereo demodulation circuit 108 performs a switching operation in accordance with a clock signal of a predetermined frequency supplied from the outside, and converts an output signal from the noise canceller 107 into a left channel (L) and right channel (R) stereo signal. Output separately.
  • the clock signal used in this stereo demodulation circuit 108 is generated by a PLL circuit including a frequency divider circuit 115 and VCOL 16.
  • the audio adjustment circuit 109 adjusts the volume and sound quality of the L signal and the R signal output from the stereo demodulation circuit 108. Specifically, the audio adjustment circuit 109 adjusts the volume of the L signal and the R signal by changing the gain of the power amplifier 110 at the subsequent stage. The audio adjustment circuit 109 adjusts the sound quality of the L signal and the R signal by changing the resistance value of a built-in variable resistor (not shown) for sound quality adjustment. ⁇ One amplifier 110 amplifies the L signal and the R signal according to the gain adjusted by the audio adjustment circuit 109. These amplified L and R signals are output from the speaker 111.
  • the frequency of the clock signal used in the CCD delay circuit depends on the frequency of the signal output from the crystal oscillation circuit. It was generated by dividing.
  • the frequency of the clock signal used for the stereo demodulation circuit was generated by dividing the frequency of the local oscillation signal output from VCO in the PLL circuit.
  • the clock frequency used for the CCD delay circuit and the clock frequency used for the stereo demodulation circuit were generated independently and had no correlation with each other. Therefore, there is a problem that the clock used for the CCD delay circuit and the clock used for the stereo demodulation circuit cannot be synchronized, and a beat signal may be generated at the output of the stereo demodulation circuit. Since the beat signal causes sound fluctuation and degrades the sound quality of the audio output, it is desired to suppress the generation of the beat signal.
  • the present invention has been made to solve such a problem, and it is possible to suppress a beat signal generated due to the asynchronous use of a clock used for a CCD delay circuit and a clock used for a stereo demodulation circuit.
  • the purpose is to make Disclosure of the invention
  • a radio receiver delays a composite signal obtained by FM detection of an intermediate frequency signal by a digital delay circuit and outputs the composite signal to a gate, and outputs pulse noise included in the composite signal to the gate.
  • Open / close control Circuit a stereo demodulation circuit for demodulating a stereo signal from the composite signal after the pulse noise removal output from the noise removal circuit, and a clock signal of a predetermined frequency used in the stereo demodulation circuit
  • a voltage-controlled oscillator that outputs a clock signal serving as a source of the clock signal, and a clock signal of a predetermined frequency used for the digital delay circuit is generated based on the clock signal output from the voltage-controlled oscillator. It is characterized by.
  • a second oscillation circuit different from the voltage-controlled oscillator a pilot signal detection circuit for detecting a pilot signal from a composite signal output from the digital delay circuit, Based on the pilot detection signal output from the pilot signal detection circuit, one of the clock signal output from the voltage controlled oscillator and the clock signal output from the second oscillation circuit is set to the digital delay
  • a selection circuit for selecting a signal as a source of a clock signal having a predetermined frequency used in the circuit.
  • FIG. 1 is a diagram showing the overall configuration of a conventional FM radio receiver using CCD.
  • FIG. 2 is a diagram illustrating a main configuration of the FM radio receiver according to the present embodiment.
  • FIG. 2 is a diagram showing a main configuration of the FM radio receiver according to the present embodiment.
  • the FM detection circuit 1 Performs detection processing on the inter-frequency signal and outputs a composite signal.
  • the intermediate frequency signal input to FM detector 1 is generated through a high-frequency amplifier, frequency converter, and intermediate frequency amplifier, as shown in Fig. 1.
  • the noise canceller 2 removes a pulse-like noise included in the composite signal output from the FM detection circuit 1 and outputs the signal after the noise removal to the stereo demodulation circuit 3.
  • This noise canceler 2 has a high-pass filter (HPF) 11, a noise detection circuit 12, a noise AGC (Auto Gain
  • Control circuit 13 monostable multivibrator 14
  • digital delay circuit 15 such as CCD, gate circuit 16, and first frequency divider circuit 17.
  • HP F 11 passes only the high-frequency components of the composite signal output from FM detection circuit 1.
  • the noise detection circuit 12 detects pulse noise from the composite signal that has passed through the HPF 11.
  • the output signal of the noise detection circuit 12 is fed back to the HPF 11 through the noise AGC circuit 13 and supplied to the monostable multivibrator 14.
  • the monostable multivibrator 14 outputs a pulse signal having a predetermined width to the control terminal of the gate circuit 16 according to the noise detection signal.
  • the CCD 15 delays the composite signal output from the FM detection circuit 1 by the same delay time as the operation from the HPF 11 to the gate circuit 16 and outputs the composite signal to the gate circuit 16.
  • a clock signal of a predetermined frequency (for example, 3.8 MHz) used for the delay operation is generated by the first frequency divider 17.
  • the gate circuit 16 described above is normally on (closed) in the normal state, but is off (open) while the “H” level pulse signal is supplied from the monostable multivibrator 14. , The pulse signal is "L" When it returns to, it returns to the on state again.
  • the composite signal containing the pulse noise passes through the CCD 15 and is input to the gate circuit 16 at the timing.
  • the gate circuit 16 is opened, and the composite signal including the pulse noise is cut off so as not to pass from the CCD 15 to the stereo demodulation circuit 3.
  • the stereo demodulation circuit 3 demodulates the L signal and the R signal from the composite signal passed through the gate circuit 16 of the noise canceller 2.
  • a clock signal of a predetermined frequency (for example, 38 KHz) used in the stereo demodulation circuit 3 is generated by a PLL circuit 4.
  • the PLL circuit 4 includes a VC021, a second frequency dividing circuit 22, a phase comparing circuit 23, and an LPF24.
  • VC021 outputs a clock signal of a predetermined frequency (for example, 7.6 MHz).
  • the second frequency dividing circuit 22 divides the frequency of the clock signal output from VC021 and outputs the frequency-divided signal to the stereo demodulating circuit 3 and the phase comparing circuit 23.
  • This second frequency dividing circuit 22 actually includes a two-stage frequency dividing circuit, and outputs a signal of 38 kHz to the stereo demodulating circuit 3 and a signal of 19 kHz to the phase comparing circuit 23 Output to.
  • the phase comparison circuit 23 includes a signal having a frequency determined by the second frequency divider 22 and a signal having a frequency determined by the first frequency divider 17 (composite signal that has passed through the CCD 15 before noise removal). ) Is compared to determine the phase difference, and a signal having a duty ratio according to the comparison result is output.
  • the LPF 24 feeds back a control voltage corresponding to the signal output from the phase comparison circuit 23 to V C ⁇ 21.
  • the pilot signal detection circuit 5 detects a pilot signal of 19 kHz from the composite signal before noise removal output from the CCD 15 and performs PL Supply to L circuit 4 and switch circuit 6.
  • the PLL circuit 4 determines, based on the pilot detection signal supplied from the pilot signal detection circuit 5, whether the broadcast signal being received is a stereo broadcast or a monaural broadcast, and a second frequency divider 2 2 And the operating state of VC021. That is, in the case of monaural broadcasting, the operation of the second frequency dividing circuit 22 is stopped, whereby the switching operation in the stereo demodulating circuit 3 is also stopped. Also, during monaural broadcasting, the oscillation operation of VCO 21 becomes a free-running frequency (free-run frequency), and the oscillation frequency of VC 02 1 is controlled by the control voltage fed back from LPF 24.
  • the above-described switch circuit 6 selectively selects either the clock signal output from the VC 02 1 of the PLL circuit 4 or the clock signal output from the crystal oscillation circuit 7 that oscillates based on the frequency of the crystal oscillator 8. It is supplied to the first frequency divider 17. Which clock signal to select is determined based on the pilot detection signal output from the pilot signal detection circuit 5. When the broadcast signal being received is a stereo broadcast, the clock signal from VC21 is selected, and when the broadcast signal is a monaural broadcast, the clock signal from the crystal oscillation circuit 7 is selected.
  • both the clock signal used for the CCD 15 of the noise canceller 2 and the clock signal used for the stereo demodulation circuit 3 are output from the same VC 0 21
  • the clock signal is divided and generated.
  • the clock signal used for the CCD 15 is synchronized with the clock signal used for the stereo demodulation circuit 3 when the phase of the clock signal fluctuates. can do.
  • VC021 oscillates at the free-run frequency, and the frequency of the output clock signal is not stable. No. If a clock signal having an unstable frequency is used to generate the clock of the CCD 15, the delay amount of the CCD 15 fluctuates, so that pulse noise cannot be effectively removed.
  • the radio receiver of the present embodiment when monaural broadcasting is received, the clock signal of the crystal oscillation circuit 7 whose oscillation frequency is stable is switched to be used, so that the pulse noise is reduced. Can be reliably removed. In this case, since the stereo demodulation circuit 3 does not perform the switching operation, no beat signal is generated.
  • a clock signal supplied to a digital delay circuit of a noise canceller and a clock signal supplied to a stereo demodulation circuit are both generated based on a clock signal output from the same voltage controlled oscillator. ing. This allows the clock signal used for the digital delay circuit and the clock signal used for the stereo demodulation circuit to have the same phase. At this time, generation of a beat signal at the output of the stereo demodulation circuit can be suppressed.
  • the clock signal of the digital delay circuit is generated based on the signal from the voltage controlled oscillator, so that the generation of the beat signal is suppressed as described above. be able to.
  • a digital delay circuit based on the signal from the second oscillation circuit whose oscillation frequency is stable, instead of the signal from the unstable voltage-controlled oscillator that becomes the free-running frequency.
  • the composite signal is accurately delayed, and the pulse noise can be reliably removed.
  • the stereo demodulation circuit does not perform a switching operation, so that no beat signal is generated.
  • the present invention is useful for suppressing a beat signal generated due to the asynchronous use of a clock used for a CCD delay circuit and a clock used for a stereo demodulation circuit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Noise Elimination (AREA)
  • Stereo-Broadcasting Methods (AREA)

Description

ラジオ受信機
技術分野
本発明はラジオ受信機に関し、 特に、 中間周波信号を F M検波して得 られるコンポジッ ト信号中に含まれるパルスノイズを、 ゲートを開閉制 明
御することによって除去するノイズキャンセラの機能を備えたラジオ受 糸
信機に用いて好適なものである。 田 1
書 背景技術
一般に、 F Mラジオ受信機ではノイズに対して各種の対策が講じられ 、 音質向上が図られている。 以下、 従来の F Mラジオ受信機の一般的な 構成について説明する。 図 1 は、 従来の F Mラジオ受信機の全体構成を 示す図である。 図 1 に示す F Mラジオ受信機 1 0 0は、 アンテナ 1 0 1 、 高周波増幅回路 1 0 2、 周波数変換回路 1 0 3、 P L L (Phase Locke d Loop) 回路 1 0 4、 中間周波増幅回路 1 0 5、 F M検波回路 1 0 6、 ノイズキャンセラ 1 0 7、 ステレオ復調回路 1 0 8、 オーディオ調整回 路 1 0 9、 パワーアンプ 1 1 0、 スピーカ 1 1 1、 分周回路 1 1 2、 水 晶発振回路 1 1 3、 水晶振動子 1 1 4、 分周回路 1 1 5、 電圧制御発振 器 （V C O) 1 1 6 を含んで構成されている。
高周波増幅回路 1 0 2は、 アンテナ 1 0 1から入力される放送信号に 対して高周波増幅を行い、 増幅後の放送信号を出力する。 周波数変換回 路 1 0 3は、 高周波増幅回路 1 0 2から出力される増幅後の放送信号と 、 P L L回路 1 0 4から出力される所定周波数の発振信号とを混合する ことにより、 放送信号の周波数を変換した中間周波信号を出力する。 F M放送を受信するラジオ受信機では、 受信したい所望の放送信号が周波 数変換回路 1 0 3 に入力されたときに、 この信号に P L L回路 1 0 4か ら出力される所定周波数の発振信号を混合することにより、 1 0. 7 M H zの中間周波信号に変換する。
上述の P L L回路 1 0 4は、 局部発振信号を出力する V C〇、 当該局 部発振信号の周波数を分周する分周器、 基準発振信号を出力する基準発 振器、 分周器からの出力信号と基準発振器からの出力信号との位相を比 較する位相比較器、 位相比較器と V C〇との間に接続される口一パスフ ィルタ （L P F) を含んで構成されている （何れも図示せず） 。 V C O に関して言うと、 F M放送等の高周波の放送信号を受信するラジオ受信 機においては、 高周波信号の発振に適した L C発振器が V C Oとして用 いられる。
中間周波増幅回路 1 0 5は、 周波数変換回路 1 0 3から出力される中 間周波信号の決められた帯域成分を増幅する。 F M検波回路 1 0 6は、 中間周波増幅回路 1 0 5から出力される増幅後の中間周波信号に対して 検波処理を行ってコンポジッ ト信号を出力する。 ノイズキャンセラ 1 0 7は、 F M検波回路 1 0 6から出力されるコンポジッ ト信号中に含まれ るパルス状のノイズを除去し、 ノイズ除去後の信号をステレオ復調回路 1 0 8 に出力する。
上述のノイズキャンセラ 1 0 7は、 F M検波回路 1 0 6より出力され るコンポジッ ト信号からパルスノイズを検出するノイズ検波回路、 パル スノイズが検出されたときに単一のパルス信号を出力する単安定マルチ バイブレ一夕、 F M検波回路 1 0 6より出力されるコンポジッ ト信号を 所定時間だけ遅延させるための遅延回路、 単安定マルチバイブレータか らパルス信号が出力されたときに、 遅延回路からの出力信号をステレオ 復調回路 1 0 8 に通さないように遮断状態となるゲート回路を含んで構 成されている。
従来、 ノイズキャンセラ 1 0 7 の遅延回路としては、 コンデンサと抵 抗とを用いた C R型の口一パスフィルタが多く用いられてきた。 最近で は、 ノイズキャンセラ 1 0 7のローパスフィルタとして、 C C D (Conde riser Coupled Device) 等によるデジタル遅延回路を用いたものも提案さ れている。 C C Dによるデジタル遅延回路を用いる場合、 その動作基準 となるクロック信号を外部から供給する必要がある。 このクロック信号 は、 分周回路 1 1 2、 水晶発振回路 1 1 3、 水晶振動子 1 1 4によって 生成する。 すなわち、 水晶振動子 1 1 4によって定まる周波数の発振信 号を水晶発振回路 1 1 3から出力し、 その発振信号を分周回路 1 1 2で 分周することにより、 C C Dに対して適当な遅延量を設定するために必 要な周波数のクロック信号を生成する。
ステレオ復調回路 1 0 8は、 ノイズキャンセラ 1 0 7より出力される パルスノイズ除去後のコンポジッ ト信号から L信号と R信号を復調する 。 このステレオ復調回路 1 0 8は、 外部から供給される所定周波数のク ロック信号に従ってスイ ッチング動作し、 ノイズキャンセラ 1 0 7から の出力信号を左チャネル （ L ) と右チャネル ( R ) のステレオ信号に分 離して出力する。 このステレオ復調回路 1 0 8で使用するクロック信号 は、 分周回路 1 1 5や V C O l 1 6 を含んで構成された P L L回路によ つて生成される。
オーディオ調整回路 1 0 9は、 ステレオ復調回路 1 0 8から出力され る L信号と R信号の音量や音質を調整する。 具体的には、 オーディオ調 整回路 1 0 9は、 後段のパワーアンプ 1 1 0の利得を変化させることに より、 L信号と R信号に対して音量調整を行う。 また、 オーディオ調整 回路 1 0 9は、 内蔵する音質調整用の可変抵抗 （図示せず） の抵抗値を 変化させることにより、 L信号と R信号に対して音質調整を行う。 パヮ 一アンプ 1 1 0は、 オーディオ調整回路 1 0 9によって調整された利得 に応じて L信号と R信号を増幅する。 これらの増幅された L信号と R信 号は、 スピーカ 1 1 1から出力される。
上記図 1 に示したように、 ノイズキャンセラのローパスフィルタとし て C C D等によるデジタル遅延回路を用いた場合、 当該 C C D遅延回路 に使用するクロック信号の周波数は、 水晶発振回路から出力される信号 の周波数を分周することによって生成していた。 その一方で、 ステレオ 復調回路に使用するクロック信号の周波数は、 P L L回路内の V C Oか ら出力される局部発振信号の周波数を分周することによって生成してい た。
すなわち、 C C D遅延回路に使用するクロック周波数と、 ステレオ復 調回路に使用するクロック周波数とは独立して生成され、 互いに相関が なかった。 そのため、 C C D遅延回路に使用するクロックとステレオ復 調回路に使用するクロックとで同期がとれず、 ステレオ復調回路の出力 にビート信号が発生することがあるという問題があった。 ビー ト信号は 、 音揺れの原因となり、 オーディオ出力の音質を悪化させることとなる ため、 ビート信号の発生を抑止することが望まれる。
本発明は、 このような問題を解決するために成されたものであり、 C C D遅延回路に使用するクロックと、 ステレオ復調回路に使用するクロ ックとの非同期によって発生するビート信号を抑制できるようにするこ とを目的とする。 発明の開示
本発明のラジオ受信機は、 中間周波信号を F M検波して得られるコン ポジッ ト信号をデジタル遅延回路により遅延してゲートに出力し、 上記 コンポジッ ト信号中に含まれるパルスノイズを、 上記ゲートを開閉制御 することによって除去するノイズ除去回路と、 上記ノイズ除去回路より 出力されるパルスノイズ除去後のコンポジッ ト信号からステレオ信号を 復調するステレオ復調回路と、 上記ステレオ復調回路に使用する所定周 波数のクロック信号の元となるクロック信号を出力する電圧制御発振器 とを備え、 上記デジタル遅延回路に使用する所定周波数のクロック信号 を、 上記電圧制御発振器より出力されるクロック信号に基づいて生成す るようにしたことを特徴とする。
本発明の他の態様では、 上記電圧制御発振器とは異なる第 2の発振回 路と、 上記デジタル遅延回路より出力されるコンポジッ ト信号からパイ ロッ ト信号を検出するパイロッ ト信号検出回路と、 上記パイロッ ト信号 検出回路より出力されるパイロッ 卜検出信号に基づいて、 上記電圧制御 発振器より出力されるクロック信号と、 上記第 2の発振回路より出力さ れるクロック信号との何れかを、 上記デジタル遅延回路に使用する所定 周波数のクロック信号の元となる信号として選択する選択回路とを備え たことを特徴とする。 図面の簡単な説明
図 1 は、 C C Dを用いた従来の F Mラジオ受信機の全体構成を示す図 である。
図 2は、 本実施形態による F Mラジオ受信機の要部構成を示す図であ る。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。
図 2は、 本実施形態による F Mラジオ受信機の要部構成を示す図であ る。 図 2 において、 F M検波回路 1は、 F M放送信号から生成された中 間周波信号に対して検波処理を行ってコンポジッ ト信号を出力する。 F M検波回路 1 に入力される中間周波信号は、 図 1 に示したのと同様に、 高周波増幅回路、 周波数変換回路、 中間周波増幅回路を通して生成され る。
ノイズキャンセラ 2は、 F M検波回路 1から出力されるコンポジッ 卜 信号中に含まれるパルス状のノイズを除去し、 ノイズ除去後の信号をス テレオ復調回路 3 に出力する。 このノイズキャンセラ 2は、 ハイパスフ ィルタ （H P F) 1 1、 ノイズ検波回路 1 2、 ノイズ A G C (Auto Gain
Control) 回路 1 3、 単安定マルチバイブレータ 1 4、 C C D等のデジ タル遅延回路 1 5、 ゲート回路 1 6、 第 1 の分周回路 1 7 を含んで構成 されている。
H P F 1 1 は、 F M検波回路 1より出力されるコンポジッ ト信号の高 周波成分のみを通過させる。 ノイズ検波回路 1 2は、 H P F 1 1 を通過 したコンポジッ ト信号からパルスノイズを検出する。 このノイズ検波回 路 1 2の出力信号は、 ノイズ A G C回路 1 3 を通して H P F 1 1 にフィ ードバックされるとともに、 単安定マルチバイブレータ 1 4に供給され る。 単安定マルチバイブレータ 1 4は、 ノイズ検波回路 1 2によりパル スノイズが検出されたときに、 そのノイズ検出信号に応じて、 所定幅の パルス信号をゲート回路 1 6の制御端に出力する。
C C D 1 5は、 F M検波回路 1 より出力されるコンポジッ ト信号を、 H P F 1 1からゲート回路 1 6 までの動作による遅延時間と同じだけ遅 延させてゲート回路 1 6 に出力する。 この遅延動作に使用する所定周波 数 （例えば 3. 8 MH z ) のクロック信号は、 第 1 の分周回路 1 7によ つて生成する。 上述のゲ一ト回路 1 6は、 通常状態でオン （閉） 状態で あるが、 単安定マルチバイブレータ 1 4から " H " レベルのパルス信号 が供給されている期間中はオフ （開） 状態となり、 パルス信号が " L " に戻ると再びオン状態に復帰するようになっている。
これにより、 ノイズ検波回路 1 2 によってコンポジッ ト信号中にパル スノイズが検出されると、 そのパルスノイズを含んだコンポジッ ト信号 が C C D 1 5 を通過してゲート回路 1 6 に入力されるタイミングで、 ゲ — ト回路 1 6が開状態となり、 当該パルスノイズを含んだコンポジッ ト 信号が C C D 1 5からステレオ復調回路 3 に通過しないように遮断され る。 ステレオ復調回路 3は、 ノイズキャンセラ 2のゲート回路 1 6 を通 過したコンポジッ ト信号から L信号と R信号を復調する。 このステレオ 復調回路 3で使用する所定周波数 （例えば 3 8 KH Z ) のクロック信号 は、 P L L回路 4によって生成する。
P L L回路 4は、 V C 0 2 1、 第 2 の分周回路 2 2、 位相比較回路 2 3、 L P F 2 4を含んで構成されている。 V C 02 1 は、 所定周波数 （ 例えば 7. 6 MH z ) のクロック信号を出力する。 第 2の分周回路 2 2 は、 V C 02 1より出力されたクロック信号の周波数を分周してステレ ォ復調回路 3および位相比較回路 2 3 に出力する。 この第 2の分周回路 2 2は、 実際には 2段階の分周回路を含んでおり、 3 8 KH Z の信号を ステレオ復調回路 3 に、 1 9 KH z の信号を位相比較回路 2 3 に出力す る。
位相比較回路 2 3は、 第 2の分周回路 2 2によって定まる周波数の信 号と、 第 1の分周回路 1 7 によって定まる周波数の信号 （ C C D 1 5 を 通過したノイズ除去前のコンポジッ ト信号） とを比較して位相差を判断 し、 比較結果に応じたデューティ比を有する信号を出力する。 L P F 2 4は、 位相比較回路 2 3から出力される信号に対応した制御電圧を V C 〇 2 1 にフィードバックする。
パイロッ ト信号検出回路 5は、 C C D 1 5よ り出力されたノイズ除去 前のコンポジッ ト信号から 1 9 KH z のパイロッ ト信号を検出して P L L回路 4、 スィッチ回路 6 に供給する。 P L L回路 4は、 パイロッ ト信 号検出回路 5から供給されるパイロッ ト検出信号をもとに、 受信中の放 送信号がステレオ放送かモノラル放送かを判断し、 第 2の分周回路 2 2 および V C 02 1 の動作状態を可変する。 すなわち、 モノ ラル放送のと きは、 第 2の分周回路 2 2の動作が停止され、 これによつてステレオ復 調回路 3におけるスイッチング動作も停止される。 また、 モノ ラル放送 時に V C O 2 1 の発振動作は自走周波数 （フリーラン周波数） となり、 L P F 2 4より フィードバックされる制御電圧によって V C 02 1 の発 振周波数が制御される。
上述のスィッチ回路 6は、 P L L回路 4の V C 02 1から出力される クロック信号と、 水晶振動子 8の周波数に基づき発振する水晶発振回路 7から出力されるクロック信号との何れかを選択的に第 1 の分周回路 1 7 に供給する。 どちらのクロック信号を選択するかは、 パイロッ ト信号 検出回路 5より出力されるパイロッ ト検出信号に基づいて決定する。 受 信中の放送信号がステレオ放送のときは V C〇 2 1からのクロック信号 を選択し、 モノ ラル放送のときは水晶発振回路 7からのクロック信号を 選択する。
以上のように、 本実施形態のラジオ受信機においては、 ノイズキャン セラ 2の C C D 1 5 に使用するクロック信号と、 ステレオ復調回路 3 に 使用するクロック信号とを共に、 同じ V C 0 2 1から出力されるクロッ ク信号を分周して生成している。 そのため、 C C D 1 5 に使用するクロ ック信号は、 ステレオ復調回路 3 に使用するクロック信号と位相がびつ たり と合って同期がとれ、 ステレオ復調回路 3の出力におけるビー卜信 号の発生を抑制することができる。
また、 モノラル放送を受信しているときに V C 02 1 はフリーラン周 波数で発振しており、 出力されるクロック信号の周波数は安定していな い。 周波数が不安定なクロック信号を C C D 1 5のクロック生成に用い ると、 C C D 1 5の遅延量が変動してパルスノイズを効果的に除去でき なくなってしまう。 しかし、 本実施形態のラジオ受信機によれば、 モノ ラル放送の受信時は、 発振周波数が安定している水晶発振回路 7 のクロ ック信号に切り替えて使用するようにしているため、 パルスノイズを確 実に除去することができる。 また、 この場合にステレオ復調回路 3はス ィ ツチング動作しないため、 ビート信号が発生することもない。
なお、 上記実施形態では、 F M放送のラジオ受信機について説明した が、 A M Z F M兼用のラジオ受信機についても本発明を同様に適用でき ることは言うまでもない。
また、 上記実施形態では、 ノイズキャンセラ 2のデジタル遅延回路と して C C Dを用いる例について説明したが、 これ以外のデジタル遅延回 路を適用しても良い。
また、 上記実施形態では、 ステレオ放送かモノラル放送かの判別を、 パイロッ ト信号の検出によって行う例について示したが、 本発明はこの 例に限定されるものではない。
その他、 上記実施形態は、 本発明を実施するにあたっての具体化の一 例を示したものに過ぎず、 これによつて本発明の技術的範囲が限定的に 解釈されてはならないものである。 すなわち、 本発明はその精神、 また はその主要な特徴から逸脱することなく、 様々な形で実施することがで きる。
本発明は上述したように、 ノイズキャンセラのデジタル遅延回路に供 給するクロック信号と、 ステレオ復調回路に供給するクロック信号とを 共に、 同じ電圧制御発振器から出力されるクロック信号に基づき生成す るようにしている。 これにより、 デジタル遅延回路に使用するクロック 信号と、 ステレオ復調回路に使用するクロック信号との位相が合って同 期が れ、 ステレオ復調回路の出力におけるビート信号の発生を抑制す ることができる。
本発明の他の特徴によれば、 ステレオ放送の受信時には、 電圧制御発 振器からの信号に基づいてデジタル遅延回路のクロック信号が生成され るので、 上述のようにビート信号の発生を抑制することができる。 また 、 モノラル放送の受信時には、 自走周波数となって不安定な電圧制御発 振器からの信号ではなく、 発振周波数が安定している第 2の発振回路か らの信号に基づいてデジタル遅延回路のク口ック信号が生成されるため 、 コンポジッ ト信号を正確に遅延してパルスノイズを確実に除去するこ とができる。 また、 この場合にステレオ復調回路はスイッチング動作し ないため、 ビー ト信号が発生することもない。 産業上の利用可能性
本発明は、 C C D遅延回路に使用するクロックと、 ステレオ復調回路 に使用するクロックとの非同期によって発生するビート信号を抑制でき るようにするのに有用である。

Claims

請 求 の 範 囲
1 . 中間周波信号を F M検波して得られるコンポジッ ト信号をデジタル 遅延回路により遅延してゲー トに出力し、 上記コンポジッ ト信号中に含 まれるパルスノイズを、 上記ゲートを開閉制御することによって除去す るノイズ除去回路と、
上記ノイズ除去回路より出力されるパルスノイズ除去後のコンポジッ ト信号からステレオ信号を復調するステレオ復調回路と、
上記ステレオ復調回路に使用する所定周波数のクロック信号の元とな るクロック信号を出力する電圧制御発振器とを備え、
上記デジタル遅延回路に使用する所定周波数のクロック信号を、 上記 電圧制御発振器より出力されるクロック信号に基づいて生成するように したことを特徴とするラジオ受信機。
2 . 上記電圧制御発振器とは異なる第 2の発振回路と、
上記デジタル遅延回路より出力されるコンポジッ ト信号からパイ口ッ ト信号を検出するパイロッ ト信号検出回路と、
上記パイロッ ト信号検出回路より出力されるパイロッ ト検出信号に基 づいて、 上記電圧制御発振器より出力されるクロック信号と、 上記第 2 の発振回路より出力されるクロック信号との何れかを、 上記デジタル遅 延回路に使用する所定周波数のクロック信号の元となる信号として選択 する選択回路とを備えたことを特徴とする請求の範囲第 1項に記載のラ ジォ受信機。
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