WO2003044550A1

WO2003044550A1 - Testeur de semi-conducteur

Info

Publication number: WO2003044550A1
Application number: PCT/JP2002/012123
Authority: WO
Inventors: Shoji Kojima
Original assignee: Advantest Corporation
Priority date: 2001-11-20
Filing date: 2002-11-20
Publication date: 2003-05-30
Also published as: JP4106025B2; JPWO2003044550A1; US7012444B2; US20050225349A1

Description

半導体試験装置

技術分野

この発明は、被試験デバイス（DUT) へ所定の試験波形を印加するドライバ回路を備える半導体試験装置に関する。特に、 DUTの I Cピ明

ン端における印加波形を改善可能なドライバ回路を備える半導体試験装細

置に関する。 .

背景技術

図 9は半導体試験装置の概念構成図である。この要部構成要素はタイミング発生器 TGと、パターン発生器 PGと、波形整形器 FCと、ピンエレクトロニクス PEと、パフォーマンスボード P Bと、伝送線路 CB 1と、論理比較器 D Cと、フェイル 'メモリ FMとを備える。前記ピンエレクトロニクス PEには、ドライバ DRやコンパレ一夕 CP、その他を備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。

図 2はドライバ D Rの出力端から出力するドライバ端出力パルス Vou tと、これを受ける DUTの I Cピン端の DUT端印加パルス Vdutを示す波形図である。ここで、 DUT端印加パルス Vdutの波形が目的とする印加波形である。

DUTへ供給される波形は、ドライバ DRの出力端に接続される伝送線路 CB 1や他要素の負荷に伴って高域成分が減衰してくる。この為、図 1に示すピーキング回路 4のように、高域成分を持ち上げる回路をドライバ回路に内蔵している。このピーキング回路の結果、図 2A、図 2 Bに示すドライバ端出力パルス Voutの波形が出力される。この波形がパフォーマンスボード PBと伝送線路 CB 1を伝送した後、 1)111¹の1〇ビンに到達すると、図 2に示す DU T端印加パルス Vdutのように、目的とする適切な波形が印加できる。

図 1は従来の A Eステーション型のドライバ回路の本願に係る原理構成図である。

ドライバ回路の構成要素は、前段部と終段部とを備える。前段部は差動スィッチでありトランジスタ Q3、 Q4と抵抗 R 1、 R 2と、定電流源 2とを備える。尚、定電流源 2に接続する負側の電源 VLは回路が動作可能な電源を適用する。終段部は DUT端で所定の波形が得られるように駆動するものでありトランジスタ Q 1、 Q 2と抵抗 R3と、ピーキング回路 4と、定電流源 1とを備える。ピーキング回路 4は抵抗 R 4と、コイル L 4とを備える。

ここで、 AEステーション型のドライバ回路は、終段部が電流スィヅチするように駆動されることによりハイレベルとローレベルの振幅が所定に規定される形態のドライバ回路である。この為、 NPN型のトランジス夕と所定抵抗値の抵抗 R 3とによる出力段構成となってる。尚、抵抗 R 3の抵抗値は伝送線路のィンピーダンスに対応して 50 Ωが使用される。

前段部は、差動型アンプであって、波形整形器 F Cからの整形信号 D RPをドライバ入力パルス P 1として受けて、これを所定の電圧レベルで所定振幅の差動信号に変換して対応するトランジスタ Q3、 Q4のべ —ス入力端へ供給し、両トランジス夕のコレクタからは所定の振幅に変換された差動のスイッチ信号 Q 3 s、 Q 4 sを終段部のトランジスタの対応するベース入力端へ供給する。終段部は、差動型アンプであって、上記差動のスィッチ信号 Q 3 s、 Q 4 sを受けて一方のトランジスタ Q 2のコレクタ端から所定振幅で所定駆動能力にバッファしたドライバ端出力パルス Voutを出力する。このとき、ハイ側出力電圧 Vhiは電源電圧 V H 1で規定され、口一側出力電圧 V lowは { V H 1— i 1 X R 3 } で規定される。更に、ピーキング回路 4によって図 2 A、 Bに示すように立ち上がりエッジと立下がりエッジの波形はピ一キング補償された波形として出力される。

上述説明したように従来構成によれば、ピーキング補償されたドライバ波形を実現する為にコイル素子を使用する必要がある。このコィル素子は L S Iに集積化することが困難である。更に、図 1の回路構成では立ち上がり側のピーキング補償と立下がり側のピーキング補償とを個別に補償できない。この為、 D U T端で波形の非対称が生じる場合には、所望の波形品質となるように非対称な補正を行うことができない。尚、 D U Tへ印加する印加波形を所望の波形状態で印加できれば、半導体試験装置によるデバイス試験の測定品質が一層向上可能である。発明の開示

そこで、本発明が解決しょうとする課題は、コイル素子を使用すること無く所定のドライバ波形を発生できるドライバ回路を備える半導体試験装置を提供することである。

また、ピーキング補償量を所望に調整可能なドライバ波形を発生できるドライバ回路を備える半導体試験装置を提供することである。

また、立ち上がり側のピーキング補償と立下がり側のピーキング補償を個別に補償可能なドライバ回路を備える半導体試験装置を提供することである。

第 1の解決手段を示す。ここで第 3図と第 4図と第 5図は、本発明に係る解決手段をしている。

上記課題を解決するために、被試験デバイスの I Cピンへ所定の伝送線路 C B 1を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、

論理信号のドライバ入力パルス P 1を受けてその立ち上がりエッジを検出して波形の立ち上がりをピーキング補正する差動の立ち上がり補正パルス P 2を発生する手段（例えば駆動パルス生成手段 1 0 0 ) を具備し、

論理信号のドライバ入力パルス P 1を受けてその立下がりェッジを検出して波形の立下がりをピーキング補正する差動の立下がり補正パルス P 3を発生する手段（例えば駆動パルス生成手段 1 0 0 ) を具備し、上記差動の立ち上がり補正パルス P 2に基づいてドライバ回路から出力する立ち上がり波形部位を所定にピーキング補正し、上記差動の立下がり補正パルス P 3に基づいてドライバ回路から出力する立下がり波形部位を所定にビーキング補正する手段（例えば立ち上がりパルス重畳部 2 1 0と立下がりパルス重畳部 2 2 0とドライバ回路の前段部とドライバ回路の終段部）を具備し、

以上を具備して、伝送線路 C B 1等に伴なう高域成分の減衰を補償して D U Tの I C入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置である。

次に、第 2の解決手段を示す。ここで第 3図と第 5図は、本発明に係る解決手段を示している。

論理信号のドライバ入力パルス P 1 (整形信号 D R P ) の立ち上がりエッジを受けて所定期間の差動の立ち上がり補正パルス P 2を発生し、論理信号のドライバ入力パルス P 1の立下がりエッジを受けて所定期間の差動の立下がり補正パルス P 3を発生する駆動パルス生成手段 2 3 0 を具備し、

上記差動の立ち上がり補正パルス P 2を受けてこれに対応する電流量の第 1のシンク電流 i Q 5を発生する立ち上がりパルス重畳部 2 1 0を具備し、

上記立下がり補正パルス P 3を受けてこれに対応する電流量の第 2のシンク電流 i Q 7を発生する立下がりパルス重畳部 2 2 0を具備し、上記第 1のシンク電流 i Q 5を受けて D U Tへ供給する試験波形の立ち上がり側をピーキング補正し、上記第 2のシンク電流 i Q 7を受けて D U Tへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部を具備し、以上を具備して、伝送線路 C B 1等に伴なう高域成分の減衰を補償して D U Tの I C入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置がある。

次に、第 3の解決手段を示す。ここで第 7図と第 8図は、本発明に係る解決手段を示している。

駆動パルス生成手段を複数 n ( nは 2以上の整数）備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルス P 1 (整形信号 D R P ) の立ち上がりエッジを受けて発生する立ち上がり補正パルス P 2が各々異なる所定パルス期間とする差動の立ち上がり補正パルス P 2を発生し、論理信号のドライバ入力パルス P 1の立下がりエッジを受けて発生する立下がり補正パルス P 3が各々異なる所定パルス期間とする差動の立下がり補正パルス P 3を発生するものであり、

立ち上がりパルス重畳部を複数 n備え、各々の立ち上がりパルス重畳部 2 1 0は複数 nの上記差動の立ち上がり補正パルス P 2を受けて所定のパルス期間で所定のシンク電流量の第 1のシンク電流 i Q 5を各々発生するものであり、

立下がりパルス重畳部を複数 n備え、各々の立下がりパルス重畳部 2 2 0は複数 IIの上記立下がり補正パルス P 3を受けて所定のパルス期間で所定のシンク電流量の第 2のシンク電流 i Q 7を各々発生するものであり、

複数 nの上記第 1のシンク電流 i Q 5を受けて D U Tへ供給する試験波形の立ち上がり側をピーキング補正し、複数 nの上記第 2のシンク電流 i Q 7を受けて D U Tへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部を具備し、

以上を具備して、伝送線路 C B 1等に伴なう高域成分の減衰を補償して D U Tの I C入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置がある。

次に、第 4の解決手段を示す。ここで第 4図は、本発明に係る解決手段を示している。

上述駆動パルス生成手段 2 3 0の一態様は、論理信号のドライバ入力パルス P 1 (整形信号 D R P ) を受けて第 1に前記ドライバ入力パルスの立ち上がりェヅジを検出し（例えば立ち上がりエッジ検出器 2 1 ) 、所定期間の差動の立ち上がり補正パルス P 2を発生するもの（例えば微小遅延手段 D L 1と S Rフリップ'フロヅプ 2 3の構成）であり、第 2に前記ドライバ入力パルスの立下がりエッジを検出し（例えば立下がりェヅジ検出器 2 2 ) 、所定期間の差動の立下がり補正パルス P 3 を発生するもの（例えば微小遅延手段 D L 2と S Rフリップ'フロヅプ 2 4 ) であり、

第 3に前記ドライバ入力パルスに対応した差動のドライバパルス（ドライバ入力パルス P 1 ) を発生するもの（例えば差動ゲ一ト 2 5 ) である、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。次に、第 5の解決手段を示す。ここで第 3図は、本発明に係る解決手段を示している。

上述立ち上がりパルス重畳部 2 1 0の一態様は、第 1の定電流源（例えば可変定電流源 C S 3 ) と第 1の差動増幅構成の第 1 トランジスタ Q 5と第 2 トランジスタ Q 6とを備え、

上記第 1の定電流源は当該両トランジスタのエミッ夕に接続されて当該両トランジス夕の何れかに流れる定電流量を一定にするものであり、上記第 1 トランジスタ Q 5と第 2 トランジスタ Q 6とは上記差動の立ち上がり補正パルス： P 2を当該両トランジスタのベース端で受け、前記に基づいて電流スィツチした一定電流量の第 1のシンク電流 i Q 5を発生するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。

次に、第 6の解決手段を示す。ここで第 3図は、本発明に係る解決手段を示している。

上述立下がりパルス重畳部 2 2 0の一態様は、第 2の定電流源（例えば可変定電流源 C S 4 ) と第 2の差動増幅構成の第 3 トランジスタ Q 7 と第 4 トランジスタ Q 8を備え、

上記第 2の定電流源は当該両トランジスタのエミヅ夕に接続されて当該両トランジスタ Q 7、 Q 8の何れかに流れる定電流量を一定にするものであり、上記第 3 トランジスタ Q 7と第 4 トランジスタ Q 8とは上記立下がり補正パルス: P 3を当該両トランジスタ Q 7、 Q 8のべ一ス端で受け、前記に基づいて電流スィツチした一定電流量の第 2のシンク電流 i Q 7を発生するものである、ことを特徴とじたドライバ回路を備える上述半導体試験装置がある。

次に、第 7の解決手段を示す。ここで第 3図は、本発明に係る解決手段を示している。

上述ドライバ回路の前段部の一態様は、終段部から出力するハイレべルとローレペルの電圧レベルを規定する差動の駆動電圧信号を供給するものであって第 1抵抗 R 1と第 2抵抗 R 2と第 3の定電流源 2と第 3の差動増幅構成の第 5 トランジスタ Q 3と第 6 トランジスタ Q 4とを備え、上記第 1抵抗 R 1は第 5 トランジスタ Q 3のコレクタに接続される負荷抵抗であり且つ上記立ち上がりパルス重畳部 2 1 0の第 1のシンク電流 i Q 5を発生する上記第 1 トランジスタ Q 5のコレクタ端に接続し、上記第 2抵抗 R 2は第 6 トランジスタ Q 4のコレクタに接続される負荷抵抗であり且つ上記立下がりパルス重畳部 2 2 0の第 2のシンク電流 i Q 7を発生する第 3 トランジスタ Q 7のコレクタ端に接続し、

上記第 3の定電流源 2は第 3の差動のトランジスタの両エミッ夕に接続して所定の定電流量を流し、

上記差動のドライバ入力パルス P 1を前記第 3の差動増幅構成の両トランジス夕が受けて、前記ドライバ入力パルス P 1に基づいて電流スィッチし、且つ上記第 1のシンク電流 i Q 5と上記第 2のシンク電流 i Q 7とにより重畳付与された差動の駆動電圧信号を両方のトランジスタのコレクタから出力して終段部へ供給するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。

次に、第 8の解決手段を示す。ここで第 3図は、本発明に係る解決手段を示している。

上述ドライバ回路の終段部の一態様は、第 4の差動増幅構成の第 7 トランジス夕 Q 1と第 8 トランジスタ Q 2と第 1分流抵抗 R 1 1と第 2分流抵抗 R 1 2と第 1負荷抵抗 R 3と第 4の定電流源 1とを備え、上記第 7 トランジスタ Q 1と第 8 トランジスタ Q 2とは上記ドライノ回路の前段部から出力される差動の駆動電圧信号をべ一ス入力端で受けて所定に増幅して一方の第 8 トランジスタ Q 2のコレクタ端から D U T へ供給する所定波形の印加信号を発生するものであり、

上記第 1分流抵抗 R 1 1と第 2分流抵抗 R 1 2とは当該両トランジス夕のエミッ夕に個別に接続されるェミツ夕抵抗であって、両分流抵抗の他端は上記第 4の定電流源 1に接続されるものであり、

上記第 1負荷抵抗 R 3は正電源 V H 1 と上記第 8 トランジスタ Q 2のコレクタ端に接続されて負荷抵抗となると共に所定波形の印加信号として D U Tへ供給するものであり、

上記第 4の定電流源 1は負電源 V Lと上記第 1分流抵抗 R 1 1及び第 2分流抵抗 R 1 2との間に挿入されて一定の電流源となるものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。次に、第 9の解決手段を示す。ここで第 3図は、本発明に係る解決手段を示している。

上述第 1の定電流源若しくは第 2の定電流源の一態様としては、所望のピ一キング補償となる一定した定電流量を供給する固定の定電流源、若しくは所望のピーキング補償ができるように定電流量が外部から可変可能な可変定電流源 C S 3、 C S 4である、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。

尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。図面の簡単な説明

図 1は、従来の、 A Eステーション型のドライバ回路の本願に係る原理構成図である。

図 2は、ドライバ D Rの出力端から出力するドライバ端出力パルスと、これを受ける D U Tの I Cピン端の D U T端印加パルスを示す波形図である。

図 3は、本発明の、 A Eステーション型のドライバ回路の本願に係る原理構成図である。

図 4は、駆動パルス生成手段の内部構成例を示す原理回路図である。図 5は、図 3のピ一キング補償を説明するタイミングチャートである c 図 6は、図 3の終段部のベース間電位差に対するコレクタ電流特性を示す特性図である。

図 7は、本発明の、複数' 3系統のオーバ一シュートコントロール部を備える場合のドライバ回路の例である。

図 8は、図 7のピーキング補償を説明するタイミングチャートである。図 9は、半導体試験装置の概念構成図である。発明を実施するための最良の形態

以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係の形容 Z形態は、一例でありその形容/形態内容のみに限定するものではない。

本発明について、図 3と図 4と図 5と図 6とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。

図 3は本発明の A Eステーション型のドライバ回路の本願に係る原理構成図である。

ドライバ回路の構成要素は、オーバ一シユートコントロール部 2 0 0 と、前段部と、終段部とを備える。前段部は従来と同一である。終段部は従来要素の中でピ一キング回路 4を削除し、分流抵抗 R 1 1、 R 1 2 を追加し、電源電圧 V H 1の電圧と定電流源 1の電流量 i 1とを所定の条件で使用する構成である。

分流抵抗 R 1 1、 R 1 2は、トランジスタ Q 1、 Q 2がベース端へ入力されるベース電圧に比例したコレクタ電流 i Q l、 i Q 2となるようにする為の抵抗であって、例えば 5 Ω程度の小さな抵抗値を適用する。また、電源電圧 V H 1の電圧と定電流源 1の電流量 i 1 とは両トランジス夕は常に能動状態で動作できる条件とする。この結果、両トランジス夕は常に能動状態で動作できる。例えば、図 1に示す従来の電流量 i 1 が 1 0 0 m Aと仮定し、 2倍以上の振幅まで発生可能とした条件のとき、本発明では 2 0 0 m A以上の電流量にする。

尚、トランジスタ Q l、 Q 2自身が有するエミッ夕抵抗が適用可能な条件となるように前段部を設計すれば、これら抵抗は削除可能である。

ここで、上記分流抵抗 R 1 1、 R 1 2によるトランジスタ Q 2のコレクタ電流 i Q 2について、図 6の終段部のベース間電位差に対するコレクタ電流特性を示す特性図を参照して説明する。ここで、前段部から供給される差動のスィツチ信号 Q 3 s、 Q 4 sの両者の電位差（ Q 3 s— Q 4 s ) は、通常時が ± 0. 5 vと仮定し、ピ一キング動作時が ± l v と仮定する。また、定電流源 1の電流量 i 1は、最大のコレクタ電流 i

Q 2よりも多い電流条件にして、トランジスタ Q l、 Q 2が常に能動状態の領域に存在するようにしておく。

—方の非ピーキングである通常のベース駆動振幅によるコレクタ電圧

Q 2 sは、図 6 C点の電流量に基づくハイレベルの出力電圧となり、図

6 D点の電流量に基づくローレベルの出力電圧となる。

他方のピーキング時のベース駆動振幅によるコレクタ電圧 Q 2 sは、図 6 E点の電流量に基づき振幅 2倍のハイレベルの出力電圧となり、図 6 F点の電流量に基づき振幅 2倍のローレベルの出力電圧となる。このように 2倍の出力電圧が発生できるからして、等価的にビーキング作用を付与した波形が出力できることとなる。

図 3に戻り、オーバーシュートコントロール部 200は、駆動パルス生成手段 2 3 0と、立ち上がりパルス重畳部 2 1 0と、立下がりパルス重畳部 2 2 0とを備える。

駆動パルス生成手段 230は、波形整形器 F Cからの整形信号 DRP を受けて、図 5のタイミングチャートに示すように、第 1に整形信号 D

RPと同じドライバ入力パルス P 1 (P 1 Ps P I N) を差動で出力し、第 2に整形信号 D R Pの立ち上がりの遷移に基づいて所定の立ち上がり補正パルス P 2 (P 2P、 P 2 N) を生成して差動で出力し、第 3に整形信号 D R Pの立下がりの遷移に基づいて所定の立下がり補正パルス P

3 (P 3 P、 P 3 N) を生成して差動で出力する。

図 4は駆動パルス生成手段 2 3 0の内部構成を示す原理回路図である。この構成要素は立ち上がりエッジ検出器 2 1と、立下がりエッジ検出器 22と、微小遅延手段 DL 1、 DL 2と、 S Rフリップ ·フロップ 23、

24と、差動ゲート 25とを備える。立ち上がりエッジ検出器 2 1は、整形信号 DRPをドライバ入力パルス P 1として受けて、この立ち上がり側のエッジを検出し、例えば 50 ピコ秒の細いパルス 2 1 sを S Rフリヅプ-フロヅプ 23のセヅト入力端 Sと微小遅延手段 D L 1とへ供給する。微小遅延手段 D L 1は外部から遅延量が可変な微小な遅延回路であり、前記細いパルス 21 sを受けて、遅延量として例えば 300ピコ秒を遅延付与した遅延パルスを SRフリヅプ 'フロップ 23のリセット入力端 Rへ供給する。この結果、 SRフリヅプ 'フロヅプ 23の出力端 Q、 qからは、約 300ピコ秒のパルス期間の差動の立ち上がり補正パルス P 2 (P 2P、 P 2 N) が生成できる。，同様にして、立下がりエッジ検出器 22は、ドライバ入力パルス P 1 の立下がり側のェヅジを検出した細いパルス 22 sに基づいて約 300 ピコ秒のパルス期間の差動の立下がり補正パルス P 3 (P 3P、 P 3 N) が生成できる。

尚、ドライバ入力パルス P 1がシングル信号の場合には、差動ゲート 25により差動のドライバ入力パルス P 1 (P 1 P、 P IN) に変換して出力する。これら差動の出力信号を図 3に示す対応する各入力端へ供給する。尚、上記 3つの各出力信号の位相はピ一キング補償が適正に行える位相関係で出力されるようにすることが望ましい。

図 3に戻り、一方の立ち上がりパルス重畳部 210は、ドライバ端出力パルス Voutにおいて立ち上がり側のパルス部位に重畳してピ一キング補償を与えるものであり、トランジスタ Q 5、 Q 6と、可変定電流源 C S 3とを備える。トランジスタ Q 5のコレクタは前段部のトランジスタ Q 3のコレクタと並列接続している。この結果、上記立ち上がり補正パルス P 2 (図 5A、 B参照）を受けたときに、トランジスタ Q 5のシンク電流 i Q 5が生じ、これにより、前段部のトランジスタ Q 3のコレク夕電圧であるスィヅチ信号 Q 3 sは、（ R 1 X i Q 5 ) の電圧ドロップが重畳加算（図 5 D、 E参照）される。前記で重畳されたスィッチ信号 Q 3 sは終段部のトランジスタ Q 2のペース端へ供給される結果、トランジス夕 Q 2のコレクタ電圧 Q 2 sは上記立ち上がり補正パルス P 2の期間では所定の電圧上昇した高い電圧（図 5 G、 H参照）が出力できることとなる。この結果、立ち上がり側のピーキング補償が実現できる。また、可変定電流源 C S 3を外部から制御することで、シンク電流 i Q 5の電流量を任意に制御可能であるからして、重畳加算する電圧ドロップ量を調整可能となる結果、立ち上がり側のピーキング補償量を独立して所望条件に調整可能となる利点も得られる。

他方の立下がりパルス重畳部 2 2 0は、ドライバ端出力パルス V outにおいて立下がり側のパルス部位に重畳してピ一キング補償を与えるものであり、トランジスタ Q 7、 Q 8と、可変定電流源 C S 4とを備える。トランジスタ Q 7のコレクタは前段部のトランジスタ Q 4のコレクタと並列接続している。この結果、上記立下がり補正パルス P 3 (図 5 C参照）を受けたときに、トランジスタ Q 7のシンク電流 i Q 7が生じ、これにより、前段部のトランジス夕 Q 4のコレクタ電圧であるスィツチ信号 Q 4 sは、（R 2 X i Q 7 ) の電圧ドロヅプが重畳加算（図 5 F参照）される。このスイッチ信号 Q 4 sが終段部のトランジスタ Q 1のべース端へ供給される結果、トランジスタ Q 2のコレクタ電圧 Q 2 sは上記立下がり補正パルス P 2の期間では所定の電圧降下した低い電圧（図 5 J参照）が出力できることとなる。この結果、立下がり側のピーキング補償が実現できる。

また、可変定電流源 C S 4を外部から制御することで、シンク電流 i Q 7の電流量を任意に制御可能であるからして、重畳加算する電圧ドロップ量を調整可能となる結果、立下がり側のピーキング補償量を独立して所望条件に調整可能となる利点も得られる。上述した発明構成例によれば、半導体 I Cによる回路構成で実現した立ち上がり側のピーキング補償量を独立して調整できる立ち上がりパルス重畳部 2 1 0と、立下がり側のピーキング補償量を独立して調整できる立下がりパルス重畳部 2 2 0とを具備する構成としたことにより、コィル部品を適用すること無くピーキング補償することが可能となるので L S I化して実装することが可能となる大きな利点が得られる。更に、立ち上がり側のビ一キング補償と、立下がり側のピ一キング補償とを独立して調整できる利点が得られる。これらの結果、 D U Tの I Cピンへ供給される D U T端印加パルス Vdutは、より一層目的波形とすることが可能となる利点が得られる。更に、印加波形の品質が向上する結果、 D U Tへ印加する波形のタイミング精度も向上される結果、デバイス試験の測定品質が一段と向上できる大きな利点が得られる。

尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。

例えば、上述実施例では、オーバ一シュートコントロール部 2 0 0を 1系統備える場合とした具体例であつたが、図 7に示すように、複数 3 系統のォ一バ一シュートコント口一ル部 2 0 0 a、 2 0 0 b、 2 0 0 c を備える。複数 3系統の個々のシンク電流は所望の重み付けをしておく。且つ、個々の駆動パルス生成手段 2 3 0 a、 2 3 0 b , 2 3 0 cに備える微小遅延手段 D L 1、 D L 2は遅延量を所望に変えておく。

これによれば、図 8のタイミングチャートに示すように、立ち上がり補正パルス： P 2 a、 P 2 b、 P 2 cのパルス（図 8 A、 B、 C参照）を生成し、同様に、立下がり補正パルス P 3 a、 P 3 b、 P 3 cのパルスを生成する。この結果、 3つのシンク電流が重み付けされて重畳されたドライバ端出力パルス V outの波形（図 8 D、 E、 F参照）が発生可能となる。この場合には、所望の波形にピ一キング補償することが可能となるからして、 D U T端印加パルス V dutは、より一層理想に近い波形で印加可能となる大きな利点が得られる。 '

また、上述実施例では、図 4に示す微小遅延手段 D L 1、 D L 2は固定の遅延量としたが、所望により、外部から制御可能な可変遅延手段としても良い。この場合には補償パルスの期間を外部から所望条件に調整できる利点が得られる。産業上の利用可能性

本発明は、上述の説明内容からして、下記に記載される効果を奏する。上述説明したように本発明によれば、半導体回路によるピ一キング補償回路構成としたことにより、コイル部品を適用すること無くピーキング補償することが可能となる利点が得られる。従って、数百チャンネルもの多数のドライバ回路を L S I化して実装可能となる利点が得られる。更に、立ち上がり側のビーキング補償と、立下がり側のビーキング補償とを独立して調整できる手段を具備する構成としたことにより、 D U Tの I Cピン端における立ち上がり側の波形と、立下がり側の波形を任意独立に調整できる結果、波形品質の良い印加波形を D U Tの I Cピンへ供給可能となる利点が得られる。更に、 D U Tへの印加波形の波形品質の向上に伴って、デバイス試験の試験品質が一段と向上できる大きな利点が得られる。

従って、本発明の技術的効果は大であり、産業上の経済効果も大である。

Claims

請求の範囲

1 . 被試験デバイス（D U T ) の I Cピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、

論理信号のドライバ入力パルスを受けてその立ち上がりエツジを検出して波形の立ち上がりをピ一キング補正する差動の立ち上がり補正パルスを発生する手段と、

論理信号のドライバ入力パルスを受けてその立下がりエッジを検出して波形の立下がりをピーキング補正する差動の立下がり補正パルスを発生する手段と、

該差動の立ち上がり補正パルスに基づいてドライバ回路から出力する立ち上がり波形部位を所定にピ一キング補正し、該差動の立下がり補正パルスに基づいてドライバ回路から出力する立下がり波形部位を所定にピーキング補正する手段と、

以上を具備するドライバ回路を備える半導体試験装置。

2 . 被試験デバイス（D U T ) の I Cピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、

論理信号のドライバ入力パルスの立ち上がりエッジを受けて差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりェッジを受けて差動の立下がり補正パルスを発生する駆動パルス生成手段と、

該差動の立ち上がり補正パルスを受けてこれに対応する電流量の第 1 のシンク電流を発生する立ち上がりパルス重畳部と、

該立下がり補正パルスを受けてこれに対応する電流量の第 2のシンク電流を発生する立下がりパルス重畳部と、

該第 1のシンク電流を受けて D U Tへ供給する試験波形の立ち上がり側をピ一キング補正し、該第 2のシンク電流を受けて D U Tへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、

以上を具備するドライバ回路を備える半導体試験装置。

3 . 被試験デバイス（D U T ) の I Cピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、

駆動パルス生成手段を複数 n備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスの立ち上がりエッジを受けて発生する立ち上がり補正パルスが各々異なる所定パルス期間とする差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて発生する立下がり補正パルスが各々異なる所定パルス期間とする差動の立下がり補正パルスを発生するものであり、

立ち上がりパルス重畳部を複数 n備え、各々の立ち上がりパルス重畳部は複数 nの該差動の立ち上がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第 1のシンク電流を各々発生するものであり、立下がりパルス重畳部を複数 n備え、各々の立下がりパルス重畳部は複数 nの該立下がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第 2のシンク電流を各々発生するものであり、

複数 nの該第 1のシンク電流を受けて D U Tへ供給する試験波形の立ち上がり側をピーキング補正し、複数 nの該第 2のシンク電流を受けて D U Tへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、以上を具備するドライバ回路を備える半導体試験装置。

4 . 該駆動パルス生成手段は、論理信号のドライバ入力パルスを受けて第 1に前記ドライバ入力パルスの立ち上がりエッジを検出し、所定期間の差動の立ち上がり補正パルスを発生するものであり、

第 2に前記ドライバ入力パルスの立下がりエッジを検出し、所定期間の差動の立下がり補正パルスを発生するものであり、

第 3に前記ドライバ入力パルスに対応した差動のドライバパルスを発生するものである、ことを特徴としたドライバ回路を備える請求項 2又は 3記載の半導体試験装置。

5 . 該立ち上がりパルス重畳部は、第 1の定電流源と第 1の差動増幅構成の第 1 トランジスタと第 2 トランジスタとを備え、

該第 1の定電流源は当該両トランジスタのエミッ夕に接続されて当該両トランジス夕の何れかに流れる定電流量を一定にするものであり、該第 1 トランジスタと第 2 トランジスタとは該差動の立ち上がり補正パルスを当該両トランジス夕のベース端で受け、前記に基づいて電流スィツチした一定電流量の第 1のシンク電流を発生するものである、ことを特徴としたドライバ回路を備える請求項 2又は 3記載の半導体試験装置。

6 . 該立下がりパルス重畳部は、第 2の定電流源と第 2の差動増幅構成の第 3 トランジスタと第 4 トランジスタを備え、

該第 2の定電流源は当該両トランジスタのエミッ夕に接続されて当該両トランジスタの何れかに流れる定電流量を一定にするものであり、該第 3 トランジスタと第 4 トランジスタとは該立下がり補正パルスを当該両トランジスタのベース端で受け、前記に基づいて電流スィツチした一定電流量の第 2のシンク電流を発生するものである、ことを特徴としたドライバ回路を備える請求項 2又は 3記載の半導体試験装置。

5 7 . 該ドライバ回路の前段部は、終段部から出力するハイレベルと口 —レベルの電圧レベルを規定する差動の駆動電圧信号を供給するものであって第 1抵抗と第 2抵抗と第 3の定電流源と第 3の差動増幅構成の第 5 トランジスタと第 6 トランジスタとを備え、

該第 1抵抗は第 5 トランジスタのコレクタに接続される負荷抵抗であ 10 り且つ該立ち上がりパルス重畳部の第 1のシンク電流を発生する該第 1 トランジス夕のコレクタ端に接続し、

該第 2抵抗は第 6 トランジス夕のコレクタに接続される負荷抵抗であり且つ該立下がりパルス重畳部の第 2のシンク電流を発生する第 3 トランジス夕のコレクタ端に接続し、

15 該第 3の定電流源は第 3の差動のトランジスタの両エミッ夕に接続して所定の定電流量を流し、

該差動のドライバパルスを該第 3の差動増幅構成の両トランジスタが受けて、前記ドライバパルスに基づいて電流スイッチし、且つ該第 1のシンク電流と該第 2のシンク電流とにより重畳付与された差動の駆動電 20 圧信号を両方のトランジス夕のコレクタから出力して終段部へ供給するものである、ことを特徴としたドライバ回路を備える請求項 2又は 3記載の半導体試験装置。

8 . 該ドライバ回路の終段部は、第 4の差動増幅構成の第 7 トランジ Z5 ス夕と第 8 トランジスタと第 1分流抵抗と第 2分流抵抗と第 1負荷抵抗と第 4の定電流源とを備え、該第 7 トランジスタと第 8 トランジスタとは該ドライバ回路の前段部から出力される差動の駆動電圧信号をベース入力端で受けて所定に増幅して一方の第 8 トランジスタのコレクタ端から D U Tへ供給する所定波形の印加信号を発生するものであり、

該第 1分流抵抗と第 2分流抵抗とは当該両トランジスタのェミッタに個別に接続されるエミッ夕抵抗であって、両分流抵抗の他端は該第 4の定電流源に接続されるものであり、

該第 1負荷抵抗は正電源と該第 8 トランジスタのコレクタ端に接続されて負荷抵抗となると共に所定波形の印加信号として D U Tへ供給するものであり、

該第 4の定電流源は負電源と該第 1分流抵抗及び第 2分流抵抗との間に挿入されて一定の電流源となるものである、ことを特徴としたドライバ回路を備える請求項 2又は 3記載の半導体試験装置。

9 . 該第 1の定電流源若しくは第 2の定電流源は、一定した定電流量を供給する固定の定電流源、若しくは定電流量が外部か.ら可変可能な可変定電流源である、ことを特徴としたドライバ回路を備える請求項 5又は 6記載の半導体試験装置。