JP4106025B2 - 半導体試験装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 87
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 230000000630 rising effect Effects 0.000 claims description 94
- 230000004044 response Effects 0.000 claims description 24
- 230000005540 biological transmission Effects 0.000 claims description 18
- 230000003321 amplification Effects 0.000 claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 10
- 238000007493 shaping process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Description
技術分野
この発明は、被試験デバイス（ＤＵＴ）へ所定の試験波形を印加するドライバ回路を備える半導体試験装置に関する。特に、ＤＵＴのＩＣピン端における印加波形を改善可能なドライバ回路を備える半導体試験装置に関する。
背景技術
図９は半導体試験装置の概念構成図である。この要部構成要素はタイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロニクスＰＥと、パフォーマンスボードＰＢと、伝送線路ＣＢ１と、論理比較器ＤＣと、フェイル・メモリＦＭとを備える。前記ピンエレクトロニクスＰＥには、ドライバＤＲやコンパレータＣＰ、その他を備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。
図２はドライバＤＲの出力端から出力するドライバ端出力パルスＶｏｕｔと、これを受けるＤＵＴのＩＣピン端のＤＵＴ端印加パルスＶｄｕｔを示す波形図である。ここで、ＤＵＴ端印加パルスＶｄｕｔの波形が目的とする印加波形である。
ＤＵＴへ供給される波形は、ドライバＤＲの出力端に接続される伝送線路ＣＢ１や他要素の負荷に伴って高域成分が減衰してくる。この為、図１に示すピーキング回路４のように、高域成分を持ち上げる回路をドライバ回路に内蔵している。このピーキング回路の結果、図２Ａ、図２Ｂに示すドライバ端出力パルスＶｏｕｔの波形が出力される。この波形がパフォーマンスボードＰＢと伝送線路ＣＢ１を伝送した後、ＤＵＴのＩＣピンに到達すると、図２に示すＤＵＴ端印加パルスＶｄｕｔのように、目的とする適切な波形が印加できる。
図１は従来のＡＥステーション型のドライバ回路の本願に係る原理構成図である。
ドライバ回路の構成要素は、前段部と終段部とを備える。前段部は差動スイッチでありトランジスタＱ３、Ｑ４と抵抗Ｒ１、Ｒ２と、定電流源２とを備える。尚、定電流源２に接続する負側の電源ＶＬは回路が動作可能な電源を適用する。終段部はＤＵＴ端で所定の波形が得られるように駆動するものでありトランジスタＱ１、Ｑ２と抵抗Ｒ３と、ピーキング回路４と、定電流源１とを備える。ピーキング回路４は抵抗Ｒ４と、コイルＬ４とを備える。
ここで、ＡＥステーション型のドライバ回路は、終段部が電流スイッチするように駆動されることによりハイレベルとローレベルの振幅が所定に規定される形態のドライバ回路である。この為、ＮＰＮ型のトランジスタと所定抵抗値の抵抗Ｒ３とによる出力段構成となってる。尚、抵抗Ｒ３の抵抗値は伝送線路のインピーダンスに対応して５０Ωが使用される。
前段部は、差動型アンプであって、波形整形器ＦＣからの整形信号ＤＲＰをドライバ入力パルスＰ１として受けて、これを所定の電圧レベルで所定振幅の差動信号に変換して対応するトランジスタＱ３、Ｑ４のベース入力端へ供給し、両トランジスタのコレクタからは所定の振幅に変換された差動のスイッチ信号Ｑ３ｓ、Ｑ４ｓを終段部のトランジスタの対応するベース入力端へ供給する。
終段部は、差動型アンプであって、上記差動のスイッチ信号Ｑ３ｓ、Ｑ４ｓを受けて一方のトランジスタＱ２のコレクタ端から所定振幅で所定駆動能力にバッファしたドライバ端出力パルスＶｏｕｔを出力する。このとき、ハイ側出力電圧Ｖｈｉは電源電圧ＶＨ１で規定され、ロー側出力電圧Ｖｌｏｗは｛ＶＨ１−ｉ１×Ｒ３｝で規定される。更に、ピーキング回路４によって図２Ａ、Ｂに示すように立ち上がりエッジと立下がりエッジの波形はピーキング補償された波形として出力される。
上述説明したように従来構成によれば、ピーキング補償されたドライバ波形を実現する為にコイル素子を使用する必要がある。このコイル素子はＬＳＩに集積化することが困難である。更に、図１の回路構成では立ち上がり側のピーキング補償と立下がり側のピーキング補償とを個別に補償できない。この為、ＤＵＴ端で波形の非対称が生じる場合には、所望の波形品質となるように非対称な補正を行うことができない。尚、ＤＵＴへ印加する印加波形を所望の波形状態で印加できれば、半導体試験装置によるデバイス試験の測定品質が一層向上可能である。
発明の開示
そこで、本発明が解決しようとする課題は、コイル素子を使用すること無く所定のドライバ波形を発生できるドライバ回路を備える半導体試験装置を提供することである。
また、ピーキング補償量を所望に調整可能なドライバ波形を発生できるドライバ回路を備える半導体試験装置を提供することである。
また、立ち上がり側のピーキング補償と立下がり側のピーキング補償を個別に補償可能なドライバ回路を備える半導体試験装置を提供することである。
第１の解決手段を示す。ここで第３図と第４図と第５図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのＩＣピンへ所定の伝送線路ＣＢ１を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスＰ１を受けてその立ち上がりエッジを検出して波形の立ち上がりをピーキング補正する差動の立ち上がり補正パルスＰ２を発生する手段（例えば駆動パルス生成手段１００）を具備し、
論理信号のドライバ入力パルスＰ１を受けてその立下がりエッジを検出して波形の立下がりをピーキング補正する差動の立下がり補正パルスＰ３を発生する手段（例えば駆動パルス生成手段１００）を具備し、
上記差動の立ち上がり補正パルスＰ２に基づいてドライバ回路から出力する立ち上がり波形部位を所定にピーキング補正し、上記差動の立下がり補正パルスＰ３に基づいてドライバ回路から出力する立下がり波形部位を所定にピーキング補正する手段（例えば立ち上がりパルス重畳部２１０と立下がりパルス重畳部２２０とドライバ回路の前段部とドライバ回路の終段部）を具備し、
以上を具備して、伝送線路ＣＢ１等に伴なう高域成分の減衰を補償してＤＵＴのＩＣ入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置である。
次に、第２の解決手段を示す。ここで第３図と第５図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのＩＣピンへ所定の伝送線路ＣＢ１を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスＰ１（整形信号ＤＲＰ）の立ち上がりエッジを受けて所定期間の差動の立ち上がり補正パルスＰ２を発生し、論理信号のドライバ入力パルスＰ１の立下がりエッジを受けて所定期間の差動の立下がり補正パルスＰ３を発生する駆動パルス生成手段２３０を具備し、
上記差動の立ち上がり補正パルスＰ２を受けてこれに対応する電流量の第１のシンク電流ｉＱ５を発生する立ち上がりパルス重畳部２１０を具備し、
上記立下がり補正パルスＰ３を受けてこれに対応する電流量の第２のシンク電流ｉＱ７を発生する立下がりパルス重畳部２２０を具備し、
上記第１のシンク電流ｉＱ５を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、上記第２のシンク電流ｉＱ７を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部を具備し、
以上を具備して、伝送線路ＣＢ１等に伴なう高域成分の減衰を補償してＤＵＴのＩＣ入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置がある。
次に、第３の解決手段を示す。ここで第７図と第８図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのＩＣピンへ所定の伝送線路ＣＢ１を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
駆動パルス生成手段を複数ｎ（ｎは２以上の整数）備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスＰ１（整形信号ＤＲＰ）の立ち上がりエッジを受けて発生する立ち上がり補正パルスＰ２が各々異なる所定パルス期間とする差動の立ち上がり補正パルスＰ２を発生し、論理信号のドライバ入力パルスＰ１の立下がりエッジを受けて発生する立下がり補正パルスＰ３が各々異なる所定パルス期間とする差動の立下がり補正パルスＰ３を発生するものであり、
立ち上がりパルス重畳部を複数ｎ備え、各々の立ち上がりパルス重畳部２１０は複数ｎの上記差動の立ち上がり補正パルスＰ２を受けて所定のパルス期間で所定のシンク電流量の第１のシンク電流ｉＱ５を各々発生するものであり、
立下がりパルス重畳部を複数ｎ備え、各々の立下がりパルス重畳部２２０は複数ｎの上記立下がり補正パルスＰ３を受けて所定のパルス期間で所定のシンク電流量の第２のシンク電流ｉＱ７を各々発生するものであり、
複数ｎの上記第１のシンク電流ｉＱ５を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、複数ｎの上記第２のシンク電流ｉＱ７を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部を具備し、
以上を具備して、伝送線路ＣＢ１等に伴なう高域成分の減衰を補償してＤＵＴのＩＣ入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置がある。
次に、第４の解決手段を示す。ここで第４図は、本発明に係る解決手段を示している。
上述駆動パルス生成手段２３０の一態様は、論理信号のドライバ入力パルスＰ１（整形信号ＤＲＰ）を受けて第１に前記ドライバ入力パルスの立ち上がりエッジを検出し（例えば立ち上がりエッジ検出器２１）、所定期間の差動の立ち上がり補正パルスＰ２を発生するもの（例えば微小遅延手段ＤＬ１とＳＲフリップ・フロップ２３の構成）であり、
第２に前記ドライバ入力パルスの立下がりエッジを検出し（例えば立下がりエッジ検出器２２）、所定期間の差動の立下がり補正パルスＰ３を発生するもの（例えば微小遅延手段ＤＬ２とＳＲフリップ・フロップ２４）であり、
第３に前記ドライバ入力パルスに対応した差動のドライバパルス（ドライバ入力パルスＰ１）を発生するもの（例えば差動ゲート２５）である、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第５の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述立ち上がりパルス重畳部２１０の一態様は、第１の定電流源（例えば可変定電流源ＣＳ３）と第１の差動増幅構成の第１トランジスタＱ５と第２トランジスタＱ６とを備え、
上記第１の定電流源は当該両トランジスタのエミッタに接続されて当該両トランジスタの何れかに流れる定電流量を一定にするものであり、
上記第１トランジスタＱ５と第２トランジスタＱ６とは上記差動の立ち上がり補正パルスＰ２を当該両トランジスタのベース端で受け、前記に基づいて電流スイッチした一定電流量の第１のシンク電流ｉＱ５を発生するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第６の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述立下がりパルス重畳部２２０の一態様は、第２の定電流源（例えば可変定電流源ＣＳ４）と第２の差動増幅構成の第３トランジスタＱ７と第４トランジスタＱ８を備え、
上記第２の定電流源は当該両トランジスタのエミッタに接続されて当該両トランジスタＱ７、Ｑ８の何れかに流れる定電流量を一定にするものであり、
上記第３トランジスタＱ７と第４トランジスタＱ８とは上記立下がり補正パルスＰ３を当該両トランジスタＱ７、Ｑ８のベース端で受け、前記に基づいて電流スイッチした一定電流量の第２のシンク電流ｉＱ７を発生するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第７の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述ドライバ回路の前段部の一態様は、終段部から出力するハイレベルとローレベルの電圧レベルを規定する差動の駆動電圧信号を供給するものであって第１抵抗Ｒ１と第２抵抗Ｒ２と第３の定電流源２と第３の差動増幅構成の第５トランジスタＱ３と第６トランジスタＱ４とを備え、
上記第１抵抗Ｒ１は第５トランジスタＱ３のコレクタに接続される負荷抵抗であり且つ上記立ち上がりパルス重畳部２１０の第１のシンク電流ｉＱ５を発生する上記第１トランジスタＱ５のコレクタ端に接続し、
上記第２抵抗Ｒ２は第６トランジスタＱ４のコレクタに接続される負荷抵抗であり且つ上記立下がりパルス重畳部２２０の第２のシンク電流ｉＱ７を発生する第３トランジスタＱ７のコレクタ端に接続し、
上記第３の定電流源２は第３の差動のトランジスタの両エミッタに接続して所定の定電流量を流し、
上記差動のドライバ入力パルスＰ１を前記第３の差動増幅構成の両トランジスタが受けて、前記ドライバ入力パルスＰ１に基づいて電流スイッチし、且つ上記第１のシンク電流ｉＱ５と上記第２のシンク電流ｉＱ７とにより重畳付与された差動の駆動電圧信号を両方のトランジスタのコレクタから出力して終段部へ供給するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第８の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述ドライバ回路の終段部の一態様は、第４の差動増幅構成の第７トランジスタＱ１と第８トランジスタＱ２と第１分流抵抗Ｒ１１と第２分流抵抗Ｒ１２と第１負荷抵抗Ｒ３と第４の定電流源１とを備え、
上記第７トランジスタＱ１と第８トランジスタＱ２とは上記ドライバ回路の前段部から出力される差動の駆動電圧信号をベース入力端で受けて所定に増幅して一方の第８トランジスタＱ２のコレクタ端からＤＵＴへ供給する所定波形の印加信号を発生するものであり、
上記第１分流抵抗Ｒ１１と第２分流抵抗Ｒ１２とは当該両トランジスタのエミッタに個別に接続されるエミッタ抵抗であって、両分流抵抗の他端は上記第４の定電流源１に接続されるものであり、
上記第１負荷抵抗Ｒ３は正電源ＶＨ１と上記第８トランジスタＱ２のコレクタ端に接続されて負荷抵抗となると共に所定波形の印加信号としてＤＵＴへ供給するものであり、
上記第４の定電流源１は負電源ＶＬと上記第１分流抵抗Ｒ１１及び第２分流抵抗Ｒ１２との間に挿入されて一定の電流源となるものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第９の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述第１の定電流源若しくは第２の定電流源の一態様としては、所望のピーキング補償となる一定した定電流量を供給する固定の定電流源、若しくは所望のピーキング補償ができるように定電流量が外部から可変可能な可変定電流源ＣＳ３、ＣＳ４である、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
本発明について、図３と図４と図５と図６とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
図３は本発明のＡＥステーション型のドライバ回路の本願に係る原理構成図である。
ドライバ回路の構成要素は、オーバーシュートコントロール部２００と、前段部と、終段部とを備える。前段部は従来と同一である。終段部は従来要素の中でピーキング回路４を削除し、分流抵抗Ｒ１１、Ｒ１２を追加し、電源電圧ＶＨ１の電圧と定電流源１の電流量ｉ１とを所定の条件で使用する構成である。
分流抵抗Ｒ１１、Ｒ１２は、トランジスタＱ１、Ｑ２がベース端へ入力されるベース電圧に比例したコレクタ電流ｉＱ１、ｉＱ２となるようにする為の抵抗であって、例えば５Ω程度の小さな抵抗値を適用する。また、電源電圧ＶＨ１の電圧と定電流源１の電流量ｉ１とは両トランジスタは常に能動状態で動作できる条件とする。この結果、両トランジスタは常に能動状態で動作できる。例えば、図１に示す従来の電流量ｉ１が１００ｍＡと仮定し、２倍以上の振幅まで発生可能とした条件のとき、本発明では２００ｍＡ以上の電流量にする。
尚、トランジスタＱ１、Ｑ２自身が有するエミッタ抵抗が適用可能な条件となるように前段部を設計すれば、これら抵抗は削除可能である。
ここで、上記分流抵抗Ｒ１１、Ｒ１２によるトランジスタＱ２のコレクタ電流ｉＱ２について、図６の終段部のベース間電位差に対するコレクタ電流特性を示す特性図を参照して説明する。ここで、前段部から供給される差動のスイッチ信号Ｑ３ｓ、Ｑ４ｓの両者の電位差（Ｑ３ｓ−Ｑ４ｓ）は、通常時が±０．５ｖと仮定し、ピーキング動作時が±１ｖと仮定する。また、定電流源１の電流量ｉ１は、最大のコレクタ電流ｉＱ２よりも多い電流条件にして、トランジスタＱ１、Ｑ２が常に能動状態の領域に存在するようにしておく。
一方の非ピーキングである通常のベース駆動振幅によるコレクタ電圧Ｑ２ｓは、図６Ｃ点の電流量に基づくハイレベルの出力電圧となり、図６Ｄ点の電流量に基づくローレベルの出力電圧となる。
他方のピーキング時のベース駆動振幅によるコレクタ電圧Ｑ２ｓは、図６Ｅ点の電流量に基づき振幅２倍のハイレベルの出力電圧となり、図６Ｆ点の電流量に基づき振幅２倍のローレベルの出力電圧となる。このように２倍の出力電圧が発生できるからして、等価的にピーキング作用を付与した波形が出力できることとなる。
図３に戻り、オーバーシュートコントロール部２００は、駆動パルス生成手段２３０と、立ち上がりパルス重畳部２１０と、立下がりパルス重畳部２２０とを備える。
駆動パルス生成手段２３０は、波形整形器ＦＣからの整形信号ＤＲＰを受けて、図５のタイミングチャートに示すように、第１に整形信号ＤＲＰと同じドライバ入力パルスＰ１（Ｐ１Ｐ、Ｐ１Ｎ）を差動で出力し、第２に整形信号ＤＲＰの立ち上がりの遷移に基づいて所定の立ち上がり補正パルスＰ２（Ｐ２Ｐ、Ｐ２Ｎ）を生成して差動で出力し、第３に整形信号ＤＲＰの立下がりの遷移に基づいて所定の立下がり補正パルスＰ３（Ｐ３Ｐ、Ｐ３Ｎ）を生成して差動で出力する。
図４は駆動パルス生成手段２３０の内部構成を示す原理回路図である。この構成要素は立ち上がりエッジ検出器２１と、立下がりエッジ検出器２２と、微小遅延手段ＤＬ１、ＤＬ２と、ＳＲフリップ・フロップ２３、２４と、差動ゲート２５とを備える。
立ち上がりエッジ検出器２１は、整形信号ＤＲＰをドライバ入力パルスＰ１として受けて、この立ち上がり側のエッジを検出し、例えば５０ピコ秒の細いパルス２１ｓをＳＲフリップ・フロップ２３のセット入力端Ｓと微小遅延手段ＤＬ１とへ供給する。微小遅延手段ＤＬ１は外部から遅延量が可変な微小な遅延回路であり、前記細いパルス２１ｓを受けて、遅延量として例えば３００ピコ秒を遅延付与した遅延パルスをＳＲフリップ・フロップ２３のリセット入力端Ｒへ供給する。この結果、ＳＲフリップ・フロップ２３の出力端Ｑ、ｑからは、約３００ピコ秒のパルス期間の差動の立ち上がり補正パルスＰ２（Ｐ２Ｐ、Ｐ２Ｎ）が生成できる。
同様にして、立下がりエッジ検出器２２は、ドライバ入力パルスＰ１の立下がり側のエッジを検出した細いパルス２２ｓに基づいて約３００ピコ秒のパルス期間の差動の立下がり補正パルスＰ３（Ｐ３Ｐ、Ｐ３Ｎ）が生成できる。
尚、ドライバ入力パルスＰ１がシングル信号の場合には、差動ゲート２５により差動のドライバ入力パルスＰ１（Ｐ１Ｐ、Ｐ１Ｎ）に変換して出力する。これら差動の出力信号を図３に示す対応する各入力端へ供給する。尚、上記３つの各出力信号の位相はピーキング補償が適正に行える位相関係で出力されるようにすることが望ましい。
図３に戻り、一方の立ち上がりパルス重畳部２１０は、ドライバ端出力パルスＶｏｕｔにおいて立ち上がり側のパルス部位に重畳してピーキング補償を与えるものであり、トランジスタＱ５、Ｑ６と、可変定電流源ＣＳ３とを備える。トランジスタＱ５のコレクタは前段部のトランジスタＱ３のコレクタと並列接続している。この結果、上記立ち上がり補正パルスＰ２（図５Ａ、Ｂ参照）を受けたときに、トランジスタＱ５のシンク電流ｉＱ５が生じ、これにより、前段部のトランジスタＱ３のコレクタ電圧であるスイッチ信号Ｑ３ｓは、（Ｒ１×ｉＱ５）の電圧ドロップが重畳加算（図５Ｄ、Ｅ参照）される。前記で重畳されたスイッチ信号Ｑ３ｓは終段部のトランジスタＱ２のベース端へ供給される結果、トランジスタＱ２のコレクタ電圧Ｑ２ｓは上記立ち上がり補正パルスＰ２の期間では所定の電圧上昇した高い電圧（図５Ｇ、Ｈ参照）が出力できることとなる。この結果、立ち上がり側のピーキング補償が実現できる。
また、可変定電流源ＣＳ３を外部から制御することで、シンク電流ｉＱ５の電流量を任意に制御可能であるからして、重畳加算する電圧ドロップ量を調整可能となる結果、立ち上がり側のピーキング補償量を独立して所望条件に調整可能となる利点も得られる。
他方の立下がりパルス重畳部２２０は、ドライバ端出力パルスＶｏｕｔにおいて立下がり側のパルス部位に重畳してピーキング補償を与えるものであり、トランジスタＱ７、Ｑ８と、可変定電流源ＣＳ４とを備える。トランジスタＱ７のコレクタは前段部のトランジスタＱ４のコレクタと並列接続している。この結果、上記立下がり補正パルスＰ３（図５Ｃ参照）を受けたときに、トランジスタＱ７のシンク電流ｉＱ７が生じ、これにより、前段部のトランジスタＱ４のコレクタ電圧であるスイッチ信号Ｑ４ｓは、（Ｒ２×ｉＱ７）の電圧ドロップが重畳加算（図５Ｆ参照）される。このスイッチ信号Ｑ４ｓが終段部のトランジスタＱ１のベース端へ供給される結果、トランジスタＱ２のコレクタ電圧Ｑ２ｓは上記立下がり補正パルスＰ２の期間では所定の電圧降下した低い電圧（図５Ｊ参照）が出力できることとなる。この結果、立下がり側のピーキング補償が実現できる。
また、可変定電流源ＣＳ４を外部から制御することで、シンク電流ｉＱ７の電流量を任意に制御可能であるからして、重畳加算する電圧ドロップ量を調整可能となる結果、立下がり側のピーキング補償量を独立して所望条件に調整可能となる利点も得られる。
上述した発明構成例によれば、半導体ＩＣによる回路構成で実現した立ち上がり側のピーキング補償量を独立して調整できる立ち上がりパルス重畳部２１０と、立下がり側のピーキング補償量を独立して調整できる立下がりパルス重畳部２２０とを具備する構成としたことにより、コイル部品を適用すること無くピーキング補償することが可能となるのでＬＳＩ化して実装することが可能となる大きな利点が得られる。更に、立ち上がり側のピーキング補償と、立下がり側のピーキング補償とを独立して調整できる利点が得られる。これらの結果、ＤＵＴのＩＣピンへ供給されるＤＵＴ端印加パルスＶｄｕｔは、より一層目的波形とすることが可能となる利点が得られる。更に、印加波形の品質が向上する結果、ＤＵＴへ印加する波形のタイミング精度も向上される結果、デバイス試験の測定品質が一段と向上できる大きな利点が得られる。
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述実施例では、オーバーシュートコントロール部２００を１系統備える場合とした具体例であったが、図７に示すように、複数３系統のオーバーシュートコントロール部２００ａ、２００ｂ、２００ｃを備える。複数３系統の個々のシンク電流は所望の重み付けをしておく。且つ、個々の駆動パルス生成手段２３０ａ、２３０ｂ、２３０ｃに備える微小遅延手段ＤＬ１、ＤＬ２は遅延量を所望に変えておく。
これによれば、図８のタイミングチャートに示すように、立ち上がり補正パルスＰ２ａ、Ｐ２ｂ、Ｐ２ｃのパルス（図８Ａ、Ｂ、Ｃ参照）を生成し、同様に、立下がり補正パルスＰ３ａ、Ｐ３ｂ、Ｐ３ｃのパルスを生成する。この結果、３つのシンク電流が重み付けされて重畳されたドライバ端出力パルスＶｏｕｔの波形（図８Ｄ、Ｅ、Ｆ参照）が発生可能となる。この場合には、所望の波形にピーキング補償することが可能となるからして、ＤＵＴ端印加パルスＶｄｕｔは、より一層理想に近い波形で印加可能となる大きな利点が得られる。
また、上述実施例では、図４に示す微小遅延手段ＤＬ１、ＤＬ２は固定の遅延量としたが、所望により、外部から制御可能な可変遅延手段としても良い。この場合には補償パルスの期間を外部から所望条件に調整できる利点が得られる。
産業上の利用可能性
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、半導体回路によるピーキング補償回路構成としたことにより、コイル部品を適用すること無くピーキング補償することが可能となる利点が得られる。従って、数百チャンネルもの多数のドライバ回路をＬＳＩ化して実装可能となる利点が得られる。
更に、立ち上がり側のピーキング補償と、立下がり側のピーキング補償とを独立して調整できる手段を具備する構成としたことにより、ＤＵＴのＩＣピン端における立ち上がり側の波形と、立下がり側の波形を任意独立に調整できる結果、波形品質の良い印加波形をＤＵＴのＩＣピンへ供給可能となる利点が得られる。更に、ＤＵＴへの印加波形の波形品質の向上に伴って、デバイス試験の試験品質が一段と向上できる大きな利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
図１は、従来の、ＡＥステーション型のドライバ回路の本願に係る原理構成図である。
図２は、ドライバＤＲの出力端から出力するドライバ端出力パルスと、これを受けるＤＵＴのＩＣピン端のＤＵＴ端印加パルスを示す波形図である。
図３は、本発明の、ＡＥステーション型のドライバ回路の本願に係る原理構成図である。
図４は、駆動パルス生成手段の内部構成例を示す原理回路図である。
図５は、図３のピーキング補償を説明するタイミングチャートである。
図６は、図３の終段部のベース間電位差に対するコレクタ電流特性を示す特性図である。
図７は、本発明の、複数３系統のオーバーシュートコントロール部を備える場合のドライバ回路の例である。
図８は、図７のピーキング補償を説明するタイミングチャートである。
図９は、半導体試験装置の概念構成図である。
この発明は、被試験デバイス（ＤＵＴ）へ所定の試験波形を印加するドライバ回路を備える半導体試験装置に関する。特に、ＤＵＴのＩＣピン端における印加波形を改善可能なドライバ回路を備える半導体試験装置に関する。
背景技術
図９は半導体試験装置の概念構成図である。この要部構成要素はタイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロニクスＰＥと、パフォーマンスボードＰＢと、伝送線路ＣＢ１と、論理比較器ＤＣと、フェイル・メモリＦＭとを備える。前記ピンエレクトロニクスＰＥには、ドライバＤＲやコンパレータＣＰ、その他を備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。
図２はドライバＤＲの出力端から出力するドライバ端出力パルスＶｏｕｔと、これを受けるＤＵＴのＩＣピン端のＤＵＴ端印加パルスＶｄｕｔを示す波形図である。ここで、ＤＵＴ端印加パルスＶｄｕｔの波形が目的とする印加波形である。
ＤＵＴへ供給される波形は、ドライバＤＲの出力端に接続される伝送線路ＣＢ１や他要素の負荷に伴って高域成分が減衰してくる。この為、図１に示すピーキング回路４のように、高域成分を持ち上げる回路をドライバ回路に内蔵している。このピーキング回路の結果、図２Ａ、図２Ｂに示すドライバ端出力パルスＶｏｕｔの波形が出力される。この波形がパフォーマンスボードＰＢと伝送線路ＣＢ１を伝送した後、ＤＵＴのＩＣピンに到達すると、図２に示すＤＵＴ端印加パルスＶｄｕｔのように、目的とする適切な波形が印加できる。
図１は従来のＡＥステーション型のドライバ回路の本願に係る原理構成図である。
ドライバ回路の構成要素は、前段部と終段部とを備える。前段部は差動スイッチでありトランジスタＱ３、Ｑ４と抵抗Ｒ１、Ｒ２と、定電流源２とを備える。尚、定電流源２に接続する負側の電源ＶＬは回路が動作可能な電源を適用する。終段部はＤＵＴ端で所定の波形が得られるように駆動するものでありトランジスタＱ１、Ｑ２と抵抗Ｒ３と、ピーキング回路４と、定電流源１とを備える。ピーキング回路４は抵抗Ｒ４と、コイルＬ４とを備える。
ここで、ＡＥステーション型のドライバ回路は、終段部が電流スイッチするように駆動されることによりハイレベルとローレベルの振幅が所定に規定される形態のドライバ回路である。この為、ＮＰＮ型のトランジスタと所定抵抗値の抵抗Ｒ３とによる出力段構成となってる。尚、抵抗Ｒ３の抵抗値は伝送線路のインピーダンスに対応して５０Ωが使用される。
前段部は、差動型アンプであって、波形整形器ＦＣからの整形信号ＤＲＰをドライバ入力パルスＰ１として受けて、これを所定の電圧レベルで所定振幅の差動信号に変換して対応するトランジスタＱ３、Ｑ４のベース入力端へ供給し、両トランジスタのコレクタからは所定の振幅に変換された差動のスイッチ信号Ｑ３ｓ、Ｑ４ｓを終段部のトランジスタの対応するベース入力端へ供給する。
終段部は、差動型アンプであって、上記差動のスイッチ信号Ｑ３ｓ、Ｑ４ｓを受けて一方のトランジスタＱ２のコレクタ端から所定振幅で所定駆動能力にバッファしたドライバ端出力パルスＶｏｕｔを出力する。このとき、ハイ側出力電圧Ｖｈｉは電源電圧ＶＨ１で規定され、ロー側出力電圧Ｖｌｏｗは｛ＶＨ１−ｉ１×Ｒ３｝で規定される。更に、ピーキング回路４によって図２Ａ、Ｂに示すように立ち上がりエッジと立下がりエッジの波形はピーキング補償された波形として出力される。
上述説明したように従来構成によれば、ピーキング補償されたドライバ波形を実現する為にコイル素子を使用する必要がある。このコイル素子はＬＳＩに集積化することが困難である。更に、図１の回路構成では立ち上がり側のピーキング補償と立下がり側のピーキング補償とを個別に補償できない。この為、ＤＵＴ端で波形の非対称が生じる場合には、所望の波形品質となるように非対称な補正を行うことができない。尚、ＤＵＴへ印加する印加波形を所望の波形状態で印加できれば、半導体試験装置によるデバイス試験の測定品質が一層向上可能である。
発明の開示
そこで、本発明が解決しようとする課題は、コイル素子を使用すること無く所定のドライバ波形を発生できるドライバ回路を備える半導体試験装置を提供することである。
また、ピーキング補償量を所望に調整可能なドライバ波形を発生できるドライバ回路を備える半導体試験装置を提供することである。
また、立ち上がり側のピーキング補償と立下がり側のピーキング補償を個別に補償可能なドライバ回路を備える半導体試験装置を提供することである。
第１の解決手段を示す。ここで第３図と第４図と第５図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのＩＣピンへ所定の伝送線路ＣＢ１を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスＰ１を受けてその立ち上がりエッジを検出して波形の立ち上がりをピーキング補正する差動の立ち上がり補正パルスＰ２を発生する手段（例えば駆動パルス生成手段１００）を具備し、
論理信号のドライバ入力パルスＰ１を受けてその立下がりエッジを検出して波形の立下がりをピーキング補正する差動の立下がり補正パルスＰ３を発生する手段（例えば駆動パルス生成手段１００）を具備し、
上記差動の立ち上がり補正パルスＰ２に基づいてドライバ回路から出力する立ち上がり波形部位を所定にピーキング補正し、上記差動の立下がり補正パルスＰ３に基づいてドライバ回路から出力する立下がり波形部位を所定にピーキング補正する手段（例えば立ち上がりパルス重畳部２１０と立下がりパルス重畳部２２０とドライバ回路の前段部とドライバ回路の終段部）を具備し、
以上を具備して、伝送線路ＣＢ１等に伴なう高域成分の減衰を補償してＤＵＴのＩＣ入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置である。
次に、第２の解決手段を示す。ここで第３図と第５図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのＩＣピンへ所定の伝送線路ＣＢ１を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスＰ１（整形信号ＤＲＰ）の立ち上がりエッジを受けて所定期間の差動の立ち上がり補正パルスＰ２を発生し、論理信号のドライバ入力パルスＰ１の立下がりエッジを受けて所定期間の差動の立下がり補正パルスＰ３を発生する駆動パルス生成手段２３０を具備し、
上記差動の立ち上がり補正パルスＰ２を受けてこれに対応する電流量の第１のシンク電流ｉＱ５を発生する立ち上がりパルス重畳部２１０を具備し、
上記立下がり補正パルスＰ３を受けてこれに対応する電流量の第２のシンク電流ｉＱ７を発生する立下がりパルス重畳部２２０を具備し、
上記第１のシンク電流ｉＱ５を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、上記第２のシンク電流ｉＱ７を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部を具備し、
以上を具備して、伝送線路ＣＢ１等に伴なう高域成分の減衰を補償してＤＵＴのＩＣ入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置がある。
次に、第３の解決手段を示す。ここで第７図と第８図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスのＩＣピンへ所定の伝送線路ＣＢ１を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
駆動パルス生成手段を複数ｎ（ｎは２以上の整数）備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスＰ１（整形信号ＤＲＰ）の立ち上がりエッジを受けて発生する立ち上がり補正パルスＰ２が各々異なる所定パルス期間とする差動の立ち上がり補正パルスＰ２を発生し、論理信号のドライバ入力パルスＰ１の立下がりエッジを受けて発生する立下がり補正パルスＰ３が各々異なる所定パルス期間とする差動の立下がり補正パルスＰ３を発生するものであり、
立ち上がりパルス重畳部を複数ｎ備え、各々の立ち上がりパルス重畳部２１０は複数ｎの上記差動の立ち上がり補正パルスＰ２を受けて所定のパルス期間で所定のシンク電流量の第１のシンク電流ｉＱ５を各々発生するものであり、
立下がりパルス重畳部を複数ｎ備え、各々の立下がりパルス重畳部２２０は複数ｎの上記立下がり補正パルスＰ３を受けて所定のパルス期間で所定のシンク電流量の第２のシンク電流ｉＱ７を各々発生するものであり、
複数ｎの上記第１のシンク電流ｉＱ５を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、複数ｎの上記第２のシンク電流ｉＱ７を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部を具備し、
以上を具備して、伝送線路ＣＢ１等に伴なう高域成分の減衰を補償してＤＵＴのＩＣ入力端子へ波形品質の良い信号を印加するドライバ回路を備える半導体試験装置がある。
次に、第４の解決手段を示す。ここで第４図は、本発明に係る解決手段を示している。
上述駆動パルス生成手段２３０の一態様は、論理信号のドライバ入力パルスＰ１（整形信号ＤＲＰ）を受けて第１に前記ドライバ入力パルスの立ち上がりエッジを検出し（例えば立ち上がりエッジ検出器２１）、所定期間の差動の立ち上がり補正パルスＰ２を発生するもの（例えば微小遅延手段ＤＬ１とＳＲフリップ・フロップ２３の構成）であり、
第２に前記ドライバ入力パルスの立下がりエッジを検出し（例えば立下がりエッジ検出器２２）、所定期間の差動の立下がり補正パルスＰ３を発生するもの（例えば微小遅延手段ＤＬ２とＳＲフリップ・フロップ２４）であり、
第３に前記ドライバ入力パルスに対応した差動のドライバパルス（ドライバ入力パルスＰ１）を発生するもの（例えば差動ゲート２５）である、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第５の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述立ち上がりパルス重畳部２１０の一態様は、第１の定電流源（例えば可変定電流源ＣＳ３）と第１の差動増幅構成の第１トランジスタＱ５と第２トランジスタＱ６とを備え、
上記第１の定電流源は当該両トランジスタのエミッタに接続されて当該両トランジスタの何れかに流れる定電流量を一定にするものであり、
上記第１トランジスタＱ５と第２トランジスタＱ６とは上記差動の立ち上がり補正パルスＰ２を当該両トランジスタのベース端で受け、前記に基づいて電流スイッチした一定電流量の第１のシンク電流ｉＱ５を発生するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第６の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述立下がりパルス重畳部２２０の一態様は、第２の定電流源（例えば可変定電流源ＣＳ４）と第２の差動増幅構成の第３トランジスタＱ７と第４トランジスタＱ８を備え、
上記第２の定電流源は当該両トランジスタのエミッタに接続されて当該両トランジスタＱ７、Ｑ８の何れかに流れる定電流量を一定にするものであり、
上記第３トランジスタＱ７と第４トランジスタＱ８とは上記立下がり補正パルスＰ３を当該両トランジスタＱ７、Ｑ８のベース端で受け、前記に基づいて電流スイッチした一定電流量の第２のシンク電流ｉＱ７を発生するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第７の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述ドライバ回路の前段部の一態様は、終段部から出力するハイレベルとローレベルの電圧レベルを規定する差動の駆動電圧信号を供給するものであって第１抵抗Ｒ１と第２抵抗Ｒ２と第３の定電流源２と第３の差動増幅構成の第５トランジスタＱ３と第６トランジスタＱ４とを備え、
上記第１抵抗Ｒ１は第５トランジスタＱ３のコレクタに接続される負荷抵抗であり且つ上記立ち上がりパルス重畳部２１０の第１のシンク電流ｉＱ５を発生する上記第１トランジスタＱ５のコレクタ端に接続し、
上記第２抵抗Ｒ２は第６トランジスタＱ４のコレクタに接続される負荷抵抗であり且つ上記立下がりパルス重畳部２２０の第２のシンク電流ｉＱ７を発生する第３トランジスタＱ７のコレクタ端に接続し、
上記第３の定電流源２は第３の差動のトランジスタの両エミッタに接続して所定の定電流量を流し、
上記差動のドライバ入力パルスＰ１を前記第３の差動増幅構成の両トランジスタが受けて、前記ドライバ入力パルスＰ１に基づいて電流スイッチし、且つ上記第１のシンク電流ｉＱ５と上記第２のシンク電流ｉＱ７とにより重畳付与された差動の駆動電圧信号を両方のトランジスタのコレクタから出力して終段部へ供給するものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第８の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述ドライバ回路の終段部の一態様は、第４の差動増幅構成の第７トランジスタＱ１と第８トランジスタＱ２と第１分流抵抗Ｒ１１と第２分流抵抗Ｒ１２と第１負荷抵抗Ｒ３と第４の定電流源１とを備え、
上記第７トランジスタＱ１と第８トランジスタＱ２とは上記ドライバ回路の前段部から出力される差動の駆動電圧信号をベース入力端で受けて所定に増幅して一方の第８トランジスタＱ２のコレクタ端からＤＵＴへ供給する所定波形の印加信号を発生するものであり、
上記第１分流抵抗Ｒ１１と第２分流抵抗Ｒ１２とは当該両トランジスタのエミッタに個別に接続されるエミッタ抵抗であって、両分流抵抗の他端は上記第４の定電流源１に接続されるものであり、
上記第１負荷抵抗Ｒ３は正電源ＶＨ１と上記第８トランジスタＱ２のコレクタ端に接続されて負荷抵抗となると共に所定波形の印加信号としてＤＵＴへ供給するものであり、
上記第４の定電流源１は負電源ＶＬと上記第１分流抵抗Ｒ１１及び第２分流抵抗Ｒ１２との間に挿入されて一定の電流源となるものである、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
次に、第９の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述第１の定電流源若しくは第２の定電流源の一態様としては、所望のピーキング補償となる一定した定電流量を供給する固定の定電流源、若しくは所望のピーキング補償ができるように定電流量が外部から可変可能な可変定電流源ＣＳ３、ＣＳ４である、ことを特徴としたドライバ回路を備える上述半導体試験装置がある。
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
本発明について、図３と図４と図５と図６とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
図３は本発明のＡＥステーション型のドライバ回路の本願に係る原理構成図である。
ドライバ回路の構成要素は、オーバーシュートコントロール部２００と、前段部と、終段部とを備える。前段部は従来と同一である。終段部は従来要素の中でピーキング回路４を削除し、分流抵抗Ｒ１１、Ｒ１２を追加し、電源電圧ＶＨ１の電圧と定電流源１の電流量ｉ１とを所定の条件で使用する構成である。
分流抵抗Ｒ１１、Ｒ１２は、トランジスタＱ１、Ｑ２がベース端へ入力されるベース電圧に比例したコレクタ電流ｉＱ１、ｉＱ２となるようにする為の抵抗であって、例えば５Ω程度の小さな抵抗値を適用する。また、電源電圧ＶＨ１の電圧と定電流源１の電流量ｉ１とは両トランジスタは常に能動状態で動作できる条件とする。この結果、両トランジスタは常に能動状態で動作できる。例えば、図１に示す従来の電流量ｉ１が１００ｍＡと仮定し、２倍以上の振幅まで発生可能とした条件のとき、本発明では２００ｍＡ以上の電流量にする。
尚、トランジスタＱ１、Ｑ２自身が有するエミッタ抵抗が適用可能な条件となるように前段部を設計すれば、これら抵抗は削除可能である。
ここで、上記分流抵抗Ｒ１１、Ｒ１２によるトランジスタＱ２のコレクタ電流ｉＱ２について、図６の終段部のベース間電位差に対するコレクタ電流特性を示す特性図を参照して説明する。ここで、前段部から供給される差動のスイッチ信号Ｑ３ｓ、Ｑ４ｓの両者の電位差（Ｑ３ｓ−Ｑ４ｓ）は、通常時が±０．５ｖと仮定し、ピーキング動作時が±１ｖと仮定する。また、定電流源１の電流量ｉ１は、最大のコレクタ電流ｉＱ２よりも多い電流条件にして、トランジスタＱ１、Ｑ２が常に能動状態の領域に存在するようにしておく。
一方の非ピーキングである通常のベース駆動振幅によるコレクタ電圧Ｑ２ｓは、図６Ｃ点の電流量に基づくハイレベルの出力電圧となり、図６Ｄ点の電流量に基づくローレベルの出力電圧となる。
他方のピーキング時のベース駆動振幅によるコレクタ電圧Ｑ２ｓは、図６Ｅ点の電流量に基づき振幅２倍のハイレベルの出力電圧となり、図６Ｆ点の電流量に基づき振幅２倍のローレベルの出力電圧となる。このように２倍の出力電圧が発生できるからして、等価的にピーキング作用を付与した波形が出力できることとなる。
図３に戻り、オーバーシュートコントロール部２００は、駆動パルス生成手段２３０と、立ち上がりパルス重畳部２１０と、立下がりパルス重畳部２２０とを備える。
駆動パルス生成手段２３０は、波形整形器ＦＣからの整形信号ＤＲＰを受けて、図５のタイミングチャートに示すように、第１に整形信号ＤＲＰと同じドライバ入力パルスＰ１（Ｐ１Ｐ、Ｐ１Ｎ）を差動で出力し、第２に整形信号ＤＲＰの立ち上がりの遷移に基づいて所定の立ち上がり補正パルスＰ２（Ｐ２Ｐ、Ｐ２Ｎ）を生成して差動で出力し、第３に整形信号ＤＲＰの立下がりの遷移に基づいて所定の立下がり補正パルスＰ３（Ｐ３Ｐ、Ｐ３Ｎ）を生成して差動で出力する。
図４は駆動パルス生成手段２３０の内部構成を示す原理回路図である。この構成要素は立ち上がりエッジ検出器２１と、立下がりエッジ検出器２２と、微小遅延手段ＤＬ１、ＤＬ２と、ＳＲフリップ・フロップ２３、２４と、差動ゲート２５とを備える。
立ち上がりエッジ検出器２１は、整形信号ＤＲＰをドライバ入力パルスＰ１として受けて、この立ち上がり側のエッジを検出し、例えば５０ピコ秒の細いパルス２１ｓをＳＲフリップ・フロップ２３のセット入力端Ｓと微小遅延手段ＤＬ１とへ供給する。微小遅延手段ＤＬ１は外部から遅延量が可変な微小な遅延回路であり、前記細いパルス２１ｓを受けて、遅延量として例えば３００ピコ秒を遅延付与した遅延パルスをＳＲフリップ・フロップ２３のリセット入力端Ｒへ供給する。この結果、ＳＲフリップ・フロップ２３の出力端Ｑ、ｑからは、約３００ピコ秒のパルス期間の差動の立ち上がり補正パルスＰ２（Ｐ２Ｐ、Ｐ２Ｎ）が生成できる。
同様にして、立下がりエッジ検出器２２は、ドライバ入力パルスＰ１の立下がり側のエッジを検出した細いパルス２２ｓに基づいて約３００ピコ秒のパルス期間の差動の立下がり補正パルスＰ３（Ｐ３Ｐ、Ｐ３Ｎ）が生成できる。
尚、ドライバ入力パルスＰ１がシングル信号の場合には、差動ゲート２５により差動のドライバ入力パルスＰ１（Ｐ１Ｐ、Ｐ１Ｎ）に変換して出力する。これら差動の出力信号を図３に示す対応する各入力端へ供給する。尚、上記３つの各出力信号の位相はピーキング補償が適正に行える位相関係で出力されるようにすることが望ましい。
図３に戻り、一方の立ち上がりパルス重畳部２１０は、ドライバ端出力パルスＶｏｕｔにおいて立ち上がり側のパルス部位に重畳してピーキング補償を与えるものであり、トランジスタＱ５、Ｑ６と、可変定電流源ＣＳ３とを備える。トランジスタＱ５のコレクタは前段部のトランジスタＱ３のコレクタと並列接続している。この結果、上記立ち上がり補正パルスＰ２（図５Ａ、Ｂ参照）を受けたときに、トランジスタＱ５のシンク電流ｉＱ５が生じ、これにより、前段部のトランジスタＱ３のコレクタ電圧であるスイッチ信号Ｑ３ｓは、（Ｒ１×ｉＱ５）の電圧ドロップが重畳加算（図５Ｄ、Ｅ参照）される。前記で重畳されたスイッチ信号Ｑ３ｓは終段部のトランジスタＱ２のベース端へ供給される結果、トランジスタＱ２のコレクタ電圧Ｑ２ｓは上記立ち上がり補正パルスＰ２の期間では所定の電圧上昇した高い電圧（図５Ｇ、Ｈ参照）が出力できることとなる。この結果、立ち上がり側のピーキング補償が実現できる。
また、可変定電流源ＣＳ３を外部から制御することで、シンク電流ｉＱ５の電流量を任意に制御可能であるからして、重畳加算する電圧ドロップ量を調整可能となる結果、立ち上がり側のピーキング補償量を独立して所望条件に調整可能となる利点も得られる。
他方の立下がりパルス重畳部２２０は、ドライバ端出力パルスＶｏｕｔにおいて立下がり側のパルス部位に重畳してピーキング補償を与えるものであり、トランジスタＱ７、Ｑ８と、可変定電流源ＣＳ４とを備える。トランジスタＱ７のコレクタは前段部のトランジスタＱ４のコレクタと並列接続している。この結果、上記立下がり補正パルスＰ３（図５Ｃ参照）を受けたときに、トランジスタＱ７のシンク電流ｉＱ７が生じ、これにより、前段部のトランジスタＱ４のコレクタ電圧であるスイッチ信号Ｑ４ｓは、（Ｒ２×ｉＱ７）の電圧ドロップが重畳加算（図５Ｆ参照）される。このスイッチ信号Ｑ４ｓが終段部のトランジスタＱ１のベース端へ供給される結果、トランジスタＱ２のコレクタ電圧Ｑ２ｓは上記立下がり補正パルスＰ２の期間では所定の電圧降下した低い電圧（図５Ｊ参照）が出力できることとなる。この結果、立下がり側のピーキング補償が実現できる。
また、可変定電流源ＣＳ４を外部から制御することで、シンク電流ｉＱ７の電流量を任意に制御可能であるからして、重畳加算する電圧ドロップ量を調整可能となる結果、立下がり側のピーキング補償量を独立して所望条件に調整可能となる利点も得られる。
上述した発明構成例によれば、半導体ＩＣによる回路構成で実現した立ち上がり側のピーキング補償量を独立して調整できる立ち上がりパルス重畳部２１０と、立下がり側のピーキング補償量を独立して調整できる立下がりパルス重畳部２２０とを具備する構成としたことにより、コイル部品を適用すること無くピーキング補償することが可能となるのでＬＳＩ化して実装することが可能となる大きな利点が得られる。更に、立ち上がり側のピーキング補償と、立下がり側のピーキング補償とを独立して調整できる利点が得られる。これらの結果、ＤＵＴのＩＣピンへ供給されるＤＵＴ端印加パルスＶｄｕｔは、より一層目的波形とすることが可能となる利点が得られる。更に、印加波形の品質が向上する結果、ＤＵＴへ印加する波形のタイミング精度も向上される結果、デバイス試験の測定品質が一段と向上できる大きな利点が得られる。
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述実施例では、オーバーシュートコントロール部２００を１系統備える場合とした具体例であったが、図７に示すように、複数３系統のオーバーシュートコントロール部２００ａ、２００ｂ、２００ｃを備える。複数３系統の個々のシンク電流は所望の重み付けをしておく。且つ、個々の駆動パルス生成手段２３０ａ、２３０ｂ、２３０ｃに備える微小遅延手段ＤＬ１、ＤＬ２は遅延量を所望に変えておく。
これによれば、図８のタイミングチャートに示すように、立ち上がり補正パルスＰ２ａ、Ｐ２ｂ、Ｐ２ｃのパルス（図８Ａ、Ｂ、Ｃ参照）を生成し、同様に、立下がり補正パルスＰ３ａ、Ｐ３ｂ、Ｐ３ｃのパルスを生成する。この結果、３つのシンク電流が重み付けされて重畳されたドライバ端出力パルスＶｏｕｔの波形（図８Ｄ、Ｅ、Ｆ参照）が発生可能となる。この場合には、所望の波形にピーキング補償することが可能となるからして、ＤＵＴ端印加パルスＶｄｕｔは、より一層理想に近い波形で印加可能となる大きな利点が得られる。
また、上述実施例では、図４に示す微小遅延手段ＤＬ１、ＤＬ２は固定の遅延量としたが、所望により、外部から制御可能な可変遅延手段としても良い。この場合には補償パルスの期間を外部から所望条件に調整できる利点が得られる。
産業上の利用可能性
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、半導体回路によるピーキング補償回路構成としたことにより、コイル部品を適用すること無くピーキング補償することが可能となる利点が得られる。従って、数百チャンネルもの多数のドライバ回路をＬＳＩ化して実装可能となる利点が得られる。
更に、立ち上がり側のピーキング補償と、立下がり側のピーキング補償とを独立して調整できる手段を具備する構成としたことにより、ＤＵＴのＩＣピン端における立ち上がり側の波形と、立下がり側の波形を任意独立に調整できる結果、波形品質の良い印加波形をＤＵＴのＩＣピンへ供給可能となる利点が得られる。更に、ＤＵＴへの印加波形の波形品質の向上に伴って、デバイス試験の試験品質が一段と向上できる大きな利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
図１は、従来の、ＡＥステーション型のドライバ回路の本願に係る原理構成図である。
図２は、ドライバＤＲの出力端から出力するドライバ端出力パルスと、これを受けるＤＵＴのＩＣピン端のＤＵＴ端印加パルスを示す波形図である。
図３は、本発明の、ＡＥステーション型のドライバ回路の本願に係る原理構成図である。
図４は、駆動パルス生成手段の内部構成例を示す原理回路図である。
図５は、図３のピーキング補償を説明するタイミングチャートである。
図６は、図３の終段部のベース間電位差に対するコレクタ電流特性を示す特性図である。
図７は、本発明の、複数３系統のオーバーシュートコントロール部を備える場合のドライバ回路の例である。
図８は、図７のピーキング補償を説明するタイミングチャートである。
図９は、半導体試験装置の概念構成図である。
Claims (10)
- 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスの立ち上がりエッジを受けて差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて差動の立下がり補正パルスを発生する駆動パルス生成手段と、
該差動の立ち上がり補正パルスを受けてこれに対応する電流量の第１のシンク電流を発生する立ち上がりパルス重畳部と、
該立下がり補正パルスを受けてこれに対応する電流量の第２のシンク電流を発生する立下がりパルス重畳部と、
該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該立ち上がりパルス重畳部は、第１の定電流源と第１の差動増幅構成の第１トランジスタと第２トランジスタとを備え、
該第１の定電流源は該第１トランジスタ及び第２トランジスタのエミッタに接続されて該第１トランジスタ及び第２トランジスタの何れかに流れる定電流量を一定にするものであり、
該第１トランジスタと第２トランジスタとは該差動の立ち上がり補正パルスを該第１トランジスタ及び第２トランジスタのベース端で受け、前記に基づいて電流スイッチした一定電流量の第１のシンク電流を発生する、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスの立ち上がりエッジを受けて差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて差動の立下がり補正パルスを発生する駆動パルス生成手段と、
該差動の立ち上がり補正パルスを受けてこれに対応する電流量の第１のシンク電流を発生する立ち上がりパルス重畳部と、
該立下がり補正パルスを受けてこれに対応する電流量の第２のシンク電流を発生する立下がりパルス重畳部と、
該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該立下がりパルス重畳部は、第２の定電流源と第２の差動増幅構成の第３トランジスタと第４トランジスタを備え、
該第２の定電流源は該第３トランジスタ及び第４トランジスタのエミッタに接続されて該第３トランジスタ及び第４トランジスタの何れかに流れる定電流量を一定にするものであり、
該第３トランジスタと第４トランジスタとは該立下がり補正パルスを該第３トランジスタ及び第４トランジスタのベース端で受け、前記に基づいて電流スイッチした一定電流量の第２のシンク電流を発生する、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスの立ち上がりエッジを受けて差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて差動の立下がり補 正パルスを発生する駆動パルス生成手段と、
該差動の立ち上がり補正パルスを受けてこれに対応する電流量の第１のシンク電流を発生する立ち上がりパルス重畳部と、
該立下がり補正パルスを受けてこれに対応する電流量の第２のシンク電流を発生する立下がりパルス重畳部と、
該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該ドライバ回路の前段部は、終段部から出力するハイレベルとローレベルの電圧レベルを規定する差動の駆動電圧信号を供給するものであって第１抵抗と第２抵抗と第３の定電流源と第３の差動増幅構成の第５トランジスタと第６トランジスタとを備え、
該第１抵抗は第５トランジスタのコレクタに接続される負荷抵抗であり且つ該立ち上がりパルス重畳部の第１のシンク電流を発生する第１トランジスタのコレクタ端に接続し、
該第２抵抗は第６トランジスタのコレクタに接続される負荷抵抗であり且つ該立下がりパルス重畳部の第２のシンク電流を発生する第３トランジスタのコレクタ端に接続し、
該第３の定電流源は第３の差動のトランジスタの両エミッタに接続して所定の定電流量を流し、
該差動のドライバパルスを該第３の差動増幅構成の該第５トランジスタ及び第６トランジスタが受けて、前記ドライバパルスに基づいて電流スイッチし、且つ該第１のシンク電流と該第２のシンク電流とにより重畳付与された差動の駆動電圧信号を両方のトランジスタのコレクタから出力して終段部へ供給する、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
論理信号のドライバ入力パルスの立ち上がりエッジを受けて差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて差動の立下がり補正パルスを発生する駆動パルス生成手段と、
該差動の立ち上がり補正パルスを受けてこれに対応する電流量の第１のシンク電流を発生する立ち上がりパルス重畳部と、
該立下がり補正パルスを受けてこれに対応する電流量の第２のシンク電流を発生する立下がりパルス重畳部と、
該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該ドライバ回路の終段部は、第４の差動増幅構成の第７トランジスタと第８トランジスタと第１分流抵抗と第２分流抵抗と第１負荷抵抗と第４の定電流源とを備え、
該第７トランジスタと第８トランジスタとは該ドライバ回路の前段部から出力される差動の駆動電圧信号をベース入力端で受けて所定に増幅して一方の第８トランジスタのコレクタ端からＤＵＴへ供給する所定波形の印加信号を発生するものであり、
該第１分流抵抗と第２分流抵抗とは該第７トランジスタ及び第８トランジスタのエミッタに個別に接続されるエミッタ抵抗であって、両分流抵抗の他端は該第４の定電流源に接続されるものであり、
該第１負荷抵抗は正電源と該第８トランジスタのコレクタ端に接続されて負荷抵抗となると共に所定波形の印加信号としてＤＵＴへ供給するものであり、
該第４の定電流源は負電源と該第１分流抵抗及び第２分流抵抗との間に挿入されて一定の電流源となる、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を 供給するドライバ回路を備える半導体試験装置であって、
駆動パルス生成手段を複数ｎ備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスの立ち上がりエッジを受けて発生する立ち上がり補正パルスが各々異なる所定パルス期間とする差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて発生する立下がり補正パルスが各々異なる所定パルス期間とする差動の立下がり補正パルスを発生するものであり、
立ち上がりパルス重畳部を複数ｎ備え、各々の立ち上がりパルス重畳部は複数ｎの該差動の立ち上がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第１のシンク電流を各々発生するものであり、
立下がりパルス重畳部を複数ｎ備え、各々の立下がりパルス重畳部は複数ｎの該立下がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第２のシンク電流を各々発生するものであり、
複数ｎの該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、複数ｎの該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該立ち上がりパルス重畳部は、第１の定電流源と第１の差動増幅構成の第１トランジスタと第２トランジスタとを備え、
該第１の定電流源は該第１トランジスタ及び第２トランジスタのエミッタに接続されて当該該第１トランジスタ及び第２トランジスタの何れかに流れる定電流量を一定にするものであり、
該第１トランジスタと第２トランジスタとは該差動の立ち上がり補正パルスを当該該第１トランジスタ及び第２トランジスタのベース端で受け、前記に基づいて電流スイッチした一定電流量の第１のシンク電流を発生する、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
駆動パルス生成手段を複数ｎ備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスの立ち上がりエッジを受けて発生する立ち上がり補正パルスが各々異なる所定パルス期間とする差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて発生する立下がり補正パルスが各々異なる所定パルス期間とする差動の立下がり補正パルスを発生するものであり、
立ち上がりパルス重畳部を複数ｎ備え、各々の立ち上がりパルス重畳部は複数ｎの該差動の立ち上がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第１のシンク電流を各々発生するものであり、
立下がりパルス重畳部を複数ｎ備え、各々の立下がりパルス重畳部は複数ｎの該立下がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第２のシンク電流を各々発生するものであり、
複数ｎの該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、複数ｎの該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該立下がりパルス重畳部は、第２の定電流源と第２の差動増幅構成の第３トランジスタと第４トランジスタを備え、
該第２の定電流源は該第３トランジスタ及び第４トランジスタのエミッタに接続されて該第３トランジスタ及び第４トランジスタの何れかに流れる定電流量を一定にするものであり、
該第３トランジスタと第４トランジスタとは該立下がり補正パルスを該第３トランジス タ及び第４トランジスタのベース端で受け、前記に基づいて電流スイッチした一定電流量の第２のシンク電流を発生する、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
駆動パルス生成手段を複数ｎ備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスの立ち上がりエッジを受けて発生する立ち上がり補正パルスが各々異なる所定パルス期間とする差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて発生する立下がり補正パルスが各々異なる所定パルス期間とする差動の立下がり補正パルスを発生するものであり、
立ち上がりパルス重畳部を複数ｎ備え、各々の立ち上がりパルス重畳部は複数ｎの該差動の立ち上がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第１のシンク電流を各々発生するものであり、
立下がりパルス重畳部を複数ｎ備え、各々の立下がりパルス重畳部は複数ｎの該立下がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第２のシンク電流を各々発生するものであり、
複数ｎの該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、複数ｎの該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下がり側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該ドライバ回路の前段部は、終段部から出力するハイレベルとローレベルの電圧レベルを規定する差動の駆動電圧信号を供給するものであって第１抵抗と第２抵抗と第３の定電流源と第３の差動増幅構成の第５トランジスタと第６トランジスタとを備え、
該第１抵抗は第５トランジスタのコレクタに接続される負荷抵抗であり且つ該立ち上がりパルス重畳部の第１のシンク電流を発生する第１トランジスタのコレクタ端に接続し、
該第２抵抗は第６トランジスタのコレクタに接続される負荷抵抗であり且つ該立下がりパルス重畳部の第２のシンク電流を発生する第３トランジスタのコレクタ端に接続し、
該第３の定電流源は第３の差動のトランジスタの両エミッタに接続して所定の定電流量を流し、
該差動のドライバパルスを該第３の差動増幅構成の該第５トランジスタ及び第６トランジスタが受けて、前記ドライバパルスに基づいて電流スイッチし、且つ該第１のシンク電流と該第２のシンク電流とにより重畳付与された差動の駆動電圧信号を両方のトランジスタのコレクタから出力して終段部へ供給する、半導体試験装置。 - 被試験デバイス（ＤＵＴ）のＩＣピンへ所定の伝送線路を介して所定波形の印加信号を供給するドライバ回路を備える半導体試験装置であって、
駆動パルス生成手段を複数ｎ備え、各々の駆動パルス生成手段は論理信号のドライバ入力パルスの立ち上がりエッジを受けて発生する立ち上がり補正パルスが各々異なる所定パルス期間とする差動の立ち上がり補正パルスを発生し、論理信号のドライバ入力パルスの立下がりエッジを受けて発生する立下がり補正パルスが各々異なる所定パルス期間とする差動の立下がり補正パルスを発生するものであり、
立ち上がりパルス重畳部を複数ｎ備え、各々の立ち上がりパルス重畳部は複数ｎの該差動の立ち上がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第１のシンク電流を各々発生するものであり、
立下がりパルス重畳部を複数ｎ備え、各々の立下がりパルス重畳部は複数ｎの該立下がり補正パルスを受けて所定のパルス期間で所定のシンク電流量の第２のシンク電流を各々発生するものであり、
複数ｎの該第１のシンク電流を受けてＤＵＴへ供給する試験波形の立ち上がり側をピーキング補正し、複数ｎの該第２のシンク電流を受けてＤＵＴへ供給する試験波形の立下が り側をピーキング補正した試験波形を出力するドライバ回路の前段部及びドライバ回路の終段部と、
以上を具備するドライバ回路を備え、
該ドライバ回路の終段部は、第４の差動増幅構成の第７トランジスタと第８トランジスタと第１分流抵抗と第２分流抵抗と第１負荷抵抗と第４の定電流源とを備え、
該第７トランジスタと第８トランジスタとは該ドライバ回路の前段部から出力される差動の駆動電圧信号をベース入力端で受けて所定に増幅して一方の第８トランジスタのコレクタ端からＤＵＴへ供給する所定波形の印加信号を発生するものであり、
該第１分流抵抗と第２分流抵抗とは当該該第７トランジスタ及び第８トランジスタのエミッタに個別に接続されるエミッタ抵抗であって、両分流抵抗の他端は該第４の定電流源に接続されるものであり、
該第１負荷抵抗は正電源と該第８トランジスタのコレクタ端に接続されて負荷抵抗となると共に所定波形の印加信号としてＤＵＴへ供給するものであり、
該第４の定電流源は負電源と該第１分流抵抗及び第２分流抵抗との間に挿入されて一定の電流源となる、半導体試験装置。 - 該駆動パルス生成手段は、論理信号のドライバ入力パルスを受けて第１に前記ドライバ入力パルスの立ち上がりエッジを検出し、所定期間の差動の立ち上がり補正パルスを発生するものであり、
第２に前記ドライバ入力パルスの立下がりエッジを検出し、所定期間の差動の立下がり補正パルスを発生するものであり、
第３に前記ドライバ入力パルスに対応した差動のドライバパルスを発生する、ことを特徴としたドライバ回路を備える請求項１から請求項８のいずれか一項に記載の半導体試験装置。 - 該第１の定電流源、若しくは第２の定電流源は、一定した定電流量を供給する固定の定電流源、若しくは定電流量が外部から可変可能な可変定電流源である、ことを特徴としたドライバ回路を備える請求項１、２、５、６のいずれか一項に記載の半導体試験装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354217 | 2001-11-20 | ||
| JP2001354217 | 2001-11-20 | ||
| PCT/JP2002/012123 WO2003044550A1 (fr) | 2001-11-20 | 2002-11-20 | Testeur de semi-conducteur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003044550A1 JPWO2003044550A1 (ja) | 2005-03-24 |
| JP4106025B2 true JP4106025B2 (ja) | 2008-06-25 |
Family
ID=19166108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003546125A Expired - Fee Related JP4106025B2 (ja) | 2001-11-20 | 2002-11-20 | 半導体試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7012444B2 (ja) |
| JP (1) | JP4106025B2 (ja) |
| WO (1) | WO2003044550A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1669768B1 (en) | 2003-09-09 | 2009-12-30 | Advantest Corporation | Calibration comparator circuit |
| KR101226404B1 (ko) * | 2008-06-09 | 2013-01-24 | 가부시키가이샤 어드밴티스트 | 반도체 집적 회로 및 시험 장치 |
| JP2010038581A (ja) * | 2008-07-31 | 2010-02-18 | Toshiba Corp | 半導体試験装置 |
| US8013626B2 (en) * | 2009-03-31 | 2011-09-06 | Advantest Corporation | Test apparatus and driver circuit |
| JP5368190B2 (ja) * | 2009-07-01 | 2013-12-18 | 株式会社日立製作所 | パルス幅調整型波形等化回路 |
| KR101239487B1 (ko) * | 2010-03-31 | 2013-03-07 | 가부시키가이샤 어드밴티스트 | 가변 이퀄라이저 회로 및 이를 이용한 시험 장치 |
| US8539389B2 (en) | 2010-09-27 | 2013-09-17 | Teseda Corporation | Correlation of device manufacturing defect data with device electrical test data |
| JP5351215B2 (ja) * | 2011-06-20 | 2013-11-27 | 日本電信電話株式会社 | 信号出力回路 |
| US8907697B2 (en) * | 2011-08-31 | 2014-12-09 | Teseda Corporation | Electrical characterization for a semiconductor device pin |
| US9939488B2 (en) | 2011-08-31 | 2018-04-10 | Teseda Corporation | Field triage of EOS failures in semiconductor devices |
| TWI562541B (en) * | 2015-12-09 | 2016-12-11 | Chroma Ate Inc | Wave form generating apparatus capable of calibration and calibrating method thereof |
| US10060968B2 (en) * | 2016-08-26 | 2018-08-28 | Teradyne, Inc. | Combining current sourced by channels of automatic test equipment |
| US10942220B2 (en) * | 2019-04-25 | 2021-03-09 | Teradyne, Inc. | Voltage driver with supply current stabilization |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2591339B2 (ja) * | 1990-11-22 | 1997-03-19 | 株式会社日立製作所 | 伝送波形補正回路 |
| US5842155A (en) * | 1993-05-03 | 1998-11-24 | Fairchild Semiconductor Corp. | Method and apparatus for adjusting pin driver charging and discharging current |
| JP3509258B2 (ja) * | 1995-03-03 | 2004-03-22 | 株式会社日立製作所 | 伝送線路損失の補償手段を有するドライバ回路 |
| US6642707B1 (en) * | 2000-09-13 | 2003-11-04 | Teradyne, Inc. | High-speed peaking circuit for characteristic impedance control |
-
2002
- 2002-11-20 WO PCT/JP2002/012123 patent/WO2003044550A1/ja active Application Filing
- 2002-11-20 JP JP2003546125A patent/JP4106025B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-19 US US10/848,823 patent/US7012444B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2003044550A1 (ja) | 2005-03-24 |
| WO2003044550A1 (fr) | 2003-05-30 |
| US7012444B2 (en) | 2006-03-14 |
| US20050225349A1 (en) | 2005-10-13 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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