WO2002059980A1 - Procede de fabrication d'un dispositif semi-conducteur - Google Patents

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WO2002059980A1
WO2002059980A1 PCT/JP2002/000512 JP0200512W WO02059980A1 WO 2002059980 A1 WO2002059980 A1 WO 2002059980A1 JP 0200512 W JP0200512 W JP 0200512W WO 02059980 A1 WO02059980 A1 WO 02059980A1
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forming
insulating film
gate insulating
region
buried channel
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PCT/JP2002/000512
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Kenji Fukuda
Kazuo Arai
Junji Senzaki
Shinsuke Harada
Ryoji Kosugi
Kazuhiro Adachi
Seiji Suzuki
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National Institute Of Advanced Industrial Science And Technology
Japan Science And Technology Corporation
Sanyo Electric Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a metal-insulating-film-semiconductor (MIS) field effect transistor formed on a silicon carbide substrate, defining a crystal plane orientation of the substrate, and optimizing an impurity diffusion layer.
  • the present invention relates to a method for forming a gate insulating film and a method for manufacturing a semiconductor device by devising a subsequent heat treatment.
  • U.S. Pat.No. 5,864,157 describes a structure in which a P-type electrode is used for the lower gate of a double-gate flash memory and an N-type impurity is used for the buried channel region. Have been. However, this description is for a flash memory having a double gate, and has a different structure from the present invention. No description is given of the relationship between the concentration of the P-type polysilicon electrode, the impurity concentration of the buried channel region, and the depth of the source or drain region and the depth of the channel region.
  • Japanese Unexamined Patent Publication No. Hei 8-186179 describes an N-channel transistor having an LDD structure in which a P-type electrode is used for a gate electrode and an N-type impurity is used for a buried channel region. ing.
  • a P-type polysilicon No description is given of the relationship between the impurity concentration of the source electrode, the depth of the source region or the drain region, and the depth of the channel region.
  • Japanese Patent Application Laid-Open No. 7-131016 discloses that the channel forming surface of a transistor is parallel to the (1,1,1,2,0) plane of a hexagonal silicon carbide single crystal substrate. MIS field-effect transistor structure is described. However, Japanese Patent Application Laid-Open No. 7-131016 does not disclose a MIS field-effect transistor of a buried channel region type using a P-type electrode as a gate electrode.
  • U.S. Pat. No. 5,972,801 discloses a method of oxidizing a silicon carbide substrate by forming a gate oxide film and then immersing the substrate in an atmosphere containing water vapor at 600 ° C. to ⁇ 0000 ° C. Although a method including a process of exposing the gate oxide film is described, the process is performed under such a condition that the silicon carbide substrate is not further oxidized by this step and the gate oxide film thickness does not increase. On the other hand, the present invention is different in that the silicon carbide substrate is slightly oxidized and the gate oxide film thickness increases.
  • Japanese Patent Application Laid-Open No. 5-129596 does not disclose any disclosure relating to the configuration of the buried channel type MIS field effect transistor. Since it is known that the performance of this type of transistor greatly depends on the shape of the diffused impurity, the relationship between the heat treatment in the oxidation step and the impurity introduction process is important.
  • the present invention introduces impurities Since a silicon carbide substrate having a diffusion coefficient smaller than that of the silicon substrate is used, a heat treatment for oxidation can be performed after forming a diffusion layer for a buried channel or a source / drain diffusion layer. As described above, the present invention is different from the invention of the above-mentioned Japanese Patent Application Laid-Open No. 5-129596 in that it discloses a process allowed for using a silicon carbide substrate. Disclosure of the invention
  • the interface state density of an oxide film-silicon carbide interface using a silicon carbide substrate is about one order of magnitude higher than that of a silicon MIS transistor, so that an MIS field-effect transistor using a silicon carbide substrate has There was a problem that the channel mobility was about one order of magnitude lower than that of NI IS field-effect transistors using silicon substrates.
  • the buried channel region type MIS field-effect transistor is superior in that electrons are less likely to be affected by the interface between the oxide film and silicon carbide when flowing from the source to the drain. It has been known.
  • the structure in which the silicon MIS transistor on the silicon carbide substrate is made to be a buried channel region type is not optimized, and the normally-on (gate current is zero between the source and the drain even if the gate voltage is zero) (Flowing phenomenon). If optimization is not performed, hot carrier resistance is poor and sufficient punch-through resistance cannot be obtained.
  • the present invention has been proposed in view of the above.
  • a semiconductor device using a silicon carbide substrate there is provided a structure of a buried channel region type M 1 S transistor, a method of forming a gate insulating film, and a surface of a silicon carbide substrate.
  • a method for manufacturing a semiconductor device that is a buried channel region type transistor that does not become normally-on and has high hot carrier resistance, high punch-through resistance, or high channel mobility is realized. Offer It is intended to be.
  • a first point of the present invention relates to a method of manufacturing a semiconductor device, wherein a semiconductor substrate having a region made of P-type silicon carbide is formed, A structure in which a gate insulating film is formed; a structure in which a gate electrode exhibiting P-type characteristics is formed on the gate insulating film; and a buried channel region formed in a semiconductor layer below the gate insulating film. And a source and a drain region that constitute a transistor adjacent to the gate insulating film and the gate electrode described above. Forming a buried channel region and a source / drain region; and forming the buried channel region and the source / drain region in the semiconductor device. Forming the gate insulating film; and exposing the gate insulating film to an atmosphere containing water vapor at 500 ° C. or higher after the step of forming the gate insulating film. And is characterized by containing.
  • the second point of the present invention is to optimize the depth at which the buried channel region is formed, improve the process of forming the gate oxide film, and obtain a high mobility.
  • the buried channel Forming a gate insulating film after forming the buried channel region and the source / drain region; and forming the gate insulating film after the forming the buried channel region and the source / drain region. Forming the After the gate Bok insulating film, not comprising a step of exposing the water vapor in the 5 0 0 ° C or more atmosphere I contains the You.
  • the third gist of the present invention first or second main points pressurized forte, gate electrode, boron is diffused, the range that the impurity concentration is iX10 16 cm one 3 ⁇ 1 X 10 21 cm- 3
  • Forming a gate insulating film Forming a gate insulating film; and exposing the gate insulating film to an atmosphere containing water vapor at 500 ° C. or higher after the step of forming the gate insulating film. It is characterized by:
  • a fourth point of the present invention relates to the buried channel region.
  • the buried channel region is diffused with nitrogen, phosphorus or arsenic, and has a maximum impurity concentration. in degrees is 5X10 '5 cm_ 3 ⁇ 1>
  • aO' semiconductor device is 8 CM_ 3, embedding Ji Yaneru region and source, and forming a drain region, said, embedded channel region, and a source, a drain
  • a step of forming a gate insulating film, and after the step of forming the gate insulating film exposing the gate insulating film to an atmosphere containing water vapor at 500 ° C. or higher. And a process.
  • a fifth point of the present invention relates to lowering the resistance of the gate electrode.
  • the above-mentioned gate electrode has a high melting point.
  • a gate is formed in a semiconductor device including a metal silicide layer. Forming an insulating film, and exposing the gate insulating film to an atmosphere containing water vapor at 500 ° C. or higher after the step of forming the gate insulating film. Toshii You.
  • a buried channel region, a source, and a drain are provided.
  • the step of forming a region, the step of forming the buried channel region, and the step of forming the source and drain regions, the step of forming a gate insulating film, and the step of forming the gate insulating film Exposing the gate insulating film to an atmosphere of 500 ° C. or more containing water vapor.
  • a seventh aspect of the present invention relates to a technique for improving hot carrier resistance.
  • a seventh aspect of the present invention relates to an area where a buried channel region is formed.
  • a gate insulating film is formed. After the step of forming the gate insulating film, the gate insulating film is placed in an atmosphere containing water vapor at 500 ° C. or more. It has a feature in that it comprises a step of exposing the.
  • An eighth aspect of the present invention relates to a technique for improving hot carrier resistance.
  • a region where a buried channel region is formed and a source region or a drain region are provided.
  • a semiconductor device including a diffusion layer of nitrogen, phosphorus, or arsenic having a maximum impurity concentration of 5 ⁇ 10 16 cnr 3 to 5 ⁇ 10 19 cm ⁇ 3 , a buried channel region, and Forming source and drain regions; After the step of forming the channel region and the source / drain regions, the step of forming a gate insulating film; and the step of forming the gate insulating film, the gate insulating film is filled with water vapor. Exposing to an atmosphere of 0 ° C. or more.
  • a ninth essential point in the present invention relates to improvement of punch-through resistance.
  • the ninth essential point is adjacent to a region where a buried channel region is formed.
  • a tenth point of the present invention is that, in addition to the ninth point, the maximum impurity concentration of the high-concentration P-type impurity diffusion region immediately below the region where the buried channel region is formed is 1 Xl Forming a buried channel region and a source / drain region in a semiconductor device including an aluminum or boron diffusion layer of O ′ 7 cm— 3 to 1 ⁇ 10 ′ s cm— 3 ; After the step of forming the buried channel region and the source and drain regions, the step of forming a gate insulating film, and the step of forming the gate insulating film. Exposing it to an atmosphere of 500 ° C. or more.
  • the eleventh point of the present invention relates to the improvement of the channel mobility, and in the method of manufacturing a semiconductor device, which is characterized by one of the first to tenth points, It is characterized in that the film is formed by a thermal oxidation method using dry oxygen (dry oxygen).
  • FIG. 1 is a diagram showing the progress of a preferred manufacturing process of a MIS field-effect transistor having a P-type gate electrode and a buried channel region.
  • FIG. 4 is a diagram showing the dependence of channel mobility on L bc ⁇ X j when the concentration is 2 XI 0 16 cm- 3 .
  • Example 1 an example of a preferred manufacturing process of the present invention is referred to as Example 1, and in accordance with experiments conducted to obtain the data of FIGS. 2 to 5, FIGS. 1 (a), (b), and (c) And will be described in order.
  • the P-type silicon carbide substrate 1 (4H—SiC, impurity concentration: 5 ⁇ 10 15 cm— 3 ) shown in FIG.
  • an alignment mark for photolithography is formed by RIE (Reactive Ion Etching).
  • RIE Reactive Ion Etching
  • aluminum was ion-implanted to a depth directly below the buried channel region, so that it was higher than the P-type silicon carbide substrate 1. for a concentration to form a 1 XI 0 1 6 cm- 3 ⁇ 1 ⁇ ⁇ 0 1 9
  • Lou prevention region 3 having an impurity concentration of c m-3.
  • the buried channel region 2 is formed by ion implantation of N-type impurities such as nitrogen, phosphorus, and arsenic.
  • N-type impurities such as nitrogen, phosphorus, and arsenic.
  • the total dose is 7 X 10 15 cm— 2 at 40 to 250 keV.
  • the injection is performed in multiple stages to form a desired profile.
  • the manufacturing process shown in this example in order to investigate the relationship between the depth (X j) of source 5 and drain 6 shown in FIG.
  • an LT 0 (Low temperature oxide) film is used as an ion implantation mask as shown in FIG.
  • the LTO film is formed by reacting silane and oxygen at 400 ° C. to 800 ° C. and depositing silicon dioxide on the P-type silicon carbide substrate 1.
  • the source and drain regions are Then, the LTO is etched with HF (hydrofluoric acid) to open the source or drain region to be ion-implanted.
  • activation annealing is performed at 1500 ° C. for 30 minutes in an argon atmosphere. Then, in 1 2 0 0 ° C as shown in FIG. 1 (c), 0 2 or about 1 50 minutes with a gas containing water vapor or oxidized approximately 9 0 min, the gate insulating about 5 0 nm The film 7 is formed. At this time, it is known that there are the following methods for oxidation using a gas containing water vapor.
  • H 2 and O 2 are burned at a temperature of 900 ° C. to generate steam and flow to the silicon carbide substrate. Also in this case, steam may be flowed together with the inert gas.
  • Either method can be used, but here, method 2) is used. Then anneal in argon for 30 minutes and cool to room temperature in argon. However, this step may be omitted. Further, in order to investigate the effect of heat treatment in an atmosphere containing steam, a portion of the sample 1 "1 2 0 2 directly steam which is generated by combustion at a temperature of 800 ° C, a silicon carbide substrate And heat-treated for 3 hours at 950 ° C. At this time, steam may be flowed together with an inert gas (argon, nitrogen, helium).
  • an inert gas argon, nitrogen, helium
  • a P-type gate electrode 8 is formed. So some methods are known.
  • P-type polycrystalline silicon is formed by ion implantation of boron or boron fluoride.
  • the S i 0 2 film containing boron is formed by ⁇ D or spin coating, 8 0 0 ° C ⁇ 1 1 0
  • P-type polycrystalline silicon is formed by heat treatment and diffusion at 0 ° C.
  • P-type polycrystalline silicon is formed by growing polycrystalline silicon while diffusing boron by flowing silane and diborane together and heat-treating at 600 ° C.
  • the method 2 is used.
  • P-type gate having an impurity concentration 1 X 1 0 1 5 cm- 3 ⁇ 1 X 1 0 2 l cm 3 by may varying diffusion time 9 0 0 ° C.
  • P-type gate The relationship between the impurity concentration of the gate electrode and the channel mobility was investigated.
  • a ligated electrode was formed by etching a P-type polycrystalline silicon or a composite film of a silicide film and a P-type polysilicon film and a gate insulating film. Subsequently, a contact hole was opened by etching the oxide film on the source region or the drain region.
  • a metal containing nickel, titanium, and aluminum or a laminated film thereof was formed by vapor deposition or a sputtering method
  • a metal wiring 10 was formed by RIE or wet etching. In this example, the jet etching was performed after nickel was deposited.
  • a heat treatment was performed for 5 minutes in argon at 100 ° C. to form a good genomic contact, thereby completing an Mls field effect transistor.
  • Table 1 shows the relationship between the channel mobility of the M0 SFET by the above process. A comparison of the effects of the gate oxidation method and the effects of the heat treatment after oxidation and the buried channel structure is shown.
  • the gate oxide film is better to form by dry oxidation. High mobility. This is the same for the buried channel structure M 0 SFET. If the gate oxidation is dry oxidation only by argon heat treatment, it will be normally on, so it cannot be used in practice, but if the gate insulating film is formed by steam oxidation, 50 cm 2 / V s, and the channel mobility is improved by the buried channel structure.
  • the channel mobility is 140 cm 2 / V s when the gate insulating film is formed by dry oxidation, and 1 2 cm 2 in the case of steam oxidation.
  • the value is 5 cm 2 / V s, indicating that the combination of the buried channel structure and the post-oxidation steam treatment dramatically improves the lithium mobility.
  • the gate insulating film was formed with dry oxygen, the channel mobility was highest.
  • the gate oxide film thickness was slightly increased (about 0.1 to 0.5 nm) by the steam treatment after the above-described gate insulating film formation, the gate oxide film thickness was calculated in the calculation of the mobility. There was no change in film thickness. Therefore, it can be seen that the mobility difference is actually slightly larger than the above value.
  • the channel mobility improves as the steam treatment time increases from 0 (zero), but if the steam treatment is performed for a longer time, However, the channel mobility tended to decrease. Therefore, the above-mentioned water vapor treatment is effective until the time (limit time) at which the channel mobility is lower than when no steam treatment is performed.
  • this limit time cannot be specified uniquely because it depends on the impurity concentration of the substrate.
  • Figure 2 shows MIS field-effect transistors using P-type polysilicon, N-type polysilicon, and aluminum for the gate electrodes, respectively.
  • 4 shows a relationship obtained by measuring a threshold voltage and a channel mobility. Referring to FIG. 2, when comparing at the same threshold voltage, the channel mobility becomes larger by using P-type polysilicon for the gate electrode than when using N-type polysilicon-aluminum for the gate electrode. This is due to the difference in the amount of ion implantation into the channel required to achieve the same threshold value depending on the polarity of the gate electrode. The details are considered to be as follows.
  • the threshold voltage of an MIS field-effect transistor increases as the difference between the work function of the gate electrode and the work function of the semiconductor increases.
  • the work function of the gate electrode and the work function of the semiconductor substrate are almost the same when aluminum and N-type polycrystalline silicon are used for the gate electrode. It is also known to increase by about 1 V. Therefore, by using P-type polysilicon for the gate electrode, a normally-on state can be suppressed even if N-type impurities are implanted into the channel portion.
  • a higher concentration impurity can be implanted for forming a buried channel region, so that the channel is formed at a deeper position. And thus the channel mobility can be increased.
  • the vertical axis in FIG. 3 shows the case where the channel mobility is normalized by the channel mobility of a sample having no embedded channel region. This evaluation was performed when L b (: was 0.2 or more, and it was confirmed that the effect was obtained even at 0.2. Therefore, the lower limit of the horizontal axis was limited to 0.2. On the other hand, the horizontal axis was larger than 1.
  • the horizontal axis (L b c ⁇ X j) is 0.2 ⁇ It is limited to 1.0, and is particularly effective in the range of 0.4 to 1,0.
  • FIG. 4 shows the relationship obtained by measurement between the impurity concentration of the P-type polysilicon gate and the threshold voltage.
  • the threshold voltage becomes smaller, and becomes zero at 1 ⁇ 10 16 cm ⁇ 3. Therefore, the lower limit of the impurity concentration is 1 ⁇ 10 16 cm ⁇ 3 .
  • the concentration of the injectable boron polycrystalline silicon since 1 X 1 0 2 1 cm- 3 , the upper limit will 1 X 1 0 2 l cm- 3 .
  • FIG. 5 shows the relationship obtained by measurement between the impurity concentration and the channel mobility (standard value when the impurity concentration is zero) of the buried channel region 2.
  • the lower limit of the impurity concentrations evaluated are Ru 5 X 1 0 1 5 cm- 3 der, the lower limit because out fully effective in this value becomes 5 X 1 0 1 5 cm one 3.
  • the threshold voltage is 1 ⁇ 10 18 cm— 3 or more, the threshold voltage becomes negative and actual use becomes difficult. Therefore, the upper limit is 1 ⁇ 10 18 cm— 3 .
  • the gate Voltage is It is the same as without the P + region, and therefore has no effect at that concentration.
  • the impurity concentration of the above P + region is 1 ⁇ 10 19 cm 3 or more, the impurity diffuses at the time of activation annealing to offset the N-type impurity in the buried channel region thereabove. Therefore, the function as a buried channel region is hindered. Therefore, the upper limit is 1 X 10 19 cm- 3 . ,
  • the specific resistance value of the polycrystalline silicon Poron is injected at a high concentration is the level of milli-Omega cm, a refractory metal silicide, for example, M o S i 2, WS i 2 and T i S i 2 Are 60 Qcm, 50 ⁇ cm and 15 ⁇ cm, respectively, so that polycrystalline silicon and silicide are The composite film has a lower gate electrode resistance. For this reason, even when P-type polysilicon is used, it can be easily understood that the use of the polycide structure, which is a laminated film with silicide, is more advantageous in forming a circuit. Thus, the threshold value of the polycide structure is almost the same when only P-type polysilicon is used, and thus the channel mobility is almost the same.
  • the TO is etched with HF (hydrofluoric acid), and the source and drain regions into which ions are implanted.
  • phosphorus was subjected to multi-stage ion implantation at 500 ° C. to form a source 5 and a drain 6 so that the impurity concentration was 5 ⁇ 10 19 cm 3 .
  • a gate insulating film 7 of about 50 nm was formed.
  • a sample heat-treated in a steam atmosphere at 950 ° C. for 3 hours was also prepared.
  • the mixture was cooled to room temperature in argon.
  • the P-type gate electrode 8 is formed by forming a polycrystalline polysilicon by a CVD method, forming an oxide film containing boron thereon by spin coating, and then forming the polysilicon film at 900 ° C. for 30 minutes.
  • Heat treatment to diffuse boron from the oxide containing boron into the polysilicon Formed.
  • a ligated electrode was formed by etching the P-type polycrystalline silicon and the gate insulating film.
  • LTO was deposited on the entire surface of the oxide film
  • the oxide film 6 on the source 5 or the drain 6 was etched to open a contact hole.
  • metal wiring 10 was formed by wet etching.
  • a heat treatment was performed in argon at 100 ° C. for 5 minutes in order to form a good homogeneous contact, thereby completing a Mls field effect transistor.
  • the hot carrier resistance was evaluated by applying the electrical stress described below to the MIS field-effect transistor for a certain period of time, and evaluating the change in threshold voltage.
  • the threshold voltage was determined by a well-known method. In other words, with the source set to 0 V and 0.1 V applied to the drain, for a gate voltage from 0 V to 30 V, a plot of the half of the drain current to the gate voltage axis And the voltage at the point of intersection. As the electrical stress, 5 V was applied to the drain and 2.5 V was applied to the gate for 5 minutes.
  • the concentration is too high, there is no effect of relaxing the electric field near the drain, and sufficient hot carrier resistance cannot be obtained.
  • an impurity concentration of 5 X ⁇ 0 1 9 cm 3 or more the amount of change in threshold voltage was found to be greater than 1 0%. This corresponds to values in the region where the change is too large and is not actually used. Therefore, the upper limit is 5 X ⁇ 0 19 cm 3 .
  • a first point of the present invention is that, in a method of manufacturing a semiconductor device using a P-type gate electrode, a heat treatment is performed in an atmosphere containing water vapor after forming a gate insulating film. It is possible to make the N- region relatively high in concentration without having to make a marion, thereby improving channel mobility.
  • the second point of the present invention is to optimize the junction depth X j of the source / drain regions and the junction depth L bc ratio for forming the buried channel, and to form the gate insulating film with water vapor after forming the gate insulating film. This means that the heat treatment is performed in an atmosphere containing, and thereby the channel mobility can be improved.
  • a third essential point in the present invention is that, in addition to the first or second essential point, the concentration of P-type polycrystalline silicon is optimized, and water vapor is contained after forming the gate insulating film. By performing the heat treatment in an atmosphere, the channel mobility can be improved.
  • a fourth point of the present invention is to optimize the concentration of the buried channel region in addition to the first or second point, This is to perform a heat treatment in an atmosphere containing water vapor after forming the insulating film, thereby improving the channel mobility.
  • a fifth point of the present invention is that a silicide film of a high melting point metal is laminated on a P-type polycrystalline silicon gate electrode in addition to any of the first to fourth points. By doing so, the resistance value of the ligated electrode is reduced, and a heat treatment is performed in an atmosphere containing water vapor after forming the gate insulating film, whereby the driving force can be improved.
  • a sixth point of the present invention is that, in addition to the fifth point, a tungsten, molybdenum, or titanium silicide film is used, and at the same time, in an atmosphere containing water vapor after forming a gate insulating film. The heat treatment is performed, whereby the operation speed of the semiconductor device can be improved.
  • the seventh and eighth points are, in addition to the above-mentioned first to sixth points, between the buried channel region and the source region or the drain region, when the impurity concentration of the buried channel region is equal to or higher than the impurity concentration of the buried channel region.
  • a region having an impurity concentration equal to or lower than the impurity concentration of the drain region is provided, and a heat treatment is performed in an atmosphere containing water vapor after forming the gate insulating film, thereby improving hot carrier resistance. At the same time, the driving force can be improved.
  • the ninth and tenth aspects are characterized by providing an impurity concentration region of the P-type silicon carbide substrate 1 immediately below the buried channel region, in addition to any of the first to eighth aspects, or This is to optimize the concentration and, at the same time, form a gate insulating film and then heat-treat it in an atmosphere containing water vapor, thereby increasing the driving force while improving the re-punch-through resistance.
  • an impurity concentration region of the P-type silicon carbide substrate 1 immediately below the buried channel region in addition to any of the first to eighth aspects, or This is to optimize the concentration and, at the same time, form a gate insulating film and then heat-treat it in an atmosphere containing water vapor, thereby increasing the driving force while improving the re-punch-through resistance.
  • a first point is that, in the method of manufacturing a semiconductor device including any of the first to tenth points, the gate insulating film is formed by dry oxygen (doping). After forming by a thermal oxidation method using lye oxygen, heat treatment is performed in an atmosphere containing water vapor, thereby improving channel mobility.

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Description

明 細 書 半導体装置の製造方法 技術分野
この発明は、 炭化珪素基板上に作製した、 基板の結晶面方位を規定 し、 不純物拡散層を最適化した、 金属一絶縁膜一半導体 （M I S ) 電 界効果型卜ランジス夕の製造方法に関し、 特に、 ゲート絶縁膜の形成 方法及びその後の熱処理を工夫した半導体装置の製造方法に関してい る。 背景技術
炭化珪素基板の酸化方法とその後の熱処理方法、 及び埋め込みチヤ ネル領域を有する M I S電界効果型トランジスタについては、 既にいく つかの発明が開示されている。
例えば、 ァメリカ合衆国特許 5、 8 6 4、 1 5 7号に、 2重ゲート を有するフラッシュメモリーの下側のゲートに P型電極を用い、 埋め 込みチャネル領域に N型不純物を用いた構造が記載されている。 しか し、 この記載は、 2重ゲートを有するフラッシュメモリーについてで あり、 本発明とは構造が異なる。 また、 P型ポリシリコン電極の濃度 と埋め込みチャネル領域の不純物濃度及びソース領域あるいはドレイ ン領域の深さとチャネル領域の深さの関係については記載されていな い。
また、 日本特開平 8— 1 8 6 1 7 9号には、 L D D構造を有する N チャネルトランジスタにおいて、 ゲート電極に P型電極を用い、 埋め 込みチャネル領域に N型不純物を用いた構造が記載されている。 しか し、 この日本特開平 8— 1 8 6 1 7 9号においては、 P型ポリシリコ ン電極の不純物濃度及びソース領域あるいはドレイン領域の深さとチ ャネル領域の深さの関係については記載されていない。
また、 日本特開平 7 - 1 3 1 0 1 6号には、 卜ランジス夕のチヤネ ル形成面が六方晶炭化珪素単結晶基板の （ 1 ， 1， 一 2， 0 ) 面に対 して平行であることを特徴とする M I S電界効果トランジスタ構造が 記載されている。 しかし、 この日本特開平 7— 1 3 1 0 1 6号におい ては、 ゲート電極に P型電極を用いた埋め込みチャネル領域型の M I S電界効果型卜ランジス夕については記載されていない。
アメリカ合衆国特許 5、 9 7 2、 8 0 1号においては、 炭化珪素基板 の酸化方法について、 ゲート酸化膜を形成した後に、 6 0 0 °Cから Ί 0 0 0 °Cで水蒸気を含む雰囲気にゲー卜酸化膜をさらす処理を含む方法 が記載されているが、この工程によって炭化珪素基板がさらに酸化され てゲー卜酸化膜厚が増加することのない条件で行なうものである。一方、 本発明においては、炭化珪素基板は僅かに酸化され、 ゲー卜酸化膜厚が 増加する点において異なっている。
また、シリコン基板にドライ酸化とゥエツ卜酸化を行なうプロセスが, 日本特開平 5— 1 2 9 5 9 6号に開示されている。 このプロセスは、 そ の記載内容から、 ウエット酸化により、 半導体基板が酸化され、 ゲー卜 膜厚が増加するプロセスであることが、 『 （A ) はドライ酸化を 8 5分 間行い、 ゲート酸化膜の厚さを 2 5 . 3 n mとした場合、 （B ) は同じ く ドライ酸化を 8 0分間、 その後ゥエツ卜酸化を 1分間行い、膜厚を 2 6 . 3 n mとした場合、 』 、 という記述から分かる。
しかし、 この日本特開平 5— 1 2 9 5 9 6号には、 埋め込みチャネル 型の M I S電界効果型卜ランジス夕の構成に関わる開示は見られない。 こ の型のトランジスタにおいては、拡散した不純物の形状にその性能が大 きく依存することが知られていることから、酸化工程における熱処理と, 不純物導入プロセスとの関わりは重要である。本発明は、 導入する不純 物について、シリコン基板よリも小さい拡散係数を持つ炭化珪素基板を 用いるため、 埋め込みチャネル用の拡散層や、 ソース■ ドレイン拡散層 を形成した後に酸化のための熱処理を行なうことが可能である。このよ うに、本発明は、 炭化珪素基板を用いるために許容されるプロセスを開 示している点で、先の日本特開平 5 - 1 2 9 5 9 6号の発明とは異なつ ている。 発明の開示
一般に、 炭化珪素基板を用いた酸化膜-炭化珪素界面は、界面準位密 度がシリコン M I S トランジスタに比べて、約一桁高く、それにより、 炭化珪素基板を用いた M I S電界効果型トランジスタは、 シリコン基板 をもちいた NI I S電界効果型トランジスタよりもチャネル移動度が約 1 桁低いという問題があった。 シリコン M I S トランジスタの場合は、 電子がソースからドレインに流れるときに、 上記の酸化膜と炭化珪素 との界面の影響を受けにくくするため、 埋め込みチャネル領域型の M I S 電界効果型トランジスタが優れていることが知られている。 しか し、 炭化珪素基板上のシリコン M I S トランジスタを埋め込みチヤネ ル領域型にする場合の構造は最適化されておらず、ノ一マリ一オン（ゲ 一卜電圧がゼロでもソースとドレイン間に電流が流れる現象） になり やすい。 また、 最適化が図られていない場合には、 ホットキャリア耐 性が悪く、 十分なパンチスルー耐性も得られない。
この発明は上記に鑑み提案されたもので、 炭化珪素基板を用いた半 導体装置において、 埋め込みチャネル領域型 M 1 S 卜ランジス^の構 造ゃゲー卜絶縁膜の形成方法や炭化珪素基板の面方位を最適化するこ とによりノーマリーオンにならず、しかも高いホッ卜キヤリア耐性や、 高パンチスルー耐性、 あるいは、 高チャネル移動度を有する埋め込み チャネル領域型のトランジスタである半導体装置の製造方法を提供す ことを目的としている。
上記目的を達成するために、 本発明における第 1 の要点は、 半導体 装置の製造方法に関係しており、 P型の炭化珪素からなる領域が形成 された半導体基板と、 該 P型領域上にゲー卜絶縁膜が形成された構成 と、 P型の特性を示すゲート電極が該ゲー卜絶縁膜上に形成された構 成と、 該ゲー卜絶縁膜の下の半導体層に埋め込みチャネル領域を形成 するのに十分な不純物濃度の N型不純物領域が形成された構成と、 上 記のゲ一卜絶縁膜とゲー卜電極に隣接してトランジスタを構成するソ —スとドレイン領域が N型不純物領域からなる構成とを有することを 特徴とする半導体装置において、 埋めこみチャネル領域、 および、 ソ 一ス " ドレイン領域を形成する工程と、 前記の、 埋めこみチャネル領 域、 および、 ソース ， ドレイン領域を形成する工程の後、 ゲート絶縁 膜を形成する工程と、 前記のゲー卜絶縁膜を形成する工程の後に該ゲ ―卜絶縁膜を、 水蒸気を含んだ 5 0 0 °C以上の雰囲気に晒す工程と、 を含むことを特徴としている。
また、 本発明における第 2の要点は、 埋め込みチャネル領域の形成 される深さを最適化し、 ゲー卜酸化膜の形成プロセスを改善して高い 移動度が得られるようにするために、 第 1 の発明に加えて、 請求項 1 に記載の半導体装置において、 ゲー卜絶縁膜と炭化珪素との界面から の埋め込みチャネル領域の接合深さ （LbE) と、 ゲート絶縁膜と炭化珪 素との界面からの上記のソースとドレイン領域の接合部の深さ （X j ) との比 （Lbe ÷ X j ) が 0. 2以上、 1 . 0以下の範囲にある半導体装置にお いて、 埋めこみチャネル領域、 および、 ソース ' ドレイン領域を形成 する工程と、 前記の、 埋めこみチャネル領域、 および、 ソース · ドレ イン領域を形成する工程の後、 ゲート絶縁膜を形成する工程と、 前記 のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸気を含 んだ 5 0 0 °C以上の雰囲気に晒す工程と、 を含むことを特徴としてい る。
また、 本発明における第 3の要点は、 第 1 あるいは第 2の要点に加 えて、 ゲート電極は、 ボロンが拡散され、 その不純物濃度が iX1016cm 一3〜 1 X 1021cm— 3の範囲にある多結晶シリコンである半導体装置にお いて、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成 する工程と、 前記の、 埋めこみチャネル領域、 および、 ソース · ドレ イン領域を形成する工程の後、 ゲート絶縁膜を形成する工程と、 前記 のゲー卜絶縁膜を形成する工程の後に該ゲ一卜絶縁膜を、 水蒸気を含 んだ 5 0 0 °C以上の雰囲気に晒す工程と、 を含むことを特徴としてい る。
また、 本発明における第 4の要点は、 埋め込みチャネル領域に関す るものであり、 第 1 あるいは第 2の要点に加えて、 埋め込みチャネル 領域は、 窒素あるいは燐あるいは砒素が拡散され、 その最大不純物濃 度が 5X10'5cm_3~1>aO'8cm_3である半導体装置において、埋めこみチ ャネル領域、 および、 ソース ， ドレイン領域を形成する工程と、 前記 の、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成す る工程の後、 ゲート絶縁膜を形成する工程と、 前記のゲート絶縁膜を 形成する工程の後に該ゲー卜絶縁膜を、 水蒸気を含んだ 5 0 0°C以上 の雰囲気に晒す工程と、 を含むことを特徴としている。
また、 本発明における第 5の要点は、 ゲート電極の低抵抗化に関す るものであり、 上記の第 1ないし第 4のいずれかの要点に加えて、 上 記のゲー卜電極が、 高融点金属のシリサイド層を含む半導体装置にお いて、 埋めこみチャネル領域、 および、 ソース · ドレイン領域を形成 する工程と、 前記の、 埋めこみチャネル領域、 および、 ソース . ドレ イン領域を形成する工程の後、 ゲート絶縁膜を形成する工程と、 前記 のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸気を含 んだ 5 0 0°C以上の雰囲気に晒す工程と、 を含むことを特徴としてい る。
また、 本発明における第 6の要点は、 第 5の要点に加えて、 高融点 金属のシリサイド層はタングステンあるいはモリブデンあるいはチタ ンのシリサイド層である半導体装置において、埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成する工程と、 前記の、 埋めこみ チャネル領域、 および、 ソース， ドレイン領域を形成する工程の後、 ゲ一卜絶縁膜を形成する工程と、 前記のゲー卜絶縁膜を形成する工程 の後に該ゲー卜絶縁膜を、 水蒸気を含んだ 5 0 0 °C以上の雰囲気に晒 す工程と、 を含むことを特徴としている。
また、 本発明における第 7の要点は、 ホットキャリア耐性を向上さ せる技術に関するものであり、 上記の第 1ないし第 6のいずれかの要 点に加えて、 埋め込みチャネル領域の形成される領域と、 ソース領域 あるいはドレイン領域との間に、 埋め込みチャネル領域を形成するた めの不純物拡散層領域の最大不純物濃度以上でソース領域あるいはド レイン領域の不純物濃度以下の不純物濃度をもつ領域、 を有する半導 体装置において、 埋めこみチャネル領域、 および、 ソース ， ドレイン 領域を形成する工程と、 前記の、 埋めこみチャネル領域、 および、 ソ 一ス ' ドレイン領域を形成する工程の後、 ゲート絶縁膜を形成するェ 程と、 前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸気を含んだ 5 0 0 °C以上の雰囲気に晒す工程と、 を含むことを特 徴としている。
また、 本発明における第 8の要点は、 ホットキャリア耐性を向上さ せる技術に関するものであり、 上記の第 7の要点に加えて、 埋め込み チャネル領域の形成される領域領域とソース領域あるいはドレイン領 域との間に、 最大不純物濃度が 5 X 1 0l 6 cnr 3〜5 X 10l 9cm—3の窒素、燐あ るいは砒素の拡散層を含む半導体装置において、 埋めこみチャネル領 域、 および、 ソース， ドレイン領域を形成する工程と、 前記の、 埋め こみチャネル領域、 および、 ソース · ドレイン領域を形成する工程の 後、 ゲート絶縁膜を形成する工程と、 前記のゲート絶縁膜を形成する 工程の後に該ゲー卜絶縁膜を、 水蒸気を含んだ 5 0 0 °C以上の雰囲気 に晒す工程と、 を含むことを特徴としている。
また、 本発明における第 9の要点は、 パンチスルー耐性の向上に関 するものであり、 第 1ないし第 8のいずれかの要点に加えて、 埋め込 みチャネル領域の形成される領域に隣接する直下に上記の半導体基板 の不純物濃度よリも高い P型の不純物拡散領域がある半導体装置にお いて、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成 する工程と、 前記の、 埋めこみチャネル領域、 および、 ソース ' ドレ イン領域を形成する工程の後、 ゲート絶縁膜を形成する工程と、 前記 のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸気を含 んだ 5 0 0 °C以上の雰囲気に晒す工程と、 を含むことを特徴としてい る。
また、 本発明における第 1 0の要点は、 第 9の要点に加えて、 埋め 込みチャネル領域の形成される領域に隣接する直下の高濃度 P型不純 物拡散領域の最大不純物濃度が 1 X l O' 7 c m— 3~ 1 X 1 0' s c m— 3のアルミ二 ゥ厶あるいはボロンの拡散層を含む半導体装置においてにおいて、 埋 めこみチャネル領域、 および、 ソース " ドレイン領域を形成する工程 と、 前記の、 埋めこみチャネル領域、 および、 ソース ' ドレイン領域 を形成する工程の後、 ゲート絶縁膜を形成する工程と、 前記のゲート 絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸気を含んだ 5 0 0 °C以上の雰囲気に晒す工程と、 を含むことを特徴としている。
また、 本発明における第 1 1 の要点は、 チャネル移動度の向上に関 するものであり、 第 1 から第 1 0のいずれかの要点を特徴とする半導 体装置の製造方法において、 ゲート絶縁膜を乾燥酸素 （ドライ酸素） を用いた熱酸化法で形成することを特徴としている。 図面の簡単な説明
第 1 図は、 P型ゲー卜電極と埋め込みチャネル領域を有する M I S 電界効果型トランジスタの好ましい製造プロセスの途中経過を示す図 である。
第 2図は、ゲート電極が P型多結晶シリコン、 N型多結晶シリコン、 アルミニウムを用いた M I S電界効果型トランジスタのチャネル移動 度と閾値電圧の関係を示す図で、 L b c= 0. 3 Atm, X j = 0. 5 m、埋め込みチャネル領域の不純物濃度は 2 X 1 01 6 c m— 3、 P型多 結晶シリコンの不純物濃度は 5 X 1 02° c m— 3である。
第 3図は、不純物濃度 5 X 1 02° c m— 3の P型多結晶シリコンのゲ 一卜電極において L b c= 0. 3 t ιτΐν X j = 0. 5 Atm、 埋め込みチ ャネル領域の不純物濃度が 2 X I 01 6 c m— 3の場合のチャネル移動 度の L b c÷X j依存性を示す図である。
第 4図は、 P型多結晶シリコンゲートの不純物濃度と閾値電圧の関 係を示す図で、 L b c= 0. 3 Mm, X j = 0. 5 μηηで埋め込みチヤ ネル領域の不純物濃度は 2 X 1 01 6 c m— 3である。
第 5図は、 チャネル移動度と埋め込みチャネル領域の不純物濃度の 関係を示す図で、 L b c = 0. 3 tm、 X j = 0. 5 tmで P型多結晶 シリコンの不純物濃度は 5 X 1 02° c m_3である。 発明を実施するための最良の形態
以下にこの発明の形態を以下の実施例に沿って詳細に説明する。
[実施例 1 ]
まず、 この発明の好ましい製造プロセスの例を実施例 1 として、 第 2図から第 5図のデータを得るために行った実験に沿って、 第 1 図 ( a) 、 （ b ) 、 （c ) に示し、 順に説明する。 第 1 図 （ a ) の P型炭化珪素基板 1 ( 4 H— S i C、 不純物濃度： 5 X 1 01 5 c m— 3) を通常の R C A洗浄をした後に、 P型炭化珪素基 板 1 にフォ トリ ソグラフィー用のァライメン 卜マークを R I E (Reactive ion etching) で形成する。 また、 いくつかの試料はパン チスルー耐性の向上に対する効果を調べるためには、 埋め込みチヤネ ル領域の直下に相当する深さに、 アルミニウムをイオン注入すること により、 P型炭化珪素基板 1 よりも高濃度になるようにするため、 1 X I 01 6 c m— 3〜 1 Χ Ί 01 9 c m-3の不純物濃度をもったパンチス ルー防止領域 3を形成した。
次いで、 埋め込みチャネル領域 2を、 窒素、 燐、 砒素などの N型不 純物のイオン注入を行って形成する。 例えば、 燐で接合深さ （L b c) 0. 3 μ mの埋め込みチャネル領域を形成する場合は、 4 0 ~ 2 5 0 k e Vで、 総ドーズ量が 7 X 1 01 5 c m— 2となるように多段注入し、 所望のプロファイルを形成する。また、この例に示す製造プロセスで、 第 1 図 （ b) に示すソース 5、 ドレイン 6の深さ （X j ) と L b cの比 とチャネル移度の関係を調べるためには、 L b c= 0. 1 、 0. 2、 0. 3、 0. 4、 0. 5 μ mの深さの埋め込みチャネル領域 2を形成した。 また、 チャネル移動度に対する埋め込みチャネル領域 2の濃度依存性 を調べるためには、 L b c = 0. 3 mにおいて、 5 X 1 01 5 c m一 3 〜 5 X 1 01 7 c m— 3のイオン注入をした試料を作製した。
次いで、 第 1 図 （ b) に示すようにソース領域あるいはドレイン領 域のイオン注入用マスク 4を熱酸化膜や C V D (Chemical Vapor Deposition) による S i 02膜で形成する。 この例では、 第 1 図 （ b) に示すようにイオン注入マスクとして、 L T 0 (Low temperature oxide)膜を用いる。 L T O膜は、 シランと酸素を 4 0 0 °C〜 8 0 0 °C で反応させて、 二酸化珪素を P型炭化珪素基板 1 に堆積することによ り形成する。 次いで、 フォトリソグラフィ一でソース · ドレイン領域 を形成した後に、 H F (フッ酸） で L TOをエッチングしてイオン注 入されるソース領域あるいはドレイン領域を開口する。 次いで、 第 1 図 （ b) に示したソース 5あるいはドレイン 6を形成するために 5 0 0°Cで、 窒素、 燐あるいは砒素を深さ (X i ) 0. 5 mになるよう にイオン注入する。 この例では、 埋め込みチャネル領域 2の形成と同 じょうに多段注入により、 燐を用いて不純物濃度が 5 X 1 01 9 c m- 3になるように形成する。
その後、 アルゴン雰囲気中において 1 5 00°Cで 3 0分間にわたる 活性化ァニールを行なう。 次いで、 第 1 図 （c ) に示すように 1 2 0 0°Cで、 02あるいは、 水蒸気を含むガスで約 1 50分間あるいは、 約 9 0分間酸化して、 約 5 0 n mのゲート絶縁膜 7を形成する。 この 時、 水蒸気を含むガスを用いた酸化としては、 次のような方法がある ことが知られている。
1 ) 水蒸気を加熱した蒸気を酸素あるいは、 不活性ガス （アルゴン、 窒素、 ヘリウム） で炭化珪素基板まで流す。
2) H 2と 02を 9 00°Cの温度で燃焼させることにより水蒸気を発生 させて炭化珪素基板まで流す。 この場合にも、 水蒸気を不活性ガスと 一緒に流してもよい。
いずれの方法でも用いることができるが、 ここでは、 2 ) の方法を 用いるものとする。 次いで、 アルゴン中で 30分間ァニールした後に 室温までアルゴン中で冷却する。 ただし、 この工程は省いてもよい。 また、 水蒸気を含んだ雰囲気での熱処理の効果を調べるために、 一部 の試料は、 1"12と02を 800°Cの温度で燃焼して発生させた水蒸気を そのまま、炭化珪素基板まで流して、 9 50 °Cで 3時間熱処理をした。 この際、 水蒸気は、 不活性ガス （アルゴン、 窒素、 ヘリウム） と一緒 に流してもよい。
その後に P型ゲート電極 8を形成するが、 その方法としては、 次の ようにいくつかの方法が知られている。
1 ) C V D法で多結晶ポリシリコンを形成した後に、 ボロンやフッ化 ポロンをイオン注入することによリ P型多結晶シリコンを形成する。
2 ) C V D法で多結晶ポリシリコンを形成した後に、 ボロンを含んだ S i 02膜を〇 D法やスピン塗布により形成し、 8 0 0 °C〜 1 1 0
0°Cで熱処理して拡散することにより、 P型多結晶シリコンを形成す る。
3 ) シランとジボランを一緒に流して 6 0 0°Cで熱処理することによ りボロンを拡散しながら多結晶シリコンを成長させて P型多結晶シリ コンを形成する。
この例では、 2 ) の方法による。 ここで、 9 0 0°Cで拡散時間を変 えることにより不純物濃度 1 X 1 01 5 c m— 3〜 1 X 1 02 l c m 3の P型多結晶シリコンを形成して、 P型ゲー卜電極の不純物濃度とチヤ ネル移動度の関係を調べた。 いくつかの試料は、 シリサイ ド膜の効果 を調べるために P型多結晶シリコン上に W S i 2膜、 M 0 S i 2膜及び T i S i 2膜の高融点金属シリサイ ド膜 9を形成した。 次いで、 P型 多結晶シリコンあるいは、 シリサイド膜と P型ポリシリコン膜の複合 膜とゲー卜絶縁膜をエッチングすることによリゲー卜電極を形成した。 引き続いて、 ソース領域あるいはドレイン領域上の酸化膜をエツチン グしてコンタク ト孔を開口した。 次いで、 ニッケル、 チタン、 アルミ 二ゥ厶を含有した金属あるいはこれらの積層膜を蒸着あるいは、 スパ ッ夕法で形成した後に、 R I Eあるいは、 ウエットエッチングにより 金属配線 1 0を形成した。 本実施例では、 ニッケルを蒸着した後にゥ エツ 卜エッチングした。 次いで、 良好な才ーミックコンタクトを形成 するために 1 0 0 0°Cのアルゴン中で 5分間の熱処理を行い、 M l S 電界効果型トランジスタを完成させた。
表 1 に、 上記のプロセスによる M 0 S F E Tのチャネル移動度に対 するゲー卜酸化法と酸化後の熱処理及 埋め込みチャネル構造の効果 の比較を示す。
表 1
Figure imgf000014_0001
ここで、 それぞれは、 以下の条件のプロセスを示している。
1 ) 乾燥酸化 ： 水蒸気を含まない酸素のみで、 1 2 0 0°Cで 1 5 0分間の酸化。
2 ) 水蒸気酸化 ： 1"12と02を 9 0 0°Cの温度で燃焼させることに より水蒸気を発生させて基板まで流して、 1 2 0 0°Cで 9 0分間の酸 化。
3 ) アルゴン処理 ： 酸化膜形成後に、 アルゴン中、 〗 2 0 0 °Cで 3 0分間熱処理をして、 冷却処理。
4 )水蒸気後処理 ： アルゴン処理をした後に、 H 2と 02を 8 0 0°C の温度で燃焼して発生させた水蒸気を炭化珪素基板まで流して、 9 5 0°Cで 3時間熱処理をした後に、 室温まで冷却。
表 1 から、 通常の M O S F E Tの場合には、 ゲート絶縁膜形成後に アルゴン熱処理をしただけでは、 チャネル移動度は、 乾燥酸化、 水蒸 気酸化、 共に同じ （共に 1 0 c m2/V s ) だが、 さらに、 水蒸気雰 囲気での熱処理をすると、 乾燥酸化では 2 5 c m2/V s、 水蒸気酸 化では、 1 5 c m2/V sであり、 ゲート酸化膜形成後に水蒸気処理 によリチャネル移動度が向上したことが分かる。
さらに、 ゲート酸化膜形成を、 乾燥酸化で行ったほうが、 チャネル 移動度が高い。 これは、 埋め込みチャネル構造 M 0 S F E Tでも同じ である。 アルゴン熱処理だけで、 ゲート酸化が乾燥酸化の場合には、 ノーマリーオンになってしまうので、 実際には、 使用できないが、 ゲ 一卜絶縁膜を水蒸気酸化で形成すると、 5 0 c m 2 / V sになり、 埋 め込みチャネル構造により、 チャネル移動度が向上する。
さらに、 ゲー卜絶縁膜形成後の水蒸気処理を行なうと、 ゲート絶縁 膜形成を乾燥酸化で行った場合は、 チャネル移動度は 1 4 0 c m 2 / V s、 水蒸気酸化の場合には、 1 2 5 c m 2 / V sとなり、 埋め込み チャネル構造と酸化後の水蒸気処理を組み合わせることによリチヤネ ル移動度が飛躍的に向上することがわかる。 特に、 ゲート絶縁膜形成 を乾燥酸素で行った場合には、 チャネル移動度が最も高くなつた。 上記のゲー卜絶縁膜形成後の水蒸気処理により、ゲー卜酸化膜厚は、 極僅かに （0 . 1 〜 0 . 5 n m程度） 増加したが、 移動度の算出にお いては、ゲー卜酸化膜厚の変化は無いものとした。従って、実際には、 移動度の差は、 上記の値よりも極僅かに大きいことが分かる。
ゲー卜絶縁膜形成後の水蒸気処理を時間の関数でみると、 水蒸気処 理時間が 0 (ゼロ） から増加するに従って、 チャネル移動度は改善さ れるが、 さらに長時間に渡る水蒸気処理を行なうと、 チャネル移動度 は低下する傾向がみられた。 従って、 水蒸気処理を行なわない場合よ リも下回るチャネル移動度を示す時間 （限界時間） まで、 上記の水蒸 気処理は有効である。 しかし、 この限界時間は、 基板の不純物濃度な どにより変わってしまうため、 一義的に指定することはできない。 ま た、 チャネル移動度が最大となる最適時間も存在することは容易に理 解できる。 本発明の水蒸気処理の時間は、 このような最適時間におい て行なうことが望ましい。
第 2図に、 ゲート電極にそれぞれ P型多結晶シリコン、 N型多結晶 シリコン、 アルミニウムを用いた M I S電界効果型トランジスタの、 閾値電圧とチャネル移動度との測定によって得られた関係を示す。 第 2図について、 同じ閾値電圧で比較すると、 ゲート電極に P型多結晶 シリコンを用いることにより、 N型多結晶シリコンゃアルミニウムを ゲー卜電極に用いた場合よりもチャネル移動度が大きくなる。これは、 ゲート電極の極性により、 同じ閾値にするために必要な、 チャネル部 へのイオン注入量の違いによるものであり、 詳細は、 以下の理由によ るものと考えられる。
N型不純物を埋め込みチャネル領域 2に注入すると、 ゲー卜絶縁膜 と P型炭化珪素基板 1 との界面から離れた、 深い位置にチャネルの中 心が形成されるので、 界面近傍の高電界の影響を受けにくくなるキヤ リアの数が増え、 チャネル移動度が増加する。 同様に、 チャネル領域 に注入する P型不純物濃度が小さければ、移動度が増加する。しかし、 チャネル移動度を増加しょうとして、 埋め込みチャネル領域 2の N型 不純物をさらに増加すると、 閾値電圧がさらに低下して、 負電圧にな つてしまうと、 電圧がゼロでも電流が流れる状態、 つまり、 ノーマリ 一オンの状態になってしまう。
一般に、 M I S 電界効果型トランジスタでは、 ゲー卜電極の仕事関数 と半導体の仕事関数との差が大きいほど、 閾値電圧は大きくなること が知られている。 また、 ゲート電極の仕事関数と半導体基板の仕事関 数とは、 ゲート電極にアルミニウムと N型多結晶シリコンを用いた場 合は、 ほとんど変わらないが、 P型ポリシリコンを用いると、 半導体 基板に比べて、 約 1 V大きくなることも知られている。 したがって、 ゲー卜電極に P型ポリシリコンを用いることにより、 N型不純物をチ ャネル部へ注入してもノーマリーオンの状態になることを抑制するこ とができ、 同じ閾値電圧でも、 ゲート電極にアルミニウムと N型多結 晶シリコンを用いた場合に比べて、 埋め込みチャネル領域形成用に、 よリ高濃度の不純物を注入できるので、 より深い位置にチャネルを形 成することができ、従って、チャネル移動度を増加することができる。 第 3図にソース ·ドレイン拡散層の接合深さ X j = 0.5 /^mでの、 L b c ÷ X j依存性を示す。 第 3図の縦軸は、 チャネル移動度を埋め込 みチャネル領域がない試料のチャネル移動度で規格化した場合を示し ている。 この評価は L b (:が 0. 2以上で行い、 0. 2でも効果がある ことを確認した。 よって、 横軸の下限は 0. 2に制限される。 一方、 横軸が 1 より大きくなると、 チャネル移動度は大きくなるが、 閾値が 負になり、 ノーマリーオンになるため、 実際に使うのは困難である。 したがって、 横軸 （ L b c ÷X j ) は、 0. 2 ~ 1 . 0に限定される。 特に、 0. 4〜 1 , 0の範囲で有効である。
第 4図に、 P型ポリシリコンゲー卜の不純物濃度と閾値電圧との、 測定によって得られた関係を示す。 P型ポリシリコンゲー卜電極中の 不純物濃度が高いほど、 ゲー卜電極と半導体基板との仕事関数差が大 きくなるので、閾値が大きくなる。反対に、不純物濃度が小さいほど、 閾値電圧は小さくなリ、 1 X 1 01 6 c m— 3でゼロになるので、不純物 濃度の下限は 1 X 1 01 6 c m— 3である。多結晶シリコンに注入可能な ボロンの濃度は、 1 X 1 02 1 c m— 3なので、 上限は、 1 X 1 02 l c m— 3になる。
第 5図に、 埋め込みチャネル領域 2の、 不純物濃度とチャネル移動 度 （不純物濃度ゼロの時の値での規格値） との、 測定によって得られ た関係を示す。評価した不純物濃度の下限値は 5 X 1 01 5 c m— 3であ るが、 この値で十分に効果がでているので下限値は 5 X 1 01 5 c m一 3になる。 一方、 1 X 1 01 8 c m— 3以上で閾値電圧が負になり実際の 使用が難しくなるので上限値は、 1 X 1 01 8 c m— 3となる。
パンチスルーを抑制するために埋め込みチャネル領域 2の直下に設 けた P +領域については、 パンチスルー防止領域の不純物濃度が、 1 X 1 01 7 c m— 3より低濃度では、パンチスルーを起こすゲー卜電圧は， P +領域がない場合と同じであリ、従って、その濃度では効果はない。 しかし、 1 X I 0 1 7 c m 3以上で、パンチスルーを起こすゲー卜電圧 が増加するので、 不純物濃度の下限は 1 X 1 0 1 7 c m_3である。
一方、 上記の P +領域の不純物濃度が 1 X 1 0 1 9 c m 3以上では、 活性化ァニール時に不純物が拡散して、 その上にある埋め込みチヤネ ル領域中の N型不純物を相殺してしまうため、 埋め込みチャネル領域 としての機能阻害してしまう。 このため、 上限は、 1 X 1 0 1 9 c m- 3である。 ,
また、 ポロンが高濃度に注入された多結晶シリコンの比抵抗値は、 ミリ Ω c mの水準であるが、 高融点金属のシリサイド、 例えば M o S i 2， W S i 2と T i S i 2の比抵抗値は、 各々、 6 0 Q c m、 5 0 μ Ω c m、 1 5 μ Ω c mであるので、 不純物が注入され低抵抗化され た多結晶シリコンよりも、 多結晶シリコンとシリサイ ドの複合膜の方 がゲー卜電極の抵抗値が下がる。 このため P型ポリシリコンを用いる 場合でも、 上記のシリサイドとの積層膜であるポリサイド構造を用い た方が、 回路を構成する上では有利なことは容易に理解できる。 この ようにポリサイド構造とする場合の閾値は、 P型ポリシリコンのみを 用いる場合にほぼ等しく、 従って、 チャネル移動度もその場合にほぼ 等しくなる。
[実施例 2 ]
次に、 上記の例とは異なる例を、 実施例 2として以下に説明する。 この実施例 2の具体的な製造プロセスは、第 1 図（a ) 、 （ b)、 （d ) の順である。
第 1 図 （ a ) の P型炭化珪素基板 1 (不純物濃度： 5 X 1 0 1 5 c m 3) を、 通常の R C A洗浄をした後に、 P型炭化珪素基板 1 にフォト リソグラフィー用のァライメン卜マークを、 R I E (Reactive ion etching) で形成する。 次いで、 5 0 0°Cで、 4 0〜 2 5 0 k e Vで、 総.ドーズ量が 7 X I 01 5 c m 2になるように燐の多段イオン注入を 行ない、 接合深さ L b (: = 0. 3 t mの埋め込みチャネル領域 2を形成 する。 次いで、 第 1 図 （ b ) に示すように、 その全面をイオン注入用 のマスクとなる L T 0で覆い、 フ才卜リソグラフィ一でゲー卜電極部 分のレジス卜を残して、フッ酸で L TO膜をエッチングする。次いで、 ホッ トキャリア耐性について、 埋め込みチャネル領域 2と、 ソース 5 あるいはドレイン 6との間の不純物濃度の関連を調べるために、 第 1 図 （d ) の埋め込みチャネル領域 2と、 ソース 5あるいはドレイン 6 との間の不純物濃度が 5 X 1 01 6 c m— 3〜 5 X 1 02° c m 3になる ように、 燐を 5 0 0°Cでイオン注入して低不純物濃度領域 1 1 を形成 する。 次いで、 ソース領域 5とドレイン領域 6とを形成するために、 全面を L T Oで覆い、 フォ卜リソグラフィ一により、 ソース領域とド レイン領域とをフォトレジス卜で規定した後に、 H F (フッ酸） でし T Oをエッチングして、 イオン注入されるソース領域とドレイン領域 とを開口する。 次いで、 5 0 0°Cで、 燐の多段イオン注入を行ない、 不純物濃度が 5 X 1 01 9 c m 3になるように、ソース 5とドレイン 6 とを形成した。 その後、 アルゴン雰囲気中で、 1 5 0 0°C、 3 0分間 にわたる活性化ァニールを行なう。
次いで、 それぞれのサンプルについて、 乾燥酸化を 1 2 0 0 °〇で 1 5 0分間行い、 約 5 0 n mのゲート絶縁膜 7を形成した。 次いで、 ァ ルゴン中で 3 0分間ァニールした後に、 室温までアルゴン中で冷却し た。 次いで、 9 5 0°Cで 3時間の水蒸気雰囲気中で熱処理をした試料 も作製した。 次いで、 アルゴン中で 3 0分間ァニールした後に、 室温 までアルゴン中で冷却した。 また、 P型ゲート電極 8は、 C V D法で 多結晶ポリシリコンを形成した後に、 その上にボロンを含んだ酸化物 膜をスピン塗布により形成して後、 9 0 0°Cで 3 0分の熱処理を行い、 ボロンを含んだ酸化物からポリシリコンへボロンを拡散することによ り形成した。 次いで、 P型多結晶シリコンとゲート絶縁膜をエツチン グすることによリゲー卜電極を形成した。 引き続いて、 L T Oを酸化 膜全面に堆積した後に、 ソース 5あるいはドレイン 6上の酸化膜 6を エッチングしてコンタク ト孔を開口した。 次いで、 その上にニッケル 膜を電子ビーム蒸着法で形成した後に、 ウエットエッチングにより金 属配線 1 0を形成した。 次いで、 良好な才一ミックコンタク 卜を形成 するために 1 0 0 0 °Cのアルゴン中で 5分間の熱処理を行い、 M l S 電界効果型トランジスタを完成させた。
ここで、ホッ トキヤリァ耐性は、 M I S電界効果型トランジスタに、 以下に記述する電気的なストレスを一定時間印加して、 閾値電圧の変 化量で評価した。 閾値電圧の変動量が小さいほど、 ホットキャリア耐 性は良好である。 その閾値電圧は、 よく知られた方法により求めた。 つまリ、ソースを 0 Vとして、 ドレインに 0 . 1 Vを印加した状態で、 0 Vから 3 0 Vまでのゲー卜電圧について、 ドレイン電流の 2分の 1 乗のプロッ卜がゲー卜電圧軸と交差する点の電圧として求めた。また、 電気的なストレスとしては、 ドレインに 5 V、 ゲートに 2 . 5 Vを 5 分間印加した。 測定したトランジスタは、 埋め込みチャネル領域とソ ース領域あるいはドレイン領域との間の不純物濃度が 5 X 1 0 1 6 c m一3〜 5 X 1 0 1 9 c m— 3になるように燐をイオン注入したものであ る。 この部分の不純物濃度が低いと、 空乏層が大きくなるためドレイ ン近傍での電界強度が小さくなリ、 この部分を通過する電子が高エネ ルギー状態になるのを抑制できるので、 散乱により、 基板からゲート 絶縁膜へ注入される電子数は、 抑制され、 ホッ トキャリア耐性が向上 する。 しかし、 この部分の不純物濃度が低すぎると、 この部分の抵抗 値が大きくなり トランジスタの駆動力が低下するので、 下限は、 5 X 1 0 1 6 c m— 3となる。 一方、 濃度が高過ぎると、 ドレイン近傍での電 界を緩和する効果がなく、 充分なホッ卜キヤリァ耐性が得られない。 測定の結果、 不純物濃度が 5 X Ί 0 1 9 c m 3以上で、 閾値電圧の変化 量が、 1 0 %を超えることが分かった。 これは、 変化が大きすぎて、 実際に使用されない領域の値に相当する。 したがって、 上限は、 5 X Ί 0 1 9 c m 3になる。
以上の説明では炭化珪素の場合について取リ扱ったが、 半導体基板 としては、 ダイヤモンド、 シリコン、 窒化ガリウムなどの半導体でも 上記と同様な効果があることは容易に理解できる。 産業上の利用可能性
この発明は上記した構成からなるので、 以下に説明するような利用 可能性を備えている。
本発明における第 1 の要点は、 P型ゲー卜電極を用いる半導体装置 の製造方法において、 ゲー卜絶縁膜を形成した後に水蒸気を含んだ雰 囲気中で熱処理をすることであり、 これにより、 ノーマリーオンにす ることなく N—領域を比較的高濃度にすることが可能になり、 チヤネ ル移動度を向上することができる。
また、 本発明における第 2の要点は、 ソース · ドレイン領域の接合 深さ X j と埋めこみチャネル形成用の接合深さ L b c比の最適化をし、 また、 ゲー卜絶縁膜を形成した後に水蒸気を含んだ雰囲気中で熱処理 をすることであり、 これによりチャネル移動度を向上することができ る。
また、 本発明における第 3の要点は、 上記の第 1 あるいは 2の要点に 加えて、 P型多結晶シリコンの濃度の最適化を行い、 また、 ゲート絶 緣膜を形成した後に水蒸気を含んだ雰囲気中で熱処理をすることであ リ、 これによりチャネル移動度を向上することができる。
また、 本発明における第 4の要点は、 上記の第 1 あるいは 2の要点 に加えて、 埋め込みチャネル領域の濃度の最適化を行い、 また、 ゲー 卜絶縁膜を形成した後に水蒸気を含んだ雰囲気中で熱処理をすること であり、 これによりチャネル移動度を向上することができる。
また、 本発明における第 5の要点は、 上記の第 1ないし第 4のいず れかのの要点に加えて、 P型多結晶シリコンゲー卜電極の上に高融点 金属のシリサイ ド膜を積層することによリゲー卜電極の抵抗値を下げ、 また、 ゲ一卜絶縁膜を形成した後に水蒸気を含んだ雰囲気中で熱処理 をすることであり、 これにより駆動力を向上することができる。
また、 本発明における第 6の要点は、 上記の第 5の要点に加えて、 タングステンあるいはモリブデンあるいはチタンのシリサイ ド膜を用 いると同時に、 ゲート絶縁膜を形成した後に水蒸気を含んだ雰囲気中 で熱処理をすることであり、 これによリ半導体装置の動作速度を向上 することができる。
また、 第 7および第 8の要点は、 上記の第 1 ないし第 6のいずれか の要点に加えて、 埋め込みチャネル領域とソース領域あるいはドレイ ン領域の間に埋め込みチャネル領域の不純物濃度以上でソース領域あ るいはドレイン領域の不純物濃度以下の不純物濃度の領域を設け、 ま た、 ゲー卜絶縁膜を形成した後に水蒸気を含んだ雰囲気中で熱処理を することであり、これによりホットキヤリア耐性を向上すると同時に、 駆動力を向上することができる。
また、 第 9および第 1 0の要点は、 上記の第 1ないし第 8のいずれ かの要点に加えて、 埋め込みチャネル領域直下に P型炭化珪素基板 1 の不純物濃度領域を設けることにより、 あるいは、 その濃度を最適化 し、 同時に、 ゲー卜絶縁膜を形成した後に水蒸気を含んだ雰囲気中で 熱処理をすることであり、 これによリパンチスルー耐性を向上しなが ら、 駆動力を上げることができる。
また、 第 1 1 の要点は、 上記の第 1ないし第 1 0のいずれかの要点 を含む半導体装置の製造方法において、ゲー卜絶縁膜を、乾燥酸素（ド ライ酸素） を用いた熱酸化法で形成した後、 水蒸気を含んだ雰囲気中 で熱処理をすることであり、 これによりチャネル移動度を向上するこ とができる。

Claims

請 求 の 範 囲
1 . P型の炭化珪素からなる領域が形成された半導体基板と、 該 P型 領域上にゲー卜絶縁膜が形成された構成と、 P型の特性を示すゲ一卜 電極 （8 ) が該ゲート絶縁膜上に形成された構成と、 該ゲート絶縁膜 ( 7 ) の下の半導体層に埋め込みチャネル領域 （2 ) を形成するのに 十分な不純物濃度の N型不純物領域が形成された構成と、 上記のゲー 卜絶縁膜とゲー卜電極に隣接して卜ランジスタを構成するソースとド レイン領域が N型不純物領域からなる構成とを有することを特徴とす る半導体装置において、
埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース ' ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0 °C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
2 . 請求の範囲第 1項に記載の半導体装置において、 ゲー卜絶縁膜と 炭化珪素との界面からの埋め込みチャネル領域の接合深さ（ L b c )と、 ゲー卜絶縁膜と炭化珪素との界面からの上記のソースとドレイン領域 の接合部の深さ （X j ) との比 （L b c ÷ X j ) が 0 . 2以上、 Ί . 0 以下の範囲にある半導体装置において、
埋めこみチャネル領域、 および、 ソース · ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース ' ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0°C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
3. 請求の範囲第 1項あるいは第 2項に記載の半導体装置の製造方法 において、 ゲート電極は、 ボロンが拡散され、 その不純物濃度が 1 X 1 01 6 c m— 3〜 1 X 1 021 c m 3の範囲にある多結晶シリコンであ る半導体装置において、
埋めこみチャネル領域、 および、 ソース ■ ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース · ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0 °C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
4. 請求の範囲第 1項あるいは第 2項に記載の半導体装置において、 埋め込みチャネル領域は、 窒素あるいは燐あるいは砒素が拡散され、 その最大不純物濃度が 5 X I 01 5 c m— 3〜 1 X I 0 1 8 c m 3である 半導体装置において、
埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース， ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0°C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
5. 請求の範囲第 1項、 第 2項、 第 3項あるいは第 4項に記載の半導 体装置で、 上記のゲート電極が、 高融点金属のシリサイド層を含む半 導体装置において、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲート絶縁膜を形成する工程の後に該ゲ一卜絶縁膜を、 水蒸 気を含んだ 5 0 0 °C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
6 . 請求の範囲第 5項に記載の半導体装置において、 高融点金属のシ リサイ ド層はタングステンあるいはモリブデンあるいはチタンのシリ サイド層である半導体装置において、
埋めこみチャネル領域、 および、 ソース · ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲート絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0 °C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
7 . 請求の範囲第 1項、 第 2項、 第 3項、 第 4項、 第 5項あるいは第 6項に記載の半導体装置において、 埋め込みチャネル領域の形成され る領域と、 ソース領域あるいはドレイン領域との間に、 埋め込みチヤ ネル領域を形成するための不純物拡散層領域の最大不純物濃度以上で ソース領域あるいはドレイン領域の不純物濃度以下の不純物濃度をも つ領域、 を有する半導体装置において、
埋めこみチャネル領域、 および、 ソース， ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース ' ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、 前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0°C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
8. 請求の範囲第 7項に記載の半導体装置において、 埋め込みチヤネ ル領域の形成される領域領域とソース領域あるいはドレイン領域との 間に、 最大不純物濃度が 5 X I 01 6 c m— 3〜 5 X 1 01 9 c m 3の窒 素、 燐あるいは砒素の拡散層を含む半導体装置において、
埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース， ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0°C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
9. 請求の範囲第 1項、 第 2項、 第 3項、 第 4項、 第 5項、 第 6項、 第 7項あるいは第 8項に記載の半導体装置において、 埋め込みチヤネ ル領域の形成される領域に隣接する直下に上記の半導体基板の不純物 濃度よりも高い P型の不純物拡散領域がある半導体装置において、 埋めこみチャネル領域、 および、 ソース · ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース ， ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0°C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
1 0. 請求の範囲第 9項に記載の半導体装置において、 埋め込みチ ャネル領域の形成される領域に隣接する直下の高濃度 P型不純物拡散 領域の最大不純物濃度が 1 X 1 01 7 c m— 3〜 1 X I 01 9 c m 3のァ ルミニゥ厶あるいはボロンの拡散層を含む半導体装置においてにおい て、
埋めこみチャネル領域、 および、 ソース ， ドレイン領域を形成する 工程と、
前記の、 埋めこみチャネル領域、 および、 ソース， ドレイン領域を 形成する工程の後、 ゲート絶縁膜を形成する工程と、
前記のゲー卜絶縁膜を形成する工程の後に該ゲー卜絶縁膜を、 水蒸 気を含んだ 5 0 0°C以上の雰囲気に晒す工程とを含むことを特徴とす る半導体装置の製造方法。
1 1 . 請求の範囲第 Ί項ないし第〗 0項のいずれかに記載された半 導体装置の製造方法において、ゲー卜絶縁膜を乾燥酸素（ドライ酸素） を用いた熱酸化法で形成することを特徴とする半導体装置の製造方法 <
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