JP2002222943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 36
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000012298 atmosphere Substances 0.000 claims abstract description 34
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 28
- 230000003647 oxidation Effects 0.000 claims abstract description 24
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000001301 oxygen Substances 0.000 claims abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 80
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052796 boron Inorganic materials 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000011574 phosphorus Substances 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 claims 1
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 28
- 238000010438 heat treatment Methods 0.000 description 22
- 230000005669 field effect Effects 0.000 description 15
- 229910052786 argon Inorganic materials 0.000 description 14
- 230000000694 effects Effects 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 101150000715 DA18 gene Proteins 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000012080 ambient air Substances 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【課題】炭化珪素基板を用いた半導体装置において、ノ
ーマリーオンにならず、しかも高いホットキャリア耐性
や、高パンスルー耐性、あるいは、高チャネル移動度を
有する埋め込みチャネル領域型トランジスタである半導
体装置の製造方法を提供することを目的としている。 【解決手段】Ｐ型の炭化珪素基板を用いた埋め込みチャ
ネル型トランジスタの製造方法において、埋めこみチャ
ンネル領域、および、ソース・ドレイン領域を形成する
工程と、その後、ゲート絶縁膜を形成する工程と、その
後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上の
雰囲気に晒す工程とを含む。また、ゲート絶縁膜を乾燥
酸素を用いた熱酸化法で形成する。
ーマリーオンにならず、しかも高いホットキャリア耐性
や、高パンスルー耐性、あるいは、高チャネル移動度を
有する埋め込みチャネル領域型トランジスタである半導
体装置の製造方法を提供することを目的としている。 【解決手段】Ｐ型の炭化珪素基板を用いた埋め込みチャ
ネル型トランジスタの製造方法において、埋めこみチャ
ンネル領域、および、ソース・ドレイン領域を形成する
工程と、その後、ゲート絶縁膜を形成する工程と、その
後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上の
雰囲気に晒す工程とを含む。また、ゲート絶縁膜を乾燥
酸素を用いた熱酸化法で形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素基板上
に作製した、基板の結晶面方位を規定し、不純物拡散層
を最適化した、金属―絶縁膜―半導体（MIS）電界効果
型トランジスタの製造方法に関し、特に、ゲート絶縁膜
の形成方法及びその後の熱処理を工夫した半導体装置の
製造方法に関している。
に作製した、基板の結晶面方位を規定し、不純物拡散層
を最適化した、金属―絶縁膜―半導体（MIS）電界効果
型トランジスタの製造方法に関し、特に、ゲート絶縁膜
の形成方法及びその後の熱処理を工夫した半導体装置の
製造方法に関している。
【０００２】
【従来の技術】炭化珪素基板の酸化方法とその後の熱処
理方法、及び埋め込みチャネル領域を有するMIS電界効
果型トランジスタについては、既にいくつかの発明が開
示されている。
理方法、及び埋め込みチャネル領域を有するMIS電界効
果型トランジスタについては、既にいくつかの発明が開
示されている。
【０００３】例えば、アメリカ合衆国特許（ＵＳＡ．Ｐ
ＡＴ．Ｎｏ．ＵＳ５８６４１５７号公報）に、２重ゲー
トを有するフラッシュメモリーの下側のゲートにＰ型電
極を用い、埋め込みチャネル領域にＮ型不純物を用いた
構造が記載されている。しかし、この記載は、２重ゲー
トを有するフラッシュメモリーについてであり、本発明
とは構造が異なる。また、Ｐ型ポリシリコン電極の濃度
と埋め込みチャネル領域の不純物濃度及びソース領域あ
るいはドレイン領域の深さとチャネル領域の深さの関係
については記載されていない。
ＡＴ．Ｎｏ．ＵＳ５８６４１５７号公報）に、２重ゲー
トを有するフラッシュメモリーの下側のゲートにＰ型電
極を用い、埋め込みチャネル領域にＮ型不純物を用いた
構造が記載されている。しかし、この記載は、２重ゲー
トを有するフラッシュメモリーについてであり、本発明
とは構造が異なる。また、Ｐ型ポリシリコン電極の濃度
と埋め込みチャネル領域の不純物濃度及びソース領域あ
るいはドレイン領域の深さとチャネル領域の深さの関係
については記載されていない。
【０００４】また、特開平８−１８６１７９号公報に
は、LDD構造を有するNチャネルトランジスタにおいて、
ゲート電極にＰ型電極を用い、埋め込みチャネル領域に
Ｎ型不純物を用いた構造が記載されている。しかし、こ
の公報においては、Ｐ型ポリシリコン電極の不純物濃度
及びソース領域あるいはドレイン領域の深さとチャネル
領域の深さの関係については記載されていない。
は、LDD構造を有するNチャネルトランジスタにおいて、
ゲート電極にＰ型電極を用い、埋め込みチャネル領域に
Ｎ型不純物を用いた構造が記載されている。しかし、こ
の公報においては、Ｐ型ポリシリコン電極の不純物濃度
及びソース領域あるいはドレイン領域の深さとチャネル
領域の深さの関係については記載されていない。
【０００５】また、特開平７−１３１０１６号公報に
は、トランジスタのチャネル形成面が六方晶炭化珪素単
結晶基板の（1,1,-2,0）面に対して平行であることを特
徴とするMIS電界効果トランジスタ構造が記載されてい
る。しかし、この公報においては、ゲート電極にＰ型電
極を用いた埋め込みチャネル領域型のMIS電界効果型ト
ランジスタについては記載されていない。
は、トランジスタのチャネル形成面が六方晶炭化珪素単
結晶基板の（1,1,-2,0）面に対して平行であることを特
徴とするMIS電界効果トランジスタ構造が記載されてい
る。しかし、この公報においては、ゲート電極にＰ型電
極を用いた埋め込みチャネル領域型のMIS電界効果型ト
ランジスタについては記載されていない。
【０００６】アメリカ合衆国特許（ＵＳＡ．ＰＡＴ．Ｎ
ｏ．ＵＳ５９７２８０１号公報）においては、炭化珪素
基板の酸化方法について、ゲート酸化膜を形成した後
に、600℃から1000℃で水蒸気を含む雰囲気にゲート酸
化膜をさらす処理を含む方法が記載されているが、この
工程によって炭化珪素基板がさらに酸化されてゲート酸
化膜厚が増加することのない条件で行なうものである。
一方、本発明においては、炭化珪素基板は僅かに酸化さ
れ、ゲート酸化膜厚が増加する点において異なってい
る。
ｏ．ＵＳ５９７２８０１号公報）においては、炭化珪素
基板の酸化方法について、ゲート酸化膜を形成した後
に、600℃から1000℃で水蒸気を含む雰囲気にゲート酸
化膜をさらす処理を含む方法が記載されているが、この
工程によって炭化珪素基板がさらに酸化されてゲート酸
化膜厚が増加することのない条件で行なうものである。
一方、本発明においては、炭化珪素基板は僅かに酸化さ
れ、ゲート酸化膜厚が増加する点において異なってい
る。
【０００７】また、シリコン基板にドライ酸化とウエッ
ト酸化を行なうプロセスが、特開平５−１２９５９６号
公報に開示されている。このプロセスは、その記載内容
から、ウエット酸化により、半導体基板が酸化され、ゲ
ート膜厚が増加するプロセスであることが、『（Ａ）は
ドライ酸化を８５分間行い、ゲート酸化膜の厚さを２
５．３ｎｍとした場合、（Ｂ）は同じくドライ酸化を８
０分間、その後ウエット酸化を１分間行い、膜厚を２
６．３ｎｍとした場合、』、という記述から分かる。
ト酸化を行なうプロセスが、特開平５−１２９５９６号
公報に開示されている。このプロセスは、その記載内容
から、ウエット酸化により、半導体基板が酸化され、ゲ
ート膜厚が増加するプロセスであることが、『（Ａ）は
ドライ酸化を８５分間行い、ゲート酸化膜の厚さを２
５．３ｎｍとした場合、（Ｂ）は同じくドライ酸化を８
０分間、その後ウエット酸化を１分間行い、膜厚を２
６．３ｎｍとした場合、』、という記述から分かる。
【０００８】しかし、この特開平５−１２９５９６号公
報には、埋め込みチャネル型のMIS電界効果型トランジ
スタの構成に関わる開示は見られない。この型のトラン
ジスタにおいては、拡散した不純物の形状にその性能が
大きく依存することが知られていることから、酸化工程
における熱処理と、不純物導入プロセスとの関わりは重
要である。本発明は、導入する不純物について、シリコ
ン基板よりも小さい拡散係数を持つ炭化珪素基板を用い
るため、埋め込みチャネル用の拡散層や、ソース・ドレ
イン拡散層を形成した後に酸化のための熱処理を行なう
ことが可能である。このように、本発明は、炭化珪素基
板を用いるために許容されるプロセスを開示している点
で、先の特開平５−１２９５９６号公報の発明とは異な
っている。
報には、埋め込みチャネル型のMIS電界効果型トランジ
スタの構成に関わる開示は見られない。この型のトラン
ジスタにおいては、拡散した不純物の形状にその性能が
大きく依存することが知られていることから、酸化工程
における熱処理と、不純物導入プロセスとの関わりは重
要である。本発明は、導入する不純物について、シリコ
ン基板よりも小さい拡散係数を持つ炭化珪素基板を用い
るため、埋め込みチャネル用の拡散層や、ソース・ドレ
イン拡散層を形成した後に酸化のための熱処理を行なう
ことが可能である。このように、本発明は、炭化珪素基
板を用いるために許容されるプロセスを開示している点
で、先の特開平５−１２９５９６号公報の発明とは異な
っている。
【０００９】
【発明が解決しようとする課題】一般に、炭化珪素基板
を用いた酸化膜-炭化珪素界面は、界面準位密度がシリ
コンＭＩＳトランジスタに比べて、約一桁高く、それに
より、炭化珪素基板を用いたMIS電界効果型トランジス
タは、シリコン基板をもちいたMIS電界効果型トランジ
スタよりもチャネル移動度が約１桁低いという問題があ
った。シリコンＭＩＳトランジスタの場合は、電子がソ
ースからドレインに流れるときに、上記の酸化膜と炭化
珪素との界面の影響を受けにくくするため、埋め込みチ
ャネル領域型のMIS電界効果型トランジスタが優れてい
ることが知られている。しかし、炭化珪素基板上のシリ
コンＭＩＳトランジスタを埋め込みチャネル領域型にす
る場合の構造は最適化されておらず、ノーマリーオン
（ゲート電圧がゼロでもソースとドレイン間に電流が流
れる現象）になりやすい。また、最適化が図られていな
い場合には、ホットキャリア耐性が悪く、十分なパンチ
スルー耐性も得られない。
を用いた酸化膜-炭化珪素界面は、界面準位密度がシリ
コンＭＩＳトランジスタに比べて、約一桁高く、それに
より、炭化珪素基板を用いたMIS電界効果型トランジス
タは、シリコン基板をもちいたMIS電界効果型トランジ
スタよりもチャネル移動度が約１桁低いという問題があ
った。シリコンＭＩＳトランジスタの場合は、電子がソ
ースからドレインに流れるときに、上記の酸化膜と炭化
珪素との界面の影響を受けにくくするため、埋め込みチ
ャネル領域型のMIS電界効果型トランジスタが優れてい
ることが知られている。しかし、炭化珪素基板上のシリ
コンＭＩＳトランジスタを埋め込みチャネル領域型にす
る場合の構造は最適化されておらず、ノーマリーオン
（ゲート電圧がゼロでもソースとドレイン間に電流が流
れる現象）になりやすい。また、最適化が図られていな
い場合には、ホットキャリア耐性が悪く、十分なパンチ
スルー耐性も得られない。
【００１０】この発明は上記に鑑み提案されたもので、
炭化珪素基板を用いた半導体装置において、埋め込みチ
ャネル領域型ＭＩＳトランジスタの構造やゲート絶縁膜
の形成方法や炭化珪素基板の面方位を最適化することに
よりノーマリーオンにならず、しかも高いホットキャリ
ア耐性や、高パンスルー耐性、あるいは、高チャネル移
動度を有する埋め込みチャネル領域型のトランジスタで
ある半導体装置の製造方法を提供することを目的として
いる。
炭化珪素基板を用いた半導体装置において、埋め込みチ
ャネル領域型ＭＩＳトランジスタの構造やゲート絶縁膜
の形成方法や炭化珪素基板の面方位を最適化することに
よりノーマリーオンにならず、しかも高いホットキャリ
ア耐性や、高パンスルー耐性、あるいは、高チャネル移
動度を有する埋め込みチャネル領域型のトランジスタで
ある半導体装置の製造方法を提供することを目的として
いる。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、半導体装置の製造方法に関係してお
り、Ｐ型の炭化珪素からなる領域が形成された半導体基
板と、該Ｐ型領域上にゲート絶縁膜が形成された構成
と、Ｐ型の特性を示すゲート電極が該ゲート絶縁膜上に
形成された構成と、該ゲート絶縁膜の下の半導体層に埋
め込みチャネル領域を形成するのに十分な不純物濃度の
Ｎ型不純物領域が形成された構成と、上記のゲート絶縁
膜とゲート電極に隣接してトランジスタを構成するソー
スとドレイン領域がＮ型不純物領域からなる構成とを有
することを特徴とする半導体装置において、埋めこみチ
ャンネル領域、および、ソース・ドレイン領域を形成す
る工程と、前記の、埋めこみチャンネル領域、および、
ソース・ドレイン領域を形成する工程の後、ゲート絶縁
膜を形成する工程と、前記のゲート絶縁膜を形成する工
程の後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以
上の雰囲気に晒す工程と、を含むことを特徴としてい
る。
に、第１の発明は、半導体装置の製造方法に関係してお
り、Ｐ型の炭化珪素からなる領域が形成された半導体基
板と、該Ｐ型領域上にゲート絶縁膜が形成された構成
と、Ｐ型の特性を示すゲート電極が該ゲート絶縁膜上に
形成された構成と、該ゲート絶縁膜の下の半導体層に埋
め込みチャネル領域を形成するのに十分な不純物濃度の
Ｎ型不純物領域が形成された構成と、上記のゲート絶縁
膜とゲート電極に隣接してトランジスタを構成するソー
スとドレイン領域がＮ型不純物領域からなる構成とを有
することを特徴とする半導体装置において、埋めこみチ
ャンネル領域、および、ソース・ドレイン領域を形成す
る工程と、前記の、埋めこみチャンネル領域、および、
ソース・ドレイン領域を形成する工程の後、ゲート絶縁
膜を形成する工程と、前記のゲート絶縁膜を形成する工
程の後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以
上の雰囲気に晒す工程と、を含むことを特徴としてい
る。
【００１２】また、第２の発明は、埋め込みチャネル領
域の形成される深さを最適化し、ゲート酸化膜の形成プ
ロセスを改善して高い移動度が得られるようにするため
に、第１の発明に加えて、請求項１に記載の半導体装置
において、ゲート絶縁膜と炭化珪素との界面からの埋め
込みチャネル領域の接合深さ（Lbc）と、ゲート絶縁膜
と炭化珪素との界面からの上記のソースとドレイン領域
の接合部の深さ（Xj）との比（Lbc÷Xj）が0.2以上、1.
0以下の範囲にある半導体装置において、埋めこみチャ
ンネル領域、および、ソース・ドレイン領域を形成する
工程と、前記の、埋めこみチャンネル領域、および、ソ
ース・ドレイン領域を形成する工程の後、ゲート絶縁膜
を形成する工程と、前記のゲート絶縁膜を形成する工程
の後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上
の雰囲気に晒す工程と、を含むことを特徴としている。
域の形成される深さを最適化し、ゲート酸化膜の形成プ
ロセスを改善して高い移動度が得られるようにするため
に、第１の発明に加えて、請求項１に記載の半導体装置
において、ゲート絶縁膜と炭化珪素との界面からの埋め
込みチャネル領域の接合深さ（Lbc）と、ゲート絶縁膜
と炭化珪素との界面からの上記のソースとドレイン領域
の接合部の深さ（Xj）との比（Lbc÷Xj）が0.2以上、1.
0以下の範囲にある半導体装置において、埋めこみチャ
ンネル領域、および、ソース・ドレイン領域を形成する
工程と、前記の、埋めこみチャンネル領域、および、ソ
ース・ドレイン領域を形成する工程の後、ゲート絶縁膜
を形成する工程と、前記のゲート絶縁膜を形成する工程
の後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上
の雰囲気に晒す工程と、を含むことを特徴としている。
【００１３】また、第３の発明は、第１あるいは第２の
発明に加えて、ゲート電極は、ボロンあるいはアルミニ
ウムが拡散され、その不純物濃度が1×1016cm-3〜1×10
21cm -3の範囲にある多結晶シリコンである半導体装置に
おいて、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程と、前記の、埋めこみチャン
ネル領域、および、ソース・ドレイン領域を形成する工
程の後、ゲート絶縁膜を形成する工程と、前記のゲート
絶縁膜を形成する工程の後に該ゲート絶縁膜を、水蒸気
を含んだ５００℃以上の雰囲気に晒す工程と、を含むこ
とを特徴としている。
発明に加えて、ゲート電極は、ボロンあるいはアルミニ
ウムが拡散され、その不純物濃度が1×1016cm-3〜1×10
21cm -3の範囲にある多結晶シリコンである半導体装置に
おいて、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程と、前記の、埋めこみチャン
ネル領域、および、ソース・ドレイン領域を形成する工
程の後、ゲート絶縁膜を形成する工程と、前記のゲート
絶縁膜を形成する工程の後に該ゲート絶縁膜を、水蒸気
を含んだ５００℃以上の雰囲気に晒す工程と、を含むこ
とを特徴としている。
【００１４】また、第４の発明は、埋め込みチャネル領
域に関するものであり、第１あるいは第２の発明に加え
て、埋め込みチャネル領域は、窒素あるいは燐あるいは
砒素が拡散され、その最大不純物濃度が5×1015cm-3〜1
×1018cm-3である半導体装置において、埋めこみチャン
ネル領域、および、ソース・ドレイン領域を形成する工
程と、前記の、埋めこみチャンネル領域、および、ソー
ス・ドレイン領域を形成する工程の後、ゲート絶縁膜を
形成する工程と、前記のゲート絶縁膜を形成する工程の
後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上の
雰囲気に晒す工程と、を含むことを特徴としている。
域に関するものであり、第１あるいは第２の発明に加え
て、埋め込みチャネル領域は、窒素あるいは燐あるいは
砒素が拡散され、その最大不純物濃度が5×1015cm-3〜1
×1018cm-3である半導体装置において、埋めこみチャン
ネル領域、および、ソース・ドレイン領域を形成する工
程と、前記の、埋めこみチャンネル領域、および、ソー
ス・ドレイン領域を形成する工程の後、ゲート絶縁膜を
形成する工程と、前記のゲート絶縁膜を形成する工程の
後に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上の
雰囲気に晒す工程と、を含むことを特徴としている。
【００１５】また、第５の発明は、ゲート電極の低抵抗
化に関するものであり、第１乃至第４のいずれかの発明
に加えて、上記のゲート電極が、高融点金属のシリサイ
ド層を含む半導体装置において、埋めこみチャンネル領
域、および、ソース・ドレイン領域を形成する工程と、
前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、前記のゲート絶縁膜を形成する工程の後に該
ゲート絶縁膜を、水蒸気を含んだ５００℃以上の雰囲気
に晒す工程と、を含むことを特徴としている。
化に関するものであり、第１乃至第４のいずれかの発明
に加えて、上記のゲート電極が、高融点金属のシリサイ
ド層を含む半導体装置において、埋めこみチャンネル領
域、および、ソース・ドレイン領域を形成する工程と、
前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、前記のゲート絶縁膜を形成する工程の後に該
ゲート絶縁膜を、水蒸気を含んだ５００℃以上の雰囲気
に晒す工程と、を含むことを特徴としている。
【００１６】また、第６の発明は、第５の発明に加え
て、高融点金属のシリサイド層はタングステンあるいは
モリブデンあるいはチタンのシリサイド層である半導体
装置において、埋めこみチャンネル領域、および、ソー
ス・ドレイン領域を形成する工程と、前記の、埋めこみ
チャンネル領域、および、ソース・ドレイン領域を形成
する工程の後、ゲート絶縁膜を形成する工程と、前記の
ゲート絶縁膜を形成する工程の後に該ゲート絶縁膜を、
水蒸気を含んだ５００℃以上の雰囲気に晒す工程と、を
含むことを特徴としている。
て、高融点金属のシリサイド層はタングステンあるいは
モリブデンあるいはチタンのシリサイド層である半導体
装置において、埋めこみチャンネル領域、および、ソー
ス・ドレイン領域を形成する工程と、前記の、埋めこみ
チャンネル領域、および、ソース・ドレイン領域を形成
する工程の後、ゲート絶縁膜を形成する工程と、前記の
ゲート絶縁膜を形成する工程の後に該ゲート絶縁膜を、
水蒸気を含んだ５００℃以上の雰囲気に晒す工程と、を
含むことを特徴としている。
【００１７】また、第７の発明は、ホットキャリア耐性
を向上させる技術に関するものであり、第１ないし第６
のいずれかの発明に加えて、埋め込みチャネル領域の形
成される領域と、ソース領域あるいはドレイン領域との
間に、埋め込みチャネル領域を形成するための不純物拡
散層領域の最大不純物濃度以上でソース領域あるいはド
レイン領域の不純物濃度以下の不純物濃度をもつ領域、
を有する半導体装置において、埋めこみチャンネル領
域、および、ソース・ドレイン領域を形成する工程と、
前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、前記のゲート絶縁膜を形成する工程の後に該
ゲート絶縁膜を、水蒸気を含んだ５００℃以上の雰囲気
に晒す工程と、を含むことを特徴としている。
を向上させる技術に関するものであり、第１ないし第６
のいずれかの発明に加えて、埋め込みチャネル領域の形
成される領域と、ソース領域あるいはドレイン領域との
間に、埋め込みチャネル領域を形成するための不純物拡
散層領域の最大不純物濃度以上でソース領域あるいはド
レイン領域の不純物濃度以下の不純物濃度をもつ領域、
を有する半導体装置において、埋めこみチャンネル領
域、および、ソース・ドレイン領域を形成する工程と、
前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、前記のゲート絶縁膜を形成する工程の後に該
ゲート絶縁膜を、水蒸気を含んだ５００℃以上の雰囲気
に晒す工程と、を含むことを特徴としている。
【００１８】また、第８の発明は、ホットキャリア耐性
を向上させる技術に関するものであり、第７の発明に加
えて、埋め込みチャネル領域の形成される領域領域とソ
ース領域あるいはドレイン領域との間に、最大不純物濃
度が5×1016cm-3〜5×1019cm -3の窒素、燐あるいは砒素
の拡散層を含む半導体装置において、埋めこみチャンネ
ル領域、および、ソース・ドレイン領域を形成する工程
と、前記の、埋めこみチャンネル領域、および、ソース
・ドレイン領域を形成する工程の後、ゲート絶縁膜を形
成する工程と、前記のゲート絶縁膜を形成する工程の後
に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上の雰
囲気に晒す工程と、を含むことを特徴としている。
を向上させる技術に関するものであり、第７の発明に加
えて、埋め込みチャネル領域の形成される領域領域とソ
ース領域あるいはドレイン領域との間に、最大不純物濃
度が5×1016cm-3〜5×1019cm -3の窒素、燐あるいは砒素
の拡散層を含む半導体装置において、埋めこみチャンネ
ル領域、および、ソース・ドレイン領域を形成する工程
と、前記の、埋めこみチャンネル領域、および、ソース
・ドレイン領域を形成する工程の後、ゲート絶縁膜を形
成する工程と、前記のゲート絶縁膜を形成する工程の後
に該ゲート絶縁膜を、水蒸気を含んだ５００℃以上の雰
囲気に晒す工程と、を含むことを特徴としている。
【００１９】また、第９の発明は、パンチスルー耐性の
向上に関するものであり、第１乃至第８のいずれかの発
明に加えて、埋め込みチャネル領域の形成される領域に
隣接する直下に上記の半導体基板の不純物濃度よりも高
いＰ型の不純物拡散領域がある半導体装置において、埋
めこみチャンネル領域、および、ソース・ドレイン領域
を形成する工程と、前記の、埋めこみチャンネル領域、
および、ソース・ドレイン領域を形成する工程の後、ゲ
ート絶縁膜を形成する工程と、前記のゲート絶縁膜を形
成する工程の後に該ゲート絶縁膜を、水蒸気を含んだ５
００℃以上の雰囲気に晒す工程と、を含むことを特徴と
している。
向上に関するものであり、第１乃至第８のいずれかの発
明に加えて、埋め込みチャネル領域の形成される領域に
隣接する直下に上記の半導体基板の不純物濃度よりも高
いＰ型の不純物拡散領域がある半導体装置において、埋
めこみチャンネル領域、および、ソース・ドレイン領域
を形成する工程と、前記の、埋めこみチャンネル領域、
および、ソース・ドレイン領域を形成する工程の後、ゲ
ート絶縁膜を形成する工程と、前記のゲート絶縁膜を形
成する工程の後に該ゲート絶縁膜を、水蒸気を含んだ５
００℃以上の雰囲気に晒す工程と、を含むことを特徴と
している。
【００２０】また、第１０の発明は、第９の発明に加え
て、埋め込みチャネル領域の形成される領域に隣接する
直下の高濃度Ｐ型不純物拡散領域の最大不純物濃度が1
×101 7cm-3〜1×1019cm-3のアルミニウムあるいはボロ
ンの拡散層を含む半導体装置においてにおいて、埋めこ
みチャンネル領域、および、ソース・ドレイン領域を形
成する工程と、前記の、埋めこみチャンネル領域、およ
び、ソース・ドレイン領域を形成する工程の後、ゲート
絶縁膜を形成する工程と、前記のゲート絶縁膜を形成す
る工程の後に該ゲート絶縁膜を、水蒸気を含んだ５００
℃以上の雰囲気に晒す工程と、を含むことを特徴として
いる。
て、埋め込みチャネル領域の形成される領域に隣接する
直下の高濃度Ｐ型不純物拡散領域の最大不純物濃度が1
×101 7cm-3〜1×1019cm-3のアルミニウムあるいはボロ
ンの拡散層を含む半導体装置においてにおいて、埋めこ
みチャンネル領域、および、ソース・ドレイン領域を形
成する工程と、前記の、埋めこみチャンネル領域、およ
び、ソース・ドレイン領域を形成する工程の後、ゲート
絶縁膜を形成する工程と、前記のゲート絶縁膜を形成す
る工程の後に該ゲート絶縁膜を、水蒸気を含んだ５００
℃以上の雰囲気に晒す工程と、を含むことを特徴として
いる。
【００２１】また、第１１の発明は、チャネル移動度の
向上に関するものであり、第１から第１０のいずれかに
記載された半導体装置の製造方法において、ゲート絶縁
膜を乾燥酸素（ドライ酸素）を用いた熱酸化法で形成す
ることを特徴としている。
向上に関するものであり、第１から第１０のいずれかに
記載された半導体装置の製造方法において、ゲート絶縁
膜を乾燥酸素（ドライ酸素）を用いた熱酸化法で形成す
ることを特徴としている。
【００２２】
【発明の実施の形態】以下にこの発明の実施の形態を図
を用いて詳細に説明する。先ず、実施例１として請求項
１〜６、あるいは９〜１０、に記載されている半導体装
置の製造方法について、具体的な製造プロセスを図１
（ａ）、（ｂ）、（ｃ）の順に示して説明する。その
後、それらの請求項に記載されている効果について説明
する。次いで、実施例２として請求項７、８に記載され
ている半導体装置の製造方法について、具体的な製造プ
ロセスを図１（ａ）、（ｂ）、（ｄ）の順に示して説明
する。その後に請求項７、８に記載されている効果につ
いて説明する。
を用いて詳細に説明する。先ず、実施例１として請求項
１〜６、あるいは９〜１０、に記載されている半導体装
置の製造方法について、具体的な製造プロセスを図１
（ａ）、（ｂ）、（ｃ）の順に示して説明する。その
後、それらの請求項に記載されている効果について説明
する。次いで、実施例２として請求項７、８に記載され
ている半導体装置の製造方法について、具体的な製造プ
ロセスを図１（ａ）、（ｂ）、（ｄ）の順に示して説明
する。その後に請求項７、８に記載されている効果につ
いて説明する。
【００２３】
【実施例】［実施例1］この実施例の具体的な製造プロ
セスは、図１（ａ）、（ｂ）、（ｃ）の順である。図１
（ａ）のＰ型炭化珪素基板１（4H-SiC、不純物濃度：5
×1015cm-3）を通常のRCA洗浄をした後に、Ｐ型炭化珪
素基板１にフォトリソグラフィー用のアライメントマー
クをRIE（Reactive ion etching）で形成した。次い
で、いくつかの試料はパンチスルー耐性の向上に対する
効果を調べるために、埋め込みチャネル領域の直下に相
当する深さに、アルミニウムをイオン注入することによ
り、Ｐ型炭化珪素基板１よりも高濃度になるようにする
ため、1×1016cm-3〜1×1019cm-3の不純物濃度をもった
パンチスルー防止領域３を形成した。
セスは、図１（ａ）、（ｂ）、（ｃ）の順である。図１
（ａ）のＰ型炭化珪素基板１（4H-SiC、不純物濃度：5
×1015cm-3）を通常のRCA洗浄をした後に、Ｐ型炭化珪
素基板１にフォトリソグラフィー用のアライメントマー
クをRIE（Reactive ion etching）で形成した。次い
で、いくつかの試料はパンチスルー耐性の向上に対する
効果を調べるために、埋め込みチャネル領域の直下に相
当する深さに、アルミニウムをイオン注入することによ
り、Ｐ型炭化珪素基板１よりも高濃度になるようにする
ため、1×1016cm-3〜1×1019cm-3の不純物濃度をもった
パンチスルー防止領域３を形成した。
【００２４】次いで、埋め込みチャネル領域２を、窒
素、燐、砒素などのＮ型不純物のイオン注入を行って形
成した。例えば、燐で接合深さ（Lbc）0.3μmの埋め込
みチャネル領域を形成する場合は、40〜250keVで、総ド
ーズ量が7×1015cm-2となるように多段注入し、所望の
プロファイルを形成した。本実施例では、図１（ｂ）に
示すソース５、ドレイン６の深さ（Xj）とLbcの比とチ
ャネル移度の関係を調べるために、Lbc＝0.1、0.2、0.
3、0.4、0.5μmの深さの埋め込みチャネル領域２を形成
した。チャネル移動度に対する埋め込みチャネル領域２
の濃度依存性を調べるために、Lbc＝0.3μmにおいて、5
×1015cm-3〜5×1017cm-3のイオン注入をした試料を作
製した。
素、燐、砒素などのＮ型不純物のイオン注入を行って形
成した。例えば、燐で接合深さ（Lbc）0.3μmの埋め込
みチャネル領域を形成する場合は、40〜250keVで、総ド
ーズ量が7×1015cm-2となるように多段注入し、所望の
プロファイルを形成した。本実施例では、図１（ｂ）に
示すソース５、ドレイン６の深さ（Xj）とLbcの比とチ
ャネル移度の関係を調べるために、Lbc＝0.1、0.2、0.
3、0.4、0.5μmの深さの埋め込みチャネル領域２を形成
した。チャネル移動度に対する埋め込みチャネル領域２
の濃度依存性を調べるために、Lbc＝0.3μmにおいて、5
×1015cm-3〜5×1017cm-3のイオン注入をした試料を作
製した。
【００２５】次いで、図１（ｂ）に示すようにソース領
域あるいはドレイン領域のイオン注入用マスク４を熱酸
化膜やCVD（ChemicalVapor Deposition）によるSiO2膜
で形成した。本実施例では、図１（ｂ）に示すようにイ
オン注入マスクとして、LTO(Lowtemperature oxide)膜
を用いた。LTO膜は、シランと酸素を４００℃〜８００
℃で反応させて、二酸化珪素をＰ型炭化珪素基板１に堆
積することにより形成した。次いで、フォトリソグラフ
ィーでソース・ドレイン領域を形成した後に、HF（フッ
酸）でLTOをエッチングしてイオン注入されるソース領
域あるいはドレイン領域を開口した。次いで、図１
（ｂ）に示したソース５あるいはドレイン６を形成する
ために500℃で、窒素、燐あるいは砒素を深さ（Xj）0.5
μmになるようにイオン注入する。本実施例では、埋め
込みチャネル領域２の形成と同じように多段注入によ
り、燐を用いて不純物濃度が5×1019cm-3になるように
形成した。
域あるいはドレイン領域のイオン注入用マスク４を熱酸
化膜やCVD（ChemicalVapor Deposition）によるSiO2膜
で形成した。本実施例では、図１（ｂ）に示すようにイ
オン注入マスクとして、LTO(Lowtemperature oxide)膜
を用いた。LTO膜は、シランと酸素を４００℃〜８００
℃で反応させて、二酸化珪素をＰ型炭化珪素基板１に堆
積することにより形成した。次いで、フォトリソグラフ
ィーでソース・ドレイン領域を形成した後に、HF（フッ
酸）でLTOをエッチングしてイオン注入されるソース領
域あるいはドレイン領域を開口した。次いで、図１
（ｂ）に示したソース５あるいはドレイン６を形成する
ために500℃で、窒素、燐あるいは砒素を深さ（Xj）0.5
μmになるようにイオン注入する。本実施例では、埋め
込みチャネル領域２の形成と同じように多段注入によ
り、燐を用いて不純物濃度が5×1019cm-3になるように
形成した。
【００２６】その後、アルゴン雰囲気中において1500℃
で30分間にわたる活性化アニールを行った。次いで、図
１（ｃ）に示すように1200℃で、O2あるいは、水蒸気を
含むガスで約150分間あるいは、約90分間酸化して、約5
0nmのゲート絶縁膜７を形成した。この時、水蒸気を含
むガスを用いた酸化としては、次のような方法があるこ
とが知られている。
で30分間にわたる活性化アニールを行った。次いで、図
１（ｃ）に示すように1200℃で、O2あるいは、水蒸気を
含むガスで約150分間あるいは、約90分間酸化して、約5
0nmのゲート絶縁膜７を形成した。この時、水蒸気を含
むガスを用いた酸化としては、次のような方法があるこ
とが知られている。
【００２７】1）水蒸気を加熱した蒸気を酸素あるい
は、不活性ガス（アルゴン、窒素、ヘリウム）で炭化珪
素基板まで流す。 2）H2とO2を900℃の温度で燃焼させることにより水蒸気
を発生させて炭化珪素基板まで流す。この場合にも、水
蒸気を不活性ガスと一緒に流してもよい。
は、不活性ガス（アルゴン、窒素、ヘリウム）で炭化珪
素基板まで流す。 2）H2とO2を900℃の温度で燃焼させることにより水蒸気
を発生させて炭化珪素基板まで流す。この場合にも、水
蒸気を不活性ガスと一緒に流してもよい。
【００２８】ここでは、2）の方法を用いた。次いで、
アルゴン中で30分間アニールした後に室温までアルゴン
中で冷却した。ただし、この工程は省いてもよい。ま
た、水蒸気を含んだ雰囲気での熱処理の効果を調べるた
めに、一部の試料は、H2とO2を800℃の温度で燃焼して
発生させた水蒸気をそのまま、炭化珪素基板まで流し
て、950℃で3時間熱処理をした。この際、水蒸気は、不
活性ガス（アルゴン、窒素、ヘリウム）と一緒に流して
もよい。
アルゴン中で30分間アニールした後に室温までアルゴン
中で冷却した。ただし、この工程は省いてもよい。ま
た、水蒸気を含んだ雰囲気での熱処理の効果を調べるた
めに、一部の試料は、H2とO2を800℃の温度で燃焼して
発生させた水蒸気をそのまま、炭化珪素基板まで流し
て、950℃で3時間熱処理をした。この際、水蒸気は、不
活性ガス（アルゴン、窒素、ヘリウム）と一緒に流して
もよい。
【００２９】その後にＰ型ゲート電極８を形成したが、
その方法としては、次のようにいくつかの方法が知られ
ている。 1）CVD法で多結晶ポリシリコンを形成した後に、ボロン
やフッ化ボロンをイオン注入することによりＰ型多結晶
シリコンを形成する。 2）CVD法で多結晶ポリシリコンを形成した後に、ボロン
を含んだSiO2膜をCVD法やスピン塗布により形成し、800
℃〜1100℃で熱処理して拡散することにより、Ｐ型多結
晶シリコンを形成する。 3）シランとジボランを一緒に流して600℃で熱処理する
ことによりボロンを拡散しながら多結晶シリコンを成長
させてＰ型多結晶シリコンを形成する。
その方法としては、次のようにいくつかの方法が知られ
ている。 1）CVD法で多結晶ポリシリコンを形成した後に、ボロン
やフッ化ボロンをイオン注入することによりＰ型多結晶
シリコンを形成する。 2）CVD法で多結晶ポリシリコンを形成した後に、ボロン
を含んだSiO2膜をCVD法やスピン塗布により形成し、800
℃〜1100℃で熱処理して拡散することにより、Ｐ型多結
晶シリコンを形成する。 3）シランとジボランを一緒に流して600℃で熱処理する
ことによりボロンを拡散しながら多結晶シリコンを成長
させてＰ型多結晶シリコンを形成する。
【００３０】本実施例では、2）の方法によって、900℃
で拡散時間を変えることにより不純物濃度1×1015cm-3
〜1×1021cm-3のＰ型多結晶シリコンを形成して、Ｐ型
ゲート電極の不純物濃度とチャネル移動度の関係を調べ
た。いくつかの試料は、シリサイド膜の効果を調べるた
めにＰ型多結晶シリコン上にWSi2膜、MoSi2膜及びTiSi2
膜の高融点金属シリサイド膜９を形成した。次いで、Ｐ
型多結晶シリコンあるいは、シリサイド膜とＰ型ポリシ
リコン膜の複合膜とゲート絶縁膜をエッチングすること
によりゲート電極を形成した。引き続いて、ソース領域
あるいはドレイン領域上の酸化膜をエッチングしてコン
タクト孔を開口した。次いで、ニッケル、チタン、アル
ミニウムを含有した金属あるいはこれらの積層膜を蒸着
あるいは、スパッタ法で形成した後に、RIEあるいは、
ウエットエッチングにより金属配線１０を形成した。本
実施例では、ニッケルを蒸着した後にウエットエッチン
グした。次いで、良好なオーミックコンタクトを形成す
るために1000℃のアルゴン中で5分間の熱処理を行い、M
IS電界効果型トランジスタを完成させた。
で拡散時間を変えることにより不純物濃度1×1015cm-3
〜1×1021cm-3のＰ型多結晶シリコンを形成して、Ｐ型
ゲート電極の不純物濃度とチャネル移動度の関係を調べ
た。いくつかの試料は、シリサイド膜の効果を調べるた
めにＰ型多結晶シリコン上にWSi2膜、MoSi2膜及びTiSi2
膜の高融点金属シリサイド膜９を形成した。次いで、Ｐ
型多結晶シリコンあるいは、シリサイド膜とＰ型ポリシ
リコン膜の複合膜とゲート絶縁膜をエッチングすること
によりゲート電極を形成した。引き続いて、ソース領域
あるいはドレイン領域上の酸化膜をエッチングしてコン
タクト孔を開口した。次いで、ニッケル、チタン、アル
ミニウムを含有した金属あるいはこれらの積層膜を蒸着
あるいは、スパッタ法で形成した後に、RIEあるいは、
ウエットエッチングにより金属配線１０を形成した。本
実施例では、ニッケルを蒸着した後にウエットエッチン
グした。次いで、良好なオーミックコンタクトを形成す
るために1000℃のアルゴン中で5分間の熱処理を行い、M
IS電界効果型トランジスタを完成させた。
【００３１】表１に、上記のプロセスによるMOSFETのチ
ャネル移動度に対するゲート酸化法と酸化後の熱処理及
び埋め込みチャネル構造の効果の比較を示す。
ャネル移動度に対するゲート酸化法と酸化後の熱処理及
び埋め込みチャネル構造の効果の比較を示す。
【００３２】
【表１】
【００３３】ここで、それぞれは、以下の条件のプロセ
スを示している。 １）乾燥酸化 ： 水蒸気を含まない酸素のみで、1200
℃で150分間の酸化。 ２）水蒸気酸化 ： H2とO2を900℃の温度で燃焼させ
ることにより水蒸気を発生させて基板まで流して、1200
℃で90分間の酸化。 ３）アルゴン処理 ： 酸化膜形成後に、アルゴン中、
1200℃で30分間熱処理をして、冷却処理。 ４）水蒸気後処理 ： アルゴン処理をした後に、H2と
O2を800℃の温度で燃焼して発生させた水蒸気を炭化珪
素基板まで流して、950℃で3時間熱処理をした後に、室
温まで冷却。
スを示している。 １）乾燥酸化 ： 水蒸気を含まない酸素のみで、1200
℃で150分間の酸化。 ２）水蒸気酸化 ： H2とO2を900℃の温度で燃焼させ
ることにより水蒸気を発生させて基板まで流して、1200
℃で90分間の酸化。 ３）アルゴン処理 ： 酸化膜形成後に、アルゴン中、
1200℃で30分間熱処理をして、冷却処理。 ４）水蒸気後処理 ： アルゴン処理をした後に、H2と
O2を800℃の温度で燃焼して発生させた水蒸気を炭化珪
素基板まで流して、950℃で3時間熱処理をした後に、室
温まで冷却。
【００３４】表１から、通常のMOSFETの場合には、ゲー
ト絶縁膜形成後にアルゴン熱処理をしただけでは、チャ
ネル移動度は、乾燥酸化、水蒸気酸化、共に同じ（共に
10cm 2/Vs）だが、さらに、水蒸気雰囲気での熱処理をす
ると、乾燥酸化では25cm2/Vs、水蒸気酸化では、15cm2/
Vsであり、ゲート酸化膜形成後に水蒸気処理によりチャ
ネル移動度が向上したことが分かる。
ト絶縁膜形成後にアルゴン熱処理をしただけでは、チャ
ネル移動度は、乾燥酸化、水蒸気酸化、共に同じ（共に
10cm 2/Vs）だが、さらに、水蒸気雰囲気での熱処理をす
ると、乾燥酸化では25cm2/Vs、水蒸気酸化では、15cm2/
Vsであり、ゲート酸化膜形成後に水蒸気処理によりチャ
ネル移動度が向上したことが分かる。
【００３５】さらに、ゲート酸化膜形成を、乾燥酸化で
行ったほうが、チャネル移動度が高い。これは、埋め込
みチャネル構造MOSFETでも同じである。アルゴン熱処理
だけで、ゲート酸化が乾燥酸化の場合には、ノーマリー
オンになってしまうので、実際には、使用できないが、
ゲート絶縁膜を水蒸気酸化で形成すると、50cm2/Vsにな
り、埋め込みチャネル構造により、チャネル移動度が向
上する。
行ったほうが、チャネル移動度が高い。これは、埋め込
みチャネル構造MOSFETでも同じである。アルゴン熱処理
だけで、ゲート酸化が乾燥酸化の場合には、ノーマリー
オンになってしまうので、実際には、使用できないが、
ゲート絶縁膜を水蒸気酸化で形成すると、50cm2/Vsにな
り、埋め込みチャネル構造により、チャネル移動度が向
上する。
【００３６】さらに、ゲート絶縁膜形成後の水蒸気処理
を行なうと、ゲート絶縁膜形成を乾燥酸化で行った場合
は、チャネル移動度は140cm2/Vs、水蒸気酸化の場合に
は、125cm2/Vsとなり、埋め込みチャネル構造と酸化後
の水蒸気処理を組み合わせることによりチャネル移動度
が飛躍的に向上することがわかる。特に、ゲート絶縁膜
形成を乾燥酸素で行った場合には、チャネル移動度が最
も高くなった。
を行なうと、ゲート絶縁膜形成を乾燥酸化で行った場合
は、チャネル移動度は140cm2/Vs、水蒸気酸化の場合に
は、125cm2/Vsとなり、埋め込みチャネル構造と酸化後
の水蒸気処理を組み合わせることによりチャネル移動度
が飛躍的に向上することがわかる。特に、ゲート絶縁膜
形成を乾燥酸素で行った場合には、チャネル移動度が最
も高くなった。
【００３７】上記のゲート絶縁膜形成後の水蒸気処理に
より、ゲート酸化膜厚は、極僅かに（0.1〜0.5ｎｍ程
度）増加したが、移動度の算出においては、ゲート酸化
膜厚の変化は無いものとした。従って、実際には、移動
度の差は、上記の値よりも極僅かに大きいことが分か
る。
より、ゲート酸化膜厚は、極僅かに（0.1〜0.5ｎｍ程
度）増加したが、移動度の算出においては、ゲート酸化
膜厚の変化は無いものとした。従って、実際には、移動
度の差は、上記の値よりも極僅かに大きいことが分か
る。
【００３８】ゲート絶縁膜形成後の水蒸気処理を時間の
関数でみると、水蒸気処理時間が０（ゼロ）から増加す
るに従って、チャネル移動度は改善されるが、さらに長
時間に渡る水蒸気処理を行なうと、チャネル移動度は低
下する傾向がみられた。従って、水蒸気処理を行なわな
い場合よりも下回るチャネル移動度を示す時間（限界時
間）まで、上記の水蒸気処理は有効である。しかし、こ
の限界時間は、基板の不純物濃度などにより変わってし
まうため、一義的に指定することはできない。また、チ
ャネル移動度が最大となる最適時間も存在することは容
易に理解できる。本発明の水蒸気処理の時間は、このよ
うな最適時間において行なうことが望ましい。
関数でみると、水蒸気処理時間が０（ゼロ）から増加す
るに従って、チャネル移動度は改善されるが、さらに長
時間に渡る水蒸気処理を行なうと、チャネル移動度は低
下する傾向がみられた。従って、水蒸気処理を行なわな
い場合よりも下回るチャネル移動度を示す時間（限界時
間）まで、上記の水蒸気処理は有効である。しかし、こ
の限界時間は、基板の不純物濃度などにより変わってし
まうため、一義的に指定することはできない。また、チ
ャネル移動度が最大となる最適時間も存在することは容
易に理解できる。本発明の水蒸気処理の時間は、このよ
うな最適時間において行なうことが望ましい。
【００３９】以下には、請求項1から10に対応する実施
形態を示し、また、ゲート絶縁膜形成後の水蒸気処理以
外の効果について説明する。
形態を示し、また、ゲート絶縁膜形成後の水蒸気処理以
外の効果について説明する。
【００４０】図２に、ゲート電極にそれぞれＰ型多結晶
シリコン、Ｎ型多結晶シリコン、アルミニウムを用いた
MIS電界効果型トランジスタの、閾値電圧とチャネル移
動度との測定によって得られた関係を示す。同じ閾値電
圧で比較すると、ゲート電極にＰ型多結晶シリコンを用
いることにより、Ｎ型多結晶シリコンやアルミニウムを
ゲート電極に用いた場合よりもチャネル移動度が大きく
なる。これは、ゲート電極の極性により、同じ閾値にす
るために必要な、チャンネル部へのイオン注入量の違い
によるものであり、詳細は、以下の理由によるものと考
えられる。
シリコン、Ｎ型多結晶シリコン、アルミニウムを用いた
MIS電界効果型トランジスタの、閾値電圧とチャネル移
動度との測定によって得られた関係を示す。同じ閾値電
圧で比較すると、ゲート電極にＰ型多結晶シリコンを用
いることにより、Ｎ型多結晶シリコンやアルミニウムを
ゲート電極に用いた場合よりもチャネル移動度が大きく
なる。これは、ゲート電極の極性により、同じ閾値にす
るために必要な、チャンネル部へのイオン注入量の違い
によるものであり、詳細は、以下の理由によるものと考
えられる。
【００４１】Ｎ型不純物を埋め込みチャネル領域２に注
入すると、ゲート絶縁膜とＰ型炭化珪素基板１との界面
から離れた、深い位置にチャネルの中心が形成されるの
で、界面近傍の高電界の影響を受けにくくなるキャリア
の数が増え、チャネル移動度が増加する。同様に、チャ
ネル領域に注入するＰ型不純物濃度が小さければ、移動
度が増加する。しかし、チャネル移動度を増加しようと
して、埋め込みチャネル領域２のＮ型不純物をさらに増
加すると、閾値電圧がさらに低下して、負電圧になって
しまうと、電圧がゼロでも電流が流れる状態、つまり、
ノーマリーオンの状態になってしまう。
入すると、ゲート絶縁膜とＰ型炭化珪素基板１との界面
から離れた、深い位置にチャネルの中心が形成されるの
で、界面近傍の高電界の影響を受けにくくなるキャリア
の数が増え、チャネル移動度が増加する。同様に、チャ
ネル領域に注入するＰ型不純物濃度が小さければ、移動
度が増加する。しかし、チャネル移動度を増加しようと
して、埋め込みチャネル領域２のＮ型不純物をさらに増
加すると、閾値電圧がさらに低下して、負電圧になって
しまうと、電圧がゼロでも電流が流れる状態、つまり、
ノーマリーオンの状態になってしまう。
【００４２】一般に、MIS電界効果型トランジスタで
は、ゲート電極の仕事関数と半導体の仕事関数との差が
大きいほど、閾値電圧は大きくなることが知られてい
る。また、ゲート電極の仕事関数と半導体基板の仕事関
数とは、ゲート電極にアルミニウムとＮ型多結晶シリコ
ンを用いた場合は、ほとんど変わらないが、Ｐ型ポリシ
リコンを用いると、半導体基板に比べて、約1Ｖ大きく
なることも知られている。したがって、ゲート電極にＰ
型ポリシリコンを用いることにより、Ｎ型不純物をチャ
ンネル部へ注入してもノーマリーオンの状態になること
を抑制することができ、同じ閾値電圧でも、ゲート電極
にアルミニウムとＮ型多結晶シリコンを用いた場合に比
べて、埋め込みチャネル領域形成用に、より高濃度の不
純物を注入できるので、より深い位置にチャネルを形成
することができ、従って、チャネル移動度を増加するこ
とができる。
は、ゲート電極の仕事関数と半導体の仕事関数との差が
大きいほど、閾値電圧は大きくなることが知られてい
る。また、ゲート電極の仕事関数と半導体基板の仕事関
数とは、ゲート電極にアルミニウムとＮ型多結晶シリコ
ンを用いた場合は、ほとんど変わらないが、Ｐ型ポリシ
リコンを用いると、半導体基板に比べて、約1Ｖ大きく
なることも知られている。したがって、ゲート電極にＰ
型ポリシリコンを用いることにより、Ｎ型不純物をチャ
ンネル部へ注入してもノーマリーオンの状態になること
を抑制することができ、同じ閾値電圧でも、ゲート電極
にアルミニウムとＮ型多結晶シリコンを用いた場合に比
べて、埋め込みチャネル領域形成用に、より高濃度の不
純物を注入できるので、より深い位置にチャネルを形成
することができ、従って、チャネル移動度を増加するこ
とができる。
【００４３】図３にソース・ドレイン拡散層の接合深さ
Xj=0.5μmでの、Lbc÷Xj依存性を示す。図３の縦軸は、
チャネル移動度を埋め込みチャネル領域がない試料のチ
ャネル移動度で規格化した場合を示している。この評価
はLbcが0.2以上で行い、0.2でも効果があることを確認
した。よって、横軸の下限は0.2に制限される。一方、
横軸が1より大きくなると、チャネル移動度は大きくな
るが、閾値が負になり、ノーマリーオンになるため、実
際に使うのは困難である。したがって、横軸（Lbc÷X
j）は、0.2〜1.0に限定される。特に、0.4〜1.0の範囲
で有効である。
Xj=0.5μmでの、Lbc÷Xj依存性を示す。図３の縦軸は、
チャネル移動度を埋め込みチャネル領域がない試料のチ
ャネル移動度で規格化した場合を示している。この評価
はLbcが0.2以上で行い、0.2でも効果があることを確認
した。よって、横軸の下限は0.2に制限される。一方、
横軸が1より大きくなると、チャネル移動度は大きくな
るが、閾値が負になり、ノーマリーオンになるため、実
際に使うのは困難である。したがって、横軸（Lbc÷X
j）は、0.2〜1.0に限定される。特に、0.4〜1.0の範囲
で有効である。
【００４４】図４に、Ｐ型ポリシリコンゲートの不純物
濃度と閾値電圧との、測定によって得られた関係を示
す。Ｐ型ポリシリコンゲート電極中の不純物濃度が高い
ほど、ゲート電極と半導体基板との仕事関数差が大きく
なるので、閾値が大きくなる。反対に、不純物濃度が小
さいほど、閾値電圧は小さくなり、1×1016cm-3でゼロ
になるので、不純物濃度の下限は1×1016cm-3である。
多結晶シリコンに注入可能なボロンの濃度は、1×1021c
m-3なので、上限は、1×1021cm-3になる。
濃度と閾値電圧との、測定によって得られた関係を示
す。Ｐ型ポリシリコンゲート電極中の不純物濃度が高い
ほど、ゲート電極と半導体基板との仕事関数差が大きく
なるので、閾値が大きくなる。反対に、不純物濃度が小
さいほど、閾値電圧は小さくなり、1×1016cm-3でゼロ
になるので、不純物濃度の下限は1×1016cm-3である。
多結晶シリコンに注入可能なボロンの濃度は、1×1021c
m-3なので、上限は、1×1021cm-3になる。
【００４５】図５に、埋め込みチャネル領域２の、不純
物濃度とチャネル移動度（不純物濃度ゼロの時の値での
規格値）との、測定によって得られた関係を示す。評価
した不純物濃度の下限値は5×1015cm-3であるが、この
値で十分に効果がでているので下限値は5×1015cm-3に
なる。一方、1×1018cm-3以上で閾値電圧が負になり実
際の使用が難しくなるので上限値は、1×1018cm-3とな
る。
物濃度とチャネル移動度（不純物濃度ゼロの時の値での
規格値）との、測定によって得られた関係を示す。評価
した不純物濃度の下限値は5×1015cm-3であるが、この
値で十分に効果がでているので下限値は5×1015cm-3に
なる。一方、1×1018cm-3以上で閾値電圧が負になり実
際の使用が難しくなるので上限値は、1×1018cm-3とな
る。
【００４６】パンチスルーを抑制するために埋め込みチ
ャネル領域２の直下に設けたP+領域については、パンチ
スルー防止領域の不純物濃度が、1×1017cm-3より低濃
度では、パンチスルーを起こすゲート電圧は、P+領域が
ない場合と同じであり、従って、その濃度では効果はな
い。しかし、1×1017cm-3以上で、パンチスルーを起こ
すゲート電圧が増加するので、不純物濃度の下限は1×1
017cm-3である。
ャネル領域２の直下に設けたP+領域については、パンチ
スルー防止領域の不純物濃度が、1×1017cm-3より低濃
度では、パンチスルーを起こすゲート電圧は、P+領域が
ない場合と同じであり、従って、その濃度では効果はな
い。しかし、1×1017cm-3以上で、パンチスルーを起こ
すゲート電圧が増加するので、不純物濃度の下限は1×1
017cm-3である。
【００４７】一方、上記のP+領域の不純物濃度が1×10
19cm-3以上では、活性化アニール時に不純物が拡散し
て、その上にある埋め込みチャネル領域中のＮ型不純物
を相殺してしまうため、埋め込みチャネル領域としての
機能阻害してしまう。このため、上限は、1×1019cm-3
である。
19cm-3以上では、活性化アニール時に不純物が拡散し
て、その上にある埋め込みチャネル領域中のＮ型不純物
を相殺してしまうため、埋め込みチャネル領域としての
機能阻害してしまう。このため、上限は、1×1019cm-3
である。
【００４８】また、ボロンが高濃度に注入された多結晶
シリコンの比抵抗値は、ミリΩcmの水準であるが、高融
点金属のシリサイド、例えばMoSi2，WSi2とTiSi2の比抵
抗値は、各々、60μΩcm、50μΩcm、15μΩcmであるの
で、不純物が注入され低抵抗化された多結晶シリコンよ
りも、多結晶シリコンとシリサイドの複合膜の方がゲー
ト電極の抵抗値が下がる。このためＰ型ポリシリコンを
用いる場合でも、上記のシリサイドとの積層膜であるポ
リサイド構造を用いた方が、回路を構成する上では有利
なことは容易に理解できる。このようにポリサイド構造
とする場合の閾値は、Ｐ型ポリシリコンのみを用いる場
合にほぼ等しく、従って、チャネル移動度もその場合に
ほぼ等しくなる。
シリコンの比抵抗値は、ミリΩcmの水準であるが、高融
点金属のシリサイド、例えばMoSi2，WSi2とTiSi2の比抵
抗値は、各々、60μΩcm、50μΩcm、15μΩcmであるの
で、不純物が注入され低抵抗化された多結晶シリコンよ
りも、多結晶シリコンとシリサイドの複合膜の方がゲー
ト電極の抵抗値が下がる。このためＰ型ポリシリコンを
用いる場合でも、上記のシリサイドとの積層膜であるポ
リサイド構造を用いた方が、回路を構成する上では有利
なことは容易に理解できる。このようにポリサイド構造
とする場合の閾値は、Ｐ型ポリシリコンのみを用いる場
合にほぼ等しく、従って、チャネル移動度もその場合に
ほぼ等しくなる。
【００４９】［実施例２］この実施例の具体的な製造プ
ロセスは、図１（ａ）、（ｂ）、（ｄ）の順である。図
１（ａ）のＰ型炭化珪素基板１（不純物濃度：5×1015c
m-3）を、通常のRCA洗浄をした後に、Ｐ型炭化珪素基板
１にフォトリソグラフィー用のアライメントマークを、
RIE（Reactive ion etching）で形成した。次いで、500
℃で、40〜250keVで、総ドーズ量が7×1015cm-2になる
ように燐の多段イオン注入を行ない、接合深さLbc＝0.3
μmの埋め込みチャネル領域２を形成した。次いで、図
１（ｂ）に示すように、その全面をイオン注入用のマス
クとなるLTOで覆い、フォトリソグラフィーでゲート電
極部分のレジストを残して、フッ酸でLTO膜をエッチン
グした。次いで、ホットキャリア耐性について、埋め込
みチャネル領域２と、ソース５あるいはドレイン６との
間の不純物濃度の関連を調べるために、図１（ｄ）の埋
め込みチャネル領域２と、ソース５あるいはドレイン６
との間の不純物濃度が5×1016cm-3〜5×1020cm-3になる
ように、燐を500℃でイオン注入して低不純物濃度領域
１１を形成した。次いで、ソース領域５とドレイン領域
６とを形成するために、全面をLTOで覆い、フォトリソ
グラフィーにより、ソース領域とドレイン領域とをフォ
トレジストで規定した後に、HF（フッ酸）でLTOをエッ
チングして、イオン注入されるソース領域とドレイン領
域とを開口した。次いで、500℃で、燐の多段イオン注
入を行ない、不純物濃度が5×1019cm-3になるように、
ソース５とドレイン６とを形成した。その後、アルゴン
雰囲気中で、1500℃、30分間にわたる活性化アニールを
行った。
ロセスは、図１（ａ）、（ｂ）、（ｄ）の順である。図
１（ａ）のＰ型炭化珪素基板１（不純物濃度：5×1015c
m-3）を、通常のRCA洗浄をした後に、Ｐ型炭化珪素基板
１にフォトリソグラフィー用のアライメントマークを、
RIE（Reactive ion etching）で形成した。次いで、500
℃で、40〜250keVで、総ドーズ量が7×1015cm-2になる
ように燐の多段イオン注入を行ない、接合深さLbc＝0.3
μmの埋め込みチャネル領域２を形成した。次いで、図
１（ｂ）に示すように、その全面をイオン注入用のマス
クとなるLTOで覆い、フォトリソグラフィーでゲート電
極部分のレジストを残して、フッ酸でLTO膜をエッチン
グした。次いで、ホットキャリア耐性について、埋め込
みチャネル領域２と、ソース５あるいはドレイン６との
間の不純物濃度の関連を調べるために、図１（ｄ）の埋
め込みチャネル領域２と、ソース５あるいはドレイン６
との間の不純物濃度が5×1016cm-3〜5×1020cm-3になる
ように、燐を500℃でイオン注入して低不純物濃度領域
１１を形成した。次いで、ソース領域５とドレイン領域
６とを形成するために、全面をLTOで覆い、フォトリソ
グラフィーにより、ソース領域とドレイン領域とをフォ
トレジストで規定した後に、HF（フッ酸）でLTOをエッ
チングして、イオン注入されるソース領域とドレイン領
域とを開口した。次いで、500℃で、燐の多段イオン注
入を行ない、不純物濃度が5×1019cm-3になるように、
ソース５とドレイン６とを形成した。その後、アルゴン
雰囲気中で、1500℃、30分間にわたる活性化アニールを
行った。
【００５０】次いで、それぞれのサンプルについて、乾
燥酸化を1200℃で150分間行い、約50nmのゲート絶縁膜
７を形成した。次いで、アルゴン中で30分間アニールし
た後に、室温までアルゴン中で冷却した。次いで、950
℃で3時間の水蒸気雰囲気中で熱処理をした試料も作製
した。次いで、アルゴン中で30分間アニールした後に、
室温までアルゴン中で冷却した。また、Ｐ型ゲート電極
８は、CVD法で多結晶ポリシリコンを形成した後に、そ
の上にボロンを含んだ酸化物膜をスピン塗布により形成
して後、900℃で30分の熱処理を行い、ボロンを含んだ
酸化物からポリシリコンへボロンを拡散することにより
形成した。次いで、Ｐ型多結晶シリコンとゲート絶縁膜
をエッチングすることによりゲート電極を形成した。引
き続いて、LTOを酸化膜全面に堆積した後に、ソース５
あるいはドレイン６上の酸化膜６をエッチングしてコン
タクト孔を開口した。次いで、その上にニッケル膜を電
子ビーム蒸着法で形成した後に、ウエットエッチングに
より金属配線１０を形成した。次いで、良好なオーミッ
クコンタクトを形成するために1000℃のアルゴン中で5
分間の熱処理を行い、MIS電界効果型トランジスタを完
成させた。
燥酸化を1200℃で150分間行い、約50nmのゲート絶縁膜
７を形成した。次いで、アルゴン中で30分間アニールし
た後に、室温までアルゴン中で冷却した。次いで、950
℃で3時間の水蒸気雰囲気中で熱処理をした試料も作製
した。次いで、アルゴン中で30分間アニールした後に、
室温までアルゴン中で冷却した。また、Ｐ型ゲート電極
８は、CVD法で多結晶ポリシリコンを形成した後に、そ
の上にボロンを含んだ酸化物膜をスピン塗布により形成
して後、900℃で30分の熱処理を行い、ボロンを含んだ
酸化物からポリシリコンへボロンを拡散することにより
形成した。次いで、Ｐ型多結晶シリコンとゲート絶縁膜
をエッチングすることによりゲート電極を形成した。引
き続いて、LTOを酸化膜全面に堆積した後に、ソース５
あるいはドレイン６上の酸化膜６をエッチングしてコン
タクト孔を開口した。次いで、その上にニッケル膜を電
子ビーム蒸着法で形成した後に、ウエットエッチングに
より金属配線１０を形成した。次いで、良好なオーミッ
クコンタクトを形成するために1000℃のアルゴン中で5
分間の熱処理を行い、MIS電界効果型トランジスタを完
成させた。
【００５１】ここで、ホットキャリア耐性は、MIS電界
効果型トランジスタに、以下に記述する電気的なストレ
スを一定時間印加して、閾値電圧の変化量で評価した。
閾値電圧の変動量が小さいほど、ホットキャリア耐性は
良好である。その閾値電圧は、よく知られた方法により
求めた。つまり、ソースを０Ｖとして、ドレインに0.1V
を印加した状態で、0Vから30Vまでのゲート電圧につい
て、ドレイン電流の2分の1乗のプロットがゲート電圧軸
と交差する点の電圧として求めた。また、電気的なスト
レスとしては、ドレインに5V、ゲートに2.5Vを5分間印
加した。測定したトランジスタは、埋め込みチャネル領
域とソース領域あるいはドレイン領域との間の不純物濃
度が5×1016cm-3〜5×1019cm-3になるように燐をイオン
注入したものである。この部分の不純物濃度が低いと、
空乏層が大きくなるためドレイン近傍での電界強度が小
さくなり、この部分を通過する電子が高エネルギー状態
になるのを抑制できるので、散乱により、基板からゲー
ト絶縁膜へ注入される電子数は、抑制され、ホットキャ
リア耐性が向上する。しかし、この部分の不純物濃度が
低すぎると、この部分の抵抗値が大きくなりトランジス
タの駆動力が低下するので、下限は、5×1016cm-3とな
る。一方、濃度が高過ぎると、ドレイン近傍での電界を
緩和する効果がなく、充分なホットキャリア耐性が得ら
れない。測定の結果、不純物濃度が5×1019cm-3以上
で、閾値電圧の変化量が、10％を超えることが分かっ
た。これは、変化が大きすぎて、実際に使用されない領
域の値に相当する。したがって、上限は、5×1019cm-3
になる。
効果型トランジスタに、以下に記述する電気的なストレ
スを一定時間印加して、閾値電圧の変化量で評価した。
閾値電圧の変動量が小さいほど、ホットキャリア耐性は
良好である。その閾値電圧は、よく知られた方法により
求めた。つまり、ソースを０Ｖとして、ドレインに0.1V
を印加した状態で、0Vから30Vまでのゲート電圧につい
て、ドレイン電流の2分の1乗のプロットがゲート電圧軸
と交差する点の電圧として求めた。また、電気的なスト
レスとしては、ドレインに5V、ゲートに2.5Vを5分間印
加した。測定したトランジスタは、埋め込みチャネル領
域とソース領域あるいはドレイン領域との間の不純物濃
度が5×1016cm-3〜5×1019cm-3になるように燐をイオン
注入したものである。この部分の不純物濃度が低いと、
空乏層が大きくなるためドレイン近傍での電界強度が小
さくなり、この部分を通過する電子が高エネルギー状態
になるのを抑制できるので、散乱により、基板からゲー
ト絶縁膜へ注入される電子数は、抑制され、ホットキャ
リア耐性が向上する。しかし、この部分の不純物濃度が
低すぎると、この部分の抵抗値が大きくなりトランジス
タの駆動力が低下するので、下限は、5×1016cm-3とな
る。一方、濃度が高過ぎると、ドレイン近傍での電界を
緩和する効果がなく、充分なホットキャリア耐性が得ら
れない。測定の結果、不純物濃度が5×1019cm-3以上
で、閾値電圧の変化量が、10％を超えることが分かっ
た。これは、変化が大きすぎて、実際に使用されない領
域の値に相当する。したがって、上限は、5×1019cm-3
になる。
【００５２】
【発明の効果】この発明は上記した構成からなるので、
以下に説明するような効果を奏することができる。
以下に説明するような効果を奏することができる。
【００５３】第１の発明では、Ｐ型ゲート電極を用いる
半導体装置の製造方法において、ゲート絶縁膜を形成し
た後に水蒸気を含んだ雰囲気中で熱処理をすることによ
り、ノーマリーオンにすることなくN-領域を比較的高濃
度にすることが可能になり、チャネル移動度を向上する
ことができた。
半導体装置の製造方法において、ゲート絶縁膜を形成し
た後に水蒸気を含んだ雰囲気中で熱処理をすることによ
り、ノーマリーオンにすることなくN-領域を比較的高濃
度にすることが可能になり、チャネル移動度を向上する
ことができた。
【００５４】また、第２の発明では、ソース・ドレイン
領域の接合深さXjと埋めこみチャンネル形成用の接合深
さLbc比の最適化がなされ、また、ゲート絶縁膜を形成
した後に水蒸気を含んだ雰囲気中で熱処理をすることに
よりチャネル移動度を向上することができた。
領域の接合深さXjと埋めこみチャンネル形成用の接合深
さLbc比の最適化がなされ、また、ゲート絶縁膜を形成
した後に水蒸気を含んだ雰囲気中で熱処理をすることに
よりチャネル移動度を向上することができた。
【００５５】また、第３の発明では、第１あるいは２の
発明において、Ｐ型多結晶シリコンの濃度の最適化がな
され、また、ゲート絶縁膜を形成した後に水蒸気を含ん
だ雰囲気中で熱処理をすることによりチャネル移動度を
向上することができた。
発明において、Ｐ型多結晶シリコンの濃度の最適化がな
され、また、ゲート絶縁膜を形成した後に水蒸気を含ん
だ雰囲気中で熱処理をすることによりチャネル移動度を
向上することができた。
【００５６】また、第４の発明の発明では、第１あるい
は２の発明において、埋め込みチャネル領域の濃度の最
適化がなされ、また、ゲート絶縁膜を形成した後に水蒸
気を含んだ雰囲気中で熱処理をすることによりチャネル
移動度を向上することができた。
は２の発明において、埋め込みチャネル領域の濃度の最
適化がなされ、また、ゲート絶縁膜を形成した後に水蒸
気を含んだ雰囲気中で熱処理をすることによりチャネル
移動度を向上することができた。
【００５７】また、第５の発明では、第１乃至第４のい
ずれかの発明において、Ｐ型多結晶シリコンゲート電極
の上に高融点金属のシリサイド膜を積層することにより
ゲート電極の抵抗値を下げ、また、ゲート絶縁膜を形成
した後に水蒸気を含んだ雰囲気中で熱処理をすることに
より駆動力を向上することができた。
ずれかの発明において、Ｐ型多結晶シリコンゲート電極
の上に高融点金属のシリサイド膜を積層することにより
ゲート電極の抵抗値を下げ、また、ゲート絶縁膜を形成
した後に水蒸気を含んだ雰囲気中で熱処理をすることに
より駆動力を向上することができた。
【００５８】また、第６の発明では、第５の発明におい
て、タングステンあるいはモリブデンあるいはチタンの
シリサイド膜を用いると同時に、ゲート絶縁膜を形成し
た後に水蒸気を含んだ雰囲気中で熱処理をすることによ
り半導体装置の動作速度を向上することができた。
て、タングステンあるいはモリブデンあるいはチタンの
シリサイド膜を用いると同時に、ゲート絶縁膜を形成し
た後に水蒸気を含んだ雰囲気中で熱処理をすることによ
り半導体装置の動作速度を向上することができた。
【００５９】また、第７および第８の発明では、第１乃
至第6のいずれかの発明において、埋め込みチャネル領
域とソース領域あるいはドレイン領域の間に埋め込みチ
ャネル領域の不純物濃度以上でソース領域あるいはドレ
イン領域の不純物濃度以下の不純物濃度の領域を設ける
また、ゲート絶縁膜を形成した後に水蒸気を含んだ雰囲
気中で熱処理をすることによりホットキャリア耐性を向
上すると同時に、駆動力を向上することができた。
至第6のいずれかの発明において、埋め込みチャネル領
域とソース領域あるいはドレイン領域の間に埋め込みチ
ャネル領域の不純物濃度以上でソース領域あるいはドレ
イン領域の不純物濃度以下の不純物濃度の領域を設ける
また、ゲート絶縁膜を形成した後に水蒸気を含んだ雰囲
気中で熱処理をすることによりホットキャリア耐性を向
上すると同時に、駆動力を向上することができた。
【００６０】また、第９および第１０の発明では、第1
乃至第8のいずれかの発明において、埋め込みチャネル
領域直下にＰ型炭化珪素基板１の不純物濃度領域を設け
ることにより、あるいは、その濃度を最適化し、同時
に、ゲート絶縁膜を形成した後に水蒸気を含んだ雰囲気
中で熱処理をすることによりパンチスルー耐性を向上し
ながら、駆動力を上げることができた。
乃至第8のいずれかの発明において、埋め込みチャネル
領域直下にＰ型炭化珪素基板１の不純物濃度領域を設け
ることにより、あるいは、その濃度を最適化し、同時
に、ゲート絶縁膜を形成した後に水蒸気を含んだ雰囲気
中で熱処理をすることによりパンチスルー耐性を向上し
ながら、駆動力を上げることができた。
【００６１】第１１の発明では、第１乃至第１０のいず
れかの発明の半導体装置の製造方法において、ゲート絶
縁膜を、乾燥酸素（ドライ酸素）を用いた熱酸化法で形
成した後、水蒸気を含んだ雰囲気中で熱処理をすること
によりチャネル移動度を向上することができた。
れかの発明の半導体装置の製造方法において、ゲート絶
縁膜を、乾燥酸素（ドライ酸素）を用いた熱酸化法で形
成した後、水蒸気を含んだ雰囲気中で熱処理をすること
によりチャネル移動度を向上することができた。
【００６２】以上の説明では炭化珪素の場合について取
り扱ったが、半導体基板としては、ダイヤモンド、シリ
コン、窒化ガリウムなどの半導体でも上記と同様な効果
があることは容易に理解できる。
り扱ったが、半導体基板としては、ダイヤモンド、シリ
コン、窒化ガリウムなどの半導体でも上記と同様な効果
があることは容易に理解できる。
【図１】Ｐ型ゲート電極と埋め込みチャネル領域を有す
るMIS電界効果型トランジスタの作製手順を示す模式図
である。
るMIS電界効果型トランジスタの作製手順を示す模式図
である。
【図２】ゲート電極がＰ型多結晶シリコン、Ｎ型多結晶
シリコン、アルミニウムを用いたMIS電界効果型トラン
ジスタのチャネル移動度と閾値電圧の関係を示す図で、
Lbc＝0.3μm、Xj＝0.5μm、埋め込みチャネル領域の不
純物濃度は2×1016cm-3、Ｐ型多結晶シリコンの不純物
濃度は5×1020cm-3である。
シリコン、アルミニウムを用いたMIS電界効果型トラン
ジスタのチャネル移動度と閾値電圧の関係を示す図で、
Lbc＝0.3μm、Xj＝0.5μm、埋め込みチャネル領域の不
純物濃度は2×1016cm-3、Ｐ型多結晶シリコンの不純物
濃度は5×1020cm-3である。
【図３】不純物濃度5×1020cm-3のＰ型多結晶シリコン
のゲート電極においてLbc＝0.3μm、Xj＝0.5μm、埋め
込みチャネル領域の不純物濃度が2×1016cm-3の場合の
チャネル移動度のLbc÷Xj依存性を示す図である。
のゲート電極においてLbc＝0.3μm、Xj＝0.5μm、埋め
込みチャネル領域の不純物濃度が2×1016cm-3の場合の
チャネル移動度のLbc÷Xj依存性を示す図である。
【図４】Ｐ型多結晶シリコンゲートの不純物濃度と閾値
電圧の関係を示す図で、Lbc＝0.3μm、Xj＝0.5μmで埋
め込みチャネル領域の不純物濃度は2×1016cm-3であ
る。
電圧の関係を示す図で、Lbc＝0.3μm、Xj＝0.5μmで埋
め込みチャネル領域の不純物濃度は2×1016cm-3であ
る。
【図５】チャネル移動度と埋め込みチャネル領域の不純
物濃度の関係を示す図で、Lbc＝0.3μm、Xj＝0.5μmで
Ｐ型多結晶シリコンの不純物濃度は5×1020cm-3であ
る。
物濃度の関係を示す図で、Lbc＝0.3μm、Xj＝0.5μmで
Ｐ型多結晶シリコンの不純物濃度は5×1020cm-3であ
る。
１ Ｐ型炭化珪素基板 ２ 埋め込みチャネル領域 ３ パンチスルー防止領域 ４ イオン注入用マスク ５ ソース ６ ドレイン ７ ゲート絶縁膜 ８ Ｐ型ゲート電極 ９ 高融点金属シリサイド膜 １０ 金属配線 １１ 低不純物濃度領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/62 Ｇ 29/78 ３０１Ｇ (72)発明者 福田 憲司 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所 電子技術総合研 究所内 (72)発明者 荒井 和雄 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所 電子技術総合研 究所内 (72)発明者 先崎 純寿 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所 電子技術総合研 究所内 (72)発明者 原田 信介 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所 電子技術総合研 究所内 (72)発明者 小杉 亮治 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所 電子技術総合研 究所内 (72)発明者 安達 和広 英国 エヌイー１ ７アールユー ニュー キャッスル アポン タイン ケンジント ン テラス ６ ニューキャッスル アポ ン タイン大学内 (72)発明者 鈴木 誠二 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M104 AA03 BB01 BB05 BB40 CC05 DD16 DD34 DD37 DD43 DD57 DD64 DD65 DD79 EE03 FF14 GG09 HH16 5F040 DA01 DA17 DA18 DA22 DC02 EC01 EC04 EC07 EC13 ED00 EE04 EE05 EH01 EH02 EM01 EM02 FB05 FC21 5F058 BA20 BB10 BC02 BF56 BF62 BF63 BH20 BJ10
Claims (11)
- 【請求項１】 Ｐ型の炭化珪素からなる領域が形成され
た半導体基板と、該Ｐ型領域上にゲート絶縁膜が形成さ
れた構成と、Ｐ型の特性を示すゲート電極が該ゲート絶
縁膜上に形成された構成と、該ゲート絶縁膜の下の半導
体層に埋め込みチャネル領域を形成するのに十分な不純
物濃度のＮ型不純物領域が形成された構成と、上記のゲ
ート絶縁膜とゲート電極に隣接してトランジスタを構成
するソースとドレイン領域がＮ型不純物領域からなる構
成とを有することを特徴とする半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置において、
ゲート絶縁膜と炭化珪素との界面からの埋め込みチャネ
ル領域の接合深さ（Lbc）と、ゲート絶縁膜と炭化珪素
との界面からの上記のソースとドレイン領域の接合部の
深さ（Xj）との比（Lbc÷Xj）が0.2以上、1.0以下の範
囲にある半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１あるいは請求項２に記載の半導
体装置の製造方法において、ゲート電極は、ボロンある
いはアルミニウムが拡散され、その不純物濃度が1×10
16cm-3〜1×1021cm-3の範囲にある多結晶シリコンであ
る半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１あるいは請求項２に記載の半導
体装置において、埋め込みチャネル領域は、窒素あるい
は燐あるいは砒素が拡散され、その最大不純物濃度が5
×1015cm-3〜1×1018cm-3である半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１、２、３あるいは４に記載の半
導体装置において、上記のゲート電極が、高融点金属の
シリサイド層を含む半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置において、
高融点金属のシリサイド層はタングステンあるいはモリ
ブデンあるいはチタンのシリサイド層である半導体装置
において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１、２、３、４、５、あるいは６
に記載の半導体装置において、埋め込みチャネル領域の
形成される領域と、ソース領域あるいはドレイン領域と
の間に、埋め込みチャネル領域を形成するための不純物
拡散層領域の最大不純物濃度以上でソース領域あるいは
ドレイン領域の不純物濃度以下の不純物濃度をもつ領
域、を有する半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置において、
埋め込みチャネル領域の形成される領域領域とソース領
域あるいはドレイン領域との間に、最大不純物濃度が5
×1016cm-3〜5×1019cm-3の窒素、燐あるいは砒素の拡
散層を含む半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項1、２、３、４、５、６、７、あ
るいは８に記載の半導体装置において、埋め込みチャネ
ル領域の形成される領域に隣接する直下に上記の半導体
基板の不純物濃度よりも高いＰ型の不純物拡散領域があ
る半導体装置において、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置におい
て、埋め込みチャネル領域の形成される領域に隣接する
直下の高濃度Ｐ型不純物拡散領域の最大不純物濃度が1
×1017cm-3〜1×1019cm-3のアルミニウムあるいはボロ
ンの拡散層を含む半導体装置においてにおいて、 埋めこみチャンネル領域、および、ソース・ドレイン領
域を形成する工程と、 前記の、埋めこみチャンネル領域、および、ソース・ド
レイン領域を形成する工程の後、ゲート絶縁膜を形成す
る工程と、 前記のゲート絶縁膜を形成する工程の後に該ゲート絶縁
膜を、水蒸気を含んだ５００℃以上の雰囲気に晒す工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１乃至１０のいずれかに記載さ
れた半導体装置の製造方法において、ゲート絶縁膜を乾
燥酸素（ドライ酸素）を用いた熱酸化法で形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017680A JP3940560B2 (ja) | 2001-01-25 | 2001-01-25 | 半導体装置の製造方法 |
| PCT/JP2002/000512 WO2002059980A1 (fr) | 2001-01-25 | 2002-01-24 | Procede de fabrication d'un dispositif semi-conducteur |
| EP02711222A EP1361614B8 (en) | 2001-01-25 | 2002-01-24 | Semiconductor device manufacturing method |
| US10/466,311 US6812102B2 (en) | 2001-01-25 | 2002-01-24 | Semiconductor device manufacturing method |
| KR1020027012377A KR100865596B1 (ko) | 2001-01-25 | 2002-01-24 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017680A JP3940560B2 (ja) | 2001-01-25 | 2001-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002222943A true JP2002222943A (ja) | 2002-08-09 |
| JP3940560B2 JP3940560B2 (ja) | 2007-07-04 |
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ID=18883835
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017680A Expired - Lifetime JP3940560B2 (ja) | 2001-01-25 | 2001-01-25 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6812102B2 (ja) |
| EP (1) | EP1361614B8 (ja) |
| JP (1) | JP3940560B2 (ja) |
| KR (1) | KR100865596B1 (ja) |
| WO (1) | WO2002059980A1 (ja) |
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- 2002-01-24 WO PCT/JP2002/000512 patent/WO2002059980A1/ja active Application Filing
- 2002-01-24 KR KR1020027012377A patent/KR100865596B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| US6812102B2 (en) | 2004-11-02 |
| EP1361614A4 (en) | 2008-05-14 |
| US20040087093A1 (en) | 2004-05-06 |
| EP1361614A1 (en) | 2003-11-12 |
| EP1361614B1 (en) | 2012-11-07 |
| KR100865596B1 (ko) | 2008-10-27 |
| JP3940560B2 (ja) | 2007-07-04 |
| KR20020097202A (ko) | 2002-12-31 |
| EP1361614B8 (en) | 2012-12-26 |
| WO2002059980A1 (fr) | 2002-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20031031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040412 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060815 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061013 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061003 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070402 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3940560 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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