WO2002059708A1 - Dispositif de commande d"un circuit de generation de tensions de reference - Google Patents

Dispositif de commande d"un circuit de generation de tensions de reference Download PDF

Info

Publication number
WO2002059708A1
WO2002059708A1 PCT/FR2002/000278 FR0200278W WO02059708A1 WO 2002059708 A1 WO2002059708 A1 WO 2002059708A1 FR 0200278 W FR0200278 W FR 0200278W WO 02059708 A1 WO02059708 A1 WO 02059708A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
gate
transistors
voltage
node
Prior art date
Application number
PCT/FR2002/000278
Other languages
English (en)
Inventor
Cyrille Dray
Original Assignee
Stmicroelectronics Sa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stmicroelectronics Sa filed Critical Stmicroelectronics Sa
Priority to EP02700385A priority Critical patent/EP1354255A1/fr
Priority to US10/470,134 priority patent/US6850112B2/en
Publication of WO2002059708A1 publication Critical patent/WO2002059708A1/fr

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Definitions

  • the present invention relates to a device for controlling a circuit for generating reference voltages. More specifically, this control device makes it possible to switch reference voltages as a function of a logic control signal, to be applied in particular as bias voltages of cascode transistors in a high voltage level translator.
  • An application example concerns integrated circuits comprising electrically programmable non-volatile memories.
  • a high voltage translator is usually used, also called a level translator.
  • This translator receives as inputs a logic control signal and a high voltage input. Depending on the logic level Vcc or 0 of the logic control signal, which in the case of a memory will come from a write command signal, the mass or the level of l are obtained at the output of the translator. 'high voltage input.
  • These translators are well known to those skilled in the art. These translators usually include an intermediate stage, between the stage of the upper transistors and the stage of the lower transistors. This intermediate stage comprises one or more cascode stages. It allows the internal nodes of the translator to be limited to intermediate voltage levels, so that no transistor of the translator sees too high a voltage across its terminals.
  • FIG. 1 An example of a cascode stage translator of this type, in CMOS technology, is shown in FIG. 1.
  • the upper stage comprises in the first branch, a P-type transistor M, Ml, and in the second branch, a P-type transistor M, M2.
  • the source of these transistors is connected to the high voltage input node EHV.
  • the bottom stage comprises an N type M transistor, M3, and in the second branch, an N type M transistor, M4. These transistors have their source connected to GND ground.
  • the cascode stage comprises four Mos transistors: two P-type Mos transistors, M5 and M6, one in each branch, under each top transistor and two N-type Mos transistors, M7 and M8, one in each branch, above of each bottom transistor.
  • the MOS P transistors M5 and M6 receive the reference voltage VREF P on their gate.
  • the MOS transistors N M7 and M8 receive the reference voltage VREF ⁇ on their gate.
  • the output VOUT of the translator is taken between the cascode transistors N and P of a branch, at the drains of the transistors M6 and M8 in the example.
  • the gate of the lower transistor M3 of the first branch of the translator receives a logic signal from switching denoted IN, and the gate of the lower transistor M4 of the second branch of the translator receives the reverse signal, denoted / IN.
  • the role of the cascode stage is to limit the voltages seen by the transistors of the translator to intermediate levels.
  • the cascode transistors of a translator are usually polarized by the logic supply voltages Vcc (cascode transistors Mos N) and GND (cascode transistors Mos P). In other translators, they are polarized by reference voltages VREF ⁇ , VREF P , generated from the high voltage.
  • a control device comprising a voltage reference REF circuit and a COM control circuit, so as to obtain voltage references, depending on the level of high voltage input EHV.
  • this control device makes it possible to switch the translator into the low values of the high voltage input (quiescent level), by switching as bias voltages of the cascode transistors, reference voltages equal to the voltages d logic supply Vcc and GND.
  • the control device then switches as the bias voltages of the cascode transistors, the reference voltages VREF ⁇ , VREF P , defined by the series of transistors of the reference circuit mounted as a diode between the high voltage node and the ground.
  • the output of the translator then follows the rise in voltage of the high voltage input EHV with the advantages of polarization of the cascode transistors by the reference voltages VREF ⁇ , VREF P.
  • the translator can switch in one direction or the other, with these bias voltages.
  • Vcc in the example it is the voltages Vcc and GND which apply as bias voltages.
  • the operating window of the translator is widened (low voltage switching) and its translators do not undergo stress due to the passage of the high voltage node from its rest position, Vcc in the example, at its nominal value VPP.
  • the circuit REF thus comprises three P-type Mos transistors M12, M13 and M14, connected in series between the high voltage input node N of EHV, and the ground GND.
  • the first and third transistors M12 and M14 each have their gate connected to their drain.
  • the second transistor M13 is controlled by a COM control circuit. Its drain and its source respectively provide a first reference voltage VPOL I and a second reference voltage VPOL 2 . These are the voltages which are applied in the example as gate bias voltages of the cascode transistors of the high voltage translator.
  • the COM control circuit makes it possible to control the gate, drain and source voltage of the second transistor M13, according to the level of a control signal / WR.
  • FIGS. 2 and 3 The operation of such a control device is illustrated in FIGS. 2 and 3, in an example in which the quiescent level of the high voltage input EHV is Vcc.
  • the first operating mode corresponds to the high-voltage input at its quiescent level, Vcc, in the example
  • the second operating mode corresponds to the high voltage input rising to its nominal value VPP.
  • the COM control circuit mainly comprises four Mos transistors M15, Ml ⁇ , M17 and M18, as shown in FIG. 1.
  • the P type transistor M15 is connected between the logic supply voltage Vcc and the first intermediate node A of the reference circuit REF, connected to the source of the transistor M13.
  • the N type transistor Ml ⁇ is connected between the second intermediate node B of the reference circuit, connected to the drain of the transistor M13, and the GND ground.
  • the P-type transistor M17 is connected between the logic supply voltage Vcc and the gate of the transistor M13.
  • the transistor M18 is connected between the gate and the drain (node B) of the second transistor M13.
  • the transistors Ml ⁇ and M18 are controlled on their gate by the logic control signal / WR of the control circuit and the transistor M15 is controlled by a signal VNP referenced at the high voltage input EHV and coming from the signal / WR and of reverse logic .
  • the transistor M17 is connected on its gate to the second intermediate node B.
  • this control circuit is as follows: When the signal / WR is at "1", the transistor Ml ⁇ is on and pulls the second intermediate node B at zero, and consequently the gate of the transistor M17.
  • the transistor M18 is blocked. Also, the transistor M17, which is turned on, brings the voltage Vcc to the gate of the transistor M13, which is thus forced to the off state.
  • the transistor M15 is also conducting, since the signal VNP is of inverse logic to the 'signal / WR. It therefore brings the voltage Vcc to the first intermediate node A.
  • the intermediate nodes A and B are comforted in their respective levels Vcc and GND, whatever the voltage level on the high input voltage.
  • the transistors M15 and Ml ⁇ go to the blocked state, and consequently the transistor M17 also goes into the off state.
  • the transistor M18 turns on and actively connects the gate of the transistor M13 to the second intermediate node B, that is to say to its drain.
  • the transistor M13 is then found connected as a diode like the other transistors M12 and M14 of the reference circuit. We find the normal functioning of the reference circuit: the voltages at nodes A and B follow the rise in voltage of the high voltage input EHV.
  • the transistor M15 of the control circuit is connected between the logic supply voltage Vcc and the node A and that the transistor M12 of the reference circuit is connected between the high voltage input EHV and the node A
  • this high voltage input EHV reaches the high values
  • the transistor M15 must receive on its gate not the high level corresponding to the logic supply voltage Vcc, but that from the high voltage input EHV.
  • a first P-type Mos transistor, M19, a second N-type Mos transistor, M20 and a third N-type Mos transistor M21 are connected in series between the high-voltage input node N EHV and the ground GND.
  • the transistor M21 is controlled on its gate by the control signal / WR.
  • the transistors M20 and M19 have their gates connected together to the first intermediate node A.
  • the reverse logic signal VNP and referenced to EHV by the inverter is supplied by the serial connection point between the two transistors M19 and M20. It is the signal applied to the gate of transistor M15.
  • the sizes of the MOS transistors 19, 20 and 21 are dimensioned so that, even if the high voltage input EHV takes a value greater than Vcc, VNP remains less than Vcc - V tp , so that the translator works even at high values high voltage input (i.e. it can switch).
  • a problem with this control device lies in this complex control of the transistor M15, and which requires three transistors M19, M20 and M21, to ensure its secure blocking or its conduction as a function of the control signal / WR.
  • An object of the invention is to reduce the number of transistors of the control circuit, while retaining the functionality of the control device, namely a source of reference voltages.
  • control circuit is proposed by which it is provided in particular that the transistor M12 of the reference circuit is no longer directly mounted as a diode, but controlled by control means by which it operates either as a current source or as a diode.
  • the invention therefore relates to a device for controlling a REF generation circuit for reference voltages VPOL, VPOL 2 comprising a first P type Mos transistor M12, connected between a node N receiving a high voltage signal EHV and a first intermediate node A, a second P-type Mos transistor M13 connected between • the first intermediate node A and a second intermediate node B and a third P-type Mos transistor M14 connected between the second node and ground, and having its gate connected at its drain, makes it possible to supply reference voltages VPOL X , VPOL 2 on the intermediate nodes A, B.
  • This device comprises means for controlling the reference transistors for either, in a first operating mode, forcing the first transistor to reference M12 as current source, the second reference transistor M13 in the off state and short-circuit the third reference transistor M14 mass, or, in a second mode of operation, connect each of said transistors in diode, their gate and drain are connected, using a logic control signal / WR.
  • r - Figure 2 shows the shape of the signal VOUT obtained at the output of the translator of Figure 1 as a function of the switching control signal IN;
  • - Figure 3 shows the shape of the high voltage input, the control signal of the control circuit according to the control device of Figure 1, as well as the corresponding curves of the reference voltages obtained;
  • - Figure 4 shows a control device according to the present invention;
  • FIG. 6 shows the equivalent diagram of the device of Figure 5 when the control signal / WR is at "1";
  • FIG. 7 shows the equivalent diagram of the device of Figure 5 when the control signal / WR is at "0"; and - Figure 8 schematically shows an integrated circuit comprising such a control device.
  • FIG. 4 represents a control device according to the invention.
  • This control device makes it possible to supply at the output reference voltages VPOL I , VPOL 2 which are a function of a logic control signal / WR applied at the input of said device:
  • the second operating mode corresponds to the case where the high voltage input changes to its nominal value VPP.
  • the reference voltages are then established by the reference transistors M12, M13 and M14 mounted as a diode, and as a function of the level of the high voltage input EHV.
  • the reference circuit REF includes three M type transistors M12, M13 and M14, connected in series between the node N, receiving the high voltage input EHV, and the GND ground.
  • the source and the drain of the second transistor M13 respectively supply the first reference voltage VPOL I , on the first intermediate node A of the reference circuit REF, and the second reference voltage VPOL 2 , on the second intermediate node B.
  • These voltages reference may for example be applied as gate bias voltages of the cascode transistors of a high voltage translator.
  • the third transistor M14 has its gate connected to its drain.
  • the first and second transistors M12 and M13 are themselves controlled by a control circuit COM according to the invention.
  • This control circuit comprises means for controlling the first transistor M12 of the reference circuit to either operate it as a current source or operate it as a diode.
  • These control means comprise a first P-type MOS transistor, M22, connected between the gate and the drain of the P-type MOS transistor M12, and a second transistor.
  • N-type MOS, M23 connected between the gate of the P-M12-type MOS transistor and GND ground.
  • the transistors M22 and M23 have their gates connected in common and controlled by the control signal / WR.
  • the control means of the second reference transistor M13 comprise the P-type MOS transistors M17 and M18, connected in series between the logic supply voltage Vcc and the drain of the second reference MOS transistor M13.
  • the transistor M18 is controlled by the logic signal / WR, but the gate of the transistor M17 is no longer controlled by the source of the third reference transistor.
  • the transistor M17 has its gate controlled like the gate of the first reference transistor M12. In other words, their grids are connected together.
  • control circuit when the signal / WR is at "0", we find the normal operation of the reference circuit, with its three reference transistors M12, M13 and M14 actively connected as a diode, in series between the high voltage input and ground, allowing the establishment of reference voltages according to the level of this high voltage input.
  • FIG. 6 illustrates the operation of the control device according to the invention.
  • the equivalent diagram of the control device when / WR is at "1" is shown in FIG. 6.
  • the EHV input is at its quiescent level Vcc.
  • the equivalent scheme of control device when / WR is at "0" is shown in Figure 7.
  • the high voltage input rises or is established at its nominal level VPP.
  • the three reference transistors M12, M13 and M14 are mounted as a diode between the high voltage input EHV and ground, bringing node A and node B to reference levels VREF ⁇ and VREF P depending on the level of the input high tension.
  • FIG. 5 a variant of a control device is shown, in which the gate of the transistor M17 is directly controlled by the control signal / WR, by means of an inverter II (for me, always the same PB for this' grid command).
  • the number of transistors is reduced, linked to the simplification of the control circuit.
  • the control device according to the invention is particularly suitable for supplying the bias voltages of the cascode transistors of at least one high voltage translator. It applies quite naturally, but not exclusively to the field of non-volatile memories, for their programming. Such an example of application is schematically represented in FIG. 8.
  • the integrated circuit CI represented thus comprises electrically programmable non-volatile memory cells MEM, and at least one high-voltage translator 10 for applying at output VOUT a programming voltage VPP on these cells.
  • This translator receives the polarization voltages VPOL I and VPOL 2 from its cascode transistors of a control device 30 according to the invention with source of voltage references, as a function of the control signal / WR.
  • the level of these bias voltages supplied by this control device is a function of this control signal / WR.
  • this control signal is itself a function of the level of the high voltage input EHV, and in the example, supplied by a circuit 50 for comparison with a determined threshold of the level of this input. It will be noted that the same control device can supply the bias voltages of several high voltage translators.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

Un dispositif de commande comprend circuit de génération REF de tensions de référence VPOL1, VPOL2 comprenant trois transistors Mos de type P M12, M13 et M14 connectés en série entre un noeud d"entrée haute tension EHV et la masse GND, et fournissant sur le drain et la source du transistor du milieu M13 des tensions de référence VPOL1, VPOL2. Ce dispositif comprend des moyens de commande des transistors de référence pour soit, dans un premier mode de fonctionnement, forcer le premier transistor de référence M12 en source de courant, le deuxième transistor de référence M13 à l"état bloqué et court-circuiter le troisième transistor de référence M14 à la masse, soit, dans un deuxième mode de fonctionnement, connecter chacun desdits transistors en diode, leur grille et leur drain étant reliés, en fonction d"un signal de contrôle logique /WR. Ainsi, les tensions de référence obtenues en sortie sont fonction de ce signal logique.

Description

DISPOSITIF DE COMMANDE D'UN CIRCUIT DE GENERATION DE TENSIONS DE REFERENCE.
La présente invention concerne un dispositif de commande d'un circuit de génération de tensions de référence. Plus précisément, ce dispositif de commande permet de commuter des tensions de référence en fonction d'un signal de contrôle logique, pour être appliquées notamment comme tensions de polarisation de transistors cascodes dans un translateur de niveau haute tension.
Un exemple d' application concerne = les circuits intégrés comprenant des mémoires non volatiles électriquement programmables.
Ces mémoires utilisent en effet pour leur programmation, une tension de niveau supérieur à la tension d'alimentation logique Vcc du circuit intégré. La valeur nominale de cette haute tension de programmation dépend essentiellement de la technologie considérée.
Pour appliquer cette haute tension à un élément du circuit intégré, par exemple pour l'appliquer sur une rangée d'une mémoire, on utilise habituellement un translateur haute tension, appelé encore translateur de niveaux.
Ce translateur reçoit en entrées, un signal logique de commande et une entrée haute tension. En fonction du niveau logique Vcc ou 0 du signal logique de commande, qui dans le cas d'une mémoire sera issu d'un signal de commande d'écriture, on obtient en sortie du translateur, soit la masse, soit le niveau de l'entrée haute tension. Ces translateurs sont bien connus de l'homme du métier. Ces translateurs comprennent habituellement un étage intermédiaire, entre l'étage des transistors du haut et l'étage des transistors du bas. Cet étage intermédiaire comprend un ou plusieurs étages cascodes. II permet de limiter à des niveaux de tension intermédiaires les noeuds internes du translateur, en sorte qu'aucun transistor du translateur ne voit une trop haute tension à ses bornes.
Un exemple d'un translateur à étage cascode de ce type, en technologie CMOS, est représenté sur la figure 1.
Dans cet exemple, l'étage du haut comprend dans la première branche, un transistor Mos de type P, Ml, et dans la deuxième branche, un transistor Mos de type P, M2. La source de ces transistors est connectée au nœud d'entrée haute tension EHV.
L' étage du bas comprend un transistor Mos de type N, M3, et dans la deuxième branche, un transistor Mos de type N, M4. Ces transistors ont leur source connectée à la masse GND.
L'étage cascode comprend quatre transistors Mos : deux transistors Mos de type P, M5 et M6, un dans chaque branche, sous chaque transistor du haut et deux transistors Mos de type N, M7 et M8, un dans chaque branche, au-dessus de chaque transistor du bas. Les transistors MOS P M5 et M6 reçoivent la tension de référence VREFP sur leur grille. Les transistors MOS N M7 et M8 reçoivent la tension de référence VREFΠ sur leur grille. La sortie VOUT du translateur est prise entre les transistors cascodes N et P d'une branche, aux drains des transistors M6 et M8 dans l'exemple.
La grille du transistor du bas M3 de la première branche du translateur reçoit un signal logique de commutation noté IN, et la grille du transistor du bas M4 de la deuxième branche du translateur reçoit le signal inverse, noté /IN.
Le rôle de l'étage cascode est de limiter à des niveaux intermédiaires les tensions vues par les transistors du translateur.
Les transistors cascodes d'un translateur sont habituellement polarisés par les tensions d'alimentation logique Vcc (transistors cascodes Mos N) et GND (transistors cascodes Mos P) . Dans d'autres translateurs, ils sont polarisés par des tensions de référence VREFΠ, VREFP, générées à partir de la haute tension.
Dans la demande de brevet français n° 99 09970 déposée le 30 juillet 1999, on montre qu'aucun des deux modes de polarisation n'est satisfaisant. En effet, quand le translateur n'est pas utilisé, le noeud haute tension EHV est à un niveau de repos inférieur ou égal à Vcc. La haute tension est appliquée sous forme d'une rampe de tension qui fait passer le noeud de haute tension depuis sa valeur de repos à sa valeur nominale de haute tension, VPP. Ainsi, le niveau de tension au nœud EHV, est d'abord inférieur ou égal au niveau de la tension d'alimentation logique Vcc puis devient supérieur pour s'établir à sa valeur nominale Vpp. Quel que soit le mode de polarisation des transistors cascodes choisi, cette polarisation est fixe, déterminée. Dans la demande on montre que la polarisation des transistors cascodes a alors une influence sur la plage de fonctionnement du translateur, ou sur le stress des transistors du translateur, liée à la montée en tension sur le nœud de haute tension EHV. Dans la demande précitée, et comme représenté sur la figure 1, un dispositif de commande est prévu, comprenant un circuit REF de référence de tension et un circuit de commande COM, en sorte d'obtenir des références de tension, en fonction du niveau de l'entrée haute tension EHV. Appliqué au translateur haute tension, ce dispositif de commande permet de faire commuter le translateur dans les valeurs basses de l'entrée haute tension (niveau de repos), en commutant comme tensions de polarisation des transistors cascodes, des tensions de référence égales aux tensions d'alimentation logique Vcc et GND. Une fois que les transistors ont commuté, le niveau de l'entrée haute tension peut monter à sa valeur nominale VPP, sans risques pour les transistors du translateur. Le dispositif de commande commute alors comme tensions de polarisation des transistors cascodes, les tensions de référence VREFΠ, VREFP, définies par la mise en série de transistors du circuit de référence montés en diode entre le noeud haute tension et la masse.
La sortie du translateur suit alors la montée en tension de l'entrée haute tension EHV avec les avantages d'une polarisation des transistors cascodes par les tensions de référence VREFΠ, VREFP. Tant que le noeud EHV reste à sa valeur nominale VPP, le translateur peut commuter dans un sens ou dans l'autre, avec ces tensions de polarisation. Dès que le noeud EHV retrouve son niveau de repos, Vcc dans l'exemple, ce sont les tensions Vcc et GND qui s'appliquent comme tensions de polarisation. Ainsi, la fenêtre de fonctionnement du translateur est élargie (commutation à basse tension) et ses translateurs ne subissent pas de stress dû au passage du noeud haute tension de sa position de repos, Vcc dans l'exemple, à sa valeur nominale VPP. Comme détaillé sur la figure 1, selon la demande précitée, le circuit REF comprend ainsi trois transistors Mos de type P M12, M13 et M14, connectés en série entre le noeud N d'entrée haute tension EHV, et la masse GND. Le premier et le troisième transistors M12 et M14 ont chacun leur grille connectée à leur drain. Le deuxième transistor M13 est commandé par un circuit de commande COM. Son drain et sa source fournissent respectivement une première tension de référence VPOLI et une deuxième tension de référence VPOL2. Ce sont les tensions qui sont appliquées dans l'exemple comme tensions de polarisation de grille des transistors cascodes du translateur haute tension.
Le circuit de commande COM permet de contrôler la tension de grille, de drain et de source du deuxième transistor M13, selon le niveau d'un signal de contrôle /WR.
Le fonctionnement d'un tel dispositif de commande est illustré sur les figures 2 et 3, dans un exemple dans lequel le niveau de repos de l'entrée haute tension EHV est Vcc.
Lorsque le signal de contrôle /WR est à un premier niveau logique, "1" dans l'exemple, le transistor M13 est bloqué et son drain et sa source sont respectivement forcés à Vcc et GND par des moyens du circuit de commande COM. On a alors VPOLI = Vcc et VPOL2 = GND.
Lorsque le signal de contrôle /WR est au deuxième niveau logique, "0" dans l'exemple, le drain et la grille du transistor M13 sont connectés ensemble, en sorte qu'il est monté en diode, comme les deux autres transistors du circuit de référence M12 et M14. Ce sont alors ces transistors de référence M12, M13 et M14 du circuit de référence qui établissent les niveaux de tensions sur les noeuds A et B, en fonction du niveau sur l'entrée haute tension EHV. On a alors VPOLI = VREFΠ et VPOL2 = VREFp .
Ainsi, selon le niveau du signal de contrôle logique /WR, on commute des tensions de référence différentes. Dans l'exemple d'application à la polarisation des transistors cascodes d'un translateur haute tension, le premier mode de fonctionnement (/WR à "1") correspond à l'entrée haute ten-sion à son niveau de repos, Vcc, dans l'exemple, et le deuxième mode de fonctionnement (/WR à "0") correspond à l'entrée haute tension montant à sa valeur nominale VPP.
Le circuit de commande COM comprend principalement quatre transistors Mos M15, Mlβ, M17 et M18, comme représenté sur la figure 1.
Le transistor Mos de type P M15 est connecté entre la tension d'alimentation logique Vcc et le premier noeud intermédiaire A du circuit de référence REF, connecté à la source du transistor M13. Le transistor Mos de type N Mlβ est connecté entre le deuxième noeud intermédiaire B du circuit de référence, connecté au drain du transistor M13, et la masse GND.
Le transistor Mos de type P M17 est connecté entre la tension d'alimentation logique Vcc et la grille du transistor M13.
Le transistor M18 est connecté entre la grille et le drain (nœud B) du deuxième transistor M13.
Les transistors Mlβ et M18 sont commandés sur leur grille par le signal de contrôle logique /WR du circuit de commande et le transistor M15 est commandé par un signal VNP référencé à l'entrée haute tension EHV et issu du signal /WR et de logique inverse.
- Le transistor M17 est connecté sur sa grille au deuxième noeud intermédiaire B.
Le fonctionnement de ce circuit de commande est le suivant : Lorsque le signal /WR est à "1", le transistor Mlβ est passant et tire le deuxième noeud intermédiaire B à zéro, et par suite la grille du transistor M17.
Le transistor M18 lui est bloqué. Aussi, le transistor M17, qui lui est passant, amène la tension Vcc sur la grille du transistor M13, qui est ainsi forcé à l'état bloqué.
Le transistor M15 est lui aussi passant, puisque le signal VNP est de logique inverse au 'signal /WR. Il amène donc la tension Vcc sur le premier nœud intermédiaire A.
Comme le transistor M13 est forcé à l'état bloqué par les transistors Mlβ et M17 du circuit de commande, les noeuds intermédiaires A et B sont confortés dans leurs niveaux respectifs Vcc et GND, quel que soit le niveau de tension sur l'entrée haute tension.
Lorsque le signal /WR passe à "0", correspondant à la montée en tension de l'entrée haute tension EHV depuis Vcc jusqu'à sa valeur nominale VPP, les transistors M15 et Mlβ passent à l'état bloqué, et par suite le transistor M17 passe à l'état bloqué également. Le transistor M18 lui devient passant et connecte activement la grille du transistor M13 au deuxième noeud intermédiaire B, c'est à dire à son drain. Le transistor M13 se retrouve alors connecté en diode comme les autres transistors M12 et M14 du circuit de référence. On retrouve le fonctionnement normal du circuit de référence : les tensions aux noeuds A et B suivent la montée en tension de l'entrée haute tension EHV. Comme le transistor M15 du circuit de commande est connecté entre la tension d'alimentation logique Vcc et le noeud A et que le transistor M12 du circuit de référence est connecté entre l'entrée haute tension EHV et le noeud A, lorsque cette entrée haute tension EHV atteint les valeurs hautes, il faut être certain que le transistor M15 soit bien bloqué, pour ne pas envoyer de la haute tension vers la tension d'alimentation logique Vcc. Pour cette raison, le transistor M15 doit recevoir sur sa grille non pas le niveau haut correspondant à la tension d'alimentation logique Vcc, mais celui issu de l'entrée haute tension EHV. Quand l'entrée= haute tension atteint sa valeur nominale VPP, on retrouve cette valeur VPP sur la grille du transistor M15.
Ceci est obtenu dans l'exemple au moyen d'un circuit inverseur à trois transistors Mos. Un premier transistor Mos de type P, M19, un deuxième transistor Mos de type N, M20 et un troisième transistor Mos de type N M21 sont connectés en série entre le noeud N d'entrée haute tension EHV et la masse GND.
Le transistor M21 est commandé sur sa grille par le signal de contrôle /WR.
Les transistors M20 et M19 ont leurs grilles reliées ensemble au premier noeud intermédiaire A.
Le signal de logique inverse VNP et référencé à EHV par l'inverseur est fourni par le point de connexion série entre les deux transistors M19 et M20. C'est le signal appliqué sur la grille du transistor M15. Le fonctionnement est comme suit : lorsque le signal binaire /WR est à 1, le transistor M21 est passant et tire la source du transistor M20 à la masse. Le noeud A est à Vcc. Comme l'entrée haute tension EHV est à ce moment à son niveau de repos basse-tension (dans l'exemple, à Vcc, confère figures 2 et 3), le transistor M19 est donc bloqué. Le transistor M20 lui est passant. On retrouve donc 0 volt sur la grille du transistor M15 : VNP=0. Les tailles des transistors MOS 19, 20 et 21 sont dimensionnées pour que, même si l'entrée haute tension EHV prend une valeur supérieure à Vcc, VNP reste inférieur à Vcc - Vtp, en sorte que le translateur fonctionne même dans les valeurs hautes de l'entrée haute tension (c'est à dire qu'il peut basculer) .
Lorsque le signal binaire /WR est à "0", et que l'entrée haute tension EHV monte de Vcc à VPP, le transistor M21 n'est pas passant et met' la source du transistor M20 à un potentiel flottant. Le potentiel VNP n'est pas tiré à la masse. Donc le transistor M15 est bloqué. Si l'entrée EHV est à VPP, Le noeud A est polarisé par le transistor M12 à une tension inférieure à VPP - Vtp. Le transistor M19 est passant et VNP est tiré à VPP. La position stable est donnée par VNP = VPP, M15 bloqué et VREFΠ inférieur à VPP -Vtp.
Un problème de ce dispositif de commande tient dans cette commande complexe du transistor M15, et qui nécessite trois transistors M19, M20 et M21, pour assurer son blocage sûr ou sa mise en conduction en fonction du signal de contrôle /WR.
Un objet de l'invention est de réduire le nombre de transistors du circuit de commande, tout en conservant la fonctionnalité du dispositif de commande, à savoir une source de tensions de référence
Dans l'invention, un circuit de commande est proposé par lequel on prévoit notamment que le transistor M12 du circuit de référence n'est plus directement monté en diode, mais commandé par des moyens de commande par lesquels il fonctionne soit en source de courant, soit en diode.
Telle que revendiquée l'invention concerne donc un dispositif de commande d'un circuit de génération REF de tensions de référence VPOL , VPOL2 comprenant un premier transistor Mos de type P M12, connecté entre un noeud N recevant un signal haute tension EHV et un premier noeud intermédiaire A, un deuxième transistor Mos de type P M13 connecté entre • le premier noeud intermédiaire A et un deuxième noeud intermédiaire B et un troisième transistor Mos de type P M14 connecté entre le deuxième noeud et la masse, et ayant sa grille connectée à son drain, permet de fournir des tensions de référence VPOLX, VPOL2 sur les noeuds intermédiaires A, B. Ce dispositif comprend des moyens de commande des transistors de référence pour soit, dans un premier mode de fonctionnement, forcer le premier transistor de référence M12 en source de courant, le deuxième transistor de référence M13 à l'état bloqué et court- circuiter le troisième transistor de référence M14 à la masse, soit, dans un deuxième mode de fonctionnement, connecter chacun desdits transistors en diode, leur grille et leur dràin étant reliés, en fonction d'un signal de contrôle logique /WR. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels : - la figure 1 déjà décrite représente un translateur de haute tension à étage cascode et un dispositif de commande à tensions de référence selon un état de la technique ;
r - la figure 2 montre la forme du signal VOUT obtenue en sortie du translateur de la figure 1 en fonction du signal de commande de commutation IN ; - la figure 3 montre la forme de l'entrée haute tension, du signal de commande du circuit de commande selon le dispositif de commande de la figure 1, ainsi que les courbes correspondantes des tensions de référence obtenues ; - la figure 4 montre un dispositif de commande selon la présente invention;
- la figure 5 montre une variante de ce dispositif;
- la figure 6 montre le schéma équivalent du dispositif de la figure 5 lorsque le signal de contrôle /WR est à "1";
- la figure 7 montre le schéma équivalent du dispositif de la figure 5 lorsque le signal de contrôle /WR est à "0" ; et - la figure 8 représente schématiquement un circuit intégré comprenant un tel dispositif de commande.
La figure 4 représente un dispositif de commande selon l'invention. Ce dispositif de commande permet de fournir en sortie des tensions de référence VPOLI, VPOL2 qui sont fonction d'un signal de commande logique /WR appliqué en entrée dudit dispositif :
Soit /WR=0 et (VPOLI, VPOL2)= (Vcc, 0), correspondant à un premier mode de fonctionnement relatif en pratique au cas où l'entrée haute tension EHV est à son niveau de repos Vcc.
Soit /WR=0 et (VPOLX, VPOL2)= (Vrefn, Vrefp) , correspondant à un deuxième mode de fonctionnement.
r Le deuxième mode de fonctionnement correspond au cas où l'entrée haute tension passe à sa valeur nominale VPP. Les tensions de référence s'établissent alors par les transistors de référence M12, M13 et M14 montés en diode, et en fonction du niveau de l'entrée haute tension EHV.
Les éléments communs à l'état de la technique représenté sur la figure 1 portent les mêmes références sur la figure 4, pour la clarté de l'exposé.
Ainsi, le circuit de référence REF comprend t-il trois transistors Mos de type P M12, M13 et M14, connectés en série entre le noeud N, recevant l'entrée haute tension EHV, et la masse GND. La source et le drain du deuxième transistor M13 fournissent respectivement la première tension de référence VPOLI, sur le premier noeud intermédiaire A du circuit de référence REF, et la deuxième tension de référence VPOL2, sur le deuxième noeud intermédiaire B. Ces tensions de référence peuvent par exemple être appliquées comme tensions de polarisation de grille des transistors cascodes d'un translateur haute tension.
Dans le circuit de référence selon l'invention, seul le troisième transistor M14 a sa grille connectée à son drain. Les premier et deuxième transistors M12 et M13 sont eux commandés par un circuit de commande COM selon l'invention.
Ce circuit de commande comprend des moyens de commande du premier transistor M12 du circuit de référence pour soit le faire fonctionner en source de courant, soit le faire fonctionner en diode. Ces moyens de commande comprennent un premier transistor MOS de type P, M22, connecté entre la grille et le drain du transistor MOS de type P M12, et un deuxième transistor MOS de type N, M23, connecté entre la grille du transistor MOS de type P- M12 et la masse GND. Les transistors M22 et M23 ont leurs grilles connectées en commun et commandées par le signal de contrôle /WR. Ainsi, quand ce signal /WR vaut "1", correspondant au premier mode de fonctionnement du dispositif de commande, l'entrée EHV étant à son niveau de repos Vcc, le transistor M22 est bloqué, tandis que le transistor M23 est passant et amène la grille du premier transistor de référence M12 à GND. Ce transistor a alors une conduction franche qui fait monter son drain au niveau EHV de sa source. Comme l'entrée EHV est à son niveau de repos Vcc, on a VPOI_I= VCC.
Quand ce signal /WR vaut "0", correspondant au deuxième mode de fonctionnement du dispositif de commande, l'entrée EHV montant à son niveau nominal VPP, le transistor M23 est bloqué, tandis que le transistor M22 est passant et court-circuite la grille et le drain du premier transistor de référence M12 : il est équivalent à une diode.
Les moyens de commande du deuxième transistor de référence M13 comprennent les transistors MOS de type P M17 et M18, connectés en série entre la tension d'alimentation logique Vcc et le drain du deuxième transistor MOS de référence M13. Le transistor M18 est commandé par le signal logique /WR, mais la grille du transistor M17 n'est plus commandée par la source du troisième transistor de référence. Dans le circuit de commande selon l'invention, le transistor M17 a sa grille commandée comme la grille du premier transistor de référence M12. En d'autres termes, leurs grilles sont connectées ensemble.
Soit le signal /WR est à "1", et le transistor M17 est franchement passant, par le transistor M23 qui force sa grille à 0. Le transistor M17 amène alors la grille du deuxième transistor de référence M13 à Vcc : le transistor M13 est bloqué. Le transistor M18 est bloqué. Soit le signal /WR est à 0, et le transistor M17 est franchement bloqué. Le transistor M18 est passant et court-circuite la grille et le drain du deuxième transistor de référence M13 à Vcc : le transistor M13 est monté en diode. Enfin, on retrouve le transistor MOS de type N Mlβ, connecté en parallèle sur le troisième transistor de référence M14 et commandé sur sa grille par le signal de commande logique /WR, pour soit tirer le noeud B à la masse GND, ce qui revient à court-circuiter le transistor de référence M14 (/WR à "1"), soit laisser activement ce transistor de référence M14 monté en diode dans le circuit de référence REF.
Par le circuit de commande selon l'invention, quand le signal /WR est à "0", on retrouve le fonctionnement normal du circuit de référence, avec ses trois transistors de référence M12, M13 et M14 activement connectés en diode, en série entre l'entrée haute tension et la masse, permettant l'établissement de tensions de référence en fonction du niveau de cette entrée haute tension.
Les figures 6 et 7 permettent d'illustrer le fonctionnement du dispositif de commande selon l'invention. Le schéma équivalent du dispositif de commande quand /WR est à "1" est représenté sur la figure 6. L'entrée EHV est à son niveau de repos Vcc. Le deuxième transistor de référence M13 est bloqué tandis que le premier transistor de référence M12 tire le noeud A à EHV=VCC et que le troisième transistor M14 tire le noeud B à GND. Le schéma équivalent du dispositif de commande quand /WR est à "0" est représenté sur la figure 7. L'entrée haute tension monte ou est établie à son niveau nominal VPP. Les trois transistors de référence M12, M13 et M14 sont montés en diode entre l'entrée haute tension EHV et la masse, amenant le noeud A et le nœud B à des niveaux de référence VREFΠ et VREFP fonction du niveau de l'entrée haute tension.
Sur la figure 5, une variante d'un dispositif de commande est représentée, dans laquelle la grille du transistor M17 est directement commandée par le signal de contrôle /WR, par le biais d'un inverseur II (pour moi, toujours le même PB pour cette' commande de grille) . Avec un dispositif de commande selon l'invention, le nombre de transistors est diminué, lié à la simplification du circuit de commande.
Le dispositif de commande selon l'invention est particulièrement adapté pour fournir les tensions de polarisation des transistors cascodes d'au moins un translateur haute tension. Il s'applique tout naturellement, mais pas exclusivement au domaine des mémoires non volatiles, pour leur programmation. Un tel exemple d'application est schématiquement représenté sur la figure 8. Le circuit intégré CI représenté comprend ainsi des cellules de mémoire non volatile électriquement programmable MEM, et au moins un translateur haute tension 10 pour appliquer en sortie VOUT une tension de programmation VPP sur ces cellules. Ce translateur reçoit les tensions de polarisation VPOLI et VPOL2 de ses transistors cascodes d'un dispositif de commande 30 selon l'invention à source de références de tension , en fonction du signal de contrôle /WR. Le niveau de ces tensions de polarisation fournies par ce dispositif de commande est fonction de ce signal de contrôle /WR. En pratique, ce signal de contrôle est lui-même fonction du niveau de l'entrée haute tension EHV, et dans l'exemple, fourni par un circuit 50 de comparaison à un seuil déterminé du niveau de cette entrée. On notera qu'un même dispositif de commande peut fournir les tensions de polarisation de plusieurs translateurs haute tension.

Claims

REVENDICATIONS
1. Dispositif de commande d'un circuit de génération (REF) de tensions de référence (VPOLI, VPOL2) comprenant un premier transistor Mos de type P (M12), connecté entre un noeud (N) recevant un signal haute tension (EHV) et un premier noeud intermédiaire (A) , un deuxième transistor Mos de type P (MÏ3) connecté entre le premier noeud intermédiaire (A) et un deuxième noeud intermédiaire (B) et un troisième transistor Mos de type P (M14) connecté entre le deuxième noeud et la masse, et ayant sa grille connectée à son drain, une tension de référence (VPOLI, VPOL2) étant obtenue sur l'un ou l'autre desdits noeuds intermédiaires (A, B) , caractérisé en ce qu'il comprend des moyens de commande desdits transistors de référence pour soit, dans un premier mode de fonctionnement, forcer le premier transistor de référence (M12) en source de courant, le deuxième transistor de référence (M13) à l'état bloqué et court-circuiter le troisième transistor de référence (M14) à la masse, soit, dans un deuxième mode de fonctionnement, connecter chacun desdits transistors en diode, leur grille et leur drain étant reliés, en fonction d'un signal de contrôle logique (/WR) .
2. Dispositif selon la revendication 1, caractérisé en ce que le noeud d'entrée haute tension a une valeur de repos correspondant à la tension d'alimentation logique Vcc, ce noeud haute tension s 'établissant à une valeur nominale supérieur VPP, selon une rampe, et en ce que le premier mode de fonctionnement (/WR à "1") correspond au niveau de repos de ladite entrée haute tension et le deuxième mode de fonctionnement (/WR à "0") correspond à l'établissement à la valeur nominale.
3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que lesdits moyens de commande comprennent un premier transistor Mos de type P (M22) connecté entre la grille et le drain dudit premier transistor de référence (M12) et un deuxième transistor MOS de type N (M23) connecté entre la grille dudit premier transistor de référence et la masse (GND) , lesdits transistors des moyens de commande étant commandés sur leur grille par le signal de contrôle logique (/WR) .
4. Dispositif de commande selon l'une des revendications précédentes, caractérisé en ce que lesdits moyens de commande comprennent un premier et un deuxième transistor MOS de type P (M17, M18) connectés en série entre la tension d'alimentation logique (Vcc) et le drain dudit deuxième transistor de référence (M13) , .le premier transistor (M17) desdits moyens de commande ayant sa grille connectée en commun à la grille dudit premier transistor de référence
(M12), et le deuxième transistor (M18) desdits moyens de commande ayant sa grille contrôlée par ledit signal de contrôle logique (/WR) .
5. Dispositif de commande selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdits moyens de commande comprennent un transistor MOS de type N (Mlβ) , connecté en parallèle entre la source et le drain dudit troisième transistor de référence (M14), et dont la grille est contrôlée par ledit signal de contrôle logique (/WR) .
6. Circuit intégré comprenant un translateur haute tension à transistors cascodes, caractérisé en ce qu'il comprend un dispositif de commande selon l'une quelconque des revendications 1 à 5 précédentes pour appliquer les' tensions de référence comme tensions de polarisation desdits transistors cascode.
7. Circuit intégré comprenant des éléments mémoire non volatile électriquement programmables, caractérisé en ce qu'il comprend au moins un dispositif de commande selon l'une quelconque des revendications 1 à 5 précédentes, appliqué à au moins un translateur de niveau haute tension selon la revendication 6.
8. Circuit intégré selon la revendication 7, caractérisé en ce qu'il comprend un dispositif de commande pour un ou plusieurs translateurs.
9. Circuit intégré selon la revendication 7 ou 8, caractérisé en ce qu'il comprend un détecteur de tension (50) pour fournir le signal de contrôle (/WR) du circuit de commande par comparaison du niveau de l'entrée haute tension (EHV) à un seuil déterminé.
~
PCT/FR2002/000278 2001-01-24 2002-01-23 Dispositif de commande d"un circuit de generation de tensions de reference WO2002059708A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP02700385A EP1354255A1 (fr) 2001-01-24 2002-01-23 Dispositif de commande d'un circuit de generation de tensions de reference
US10/470,134 US6850112B2 (en) 2001-01-24 2002-01-23 Device for controlling a circuit generating reference voltages

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0100953A FR2819954B1 (fr) 2001-01-24 2001-01-24 Dispositif de commande d'un circuit de generation de tensions de reference
FR01/00953 2001-01-24

Publications (1)

Publication Number Publication Date
WO2002059708A1 true WO2002059708A1 (fr) 2002-08-01

Family

ID=8859192

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2002/000278 WO2002059708A1 (fr) 2001-01-24 2002-01-23 Dispositif de commande d"un circuit de generation de tensions de reference

Country Status (4)

Country Link
US (1) US6850112B2 (fr)
EP (1) EP1354255A1 (fr)
FR (1) FR2819954B1 (fr)
WO (1) WO2002059708A1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7191113B2 (en) * 2002-12-17 2007-03-13 International Business Machines Corporation Method and system for short-circuit current modeling in CMOS integrated circuits
US9997230B1 (en) * 2017-06-20 2018-06-12 Elite Semiconductor Memory Technology Inc. Reference voltage pre-processing circuit and reference voltage pre-processing method for a reference voltage buffer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5109187A (en) * 1990-09-28 1992-04-28 Intel Corporation CMOS voltage reference
US5331599A (en) * 1992-03-18 1994-07-19 Sgs-Thomson Microelectronics, S.A. Dynamically switchable reference voltage generator
US5691654A (en) * 1995-12-14 1997-11-25 Cypress Semiconductor Corp. Voltage level translator circuit
US5923157A (en) * 1996-05-17 1999-07-13 Nec Corporation Semiconductor device capable of decreasing an internal voltage in period of acceleration test

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140191A (en) * 1990-11-05 1992-08-18 Molorola, Inc. Low di/dt BiCMOS output buffer with improved speed
JPH06324753A (ja) * 1993-05-13 1994-11-25 Fujitsu Ltd 定電圧発生回路及び半導体記憶装置
US5966041A (en) * 1997-10-30 1999-10-12 Analog Devices, Inc. High swing interface output stage integrated circuit for interfacing a device with a data bus
JP2000244322A (ja) * 1999-02-23 2000-09-08 Mitsubishi Electric Corp 半導体集積回路装置
JP4743938B2 (ja) * 2000-06-12 2011-08-10 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4746205B2 (ja) * 2001-06-12 2011-08-10 Ｏｋｉセミコンダクタ株式会社 昇圧回路及びこれを内蔵する半導体装置
JP3575453B2 (ja) * 2001-09-14 2004-10-13 ソニー株式会社 基準電圧発生回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5109187A (en) * 1990-09-28 1992-04-28 Intel Corporation CMOS voltage reference
US5331599A (en) * 1992-03-18 1994-07-19 Sgs-Thomson Microelectronics, S.A. Dynamically switchable reference voltage generator
US5691654A (en) * 1995-12-14 1997-11-25 Cypress Semiconductor Corp. Voltage level translator circuit
US5923157A (en) * 1996-05-17 1999-07-13 Nec Corporation Semiconductor device capable of decreasing an internal voltage in period of acceleration test

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TANAKA H ET AL: "SUB-1-MUA DYNAMIC REFERENCE VOLTAGE GENERATO FOR BATTERY-OPERATED DRAM'S", IEEE JOURNAL OF SOLID-STATE CIRCUITS, IEEE INC. NEW YORK, US, vol. 29, no. 4, 1 April 1994 (1994-04-01), pages 448 - 453, XP000450867, ISSN: 0018-9200 *

Also Published As

Publication number Publication date
US20040113680A1 (en) 2004-06-17
FR2819954B1 (fr) 2003-04-11
EP1354255A1 (fr) 2003-10-22
US6850112B2 (en) 2005-02-01
FR2819954A1 (fr) 2002-07-26

Similar Documents

Publication Publication Date Title
EP0578526B1 (fr) Circuit de commutation de haute tension
EP0080394B1 (fr) Bascule bistable à stockage non volatil et à repositionnement statique
EP0594834B1 (fr) Circuit intermediaire entre un circuit logique a basse tension et un etage de sortie a haute tension realises dans une technologie cmos standard
FR2536607A1 (fr) Circuit d'interface
EP0583203B1 (fr) Circuit de tirage vers un état déterminé d'une entrée de circuit intégré
EP0788047B1 (fr) Dispositif de référence de courant en circuit intégré
FR2817413A1 (fr) Dispositif de commutation d'une haute tension et application a une memoire non volatile
WO1993005513A1 (fr) Circuit de regulation de tension de programmation, pour memoires programmables
EP0756223B1 (fr) Générateur de référence de tension et/ou de courant en circuit intégré
FR2886783A1 (fr) Pompe a charge bi-directionnelle a haut rendement
EP0080395B1 (fr) Bascule bistable à stockage non volatil et à repositionnement dynamique
FR2738424A1 (fr) Interrupteur analogique basse tension
FR2797119A1 (fr) Dispositif de commande d'un commutateur haute tension de type translateur
EP1073202A1 (fr) Dispositif de commande d'un commutateur haute tension de type translateur
EP1354255A1 (fr) Dispositif de commande d'un circuit de generation de tensions de reference
FR2822956A1 (fr) Dispositif de detection d'alimentation
FR2750240A1 (fr) Generateur de reference de tension
EP0745996B1 (fr) Générateur de rampe numérique
EP0538121B1 (fr) Dispositif pour générer une tension de programmation d'une mémoire permanente programmable, notamment de type EPROM, procédé et mémoire s'y rapportant
EP0915562A2 (fr) Amplificateur différentiel à transistor MOS
EP0434495A1 (fr) Circuit de précharge d'un bus de mémoire
EP1109026B1 (fr) Dispositif de détection d'une haute tension
FR2847717A1 (fr) Circuit limiteur de tension, notamment pour pompe de charge
FR2677771A1 (fr) Circuit de detection de niveau de polarisation inverse dans un dispositif de memoire a semiconducteurs.
FR2759507A1 (fr) Pompe de charge dans une technologie a double caisson

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2002700385

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2002700385

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10470134

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP

WWW Wipo information: withdrawn in national office

Ref document number: 2002700385

Country of ref document: EP