WO2001050536A1 - Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information - Google Patents

Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information Download PDF

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semiconductor device
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Hiroshi Iwata
Akihide Shibata
Seizo Kakimoto
Kouichiro Adachi
Masayuki Nakano
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Sharp Kabushiki Kaisha
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    • H01L29/78654—Monocrystalline silicon transistors
    • H01L29/78657—SOS transistors

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of reducing an occupied area of a source / drain region and reducing a parasitic capacitance and a parasitic resistance of the source / drain region, a manufacturing method thereof, and an information processing device.
  • insulated gate field-effect transistors as miniaturized, have variations in threshold voltage due to variations in gate length due to processing variations, increase in off-leak current due to deterioration of subthreshold characteristics, and short-circuiting such as punch-through. Problems such as deterioration of transistor characteristics due to the channel effect become remarkable.
  • a method of reducing the junction depth of a source / drain region adjacent to a channel region of a transistor is known.
  • the gate electrode On both sides of the gate electrode, above the channel region (the surface of the semiconductor substrate under the gate electrode, which can be inverted by electrolysis of the gate electrode) via the gate electrode side wall insulating film
  • a structure that forms a source / drain region (stacked diffusion layer) stacked on the substrate is known.
  • FIGS. 43 (a) to (c) show the steps of forming a conventional stacked diffusion layer.
  • a process of forming a conventional stacked diffusion layer will be described with reference to FIGS. 43 (a) to (c).
  • the surface of the semiconductor wafer 1001 includes an element isolation region 1002 and an active region 1003. Silicon oxide is used in the element isolation region 1002 An oxide film 1042 is formed, and a silicon substrate (semiconductor wafer) 1001 is exposed in the active region 1003.
  • a gate electrode 1005 is formed on an active region 1003 via a gate insulating film 1004.
  • the upper portion and the side wall portion of the gate electrode 1005 are covered with an insulating film 1006.
  • the region where the silicon substrate 1001 is exposed (the active region 1003) is selected by a selective epitaxy growth method (Se1ectiVeEpitaxial Grouth method).
  • the silicon film 1007 is grown only on the substrate.
  • the silicon film 1007 will later become a stacked diffusion layer of a semiconductor functioning as a source / drain region.
  • the selective epitaxial growth method is disclosed in, for example, Japanese Patent Publication No. 61-196577.
  • an eyebrow insulating film 1008 is formed, and the upper wiring 1010 is connected to the silicon film 1007 (source / drain region) via the contact wiring 1009.
  • the silicon film 1007 is, for example, epoxy silicon, polycrystalline silicon, or the like.
  • the junction depth of the impurity diffusion layer region of the source * drain can be reduced. This makes it possible to effectively prevent the short channel effect.
  • a contact hole for the contact wiring 1009 is formed in the silicon film (source / drain region) 1007 from the gate electrode 1005 to the element isolation region 1002.
  • Source drain region 1007 The length L d along the gate length direction (perpendicular to the gate electrode length direction) is (the alignment margin between the gate electrode and the contact) + (the contact hole along the gate length direction. Width) + (alignment margin between contact and source / drain regions).
  • the conventional semiconductor device shown in FIG. 43 (c) has a problem that it is not easy to reduce the area occupied by the source and drain regions.
  • FIG. 44 shows an insulated gate type field effect transistor disclosed in Japanese Patent Application Laid-Open No. 10-335660.
  • FIGS. 45 (a) to (e) show a manufacturing process of an insulated gate type field effect transistor disclosed in Japanese Patent Application Laid-Open No. 10-335660.
  • FIG. 45 (a) shows the inside of a first conductivity type semiconductor substrate 301 constituting an insulated gate type field effect transistor in a manufacturing process of an insulated gate field effect transistor formed in a semiconductor device.
  • the distance between the position in contact with the element region on the side where the diffusion layer of the element isolation region 3002 is formed and the side surface of the gate electrode 3005 formed in the element region is equal to that of the gate electrode 3005.
  • Figure 45 (b) shows the chemical vapor deposition on the gate insulating film, where an oxide film is deposited by the growth method, and unnecessary portions of the oxide film and the gate insulating film 3003 are removed by anisotropic etching. This shows a state in which a step of forming an insulating gate side wall 307 in a self-aligning manner on the side surface of the gate electrode has been performed.
  • FIG. 45 (c) shows a state in which a step of depositing a polycrystalline silicon film 310 having substantially the same height as the gate electrode has been performed.
  • FIG. 45 (d) shows that the distance between the gate electrode side end of the upper layer of the diffusion layer and the element isolation insulating region side end is equal to or greater than the height of the gate electrode, and the element isolation region side end is This shows a state in which a step of forming a diffusion layer upper layer 301 made of a conductive film so as to be located on the separation region is performed.
  • FIG. 45 (e) shows a step of depositing an insulating film 309 to form an interlayer film, opening a contact hole in the interlayer film, and contacting at least a part of the tip with the diffusion layer upper layer 301. And a step of forming an electrode metal 310 in the contact hole so as to continue.
  • the element in a portion where two types of diffused layers 210 and 210 (FIG. 44) in the element region are formed is shown.
  • the distance between the position in contact with the isolation insulating region 2000 and the side surface of the gate electrode 205 is set to be equal to or less than the height of the gate electrode 205.
  • the element isolation insulating region in the portion where the two types of diffusion layers 201, 210 are formed in the element region The minimum required distance between the position in contact with 2000 and the side surface of the gate electrode 2000 is determined.
  • the height of the gate electrode is It is set to be longer than that interval.
  • the gate electrode is applied with a width of 100 nm.
  • the width (gate length) of the gate electrode is set equal to the minimum processing dimension. Therefore, the semiconductor device according to the embodiment of the prior art is manufactured with a device capability of lOOnm.
  • the alignment accuracy of a photolithography apparatus with respect to the underlying pattern is about 13 which is the minimum processing dimension, so that the alignment margin with respect to the element isolation region needs to be 33 nm or more.
  • the gate electrode side wall insulating film has a thickness of 5 O nm, an 83 nm magazine is additionally required.
  • the distance between the position where the two types of diffusion layers 200 and 203 are formed in the element region, which is in contact with the element isolation insulating region 2002, and the side surface of the gate electrode 2005 Is about 75 nm with no misalignment of the gate electrode with respect to device isolation, as described in the prior art embodiment.
  • this spacing will be in the range of 42 nm to 108 nm. From this viewpoint, in consideration of the alignment margin, the design values described in the embodiment of the related art, that is, the spacing between element isolations of 350 nm and the gate height of 150 nm are reasonable design values. it is conceivable that.
  • the introduction of impurities into a gate electrode made of a polycrystalline silicon film is performed by an ion implantation method in order to simplify the process. It is known that the method is performed simultaneously with the introduction of impurities into the source and drain regions. Before and after the voltage is applied to the gate electrode, the energy band is bent in the area where the gate electrode comes into contact with the gate oxide film due to the work function difference with the electrode (in this case, the semiconductor substrate) facing the gate oxide film.
  • the gate insulating film capacitance and the gate electrode depletion layer capacitance are connected in series and applied to the gate electrode
  • the voltage is divided and added to the gate insulating film capacitance and the gate electrode depletion layer capacitance, causing a problem that the transistor performance is reduced.
  • Watatsu the height direction of the gate electrode X, it is necessary to introduce the impurities to the lowest 1 X 1 0 2 Q "cm 3 or more high density. Therefore, in general In this process, sufficient heat treatment must be performed after high-concentration impurity ion implantation, in which the impurities implanted in the source / drain regions diffuse as well as the impurities implanted in the gate electrode. I do.
  • the source / drain region (diffusion layer upper layer 201) and the element isolation insulating layer are separated.
  • a vertical step is formed in a region where the region 200 is in contact.
  • a contact hole is formed on this step.
  • the polycrystalline silicon film serving as the source / drain region or the element isolation region is dug, so that the electrode metal 210
  • the contact resistance with the source / drain region increases.
  • Japanese Patent Application Laid-Open No. 10-335660 does not mention such a problem.
  • the present invention has been made in view of the above problems, and has as its object to provide a semiconductor device occupying a small area of a source / drain region and a method of manufacturing the same. Further, the present invention provides a highly integrated semiconductor device by reducing a margin between gate electrodes. The purpose is to provide. Another object of the present invention is to provide an information processing device with low power consumption. Disclosure of the invention
  • a semiconductor device includes: a semiconductor substrate having an element isolation region and an active region; and a gate insulating film provided on the active region via a gate insulating film, and at least a part of a side wall is covered with a gate electrode side wall insulating film.
  • a source electrode and a drain region provided on both sides of the gate electrode with the gate electrode sidewall insulating film interposed therebetween, wherein the source region includes the active region, the gate oxide film, A first source region present above a first surface contacting the first surface, and a second source region present below the first surface, wherein the drain region is located above the first surface.
  • At least one of the source region and the drain region is in contact with a contact wiring, the first region including a first drain region existing below the first surface, and a second drain region existing below the first surface.
  • the second surface is inclined with respect to the first surface, and at least a part of the first source region exists on the element isolation region.
  • At least a part of the first drain region is present on the device isolation region, and the second surface intersects with a surface of the device isolation region at an angle of 80 degrees or less, whereby Objective is achieved.
  • the second surface has an upwardly convex shape, and the height of the second surface from the first surface monotonously decreases as the distance from the gate electrode increases. You may.
  • the second surface has a downward convex shape, and the height of the second surface from the first surface monotonously decreases as the distance from the gate electrode increases. You may.
  • the second surface may have irregularities.
  • the gate length of the junction formed by the second source region and the semiconductor substrate monotonically increases as the distance from the gate electrode increases, and along the gate length direction of the junction formed by the second drain region and the semiconductor substrate
  • the depth of the cut surface from the first surface may increase monotonically as the distance from the gate electrode increases.
  • At least one of a width in the gate length direction of the first source region on a cut surface along a gate length direction and a width in the gate length direction of the first drain region on the cut surface is the following.
  • the width in the gate length direction of the gate electrode side wall insulating film on the cut surface may be equal to or greater than the sum of the width of the gate electrode in the gate length direction on the cut surface.
  • the surface of the element isolation region may exist above the first surface.
  • the distance from the end of the gate electrode side wall insulating film on the cut surface along the gate length direction to a point closest to the end of the gate electrode side wall insulating film in the element isolation region is the gate on the cut surface.
  • the width of the gate electrode in the gate length direction may be smaller.
  • the distance from the end of the gate electrode on the cut surface along the gate length direction to the point closest to the end of the gate electrode in the element isolation region is the distance of the gate electrode on the cut surface. It may be larger than the height.
  • the distance from the end of the gate electrode sidewall insulating film on the cut surface along the gate length direction to a point closest to the end of the gate electrode sidewall insulating film in the element isolation region is the gate on the cut surface.
  • the height may be smaller than the height of the electrode side wall insulating film.
  • the distance from the first surface to the upper surface of the gate electrode in the cut surface along the gate length direction is such that the surface of the first source region in the cut surface from the first surface is the gate electrode side wall insulating film. And a distance from the first surface to a point where the surface of the first drain region is in contact with the gate electrode side wall insulating film in the cross section from the first surface. You may.
  • Gate length of a junction formed by the second source region and the semiconductor substrate The depth from the first surface in the cut surface along the direction is within a range of 0.8 to 2 times the width of the gate electrode side wall insulating film in the gate length direction on the cut surface.
  • the depth of the junction formed by the second drain region and the semiconductor substrate along the gate length direction from the first surface in the cut surface is the depth of the gate electrode sidewall insulating film in the cut surface. It may be in the range of 0.8 times to 2 times the width in the gate length direction.
  • the concentration of the impurity that determines the conductivity type of the first drain region in at least a part of the first drain region is larger than 1 ⁇ 10 2 Q cm 3 and is in at least a part of the second drain region.
  • the impurity concentration that determines the conductivity type of the second drain region is greater than 1 ⁇ 10 2 Q cm 3 , and the conductivity of the first source region in at least a part of the first source region.
  • the concentration of the impurity determining the type is greater than 1 ⁇ 10 2 Q cm 3
  • the concentration of the impurity determining the conductivity type of the second source region in at least a part of the second source region is it may be greater than 1 X 1 0 2 V cm 3 .
  • At least a part of the first source region may be formed from a polycrystalline silicon film, and at least a part of the first drain region may be formed from a polycrystalline silicon film.
  • At least a part of the first source region may be formed from a silicon germanium film, and at least a part of the first drain region may be formed from a silicon germanium film.
  • the grain size of the polycrystalline silicon film is closest to an end of the gate electrode sidewall insulating film in the element isolation region from an end of the gate electrode sidewall insulating film in a cut surface along a gate length direction. It may be smaller than the distance to the point.
  • the grain size of the silicon germanium film is a point closest to the end of the gate electrode side wall insulating film in the element isolation region from the end of the gate electrode side wall insulating film in the cut surface along the gate length direction. It may be smaller than the distance to.
  • At least one of the second source region and the second drain region has a conductivity type opposite to the conductivity type of the active region in the layer serving as the first source region or the layer serving as the first drain region. And a step of diffusing the impurity from the layer serving as the first source region or the layer serving as the first drain region into the active region by thermal diffusion. You may.
  • At least one of the diffusion coefficient of the layer serving as the first source region and the diffusion coefficient of the layer serving as the first drain region may be larger than the diffusion coefficient of the semiconductor substrate.
  • Another semiconductor device is a semiconductor device including a semiconductor substrate and a plurality of field effect transistors provided on the semiconductor substrate, wherein each of the plurality of field effect transistors is a semiconductor substrate.
  • a gate electrode provided thereon, a gate electrode side wall insulating film formed on a side wall of the gate electrode, and a source region formed on the side wall of the gate electrode via the gate electrode side wall insulating film.
  • a conductive film serving as a drain region wherein the plurality of gate electrodes of the plurality of field effect transistors are formed by a process including a step of separating the first non-insulating film into a plurality of regions.
  • the plurality of conductive films of the plurality of field-effect transistors are formed by a process including a step of separating the second non-insulating film into a plurality of regions, thereby achieving the above object. Achieved.
  • Another semiconductor device is a semiconductor device including a semiconductor substrate and a plurality of field effect transistors provided on the semiconductor substrate, wherein each of the plurality of field effect transistors is a semiconductor substrate.
  • At least one of the plurality of field effect transistors further includes a terminal provided in the peg region for applying a potential to the peg region, and the semiconductor device includes a voltage generation circuit connected to the terminal. Furthermore, the voltage generation circuit may change the potential of the pail region according to whether at least one of the plurality of field effect transistors is in an active state or a standby state.
  • Another semiconductor device is a semiconductor device including a semiconductor substrate and a plurality of field effect transistors provided on the semiconductor substrate, wherein each of the plurality of field effect transistors includes an element isolation region.
  • the plurality of conductive films of the plurality of field effect transistors are formed by a process including a step of separating a second non-insulating film into a plurality of regions.
  • At least one of the effect transistors is a dynamic threshold transistor in which the shallow p-type region of the second conductivity type is electrically connected to the gate electrode, and the shallow p-type region of the dynamic threshold transistor is the element.
  • the isolation region and the deep pail region are electrically separated from the shallow glow region of another field effect transistor of the plurality of field effect transistors, thereby achieving the above object.
  • the first non-insulating film on the semiconductor substrate Forming a first non-insulating film pattern by patterning the pattern; forming a side wall insulating film on a side wall of the first non-insulating film pattern; Depositing a film, and performing anisotropic etching from above the first non-insulating film pattern until the second non-insulating film disappears, thereby forming a sidewall of the first non-insulating film pattern.
  • the method for manufacturing a semiconductor device may further include a step of simultaneously implanting an impurity serving as a donor or an acceptor into the layer serving as the gate electrode, the layer serving as the source region, and the layer serving as the drain region.
  • the etching selective for the sidewall insulating film may be anisotropic etching including an isotropic component.
  • the etching having selectivity to the sidewall insulating film may be performed by performing isotropic etching after performing anisotropic etching.
  • At least one of the diffusion coefficient of the layer serving as the source region and the diffusion coefficient of the layer serving as the drain region may be larger than the diffusion coefficient of the semiconductor substrate.
  • Another method of manufacturing a semiconductor device includes the steps of: depositing a first insulating film on a first non-insulating film on a semiconductor substrate; Forming a first non-insulating film pattern and a first insulating film pattern by patterning the insulating film with a predetermined pattern; and forming the first non-insulating film pattern and the first Forming a side wall insulating film on the side wall of the first insulating film pattern; forming a second non-insulating film on the side wall with the second insulating film pattern; and forming the second non-insulating film from above the first insulating film pattern.
  • the first non-insulating film by performing anisotropic etching until Forming a side wall made of the second non-insulating film on the side wall of the pattern and the first insulating film pattern via the side wall insulating film; and selectively forming the first insulating film pattern. Removing, exposing the surface of the first non-insulating film pattern, and patterning the non-insulating film pattern and the sidewall by etching selective to a sidewall insulating film. Forming a layer to be a gate electrode, a layer to be a source region, and a layer to be a drain region, thereby achieving the above object.
  • the method for manufacturing a semiconductor device may further include a step of simultaneously implanting an impurity serving as a donor or an impurity into the layer serving as the gate electrode, the layer serving as the source region, and the layer serving as the drain region. .
  • the etching having selectivity to the sidewall insulating film may be an anisotropic etching including an isotropic component.
  • the etching having selectivity to the sidewall insulating film may be performed by performing isotropic etching after performing anisotropic etching.
  • At least one of the diffusion coefficient of the layer serving as the source region and the diffusion coefficient of the layer serving as the drain region may be larger than the diffusion coefficient of the semiconductor substrate.
  • the information processing device is a battery-driven information processing device including a display element and an arithmetic element that controls the display element, wherein the arithmetic element is a semiconductor device according to claim 1.
  • FIG. 1 is a vertical cross-sectional view of the semiconductor device 1910 of the first embodiment taken along a plane along the gate length direction.
  • FIG. 2 is a diagram showing a current flow in the semiconductor device 1910.
  • FIGS. 3A and 3B are diagrams schematically showing the parasitic resistance of the semiconductor device.
  • FIG. 4 is a diagram showing a semiconductor device 1920 according to the second embodiment.
  • FIG. 5 is a diagram showing a semiconductor device 1930 of Embodiment 2 in which a source / drain region 206 a is formed by etching and packing silicon from polycrystal.
  • FIG. 6 is a diagram showing a semiconductor device 1940 according to the second embodiment.
  • FIG. 7 is a diagram illustrating a semiconductor device 195 according to the second embodiment.
  • FIG. 8 is a diagram illustrating a state of the semiconductor device 1091 in a certain step in the manufacturing process of the semiconductor device 1091 of the third embodiment.
  • 9 (a) to 9 (g) are diagrams showing steps for manufacturing the semiconductor device 109 of the third embodiment.
  • FIG. 10 is a diagram illustrating an example in which the setting of the distance L A and the width L SW of the sidewall in the semiconductor device is not appropriate.
  • FIG. 11 is a diagram showing that the polycrystalline silicon film 308 remains around the gate electrode 304 via the gate electrode side wall insulating film 305.
  • FIG. 12 is a diagram showing separated source / drain regions.
  • FIG. 13 is a view showing a state in which the polycrystalline silicon film 308 remains around the gate electrode 304 processed into an array via the gate electrode side wall insulating film 305.
  • FIG. 14 is a view showing a state in which the polycrystalline silicon film 308 remains around the gate electrode 304 processed into an array via the gate electrode side wall insulating film 305.
  • FIG. 15 is a diagram showing a direction in which impurities are diffused from a polycrystalline silicon film serving as a source / drain region into which impurities are implanted.
  • FIG. 16 is a diagram showing an example in which impurities are diffused to such an extent that an offset does not occur in the lateral direction.
  • FIG. 17 is a diagram showing an impurity diffusion layer when offset has occurred.
  • FIG. 18 is a diagram illustrating a relationship between the gate length of the N-channel transistor and the threshold voltage.
  • FIG. 19 is a diagram showing the relationship between the gate length of the N-channel transistor and the threshold voltage. is there.
  • FIG. 20 is a diagram showing the relationship between the gate length of the P-channel transistor and the threshold voltage.
  • FIG. 21 is a diagram showing the relationship between the gate length of a P-channel transistor and the threshold voltage.
  • FIG. 22 (a) is a plan view of the semiconductor substrate of the conventional semiconductor device shown in FIG. 43 (c) as viewed from above
  • FIG. 22 (b) is a plan view of the semiconductor substrate of the semiconductor device of the present embodiment. It is the top view seen from.
  • FIG. 23 is a view showing that the polycrystalline silicon film 308 remains around the gate electrode 304 processed into an array via the gate electrode side wall insulating film 305. is there.
  • FIG. 24 is a diagram illustrating a state after the cutting step of the semiconductor substrate according to the fourth embodiment.
  • FIG. 25 is a diagram illustrating a state of the semiconductor substrate according to the fourth embodiment after the silicide process.
  • FIGS. 26 (a) to (g) are views showing steps of manufacturing the semiconductor device 1401 of the fifth embodiment.
  • FIG. 27 is a vertical cross-sectional view of the semiconductor device 144 1 of the sixth embodiment taken along a plane along the gate length direction.
  • FIG. 28 is a diagram illustrating a semiconductor device 1442 in which the distance between adjacent gate electrodes is set to be shorter than twice the width d of the sidewall.
  • FIG. 29 is a diagram illustrating an equivalent circuit of the semiconductor device 144 2 according to the seventh embodiment.
  • FIG. 30 is a diagram showing a state where the source / drain regions between the adjacent gate electrodes 606 and 607 of the semiconductor device 1442 of the seventh embodiment are separated.
  • FIG. 31 is a diagram showing an example in which a dummy gate electrode 1441 is provided between the gate electrodes 606 and 607.
  • FIGS. 32 (a) to (c) are diagrams showing a semiconductor device 1511 of the eighth embodiment.
  • 33 (a) to 33 (c) are diagrams showing the steps of manufacturing the semiconductor device 1511 according to the eighth embodiment.
  • 34 (a) to 34 (c) are diagrams illustrating the steps of manufacturing the semiconductor device 1511 of the eighth embodiment.
  • FIGS. 35A to 35C are diagrams illustrating manufacturing steps of the semiconductor device 1511 of the eighth embodiment.
  • FIGS. 36 (a) to 36 (c) are views showing steps of forming a silicon nitride film sidewall 18 and a silicon nitride film 19.
  • FIG. 36 (a) to 36 (c) are views showing steps of forming a silicon nitride film sidewall 18 and a silicon nitride film 19.
  • FIG. 37 is a diagram showing a cross section of a semiconductor device 1641 according to the ninth embodiment.
  • FIGS. 38A and 38B are diagrams showing a semiconductor device 1651 of the tenth embodiment.
  • FIGS. 39 (a) and 39 (b) are diagrams showing a polycrystalline silicon film and a polycrystalline silicon residue generated when a part of the polycrystalline silicon sidewall is etched.
  • FIG. 40 is a diagram showing a cross section of the gate electrode portion and the sidewall portion of the semiconductor device of the eleventh embodiment.
  • FIG. 41 is a diagram showing a cross section of the gate electrode portion and the sidewall portion of the semiconductor device of the twelfth embodiment.
  • FIGS. 43 (a) to 43 (c) are views showing a conventional process of forming a stacked diffusion layer.
  • FIG. 44 is a diagram showing an insulated gate field effect transistor disclosed in Japanese Patent Application Laid-Open No. 10-335660.
  • FIGS. 45 (a) to 45 (e) are views showing the steps of manufacturing an insulated gate field effect transistor disclosed in Japanese Patent Application Laid-Open No. 10-335660. BEST MODE FOR CARRYING OUT THE INVENTION
  • the first conductivity type means a P-type or an N-type.
  • the second conductivity type means N-type when the first conductivity type is P-type, and P-type when the first conductivity type is N-type.
  • the semiconductor substrate that can be used in the semiconductor device of the present invention is not particularly limited, but is preferably a silicon substrate. Further, the semiconductor substrate may have a P-type or N-type conductivity.
  • FIG. 1 is a vertical cross-sectional view of the semiconductor device 1910 in the first embodiment, taken along a plane along the gate length direction.
  • the direction of the gate length of the gate electrode 104 is shown by an arrow 101 in FIG.
  • the semiconductor substrate 100 of the semiconductor device 1910 includes an element isolation region 101 formed in the semiconductor substrate 100 and an active region 102 surrounded by the element isolation region 101. .
  • the semiconductor device 1910 is a MIS type semiconductor element formed on the active region 102.
  • the semiconductor device 1910 includes an element isolation region 101, an active region 102, a gate oxide film (gate insulating film) 103, a gate electrode 104, a gate electrode sidewall insulating film 105, and a source. ⁇ It has a drain region 106.
  • the source / drain region 106 is adjacent to the gate electrode sidewall insulating film 105, and most of the active region surface A—A is the interface between the gate oxide film 103 and the active region 102. 'Above it.
  • the shape of the source / drain regions 106 is such that the source / drain region extends from the surface A—A ′ of the active region of the semiconductor substrate in a vertical cross section when the gate electrode 106 is cut in the gate length direction.
  • the distance h to the surface of the region 106 increases in the direction from the element isolation region 101 to the gate electrode 104.
  • the active region 1 is located between the side surface of the gate electrode 104 and the end (B-B ') of the source / drain region 106.
  • the element isolation region 101 As shown in Figure 1, three regions (ie, a gate electrode 104 and two source'drain regions 101 electrically isolated from the active region 102) are separated by the element isolation A part of the element isolation region 101 and the active region 102 are covered so that a step is not generated between the region 101 and the activation region 102.
  • the surface of the source / drain region 106 (corresponding to the line d--d 'and line e--e' in FIG. 1) and the surface of the element isolation region 101 (line f--f in FIG. 1) 'Corresponds to') at an angle of 80 degrees or less.
  • the surface (f1 ') of the element isolation region 101 is located on the first surface where the active region is in contact with the gate oxide film, that is, the active region surface (shown by a line A-A' in FIG. 1). It may be above. This makes it possible to further reduce the angle ⁇ (contact angle) at which the surface of the source / drain region 106 and the surface of the element isolation region 101 intersect in the cut surface in the gate length direction. .
  • the contact angle 0 is preferably 70 degrees or less, more preferably 60 degrees or less.
  • the semiconductor device 1910 When the contact angle 0 is reduced, the semiconductor device 1910 has a very smooth surface. Therefore, various problems caused by steps generated during the manufacture of the semiconductor device are solved.
  • the interlayer insulating film (not shown in FIG. 1) can be easily flattened.
  • the step between the element isolation region 101 and the active region 102 is covered by the source / drain region 106, light is not reflected by the step, and lithography becomes easier.
  • the active region 102 is not exposed. For this reason, Etsu The advantage that the active region 102 is not damaged during ion implantation and ion implantation is obtained.
  • the depth of 6 (the junction depth) h ′ monotonically increases as the distance from the gate electrode 104 increases.
  • the depth h ′ is from the surface A — A ′ of the active region 102 to the semiconductor substrate 100 (in the case of general CMOS, the source ⁇ drain region 106 and the opposite conductive type well region). It is defined as the depth to the junction of the source and drain regions 106.
  • the semiconductor device 1910 can reduce the junction depth in the vicinity of the gate electrode (in the vicinity of the channel region) which directly affects the short channel effect, and at the same time, on the element isolation region side which does not directly affect the short channel effect. Adopts a structure to increase the junction depth of Therefore, the parasitic resistance of the source and drain regions can be reduced while suppressing the short channel effect.
  • the depth from the surface (A—A ′) of the active region 102 at the junction between the source / drain region and the semiconductor substrate near the channel region is It must be sufficiently shallow.
  • the height from the surface of the region 102 ( ⁇ — ⁇ ') to the upper part of the gate electrode 104 is the surface of the source / drain region 106 at the position where it contacts the side wall insulating film 105 of the gate electrode. It is preferable that the height be lower than the height h. The reason is explained below.
  • the introduction of impurities into the gate electrode 104 is performed simultaneously with the introduction of impurities into the source / drain regions 106 by ion implantation.
  • the impurity concentration of the gate electrode 104 in the region where the gate electrode 104 is in contact with the gate oxide film 103 needs to be 1 X 10 20 / cm 3 or more.
  • a sufficient heat treatment is performed. In the course of this heat treatment, the impurities implanted into the source / drain regions 106 diffuse as well as the impurities implanted into the gate electrode 104.
  • the source and drain junction depths can be formed sufficiently shallower than the depth of the channel region of the transistor in the vicinity of the gate electrode 104, and the short channel effect in miniaturization can be effectively suppressed. Therefore, the short channel effect accompanying the miniaturization can be effectively suppressed.
  • FIG. 2 shows a current flow in the semiconductor device 1910.
  • FIG. 2 is a vertical cross-sectional view of a surface of the gate electrode 104 along the gate length direction as in FIG.
  • a part of the contact hole 107 is located on the surface of the source / drain region 106.
  • the contact hole 107 is filled with a part of the upper wiring (contact wiring).
  • the semiconductor device 1910 the surface area of the source / drain region 106 is larger than the area occupied by the source / drain region 106 on the surface (A--A ') of the active region 102 (FIG. 1). large. Therefore, the semiconductor device 1.910 can lower the contact resistance between the source / drain region 106 and the upper wiring as compared with the conventional semiconductor device (FIG.
  • the contact resistance between the source / drain region 106 and the upper wiring can be reduced.
  • the contact resistance of the semiconductor device 1910 is designed to be substantially the same as the contact resistance of the conventional semiconductor device, the occupied area of the semiconductor device 190 (particularly, the source / drain region 106 Occupied area) can be made smaller than the occupied area of the conventional semiconductor device.
  • the junction area between the source / drain region 106 and the semiconductor substrate 100 can be reduced without sacrificing the contact resistance, so that the junction capacitance is effectively reduced. It becomes possible to reduce to.
  • the semiconductor device 1910 it is possible to reduce the occupied area without sacrificing the contact resistance, to reduce the parasitic capacitance (junction capacitance), and to reduce the parasitic resistance, resulting in an extremely large transconductance. Can be obtained. As the capacity becomes smaller, the time required for charging becomes shorter, so that the speed of a circuit designed using the semiconductor device of the present invention is improved.
  • the surface of the source / drain region 106 (the second surface for contacting the contact wiring) and the surface of the element isolation region 101 (in FIG. :
  • the angle of contact with f-f ') (contact angle 0) is 80 degrees or less. Therefore, a vertical step does not occur even in a region where the region in contact with the contact wiring extends over the source / drain region and the element isolation region (shown as region A in FIG. 2). This has the effect of greatly improving the yield due to the contact resistance.
  • the inside of the contact hole 107 is filled with contact wiring such as a metal plug. Is embedded. If there is a vertical step as shown in FIG. 44 inside the contact hole 107 (that is, if the contact angle 0 is about 90 degrees), the connection between the contact wiring and the source 'drain region will be lost. Imperfect, and the yield due to contact resistance will be extremely deteriorated. On the other hand, if the contact angle 0 is 80 degrees or less, the connection state between the plug and the source / drain region is improved, and the yield due to the contact resistance is significantly improved. Furthermore, when the contact angle 0 was 60 degrees or less, the yield was further improved, and the improved yield was stably achieved.
  • the advantage at the time of processing for forming the contact hole 107 can be obtained. That is, in the semiconductor device 1910, a vertical step does not occur in the region A shown in FIG. 2, so that the etching rate of the base stopper layer is increased in the vertical step when etching a self-aligned contact or the like. This does not cause the problem that the base selection ratio is lowered. Since the etching becomes easy, the yield due to the contact resistance is significantly improved.
  • the surface area to be silicided with respect to the occupied area increases, so that the resistance can be reduced. It also has the effect of alleviating the fine line effect (a problem that silicidation cannot be achieved due to the inhibition of the reaction in silicidation of fine wiring), which is a problem during the silicidation reaction.
  • FIG. 1 two source / drain regions 106 are shown. One of these functions as a source region, and the other functions as a drain region.
  • a current flow of the semiconductor device 1910 will be described.
  • Region D shown in FIG. 2 indicates a region (impurity diffusion layer region) having a higher resistance than the metal electrode in the current flow path.
  • the distance from the channel region 110 to the contact hole 107 is very short, and the distance occupied by the region D in the current flow path is very small.
  • the parasitic resistance of the source / drain regions 106 is reduced.
  • the impurity concentration in the region D is Since the concentration is as high as 1 ⁇ 10 2 Q Zcm 3 or more up to the vicinity of the channel region 110, the semiconductor layer has extremely low resistance. Further, in the source / drain region 106, the path through which the current flows increases from the vicinity of the channel region 110 to the contact wiring. As a result, the parasitic resistance is significantly reduced.
  • FIGS. 3A and 3B are diagrams schematically showing the parasitic resistance of the semiconductor device.
  • FIG. 3A schematically shows the parasitic resistance of the semiconductor device 1910 of the present embodiment
  • FIG. 3B schematically shows the parasitic resistance of the conventional semiconductor device 1041.
  • Rcont indicates the contact resistance
  • Rsd indicates the source-drain resistance
  • Rej indicates the spreading resistance of the overhang junction.
  • the distance from the position where the contact wiring contacts the source / drain region 107 to the position of the channel is much shorter than the conventional semiconductor device 1041. Therefore, the source / drain resistance R sd of the semiconductor device 1910 is lower than the source / drain resistance R sd of the semiconductor device 1041.
  • a portion I of the saw 'drain region above the surface (A--A') where the active region 102 and the gate oxide film 103 contact each other (
  • the impurity concentration in the first source / drain region) and the impurity concentration in the portion H (second source / drain region) of the source / drain region below the A—A ′ plane are both 1 It is preferably darker than X 1 O ⁇ Zcm 3 .
  • the impurity concentration is the concentration of the donor or x-ray which determines the conductivity type.
  • the impurity concentration in region I is almost equal to the impurity concentration in region H, and the concentration is 1 X 1 O ⁇ Desirably higher than Zcm 3 .
  • the impurity concentration in the region under the gate electrode side wall insulating film 105 in the source / drain region 106 becomes lower than the gate electrode side wall insulating film of a general MOS transistor.
  • the semiconductor device 1910 although the junction between the source / drain region 106 below the AA ′ plane and the semiconductor substrate 100 is very shallow, the conventional semiconductor device 100 The value of the resistance R ej can be greatly reduced as compared with the device. Therefore, the drive current of the transistor is greatly improved.
  • FIG. 4 shows a semiconductor device 1920 according to the second embodiment.
  • Figure 4 shows the semiconductor device 1 9 2
  • FIG. 5 is a vertical cross-sectional view of a plane along a gate length direction of 0 (a plane orthogonal to the longitudinal direction of the gate electrode 204).
  • the semiconductor device 1920 includes an element isolation region 201, an active region 202, a gate oxide film 203, a gate electrode 204, and a gate electrode sidewall insulating film 2 formed on a semiconductor substrate 200. 05, source / drain regions 206, and contact holes 207. As shown in FIG. 4, in the vertical cross section of the gate electrode 204 along the gate length direction, the surface of the source / drain region 206 has an upwardly convex curved shape. For this reason, compared to the semiconductor device 1910 of the first embodiment, in the semiconductor device 1920, the contact wiring does not contact when the occupied areas of the source / drain regions 206 are the same. It is possible to increase the area to be used.
  • the surface of the source / drain region 206 monotonically increases in height as approaching the gate electrode 204, and has a convex shape. Has become.
  • the surface of the source / rain region 206 and the surface of the element isolation region 201 intersect at a contact angle of 0.
  • the surface of the source / drain region 206 has a concave curved surface. Due to the curved surface, the area occupied by the source / drain regions on the semiconductor substrate is compared to that of a flat surface As a result, the surface area of the source / drain region 206 can be increased more effectively.
  • FIG. 5 shows a semiconductor device 1930 according to the second embodiment in which a source / drain region 206 a is formed by etching back polycrystalline silicon.
  • a source / drain region 206 a is formed by etching back polycrystalline silicon.
  • the source and drain regions 206 are formed by etching and packing silicon in the polycrystal, the source / drain having a concave-convex surface is formed by the grains contained in the polycrystal silicon film.
  • a region 206a is formed.
  • the semiconductor device 1930 since the source / drain region 206a has an uneven surface, the surface area of the source / drain region 206a becomes large.
  • Reference numeral 1061 shown in FIG. 5 indicates a surface obtained by leveling the uneven surface of the source / drain region 206a. As shown in FIG. 5, the surface 1061 has an upwardly convex shape.
  • the surface of the source / drain region 206 a monotonically increases in height as it approaches the gate electrode 204, and has an upwardly convex surface. It has a shape. Since the surface of the source / drain region 206a has irregularities, the height of the surface of the source / drain region 206a depends on the irregularity of the surface of the source / drain region 206a. Defined as the height of the smoothed surface 1061. In addition, that the shape of the surface of the source / drain region 206 a is upwardly convex means that the shape of the surface 106 1 with the unevenness of the surface of the source / drain region 206 a is upwardly convex. It means that
  • the surface of the source / drain region 206 a and the surface of the element isolation region 201 intersect at a contact angle of 0. Since the surface of the source / drain region 206a has irregularities, the angle at which the surface of the source / drain region 206a intersects with the surface of the element isolation region 201 is defined by the angle of the source / drain. Surface with irregularities on the surface of area 2 06 a 1 0 It is defined as the angle at which 61 and the surface of the element isolation region 201 intersect.
  • the surface of the source / drain region 206a is upwardly convex when viewed macroscopically, but is concave and convex when viewed microscopically. Therefore, the surface area of the source / drain region 206 a can be more effectively increased with respect to the area occupied by the source / drain region 206 a on the semiconductor substrate.
  • FIG. 6 shows a semiconductor device 1940 according to the second embodiment.
  • the surface of the source / drain region 206b monotonically increases in height as it approaches the gate electrode 204, and has a downwardly convex shape.
  • the surface of the source / drain region 206 b intersects with the surface of the element isolation region 201 at a contact angle of 0.
  • the height refers to a height from a surface (first surface) where the active region 202 and the gate oxide film 203 are in contact with each other.
  • the surface of the source / drain region 206 b is concave. Due to the curved surface, the surface area of the source / drain region 206 b can be more effectively increased as compared to the case of a flat surface, compared to the area occupied by the source and drain regions on the semiconductor substrate. become.
  • FIG. 7 shows a semiconductor device 195 according to the second embodiment.
  • the source / drain region 206c has an uneven surface.
  • the surface of the source / drain region 206c monotonically increases in height as it approaches the gate electrode 204, and has a downwardly convex shape. Since the surface of the source / drain region 206 c has irregularities, the height of the surface of the source / drain region 206 c should be equal to the height of the surface of the source / drain region 206 c. Is defined as the height of the plane 1 0 8 1. Also, that the surface shape of the source / drain region 206 c is convex downward means that the surface 108 1 1 of the source / drain region 206 c with the uneven surface is convex downward. It means there is.
  • the surface of the source / drain region 206 c and the surface of the element isolation region 201 intersect at a contact angle of 0.
  • the surface of the source / drain region 206 c has irregularities. Therefore, the angle at which the surface of the source / drain region 206 a intersects with the surface of the element isolation region 201 is equal to the uneven surface of the surface of the source / drain region 206 c 1 0 81 , Is defined as the angle of intersection with the surface of the element isolation region 201.
  • the surface of the source / drain region 206 c has a downwardly convex surface when viewed macroscopically, but has an uneven surface when viewed microscopically. Therefore, the surface area of the source / drain region 206 c can be more effectively increased with respect to the area occupied by the source / drain region 206 c on the semiconductor substrate.
  • the surface area of the source-drain region is larger than the occupied area of the source-drain region, and the contact angle 0 is 80 degrees or less.
  • the contact angle 0 is the angle between the contact surface of the source / drain region (j—j ') and the surface of the device isolation region (: f— ⁇ ') in the region where the source / drain region contacts the device isolation region. Is defined as When the contact angle 0 is equal to or less than 80 degrees, it is possible to obtain the same effect as that described in the first embodiment, and furthermore, the source / drain more than the semiconductor device 1910 of the first embodiment. It is possible to increase the surface area of the area. Thus, according to the semiconductor device 1920, the semiconductor device 1930, the semiconductor device 1940, and the semiconductor device 195, the contact resistance is further reduced, and the yield due to the contact resistance is further increased. Can be improved. As described above, it is preferable that the contact angle be 60 degrees or less, because the contact yield is further improved.
  • FIG. 8 shows a state of the semiconductor device 1091 in a certain step in the manufacturing process of the semiconductor device 1091 of the third embodiment.
  • the semiconductor device 1091 includes a semiconductor substrate 301, an element isolation region 302, a gate oxide film 303, a gate electrode 304, a gate electrode sidewall insulating film 305, and a source / drain.
  • a polycrystalline silicon film 308 serving as a region is provided.
  • the distance between the gate electrode 304 and the contact hole 3111 is set so that the contact hole 311 to the polycrystalline silicon film 310 serving as the source and drain regions does not short-circuit with the gate electrode 304. It is formed to have a margin MC.
  • FIG. 8 shows only the contact hole 311 to the source / drain region 310 on the left side of the gate electrode 304, but the source / drain region 30 on both sides of the gate electrode 304.
  • a contact hole 311 may be provided for each of 8.
  • the dimensions of the semiconductor device 1091 are defined as follows.
  • T SW Height of gate electrode sidewall insulating film 305
  • ⁇ LSD Source ⁇ Width of the drain region 308 (distance from the portion in contact with the gate electrode side wall insulating film 305 to the portion extending to the upper part of the element isolation region 302) • LA: Ge Distance between gate electrode sidewall insulating film 3 05 and element isolation region 3 0 2 • LM: diameter of contact hole 3 1 1
  • F is the minimum processing dimension when manufacturing the semiconductor device 1091.
  • the width LG (gate length) of the gate electrode is generally set to the minimum processing dimension. Gate length is This is because the shorter the transistor, the higher the driving capability of the transistor.
  • the alignment margin for the underlying pattern depends on the performance of the apparatus for manufacturing the semiconductor device 1091, but generally requires an alignment margin of about 1/3 XF.
  • LA needs to be set to an alignment margin or more.
  • the alignment magazine is 1Z3 XF, it is preferable to set LA to at least 2 ⁇ 3 XF.
  • the LSW is small, a short circuit between the gate electrode 304 and the source / drain region 308 or an increase in the parasitic capacitance between the gate electrode 304 and the source / drain region 308 are caused.
  • the LSW is set large, it is necessary to increase XjSD since the source and drain regions do not offset the channel, and the short channel effect deteriorates. This is because if impurities are diffused in the channel direction when L SW is set to a large value, impurities will inevitably diffuse downward as well, and the junction depth (Xj SD) will increase.
  • the LSW and X j SD immediately below the end point (point 1092 in FIG.
  • the gate electrode side wall insulating film 305 on the element isolation region 302 side are substantially equal to 0.8 X LSW ⁇ X j SD ⁇ 2 XLSW It is preferable to satisfy the condition.
  • the source / drain region 308 exists without offset from the channel region, and the junction between the source / drain region 308 and the semiconductor substrate 301 is extremely downward from the first surface. Since the junction is shallow, it has the effect of increasing the drive current and suppressing the short channel effect.
  • LSW X j SD.
  • LA has an alignment margin of 13 XF or more considering the production yield. It is necessary that LA be as small as possible. This is because the parasitic capacitance between the semiconductor substrate 301 (generally, a well region formed on the semiconductor substrate) and the source / drain region 308 is reduced.
  • the relationship 2/3 XF ⁇ LSW + LA ⁇ 4 / 3 XF is related to the margin (LSW + LA) between the gate electrode and the isolation region. Preferably, it is substantially satisfied. It is more preferable that the following relationship is satisfied: XF ⁇ LSW + LA ⁇ F.
  • the relationship X + LA LSW + LA is satisfied.
  • the parasitic capacitance between the semiconductor substrate 301 generally, a well region formed on the semiconductor substrate
  • the source / drain region 308 can be obtained without lowering the yield.
  • the distance from the end of the gate electrode 304 to the end of the nearest device isolation region 302 on the cut surface in the gate length direction is simply defined as the distance from the gate electrode 304 to the device isolation region 302.
  • the distance from the gate electrode 304 to the element isolation region 302 needs to be at least about 2 FZ3. If the distance from the gate electrode 304 to the element isolation region 302 is set to a minimum of 23, and the alignment of the gate electrode 304 with respect to the element isolation region 302 is shifted by FZ3, the actually manufactured element will have a gate electrode
  • the distance from 304 to the element isolation region 302 is F. Therefore, in order for a part of the source / drain region 308 to extend to the upper part of the element isolation region 302, LSD + LSW> F must be satisfied.
  • the present inventors consider that the yield due to contact resistance is Due to the palatability, I found that LSD> F—LSW, let alone LSD> F, is not enough magazine. The present inventors have found that by setting LSD ⁇ F + LSW, the production yield is dramatically improved.
  • the contact bottom area (the contact wiring formed on the source / drain region 308 is Area of the contact area) becomes very small.
  • the contact hole 311 is located at least 3 away from the gate electrode. Must be formed.
  • the range where the source / drain region 308 exists is a range away from the end of the gate electrode 304 by LSW to: LSW + LSD. Even when the distance from the gate electrode 304 to the contact hole 311 is 2 FZ 3 away, in order to form the contact hole 311 with sufficient yield, the LSW is approximately FZ3 and the relation LSW + LSD> 2 FZ3 + We have found that F must be satisfied. Also, when the finer rule is F, the set teeth 3 1 ⁇ ⁇ a / / 3 about the, found and yield of most transistors, a good balance of properties.
  • the short circuit between the gate electrode 304 and the source / drain region 308 or the increase in the parasitic capacitance between the gate electrode 304 and the source / drain region 308 Is a problem.
  • LSW is larger than FZ3
  • the connection of the source / drain region 308 is prevented so that the source / drain region 308 does not offset with respect to the channel region. It is necessary to increase the joint depth, which causes a problem that the short channel effect is deteriorated.
  • the contact opening diameter may be larger than the distance from the end of the gate electrode to the element isolation region. Further, since the contact hole 311 can be provided large without increasing the area occupied by the source / drain regions 308, the ease of forming the contact hole 311 and the junction capacitance depending on the source / drain junction area are reduced. It is possible to achieve both reduction.
  • LSD be greater than LSW + LA.
  • the LSD needs to have a certain size.
  • further margin is required. Specifically, it is preferable that the relationship 1Z3XF ⁇ MC ⁇ 23XF is substantially satisfied.
  • the relationship LSD ⁇ LG + LSW is satisfied. If the portion of the source / drain region 308 that is higher than the surface (first surface) where the active region 1093 and the gate oxide film 303 are in contact with each other is defined as a first source / drain region, the LSD is It is equal to the width of the first source / drain region in the gate length direction.
  • the width (LSD) of the first source / drain region in the gate length direction at the cut surface along the gate length direction is the gate length of the gate electrode side wall insulating film 305 at the cut surface. Is equal to or greater than the sum of the width in the direction (LSW) and the width (LG) of the gate electrode 304 in the gate length direction at the cut surface.
  • the condition TD Smax> TG is preferably satisfied. This is for suppressing the short channel effect.
  • a silicide film (not shown in FIG. 8) is formed on the source / drain region 308 and the gate electrode 304 at the same time, for example, by a self-aligned silicidation (salicide) reaction.
  • the gate electrode 304 and the source / drain region 308 are not electrically short-circuited, it is necessary to design so as to satisfy the relationship TSW> TG.
  • the source / drain regions 308 are formed by an etching pack method of a polycrystalline silicon film.
  • TSW, TSDmax, and LSD are closely related.
  • LSD is set according to LG, LSW, LA, and MC, which are determined depending on the processing limit of the manufacturing device (LSD ⁇ LG + LSW)
  • TSDmax and TSW may be set according to the set LSD. Since the relationship LS D> LSW + LA needs to be satisfied, it is preferable to design so that the relationship TSW> LA is satisfied. At this time, by designing the TG so that the relation LSW + LA> TG is satisfied, it is possible to achieve both performance (suppression of gate electrode depletion and suppression of short channel effect) and manufacturing simplicity (yield).
  • the distance from the end of the gate electrode 304 in the cut surface along the gate length direction to the point closest to the end of the gate electrode 304 in the element isolation region 304 Is larger than the height (TG) of the gate electrode 304 at the cut surface.
  • the height TG of the gate electrode 304 may be sufficiently low regardless of the value of LSW + LA.
  • the impurity is generally introduced into the gate electrode 304 at the same time as the impurity is introduced into the source / drain region 308 by an ion implantation method.
  • the impurity concentration of the gate electrode 304 in the region where the gate electrode 304 is in contact with the gate oxide film can be sufficiently increased, and the gate electrode 304 is depleted. Can be suppressed.
  • the distance from the end of the gate electrode side wall insulating film 305 in the cut surface along the gate length direction to the point of the element isolation region 302 closest to the end of the gate electrode side wall insulating film 305 (LA) has a structure that is smaller than the height (TSW) of the gate electrode side wall insulating film 305 at the cut surface.
  • FIGS. 9A to 9G show steps of manufacturing the semiconductor device 109 of the third embodiment. Each step of manufacturing the semiconductor device 1091 according to the third embodiment will be described.
  • an element isolation region 30 is formed on a semiconductor substrate 301 (or a well region provided in the semiconductor substrate 301) by a known method.
  • a gate oxide film 303, a gate electrode 304, and a gate electrode side wall insulating film 305 are formed.
  • a silicon oxide film 306 is formed on the gate electrode 304 formed of the polycrystalline silicon film.
  • the gate electrode side wall insulating film 305 is formed from a silicon oxide film and a silicon nitride film.
  • the gate electrode side wall insulating film 305 may be a single layer.
  • a polycrystalline silicon film 307 is deposited by a CVD method.
  • the polycrystalline silicon film should be removed from the interface between the active region surface of the semiconductor substrate 301 and the deposited polycrystalline silicon film 307 so as to remove the natural oxide film as much as possible. It is important to apply a silicon film 307.
  • the impurities in the polycrystalline silicon film are diffused into the semiconductor substrate 301 by thermal diffusion. If an oxide film is formed at the interface between the surface of the active region 111 and the polycrystalline silicon film 307, the oxide film functions as a diffusion barrier, which hinders uniform impurity diffusion. is there. If uniform impurity diffusion is impeded, the source-drain junction depth will be non-uniform and the transistor characteristics will vary.
  • the polycrystalline silicon film is applied to the semiconductor device shown in FIG. 307 may be deposited.
  • the semiconductor substrate 310 is provided by using a low-pressure C VD (LPC VD) apparatus including a preliminary exhaust chamber, a nitrogen purge chamber whose dew point is always kept at ⁇ 100 ° C., and a deposition furnace.
  • the polycrystalline silicon film 307 can be deposited at the interface between the surface of the active region 111 and the polycrystalline silicon film to be deposited without growing a native oxide film.
  • the semiconductor substrate 301 immediately before the polycrystalline silicon film 307 is deposited (the state shown in FIG. 9A) is washed with a hydrofluoric acid-based solution, and the natural oxide film is once removed. After the removal, the semiconductor substrate 301 is transferred to the preliminary evacuation chamber. In the preliminary evacuation chamber, the air atmosphere at the time of transfer is once evacuated, then replaced with a nitrogen atmosphere, and the semiconductor substrate 301 is transferred to the nitrogen purge chamber.
  • the dew point of the nitrogen purge chamber is always kept at 100 ° C.
  • the role of the nitrogen purge chamber is to completely remove moisture adsorbed on the surface of the semiconductor substrate 301 (wafer) by nitrogen purge.
  • the present inventors' experiments have shown that water molecules adsorbed on the wafer surface cannot be removed in a vacuum, but can be completely removed by a nitrogen purge.
  • the semiconductor substrate (wafer) is transferred to a high-temperature deposition furnace while water molecules that are not removed are adsorbed on the wafer surface.
  • Normal polycrystalline silicon film deposition is performed at a temperature of about 5.5 ° C to 700 ° C. If water molecules are adsorbed on the wafer surface, the oxygen component of the water molecules adsorbed when the wafer is transported to the high-temperature deposition furnace reacts with the silicon of the wafer, causing the silicon to form before the polycrystalline silicon film is deposited.
  • a natural oxide film is formed on the wafer surface. Thus, a natural oxide film is formed at the interface between the active region surface of the semiconductor substrate and the deposited polycrystalline silicon film.
  • the semiconductor substrate 301 is transferred to a deposition furnace. Therefore, it is possible to deposit the polycrystalline silicon film 307 without forming a natural oxide film. Preferred setting of the film thickness when depositing the polycrystalline silicon film 307 will be described later with reference to FIG.
  • the polycrystalline silicon film 307 After depositing the polycrystalline silicon film 307, the polycrystalline silicon film 307 is etched. Will be packed. As a result, as shown in FIG. 9C, the polycrystalline silicon film 308 remains in a side wall shape on the side surface of the gate electrode side wall insulating film 305. It is necessary to process the edge 1121 of the sidewall so as to be present on the element isolation region 302.
  • the polycrystalline silicon film 307 is etched and packed in an atmosphere of a mixed gas of chlorine and oxygen at a pressure of 0.3 pa using, for example, a helicon type RIE device. At the time of the etching pack, the polycrystalline silicon film 307 is over-etched by 10% to 30% using an end point detector (EPD).
  • EPD end point detector
  • a cutting step is further performed. The cutting step will be described later with reference to FIGS.
  • the silicon oxide film 306 on the polycrystalline silicon film 304 serving as a gate electrode is removed by etching, and impurity ions are implanted (doped) to form source / drain regions (FIG. 9D).
  • Reference numeral 304a shown in FIG. 9D indicates the gate electrode after the impurity ion implantation, and reference numeral 308a indicates the source / drain region after the impurity ion implantation.
  • doping of the gate electrode and doping of the source / drain regions are performed simultaneously.
  • the thickness f of the gate polycrystalline silicon film 304 (FIG. 9 (c)) serving as the gate electrode is changed from 120 nm to 170 nm (150 nm in this embodiment), and the stacked layer 308 (FIG. 9 (c)). ))
  • the maximum height LSDmax in the vicinity of the gate voltage is set from 200 nm to 300 nm.
  • phosphorus or arsenic ions are implanted at an energy of about 20 keV to 150 keV and at a dose of about 1 ⁇ 10 15 to 5 ⁇ 10 16 cm 2 .
  • boron ions are implanted at an energy of about 10 keV to 40 keV and at a dose of about 1 ⁇ 10 15 to 5 ⁇ 10 16 Z cm 2 .
  • the Shirikoni on 5 X 1 0 1 4 ⁇ 5 X 1 0 1 5 Amorphization may be performed by injecting about 2 cm 2 . In this case, the grain boundary of the polycrystalline silicon is crushed to some extent. Therefore, when forming CMOS, it is necessary to select amorphous conditions suitable for each impurity ion species.
  • the semiconductor substrate into which the impurity ions have been implanted is subjected to a heat treatment at a temperature of about 800 ° C. to 950 ° C. for about 10 minutes to about 120 minutes.
  • the semiconductor substrate into which the impurity ions have been implanted is subjected to a rapid heating treatment for about 10 to 60 seconds at a temperature of about 950 ° C. to about 110 ° C., and the implanted impurities are removed.
  • the implanted impurities are diffused to the silicon substrate. At this time, it is necessary to thermally diffuse the impurities to such an extent that the source / drain regions do not offset with respect to the gate electrode.
  • the junction should be made as shallow as possible, and the source / drain region should not be offset from the gate electrode. Need to be formed.
  • the layer 308 serving as the source / drain region above the first surface where the active region is in contact with the gate oxide film has a conductive type opposite to that of the active region. Injecting impurities of the mold and spreading the impurities from layer 308 to the active region by thermal diffusion! Forming a source / drain region below the first surface. The impurities are Dona or Axep. By this processing, the conductivity type of the active region on the surface where the layer 308 serving as the source / drain region and the active region are in contact is inverted.
  • the source and drain above the first surface where the active region and the gate oxide film are in contact It is not necessary to introduce an impurity (donor or acceptor) into the source / drain region on the active region (on the semiconductor substrate) before forming the layer serving as the rain region.
  • a diffusion layer (the first surface where the active region and the gate oxide film in the present invention are in contact with each other) is located on the side wall of the gate electrode.
  • ions are directly implanted into the semiconductor substrate using the gate electrode as a mask, and a part of the source / drain region (Fig. 45 (a ) Is formed as the lower layer 301 3) of the diffusion layer.
  • an ion implantation step in the case of CMOS, at least two times of donor implantation and excimer implantation). Forming a CMOS requires an N-channel mask and a P-channel mask, requiring two additional photolithography steps. This is very costly.
  • the implanted impurity ions show a Gaussian distribution centered on the implantation range in the semiconductor substrate. Since the impurity ions exist deeply in the semiconductor substrate according to the Gaussian distribution, it becomes difficult to form a shallow source / drain junction. In addition, the distribution of the impurity ions in the semiconductor substrate varies due to the variation in the acceleration energy of the implanter. Since the junction depth varies, the short channel effect varies. As a result, the yield also deteriorates.
  • the region where the impurity diffuses is uniquely determined by the concentration, the diffusion coefficient (diffusion coefficient of the impurity in the silicon film), the temperature, and the heat treatment time.
  • the spreading area has very little variation and is easy to control. For this reason, it becomes possible to form a shallow source / drain region as designed, and to form a very dense source / drain region near the channel.
  • the source / drain regions 308 a and the gate electrode 310 are formed by a well-known salicide process.
  • a high melting point metal silicide film (high melting point metal film) 309 is selectively formed on top of 4a.
  • titanium is used as the material of the high melting point metal film 309, but the material of the high melting point metal film 309 is not limited to titanium.
  • cobalt, nickel, platinum, or the like may be used as a material of the high melting point metal film 309.
  • all of the upper portions of the source / drain regions 308a and the gate electrodes 304a are salicided.
  • an interlayer insulating film 310 is formed by a well-known method as shown in FIG. 9 (f). You.
  • a contact hole 3111 is opened at a desired position in the interlayer insulating film 310 as shown in FIG. After that, the upper wiring 312 is formed.
  • the source / drain regions having a larger surface area than the occupied area are formed so as to be stacked above the channel region.
  • the contact area between the source / drain region and the contact wiring can be increased. Therefore, even if the area occupied by the junction between the source and drain regions is reduced, an increase in contact resistance can be prevented.
  • the area occupied by elements can be significantly reduced.
  • FIG. 10 shows an example in which the setting of the distance LA and the width L SW of the sidewall in the semiconductor device is not appropriate.
  • the silicon substrate 301 is dug by the anisotropic etching pack.
  • the silicon substrate 301 is damaged, the junction leakage current increases, and the junction becomes deeper.
  • the short channel effect worsens.
  • the width LSD of the side wall is determined by the step of the gate electrode (the height including the silicon oxide film 106 on the polycrystalline silicon film 304 (FIG. 9 (b))) and the polycrystalline silicon film 307. It is determined by the deposited film thickness.
  • the width LSD of the sidewall is the condition LSD> LA + X must be satisfied.
  • L A is about 0.18 m
  • X is about 0.08 m
  • the width L SW of the sidewall is about 0.3 m.
  • the step generated between the electrode 304 and the silicon oxide film 303 is 300 nm to 400 nm
  • the deposited film thickness of the polycrystalline silicon film 307 is 400 nm. It is assumed to be between 0 nm and 600 nm.
  • the angle 0 at which the surface of the element isolation region 302 and the surface of the source / drain region 300 (FIG. 9C) are in contact with each other is preferably 80 degrees or less. In other words, it is necessary to make it 60 degrees or less. The smaller the angle 0, the higher the yield. According to experiments performed by the present inventors, it was found that when the angle 0 was 60 degrees or less, the yield was dramatically improved. In order to reduce the angle 0 to 60 degrees or less, it is extremely necessary to make the thickness of the deposited polycrystalline silicon film sufficiently thicker than the desired LSD. is important.
  • the relationship TP> LSD needs to be satisfied, and preferably, the relationship TP ⁇ 1.25 XL SD is satisfied.
  • the stacked source / drain regions of the present invention can be easily formed by setting an etching amount such that the polycrystalline silicon film on the gate electrode is eliminated. Since the polycrystalline silicon film is deposited thicker than the distance from the gate electrode to the isolation region (the width of the source 'drain region), the silicon substrate is not exposed and the silicon substrate is No damage from anisotropic etching packs. The end of the stacked layer on the side wall of the gate electrode formed by anisotropic etching is formed to extend over the element isolation region formed of a material resistant to silicon etching.
  • the gate in order to reduce the side wall capacitance between the source / drain regions and the gate electrode, the gate should be formed in a range where the relationship LSD> LA is satisfied (more preferably, in a range where the relationship LSD ⁇ LG + LSW is satisfied). It is preferable to reduce the level difference caused by the electrode 304 and the oxide film 306 above the gate electrode and the thickness TP of the polycrystalline silicon film 307 to be deposited.
  • FIG. 11 shows that the polysilicon film 308 remains around the gate electrode 304 via the gate electrode side wall insulating film 305. As shown in Figure 11, If only the etching pack of the crystalline silicon film 307 (FIG. 9B) is performed, the polycrystalline silicon film 307 is formed around the gate electrode 304 via the gate electrode side wall insulating film 305. 8 remains.
  • the polycrystalline silicon film 308 In order to use the polycrystalline silicon film 308 as a source / drain region, it is necessary to separate the source / drain region into a region 1904 and a region 1903 as shown in FIG. is there.
  • One of the region 1904 and the region 1903 functions as a source electrode in the semiconductor device 1091 (FIG. 9 (g)), and the other functions as a drain electrode.
  • the source and drain regions are separated by covering the region 19.03 and the region 1904 with a resist mask and performing dry etching.
  • etching is performed so that the side etching is performed youngly. That is, anisotropic etching including an isotropic component is performed. This is to ensure that the source / drain regions are separated even when the side wall of the gate electrode is not perpendicular to the substrate surface. If etching is performed so that side etching is not performed, when the upper portion of the gate portion is larger than the lower portion, the gate portion becomes a mask, and the polycrystalline silicon film 308 that should be removed around the gate electrode is originally removed. It may not be sufficiently removed.
  • the anisotropic etching including the isotropic component is performed by, for example, a helicon type RIE apparatus in an atmosphere of a mixed gas of hydrogen bromide and oxygen at a pressure of 0.4 pa.
  • the anisotropic etching may be performed, and then the isotropic etching may be additionally performed to remove the residue of the polycrystalline silicon film 308 to be removed.
  • anisotropic etching including an isotropic component
  • the relationship between the etching step for separating the source / drain regions and the specific gate dense pattern will be described with reference to FIGS.
  • the gate electrode needs a pad portion for arranging the contact.
  • the width of the pad portion needs to be larger than the gate length (gate electrode width).
  • FIG. 13 shows a state where the polycrystalline silicon film 308 remains around the gate electrode 304 processed into an array via the gate electrode side wall insulating film 305.
  • the side wall of the polycrystalline silicon film 310 source, drain
  • the polycrystalline silicon film 308 remains around the gate electrode via the gate electrode side wall insulating film 305. Therefore, when the distance between the adjacent gate electrode pad portions 201 is short, the polycrystalline silicon film 308 remains in the gap. Therefore, an etching step for electrically separating the source region and the drain region of each transistor is further required.
  • the polycrystalline silicon film 308 formed in a side wall shape on the side wall of the gate electrode is separated.
  • such a portion is etched to separate the polysilicon film 308 formed in the sidewall shape. No process is required.
  • region b in FIG. 13 When the polycrystalline silicon film 308 is separated, at least a portion of the polycrystalline silicon film 308 remaining between the adjacent gate electrode pad portions 201 is also removed (region b in FIG. 13). However, it is necessary to prevent the source region and the drain electrode, which should be independent, from being electrically connected to each other.
  • region b gate sidewall insulating film 30 From both sides of 5, the polycrystalline silicon film 304 serving as a source / drain region and the polycrystalline silicon film 304 serving as a gate electrode are also removed. Since the thickness of the gate sidewall insulating film 305 is extremely small, the distance between b is preferably as close as possible to the minimum processing dimension so that the gate sidewall insulating film 305 does not fall.
  • the step of separating the polycrystalline silicon film 308 is called a cutting step.
  • the photolithography step (masking the area other than the cut area) for forming a mask for performing the cutting step involves alignment with the underlying gate electrode. Let X be this alignment margin.
  • the cut width is set to the minimum additive dimension F
  • the dimensions of the pad portion of the first gate electrode and the pad portion of the second gate electrode are at least 2 X Only + F is needed.
  • the gate electrode is etched due to misalignment.
  • the gate electrode side wall insulating film is a very thin film and easily falls down. Therefore, if only this film remains, it causes particles and lowers the yield.
  • the pitch for closely laying the gate electrode is 2 X + F + Z.
  • the gate electrode is cut to the extent that the gate electrode side wall insulating film does not fall.
  • FIG. 14 shows a state in which the polycrystalline silicon film 308 remains around the gate electrode 304 processed into an array via the gate electrode side wall insulating film 305.
  • the upper portion of the gate electrode 105 is formed with a protective film (for example, an oxide film 30) having a selectivity with respect to the etching in the cutting step (etching of the polycrystalline silicon film). 6) Covered with.
  • a protective film for example, an oxide film 30
  • FIG. 15 shows the direction in which the impurity diffuses from the polycrystalline silicon film serving as the source / drain region into which the impurity has been implanted. Impurities diffuse laterally as well as downwards. In other words, the impurities are also diffused from point A to the left of the paper.
  • FIG. 16 shows an example in which impurities are diffused to such an extent that a lateral offset does not occur.
  • the impurities are thermally diffused, it is preferable that the impurities be diffused to such an extent that the offset does not occur in the lateral direction, as shown in FIG.
  • the junction depth be about 0.8 times the thickness of the gate electrode side wall insulating film, and about twice the depth even in the deepest region (near the element isolation region).
  • FIG. 17 shows the impurity diffusion layer when an offset occurs.
  • the drive current of the element is significantly reduced, which is not preferable.
  • the thickness of the gate electrode side wall insulating film is set to 0.05 as described above.
  • FIG. 18 shows the relationship between the gate length of the N-channel transistor and the threshold voltage.
  • Example shown in FIG. 1. 8 a source, as an impurity for forming the drain region, phosphorus ions, an implantation energy of 5 OK e V, 5 X 1 0 1 5 ⁇ ⁇ 2 implanted, heat-treated
  • the conditions were as follows: the conditions were 120 minutes in a nitrogen atmosphere at 800 ° C, 30 minutes in a nitrogen atmosphere at 850C, 900 minutes in a nitrogen atmosphere, and 30 minutes in an oxygen atmosphere at 850 ° C.
  • FIG. 19 shows the relationship between the gate length of the N-channel transistor and the threshold voltage.
  • phosphorus ions are implanted as impurities for forming the source and drain regions at 5 ⁇ 10 15 / cm 2 and 1 ⁇ 10 16 Zcm 2 at an implantation energy of 5 OKe V, respectively.
  • FIG. 20 shows the relationship between the gate length of the P-channel transistor and the threshold voltage.
  • boron ions are implanted at a dose of 5 ⁇ 10 15 Zcm 2 at an implantation energy of 15 KeV. 120 minutes in nitrogen atmosphere, 850 e C in nitrogen atmosphere
  • the heat treatment conditions are 850 ° C. in a nitrogen atmosphere for 30 minutes. It can be seen that it is optimal in 10 minutes in nitrogen atmosphere at 900 ° C. It can be seen that the heat treatment for 120 minutes in a nitrogen atmosphere at 800 ° C and the heat treatment for 30 minutes in an oxygen atmosphere at 850 ° C are inadequate and unfavorable because they result in offset transistor.
  • FIG. 21 shows the relationship between the gate length of the P-channel transistor and the threshold voltage.
  • a boron ion is implanted at an implantation energy of 15 KeV at 5 ⁇ 10 15 ⁇ ( ⁇ 2 and 1 ⁇ 10 16, respectively). This is an example in which rapid heating treatment was performed for 10 seconds in a nitrogen atmosphere at 1050 ° C. after cm 2 injection.
  • the present inventors have found that when the gate electrode sidewall insulating film is 0.06 zm, the impurity diffusion of the N-channel transistor and the P-channel transistor is performed by one heat treatment, It has been found that the optimal time is from about 30 minutes in a 850 ° C nitrogen atmosphere to about 10 minutes in a 900 ° C nitrogen atmosphere.
  • doping to the gate electrode and doping to the source / drain regions are performed simultaneously. Therefore, conditions for preventing depletion near the gate insulating film of the gate electrode and conditions for preventing penetration of impurities into the channel region (these conditions depend on the thickness TG of the gate polysilicon film). It is important to set conditions that improve the transistor performance (short channel effect is unlikely to occur, power and drive current are high) after satisfying the above conditions.
  • process conditions such as ion implantation and heat treatment can be set with a large margin. It becomes possible.
  • One of the two source / drain regions 308 provided on both sides of the gate electrode 304 functions as a source region, and the other functions as a drain region. At least one of the source region and the drain region is designed to satisfy the above-described conditions.
  • an impurity serving as a donor or an acceptor is simultaneously implanted into a layer serving as a gate electrode, a layer serving as a source region, and a layer serving as a drain region. Therefore, there is no need to perform a separate photolithography step or an implantation step for introducing impurities into the gate electrode. Therefore, the process can be simplified, and the manufacturing cost can be reduced.
  • the method of the present embodiment is superior to the conventional method in which the stacked diffusion layer (stacked layer) is formed by an epitaxial silicon film.
  • the impurity is solidly diffused from the stacked layer to form shallow source / drain junctions.
  • the heat treatment conditions for ion implantation vary depending on the height of the gate electrode, the height of the stacked region, the thickness of the gate electrode side wall insulating film, and the like.
  • the stacked layer is formed of a polycrystalline silicon film.
  • the diffusion coefficient of impurities can be increased to about 10 to 100 times as compared with silicon single crystal. (The diffusion coefficient depends on the grain size of the polycrystalline silicon film, and The smaller the size, the higher the diffusion coefficient growing) . The larger the diffusion coefficient of the stacked layer is, the better the diffusion coefficient of the semiconductor substrate is. If the diffusion coefficient of the stacked layer is sufficiently higher than the diffusion coefficient of the semiconductor substrate, it will be longer than the time required for introducing impurities from the polycrystalline silicon film into the single crystal silicon film to a predetermined junction depth. Within a short time, the impurity concentration in the polycrystalline silicon film becomes almost uniform.
  • the height of the polycrystalline silicon film in the stacked layer varies somewhat due to manufacturing variations, it is necessary to diffuse impurities from the polycrystalline silicon film into the silicon substrate to such an extent that the polycrystalline silicon film does not offset the channel region.
  • the time is sufficiently shorter than the time required for the impurity in the silicon film to reach a substantially uniform concentration (the time required for the concentration of the polycrystalline silicon film near the silicon substrate to be sufficiently high). Therefore, the influence of the manufacturing variation of the height of the polycrystalline silicon film on the junction depth can be neglected. Also, the margin in ion implantation and heat treatment conditions can be increased.
  • the gate electrode side wall insulating film allows the impurities to be diffused in the silicon substrate in the lateral direction. It means to diffuse. This is because the gate electrode side wall insulating film exists between the gate electrode and the polycrystalline silicon film.
  • the impurity concentration of the gate electrode near the interface between the polycrystalline silicon film and the single crystal semiconductor substrate is set to be 1 0 2 to 1 0 _ 5 times the concentration of the peak concentration.
  • the basis for determining the ion implantation conditions based on the impurity concentration in the vicinity of the gate electrode at the interface between the polycrystalline silicon film and the single-crystal semiconductor substrate is that the junction depth of the source and drain regions in the vicinity affects the shortest channel effect This is because According to the conventional method of forming the stacked layer with the epitaxial silicon film, the diffusion coefficient between the gate polycrystalline silicon film and the stacked layer is greatly different.
  • the transistor performance (short channel effect is unlikely to occur, and It is virtually impossible to set conditions for improving the driving current).
  • impurities in the gate polycrystalline silicon film are much easier to diffuse than the impurities in the stacked layer and the semiconductor single crystal substrate.
  • impurities for example, boron
  • an offset transistor is not preferable.
  • the P-channel transistor is a buried channel transistor.
  • the active region is damaged. There is a merit that it is difficult to enter.
  • FIG. 22 (a) is a plan view of the semiconductor substrate of the conventional semiconductor device shown in FIG. 43 (c) as viewed from above.
  • FIG. 22B is a plan view of the semiconductor substrate of the semiconductor device of the present embodiment as viewed from above.
  • L be the gate length and W be the gate width of the transistor element shown in FIG.
  • the gate length L is set equal to the minimum processing size F.
  • a margin between the gate electrode and the isolation region (outside the active region) required about 2.5L to 3L.
  • the margin is the sum of a width 0 of the contact opening diameter, an alignment margin p for preventing the contact and the gate electrode from being short-circuited, and an alignment margin q for preventing the contact from contacting the element isolation region.
  • the occupied area of the active region shown in FIG. 22A is (2.5 LX2 + L to 3 LX 2 + L) XW, that is, 6 LW to 7 LW.
  • the occupied area of the active region of the semiconductor device in this embodiment is (23LX2 + L) XW, that is, 7/3 LW.
  • the occupied area of the active region of the semiconductor device in this embodiment is about 7/18 to 1/3 of the occupied area of the active region shown in FIG. 22 (a). can do.
  • the entire LSI is limited by the wiring pitch, the contact pitch, and the like, the actual LSI chip area manufactured according to the present embodiment is not necessarily 7 to 18 times the conventional LSI chip area. It is not necessarily about 1/3.
  • the junction parasitic capacitance is 4
  • a cutting step for separating the source / drain regions was performed.
  • the actual gap between the adjacent gate electrode pads is F— 2XLSW.
  • LSW is the width of the gate electrode side wall insulating film. For example, if the LSW is about 1Z4XF, the actual gap between adjacent gate electrode pads is very narrow, about 1Z2XF.
  • a conductive film serving as a source / drain region is embedded. If the demand for further miniaturization increases in the future, it will be extremely difficult to etch away the buried conductive film in the cutting step.
  • the actual gap between adjacent gate electrode pads is about 0.13 / zm, so it is possible to etch away the conductive film. It is.
  • FIG. 23 shows that the polycrystalline silicon film 308 remains around the gate electrode 304 processed into an array via the gate electrode side wall insulating film 305.
  • the thick broken line shown in FIG. 23 indicates the position where the cutting process is performed.
  • the mask pattern when forming the gate electrode pattern is changed. Except for this point, it is the same as the manufacturing method described in the third embodiment.
  • this embodiment when forming the gate electrode pattern, only the region constituting the gate length is etched.
  • a non-insulating film refers to a conductive film or a semiconductor film.
  • the first gate electrode pad and the second gate electrode pad are separated, and the power, the sidewalls of the second non-insulating film, and the individual source regions and It is separated into a drain region.
  • the oxide film 30 6 (the first insulating layer) on the gate electrode (the first non-insulating film pattern) is formed beforehand. Film pattern) is removed. Then, in the cutting step, a part of the gate electrode 304 is simultaneously etched to separate adjacent gate electrode pad portions. For this reason, it is possible to form a gap between adjacent gate electrode pads with a separation width equal to the minimum processing dimension.
  • the height of the gate electrode can be made lower than the gate electrode side wall insulating film. Become. Further, in this embodiment, a shape in which the height TS Dmax at which the sidewall (polycrystalline silicon film) serving as the source / drain region is in contact with the gate electrode side wall insulating film is higher than that of the gate electrode is ensured. Meanwhile, the pitch at which the gate electrodes are densely packed can be reduced to F + Z.
  • an etch selective with respect to the sidewall insulating film is provided.
  • the pad between adjacent gate electrodes is separated for the first time. Therefore, the space between the pad portions of the adjacent gate electrodes (minimum separation width) must be equal to the minimum processing dimension F. Becomes possible.
  • the pitch at which the gate electrodes are densely spread can be set to F + Z as described above.
  • an insulating film oxide film 306
  • the adjacent gate electrode pad portion Can be made equal to the minimum processing size. Even if the miniaturization progresses, the space between the adjacent gate electrode pads can be made equal to the minimum processing size according to the adopted rule.
  • the gate electrode side wall in the region constituting the gate length of the transistor, the gate electrode side wall remarkable film exists on the gate electrode side wall, and in the part of the region not constituting the transistor gate length, the gate electrode side wall is formed. In this case, the gate electrode side wall insulating film does not exist.
  • FIG. 24 shows a state of the semiconductor substrate according to the fourth embodiment after the cutting step.
  • a self-aligned silicidation process suicide process
  • a cutting process is performed before the silicidation process, so that the active region is formed on the active region. This makes it possible to remove the film serving as the gate electrode pad into a desired pattern.
  • a region on the active region from which the conductive film (first conductive film) has been removed in the cutting step is referred to as a region DC.
  • the area DC is indicated by a dotted line.
  • the salicidation step is performed after the gate insulating film in the region DC is removed in advance by the cleaning before the silicide etching.
  • FIG. 25 shows a state of the semiconductor substrate according to the fourth embodiment after the silicide step.
  • a self-aligned silicide film is formed in the gate region, the source region, and the drain region, and at the same time, a silicide film is formed in the region DC in a self-aligned manner.
  • the region DC and the film serving as the gate electrode pad portion are Electrically short-circuited in a self-aligned manner via the reside film 1333 (arrows 1332).
  • the gate electrode and the semiconductor substrate generally, the source and drain regions formed on the semiconductor substrate and the opposite conductive type well region
  • Short circuit As a result, the process is simplified, so that the cost is reduced and the yield is improved.
  • FIGS. 26 (a) to 26 (g) show steps of manufacturing the semiconductor device 1401 of the fifth embodiment.
  • the gate electrode is formed of a refractory metal metal or a polycrystalline silicon film. The steps shown in FIGS. 26 (a) to 26 (g) will be described below.
  • an element isolation region 402 and a gate oxide film are formed on a semiconductor substrate 401 (or a well region provided in the semiconductor substrate) by a known method.
  • a gate electrode 404, and a gate electrode side wall insulating film 405 are formed.
  • the gate electrode 404 has a three-layer structure in which the polycrystalline silicon film 404 and the tungsten film 440 3 sandwich the titanium nitride film 404.
  • the titanium nitride film 404 prevents the polycrystalline silicon film 404 and the tungsten metal 404 from reacting with each other in the subsequent heat treatment process.
  • the polycrystalline silicon film 404 reacts with the tungsten metal 403, a tungsten silicide film is formed, and the resistance of the gate electrode 404 is increased, which is not preferable.
  • the polycrystalline silicon film 404 of the gate electrode 404 is doped with boron ions in advance.
  • the polycrystalline silicon film 404 of the gate electrode 404 is doped with phosphorus ions in advance.
  • an insulating film 406 made of a silicon oxide film or a silicon nitride film is formed on the gate electrode 404.
  • the gate electrode side wall insulation A film 405 is formed on the side of the gate electrode 404.
  • the gate electrode side wall insulating film 405 is composed of a two-layer film of a silicon oxide film and a silicon nitride film.
  • a polycrystalline silicon film 407 is deposited by a chemical vapor deposition method (CVD method) (FIG. 26B).
  • CVD method chemical vapor deposition method
  • the polycrystalline silicon film 407 is etched and packed (FIG. 26C).
  • the conditions for the etching back are the same as the conditions described above in the third embodiment.
  • a polycrystalline silicon film 408 is formed around the gate electrode via the gate electrode side wall insulating film 405.
  • side etching acts somewhat as in Embodiment 3 to ensure the separation between the source region and the drain region. Etching is performed under such conditions.
  • impurity ion implantation is performed to form the source and drain regions, as shown in FIG.
  • impurity ion implantation is performed to form the source and drain regions, as shown in FIG.
  • only source and drain regions are doped (doping of the gate electrode is not performed at the same time), so that source and drain regions are formed.
  • the implantation conditions and the heat treatment conditions are the same as the conditions described in the third embodiment.
  • titanium is used as a material for the high melting point metal film.
  • the material of the refractory metal film is not limited to titanium, but may be cobalt, nickel, platinum or the like.
  • the gate electrode is formed of tungsten metal having a lower resistance than the metal silicide film, and a silicon oxide film or a silicon nitride film exists on the gate electrode, so that only the source / drain regions are silicide. Be transformed into
  • an interlayer insulating film 410 is formed by a known method, as shown in FIG. 26 (f).
  • a contact hole 4111 is opened at a desired position of the interlayer insulating film 410 as shown in FIG. 26 (g), and the upper wiring (contact) is formed.
  • (Wiring) 4 12 is formed on interlayer insulating film 4 10 and in contact hole 4 11.
  • FIG. 26 (g) if a part of the contact hole 411 is over the source / drain region, the contact area between the source / drain region and the contact wiring is increased. It becomes possible to do. With such a structure, it is possible to dramatically reduce the occupied area of the element.
  • the insulating film 406 exists on the gate electrode 404. Therefore, even if a part of the contact hole 4111 is formed on the gate electrode 4104, the source / drain region and the gate electrode are not short-circuited via the contact wiring 412. Therefore, in the present embodiment, there is no need to provide a margin (and an alignment margin) for preventing a short circuit between the contact hole 411 and the gate electrode. The degree of freedom of the position for forming 1 is increased.
  • the eyebrow insulating film 410 and the insulating film 406 above the gate electrode 404 are used for different materials for the eyebrow insulating film 410 and the insulating film 406 above the gate electrode 404.
  • the interlayer insulating film is etched using Is performed.
  • the insulating film 406 above the gate electrode 404 is a silicon nitride film and the interlayer insulating film 410 is a silicate glass containing boron and phosphorus
  • a contact using a fluorocarbon-based gas is used. Etching is performed.
  • the etching selectivity between the silicon nitride film and the silicide glass film containing boron and boron can be made 1:10 to 100 or more.
  • the material of the element isolation region and the material of the interlayer insulating film may be selected so as to secure a selectivity at the time of contact etching.
  • a part of the contact hole is in contact with the element isolation region. If the etching selection ratio between the insulating film material forming the interlayer insulating film and the insulating film material forming the element isolation region is not ensured (that is, if there is no difference in the etching rate with respect to the contact etching). Holes are formed in the element isolation region during contact etching, which is not preferable.
  • At least the surface of the insulating film constituting the element isolation region is made of a material such as a silicon nitride film which can secure an etching selectivity with respect to the interlayer insulating film.
  • the grain size of the stacked layer made of the polycrystalline silicon film in Embodiment 3 and the present embodiment is sufficiently smaller than the area occupied by the source / drain regions.
  • the process margin (margin of impurity ion implantation conditions and heat treatment conditions for forming source / drain regions) is increased, and transistor element characteristics do not vary.
  • the diffusion coefficient of the stacked layer made of a polycrystalline silicon film is preferably larger than that of a silicon substrate.
  • the diffusion coefficient of the stacked layer made of the polycrystalline silicon film should be at least 10 times the diffusion coefficient of the silicon single crystal.
  • the drain size of the polycrystalline silicon film is at least based on the distance along the gate length direction of the transistor in the active region from the end of the gate electrode sidewall insulating film to the nearest device isolation region (that is, LA in Fig. 8). Is also preferably smaller, more preferably 50 nm or less.
  • the diffusion of impurities in the polycrystalline silicon film is fast at the grain boundary and slow in the grain.
  • the source region and the drain region below the first surface where the active region and the gate oxide film are in contact with each other are formed by impurity diffusion from the polycrystalline silicon film, the polycrystalline silicon film and the active region (the silicon substrate surface) It is preferable that a large number of polycrystalline silicon grain boundaries exist on the surface in contact with. This is because diffusion of impurities from the polycrystalline silicon film to the silicon substrate becomes more uniform, and a junction depth with less dispersion can be obtained. Thus, variation in the short channel effect of a plurality of transistors can be reduced.
  • the diffusion distance from the grain boundaries to the matrix (inside of the grains) is also reduced, so that the impurity concentration in the matrix can be effectively improved.
  • the activation rate of impurities in the polycrystalline silicon film can be improved, the parasitic resistance of the transistor can be reduced, and the drive current can be increased.
  • the stacked source / drain regions A polycrystalline silicon film is used as a material for forming the region.
  • a polycrystalline silicon film is a film often used in the manufacture of semiconductor devices. For this reason, when a polycrystalline silicon film is used as a material for forming the stacked source / drain regions, there is little need to introduce new equipment and adjust conditions. In addition, there is no need to use enormous amounts of hydrogen as in the selective epitaxy growth equipment, and the occupation area of the production equipment is smaller than that of the selective epitaxy growth equipment (the area occupied by the hydrogen elimination equipment is very large). , Very small.
  • a silicon germanium film may be used as a material for forming the stacked source / drain regions.
  • silicon, silicon germanide (S i x G e y) film Amoru fastest single layer film of, may be used two-layered film such as an amorphous and polycrystalline.
  • the grain size of the polycrystalline silicon germanium film also satisfies the same conditions as the above-described grain size of the polycrystalline silicon film. This is because the grains of the polycrystalline silicon germanium film have the same action as the grains of the polycrystalline silicon film described above. (Embodiment 6)
  • an SOI (Si1IconOnInInsurator) substrate is used as the substrate of the semiconductor device.
  • FIG. 27 is a vertical cross-sectional view of the semiconductor device 144 1 in the sixth embodiment taken along a plane along the gate length direction.
  • the semiconductor device 1411 comprises an SOI substrate 501, an oxide film 502 formed on an S ⁇ I substrate 501, an active region 503, a body region 504, and an element isolation region 5. 0 5, Gate oxide film 506, gate electrode 507, gate electrode sidewall insulating film 508, source / drain region 509, refractory metal silicide film 510, interlayer insulating film 511, and contact hole 5 1 2 is provided.
  • the surface of the source / drain region 509 (the surface connected to the contact wiring and the surface in contact with the contact or the interlayer insulating film 511) has an inclination similar to the semiconductor devices of the first to fourth embodiments.
  • the semiconductor device 1441 since a silicon film (polycrystalline silicon film) stacked above the channel region is present on the SOI substrate 501, the salicide process does Also, the surface of the silicon film stacked above reacts with the refractory metal to form a silicide film. Therefore, the silicide film does not reach the oxide film 502 in the SOI substrate 501.
  • the silicon film on the oxide film is extremely thin in order to completely deplete the body region.
  • the resistance of the source / drain region increases as the silicon film becomes thinner.
  • the silicide film may reach the silicon oxide film below the silicon film during the silicidation reaction, and the transistor characteristics may be degraded.
  • the silicide film does not reach the oxide film 502 in the SOI substrate 501, the transistor characteristics do not deteriorate due to silicidation.
  • FIG. 28 shows a semiconductor device 1441 in which the distance between adjacent gate electrodes is set to be shorter than twice the width d of the sidewall.
  • FIG. 28 is a vertical sectional view of the semiconductor device 144 2 1 cut in the gate length direction of the gate electrode.
  • the semiconductor device 144 2 1 is manufactured as follows.
  • An element isolation region 144 is formed in a semiconductor substrate (or a well region provided in the semiconductor substrate).
  • the element isolation regions 1442 3 are made of a material that is resistant to silicon etching.
  • a gate oxide film 1442, gate electrodes 606 and 607, and a gate electrode side wall insulating film 608 are formed.
  • the distance t between the adjacent gate electrodes 606 and 607 is shorter than twice the width d of the sidewall. That is, the relation 2 X d> t is satisfied. Thus, the area occupied by the transistor is reduced.
  • the sidewall is a portion composed of the gate electrode side wall insulating film 608 and a source / drain region 609 formed later.
  • the sidewall is made of, for example, a polycrystalline silicon film.
  • the gate oxide film 142, the gate electrode 606, and the gate sidewall insulating film 608 are formed in this order.
  • the distance from the gate electrode to the element isolation region along the direction perpendicular to the longitudinal direction of the gate electrode (gate length direction) is a.
  • a polycrystalline silicon film is deposited by chemical vapor deposition (CVD).
  • the polycrystalline silicon film is deposited so as to be thicker than the distance a.
  • anisotropic etching is performed until the polycrystalline silicon film on the gate electrode 606 disappears.
  • the polysilicon crystal silicon film remains in a sidewall shape on the side of the gate electrode side wall insulating film 608.
  • a region 610 where the source-drain region and the source-drain region overlap is formed.
  • FIG. 29 shows an equivalent circuit of the semiconductor device 1442 shown in FIG. Figure 29 As shown, the semiconductor device 1421 is represented by an equivalent circuit in which transistors are connected in series.
  • Relationship 2 Under the condition that Xd> t is satisfied (ie, under the condition that the occupied area is reduced), in order to make the individual transistors independent (ie, the source and drain regions of the adjacent transistors must be connected to each other). For separation, for example, the structure shown in FIG. 30 may be used.
  • FIG. 30 shows a state where the source * drain regions between the adjacent gate electrodes 606 and 607 of the semiconductor device 1421 of the seventh embodiment are separated.
  • the source / drain region 610 (FIG. 29) between adjacent transistors is separated into a region 610a and a region 610b by etching away the polysilicon film buried in the region 1441.
  • the etching for separating the source / drain regions 610 may be performed together with the etching in the cutting step described above with reference to FIGS. In that case, the number of etchings required in the present embodiment does not increase compared to the third embodiment. Further, a dummy gate electrode may be provided to separate the source / drain region 610.
  • FIG. 31 shows an example in which a dummy gate electrode 1451 is provided between the gate electrodes 606 and 607.
  • the substrate of the semiconductor device is a park silicon substrate.
  • the substrate of the semiconductor device of the present invention is not limited to a bulk silicon substrate.
  • the present invention can be implemented even if, for example, a SiC substrate, a sapphire substrate, or the like is used as the substrate of the semiconductor device. (Embodiment 8)
  • FIGS. 32 (a), (b) and (c) to FIGS. 35 (a), (b) and (c) show a semiconductor device having an N-type transistor. Transistors may be included, or N-type transistors and P-type transistors may be mixed. In the manufacturing method described later, an example in which N-type transistors and P-type transistors are mixed will be described.
  • FIGS. 32A to 32C show a semiconductor device 1511 according to the eighth embodiment.
  • FIG. 32 (a) is a plan view of the semiconductor device 1511
  • FIG. 32 (b) is a cross-sectional view taken along line A—A ′ of FIG. 32 (a)
  • FIG. FIG. 32 is a cross-sectional view taken along the line BB ′ of (a).
  • the silicided region, the inter-eyebrow insulating film, and the upper metal wiring (contact wiring) are not shown for simplicity.
  • a semiconductor device of a toggle type is used.
  • a substrate such as SOI (Si1 on ion Isu1 ator) may be used.
  • a P-type metal region 12 is formed in the semiconductor substrate 11.
  • a gate electrode 17 is formed on the P-type well region 12 via a gate insulating film 16.
  • a side wall 18 of a silicon nitride film is formed on the side wall of the gate electrode 17, and a side wall 20 of polycrystalline silicon is formed on the side wall.
  • the sidewalls 20 of the polycrystalline silicon are separated by etching, and the separated portions constitute a source region or a drain region, respectively. More precisely, an N-type impurity is implanted into the separated sidewalls 20 of polycrystalline silicon, and the implanted N-type impurity seeps into the well region by thermal diffusion.
  • the region in which the N-type impurity has permeated and the sidewall 20 made of polycrystalline silicon constitute a source region or a drain region.
  • the gate electrode 17 is divided into a plurality of regions by the etching step for dividing the side wall 20 of polycrystalline silicon.
  • the P-type well region 12, the gate electrode 17, and the isolated polysilicon sidewall 20 (SO The source region and the drain region constitute an N-type field effect transistor. Adjacent N-type field effect transistors are separated by an element isolation region 15.
  • the silicon nitride film 19 is provided to protect the silicon substrate and the element isolation region 15 from various types of etching.
  • the impurities may be of the opposite conductivity type.
  • FIGS. 33 (a), 34 (a) and 35 (a) are plan views showing the manufacturing process of the semiconductor device 1511 in this order.
  • FIGS. 33 (b), 34 (b) and 35 (b) are cross-sectional views taken along line A—A ′ of FIGS. 33 (a), 34 (a) and 35 (a), respectively.
  • FIG. FIG. 33 (c), FIG. 34 (c) and FIG. 35 (c) are cross-sectional views taken along line BB 'of FIG. 33 (a), FIG. 34 (a) and FIG. 35 (a), respectively. .
  • an element isolation region 15 is formed on the semiconductor substrate 11.
  • the element isolation region 15 can be formed using, for example, the STI method.
  • the method for forming the element isolation region 15 is not limited to the STI method.
  • the material buried in the element isolation region 15 may be, for example, a conductive material such as polycrystalline silicon or amorphous silicon in addition to the silicon oxide film and the silicon nitride film.
  • a conductive material such as polycrystalline silicon or amorphous silicon
  • the well region 12 is formed on the semiconductor substrate 11.
  • a P-type well region 12 is formed in the NMOS portion of the semiconductor substrate 11, and an N-type well region 12 is formed in the PMOS portion.
  • a gate insulating film 16 is formed.
  • the material of the gate insulating film 16 is not particularly limited as long as it has an insulating property.
  • Semiconductor substrate 11 is a silicon substrate
  • a silicon oxide film, a silicon nitride film, or a laminate thereof can be used as the gate insulating film 16.
  • a high dielectric film such as an aluminum oxide film, a titanium oxide film, a tantalum oxide film, or a laminate thereof may be used as the gate insulating film 16.
  • the gate insulating film 16 preferably has a thickness of 1 to 1 Onm.
  • the gate insulating film 16 can be formed by a method such as a CVD method, a sputtering method, and a thermal oxidation method.
  • a polycrystalline silicon film 34 serving as a gate electrode is formed.
  • the polycrystalline silicon film 34 may be replaced with another conductive film as long as it has conductivity.
  • the conductive film has a thickness of 0.1 to 0.4 ⁇ .
  • the conductive film can be formed by a method such as a CVD method and an evaporation method.
  • the insulating film 31 is formed on the polycrystalline silicon film.
  • the insulating film 31 is preferably a silicon oxide film.
  • the insulating film 31 preferably has a thickness of 0.05 to 0.25 ⁇ .
  • the insulating film 31 can be formed by a method such as a CVD method, a sputtering method, and a thermal oxidation method.
  • the polycrystalline silicon film 34 and the insulating film 31 are patterned (FIGS. 33A to 33C). This patterning is performed by etching the insulating film 31 and the polycrystalline silicon film 34 using the patterned photoresist as a mask. Alternatively, only the insulating film 31 may be etched using the photoresist as a mask, and after removing the photoresist, the polycrystalline silicon film 34 may be etched using the insulating film 31 as a mask.
  • FIGS. 34A to 34C a side wall 18 of a silicon nitride film and a silicon nitride film 19 are formed (FIGS. 34A to 34C).
  • the side wall 18 of the silicon nitride film and the silicon nitride film 19 can be formed simultaneously by the procedures shown in FIGS. 36 (a) to 36 (c).
  • FIGS. 36 (a) to (c) show the steps of forming the side walls 18 of the silicon nitride film and the silicon nitride film 19.
  • a silicon nitride film 40 is deposited and a part thereof is masked with a photoresist 41 (FIG. b))).
  • the silicon nitride film 40 has, for example, 0.02 ⁇ ! It preferably has a thickness of ⁇ 0.1 ⁇ . Thereafter, by etching, a sidewall 18 of a silicon nitride film is formed on the side walls of the polycrystalline silicon film 34 and the insulating film 31, and silicon nitride is formed on a portion masked by the photoresist. The membrane 19 remains (FIG. 36 (c)). The function of the silicon nitride film 19 is to protect the silicon substrate and the element isolation region 15 from various etching processes.
  • the etching pack process for forming the polysilicon sidewall 20, the etching process for removing the insulating film 31, and the etching process for forming the contact hole in the source region or the drain region are included.
  • the silicon nitride film 19 plays an important role.
  • a polysilicon side wall 20 is formed.
  • an etching pack may be performed after polycrystalline silicon is deposited on the entire surface.
  • a semiconductor such as amorphous silicon or a conductive substance can be used other than polycrystalline silicon, but polycrystalline silicon is most preferable. The reason is that the impurity diffusion rate of polycrystalline silicon is much higher than that in the p-well region, so it is easy to make the junction between the source and drain regions and the p-well region shallow, and the short channel effect is reduced. This is because it is suppressed.
  • the silicon nitride film 19 serves as a stopper to prevent the silicon substrate from being dug.
  • the insulating film 31 is removed by etching (FIGS. 35 (a) to 35 (c)). This etching can be performed by isotropic etching. If the element isolation region 15 is exposed on the surface during this etching, the element isolation region 15 is also etched. Therefore, the element isolation region 15 is formed by the silicon nitride film 19 or Preferably, it is completely covered by the polycrystalline silicon sidewall 20.
  • the photoresist as a mask, the polycrystalline silicon film 34 and a part of the sidewall 20 of the polycrystalline silicon are removed by etching.
  • the polycrystalline silicon film 34 surrounded by the sidewalls 18 of the silicon nitride film is separated into a plurality of regions, each of which becomes the gate electrode 17. Further, the sidewall 20 of polycrystalline silicon is also divided into a plurality of regions, and after impurity implantation and impurity diffusion, each constitutes a source region or a drain region.
  • the plurality of gate electrodes of the plurality of field effect transistors are formed by a process including the step of separating the polycrystalline silicon film 34 (the first non-insulating film) into a plurality of regions.
  • the plurality of conductive films (the regions to be the source region and the drain region) of the field-effect transistor are formed by a process including a step of separating the second non-insulating film (sidewall 20) into a plurality of regions. .
  • impurity ions are implanted into the gate electrode and the sidewalls 20 of polycrystalline silicon, and annealing for activating the impurities is performed. As a result, a source region and a drain region are formed.
  • the ion implantation of the source region and the drain region is performed at an implantation energy of 10 to 180 KeV and an implantation amount of 1 ⁇ 10 15 to 2 ⁇ 10 16 cm— 2.
  • the injection energy is 5 to 10 OKe V
  • the injection amount is 1 ⁇ 10 15 to 2 ⁇ 10 16 cm— 2
  • 11 B + ion is used as the impurity ion. It can be performed under the conditions of 5 to 4 OKe V as the implantation energy and 1 ⁇ 10 15 to 2 ⁇ 10 16 cm— 2 as the implantation amount.
  • the semiconductor device 1511 can be formed by silicidation, wiring, and the like by a known method.
  • the distance D between the gate electrodes is sufficient for F (minimum processing width of etching).
  • F minimum processing width of etching
  • D and F are also required to be about 0.25 ⁇ . Therefore, the element area is reduced, and high integration of the semiconductor device can be achieved.
  • the separation of the gate electrode and the separation of the side wall of the polycrystalline silicon can be performed simultaneously. Therefore, the gate electrode can be separated by etching without increasing the number of steps. Since high integration can be achieved without increasing the number of processes, manufacturing costs can be reduced.
  • the semiconductor device 1511 may include a terminal for fixing the potential of the well region. (Embodiment 9)
  • FIG. 37 shows a cross section of the semiconductor device 1641 of the ninth embodiment.
  • the semiconductor device 1641 is different from the semiconductor device 1511 of the first embodiment in that the semiconductor device 1641 has terminals 51 and 52 for changing the potential of the well region. It is a point.
  • a ⁇ -type field effect transistor 1 and a terminal 51 for inputting the potential of the ⁇ -type jewel region 1 2 are formed on the ⁇ -type well region 1 2. Is formed.
  • a ⁇ ⁇ -type field-effect transistor 2 and a terminal 52 for inputting the potential of the ⁇ -type well region 13 are formed on the ⁇ -type well region 13. To form a circuit block.
  • the off-state current of the element can be reduced when the circuit is in a stand-by state, so that the power consumption of the semiconductor device 1641 can be reduced.
  • the semiconductor device when the circuit is in the active state, if the bias is added to the pail region so that the threshold value of the element is lowered, the semiconductor device can be operated at high speed.
  • a voltage generating circuit may be connected to the terminal 51 for inputting the potential of the P-type well region 12 and the terminal 52 for inputting the potential of the N-type well region 13.
  • the semiconductor device 1641 of the present embodiment can have lower power consumption or higher speed operation than the semiconductor device 1511 of the eighth embodiment. (Embodiment 10)
  • Embodiment 10 of the present invention will be described with reference to FIGS. 38 (a) and (b).
  • FIGS. 38 (a) and (b) show only an N-type transistor
  • the semiconductor device of this embodiment may have a P-type transistor, or an N-type transistor and a P-type transistor.
  • Transistors may be mixed. In the following manufacturing method, a case where N-type and P-type transistors are mixed will be described.
  • FIGS. 38 (a) and (b) show a semiconductor device 165 1 of Embodiment 10 of the present invention. Show. FIG. 38 (a) is a plan view, and FIG. 38 (b) is a cross-sectional view taken along the line C-C 'of FIG. 38 (a). Figure 38 (a) does not show the silicided region, the interlayer dielectric and the upper metal interconnect (contact interconnect) for simplicity. In Fig. 38 (b), the inter-brows insulation film and the upper metal wiring are not shown for simplicity.
  • the semiconductor device 1651 of the tenth embodiment is different from the semiconductor device 1511 of the eighth embodiment in that a field effect transistor is a dynamic threshold in which a gate electrode and a gate region are electrically connected. It is a transistor. Therefore, the semiconductor device 1511 is provided with the gate-well connection region 35. A shallow P-type region inside the gate-to-geal connection region 35 and a region 23 with a high P-type impurity concentration (FIG. 38 (b)) are formed in the L-type region 22. Region 23 is connected to the gate electrode by silicided region 24.
  • the well region has a two-layer structure including an N-type deep well region 21 and a P-type shallow well region 22. The P-type shallow well region 22 is divided for each element by the element isolation region 15.
  • the well region has a two-layer structure of a deep well region of the first conductivity type and a shallow well region of the second conductivity type.
  • the shallow p-type region of the second conductivity type can be separated for each device by the device isolation region. Therefore, part or all of the field effect transistor can be a dynamic threshold transistor in which the shallow gate region and the gate electrode are electrically connected.
  • the dynamic threshold transistor lowers the potential of the shallow well region only when the ON potential is applied to the gate electrode, and lowers the effective threshold of the element. Therefore, the drive current can be increased without increasing the off current of the element, and the power supply voltage can be reduced. Therefore, it is possible to significantly reduce power consumption.
  • the process of manufacturing the semiconductor device 1 65 1 of the present embodiment is different from that of the eighth embodiment. Then, the step of forming the p-well region is different. In addition, the shape of the element isolation region 15 is changed to form the gate-well connection region 35, but no additional process is required.
  • the p-type region As the p-type region, it is necessary to form an n-type (p-type) deep p-type region 21 and a p-type (n-type) shallow p-type region 22. Therefore, when the N-type element and the P-type element are mixed, a total of four injections may be performed.
  • the depth of the element isolation region 15 is set so as to be deeper than the junction between the deep gage region 21 and the shallow gage region 22. This makes it possible to electrically isolate the shallow cell region of each element, thereby preventing interference between elements.
  • the element isolation region 15 is not provided in the region which is assumed to be the gate-well connection region 35 (FIG. 38 (a)).
  • the polycrystalline silicon film and a part of the side wall of the polycrystalline silicon are etched, the polycrystalline silicon film in a region which is assumed to be the gate-to-well connection region 35 is also removed. This exposes the shallow well region.
  • an impurity-rich region is formed in the exposed shallow well region (this step can be performed simultaneously with the source / drain implantation of the device of the opposite conductivity type), and the shallow well region is formed by performing the silicide process.
  • a region with a high impurity concentration therein is connected to the gate electrode.
  • the semiconductor device 1651 can have lower power consumption than the semiconductor device 1511 of the eighth embodiment.
  • the only additional step in manufacturing the semiconductor device 165 1 is the step related to the formation of the well region.
  • a polycrystalline silicon film When etching 34 and a portion of the sidewall 20 of polycrystalline silicon, polycrystalline silicon residue may be generated.
  • FIGS. 39 (a) and (b) show a step of etching a part of the polysilicon film 34 and the sidewall 20 of the polysilicon.
  • the insulating film 31 on the polycrystalline silicon film 34 is removed (FIG. 39 (a)), and a part of the polycrystalline silicon film 34 and the side wall 20 of polycrystalline silicon are etched (FIG. 39 (b)). .
  • the remaining polycrystalline silicon 51 may be generated.
  • Polycrystalline silicon residue 51 is likely to be generated inside the sidewall 18 of the silicon nitride film.
  • the separation of the polycrystalline silicon film 34 becomes incomplete and causes a short circuit between the gate electrodes.
  • isotropic etching may be performed on the polysilicon from the state shown in FIG. 39 (b).
  • the amount of isotropic etching is S
  • the distance D between the separated gate electrodes is F + 2S, which increases by 2S.
  • FIG. 40 shows a cross section of the gate electrode portion and the sidewall portion of the semiconductor device of the eleventh embodiment.
  • the width of the shape of the gate electrode 17 is smaller on the lower surface than on the upper surface.
  • the width of the upper surface of the gate electrode 17 is a
  • the width of the lower surface is b
  • the thickness of the gate electrode is c
  • it is 0 (a ⁇ b) 2 c and 0.15.
  • the relationship 0.19 m ⁇ b and 0.25 m is satisfied.
  • the gate electrode side of the sidewall 18 of the silicon nitride film has a forward tapered shape. Therefore, during the anisotropic etching of the polycrystalline silicon film, the remaining polycrystalline silicon is generated. You can suppress life.
  • the outside of the silicon nitride film side wall 18 (the side wall of the polycrystalline silicon) is almost vertical due to the characteristics of the anisotropic etching, so that the remaining polycrystalline silicon hardly occurs.
  • the outside of the silicon nitride film sidewall 18 is no longer vertical and has an inverse tapered shape. When 0 is etched, polycrystalline silicon residues are generated. Therefore, it is preferable that 0 (ab) / 2 c ⁇ 0.15.
  • the polycrystalline silicon residue can be suppressed when a part of the polycrystalline silicon film 34 and the polycrystalline silicon sidewall 20 is etched. Therefore, the amount of isotropic etching for removing the polycrystalline silicon residue can be reduced, and the margin between the gate electrodes can be reduced. Therefore, it is possible to highly integrate the semiconductor device.
  • the present embodiment provides another method for preventing the generation of the remaining polysilicon and suppressing the increase in the margin between the gate electrodes.
  • FIG. 41 shows a cross section of the gate electrode part and the side wall part of the semiconductor device of the twelfth embodiment.
  • the width of the lower surface of the gate electrode is smaller than the opening width of the upper end of the silicon nitride film sidewall 18.
  • the width of the lower surface of the gate electrode is b
  • the height of the silicon nitride film sidewall is e
  • the relationship is 0 (d ⁇ b) Z2 e ⁇ 0. 15 is satisfied.
  • the opening does not shield ions and radicals during etching. For this reason, generation of polycrystalline silicon residue can be prevented.
  • the outside of the silicon nitride film side wall 18 (the side of the side wall 20 of polycrystalline silicon) is almost vertical due to the characteristics of anisotropic etching, so that the remaining polycrystalline silicon hardly occurs.
  • the polysilicon sidewall 20 is etched. At that time, polycrystalline silicon remains. Therefore, it is preferable that it is 0 (d ⁇ b) Z2 e and 0.15.
  • FIGS. 42A to 42F are cross-sectional views of the semiconductor device over the element isolation region.
  • a polycrystalline silicon film 34 and an insulating film 31 are formed (FIG. 42 (a)).
  • a part of the insulating film 31 is etched and patterned using a photoresist (FIG. 42 (b)).
  • anisotropic etching is performed using the insulating film 31 as a mask to pattern the polycrystalline silicon film 34 (FIG. 42 (d)).
  • isotropic etching is performed to reduce the width of the polycrystalline silicon film 34 (FIG. 42 (d)).
  • the side wall 18 of the silicon nitride film is formed by the steps described above with reference to FIGS. 36 (a) to (c) (FIG. 42 (e)).
  • a polycrystalline silicon sidewall is formed (FIG. 42 (f)).
  • the polycrystalline silicon residue can be suppressed when a part of the polycrystalline silicon film 34 and the polycrystalline silicon sidewall 20 is etched. Therefore, the amount of isotropic etching for removing the polycrystalline silicon residue can be reduced, and the margin between gate electrodes can be reduced. Therefore, it is possible to highly integrate the semiconductor device. (Embodiment 13)
  • a W-CDMA (Wideband 'CDM A) element was fabricated according to the principles of the present invention.
  • a dynamic threshold variable transistor DT-MOS: Dynami ct hr e shod-d
  • DT-MOS Dynami ct hr e shod-d
  • the operating voltage was set to 0.5 V for the internal circuit and 3.3 V for the I / O section.
  • the source region is the first source existing above the first surface where the active region is in contact with the gate oxide film.
  • a second drain region present below the first surface, at least one of the source region and the drain region has a second surface for contacting the contact wiring,
  • the plane is inclined with respect to the first plane.
  • the second surface intersects the surface of the element isolation region at an angle of 80 degrees or less. Therefore, the area occupied by the source and drain regions can be reduced, and the parasitic capacitance and resistance of the source and drain regions can be reduced. Also, the yield of the contact connecting the source / drain region and the upper wiring is improved.
  • the present invention it is possible to increase the surface area with respect to the area occupied by the source / drain regions on the active region. Therefore, the contact area at the contact portion between the source / drain region and the upper wiring (contact wiring) is increased, and the contact resistance can be reduced.
  • junction depth of the source / drain regions is determined not by ion implantation but by solid layer diffusion, it becomes possible to form a very shallow junction and suppress the short channel effect of the transistor .
  • the distance from the channel region to the contact hole is extremely short, the distance of the high-resistance impurity diffusion layer region through which a current flows is very short, and the parasitic resistance is very small.
  • the impurity diffusion layer region has a concentration higher than 1 ⁇ 10 2 Q cm 3 up to the vicinity of the channel, the resistance of the impurity diffusion layer region is extremely small, and further reduction in parasitic resistance can be achieved. ing. This has the effect of increasing the drive current of the transistor.
  • the area occupied by the element can be reduced without changing the size of the contact
  • the source / drain regions and the semiconductor substrate for a general CMOS, the source 'The junction area between the drain region and the opposite conductivity type well region can be reduced without sacrificing the contact resistance. For this reason, the junction capacitance is effectively reduced.
  • the ratio of the region having a high resistance to the current flow path is very small, and the parasitic resistance of the source / drain region is reduced as compared with a normal semiconductor device. Furthermore, the path of current flow from the source / drain region near the channel region to the contact increases as it approaches the contact, and the parasitic resistance becomes extremely small.

Description

明 細 半導体装置、 その製造方法、 および情報処理装置 技術分野
本発明は、 半導体装置に関し、 特に、 ソース · ドレイン領域の占有面積を縮小 し、 ソース · ドレイン領域の寄生容量および寄生抵抗を減少させることができる 半導体装置、 その製造方法、 および情報処理装置に関する。 背景技術
近年、 半導体装置の高集積化に伴い、 素子の微細化の要求が高まっている。 一 般に、 絶縁ゲート型電界効果トランジスタでは、 微細化するに従って、 加工ばら つき等によるゲート長の変動に起因した閾値電圧のばらつき、 サブスレツショル ド特性の劣化によるオフリーク電流の増加、 パンチスルー等の短チャネル効果に よるトランジスタ特性の劣化等の問題が顕著になる。
微細化に伴つて顕著になるこのような問題を解決する方法の一つとして、 トラ ンジス夕のチャネル領域に隣接するソース · ドレイン領域の接合深さを浅くする 方法が知られている。 接合深さを浅くするために、 ゲート電極の両側に、 ゲート 電極側壁絶縁膜を介して、 チャネル領域 （ゲート電極の電解で反転することが可 能なゲート電極下の半導体基板表面） よりも上方に積み上げられたソース · ドレ イン領域 （積み上げ拡散層） を形成する構造が知られている。
図 4 3 ( a ) 〜 （c ) は、 従来の積み上げ拡散層を形成する工程を示す。 以下、 図 4 3 ( a ) 〜 （c ) を参照して従来の積み上げ拡散層を形成する工程を説明す る。
図 4 3 ( a ) に示されるように、 半導体ウェハ 1 0 0 1の表面は、 素子分離領 域 1 0 0 2と活性領域 1 0 0 3とを含む。 素子分離領域 1 0 0 2にはシリコン酸 化膜 1042が形成されており、 活性領域 1003ではシリコン基板 （半導体ゥ ェハ） 1 001が露出している。
従来の積み上げ拡散層を形成する工程では、 まず、 活性領域 1003上に、 ゲ ート絶縁膜 1004を介して、 ゲート電極 1005が形成される。 ゲート電極 1 005の上部および、 側壁部は絶縁膜 1006で覆われる。
次に、 図 43 (b) に示されるように、 選択ェピタキシャル成長方法 （S e 1 e c t i V e Ep i t ax i a l G r o u t h方法） により、 シリコン基板 1001が露出している領域 （活性領域 1003) にのみシリコン膜 1007を 成長させる。 シリコン膜 1007は、 後に、 ソース · ドレイン領域として機能す る半導体の積み上げ拡散層となる。 選択ェピタキシャル成長方法は、 例えば、 特 開昭 61— 196577号公報に開示されている。
次に、 図 43 (c) に示されるように、 眉間絶縁膜 1008が生成され、 上部 配線 10 10が、 コンタクト配線 1009を介してシリコン膜 1 007 (ソー ス · ドレイン領域） に接続される。 シリコン膜 1007は、 例えば、 ェピ夕キシ ャルシリコン、 多結晶シリコン等である。
図 43 (a) 〜 （c) を参照して説明した従来技術では、 チャネル領域よりも 上方にシリコン膜 1007が形成された後、 チャネル領域近傍のシリコン膜 10 07に不純物イオンが注入されることにより、 ソース ' ドレイン領域が形成され る。
チャネル領域よりも上に積み上げられシリコン膜 1007中に不純物を注入す ることにより、 ソ一ス * ドレインの不純物拡散層領域の接合深さを浅くすること が可能となる。 これにより、 効果的に短チャネル効果を防止することが可能とな る。
図 43 (c) に示されるように、 ゲート電極 1005から素子分離領域 100 2までのシリコン膜 （ソース · ドレイン領域） 1007中に、 コンタクト配線 1 009のためのコンタクト孔が形成される。 ソ一ス · ドレイン領域 1007のゲ —ト長方向 （ゲート電極長手方向に対して垂直方向） に沿った長さ L dは、 （ゲ ート電極とコンタクトとの間の位置合わせマージン） + (コンタクト孔のゲート 長方向に沿った幅） + (コンタクトとソース · ドレイン領域との間の位置合わせ マージン） よりも小さくすることができない。
このため、 図 4 3 ( c ) に示される従来技術の半導体装置では、 ソース ' ドレ ィン領域の占有面積を縮小することが容易ではないという問題点がある。
上述する問題点を解決する一つの方法として、 特開平 1 0— 3 3 5 6 6 0号公 報に開示される技術が知られている。
図 4 4は、 特開平 1 0— 3 3 5 6 6 0号公報に開示される絶縁ゲート型電界効 果トランジスタを示す。
絶縁ゲート型電界効果トランジスタを形成する半導体基板 2 0 0 1内のゲート 電極 2 0 0 5の下方に素子分離絶縁領域 2 0 0 2によって区分されて形成された 素子領域において、 素子領域の 2種の拡散層 2 0 1 2、 2 0 1 3の形成される部 分における素子分離絶縁領域 2 0 0 2と接する位置と、 ゲート電極 2 0 0 5の側 面との間隔が、 ゲート電極 2 0 0 5の高さ以下であり、 2種の拡散層がいずれも 上層 2 0 1 2と下層 2 0 1 3とより形成され、 該拡散層上層 2 0 1 2のゲート電 極側の端部と素子分離絶縁領域側の端部との距離がゲート電極 2 0 0 5の高さ以 上であり、 素子分離領域側の端部が素子分離領域 2 0 0 2上に形成されている。 図 4 5 ( a ) 〜 （e ) は、 特開平 1 0— 3 3 5 6 6 0号公報に開示される絶縁 ゲー卜型電界効果卜ランジス夕の製造工程を示す。
図 4 5 ( a ) は、 半導体装置に形成された絶縁ゲート型電界効果トランジスタ の製造工程において、 絶縁ゲ一ト型電界効果卜ランジス夕を構成する第 1導電型 の半導体基板 3 0 0 1内に、 素子絶縁分離領域 3 0 0 2の拡散層の形成される側 の素子領域と接する位置と素子領域に形成されるゲート電極 3 0 0 5の側面との 間隔がゲート電極 3 0 0 5の高さ以下であるように、 素子領域を囲んで形成され る素子分離絶縁領域 3 0 0 2を形成する工程と、 素子領域にゥエル領域 3 0 1 4 を形成する工程と、 素子領域上にゲート酸化膜 3 0 0 3を形成する工程と、 ゲー ト絶縁膜 3 0 0 3上にゲート電極 3 0 0 5を形成する工程と、 ゲート電極 3 0 0 5をマスクとしたイオン注入法によって第 1導電型とは異なる第 2導電型の不純 物を注入することで素子領域表面付近に浅い拡散層下層 3 0 1 3を形成する工程 とを行った状態を示す。
図 4 5 ( b ) は、 ゲート絶縁膜上に化学的気相.成長法によって酸化膜を堆積し、 異方性エッチングによって不要部の酸化膜とゲート絶縁膜 3 0 0 3とを除去して ゲート電極の側面に自己整合的に絶縁性ゲート側壁 3 0 0 7を形成する工程を行 つた状態を示す。
図 4 5 ( c ) は、 ゲート電極の高さと同程度の多結晶シリコン膜 3 0 1 5を堆 積する工程を行った状態を示す。
図 4 5 ( d ) は、 該拡散層上層のゲート電極側の端部と素子分離絶縁領域側の 端部との距離がゲート電極の高さ以上であり、 素子分離領域側の端部が素子分離 領域上に位置するように、 導電性膜からなる拡散層上層 3 0 1 2を形成する工程 を行った状態を示す。
図 4 5 ( e ) は、 絶縁膜 3 0 0 9を堆積して層間膜を形成する工程と、 層間膜 にコンタクトホールを開口し、 少なくとも先端の一部が拡散層上層 3 0 1 2と接 続するように電極金属 3 0 1 0をコンタクトホール内に形成する工程とを行った 状態を示す。
特開平 1 0— 3 3 5 6 6 0号公報に開示される技術では、 素子領域の 2種の拡 散層 2 0 1 2、 2 0 1 3 (図 4 4 ) の形成される部分における素子分離絶縁領域 2 0 0 2と接する位置と、 ゲート電極 2 0 0 5の側面との間隔が、 ゲ一ト電極 2 0 0 5の高さ以下に設定される。 素子分離領域とゲート電極との位置合わせマー ジン、 ゲート電極側壁絶縁膜の厚さにより、 素子領域の 2種の拡散層 2 0 1 2、 2 0 1 3の形成される部分における素子分離絶縁領域 2 0 0 2と接する位置と、 ゲート電極 2 0 0 5の側面との最低限必要な間隔が決まる。 ゲート電極の高さは、 その間隔以上に設定される。
素子領域の 2種の拡散層 2 0 1 2、 2 0 1 3の形成される部分における素子分 離絶縁領域 2 0 0 2と接する位置と、 ゲ一ト電極 2 0 0 5の側面との間隔は、 製 造時に用いられる装置の加工精度に大きく依存する。 特開平 1 0— 3 3 5 6 6 0 号公報に開示される従来技術の実施形態では、 ゲ一ト電極が 1 0 0 nmの幅で加 ェされている。 一般的にゲート電極の幅 （ゲート長） は、 最小加工寸法と等しく 設定される。 従って、 この従来技術の実施形態の半導体装置は、 l O O nmル一 ルの装置能力で製造されていることになる。 一般的にフォトリソグラフィ一装置 の下地パターンに対する位置合わせ精度は、 最小加工寸法の 1 3程度であるか ら、 素子分離領域に対する位置合わせマージンは 3 3 nm以上必要である。 また、 この従来技術の実施形態では、 ゲート電極側壁絶縁膜厚が 5 O nmであるため、 併せて、 8 3 nmのマ一ジンが必要となる。 この時素子領域の 2種の拡散層 2 0 1 2、 2 0 1 3の形成される部分における素子分離絶縁領域 2 0 0 2と接する位 置と、 ゲート電極 2 0 0 5の側面との間隔は、 従来技術の実施形態に記述されて いるように、 素子分離に対するゲート電極の位置合わせが全くずれていない状態 で、 約 7 5 nmとなる。 しかし、 3 3 n m位置あわせがずれた場合、 この間隔は 4 2 nm〜 1 0 8 nmの範囲になる。 この観点から、 位置合わせマージンを見込 んで、 従来技術の実施形態に記載されている設計値、 すなわち素子分離間の間隔 3 5 0 n m、 ゲート高さ 1 5 0 nm、 は妥当な設計値であると考えられる。
特開平 1 0— 3 3 5 6 6 0号公報にも開示されているように、 多結晶シリコン 膜からなるゲ一ト電極への不純物導入は、 工程簡略化のため、 イオン注入法によ りソース、 ドレイン領域への不純物導入と同時に行う方法が知られている。 ゲー ト電極に電圧を印加する前後で、 ゲート酸化膜を介して対向する電極 （この場合 半導体基板） との仕事関数差により、 ゲート電極がゲート酸化膜と接する領塽で、 エネルギーバンドが曲がると （すなわち、 ゲート電極が空乏化すると） 、 ゲート 絶縁膜容量と、 ゲート電極空乏層容量が直列に接続され、 ゲート電極に印加した 電圧がゲート絶縁膜容量と、 ゲート電極空乏層容量とに分割して加わり、 トラン ジス夕の能力が低下するという問題が発生する。 ゲート電極が空乏化しないため には、 ゲート電極の高さ方向にわたつ X、 最低 1 X 1 0 2 Q " c m3以上の高濃度 に不純物を導入する必要がある。 このため、 一般的には、 高濃度の不純物イオン 注入を行った後、 十分な熱処理を施す必要がある。 この熱処理の過程では、 ソー ス · ドレイン領域に注入した不純物も、 ゲート電極に注入した不純物と同様に拡 散する。
ゲート髙さが高い場合にゲ一ト電極が空乏化しない領域まで高濃度に不純物を 導入すると、 熱処理の過程において、 ソース · ドレイン領域に注入した不純物が 半導体基板中に拡散し、 高濃度に不純物を含んだ深い拡散層が形成されてしまう という問題点がある。 特開平 1 0— 3 3 5 6 6 0号公報は、 このような問題点に 言及していない。
また、 図 4 4に示されるように、 特開平 1 0— 3 3 5 6 6 0号公報に開示され る技術によれば、 ソース · ドレイン領域 （拡散層上層 2 0 1 2 ) と素子分離絶縁 領域 2 0 0 2とが接する領域には、 垂直段差部が形成されている。 この段差上に コンタクト孔が形成されている。 エッチングによりコンタクト孔を形成する場合、 このような段差部において、 層間絶縁膜と、 下地ストッパ膜との間の選択性 （下 地選択比） が悪くなる。 層間絶縁膜中にエッチングによりコンタクト孔を形成す る際の下地選択比が悪くなると、 ソース · ドレイン領域となる多結晶シリコン膜 が掘れたり、 素子分離領域が掘れるため、 電極金属 2 0 1 0と、 ソース · ドレイ ン領域 （拡散層上層 2 0 1 2 ) とのコンタクト抵抗が増加するという問題点があ る。
特開平 1 0— 3 3 5 6 6 0号公報は、 このような問題点に言及していない。 本発明は、 上記問題点を鑑みてなされたものであって、 ソース ' ドレイン領域 の占有面積が小さい半導体装置およびその製造方法を提供することを目的とする。 また、 本発明は、 ゲート電極間のマージンを減少させて高集積度の半導体装置を 提供することを目的とする。 また、 本発明は、 消費電力の小さい情報処理装置を 提供することを目的とする。 発明の開示
本発明の半導体装置は、 素子分離領域と活性領域とを有する半導体基板と、 前 記活性領域上にゲ一ト絶縁膜を介して設けられ、 側壁の少なくとも一部がゲート 電極側壁絶縁膜で覆われたゲート電極と、 前記ゲート電極の両側に前記ゲート電 極側壁絶縁膜を介してそれぞれ設けられたソース領域およびドレイン領域とを備 え、 前記ソース領域は、 前記活性領域と前記ゲート酸化膜とが接する第 1の面よ り上方に存在する第 1のソース領域と、 前記第 1の面より下方に存在する第 2の ソース領域とを含み、 前記ドレイン領域は、 前記第 1の面より上方に存在する第 1のドレイン領域と、 前記第 1の面より下方に存在する第 2のドレイン領域とを 含み、 前記ソース領域および前記ドレイン領域の少なくとも一方は、 コンタクト 配線と接触するための第 2の面を有し、 前記第 2の面は、 前記第 1の面に対して 傾いており、 前記第 1のソース領域の少なくとも一部は、 前記素子分離領域の上 に存在し、 前記第 1のドレイン領域の少なくとも一部は、 前記素子分離領域の上 に存在し、 前記第 2の面は、 前記素子分離領域の表面と 8 0度以下の角度で交差 し、 これにより上記目的が達成される。
ゲート長方向に沿う切断面において前記第 2の面は上に凸の形状を有し、 前記 第 2の面の前記第 1の面からの高さは、 前記ゲート電極から離れるに従って単調 に減少してもよい。
ゲート長方向に沿う切断面において前記第 2の面は下に凸の形状を有し、 前記 第 2の面の前記第 1の面からの高さは、 前記ゲート電極から離れるに従って単調 に減少してもよい。
前記第 2の面は凹凸を有してもよい。
前記第 2のソース領域と前記半導体基板とにより形成される接合のゲート長方 向に沿う切断面における前記第 1の面からの深さは、 前記ゲート電極から離れる に従って単調に増加し、 前記第 2のドレイン領域と前記半導体基板とにより形成 される接合のゲート長方向に沿う切断面における前記第 1の面からの深さは、 前 記ゲート電極から離れるに従って単調に増加してもよい。
ゲート長方向に沿う切断面における前記第 1のソース領域の前記ゲ一ト長方向 の幅と、 前記切断面における前記第 1のドレイン領域の前記ゲー卜長方向の幅と の少なくとも一方は、 前記切断面における前記ゲート電極側壁絶縁膜の前記ゲー ト長方向の幅と前記切断面における前記ゲート電極の前記ゲート長方向の幅との 和よりも等しいか大きくてもよい。
前記素子分離領域の表面は、 前記第 1の面よりも上方に存在してもよい。
ゲ一ト長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記 素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、 前記切断面における前記ゲー卜電極の前記ゲー卜長方向の幅よりも小さくてもよ い。
ゲ一ト長方向に沿う切断面における前記ゲ一ト電極の端部から前記素子分離領 域のうち前記ゲート電極の端部に最も近い点までの距離は、 前記切断面における 前記ゲー卜電極の高さよりも大きくてもよい。
ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記 素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、 前記切断面における前記ゲ一卜電極側壁絶縁膜の高さよりも小さくてもよい。 ゲート長方向に沿う切断面における前記第 1の面から前記ゲート電極の上面ま での距離は、 前記第 1の面から前記切断面において前記第 1のソース領域の表面 が前記ゲート電極側壁絶縁膜と接する点までの距離と、 前記第 1の面から前記切 断面において前記第 1のドレイン領域の表面が前記ゲ一ト電極側壁絶縁膜と接す る点までの距離との少なくとも一方よりも小さくてもよい。
前記第 2のソース領域と前記半導体基板とにより形成される接合のゲ一卜長方 向に沿う切断面における前記第 1の面からの深さは、 前記切断面における前記ゲ ―ト電極側壁絶縁膜の前記ゲート長方向の幅の 0 . 8倍から 2倍の範囲内であり、 前記第 2のドレイン領域と前記半導体基板とにより形成される接合のゲート長方 向に沿う切断面における前記第 1の面からの深さは、 前記切断面における前記ゲ —ト電極側壁絶縁膜の前記ゲート長方向の幅の 0 . 8倍から 2倍の範囲内であつ てもよい。
前記第 1のドレイン領域の少なくとも一部における前記第 1のドレイン領域の 導電型を決定する不純物の濃度は 1 X 1 0 2 Q c m3よりも大きく前記第 2のド レイン領域の少なくとも一部における前記第 2のドレイン領域の導電型を決定す る不純物の濃度は 1 X 1 0 2 Q c m3よりも大きく、 前記第 1のソース領域の少 なくとも一部における前記第 1のソース領域の導電型を決定する不純物の濃度は 1 X 1 0 2 Qノ c m3よりも大きく、 前記第 2のソース領域の少なくとも一部にお ける前記第 2のソース領域の導電型を決定する不純物の濃度は 1 X 1 0 2 V c m3よりも大きくてもよい。
前記第 1のソース領域の少なくとも一部は多結晶シリコン膜から形成されてお り、 前記第 1のドレイン領域の少なくとも一部は多結晶シリコン膜から形成され ていてもよい。
前記第 1のソース領域の少なくとも一部はシリコンゲルマ膜から形成されてお り、 前記第 1のドレイン領域の少なくとも一部はシリコンゲルマ膜から形成され ていてもよい。
前記多結晶シリコン膜のグレインサイズは、 ゲート長方向に沿う切断面におけ る前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲ一ト電極 側壁絶縁膜の端部に最も近い点までの距離よりも小さくてもよい。
前記シリコンゲルマ膜のグレインサイズは、 ゲート長方向に沿う切断面におけ る前記ゲ一ト電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極 側壁絶縁膜の端部に最も近い点までの距離よりも小さくてもよい。 前記第 2のソース領域と前記第 2のドレイン領域との少なくとも一方は、 前記 第 1のソース領域となる層または前記第 1のドレイン領域となる層に前記活性領 域の導電型と逆の導電型の不純物を注入する工程と、 熱拡散によって前記第 1の ソース領域となる層または前記第 1のドレイン領域となる層から前記活性領域へ 前記不純物を拡散させる工程とを含む処理により形成されていてもよい。
前記第 1のソース領域となる層の拡散係数と、 前記第 1のドレイン領域となる 層の拡散係数との少なくとも一方は、 前記半導体基板の拡散係数よりも大きくて もよい。
本発明の他の半導体装置は、 半導体基板と、 前記半導体基板上に設けられた複 数の電界効果トランジスタとを備えた半導体装置であって、 前記複数の電界効果 トランジスタのそれぞれは、 前記半導体基板上に設けられたゲート電極と、 前記 ゲ一卜電極の側壁に形成されたゲート電極側壁絶縁膜と、 前記ゲート電極の側壁 に前記ゲ一ト電極側壁絶縁膜を介して形成された、 ソース領域またはドレイン領 域となる導電性膜とを含み、 前記複数の電界効果トランジスタの複数のゲート電 極は、 第 1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成され ており、 前記複数の電界効果トランジスタの複数の導電性膜は、 第 2の非絶縁性 膜を複数の領域に分離する工程を含む処理により形成されており、 これにより上 記目的が達成される。
本発明の他の半導体装置は、 半導体基板と、 前記半導体基板上に設けられた複 数の電界効果トランジスタとを備えた半導体装置であって、 前記複数の電界効果 トランジスタのそれぞれは、 前記半導体基板上に設けられたゥエル領域と、 前記 ゥエル領域上にゲート絶縁膜を介して設けられたゲ一ト電極と、 前記ゲート電極 の側壁に形成されたゲート電極側壁絶縁膜と、 前記ゲー卜電極の側壁に前記ゲー ト電極側壁絶縁膜を介して形成された、 ソース領域またはドレイン領域となる導 電性膜とを含み、 前記複数の電界効果トランジスタの複数のゲート電極は、 第 1 の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、 前 記複数の電界効果トランジスタの複数の導電性膜は、 第 2の非絶縁性膜を複数の 領域に分離する工程を含む処理により形成されており、 これにより上記目的が達 成される。
前記複数の電界効果トランジスタの少なくとも 1つは、 前記ゥエル領域に電位 を与えるための、 前記ゥエル領域に設けられた端子をさらに含み、 前記半導体装 置は、 前記端子に接続された電圧発生回路をさらに備え、 前記電圧発生回路は、 前記複数の電界効果トランジスタの前記少なくとも 1つがァクティブ状態かス夕 ンドバイ状態かに応じて前記ゥエル領域の電位を変化させてもよい。
本発明の他の半導体装置は、 半導体基板と、 前記半導体基板上に設けられた複 数の電界効果トランジスタとを備えた半導体装置であって、 前記複数の電界効果 トランジスタのそれぞれは、 素子分離領域と、 第 1導電型の深いゥエル領域と、 前記第 1導電型の深いゥエル領域内に形成された前記第 1導電型とは逆の第 2導 電型の浅いゥエル領域と、 前記第 2導電型の浅いゥェル領域上にゲ一卜絶縁膜を 介して設けられたゲート電極と、 前記ゲート電極の側壁に形成されたゲ一ト電極 側壁絶縁膜と、 前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成 された、 ソース領域またはドレイン領域となる導電性膜とを含み、 前記複数の電 界効果トランジスタの複数のゲート電極は、 第 1の非絶縁性膜を複数の領域に分 離する工程を含む処理により形成されており、 前記複数の電界効果トランジスタ の複数の導電性膜は、 第 2の非絶縁性膜を複数の領域に分離する工程を含む処理 により形成されており、 前記複数の電界効果トランジスタの少なくとも 1つは、 前記第 2導電型の浅いゥエル領域と前記ゲート電極とが電気的に接続された動的 閾値トランジスタであり、 前記動的閾値トランジスタの前記浅いゥエル領域は、 前記素子分離領域および前記深いゥエル領域によって前記複数の電界効果トラン ジス夕のうちの他の電界効果トランジスタの浅いゥエル領域と電気的に分離され ており、 これにより上記目的が達成される。
本発明の半導体装置の製造方法は、 半導体基板上の第 1の非絶縁性膜を所定の パターンにパターンニングすることにより、 第 1の非絶縁性膜パターンを形成す る工程と、 前記第 1の非絶縁性膜パターンの側壁に側壁絶縁膜を形成する工程と、 第 2の非絶縁性膜を堆積する工程と、 前記第 1の非絶縁性膜パターンの上部から 前記第 2の非絶縁性膜がなくなるまで異方性エッチングを行うことにより、 前記 第 1の非絶縁性膜パターンの側壁に、 前記側壁絶縁膜を介して前記第 2の非絶縁 性膜からなるサイドウオールを形成する工程と、 前記側壁絶縁膜に対して選択性 のあるエッチングにより前記第 1の非絶縁性膜パターンおよび前記サイドウォー ルをパターンニングすることにより、 ゲート電極となる層と、 ソース領域となる 層と、 ドレイン領域となる層とを形成する工程とを含み、 これにより上記目的が 達成される。
前記半導体装置の製造方法は、 前記ゲート電極となる層と、 前記ソース領域と なる層と、 前記ドレイン領域となる層とに同時にドナーもしくはァクセプタとな る不純物を注入する工程をさらに含んでもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、 等方成分を含む異方性ェ ツチングであってもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、 異方性ェツチングを行つ た後に等方性エッチングを行うことであってもよい。
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数と の少なくとも一方は、 前記半導体基板の拡散係数よりも大きくてもよい。
本発明の他の半導体装置の製造方法は、 半導体基板上の第 1の非絶縁性膜の上 に第 1の絶縁膜を被着する工程と、 前記第 1の非絶縁性膜と前記第 1の絶縁膜と を所定のパターンにパターンニングすることにより、 第 1の非絶縁性膜パターン と第 1の絶縁膜パターンとを形成する工程と、 前記第 1の非絶縁性膜パターンと 前記第 1の絶縁膜パターンとの側壁に側壁絶縁膜を形成する工程と、 第 2の非絶 縁性膜を堆積する工程と、 前記第 1の絶縁膜パターンの上部から前記第 2の非絶 縁性膜がなくなるまで異方性エッチングを行うことにより前記第 1の非絶縁性膜 パターンと前記第 1の絶縁膜パターンとの側壁に前記側壁絶縁膜を介して前記第 2の非絶縁性膜からなるサイドウオールを形成する工程と、 前記第 1の絶縁膜パ ターンを選択的に除去し、 前記第 1の非絶縁性膜パターンの表面を露出する工程 と、 側壁絶縁膜に対して選択性のあるエッチングにより前記非絶縁性膜パターン と前記サイドウォールとをパタ一ンニングすることにより、 ゲート電極となる層 と、 ソース領域となる層と、 ドレイン領域となる層とを形成する工程とを含み、 これにより上記目的が達成される。
前記半導体装置の製造方法は、 前記ゲート電極となる層と、 前記ソース領域と なる層と、 前記ドレイン領域となる層とに同時にドナーもしくはァクセプ夕とな る不純物を注入する工程をさらに含んでもよい。
前記側壁絶縁膜に対して選択性のあるエツチングは、 等方成分を含む異方性ェ ツチングであってもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、 異方性ェッチングを行つ た後に等方性エッチングを行うことであってもよい。
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数と の少なくとも一方は、 前記半導体基板の拡散係数よりも大きくてもよい。
本発明の情報処理装置は、 表示素子と、 前記表示素子を制御する演算素子とを 含む電池駆動可能な情報処理装置であって、 前記演算素子は、 請求の範囲第 1項 に記載の半導体装置を含む回路によって構成されており、 これにより、 上記目的 が達成される。 図面の簡単な説明
図 1は、 実施形態 1の半導体装置 1 9 1 0のゲート長方向に沿う面での垂直断 面図である。
図 2は、 半導体装置 1 9 1 0における電流の流れを示す図である。
図 3 ( a ) および （b) は、 半導体装置の寄生抵抗を模式的に示す図である。 図 4は、 実施形態 2の半導体装置 1 9 2 0を示す図である。
図 5は、 多結晶をシリコンをエッチングパックすることによりソース · ドレイ ン領域 2 0 6 aを形成した実施形態 2の半導体装置 1 9 3 0を示す図である。 図 6は、 実施形態 2の半導体装置 1 9 4 0を示す図である。
図 7は、 実施形態 2の半導体装置 1 9 5 0を示す図である。
図 8は、 実施形態 3の半導体装置 1 0 9 1の製造工程中のある工程における半 導体装置 1 0 9 1の状態を示す図である。
図 9 ( a ) 〜 （g) は、 実施形態 3の半導体装置 1 0 9 1を製造する工程を示 す図である。
図 1 0は、 半導体装置における距離 L Aとサイドウオールの幅 L S Wとの設定 が適切でない例を示す図である。
図 1 1は、 ゲート電極 3 0 4の周囲にゲート電極側壁絶縁膜 3 0 5を介して、 多結晶シリコン膜 3 0 8が残っていることを示す図である。
図 1 2は、 分離されたソース · ドレイン領域を示す図である。
図 1 3は、 アレイ状に加工されたゲート電極 3 0 4の周囲にゲート電極側壁絶 縁膜 3 0 5を介して、 多結晶シリコン膜 3 0 8が残っている状態を示す図である。 図 1 4は、 アレイ状に加工されたゲート電極 3 0 4の周囲にゲート電極側壁絶 縁膜 3 0 5を介して多結晶シリコン膜 3 0 8が残っている状態を示す図である。 図 1 5は、 不純物が注入されたソース · ドレイン領域となる多結晶シリコン膜 から、 不純物が拡散する方向を示す図である。
図 1 6は、 横方向にオフセッ卜が生じない程度に不純物を拡散させる例を示す 図である。
図 1 7は、 オフセッ卜が生じた場合の不純物拡散層を示す図である。
図 1 8は、 Nチャネルトランジスタのゲート長と閾値電圧との関係を示す図で ある。
図 1 9は、 Nチャネルトランジスタのゲ一ト長と閾値電圧との関係を示す図で ある。
図 2 0は、 Pチャネルトランジスタのゲート長と閾値電圧との関係を示す図で ある。
図 2 1は、 Pチャネルトランジスタのゲート長と閾値電圧との関係を示す図で ある。
図 2 2 ( a ) は、 図 4 3 ( c ) に示される従来の半導体装置の半導体基板を上 から見た平面図でり、 （b) は、 本実施形態の半導体装置の半導体基板を上から 見た平面図である。
図 2 3は、 ァレイ状に加工されたゲー卜電極 3 0 4の周囲にゲー卜電極側壁絶 縁膜 3 0 5を介して、 多結晶シリコン膜 3 0 8が残っていることを示す図である。 図 2 4は、 実施形態 4における半導体基板の、 カット工程後の状態を示す図で ある。
図 2 5は、 実施形態 4における半導体基板の、 シリサイド工程後の状態を示す 図である。
図 2 6 ( a ) 〜 （g ) は、 実施形態 5の半導体装置 1 4 0 1を製造する工程を 示す図である。
図 2 7は、 実施形態 6の半導体装置 1 4 1 1のゲート長方向に沿う面での垂直 断面図である。
図 2 8は、 隣接するゲート電極の間隔が、 サイドウォールの幅 dの 2倍より短 く設定された半導体装置 1 4 2 1を示す図である。
図 2 9は、 実施形態 7の半導体装置 1 4 2 1の等価回路を示す図である。
図 3 0は、 実施形態 7の半導体装置 1 4 2 1の隣接するゲ一ト電極 6 0 6、 6 0 7間のソース · ドレイン領域を分離した状態を示す図である。
図 3 1は、 ゲ一ト電極 6 0 6、 6 0 7間に、 ダミーのゲート電極 1 4 5 1を設 けた例を示す図である。
図 3 2 ( a ) 〜 （c ) は、 実施形態 8の半導体装置 1 5 1 1を示す図である。 図 33 (a) 〜 （c) は、 実施形態 8の半導体装置 1511の製造工程を示す 図である。
図 34 (a) 〜 （c) は、 実施形態 8の半導体装置 151 1の製造工程を示す 図である。
図 35 (a：) 〜 （c) は、 実施形態 8の半導体装置 151 1の製造工程を示す 図である。
図 36 (a) 〜 （c) は、 シリコン窒化膜のサイドウォール 18とシリコン窒 化膜 19とを形成する工程を示す図である。
図 37は、 実施形態 9の半導体装置 1641の断面を示す図である。
図 38 (a) および （b) は、 実施形態 10の半導体装置 1651を示す図で ある。
図 39 (a) および （b) は、 多結晶シリコン膜および多結晶シリコンのサイ ドウオールの一部をエッチングする際に発生する多結晶シリコン残りを示す図で ある。
図 40は、 実施形態 11の半導体装置のゲート電極部およびサイドウオール部 の断面を示す図である。
図 41は、 実施形態 12の半導体装置のゲート電極部およびサイドウオール部 の断面を示す図である。
図 42 (a) 〜 （f) は、 実施形態 12の導体装置の製造工程を示す図である。 図 43 (a) 〜 （c) は、 従来の積み上げ拡散層を形成する工程を示す図であ る。
図 44は、 特開平 10— 335660号公報に開示される絶縁ゲ一ト型電界効 果トランジスタを示す図である。
図 45 (a) 〜 （e) は、 特開平 10— 335660号公報に開示される絶縁 ゲート型電界効果トランジスタの製造工程を示す図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施形態を説明する。 なお、 本明細書において、 第 1導電型とは、 P型または N型を意味する。 また、 第 2導電型とは、 第 1導電 型が P型である場合は N型、 第 1導電型が N型である場合は P型を意味する。 本 発明の半導体装置に使用することができる半導体基板としては、 特に限定されな いが、 シリコン基板が好ましい。 また、 半導体基板は、 P型または N型の導電型 を有していてもよい。
(実施形態 1 )
図 1は、 実施形態 1における半導体装置 1 9 1 0のゲート長方向に沿う面での 垂直断面図である。 ゲート電極 1 0 4のゲート長方向を図 1に矢印 1 0 1 1で示 す。
半導体装置 1 9 1 0の半導体基板 1 0 0は、 半導体基板 1 0 0に形成された素 子分離領域 1 0 1と、 素子分離領域 1 0 1に囲まれた活性領域 1 0 2とを含む。 半導体装置 1 9 1 0は、 活性領域 1 0 2上に形成された M I S型半導体素子であ る。 半導体装置 1 9 1 0は、 素子分離領域 1 0 1、 活性領域 1 0 2、 ゲート酸化 膜 （ゲート絶縁膜） 1 0 3、 ゲート電極 1 0 4、 ゲート電極側壁絶縁膜 1 0 5、 およびソース · ドレイン領域 1 0 6を備えている。
ソース · ドレイン領域 1 0 6はゲ一ト電極側壁絶縁膜 1 0 5に隣接し、 その大 部分がゲ一ト酸化膜 1 0 3と活性領域 1 0 2の界面である活性領域表面 A— A ' よりも上方にも位置する。
具体的には、 ソース · ドレイン領域 1 0 6の形状は、 ゲート電極 1 0 6のゲ一 ト長方向に切断した時の垂直断面における、 半導体基板の活性領域表面 A— A ' からソース · ドレイン領域 1 0 6の表面までの距離 hが、 素子分離領域 1 0 1か らゲート電極 1 0 4に向かうに従って増加する形状である。 また、 ゲート電極 1 0 4の側面とソース · ドレイン領域 1 0 6の端 （B— B ' ) の間に、 活性領域 1 0 2と素子分離領域との境界 （C— C ' ) が存在する。 図 1に示されるように、 3つの領域 （すなわち、 活性化領域 1 0 2と電気的に絶縁された、 ゲート電極 1 0 4、 および 2つのソース ' ドレイン領域 1 0 1 ) が、 素子分離額域 1 0 1と活 性化領域 1 0 2との間に段差が生じないように、 素子分離領域 1 0 1の一部、 お よび活性ィ匕領域 1 0 2を覆う。 また、 ソース · ドレイン領域 1 0 6の表面 （図 1 の線 d— d 'および線 e— e 'に対応している） と、 素子分離領域 1 0 1の表面 (図 1の線 f — f 'に対応している） とは、 8 0度以下の角度で交わる。
このような構造により、 ゲ一ト電極 1 0 4およびゲート電極 1 0 4の両側に位 置するソース · ドレイン領域 1 0 6による垂直な段差が発生しない。 このため、 コンタクト抵抗に起因する歩留まりの低下が抑制される。 ソース * ドレイン領域 1 0 6の表面 （d— d 'および e— e ' ) と、 素子分離領域 1 0 1の表面 （ί— f ' ) とは、 6 0度以下の角度で交われば、 さらにコンタクト抵抗に起因する歩 留まりが向上し、 より好ましいことが分かった。
また、 素子分離領域 1 0 1の表面 （ f一 ί ' ) は、 活性領域とゲート酸化膜が 接する第 1の面すなわち活性領域表面 （図 1に線 A— A ' で示されている） より 上方に存在してもよい。 このようにすると、 ゲート長方向の切断面において、 ソ —ス · ドレイン領域 1 0 6の表面と、 素子分離領域 1 0 1の表面とが交わる角度 Θ (接触角度） をさらに小さくすることができる。 接触角 0は、 好ましくは、 7 0度以下、 さらに好ましくは、 6 0度以下であればよい。
接触角 0を小さくすると、 半導体装置 1 9 1 0は、 非常になめらかな表面を有 するようになる。 そのため、 半導体装置の製造時に生ずる段差に起因する様々な 問題が解決される。 例えば、 半導体装置 1 9 1 0では、 層間絶縁膜 （図 1には示 されていない） の平坦化が容易に行われ得る。 また、 素子分離領域 1 0 1と活性 領域 1 0 2との段差がソース · ドレイン領域 1 0 6によって覆われるため、 段差 部による光の反射がなくなり、 リソグラフィ一が容易になる。 さらに、 ソース ' ドレイン領域を形成した後には、 活性領域 1 0 2が露出しない。 このため、 エツ チングゃ、 イオン注入時に活性領域 1 0 2にダメージが入らないというメリツト が得られる。
活性領域 i 0 2の表面 （A— Α ' ) からソース ' ドレイン領域 1 0 6の表面す なわち露出面 （d— d ' ) までの高さは、 ゲート電極 1 0 4に近づくほど高くな る。 このため、 イオン注入法により、 ソース · ドレイン領域 1 0 6に不純物ドー ビングを行うことにより形成される、 活性領域 1 0 2の表面 （A— Α ' ) よりも 下方のソース · ドレイン領域 1 0 6の深さ （接合の深さ） h 'は、 ゲ一ト電極 1 0 4から離れるに従って単調に増加する。 深さ h 'は、 活性領域 1 0 2の表面 A —A 'から、 半導体基板 1 0 0 (—般的な CMO Sの場合、 ソース ' ドレイン領 域 1 0 6と逆導電型のゥエル領域） とソース · ドレイン領域 1 0 6の接合までの 深さとして定義される。
このように、 半導体装置 1 9 1 0は、 短チャネル効果に直接影響するゲート電 極端近傍 （チャネル領域近傍） の接合深さを浅くしつつ、 つ、 短チャネル効果 に直接影響しない素子分離領域側の接合深さを深くする構造を採用している。 こ のため、 短チャネル効果を抑制しつつ、 ソース ' ドレイン領域の寄生抵抗を低減 することができる。
活性領域 1 0 2の表面 （A— A ' ) より上方のソース · ドレイン領域 1 0 6を 形成する材料中での不純物の拡散速度 （拡散係数） と、 活性領域 1 0 2の表面 (A - A ' ) より下方の半導体基板中での不純物の拡散速度 （拡散係数） とは異 なるため、 ソース . ドレイン領域表面 （d— d 'および、 e— e ' ) の形状と、 接合の境界面の形状とは、 全く同一ではない。 しかし、 接合の深さは、 ソ一ス ' ドレイン領域 1 0 6の表面 （d— d 'および、 e— e ' ) の形状を反映する。 こ のため、 接合の深さ h 'は、 ゲート電極 1 0 4に近づくほど浅くなる。
トランジスタの短チャネル効果を抑制するためには、 チャネル領域の近傍での、 ソース · ドレイン領域と、 半導体基板との接合の活性領域 1 0 2の表面 （A— A ' ) からの深さが、 十分浅くなるようにする必要がある。 このためには、 活性領 域 1 0 2の表面 （Α— Α ' ) から、 ゲート電極 1 0 4の上部までの高さは、 ゲー ト電極側壁絶縁膜 1 0 5と接する位置でのソース · ドレイン領域 1 0 6の表面ま での高さ hと比較し、，低い方が好ましい。 以下に、 その理由を説明する。
ゲート電極 1 0 4の材料として、 例えば、 多結晶シリコン膜 （あるいは、 多結 晶シリコン膜と、 高融点金属膜、 および Zまたは、 高融点金属シリサイド膜等と の多層積層膜） を用いた場合、 一般に、 ゲート電極 1 0 4への不純物導入は、 ィ オン注入法により、 ソース · ドレイン領域 1 0 6への不純物導入と同時に行われ る。 ゲート電極 1 0 4が空乏化しないためには、 ゲート電極 1 0 4がゲート酸化 膜 1 0 3と接する領域におけるゲート電極 1 0 4の不純物濃度は、 1 X 1 0 2 0 / c m3以上必要となる。 このような高濃度の不純物イオン注入を行った後、 十 分な熱処理が施される。 この熱処理の過程では、 ソース · ドレイン領域 1 0 6に 注入した不純物も、 ゲート電極 1 0 4に注入した不純物と同様に拡散する。
活性領域 1 0 2の表面 （A— Α ' ) から、 ゲート電極 1 0 4の上部までの高さ h gがゲー卜電極側壁絶縁膜 1 0 5と接する位置での活性領域 1 0 2の表面 （A — A ' ) からソース · ドレイン領域 1 0 6の表面までの高さ hよりも低いと、 ゲ 一ト酸化膜 1 0 3と接する領域におけるゲート電極 1 0 4中の不純物濃度を十分 高めるように不純物拡散を行っても、 ソース · ドレイン領域 1 0 6の接合深さ h ' は、 深くならない。 ゲート電極 1 0 4の近傍のトランジスタのチャネル領域 の深さと比較してソース、 ドレイン接合深さは十分浅く形成することが可能とな り、 微細化する際の短チャネル効果を効果的に抑制できるので、 微細化に伴う短 チャネル効果を効果的に抑制することができる。
図 2は、 半導体装置 1 9 1 0における電流の流れを示す。 図 2は、 図 1と同様 にゲート電極 1 0 4のゲート長方向に沿う面での垂直断面図である。 図 2に示さ れるように、 コンタクト孔 1 0 7の一部は、 ソース · ドレイン領域 1 0 6の表面 に位置する。 コンタクト孔 1 0 7は、 上部配線の一部 （コンタクト配線） が満た されている。 半導体装置 1 9 1 0では、 ソース · ドレイン領域 1 0 6の表面積は、 活性領域 1 0 2 (図 1 ) の表面 （A— A ' ) においてソース · ドレイン領域 1 0 6が占め る面積よりも大きい。 このため、 半導体装置 1.9 1 0は、 従来の半導体装置 （図 4 3 ( c ) ) に比べて、 ソース ' ドレイン領域 1 0 6と上部配線とのコンタクト 抵抗を下げることができる。 すなわち、 コンタクト孔 1 0 7の径が従来の半導体 装置と同じであったとしても、 半導体装置 1 9 1 0では、 ソース · ドレイン領域 1 0 6と上部配線とのコンタクト抵抗を下げることができる。 逆に、 半導体装置 1 9 1 0のコンタクト抵抗を従来の半導体装置のコンタクト抵抗と同程度に設計 する場合を仮定すると、 半導体装置 1 9 1 0の占有面積 （特にソース · ドレイン 領域 1 0 6の占有面積） を従来の半導体装置の占有面積に比べて小さくすること が可能である。 半導体装置 1 9 1 0では、 ソース · ドレイン領域 1 0 6と半導体 基板 1 0 0との接合面積を、 コンタクト抵抗を犠牲にすることなく小さくするこ とが可能になるので、 接合容量を効果的に低減することが可能になる。
このように、 半導体装置 1 9 1 0では、 コンタクト抵抗を犠牲にすることなぐ 占有面積の縮小化、 寄生容量 （接合容量） の低減、 および寄生抵抗の低減が可能 になり、 非常に大きな相互コンダクタンスを得ることができる。 容量が小さくな ると充電に要する時間が短くなるので、 本発明の半導体素子を用いて設計した回 路のスピ一ドが向上するという効果がある。
上述したように、 半導体装置 1 9 1 0では、 ソース · ドレイン領域 1 0 6の表 面 （コンタクト配線と接触するための第 2の面） と、 素子分離領域 1 0 1の表面 (図 1における： f 一 f ' ) とが接する角度 （接触角 0 ) は、 8 0度以下である。 このため、 コンタクト配線と接触する領域がソース ' ドレイン領域と素子分離領 域とにまたがる部分 （図 2に領域 Aとして示される） においても、 垂直段差が生 じない。 このことは、 コンタクト抵抗に起因する歩留まりを大きく向上させる効 果がある。
コンタクト孔 1 0 7の内部は、 一般に、 金属プラグ等のコンタクト配線が埋め 込まれている。 コンタクト孔 1 0 7の内部に、 図 4 4に示されるような垂直段が 存在すると （すなわち、 接触角 0が約 9 0度であると） 、 コンタクト配線とソー ス ' ドレイン領域との接続が不完全になり、 コンタクト抵抗に起因する歩留まり が極端に悪化する。 これに対して、 接触角 0が 8 0度以下であれば、 プラグとソ 一ス · ドレイン領域との接続状態が改善され、 コンタクト抵抗に起因する歩留ま りが著しく向上する。 さらに、 接触角 0が 6 0度以下であれば、 歩留まりがさら に向上し、 向上した歩留まりが安定的に達成された。
接触角 0を 8 0度以下にすることにより、 コンタクト孔 1 0 7を形成するため の加工時におけるメリツ卜が得られる。 すなわち、 半導体装置 1 9 1 0では、 図 2に示される領域 Aにおいて垂直段差が生じないので、 自己整合コンタクト等の エッチングの際に、 垂直段差部において下地ストッパ層のエッチングレー卜の増 加が起こり下地選択比が低下するという問題が発生しない。 エッチングが容易に なるため、 コンタクト抵抗に起因する歩留まりが著しく向上する。
また、 サリサイド化 （S e 1 f A l i g n e d S i 1 i c i d e ) を考慮 した場合、 占有面積に対してシリサイド化される表面積が増えるため、 低抵抗化 が可能となる。 また、 シリサイド化反応時の問題点である細線効果 （微細配線の シリサイド化において、 反応が阻害されるためにシリサイド化できなくなるとい う問題） を緩和する効果がある。
なお、 図 1には、 ソース · ドレイン領域 1 0 6が 2箇所に示されている。 これ らのうち一方がソース領域として機能し、 他方がドレイン領域として機能する。 以下に、 半導体装置 1 9 1 0の電流の流れを説明する。
図 2に示される領域 Dは、 電流の流れ道における、 金属電極と比較して抵抗が 高い領域 （不純物拡散層領域） を示す。 半導体装置 1 9 1 0では、 チャネル領域 1 1 0からコンタクト孔 1 0 7までの距離が非常に短く、 電流の流れ道において 領域 Dが占める距離が非常に少ないため、 従来の半導体装置と比べて、 ソース · ドレイン領域 1 0 6の寄生抵抗が減少する。 また、 領域 D中の不純物濃度は、 チ ャネル領域 1 10近傍まで 1 X 102QZcm3以上の高濃度であるために、 半導 体層としては、 極めて低抵抗である。 さらに、 ソース · ドレイン領域 106中で、 チャネル領域 110近傍からコンタクト配線に近づくにつれて電流が流れる経路 が広がっている。 このため、 寄生抵抗が著しく小さくなる。 これらの特徴により、 半導体装置 1910の電流駆動能力が増加し、 相互コンダクタンスが向上する。 図 3 (a) および （b) は、 半導体装置の寄生抵抗を模式的に示す図である。 図 3 (a) は、 本実施形態の半導体装置 1910の寄生抵抗を模式的に示し、 図 3 (b) は、 従来の半導体装置 1041の寄生抵抗を模式的に示す。
ここで、 Rc o n tはコンタクト抵抗を示し、 R s dはソース · ドレイン抵抗 を示し、 Re jは張り出し接合の広がり抵抗を示す。
本実施形態の半導体装置 1910は、 従来の半導体装置 1041と比べて、 コ ンタクト配線がソース · ドレイン領域 107と接触する位置からチャネルの位置 までの距離が非常に近い。 このため、 半導体装置 1910のソース · ドレイン抵 抗 R s dは、 半導体装置 1041のソース · ドレイン抵抗 R s dに比べて低くな る。
半導体装置 1910 (図 3 (a) ) の寄生抵抗をさらに低減させるためには、 活性領域 102とゲート酸化膜 103とが接する面 （A— A ' ) より上のソー ' ドレイン領域の部分 I (第 1のソース · ドレイン領域） における不純物の濃 度と、 A— A '面より下のソース · ドレイン領域の部分 H (第 2のソース · ドレ イン領域） における不純物の濃度とは、 いずれも 1 X 1 O^Zcm3よりも濃い ことが好ましい。 不純物の濃度とは、 導電型を決定するドナーあるいはァクセプ 夕の濃度である。 より具体的には、 領域 Iと、 領域 Hの一部が接する界面付近に おいて、 領域 Iにおける不純物の濃度が、 領域 Hにおける不純物の濃度とほぼ等 しく、 その濃度は 1 X 1 O^Zcm3よりも高いことが望ましい。 これにより、 ソース · ドレイン領域 106のうちゲート電極側壁絶縁膜 105の下方の領域に おける不純物の濃度は、 一般的な MOSトランジスタのゲート電極側壁絶縁膜下 のソ一ス · ドレイン領域の不純物の濃度 1 X 1 0 1 8〜1 X 1 0 2 GZ c m3と比較 して高くなる。 ソース · ドレイン領域 1 0 6中の不純物の濃度は、 チャネル近傍 まで高いので、 ソース · ドレイン 1 0 6領域の抵抗はチャネル近傍まで著しく低 い。 このために、 半導体装置 1 9 1 0では、 A— A '面の下方のソース · ドレイ ン領域 1 0 6と半導体基板 1 0 0との接合が非常に浅いにも関わらず、 従来の半 導体装置と比較して抵抗 R e jの値を大幅に低減することができる。 このため、 トランジスタの駆動電流が大幅に向上する。
(実施形態 2 )
図 4は、 実施形態 2の半導体装置 1 9 2 0を示す。 図 4は、 半導体装置 1 9 2
0のゲート長方向に沿う面 （ゲート電極 2 0 4の長手方向に直交する面） におけ る垂直断面図である。
半導体装置 1 9 2 0は、 半導体基板 2 0 0上に形成された素子分離領域 2 0 1、 活性領域 2 0 2、 ゲート酸化膜 2 0 3、 ゲート電極 2 0 4、 ゲート電極側壁絶縁 膜 2 0 5、 ソース · ドレイン領域 2 0 6、 およびコンタクト孔 2 0 7を備えてい る。 図 4に示されるように、 ゲート電極 2 0 4のゲート長方向に沿った垂直断面 において、 ソース · ドレイン領域 2 0 6の表面は上に凸の曲線形状を示す。 この ため、 実施形態 1の半導体装置 1 9 1 0と比較して、 半導体装置 1 9 2 0では、 ソース · ドレイン領域 2 0 6の占有面積が同一であると仮定した場合にコンタク ト配線が接触する面積を増大させることが可能になる。
図 4に示される半導体装置 1 9 2 0では、 ソース · ドレイン領域 2 0 6の表面 は、 ゲート電極 2 0 4に近づくに従って、 単調にその高さが増加し、 かつ、 上に 凸の形状となっている。 ソース ' レイン領域 2 0 6の表面と、 素子分離領域 2 0 1の表面とは、 接触角 0で交わる。
ソース · ドレイン領域 2 0 6の表面は凹曲面となる。 曲面にしたことにより平 面の場合と比較して、 半導体基板上でのソース · ドレイン領域の占有面積に比較 してより効果的にソース · ドレイン領域 2 0 6の表面積を大きくすることが可能 になる。
なお、 半導体装置 1 9 2 0の製造方法は、 実施形態 3および実施形態 5におい て後述する。
図 5は、 多結晶をシリコンをエッチングバックすることによりソース · ドレイ ン領域 2 0 6 aを形成した実施形態 2の半導体装置 1 9 3 0を示す。 図 5に示さ れるように、 多結晶をシリコンをエッチングパックすることによりソース . ドレ イン領域 2 0 6を形成すると、 多結晶シリコン膜に含まれるグレインにより、 凹 凸のある表面を有するソース · ドレイン領域 2 0 6 aが形成される。 半導体装置 1 9 3 0では、 ソース · ドレイン領域 2 0 6 aが凹凸のある表面を有するので、 ソ一ス · ドレイン領域 2 0 6 aの表面積が大きくなる。
図 5に示される参照符号 1 0 6 1は、 ソース · ドレイン領域 2 0 6 aの凹凸の ある表面をならした面を示す。 図 5に示されるように、 面 1 0 6 1は、 上に凸の 形状を有している。
図 5に示される半導体装置 1 9 3 0では、 ソース · ドレイン領域 2 0 6 aの表 面は、 ゲート電極 2 0 4に近づくに従って、 単調にその高さが増加し、 かつ、 上 に凸の形状となっている。 なお、 ソース · ドレイン領域 2 0 6 aの表面は凹凸を 有しているので、 ソース · ドレイン領域 2 0 6 aの表面の高さは、 ソース · ドレ イン領域 2 0 6 aの表面の凹凸をならした面 1 0 6 1の高さとして定義される。 また、 ソース · ドレイン領域 2 0 6 aの表面の形状が上に凸であるとは、 ソー ス · ドレイン領域 2 0 6 aの表面の凹凸をならした面 1 0 6 1の形状が上に凸で あることを意味する。
ソース · ドレイン領域 2 0 6 aの表面と、 素子分離領域 2 0 1の表面とは、 接 触角 0で交わる。 なお、 ソース ' ドレイン領域 2 0 6 aの表面は凹凸を有してい るので、 ソース · ドレイン領域 2 0 6 aの表面と、 素子分離領域 2 0 1の表面と の交わる角度は、 ソース · ドレイン領域 2 0 6 aの表面の凹凸をならした面 1 0 6 1と、 素子分離領域 2 0 1の表面との交わる角度として定義される。
ソース、 ドレイン領域 2 0 6 aの表面は、 巨視的に見れば、 上に凸面であるが、 微視的に見れば、 凸凹面となる。 このため、 半導体基板上でのソース · ドレイン 領域 2 0 6 aの占有面積に対して、 さらに効果的にソース · ドレイン領域 2 0 6 aの表面積を大きくすることが可能になる。
図 6は、 実施形態 2の半導体装置 1 9 4 0を示す。 半導体装置 1 9 4 0では、 ソース · ドレイン領域 2 0 6 bの表面は、 ゲート電極 2 0 4に近づくに従って、 単調にその高さが増加し、 かつ、 下に凸の形状となっている。 ソース . ドレイン 領域 2 0 6 bの表面と、 素子分離領域 2 0 1の表面とは、 接触角 0で交わる。 こ こで、 高さとは活性領域 2 0 2とゲート酸化膜 2 0 3とが接する面 （第 1の面） からの高さをいう。
ソース · ドレイン領域 2 0 6 bの表面は凹曲面となる。 曲面にしたことにより 平面の場合と比較して、 半導体基板上でのソース， ドレイン領域の占有面積に比 較してより効果的にソース · ドレイン領域 2 0 6 bの表面積を大きくすることが 可能になる。
図 7は、 実施形態 2の半導体装置 1 9 5 0を示す。 半導体装置 1 9 5 0では、 ソース · ドレイン領域 2 0 6 cは凹凸のある表面を有している。 ソ一ス · ドレイ ン領域 2 0 6 cの表面は、 ゲート電極 2 0 4に近づくに従って、 単調にその高さ が増加し、 かつ、 下に凸の形状となっている。 なお、 ソース ' ドレイン領域 2 0 6 cの表面は凹凸を有しているので、 ソース · ドレイン領域 2 0 6 cの表面の高 さは、 ソース · ドレイン領域 2 0 6 cの表面の凹凸をならした面 1 0 8 1の高さ として定義される。 また、 ソース · ドレイン領域 2 0 6 cの表面の形状が下に凸 であるとは、 ソース · ドレイン領域 2 0 6 cの表面の凹凸をならした面 1 0 8 1 の形状が下に凸であることを意味する。
ソ一ス · ドレイン領域 2 0 6 cの表面と、 素子分離領域 2 0 1の表面とは、 接 触角 0で交わる。 なお、 ソース · ドレイン領域 2 0 6 cの表面は凹凸を有してい るので、 ソース · ドレイン領域 2 0 6 aの表面と、 素子分離領域 2 0 1の表面と の交わる角度は、 ソース ' ドレイン領域 2 0 6 cの表面の凹凸をならした面 1 0 8 1と、 素子分離領域 2 0 1の表面との交わる角度として定義される。
ソース · ドレイン領域 2 0 6 cの表面は、 巨視的に見れば、 下に凸面であるが、 微視的に見れば、 凸凹面となる。 このため、 半導体基板上でのソース · ドレイン 領域 2 0 6 cの占有面積に対して、 さらに効果的にソース · ドレイン領域 2 0 6 cの表面積を大きくすることが可能になる
半導体装置 1 9 2 0 (図 4 ) 、 半導体装置 1 9 3 0 (図 5 ) 、 半導体装置 1 9 4 0 (図 6 ) および半導体装置 1 9 5 0 (図 7 ) に共通する特徴は、 いずれの半 導体装置においても、 ソース ' ドレイン領域の占有面積と比較して、 ソース - ド レイン領域の表面積が大きくなつていることと、 接触角 0が 8 0度以下であるこ とである。 ―
接触角 0は、 ソース · ドレイン領域が素子分離領域と接する領域における、 ソ —ス · ドレイン領域の接面 （ j— j ' ) と素子分離領域表面 （： f — ί ' ) とのな す角度として定義される。 接触角 0が 8 0度以下であることにより、 実施形態 1 で説明された効果と同様の効果を得ることが可能になるとともに、 実施形態 1の 半導体装置 1 9 1 0よりもさらにソース · ドレイン領域の表面積を増やすことが 可能になる。 これにより、 半導体装置 1 9 2 0、 半導体装置 1 9 3 0、 半導体装 置 1 9 4 0および半導体装置 1 9 5 0によれば、 コンタクト抵抗がさらに低減し、 コンタクト抵抗に起因する歩留まりを一層向上させることが可能になる。 上述し たように、 接触角 を 6 0度以下とすれば、 コンタクトの歩留まりがさらに向上 するので好ましい。
(実施形態 3 )
以下に、 実施形態 3における半導体装置を製造する方法を図 8〜図 1 6を用い て説明する。 図 8は、 実施形態 3の半導体装置 1 0 9 1の製造工程中のある工程における半 導体装置 1 0 9 1の状態を示す。 半導体装置 1 0 9 1は、 半導体基板 3 0 1、 素 子分離領域 3 0 2、 ゲート酸化膜 3 0 3、 ゲー卜電極 3 0 4、 ゲート電極側壁絶 縁膜 3 0 5、 およびソース · ドレイン領域となる多結晶シリコン膜 3 0 8を備え ている。
ソース、 ドレイン領域となる多結晶シリコン膜 3 0 8へのコンタクト孔 3 1 1 は、 ゲート電極 3 0 4と短絡しないように、 ゲ一ト電極 3 0 4とコンタクト孔 3 1 1との距離がマージン M Cとなるように形成される。 図 8にはゲート電極 3 0 4の左側のソース · ドレイン領域 3 0 8へのコンタクト孔 3 1 1のみが示されて いるが、 ゲ一ト電極 3 0 4の両側のソース · ドレイン領域 3 0 8のそれぞれにつ いてコンタクト孔 3 1 1が設けられてもよい。
ここで、 半導体装置 1 0 9 1における寸法を以下のように定義する。
• T G：ゲート電極 3 0 4の高さ
• T S W：ゲート電極側壁絶縁膜 3 0 5の高さ
· T S Dm a X ：ゲ一ト側壁絶縁膜 3 0 5とソース · ドレイン領域 3 0 8とが接 する部分におけるソース · ドレイン領域 3 0 8の高さ
• X j S D：チャネル領域近傍のソース · ドレイン領域 3 0 8の接合深さ
• L G：ゲ一卜電極 3 0 4の幅 （ゲー卜長）
• L SW :ゲー卜電極側壁絶縁膜 3 0 5の幅
· L S D：ソース · ドレイン領域 3 0 8の幅 （ゲート電極側壁絶縁膜 3 0 5と接 する部分から素子分離領域 3 0 2の上部まで延在している部分までの距離） • L A：ゲ一ト電極側壁絶縁膜 3 0 5と素子分離領域 3 0 2までの距離 • LM：コンタクト孔 3 1 1の直径
• M C：ゲート電極 3 0 4とコンタクト孔 3 1 1の間のマージン
ここで、 半導体装置 1 0 9 1を製造する際の最小加工寸法を Fとする。 ゲート 電極の幅 L G (ゲート長） は、 一般に、 最小加工寸法に設定される。 ゲート長は 短いほど、 トランジスタの駆動能力は向上するからである。 下地パターンに対す るァライメントマージンは、 半導体装置 1091を製造する装置の性能に依存す るが、 一般的には約 1/3 XFのァライメントマージンが必要である。 LAは、 ァライメン卜マージン以上に設定することが必要であり。 好ましくは、 ァライメ ントマ一ジンが 1Z3 XFの場合、 LAを 2ノ 3 XF以上に設定することが好ま しい。
LSWが小さいと、 ゲート電極 304とソース · ドレイン領域 308との間の 短絡や、 ゲート電極 304とソース · ドレイン領域 308との間の寄生容量の増 大を招く。 一方、 LSWを大きく設定した場合には、 チャネルに対してソース、 ドレイン領域がオフセットとならないために X j SDを大きくする必要があり、 短チャネル効果が悪化する。 L SWを大きく設定した場合にチャネル方向に不純 物を拡散させると、 必然的に下方向にも不純物が拡散し、 接合深さ （Xj SD) が深くなるからである。 LSWと、 ゲート電極側壁絶縁膜 305の素子分離領域 302側の端点 （図 8における点 1092) の直下での X j S Dとは、 0. 8 X LSW≤X j SD≤2 XLSWの関係を実質的に満たすことが好ましい。 これに より、 チャネル領域に対してオフセットすることなくソース · ドレイン領域 30 8が存在し、 かつ、 ソース · ドレイン領域 308と、 半導体基板 301との接合 が、 第 1の面から下方向に非常に浅い接合となっているため、 駆動電流の増大と 短チャネル効果の抑制を両立させる作用がある。
なお、 LSW=X j SDであればさらに好ましい。
上述したように、 短チャネル効果の抑制と、 寄生容量に起因する歩留まり向上 とを両立するためには、 LSWの値を適切に設定する必要がある。 関係 1Z8X F≤LSW≤ 1Z3XFが実質的に満たされるように設計を行うことが好ましい。 性能と歩留まりのパランスを考慮すると、 関係 1 6 XF≤LSW≤1/4XF が実質的に満たされるように設計を行うことがより好ましい。
LAは、 製造歩留まりを考慮するとァライメントマージン 1 3 XF以上であ ることが必要であるが、 LAは、 できるだけ小さい方が好ましい。 半導体基板 3 01 (—般的には半導体基板上に形成されたゥエル領域） とソース · ドレイン領 域 308との間の寄生容量が小さくなるからである。 上述した関係 1Z8 XF≤ LSW≤1/3XFを考慮すると、 ゲ一卜電極と素子分離領域との間のマージン (LSW+LA) に関して、 関係 2/3 XF≤LSW+LA≤4/3 XFが実質 的に満たされることが好ましい。 関係 2ノ 3 XF≤LSW+LA≤Fが満たされ ることがより好ましい。 ただし、 素子分離領域 302に対するゲート電極 304 の位置合わせマージン （Xと定義する） を考慮すると、 関係 X + LA LSW + LAが満たされることが好ましい。 このような条件で製造することにより、 歩留 まりを下げることなく、 半導体基板 30 1 (—般的には半導体基板上に形成され たゥエル領域） とソース · ドレイン領域 308との間の寄生容量を著しく減少さ せることができる。 一般的には、 LSWは 1/3XFとほぼ等しく設定され、 L G==Fに設定される。 ソース ' ドレイン寄生容量を低減させるためには、 関係 A + LSW≤LGが満たされるように設計を行うことが好ましい。 なお、 関係 L Aく LGが満たされるように設計を行ってもよい。
ゲート長方向の切断面において、 ゲート電極 304の端から最も近い素子分離 領域 302の端までの距離を、 簡単に、 ゲート電極 304から素子分離領域 30 2までの距離と定義する。 位置合わせマージンとゲート電極側壁絶縁膜 305の 膜厚とを考慮すると、 ゲート電極 304から素子分離領域 302までの距離は、 最低でも 2 FZ3程度必要となる。 ゲート電極 304から素子分離領域 302ま での距離を最低の 2 3に設定し、 素子分離領域 302に対するゲート電極 3 04の位置合わせが FZ 3ずれた場合、 実際に製造された素子は、 ゲート電極 3 04から素子分離領域 302までの距離が Fとなる。 従って、 ソース · ドレイン 領域 308の一部が、 素子分離領域 302の上部まで延在するためには、 LSD +LSW〉Fでなければならない。
本発明者らは、 コンタクト抵抗に起因する歩留まりを考慮した場合、 製造上の パラツキのために、 LSD>F— LSWはおろか、 LSD>Fでさえ、 十分なマ 一ジンではないことを見出した。 本発明者らは、 LSD≥F + LSWとすること によって、 製造上の歩留まりが飛躍的に向上することを見出した。
LSD≥F + LSWとすることによって、 製造上の歩留まりが飛躍的に向上矛 る理由を以下に述べる。 ゲート電極 304に対して、 サイドウォール状にソー ス · ドレイン領域 308が存在する本発明の構造では、 コンタクト底面積 （ソー ス · ドレイン領域 308上に形成するコンタクト配線がソース · ドレイン領域 3 08と接触する領域の面積） が非常に小さくなる。 例えば、 ゲート電極 304と コンタクト配線とが短絡しないように位置合わせマージンを確保してソース · ド レイン領域 308上にコンタクト孔 311を設ける場合、 ゲート電極から少なく とも 3だけ離れた位置にコンタクト孔 311を形成しなければならない。 コ ンタクト配線とゲ一ト電極 304とのマージンを F 3の最小マ一ジンで設計し たとしても、 ゲート電極 304に対するコンタクト孔 311の位置合わせが 3ずれた場合、 実際に製造された素子は、 ゲート電極 304からコンタクト孔 3 11までの距離が 2F/3になる。
ソース · ドレイン領域 308が存在する範囲は、 ゲート電極 304の端から L SW〜： LSW+LSD離れた範囲である。 ゲート電極 304からコンタクト孔 3 11までの距離が 2 FZ 3離れた状態でも、 十分に歩留まりよくコンタクト孔 3 11を形成するためには、 LSWが FZ3程度の時に、 関係 LSW+LSD>2 FZ3 + Fが満たされればよいことを我々は見いだした。 また、 微細化ルールが Fの時に、 し31\¥を //3程度に設定すると、 最もトランジスタの歩留まりと、 特性のバランスがよいことを見いだした。 LSWが F/3よりもずつと小さい場 合、 ゲー卜電極 304とソース · ドレイン領域 308との間の短絡や、 ゲ一ト電 極 304とソース · ドレイン領域 308との間の寄生容量の増大が問題となる。 一方 LSWが FZ3よりもずつと大きい場合、 チャネル領域に対してソース · ド レイン領域 308がオフセットしないように、 ソ一ス · ドレイン領域 308の接 合深さを深くする必要があり、 短チャネル効果の悪化を招くという問題がある。 このように、 LSD≥FZ3+F=LG+LSWである場合に非常に歩留まり が向上する効果が得られる。 LSD≥LG+2XLSWであれば、 さらに歩留ま りを向上させることが可能となる。
ソース ' ドレイン領域 308の表面に、 コンタクト孔 311の開口部の少なく とも一部が存在すればよい。 コンタクト開口径は、 ゲート電極の端から、 素子分 離領域までの間隔よりも大きくてもよい。 また、 ソース， ドレイン領域 308の 占有面積を大きくすることなく、 コンタクト孔 311を大きく設けることが可能 であるので、 コンタクト孔 311の形成の容易性と、 ソース · ドレイン接合面積 に依存する接合容量の低減とを両立することが可能になる。
LSDが LSW+LAよりも大きいことは、 必要条件である。 ソース · ドレイ ン領域 308へのコンタクト孔 311形成を考慮すると、 LSDはさらにある程 度の大きさを確保する必要がある。 ゲート電極 304とのショートが起こらない ためには、 コンタクト孔 311を形成する際のァライメントマ一ジンだけゲート 電極 304から離れた位置にコンタクト孔 31 1を形成することが必要である。 加工の際のバラツキおよび歩留まりの向上を考慮すると、 さらなるマ一ジンが必 要となる。 具体的には、 関係 1Z3XF≤MC≤2 3XFが実質的に満たされ ることが好ましい。 例えば、 関係 1/3 XF≤MC≤2Z3 XFを満たすように 設計し、 製造工程において、 ゲート電極に対して離れる方向に 1/3 XFのァラ ィメントズレが発生した場合、 実際のゲート電極とコンタクト孔のマージンは、 関係 2/3 XF≤MC≤Fを満たす。 このような状態でも高い歩留まりでコンタ クト孔 31 1を形成するためには、 コンタクト配線とソース · ドレイン領域 30 8とが接する領域の幅 （LSD + LSW— MC) が約 2/3 X Fよりも大きけれ ばよい。 理想的には、 LSD + LSW—MC = LMとなればょぃ。 本発明者らの 実験によれば、 F = LGとして関係 LSD≥LG + LSWが満たされるように設 計を行つた場合に非常高い歩留まりが達成された。 このように、 本発明の半導体装置では、 関係 LSD≥LG + LSWが満たされ る。 ソース · ドレイン領域 308のうち、 活性領域 1093とゲート酸化膜 30 3とが接する面 （第 1の面） よりも上方に存在する部分を第 1のソース · ドレイ ン領域と定義すると、 LSDは、 第 1のソース · ドレイン領域のゲート長方向の 幅と等しい。 従って、 本発明の半導体装置では、 ゲート長方向に沿う切断面にお ける第 1のソース · ドレイン領域のゲート長方向の幅 （LSD) は、 その切断面 におけるゲート電極側壁絶縁膜 305のゲート長方向の幅 （LSW) とその切断 面におけるゲート電極 304のゲート長方向の幅 （LG) との和よりも等しいか 大きい。
TS Dm axに関しては、 上述したように、 条件 TD Sm a x>T Gが満たさ れることが好ましい。 短チャネル効果を抑制するためである。 この条件の下で、 ソース ' ドレイン領域 308と、 ゲート電極 304との上に、 同時に、 例えば自 己整合シリサイド化 （サリサイド） 反応によって、 シリサイド膜 （図 8には図示 していない） を形成する場合、 ゲート電極 304と、 ソース · ドレイン領域 30 8とが電気的に短絡しないためには、 関係 TSW>TGを満たすように設計を行 う必要がある。 後述する適した製造方法では、 ソース · ドレイン領域 308は多 結晶シリコン膜のエッチングパック法により形成される。 このため、 TSWと T SDmaxと LSDとが、 密接に関連する。 後述する方法で高い歩留まりで半導 体装置 1091を製造するためには、 製造装置の加工限界に依存して決まる LG、 LSW、 LAおよび、 MCに応じて LSDを設定 （LSD≥LG + LSW) し、 設定された LSDに応じて、 TSDmaxと TSWを設定すればよい。 関係 LS D > L S W + L Aが満たされる必要があるため、 関係 T S W〉 L Aが満たされる ように設計を行うことが好ましい。 この時、 TGに関して、 関係 LSW+LA> TGが満たされるように設計を行うことによって、 性能 （ゲート電極の空乏化抑 制と短チャネル効果の抑制） と製造のしゃすさ （歩留まり） とを両立させること が可能となることが本発明者らの実験により確認された。 このように、 半導体装置 1091では、 ゲート長方向に沿う切断面におけるゲ ート電極 304の端部から素子分離領域 304のうちゲート電極 304の端部に 最も近い点までの距離 （LSW+LA) は、 その切断面におけるゲート電極 30 4の高さ （TG) よりも大きい。 ゲート電極 304の高さ TGは、 LSW+LA の値に関わらず十分低くしてもよい。 多結晶シリコン膜からなるゲート電極を用 いた構造では、 ゲ一卜電極 304への不純物導入は、 イオン注入法により、 ソー ス ' ドレイン領域 308への不純物導入と同時に行うことが一般的である。 ゲー ト電極 304の膜厚を十分薄く形成することにより、 ゲート電極 304がゲート 酸ィ匕膜と接する領域におけるゲート電極 304の不純物濃度を十分高くすること が可能になり、 ゲート電極 304の空乏化を抑制することが可能になる。
また、 半導体装置 1091では、 ゲート長方向に沿う切断面におけるゲ一卜電 極側壁絶縁膜 305の端部から素子分離領域 302のうちゲート電極側壁絶縁膜 305の端部に最も近い点までの距離 （LA) は、 その切断面におけるゲート電 極側壁絶縁膜 305の高さ （TSW) よりも小さいという構造を有している。 こ の構造により、 ゲート電極 304の高さを十分低く形成しつつ、 かつ、 サイドウ オール状のソース · ドレイン領域 308を素子分離領域 302の上部にまで延在 させることが可能になる。
本発明者らが最小加工寸法 F = 0. 25ミクロンの製造装置を使って製造した 素子は、 TG=150nm、 TSW=300 nm. TSDma x = 250 nm、 X j SD= 60 nm LG= 250 nm、 LSW=60nm、 LSD=300 n m、 LA=180nm、 LM=300 nm、 MC= 120 nmの設計値を用いて 製造された。 これらの設計値は、 本発明者らの使用した製造装置の性能に依存す る値であり、 本発明の範囲を限定することを意図するものではない。 すなわち、 上記設計値は、 F = 0. 24 mルールに基づいて、 発明者らの実現できる範囲 で各設計値を変化させ、 求められた値である。 例えば、 より微細な F = 0. 1 u mルールに基づいた場合、 各設計値は変わり得る。 また、 F = 0. 24 mルー ルに基づいた場合でも、 各設計値は上述した関係を満たす範囲で変わり得る。 図 9 ( a ) 〜 （g) は、 実施形態 3の半導体装置 1 0 9 1を製造する工程を示 す。 実施形態 3の半導体装置 1 0 9 1を製造する各工程を説明する。
まず、 図 9 ( a) に示されるように、 周知の方法によって、 半導体基板 3 0 1 (もしくは、 半導体基板 3 0 1に設けられたゥエル領域） 上に素子分離領域 3 0
2、 ゲート酸化膜 3 0 3、 ゲート電極 3 0 4、 ゲート電極側壁絶縁膜 3 0 5が形 成される。 ここで、 多結晶シリコン膜から形成されるゲート電極 3 0 4の上には、 シリコン酸化膜 3 0 6が形成されている。 ゲート電極側壁絶縁膜 3 0 5はシリコ ン酸化膜およびシリコン窒化膜から形成される。 ゲート電極側壁絶縁膜 3 0 5は、 1層であってもよい。
次に、 図 9 ( b) に示されるように、 多結晶シリコン膜 3 0 7がィ匕学的気相成 長法 （C VD法） により堆積される。 なお、 多結晶シリコン膜 3 0 7を堆積する 場合、 半導体基板 3 0 1の活性領域表面と、 堆積した多結晶シリコン膜 3 0 7と のの界面から自然酸化膜を極力排除するように多結晶シリコン膜 3 0 7を被着す ることが重要である。 多結晶シリコン膜 3 0 7にドナ一またはァクセプ夕となる 不純物が導入された後、 多結晶シリコン膜の不純物が熱拡散により半導体基板 3 0 1中に拡散する過程において、 半導体基板 3 0 1の活性領域 1 1 1 5の表面と 多結晶シリコン膜 3 0 7との界面に酸化膜が形成されていると、 その酸化膜が拡 散パリアとして機能し、 均一な不純物拡散が阻害されるからである。 均一な不純 物拡散が阻害されると、 ソース ' ドレイン接合深さが不均一になり、 トランジス 夕特性がばらつく。
活性領域 1 1 1 5の表面と多結晶シリコン膜 3 0 7との界面の自然酸化膜を極 力排除するために、 以下に示す方法によって図 9 ( a ) の半導体装置に多結晶シ リコン膜 3 0 7を堆積してもよい。
本実施形態では、 予備排気室と露点が常に - 1 0 0 °Cに保たれた窒素パージ室 と堆積炉とを備えた低圧 C VD (L P C VD) 装置を用いて、 半導体基板 3 0 1 の活性領域 1 1 1 5の表面と、 堆積すべき多結晶シリコン膜との界面に自然酸化 膜を成長させることなく多結晶シリコン膜 3 0 7を堆積させることが可能である。 具体的には、 多結晶シリコン膜 3 0 7が堆積される直前 （図 9 ( a ) に示され る状態） の半導体基板 3 0 1がフッ酸系の溶液で洗浄され、 自然酸化膜が一旦除 去された後、 半導体基板 3 0 1が予備真空排気室に搬送される。 予備真空排気室 では、 搬送時の大気雰囲気が一旦真空排気した後、 窒素雰囲気に置換され、 半導 体基板 3 0 1が窒素パージ室に搬送される。 窒素パージ室の露点は常に一 1 0 0 °Cに保たれている。
窒素パージ室の役割は、 半導体基板 3 0 1 (ウェハ） の表面に吸着された水分 子を窒素パージによって完全に除去することである。 ウェハ表面に吸着された水 分子は真空中では除去することが不可能であるが、 窒素パージによって完全に除 去できることが本発明者らの実験により明らかになった。
なお、 通常の L P C V D装置を使用した場合、 除去されない水分子がウェハ表 面に吸着したまま半導体基板 （ウェハ） が高温堆積炉へと搬送される。 通常の多 結晶シリコン膜の堆積は、 5. 5 0 °Cから 7 0 0 °C程度の温度で行われる。 ウェハ 表面に水分子が吸着していると、 高温堆積炉にウェハを搬送する際に吸着してい る水分子の酸素成分がウェハのシリコンと反応し、 多結晶シリコン膜が堆積する 前に、 シリコンウェハ表面に自然酸化膜が形成される。 このようにして、 半導体 基板の活性領域表面と、 堆積した多結晶シリコン膜の界面に自然酸化膜が形成さ れる。
本実施形態で用いられる L P C VD装置では、 露点が常に一 1 0 0 °Cに保たれ た窒素パージ室にて完全に吸着水分子を除去した後、 半導体基板 3 0 1が堆積炉 へ搬送されるため、 自然酸化膜を形成することなく多結晶シリコン膜 3 0 7を堆 積することが可能である。 多結晶シリコン膜 3 0 7を堆積する際の膜厚の好まし い設定は、 図 1 0を参照して後述される。
多結晶シリコン膜 3 0 7を堆積した後、 多結晶シリコン膜 3 0 7がエッチング パックされる。 その結果、 図 9 (c) に示されるように、 多結晶シリコン膜 30 8がゲー卜電極側壁絶縁膜 305の側面にサイドウオール状に残る。 このサイド ウォールの端 1121が、 素子分離領域 302上に存在するように加工する必要 がある。
多結晶シリコン膜 307のエッチングパックは、 例えば、 ヘリコン型 R IE装 置を使用して、 0. 3 p aの圧力の塩素と酸素の混合ガスの雰囲気中で行われる。 エッチングパックの際、'終点検出装置 （EPD) を用いて多結晶シリコン膜 30 7が 10%〜30%オーバーエッチされるようにする。
エッチングパックを行った後、 さらにカット工程が行われる。 カット工程は、 図 11〜図 14を参照して後述される。
次に、 ゲート電極となる多結晶シリコン膜 304上部のシリコン酸化膜 306 がエッチング除去され、 ソース · ドレイン領域形成のために不純物イオン注入 (ドーピング） が行われる （図 9 (d) ) 。 図 9 (d) に示される参照符号 30 4 aは、 不純物イオン注入を行った後のゲート電極を示し、 参照符号 308 aは、 不純物イオン注入を行った後のソース · ドレイン領域を示す。 本実施形態では、 ゲート電極のドーピングとソース · ドレイン領域のドーピングとが同時に行われ る。
本実施形態におけるイオン注入の条件の一例を説明する。
ゲート電極となるゲート多結晶シリコン膜 304 (図 9 (c) ) の膜厚 fを 1 20 nmから 170 nmとし （本実施例では、 150 nmとした。 ） 、 積み上げ 層 308 (図 9 (c) ) のゲ一ト電 近傍の最大高さ LSDmaxを 200 nm から 300 nmとする。 Nチャネルトランジスタに関するイオン注入では、 燐ィ オンもしくは砒素イオンが 20 k e Vから 150 k e V程度のエネルギ一で 1 X 1015〜5 X 1016 cm2程度のドーズ量で注入される。 Pチャネルトランジ ス夕に関するイオン注入では、 ボロンイオンが 10 k e Vから 40 k e V程度の エネルギーで 1 X 1015〜 5 X 1016Z c m2程度のドーズ量で注入される。 イオン注入に際して、 チヤネリングによるゲ一ト酸化膜突き抜け防止および多 結晶シリコン膜中の拡散制御のために、 不純物イオンの注入の前に、 シリコンィ オンを 5 X 1 0 1 4〜5 X 1 0 1 5ノ c m2程度注入することにより、 アモルファス 化を行ってもよい。 この場合、 多結晶シリコンのグレインパゥンダリがある程度 破壌されるので、 C MO Sを形成する場合、 それぞれの不純物イオン種に適した アモルファス条件を選ぶことが必要である。
不純物イオン注入の後、 不純物イオンが注入された半導体基板が、 8 0 0 °Cか ら 9 5 0 °C程度の温度で、 1 0分から 1 2 0分間程度熱処理される。 あるいは、 不純物イオンが注入された半導体基板が、 9 5 0 °Cから 1 1 0 0 °C程度の温度で、 1 0秒から 6 0秒程度の急速加熱処理が行われ、 注入された不純物が活性化され るとともに、 注入された不純物がシリコン基板まで拡散される。 この際に、 ゲ一 ト電極に対して、 ソース · ドレイン領域がオフセットしない程度まで、 不純物を 熱拡散させる必要がある。 具体的には、 ゲート電極側壁絶縁膜 3 0 5 (図 9 ( c ) ) の膜厚分、 不純物を横方向に拡散させる必要がある。 トランジスタの性 能 （短チャネル効果が起こりにくく、 かつ、 駆動電流が大きい） を向上するため には、 接合を極力浅くし、 かつ、 ゲート電極に対してオフセットしないようにソ ース · ドレイン領域を形成する必要がある。
不純物の熱拡散は、 図 1 5〜図 1 7を参照して後述される。
このように、 本実施形態の半導体装置では、 活性領域とゲート酸化膜とが接す る第 1の面より上のソース · ドレイン領域となる層 3 0 8に活性領域の導電型と 逆の導電型の不純物を注入する工程と、 熱拡散によって層 3 0 8から活性領域へ 不純物を拡！させる工程とを含む処理により、 第 1の面より下のソース · ドレイ ン領域が形成される。 不純物は、 ドナ一もしくはァクセプ夕である。 この処理に より、 ソース · ドレイン領域となる層 3 0 8と活性領域とが接する面における、 活性領域の導電型が反転する。
このため、 上記活性領域とゲート酸ィヒ膜が接する第 1の面より上のソース · ド レイン領域となる層を形成する前に、 活性領域上 （半導体基板上） のソース · ド レイン領域となる領域に不純物 （ドナーもしくはァクセプタ） を導入する工程を 行う必要はない。
例えば、 特開平 1 0— 3 3 5 6 6 0号公報に開示される従来技術では、 ゲー卜 電極側壁に位置する拡散層 （本発明における活性領域とゲート酸ィ匕膜が接する第 1の面より上のソース領域および Zまたは、 ドレイン領域となる層） を形成する 前に、 ゲート電極をマスクとして半導体基板中に直接イオン注入を行い、 ソー ス · ドレイン領域の一部 （図 4 5 ( a ) に示される拡散層下層 3 0 1 3 ) を形成 している。 この場合、 イオン注入の工程の追加 （C MO Sの場合最低ドナー注入 とァクセプ夕注入の 2回） が必要である。 CMO Sを形成する場合、 Nチャネル 用のマスクと Pチャネル用のマスクとが必要となり、 2回のフォトリソグラフィ —工程の追加が必要となる。 このため非常にコストがかかる。
また、 このようにイオン注入工程で不純物を半導体基板に直接導入した場合、 イオン注入法の原理上、 ある加速エネルギーをもってイオンが注入される。 この ため、 注入された不純物イオンは半導体基板内で注入飛程を中心とするガウシァ ン分布を示す。 半導体基板深くまで不純物イオンがガウシアン分布に従って存在 するので、 浅いソース · ドレイン接合を形成することが困難になる。 また、 注入 装置の加速エネルギーのパラツキにより、 半導体基板内での不純物イオンの分布 がばらつく。 接合深さがばらつくので、 短チャネル効果がばらつくという結果を 招く。 このため、 歩留まりも悪化する。
このように、 直接半導体基板中にイオン注入を行い、 ソース， ドレイン領域の 一部を形成する方法では、 ソース · ドレイン領域と半導体基板との接合を浅くす ることが物理的に困難である。 このため、 短チャネル効果を改善することが困難 となる。
本実施形態では、 これらの課題が解決される。 本実施形態では、 ソース · ドレ ィン領域を形成するための不純物を、 直接半導体基板にイオン注入する必要がな い。 このため、 工程が簡略化され、 コストが安くなるとともに、 浅い接合を容易 に形成できる。 さらに、 接合深さのパラツキが抑制できる。 これにより効果的に 短チャネル効果を抑制することができる。 このような効果は、 活性領域とゲート 酸化膜とが接する第 1の面より上のソ一ス領域 · ドレイン領域となる層からの固 層拡散により、 第 1の面より下のソース · ドレイン領域を形成することによる。 固層拡散では、 濃度と拡散係数 （シリコン膜中の不純物の拡散係数） と温度と 熱処理時間とにより、 一義的に不純物が拡散する領域が決定される。 拡散する領 域は非常にパラツキが少なく、 しかも、 制御を行いやすい。 このため、 設計通り の浅いソース · ドレイン領域を形成し、 なおかつ、 チャネル近傍まで非常に濃度 の濃いソース · ドレイン領域を形成することが可能になる。
ゲート電極のド一ビングとソース · ドレイン領域のドーピングとが行われた後、 図 9 ( e ) に示されるように、 周知のサリサイド工程により、 ソース · ドレイン 領域 3 0 8 aおよびゲート電極 3 0 4 aの上部に高融点金属シリサイド膜 （高融 点金属膜） 3 0 9が選択的に形成される。 本実施形態では、 高融点金属膜 3 0 9 の材質として、 チタンが使用されるが、 高融点金属膜 3 0 9の材質はチタンに限 られない。 例えば、 高融点金属膜 3 0 9の材質として、 コバルト、 ニッケル、 白 金等が用いられてもよい。 本実施形態では、 ソース · ドレイン領域 3 0 8 aおよ びゲート電極 3 0 4 aの上部すべてがサリサイド化される。
ソース · ドレイン領域 3 0 8 aおよびゲート電極 3 0 4 aの上部すべてがサリ サイド化された後、 図 9 ( f ) に示されるように、 周知の方法で層間絶縁膜 3 1 0が形成される。
層間絶縁膜 3 1 0が形成された後、 図 9 ( g) に示されるように、 コンタクト 孔 3 1 1が層間絶縁膜 3 1 0の所望の位置に開けられる。 その後、 上部配線 3 1 2が形成される。
本実施形態では、 占有面積に比べて表面積が大きいソース · ドレイン領域を、 チャネル領域よりも上方に積み上げるように形成するため、 図 9 ( g) に示され るように、 コンタクト孔 3 1 1の一部がソース · ドレイン領域にかかっておりさ えすればソース · ドレイン領域とコンタクト配線との接触面積を大きくすること が可能になる。 このために、 ソース ' ドレイン領域の接合占有面積を縮小しても、 コンタクト抵抗の増加を防ぐことができる。 このような構造により、 半導体装置 1 0 9 1では飛躍的に素子の占有面積を縮小することが可能になる。
図 1 0は、 半導体装置における距離 L Aとサイドウォールの幅 L SWとの設定 が適切でない例を示す。 図 1 0に示されるように、 距離 が、 サイドウォール の幅 L SWより長い場合、 異方性エッチングパックによって、 シリコン基板 3 0 1が掘られる。 これにより、 シリコン基板 3 0 1がダメージを受け、 接合リーク 電流が増大し、 かつ、 接合が深くなる。 その結果、 短チャネル効果が悪化する。 サイドウォールの幅 L S Dは、 ゲート電極の段差 （多結晶シリコン膜 3 0 4上 のシリコン酸化膜 3 0 6 (図 9 ( b) ) まで含んだ高さ） と、 多結晶シリコン膜 3 0 7の堆積膜厚で決まる。 素子分離領域 3 0 2に対するゲート電極 3 0 4のァ ライメントマージン （ゲート電極 3 0 4と素子分離領域 3 0 2の位置合わせず れ） を Xとすると、 サイドウォールの幅 L S Dは、 条件 L S D〉L A + Xを満た す必要がある。 本実施形態では、 L Aが 0. 1 8 m程度であり、 Xが土 0 . 0 8 m程度であり、 サイドウォールの幅 L SWが 0 . 3 m程度であると仮定し ている。 また、 電極 3 0 4とシリコン酸化膜 3 0 6 (図 9 ( b) ) で生じる段差 が 3 0 0 nm〜4 0 0 nmであり、 多結晶シリコン膜 3 0 7の堆積膜厚が 4 0 0 nm〜 6 0 0 nmであると仮定している。
実施形態 1ですでに説明したように、 素子分離領域 3 0 2の表面とソース ' ド レイン領域 3 0 8 (図 9 ( c ) ) の表面とが接する角度 0を 8 0度以下、 好まし くは、 6 0度以下にすることが必要である。 角度 0が小さくなるほど、 歩留まり が向上する。 本発明者らの実験によれば、 角度 0が 6 0度以下であれば、 歩留ま りが飛躍的に向上することが分かった。 角度 0を 6 0度以下にするためには、 堆 積する多結晶シリコン膜の厚さを所望の L S Dよりも十分厚くすることが非常に 重要である。 ここで、 堆積する多結晶シリコン膜の厚を TPとすると、 関係 TP >LSDが満たされることが必要であり、 好ましくは、 関係 TP≥1. 25 XL SDが満たされるとよい。 この関係を満たすためには、 ゲート電極 304とゲー ト電極上部の酸化膜 306とにより生じる段差を所定値以上に大きくしておく必 要がある。 例えば、 本実施形態では、 TG==15 Onmとなるように設計してお り、 酸化膜 306の厚さは 150 nmから 250 nmの間に設定された。
本実施形態では、 ゲ一ト電極上の多結晶シリコン膜がなくなるようなエツチン グ量を設定することにより、 本発明の積み上げソース · ドレイン領域を簡単に形 成することができる。 ゲート電極から素子分離領域までの距離 （ソース ' ドレイ ン領域の幅） よりも、 膜厚の厚い多結晶シリコン膜を堆積しているため、 シリコ ン基板が露出することはなく、 シリコン基板は、 異方性エッチングパックによつ て、 ダメージを受けることはない。 異方性エッチングによって形成されるゲート 電極側壁の積み上げ層の端は、 シリコンエッチングに対して耐性のある材料で形 成された素子分離領域上に延在するように形成される。
上述した TPの数値および酸化膜 306の厚さは、 F = 0. 24 mルールに 基づいた場合の一例であり、 本発明はこの数値に限定されない。 製造装置の加工 限界に依存して決まる LG、 LSW、 LAおよび、 MCに応じて、 TG、 LSD、 TSDmax、 TSW、 TP、 および酸化膜 306の厚さを上述したように設定 することが好ましい。 、
さらに、 ソース， ドレイン領域と、 ゲート電極との間の側壁容量を小さくする ためには、 関係 LSD>LAが満たされる範囲で （より好ましくは関係 LSD≥ LG + LSWが満たされる範囲で） 、 ゲート電極 304とゲート電極上部の酸化 膜 306とにより生じる段差と、 堆積する多結晶シリコン膜 307の膜厚 TPと を小さくすることが好ましい。
図 11は、 ゲート電極 304の周囲にゲ一ト電極側壁絶縁膜 305を介して、 多結晶シリコン膜 308が残っていることを示す。 図 11に示されるように、 多 結晶シリコン膜 3 0 7 (図 9 ( b ) ) のエッチングパックを行っただけでは、 ゲ ート電極 3 0 4の周囲にゲート電極側壁絶縁膜 3 0 5を介して、 多結晶シリコン 膜 3 0 8が残る。
多結晶シリコン膜 3 0 8をソース · ドレイン領域として利用するためには、 図 1 2に示されるように、 ソース · ドレイン領域を領域 1 9 0 4と領域 1 9 0 3と に分離する必要がある。 領域 1 9 0 4と領域 1 9 0 3とのうち一方が、 半導体装 置 1 0 9 1 (図 9 ( g) ) においてソース電極として機能し、 他方がドレイン電 極として機能する。
本実施形態では、 領域 1 9 .0 3および領域 1 9 0 4をレジストマスクで覆い、 ドライエッチングを行うことにより、 ソース， ドレイン領域が分離される。
このドライエッチングの際に、 サイドエッチングが若千なされるように、 エツ チングが行われる。 すなわち、 等方成分を含む異方性エッチングが行われる。 ゲ ート電極側壁が基板面に対して垂直でない場合でも、 ソ一ス · ドレイン領域の分 離が確実に行われるようにするためである。 サイドエッチングがなされないよう なエッチングを行うと、 ゲート部の上部がその下部より大きい場合に、 ゲート部 がマスクとなり、 ゲー卜電極の周りの本来除去されるはずの多結晶シリコン膜 3 0 8が十分に除去されない可能性がある。
等方成分を含む異方性エッチングは、 例えば、 ヘリコン型 R I E装置によって、 0 . 4 p aの圧力の臭化水素と酸素の混合ガスの雰囲気中で行われる。 あるいは、 異方性エッチングを行った後、 等方性エッチングを追加的に行うことにより、 本 来除去すべき多結晶シリコン膜 3 0 8の残さを除去してもよい。
等方成分を含む異方性エッチングを行うことにより、 異方性エッチングでは、 影になってエッチングが進行しにくい部分もエッチングすることができる。 この ため、 エッチング残りによる残さによつて隣接するゲート電極間が電気的に短絡 したり、 隣接する素子のソース · ドレイン領域間が電気的に短絡する不具合を低 減できる。 ' 以下、 図 1 3および図 1 4を参照して、 ソース · ドレイン領域を分離するエツ チング工程と、 具体的なゲート密集パターンの関係を説明する。
ゲート電極には、 コンタクトを配置するパット部が必要である。 パット部の幅 は、 一般に、 ゲート長 （ゲート電極幅） よりも大きな幅が必要である。 半導体基 板上に、 第 1のゲート電極と、 それに隣接する第 2のゲート電極とを形成する場 合、 第 1のゲート電極のパッ小部と、 第 2のゲート電極のパット部とを分離する 寸法と、 パット部の幅とによって、 ゲート電極を配置するピッチが決定されるよ うな回路パターンが存在する。 例えば、 ゲートパターンが規則的に配置されたゲ —トアレイパターンなどがそうである。
図 1 3は、 アレイ状に加工されたゲート電極 3 0 4の周囲にゲート電極側壁絶 縁膜 3 0 5を介して、 多結晶シリコン膜 3 0 8が残っている状態を示す。 図 1 3 に示されるように、 ゲート電極部の段差を利用して、 異方性エッチングパック法 により、 ゲート電極 3 0 4の側壁にサイドウオール状に多結晶シリコン膜 3 0 8 (ソース， ドレイン領域） を形成する場合、 ゲート電極の周囲にゲ一卜電極側壁 絶縁膜 3 0 5を介して、 多結晶シリコン膜 3 0 8が残る。 このため、 隣接するゲ —ト電極パッ卜部 1 2 0 1間の距離が近い場合、 そのすき間に多結晶シリコン膜 3 0 8が残る。 このため、 個々のトランジスタのソース領域とドレイン領域を電 気的に分離するエッチング工程がさらに必要となる。 この工程では、 ゲート電極 の側壁にサイドウオール状に形成された多結晶シリコン膜 3 0 8が分離される。 ただし、 トランジスタの直列接続部では、 隣接するソース · ドレイン領域間を分 離する必要はないので、 このような部分には、 サイドウォール状に形成された多 結晶シリコン膜 3 0 8を分離するエッチング工程を施す必要はない。
多結晶シリコン膜 3 0 8を分離する際、 隣接するゲート電極パット部 1 2 0 1 の間に残っている多結晶シリコン膜 3 0 8に関しても、 少なくとも一部を除去 (図 1 3の領域 b ) し、 独立させるべきソース領域とドレイン電極とが電気的に つながらないようにする必要がある。 この時領域 bでは、 ゲート側壁絶縁膜 3 0 5の両側から、 ソース · ドレイン領域となる多結晶シリコン膜 3 0 8も、 ゲート 電極となる多結晶シリコン膜 3 0 4も除去されている。 ゲート側壁絶縁膜 3 0 5 は非常に膜厚が薄いため、 ゲート側壁絶縁膜 3 0 5が倒れないように、 なるべく bの間隔は最小加工寸法に近い方がよい。
多結晶シリコン膜 3 0 8を分離する工程をカツト工程と呼ぶ。 カツ卜工程を行 うためのマスクを形成するためのフォトリソグラフィー工程 （カツト領域以外を マスクする工程） は、 下地ゲート電極に対して位置合わせを行うことになる。 こ の位置合わせマージンを Xとする。 図 1 3に示されるように、 カット幅を最小加 ェ寸法 Fに設定した場合、 第 1のゲート電極のパット部と、 第 2のゲート電極の パット部との寸法は、. 最小でも 2 X + Fだけ必要になる。 カット工程のエツチン グがゲ一ト電極に対して選択性がない場合に、 マ一ジン Xを設定せずにエツチン グを行うと、 位置合わせズレによって、 ゲート電極までエッチングされる。 その 結果ゲ一ト電極側壁絶縁膜のみが残る。 ゲート電極側壁絶縁膜は非常に薄い膜で あり非常に倒れやすい。 従って、 この膜のみが残ると、 パーティクルの原因とな り、 歩留まりが低下する。
このため、 ゲート電極のパットの幅を Zと定義すると、 ゲート電極を細密に敷 き詰めるピツチは 2 X + F + Zとなる。
なお、 カット工程では、 ゲート電極側壁絶縁膜が倒れない範囲で、 ゲート電極 われる。
図 1 4は、 アレイ状に加工されたゲート電極 3 0 4の周囲にゲート電極側壁絶 縁膜 3 0 5を介して、 多結晶シリコン膜 3 0 8が残っている状態を示す。 本実施 例では、 カツ卜工程の前にゲ一ト電極 3 0 5の上部が、 カツト工程のエッチング (多結晶シリコン膜のエッチング） に対して選択比がある保護膜 （例えば、 酸化 膜 3 0 6 ) で覆われる。 この方法によれば、 図 1 4に示されるように、 隣接する ゲート電極パット部の間隔を最小加工寸法 Fに設定しても、 カツト工程において ゲート電極がエッチングされることはない。 このため、 ゲート電極を最密に敷き 詰めるピッチを F + Zとすることができる。
以下、 不純物の熱拡散について、 図 1 5〜図 1 7を参照して説明する。
図 1 5は、 不純物が注入されたソース · ドレイン領域となる多結晶シリコン膜 から、 不純物が拡散する方向を示す。 不純物は、 下方向だけでなく、 横方向にも 拡散する。 つまり、 点 Aから紙面の左方向にも、 不純物が拡散する。
図 1 6は、 横方向にオフセットが生じない程度に不純物を拡散させる例を示す。 不純物を熱拡散させる場合は、 図 1 6に示されるように、 横方向にオフセット生 じない程度に不純物を拡散させることが好ましい。 具体的には、 接合深さがゲ一 ト電極側壁絶縁膜厚さの 0 . 8倍程度から、 最も深い領域 （素子分離領域近辺） でも 2倍程度にすることが好ましい。
図 1 7は、 オフセットが生じた場合の不純物拡散層を示す。 図 1 7に示される ようなオフセットが生じた場合、 その素子の駆動電流は著しく低下し、 好ましく ない。
以下、 オフセットを生じさせない、 あるいはオフセットを小さくするための、 条件の例を説明する。
横方向にオフセット生じない程度に不純物を拡散させると、 下方向の拡散深さ が一義的に決まる。 従って、 トランジスタの性能を向上させるためには、 ゲート 電極側壁容量の増大が全体の負荷容量の著しい増大を招かない範囲で、 極力ゲ一 卜電極側壁絶縁膜を薄く形成する必要がある。 本実施形態では、 上述したように ゲート電極側壁絶縁膜の厚さを 0 . 0 5 に設定している。
本実施形態における、 具体的な、 短チャネル効果と熱処理との関係を、 図 1 8 から図 2 1を用いて説明する。
図 1 8は、 Nチャネルトランジスタのゲート長と閾値電圧との関係を示す。 図 1 8に示される例は、 ソース， ドレイン領域を形成するための不純物として、 燐 イオンを、 5 O K e Vの注入エネルギーで、 5 X 1 0 1 5 ^ ΓΠ 2注入し、 熱処理 条件として、 各々、 800°C窒素雰囲気中 120分、 850 C窒素雰囲気中 30 分、 900で窒素雰囲気中 10分、 850°C酸素雰囲気中 30分を行った例であ る。
図 18に示される結果から、 ゲート電極側壁絶縁膜が 0. 05/ m、 ゲート長 0. 24 im近辺のトランジスタに関して、 nチャネル型トランジスタにおいて、 燐イオンを 5 OKe Vの注入エネルギーで、 5X 1015Z c m2注入した場合に は、 熱処理条件として、 850°C窒素雰囲気中 30分、 酸素雰囲気中 30分また は 900°C窒素雰囲気中 10分で最適となることが分かる。 800°C窒素雰囲気 中 120分の熱処理では、 不十分であり、 オフセットトランジスタとなって好ま しくないことが分かる。
図 19は、 Nチャネルトランジスタのゲート長と閾値電圧との関係を示す。 図 19に示される例は、 ソース ' ドレイン領域を形成するための不純物として、 燐 イオンを、 5 OKe Vの注入エネルギーで、 各々、 5X 1015/cm2、 および、 1 X 1016Zcm2注入した後、 急速加熱処理、 1050°C窒素雰囲気中 10秒 を行った例である。
また、 図 19に示される結果から、 ド一ズ量を 5 X 1015Zcm2から 1 X 1 016/cm2に増加させた場合、 高濃度不純物による増速拡散の影響により、 1 050°C窒素雰囲気中 10秒の熱処理で良好な結果が得られた。 ドーズ量が 5 X 1015Zcm2の場合は、 1050°C窒素雰囲気中 10秒の熱処理の条件では、 拡散が不十分であり、 オフセットトランジスタとなって好ましくないことが分か る。
図 20は、 Pチャネルトランジスタのゲート長と閾値電圧との関係を示す。 図
20に示される例は、 ソース · ドレイン領域を形成するための不鈍物として、 ポ ロンイオンを、 15Ke Vの注入エネルギーで、 5 X 1015Zcm2注入し、 熱 処理条件として、 各々、 80 O 窒素雰囲気中 120分、 850eC窒素雰囲気中
30分、 900 °C窒素雰囲気中 10分、 850 °C酸素雰囲気中 30分を行つた例 である。
図 20に示される結果から、 Pチャネル型トランジスタにおいて、 ボロンィォ ンを、 15Ke Vの注入エネルギーで、 5 X 1015ノ cm2注入した場合、 熱処 理条件として、 850°C窒素雰囲気中 30分および 900°C窒素雰囲気中 10分 で最適となることが分かる。 800°C窒素雰囲気中 120分の熱処理および、 8 50°C酸素雰囲気中 30分の熱処理では、 不十分であり、 オフセット卜ランジス 夕となって好ましくないことが分かる。
図 21は、 Pチャネルトランジスタのゲート長と閾値電圧との関係を示す。 図 21に示される例は、 ゾース · ドレイン領域を形成するための不鈍物として、 ポ ロンイオンを、 15Ke Vの注入エネルギーで、 各々、 5X 1015Ζ( πι2、 お よび、 1 X 1016 cm2注入した後、 急速加熱処理、 1050°C窒素雰囲気中 10秒を行った例である。
図 21に示される結果から、 ドーズ量を 5 X 1015/ cm2から 1 X 1016 cm2に増加させた場合でも、 ボロンイオンに関しては、 まだ、 拡散が不十分で あり、 オフセットトランジスタとなっており好ましくないことが分かる。
本発明者らは、 上述した結果から、 ゲート電極側壁絶縁膜が 0. 06 zmにお いては、 Nチャネル型トランジスタおよび、 Pチャネル型トランジスタの不純物 拡散を 1回の熱処理で行う場合、 熱処理条件として、 850°C窒素雰囲気中 30 分程度から、 900°C窒素雰囲気中 10分程度が最適であることを見いだした。 本実施形態では、 ゲート電極へのドーピングとソース · ドレイン領域へのドー ビングを同時に行っている。 このため、 ゲート電極のゲート絶縁膜近傍での空乏 化防止するような条件および不純物のチャネル領域への突き抜けを防止するよう な条件 （これらの条件はゲート多結晶シリコン膜の膜厚 TGに左右される） を満 たした上で、 トランジスタの性能 （短チャネル効果が起こりにくく、 力つ、 駆動 電流が大きい） を向上させる条件を設定することが重要である。
このようにいくつかのパラメータが密接に関連しているため、 最適条件を求め ることは困難なように思えるが、 積み上げ層 308 (図 9 (c) ) の拡散係数を シリコン基板 （単結晶シリコン） 中の拡散係数に対して大きく設定することによ り、 プロセス条件のマージンを非常に大きくすることに本発明者らは成功した。 すなわち、 駆動電流を増大し、 短チャネル効果を抑制し、 かつ素子の占有面積が 加工可能な範囲で最小となるように、 2/3XF≤LSWH-LA≤4/3XF = LG + LSW、 LSD≥LG + LSW、 TSDmax>TG、 TSW>LA、 L SW+LA〉TGの条件の下で各値を設定すれば、 イオン注入、 熱処理等のプロ セス条件は、 大きなマージンを伴って設定することが可能となる。 なお、 ゲート 電極 304の両側に設けられた 2つのソース · ドレイン領域 308は、 一方がソ ース領域として機能し、 他方がドレイン領域として機能する。 ソ一ス領域または ドレイン領域の少なくとも一方が、 上述した条件を満たすように設計される。 本実施形態では、 ゲート電極となる層と、 ソース領域となる層と、 ドレイン領 域となる層とに同時にドナーもしくはァクセプタとなる不純物が注入される。 こ のため、 ゲート電極への不純物導入のためのフォトリソグラフィ一工程や注入ェ 程を別途行う必要がない。 従って、 工程を簡略化することが可能となり、 製造コ ストを低減することができる。
以下に、 本実施形態の方法が、 積み上げ拡散層 （積み上げ層） がェピタキシャ ルシリコン膜によって形成される従来の方法より優位であることを説明する。 上述したように、 本実施形態の構造、 および従来構造の積み上げ層をェピタキ シャルシリコン膜で形成した構造のような、 積み上げ層から不純物を固層拡散さ せ、 浅いソース、 ドレイン接合を形成するような構造では、 ゲート電極の高さ、 積み上げ領域の高さ、 ゲート電極側壁絶縁膜の厚さ等によって、 イオン注入熱処 理条件等が変わってくる。 本実施形態では、 積み上げ層を多結晶シリコン膜で形 成している。 多結晶シリコンでは、 シリコン単結晶と比較して、 不純物の拡散係 数を 10倍〜 100倍程度に大きくすることが可能となる （拡散係数は、 多結晶 シリコン膜のグレインサイズに依存し、 グレインサイズが小さいほど拡散係数は 大きくなる） 。 積み上げ層の拡散係数は、 半導体基板の拡散係数と比較して、 大 きい程良い。 積み上げ層の拡散係数が半導体基板の拡散係数と比較して十分に多 きいと、 不純物を多結晶シリコン膜中から単結晶シリコン膜中に所定の接合深さ になるまで導入する時間に比べて十分短い時間内に、 多結晶シリコン膜中の不純 物濃度がほぼ均一になる。 このため、 積み上げ層の多結晶シリコン膜の高さが、 製造バラツキにより多少ばらついたとしても、 チャネル領域に対してオフセット しない程度まで多結晶シリコン膜からシリコン基板中へ不純物を拡散させるのに 必要な時間は、 シリコン膜中の不純物がほぼ均一な濃度になるまでの時間 （シリ コン基板付近の多結晶シリコン膜の濃度が十分高まる時間） と比較して、 十分に 短い。 このため、 多結晶シリコン膜の高さの製造パラツキが、 接合深さに与える 影響が無視できるようになる。 また、 イオン注入、 熱処理条件におけるマージン を大きくすることができる。
なお、 ゲート電極に対してオフセットしない程度まで多結晶シリコン膜からシ リコン基板中へ不純物を拡散させるとは、 少なくともゲート電極側壁絶縁膜の膜 厚分だけは、 シリコン基板中に横方向に不純物を拡散させることを意味する。 ゲ ート電極と、 多結晶シリコン膜との間には、 ゲート電極側壁絶縁膜が存在するか らである。 具体的に、 多結晶シリコン膜中にのみ不純物を導入する実施形態とし ては、 イオン注入工程により不純物を導入する方法がある。 この時、 イオン注入 エネルギーによるガウシアン分布に従って、 不純物が多結晶シリコン膜中に分布 する。 イオン注入エネルギーは、 多結晶シリコン膜と単結晶半導体基板との界面 のゲート電極近傍の不純物濃度がピーク濃度の 1 0— 2 ~ 1 0 _ 5倍の濃度になる ように設定される。 多結晶シリコン膜と単結晶半導体基板との界面のゲート電極 近傍の不純物濃度に基づいてイオン注入の条件を決める根拠は、 この近傍のソー ス · ドレイン領域の接合深さが最も短チャネル効果に影響を及ぼすからである。 積み上げ層をェピタキシャルシリコン膜で形成する従来の方法によれば、 ゲー ト多結晶シリコン膜と、 積み上げ層との拡散係数が大きく異なる。 このため、 ゲ 一ト電極のゲ一ト絶縁臊近傍での空乏化、 および不純物のチャネル領域への突き 抜けを防止するような条件を満たした上で、 トランジスタの性能 （短チャネル効 果が起こりにくく、 かつ、 駆動電流が大きい） を向上させる条件を設定すること は事実上不可能となる。 なぜなら、 ゲート多結晶シリコン膜中の不純物は、 積み 上げ層および半導体単結晶基板中の不純物と比較して非常に拡散しやすいため、 トランジスタがオフセットしないような条件で拡散させれば、 ゲート酸化膜に対 して不純物 （例えば、 ボロン） が突き抜け、 ボロンが突き抜けないような条件で 拡散させれば、 オフセットトランジスタとなり好ましくないからである。
拡散係数の大きい多結晶シリコン膜 （積み上げ層） から拡散係数の小さい単結 晶シリコン （半導体基板） 中に熱拡散により不純物を拡散させることによりソー ス * ドレイン領域を形成する方法によれば、 半導体基板の活性領域表面と堆積し た多結晶シリコン膜との界面までは一瞬で不純物が拡散し、 界面からシリコン基 板中への拡散は遅い。 このため、 積み上げ層とゲート電極との同時ドーピングを 行わないような場合であっても、 積み上げ層の高さのばらつき、 不純物イオン注 入時の注入飛程 （R p ) のばらつき等を緩和し、 ソース ' ドレイン接合深さを均 一に形成できるという効果が得られる。 活性領域に単結晶ェピタキシャルシリコ ン膜を成長させた場合、 積み上げられた単結晶ェピタキシャルシリコン中の不純 物の拡散係数と、 半導体基板中の拡散係数とがほぼ同一であるため、 積み上げ層 の高さのばらつき、 不純物イオン注入時の注入飛程 (R p ) のばらつきがそのま まソース · ドレインの接合深さのばらつきとして反映され、 トランジスタ特性が ばらつく要因になる。
なお、 積み上げ層とゲート電極との同時ドーピングを行わないような場合には、 例えば、 実施形態 5において後述する方法や、 燐拡散によりすベてのゲートに同 じ導電型の不純物をドーピングする等の方法が用いられ得る。 ただし、 この場合、 Pチャネルトランジスタは、 埋め込みチャネル型トランジスタとなる。
また、 本発明では活性領域に直接イオン注入しないので活性領域にダメージが 入りにくいというメリッ卜がある。
以下、 図 22 (a) および （b) を参照して、 本実施形態の半導体装置におい てトランジス夕の占有面積が低減されることを説明する。
図 22 (a) は、 図 43 (c) に示される従来の半導体装置の半導体基板を上 から見た平面図である。 図 22 (b) は、 本実施形態の半導体装置の半導体基板 を上から見た平面図である。
図 22 (a) に示されるトランジスタ素子のゲート長を Lとし、 ゲート幅を W とする。 一般的に、 ゲート長 Lは、 最小加工寸法 Fと等しく設定される。 ゲート 電極と素子分離領域 （活性領域の外部領域） との間のマージンは、 2. 5L〜3 L程度必要であった。 そのマージンは、 コンタクト開口径の幅 0と、 コンタクト とゲート電極がショートしないためのァライメントマージン pと、 コンタク卜が 素子分離領域に接しないためのァライメントマージン qとの合計である。 図 22 (a) に示される活性領域の占有面積は、 （2. 5LX2+L〜3LX 2+L) XW、 すなわち 6 LW~7 LWである。
図 22 (b) に示されるゲート電極と素子分離領域の間のマージンは、 ゲート 電極側壁絶縁膜厚 L SWに応じていくぶん変動するものの、 上述したように 2ノ 3 L (具体的には、 F=0. 24/zmの場合、 LA = 0. 16 m〜0. 18 m) 程度でよい。 本実施形態における半導体装置の活性領域の占有面積は （2 3LX2+L) XW、 つまり 7/3 LWとなる。 本実施形態における半導体装置 の活性領域の占有面積は、 図 22 (a) に示される活性領域の占有面積に比べて、 7/18〜 1/3程度であり、 本実施形態では活性領域を縮小することができる。 ただし、 LS I全体としては、 配線ピッチや、 コンタクトピッチ等の制約を受け るため、 本実施形態によって製造された実際の LS Iのチップ面積が必ずしも従 来の LS Iのチップ面積の 7ノ18〜 1/3程度になるとは限らない。
また、 実施形態によれば、 従来の半導体素子に比較して、 接合寄生容量を、 4
/15〜 2ノ 9程度に小さくすることができる。 (実施形態 4)
実施形態 3では、 ゲート電極を加工した後、 ソース · ドレイン領域を分離する カツ卜工程を行った。 隣接するゲート電極パット部が最小加工寸法 Fで分離され ている場合、 隣接するゲート電極パット部の間の実際のすき間 （隣接するゲート 電極パット部のゲート電極側壁絶縁膜の間の距離） は、 F— 2XLSWとなる。 ここで、 LSWはゲート電極側壁絶縁膜の幅である。 例えば、 LSWが 1Z4 X F程度であったとすると、 隣接するゲート電極パット部©間の実際のすき間は、 1Z2XF程度と、 非常に狭くなる。 この領域にソース · ドレイン領域となる導 電性膜が埋め込まれている。 今後、 さらに微細化の要求が高まった場合、 カット 工程で、 上記埋め込まれた導電性膜をエッチング除去することが非常に困難とな る。 例えば、 0. 25 zmルールに基づいて設計を行う場合、 隣接するゲート電 極パット部の間の実際のすき間は、 0. 13 /zm程度になるので導電性膜をエツ チング除去することは可能である。 しかし F==0. mルールに基づいて設計 を行う場合、 隣接するゲート電極パット部の間の実際のすき間は、 0. 05 m 程度もしくはそれ以下とる。 Fが小さくなつた場合、 ゲート電極側壁絶縁膜厚 L SWを1Z4XF程度まで薄膜化することも、 困難になるからである。 このため、 このすき間の導電性膜を完全に除去することが困難になる。 本発明者らの実験に よれば、 F = 0. 1 mルールに基づいて、 ゲート電極パット間を最小加工寸法 Fに設定した場合、 ソース · ドレイン領域を歩留まりよく分離することは困難で あった。 このため、 歩留まりを向上させるためには、 隣接するゲート電極パット 部の間のマ一ジンを広げる必要がある。
図 23は、 アレイ状に加工されたゲート電極 304の周囲にゲート電極側壁絶 縁膜 305を介して、 多結晶シリコン膜 308が残っていることを示す。 図 23 に示される太い破線は、 カット工程が行われる位置を示す。
本実施形態の製造方法は、 ゲート電極パターン形成時のマスクパ夕一ンを変更 する点以外は、 実施形態 3において上述した製造方法と同様である。 本実施形態 では、 ゲート電極パターン形成時には、 ゲート長を構成する領域のみがエツチン グ加工される。
具体的には、 第 1の非絶縁性膜 （ゲート電極となる膜） を所望のパターンにパ ターンニングする工程では、 ゲート電極のゲート長を構成する領域のみをパター ンニングしており、 第 1のゲート電極のパットと、 第 2のゲート電極のパットは、 まだ、 分離されていない。 なお、 非絶縁性膜とは導電性膜または半導体膜をいう。 側壁絶縁膜に対して選択性のあるエッチングを行うことにより、 第 1の非絶縁 性膜および第 2の非絶縁性膜 （ソース， ドレイン領域となる層） をパターンニン グし、 ゲート電極となる層と、 ソース領域となる層と、 ドレイン領域となる層と を形成する工程が行われる。 この工程によって、 初めて、 第 1のゲート電極のパ ットと、 第 2のゲート電極のパットが分離され、 力つ、 第 2の非絶縁性膜による サイドウォールも、 同時に、 個々のソース領域およびドレイン領域に分離される。 本実施形態では、 実施形態 3におけるカット工程 （図 1 2参照） の前にあらか じめ、 ゲート電極 （第 1の非絶縁性膜パターン） 上部の酸化膜 3 0 6 (第 1の絶 縁膜パターン） が除去される。 その後、 カット工程において、 ゲート電極 3 0 4 の一部も同時にエッチングし、 隣接するゲート電極パット部の間を分離する。 こ のため、 隣接するゲート電極パット部の間を最小加工寸法と等しい分離幅で形成 することが可能になる。
ゲート電極上に絶縁膜 （図 9 ( c ) に示される酸化膜 3 0 6 ) を設けると、 ゲ 一ト電極の高さを、 ゲ一ト電極側壁絶縁膜よりも低く製造することが可能になる。 また、 本実施形態では、 ソース · ドレイン領域となるサイドウォール （多結晶シ リコン膜） がゲート電極側壁絶縁膜と接する高さ T S Dm a xがゲ一ト電極より も高くなるような形状を確保しつつ、 ゲート電極を最密に敷き詰めるピッチを F + Zまで縮小させることが可能になる。
言い換えると、 本実施形態によれば、 側壁絶縁膜に対して選択性のあるエッチ ング （カット工程） を行うことにより、 初めて隣接するゲート電極間のパットが 分離されるため、 隣接するゲート電極のパット部の間の間隔 （最小分離幅） は、 最小加工寸法 Fに等しくすることが可能になる。 ゲート電極を最密に敷き詰める ピッチは、 上述したように、 F + Zに設定することができる。 実施形態 3で示し たような、 ゲート電極上部にゲート側壁絶縁膜を設ける段階でゲート電極上に絶 縁膜 （酸化膜 3 0 6 ) を設けた場合であっても、 隣接するゲート電極パット部の 間を最小加工寸法に等しくすることが可能になる。 微細化が進んだ場合でも、 隣 接するゲート電極パット部の間は、 採用されているルールにおける最小加工寸法 に等しくすることができる。
本実施形態では、 ゲート電極のうち、 トランジスタのゲート長を構成する領域 では、 ゲート電極側壁にゲート電極側壁絶録膜が存在し、 トランジスタのゲート 長を構成しない領域の一部では、 ゲート電極側壁にゲー卜電極側壁絶縁膜が存在 しない構造となる。
図 2 4は、 実施形態 4における半導体基板の、 カット工程後の状態を示す。 図 2 4に示されるように、 ゲート領域、 ソース領域、 ドレイン各領域に自己整合シ リサイド化工程 （サリサイド工程） を採用する場合、 シリサイド化工程前にカツ ト工程を行うことにより、 活性領域上のゲート電極パットとなる膜を所望のパタ ーンに除去することが可能となる。
活性領域上であって、 カット工程において導電性膜 （第 1の導電性膜） を除去 した領域を領域 D Cとする。 図 2 4には、 領域 D Cを Λツチングで示す。 本実施 形態では、 領域 D C内のゲート絶縁膜をシリサイドエ程前の洗浄によってあらか じめ除去した後にサリサイド化工程が行われる。
図 2 5は、 実施形態 4における半導体基板の、 シリサイド工程後の状態を示す。 図 2 5に示されるように、 ゲート領域、 ソース領域およびドレイン領域に自己整 合シリサイド膜が形成されると同時に、 領域 D C上にも自己整合的にシリサイド 膜が形成される。 これにより領域 D Cと、 ゲート電極パット部となる膜とが、 シ リサイド膜 1 3 3 3を介して自己整合的に電気的に短絡される （矢印 1 3 3 2 ) 。 このように、 本実施形態では、 ゲート電極と、 半導体基板 （一般的には半導体 基板上に形成されたソース、 ドレイン領域と逆導電型のゥエル領域） とが、 何ら 工程を追加することなく電気的に短絡される。 その結果、 工程が簡略化されるの で、 コスト低減と歩留まりの向上とが実現される。
(実施形態 5 )
以下、 実施形態 5における半導体装置を製造する方法を説明する。
図 2 6 ( a ) ~ ( g) は、 実施形態 5の半導体装置 1 4 0 1を製造する工程を 示す。 本実施形態では、 ゲート電極が高融点金属メタルや多結晶シリコン膜など により形成される。 以下、 図 2 6 ( a ) 〜 （g) に示される各工程を説明する。 まず、 図 2 6 ( a) に示されるように、 周知の方法で、 半導体基板 4 0 1 (あ るいは半導体基板に設けられたゥエル領域） 上に、 素子分離領域 4 0 2、 ゲート 酸化膜 4 0 3、 ゲート電極 4 0 4、 およびゲート電極側壁絶縁膜 4 0 5が形成さ れる。 ここで、 ゲート電極 4 0 4は、 多結晶シリコン膜 4 0 4 1およびタンダス テン膜 4 0 4 3が窒化チタン膜 4 0 4 2を挟む 3層構造を有している。
窒化チタン膜 4 0 4 2は、 後の熱処理の過程で多結晶シリコン膜 4 0 4 1と夕 ングステン金属 4 0 4 3とが互いに反応することを防ぐ。 多結晶シリコン膜 4 0 4 1とタングステン金属 4 0 4 3とが反応すると、 タングステンシリサイド膜が 形成され、 ゲート電極 4 0 4の抵抗が高くなるので好ましくない。
Pチャネルトランジスタの場合、 ゲート電極 4 0 4の多結晶シリコン膜 4 0 4 1には、 ボロンイオンがあらかじめドーピングされる。 Nチャネルトランジスタ の場合、 ゲ一ト電極 4 0 4の多結晶シリコン膜 4 0 4 1には、 燐イオンがあらか じめドーピングされる。
ゲート電極 4 0 4の上には、 シリコン酸化膜もしくはシリコン窒化膜よりなる 絶縁膜 4 0 6が形成される。 ゲ一ト電極 4 0 4の側面には、 ゲート電極側壁絶縁 膜 405が形成される。 ゲート電極側壁絶縁膜 405は、 シリコン酸化膜とシリ コン窒^膜との 2層膜からなる。
なお、 本実施形態では、 F = 0. 18 mルールに基づいて、 TG-120 η m, TSW=250 nm、 T S Dm a x = 200腹、 Xj SD = 40謹、 L G=180nm、 LSW=40 nm. L SD=250 nm> LA=100 nm、 LM=200 nm、 MC= 90 nmで設計した。 これらの変数の意味は、 図 8を 参照して上述したとおりである。
実施形態 3と同様に、 多結晶シリコン膜 407が化学的気相成長法 （CVD 法） により堆積される （図 26 (b) ) 。 本実施形態では、 多結晶シリコン膜 4 07が 300〜400 nm程度の厚さで堆積されるものとする。
次に、 多結晶シリコン膜 407がエッチングパックされる （図 26 (c) ) 。 エッチングバックの条件は、 実施形態 3において上述した条件と同様である。 ま た、 エッチングパックを行っただけでは、 ゲート電極の周囲にゲート電極側壁絶 縁膜 405を介して、 多結晶シリコン膜 408が形成される。 多結晶シリコン膜 408を積み上がったソース · ドレイン領域として利用するためには、 ソース · ドレイン領域を分離する工程 （カット工程） を行う必要がある。 本実施形態では、 ゲート電極側壁が基板面に対して垂直でない場合であっても、 ソース領域とドレ イン領域との分離を確実にするため、 実施形態 3と同様に、 サイドエッチングが いくぶん作用するような条件でェツチングが行われる。
カット工程の後、 図 34 (d) に示されるように、 ソース ' ドレイン領域を形 成ずるための不純物イオン注入 （ドーピング） が行われる。 本実施形態では、 実 施形態 3とは異なり、 ソース ' ドレイン領域となる領域へのドーピングのみが行 われる （ゲート電極へのドーピングが同時に行われない） ことにより、 ソース， ドレイン領域が形成される。 なお、 注入条件および熱処理条件等は、 実施形態 3 において上述した条件と同様である。
ドーピングの後、 図 26 (e) に示されるように、 周知のサリサイド工程によ つて、 ソース · ドレイン領域の上部に高融点金属シリサイド膜 （高融点金属膜）
4 0 9が選択的に形成される。 本実施形態では、 高融点金属膜の材料としてチタ ンが使用される。 高融点金属膜の材料はチタンに限られず、 コバルト、 ニッケル、 または白金等でもよい。
本実施形態では、 ゲート電極が金属シリサイド膜より低抵抗のタングステン金 属で形成されており、 ゲート電極上部にはシリコン酸化膜もしくは、 シリコン窒 化膜が存在するため、 ソース · ドレイン領域のみがシリサイド化される。
ソース， ドレイン領域のシリサイド化の後、 図 2 6 ( f ) に示されるように、 周知の方法で層間絶縁膜 4 1 0が形成される。
層間絶縁膜 4 1 0が形成された後、 図 2 6 ( g) に示されるように、 コンタク ト孔 4 1 1が層間絶縁膜 4 1 0の所望の位置にあけられ、 上部配線 （コンタク卜 配線） 4 1 2が層間絶縁膜 4 1 0上およびンまたはコンタクト孔 4 1 1の中に形 成される。 本実施形態では、 図 2 6 ( g ) 示されるように、 コンタクト孔 4 1 1 の一部が、 ソース ' ドレイン領域にかかっていれば、 ソース ' ドレイン領域とコ ンタクト配線との接触面積を大きくすることが可能になる。 このような構造によ り、 飛躍的に素子の占有面積を縮小することが可能になる。
本実施形 IIでは、 ゲー卜電極 4 0 4の上部に絶縁膜 4 0 6が存在する。 このた め、 ゲート電極 4 0 4上にコンタクト孔 4 1 1の一部がかかっても、 ソース · ド レイン領域とゲート電極とがコンタクト配線 4 1 2を介して短絡することはない。 従って、 本実施形態では、 コンタクト孔 4 1 1と、 ゲ一ト電極間にショートを防 ぐためのマージン （およびァライメントマージン） を設ける必要がなくなり、 実 施形態 3に比べてコンタクト孔 4 1 1を形成する位置の自由度が増す。
具体的には、 眉間絶縁膜 4 1 0と、 ゲート電極 4 0 4の上部の絶縁膜 4 0 6と には異なる材料が用いられる。 コンタクト孔 4 1 1を開口するためのエッチング の際には、 層間絶縁膜 4 1 0の材料とゲート電極の上部の絶縁膜 4 0 6の材料と の間で選択比が確保できるようなエツチング方法を用いて、 層間絶縁膜がェッチ ングされる。 例えば、 ゲート電極 4 0 4の上部の絶縁膜 4 0 6がシリコン窒化膜 であり、 層間絶縁膜 4 1 0がボロンと燐を含むシリケ一トガラス等である場合、 フロロカーボン系のガスを用いたコンタクトエッチングが行われる。 これにより、 シリコン窒化膜と、 ボロンと憐を含むシリゲートガラス膜と間のエッチング選択 比を 1 ： 1 0 ~ 1 0 0以上にすることが可能になる。 そのような条件でコンタク ト孔 4 1 1を開口するためのエッチングを行うことにより、 絶縁膜 4 0 6がエツ チングされてゲート電極 4 0 4が露出することを防ぐことができる。
同様に、 素子分離領域の材質と層間絶縁膜の材質とが、 コンタクトエッチング の際に選択比が確保されるように選ばれてもよい。 実施形態 3および本実施形態 では、 素子分離領域にコンタクト孔の一部が接している。 もし、 層間絶縁膜を構 成する絶縁膜材料と、 素子分離領域を構成する絶縁膜材料との間のエッチング選 択比が確保されなければ （すなわち、 コンタクトエッチングに対するエッチング レートに差がなければ） 、 コンタクトエッチング時に素子分離領域に穴があき、 好ましくない。 この問題を解決するためには、 素子分離領域を構成する絶縁膜の 少なくとも表面が、 例えば、 窒化シリコン膜などの、 層間絶縁膜に対してエッチ ング選択比が確保できるような材料で構成されればよ ^。
実施形態 3および本実施形態における多結晶シリコン膜よりなる積み上げ層の グレインサイズは、 ソース · ドレイン領域の占有面積と比較し、 十分小さいこと が望ましい。 実施形態 3および本実施形態において上述したように、 プロセスマ —ジン （ソース · ドレイン領域を形成するための、 不純物イオン注入条件および 熱処理条件等のマージン） を大きくし、 トランジスタ素子特性がばらつかないよ うにするためには、 多結晶シリコン膜からなる積み上げ層の拡散係数は、 シリコ ン基板の拡散係数と比較して大きい方がよい。 好ましくは、 多結晶シリコン膜か らなる積み上げ層の拡散係数は、 シリコン単結晶中の拡散係数の 1 0倍以上であ ればよい。
多結晶シリコン膜中の不純物の拡散を考えた場合、 膜中にグレインパゥンダリ (粒界） が多い程、 拡散が促進される。 このため、 ソース ' ドレイン領域の占有 面積に対して、 十分グレインサイズを小さくする必要がある。 F = 0 . 2 4 im ルールいう比較的 Fの大きなルールに基づいた場合、 上述したゲートー素子分離 マージンは、 0 . 1 6 m〜0 . 1 8 m程度になる。 多結晶シリコン膜のダレ インサイズは、 少なくとも、 ゲート電極側壁絶縁膜の端部から、 最も近い素子分 離領域までの活性領域のトランジスタのゲート長方向に沿う距離 （つまり、 図 8 における L A) よりも小さい方がよく、 好ましくは、 5 0 nm以下であるとよい。 多結晶シリコン膜中の不純物の拡散は、 グレインバウンダリで早く、 グレイン内 では遅くなる。 活性領域とゲート酸化膜が接する第 1の面より下のソース領域お よびドレイン領域を多結晶シリコン膜からの不純物拡散によつて形成する場合、 多結晶シリコン膜と活性領域 （シリコン基板表面） とが接触する面に多結晶シリ コンのグレインバウンダリが多数存在することが好ましい。 多結晶シリコン膜か ら、 シリコン基板への不純物の拡散がより均一になり、 パラツキの少ない接合深 さが得られるからである。 これにより、 複数のトランジスタの短チャネル効果の パラツキを低減することができる。
グレインサイズを小さくすることで粒界からマトリックス （粒内部） への拡散 距離も小さくなるため、 マトリックス中の不純物濃度も有効に向上させることが できる。 これにより、 多結晶シリコン膜中の不純物の活性化率を向上させること が可能になり、 トランジスタの寄生抵抗を低減させ、 駆動電流を増大させること ができる。
また、 グレインサイズを小さくすると、 エッチパックの際に多結晶シリコンの サイドウオールの幅のばらつきを抑制することができる。 このようなばらつきは 多結晶シリコンのグレインに起因するからである。
また、 グレインが柱状結晶であれば、 さらによい。 グレインが柱状結晶である 場合、 シリコン基板の下方向への拡散が非常に早くなるからである。 一
上述した実施形態 3および本実施形態では、 積み上がったソース · ドレイン領 域を形成する材料として、 多結晶シリコン膜が用いられる。 多結晶シリコン膜は、 半導体装置の製造においてよく使用されている膜である。 このため、 積み上がつ たソース · ドレイン領域を形成する材料として、 多結晶シリコン膜を用いた場合、 新たな装置の導入や条件の調整を行う必要が少ない。 また、 選択ェピタキシャル 成長装置のように莫大な水素を用いる必要もなく、 製造するための装置の占有面 積も、 選択ェピタキシャル成長装置 （水素除外設備の占有面積が非常に大きい） と比較し、 非常に小さくてすむ。
積み上がったソース · ドレイン領域を形成する材料として、 シリコンゲルマ膜 (多結晶） が用いられてもよい。 あるいは、 積み上がったソース · ドレイン領域 を形成する材料として、 シリコン、 シリコンゲルマ （S i x G e y) 膜のァモル ファス単層膜、 アモルファスと多結晶の 2層膜等を用いてもよい。 シリコンゲル マ膜が用いられる場合、 シリコンが用いられる場合と比較して、 不純物の活性化 率が向上する。 このため、 卜ランジス夕の寄生抵抗を非常に小さくすることがで さる。
多結晶シリコンゲルマ膜のグレインサイズも、 上述した多結晶シリコン膜のグ レインサイズと同様の条件を満たすことが好ましい。 多結晶シリコンゲルマ膜の グレインは、 上述した多結晶シリコン膜のグレインと同様の作用を有するからで ある。 (実施形態 6 )
実施形態 6では、 半導体装置の基板として、 S O I ( S i 1 i c o n O n I n s u r a t o r ) 基板が用いられる。
図 2 7は、 実施形態 6における半導体装置 1 4 1 1のゲート長方向に沿う面で の垂直断面図である。
半導体装置 1 4 1 1は、 S O I基板 5 0 1、 S〇 I基板 5 0 1の上に形成され た酸化膜 5 0 2、 活性領域 5 0 3、 ボディ一領域 5 0 4、 素子分離領域 5 0 5、 ゲート酸化膜 5 0 6、 ゲート電極 5 0 7、 ゲート電極側壁絶縁膜 5 0 8、 ソー ス · ドレイン領域 5 0 9、 高融点金属シリサイド膜 5 1 0、 層間絶縁膜 5 1 1、 およびコンタクト孔 5 1 2を備えている。
ソース · ドレイン領域 5 0 9の表面 （コンタクト配線に接続される面およびノ または層間絶縁膜 5 1 1と接している面） は、 実施形態 1〜4の半導体装置と同 様に傾きを有する。 また、 半導体装置 1 4 1 1では、 チャネル領域よりも上方に 積み上がつたシリコン膜 （多結晶シリコン膜) が、 S O I基板 5 0 1上に存在す るため、 サリサイド工程において、 このチャネル領域よりも上方に積み上がった シリコン膜の表面が高融点金属と反応してシリサイド膜が形成される。 このため、 S O I基板 5 0 1中の酸化膜 5 0 2までシリサイド膜が達することはない。
一方、 従来の S O I基板を用いた半導体装置では、 ボディー領域を完全空乏化 するために、 酸化膜上のシリコン膜は非常に薄くされる。 この場合、 シリコン膜 の薄膜化に伴い、 ソース · ドレイン領域が高抵抗化するという問題が発生する。 この問題を解決するためには、 ソース ' ドレイン領域表面をシリサイド化し、 高 融点金属シリサイド膜を形成する方法が考えられる。 しかしながら、 シリコン膜 厚が薄いため、 シリサイド化反応時にシリサイド膜がシリコン膜の下層のシリコ ン酸化膜まで到達してしまい、 トランジスタ特性が悪化するおそれがある。
本実施形態では、 上述したように、 S O I基板 5 0 1中の酸化膜 5 0 2までシ リサイド膜が達することはないため、 シリサイド化によりトランジスタ特性が悪 化することがない。
(実施形態 7 )
上述した実施形態 1〜実施形態 6では、 隣接するゲート電極の間隔と、 サイド ウォールの幅 dとの関係については、 特に言及しなかった。 実施形態 7では、 隣 接するゲート電極の間隔が、 サイドウォールの幅 dの 2倍より短く設定される。 以下、 図 2 8〜図 3 1を参照して実施形態 7を説明する 図 2 8は、 隣接するゲ一卜電極の間隔が、 サイドウォールの幅 dの 2倍より短 く設定された半導体装置 1 4 2 1を示す。 図 2 8は、 半導体装置 1 4 2 1をゲー ト電極のゲート長方向に切断した垂直断面図である。
半導体装置 1 4 2 1は、 以下のようにして製造される。
半導体基板 （または半導体基板に設けられたゥエル領域） に素子分離領域 1 4 2 3が形成される。 素子分離領域 1 4 2 3は、 シリコンエッチングに対して耐性 のある材料からなる。 次に、 ゲート酸化膜 1 4 2 2、 ゲート電極 6 0 6および 6 0 7、 ゲート電極側壁絶縁膜 6 0 8が形成される。 隣接するゲート電極 6 0 6と ゲート電極 6 0 7との間隔 tは、 サイドウォールの幅 dの 2倍より短い。 すなわ ち、 関係 2 X d > tが満たされる。 これにより、 トランジスタの占有面積が縮小 される。
ここで、 サイドウオールとはゲート電極側壁絶縁膜 6 0 8と後に形成されるソ —ス · ドレイン領域 6 0 9とからなる部分である。 サイドウオールは、 例えば、 多結晶シリコン膜からなる。 また、 ゲート酸化膜 1 4 2 2と、 ゲート電極 6 0 6 と、 ゲート側壁絶縁膜 6 0 8とはこの順番で形成される。 なお、 ゲート電極長手 方向に垂直な方向 （ゲート長方向） に沿ったゲート電極から素子分離領域までの 距離を aとする。
次に、 多結晶シリコン膜が化学的気相成長法 （C VD法） により堆積される。 多結晶シリコン膜は、 距離 aより厚くなるように堆積される。
多結晶シリコン膜の堆積の後、 ゲート電極 6 0 6の上部の多結晶シリコン膜が なくなるまで異方性エッチングが行われる。 その結果、 多粽晶シリコン膜がゲ一 ト電極側壁絶縁膜 6 0 8のサイドにサイドウォール状に残る。 ただし、 ゲート電 極 6 0 6とそれに隣接するゲート電極 6 0 7との間には、 図 2 8に示すように、 ソース · ドレイン領域とソース · ドレイン領域が重なった領域 6 1 0が形成され る。
図 2 9は、 図 2 8に示される半導体装置 1 4 2 1の等価回路を示す。 図 2 9に 示されるように、 半導体装置 1421は、 トランジスタを直列に接続した等価回 路によって表わされる。
関係 2 Xd>tが満たされる条件の下で （すなわち、 占有面積を縮小するとい う条件の下で） 、 個々のトランジスタを独立させるためには （すなわち、 隣接す るトランジスタのソース ' ドレイン領域を分離させるためには） 、 例えば、 図 3 0に示される構造が用いられ得る。
図 30は、 実施形態 7の半導体装置 1421の隣接するゲート電極 606、 6 07間のソース * ドレイン領域を分離した状態を示す。
隣接するトランジスタ間のソース ' ドレイン領域 610 (図 29) は、 領域 1 441に埋まりこんだ多結晶シリコン膜をエッチング除去することにより、 領域 610 aと領域 610 bとに分離される。 なお、 ソース · ドレイン領域 610を 分離するためのエッチングを図 11〜図 14を参照して前述したカツト工程にお けるエッチングとともに行ってもよい。 その塲合、 本実施形態で必要なエツチン グ回数が、 実施形態 3に比べて増えることはない。 また、 ソース ' ドレイン領域 610を分離するために、 ダミーのゲート電極が設けられてもよい。
図 31は、 ゲート電極 606, 607間に、 ダミーのゲート電極 1451を設 けた例を示す。
半導体装置 1421を製造する他の工程は、 実施形態 3において説明したェ毪 と同様であるため、 その説明を省略する。
なお、 上述した実施形態 1〜 5および 7では、 半導体装置の基板がパルクシリ コン基板であることを前提にしている。 ただし、 本発明の半導体装置の基板はパ ルクシリコン基板に限られない。 半導体装置の基板として、 例えば、 S iC基板 や、 サファイア基板等を用いても、 本発明を実施することは可能である。 (実施形態 8)
以下、 本発明の実施形態 8を図 32 (a) 、 （b) 、 (c) 〜図 36 (a) 、 (b) 、 (c) を参照しながら説明する。 図 32 (a) 、 (b) 、 (c) 〜図 3 5 (a) 、 （b) 、 (c) は N型のトランジスタを有する半導体装置を示すが、 本実施形態の半導体装置は P型のトランジスタを有していてもよいし、 N型トラ ンジス夕と P型のトランジスタとが混在していてもよい。 なお、 後述する製造方 法では、 N型トランジスタと P型のトランジスタとが混在している例を説明する。 図 32 (a) 〜 （c) は、 実施形態 8の半導体装置 1511を示す。
図 32 (a) は半導体装置 1511の平面図であり、 図 32 (b) は、 図 32 (a) の切断面線 A— A' から見た断面図であり、 図 32 (c) は図 32 (a) の切断面線 B— B' から見た断面図である。 図 32 (a) ~ (c) では、 簡単の ために、 シリサイド化された領域、 眉間絶縁膜および上部メタル配線 （コンタク ト配線） は図示していない。 なお、 本実施形態ではノ レク型の半導体基板を用い ているが、 例えば、 SO I (Si 1 ic o n on I η s u 1 a t ο r) 等の基 板を用いてもよい。
図 32 (c) に示されるように、 半導体基板 11内には、 P型のゥヱル領域 1 2が形成されている。 P型のゥエル領域 12上にはゲート絶縁膜 16を介してゲ —ト電極 17が形成されている。 ゲート電極 17の側壁にはシリコン窒化膜のサ イドウォール 18が形成され、 さらにその側壁には、 多結晶シリコンのサイドウ オール 20が形成されている。 この多結晶シリコンのサイドウォ一ル 20はエツ チングにより分離されており、 分離された部分はそれぞれソース領域またはドレ イン領域を構成している。 より正確には、 分離された多結晶シリコンのサイドウ オール 20には N型不純物が注入され、 注入された N型不純物は熱拡散によりゥ エル領域にしみだしている。 この N型不純物がしみだした領域と、 多結晶シリコ ンのサイドウオール 20とがソース領域またはドレイン領域を構成している。 な お、 ゲート電極 17は、 多結晶シリコンのサイドウォール 20を分断する際のェ ツチング工程によって、 複数の領域に分断されている。 上記 P型のゥエル領域 1 2と、 ゲート電極 17と、 分離された多結晶シリコンのサイドウォール 20 (ソ ース領域およびドレイン領域） とによって N型の電界効果トランジスタが構成さ れている。 隣接する N型の電界効果トランジスタの間は、 素子分離領域 15によ り分離されている。 シリコン窒化膜 19は、 各種のエッチングからシリコン基板 および素子分離領域 15を保護するために設けられる。 なお、 P型の電界効果卜 ランジス夕を構成する場合は不純物を反対の導電型にすればよい。
次に、 半導体装置 1511の製造工程を、 図 33 (a) 、 (b) 、 (c) 〜図 36 (a) 、 (b) 、 (c) を用いて説明する。
図 33 (a) 、 図 34 (a) および図 35 (a) は、 この順に、 半導体装置 1 511の製造工程を示す平面図である。 図 33 (b) 、 図 34 (b) および図 3 5 (b) は、 それぞれ図 33 (a) 、 図 34 (a) および図 35 (a) の切断面 線 A— A' から見た断面図である。 図 33 (c) 、 図 34 (c) および図 35 (c) は、 それぞれ図 33 (a) 、 図 34 (a) および図 35 (a) の切断面線 B-B' から見た断面図である。
図 33 (c) に示されるように、 半導体基板 11上に、 素子分離領域 15を形 成する。 素子分離領域 15は、 例えば ST I法を用いて形成することができる。 しかし、 素子分離領域 15の形成方法は ST I法に限られない。 素子分離領域 1 5に埋めこまれる物質は、 シリコン酸化膜、 シリコン窒化膜の他に、 例えば、 多 結晶シリコンやアモルファスシリコンなどの導電性物質でもよい。 ただし、 多結 晶シリコンやアモルファスシリコンなどの導電性物質を埋めこむ場合は、 素子分 離領域 15の側壁をあらかじめ酸化しておくなどして、 素子分離領域の絶縁性を 確保しておく必要がある。
次に、 半導体基板 11に、 ゥエル領域 12が形成される。 半導体基板 11の N MOS部には P型のゥエル領域 12が形成され、 PMOS部には N型のゥエル領 域 12が形成される。
次に、 ゲート絶縁膜 16が形成される。 ゲート絶縁膜 16としては、 絶縁性を 有する限りその材質は特に限定されない。 半導体基板 11がシリコン基板である 場合、 ゲート絶縁膜 16としてシリコン酸ィ匕膜、 シリコン窒化膜又はそれらの積 層体を使用することができる。 また、 ゲート絶縁膜 16として酸化アルミニウム 膜、 酸化チタニウム膜、 酸化タンタル膜などの高誘電膜又はそれらの積層体を使 用してもよい。 ゲート絶縁膜 16としてシリコン酸化膜を用いた場合、 ゲート絶 縁膜 16は 1〜1 Onmの厚さを有することが好ましい。 ゲート絶縁膜 16は、 CVD法、 スパッタ法、 熱酸^;法等の方法で形成することができる。
次に、 ゲート電極となる多結晶シリコン膜 34を形成する。 多結晶シリコン膜 34は、 導電性を有する限り他の導電性膜で置き換えてもよい。 ここで、 半導体 基板 1 1としてシリコン基板を使用した場合は、 単結晶シリコン、 アルミニウム、 銅等が多結晶シリコン膜 34に代えて用いられ得る。 導電性膜は、 0.1〜0.4 μπιの厚さを有することが好ましい。 導電性膜は、 CVD法、 蒸着法等の方法で 形成することができる。
次に、 多結晶シリコン膜 34上に、 絶縁膜 31を形成する。 絶縁膜 31は、 シ リコン酸化膜が好ましい。 絶縁膜 31は、 0.05〜0.25μπιの厚さを有する ことが好ましい。 絶縁膜 31は、 CVD法、 スパッ夕法、 熱酸化法等の方法で形 成することができる。
次に、 多結晶シリコン膜 34および絶縁膜 31をパターニングする （図 33 (a) 〜 （c) ) 。 このパ夕一ニングは、 パターニングされたフォトレジストを マスクとし、 絶縁膜 31および多結晶シリコン膜 34をエッチングすることによ り行われる。 また、 フォトレジストをマスクとして絶縁膜 31のみエッチングし、 フォトレジストを除去した後に絶縁膜 31をマスクとして多結晶シリコン膜 34 をエッチングしてもよい。
次に、 シリコン窒化膜のサイドウオール 18とシリコン窒ィ匕膜 19とを形成す る （図 34 (a) 〜 （c) ) 。 このシリコン窒化膜のサイドウォール 18とシリ コン窒化膜 19とは、 図 36 (a) 〜 （c) に示す手順により同時に形成するこ とができる。 図 3 6 ( a ) 〜 （c ) は、 シリコン窒化膜のサイドウォール 1 8とシリコン窒 化膜 1 9とを形成する工程を示す。 多結晶シリコン膜 3 4および絶縁膜 3 1をパ ターニングした後 （図 3 6 ( a ) ) 、 シリコン窒化膜 4 0を堆積し、 一部をフォ 卜レジスト 4 1でマスクする （図 3 6 ( b ) ) 。 シリコン窒化膜 4 0は、 例えば 0 . 0 2 μΐϊ！〜 0 . Ι μπΐの厚さを有することが好ましい。 その後、 エッチング ノ ックすることにより、 多結晶シリコン膜 3 4および絶縁膜 3 1の側壁にシリコ ン窒^膜のサイドウオール 1 8が形成され、 フォトレジス卜でマスクされていた 部分にシリコン窒化膜 1 9が残る （図 3 6 ( c ) ) 。 シリコン窒ィヒ膜 1 9の機能 は、 さまざまなエッチング工程からシリコン基板および素子分離領域 1 5を保護 することである。 特に、 多結晶シリコンのサイドウォール 2 0を形成する際のェ ツチングパック工程と、 絶縁膜 3 1を除去するためのエッチング工程と、 ソース 領域またはドレイン領域にコンタクト孔を形成する際のエッチング工程とにおい てシリコン窒化膜 1 9は重要な役割を果たす。
シリコン窒化膜のサイドウオール 1 8とシリコン窒化膜 1 9を形成した後、 多 結晶シリコンのサイドウォール 2 0を形成する。 多結晶シリコンのサイドウォー ル 2 0を形成するためには、 多結晶シリコンを全面に堆積した後にエッチングパ ックを行えばよい。 この時、 多結晶シリコン以外にもアモルファスシリコンなど の半導体や導電性物質を用いることができるが、 多結晶シリコンが最も好ましい。 その理由は、 多結晶シリコンの不純物拡散速度がゥエル領域中に比べて非常に大 きいために、 ソ一ス領域およびドレイン領域とゥエル領域との接合を浅くするの が容易で、 短チャネル効果が抑制されるからである。 このエッチングバック時に はシリコン窒化膜 1 9がストッパとなり、 シリコン基板が掘れるのを防いでいる。 次に、 絶縁膜 3 1をエッチングにより除去する （図 3 5 ( a ) 〜図 3 5 ( c ) ) 。 このエッチングは等方性エッチングで行うことができる。 このエッチ ング時に、 素子分離領域 1 5が表面に露出していると、 素子分離領域 1 5もエツ チングされてしまう。 従って、 素子分離領域 1 5は、 シリコン窒化膜 1 9または 多結晶シリコンのサイドウオール 20により完全に覆われているのが好ましい。 次に、 フォトレジストをマスクとして、 多結晶シリコン膜 34および多結晶シ リコンのサイドウオール 20の一 ¾5をエッチングで除去する。 このエッチングに よりシリコン窒化膜のサイドウオール 18で囲まれた多結晶シリコン膜 34は複 数の領域に分離され、 それぞれがゲート電極 17となる。 また、 多結晶シリコン のサイドウオール 20も複数の領域に分離され、 不純物注入および不純物拡散後 は、 それぞれがソース領域またはドレイン領域を構成する。
このように、 複数の電界効果トランジスタの複数のゲート電極は、 多結晶シリ コン膜 34 (第 1の非絶縁性膜） を複数の領域に分離する工程を含む処理により 形成されており、 複数の電界効果トランジスタの複数の導電性膜 （ソース領域お よびドレイン領域となる領域） は、 第 2の非絶縁性膜 （サイドウォール 20) を 複数の領域に分離する工程を含む処理により形成されている。
次に、 ゲート電極および多結晶シリコンのサイドウオール 20に不純物イオン 注入を行い、 不純物活性化のためのァニールを行う。 これによりソース領域およ びドレイン領域が形成される。 ソース領域およびドレイン領域のイオン注入は、 例えば、 不純物イオンとして75 As +を使用した場合、 注入エネルギーとして 1 0〜180KeV、 注入量として 1 X 1015〜2 X 1016 cm—2の条件、 不純 物イオンとして31 P +を使用した塲合、 注入エネルギーとして 5〜10 OKe V、 注入量として 1 X 1015〜2 X 1016 cm— 2の条件、 不純物イオンとして11 B +イオンを使用した場合、 注入エネルギーとして 5〜4 OKe V、 注入量として 1 X 1015〜2X 1016 cm— 2の条件で行うことができる。
この後、 公知の手法により、 シリサイド化、 配線等の形成を行い半導体装置 1 511を形成することができる。
本実施形態では、 分断されたゲート電極間には、 側壁絶縁膜および側壁絶縁膜 の周囲にある導電性膜 （サイドウォール） がない。 このため、 ゲート電極間の距 離 Dは、 F (エッチングの最小加工幅） で足りる。 例えば、 0. 25μηιルール の微細加工技術を用いた時、 Dおよび Fも 0 . 2 5 μπΐ程度で足りる。 従って、 素子面積が縮小され、 半導体装置の高集積化が可能となる。
上述した半導体装置の製造方法によれば、 ゲ一卜電極の分離と、 多結晶シリコ ンのサイドウォールの分離を同時に行うことができる。 従って、 工程を増加させ ることなくゲート電極をエッチングにより分離することができる。 工程の増加な しに高集積化ができるので、 製造コストを減少することが可能になる。
なお、 半導体装置 1 5 1 1がゥエル領域の電位を固定させるための端子を備え ていてもよい。 (実施形態 9 )
本発明の実施形態 9について図 3 7を参照して説明する。
図 3 7は、 実施形態 9の半導体装置 1 6 4 1の断面を示す。
半導体装置 1 6 4 1が、 実施形態 1の半導体装置 1 5 1 1と異なるのは、 半導 体装置 1 6 4 1がゥエル領域の電位を変化させるための端子 5 1および 5 2を備 えている点である。 Ρ型のゥエル領域 1 2上に、 Ν型の電界効果トランジスタ 1 と、 Ρ型のゥエル領域 1 2の電位を入力する端子 5 1とが形成されており、 これ らが Ν型素子による回路ブロックを形成している。 同様に、 Ν型のゥエル領域 1 3上に、 Ρ型の電界効果トランジスタ 2と、 Ν型のゥエル領域 1 3の電位を入力 ' する端子 5 2とが形成されており、 これらが Ρ型素子による回路プロックを形成 している。
Ν型素子による回路ブロックがアクティブ状態にある時 （回路動作時） には、 Ρ型のゥエル領域 1 2の電位を入力する端子 5 1に 0 Vまたは正の電位を与える。 一方、 Ν型素子による回路ブロックがスタンドパイ状態にある時 （回路停止時） には、 Ρ型のゥエル領域 1 2の電位を入力する端子 5 1に負の電位を与える。 こ れにより、 回路がスタンドパイ状態にある時にはトランジスタの実効的な闞値が 上昇し、 オフ電流を低減することができる。 また、 回路がアクティブ状態の時に P型のゥエル領域 1 2の電位を正にすることにより、 トランジスタの実効的な閾 値が減少し、 ドライブ電流が増加する。
P型素子による回路ブロックがアクティブ状態にある時 （回路動作時） には、 N型のゥエル領域 1 3の電位を入力する端子 5 2に電源電圧 （または電源電圧よ り低い電位） を与える。 一方、 P型素子による回路ブロックがスタンドパイ状態 にある時 （回路停止時） には、 N型のゥエル領域 1 3の電位を入力する端子 5 2 に電源電圧より高い電位を与える。 こうすることにより、 N型素子による回路ブ ロックの場合と同様な効果を得ることができる。
上記のように動作させることにより、 回路がスタンドパイ状態にある時に、 素 子のオフ電流を減らすことができるので、 半導体装置 1 6 4 1の消費電力を低減 することができる。 また、 回路がアクティブ状態にある時に、 素子の閾値が下が るようにゥエル領域にパイァスを加えれば、 半導体装置を高速に動作させること が可能になる。
本実施形態の半導体装置 1 6 4 1を製造する工程は、 実施形態 8の場合と同じ である。 P型のゥエル領域 1 2の電位を入力する端子 5 1および N型のゥエル領 域 1 3の電位を入力する端子 5 2に、 それぞれ電圧発生回路を接続すればよい。 本実施形態の半導体装置 1 6 4 1は、 実施形態 8の半導体装置 1 5 1 1に比べ て、 低消費電力化し、 もしくは高速動作ィ匕することが可能となる。 (実施形態 1 0 )
本発明の実施形態 1 0について図 3 8 ( a ) および （b ) を参照して説明する。 図 3 8 ( a ) および （b ) は N型のトランジスタのみを示しているが、 本実施形 態の半導体装置は P型のトランジスタを有していてもよいし、 N型トランジスタ と P型のトランジスタとが混在していてもよい。 なお、 後述の製造方法では、 N 型と P型のトランジスタが混在している場合を説明する。
図 3 8 ( a) および （b) は、 本発明の実施形態 1 0の半導体装置 1 6 5 1を 示す。 図 3 8 ( a ) は平面図であり、 図 3 8 ( b ) は図 3 8 ( a ) の切断面線 C 一 C 'から見た断面図である。 図 3 8 ( a ) には、 シリサイド化された領域、 層 間絶縁膜および上部メタル配線 （コンタクト配線） は簡単のため示されていない。 図 3 8 ( b) には、 眉間絶縁膜および上部メタル配線は簡単のため示されていな い。
実施形態 1 0の半導体装置 1 6 5 1が、 実施形態 8の半導体装置 1 5 1 1と異 なるのは、 電界効果トランジスタが、 ゲート電極とゥエル領域が電気的に接続さ れた動的閾値トランジスタとなっている点である。 従って、 半導体装置 1 5 1 1 には、 ゲート—ゥエル接続領域 3 5が設けられている。 このゲ一トーゥエル接続 領域 3 5の内部の P型の浅いゥ,エル領域 2 2に P型の不純物濃度が濃い領域 2 3 (図 3 8 ( b ) ) が形成される。 領域 2 3は、 シリサイド化された領域 2 4によ つてゲート電極と接続されている。 また、 ゥエル領域は、 N型の深いゥエル領域 2 1と、 P型の浅いゥエル領域 2 2とからなる 2層構造となっている。 P型の浅 ぃゥエル領域 2 2は、 素子分離領域 1 5によって素子毎に分断されている。 これ は、 ゲ一ト電極から浅いゥエル領域に伝わった電位の変化が他の素子に影響を与 えないようにするためである。 この構成では、 ゥエル領域が第 1導電型の深いゥ エル領域と第 2導電型の浅いゥエル領域の 2層構造をしている。 さらに、 素子分 離領域によって、 第 2導電型の浅いゥエル領域を素子毎に分離することが可能で ある。 そのため、 電界効果トランジスタの一部または全部を、 浅いゥエル領域と ゲ一ト電極とが電気的に接続された動的閾値トランジス夕とすることができる。 動的閾値トランジスタは、 ゲート電極にオン電位が与えられた時のみに浅いゥ エル領域のポテンシャルを低下させ、 素子の実効的な閾値を低下させる。 従って、 素子のオフ電流を増加させることなくドライブ電流を増加させることができるの で、 電源電圧を下げることができる。 従って、 消費電力を大幅に低くすることが 可能である。
本実施形態の半導体装置 1 6 5 1を製造する工程は、 実施形態 8の場合と比べ ると、 ゥエル領域形成の工程が異なる。 また、 ゲート—ゥエル接続領域 3 5を形 成するために、 素子分離領域 1 5の形状が変更されるが、 特に追加の工程が必要 ではない。
ゥエル領域として、 N型 （P型） の深いゥエル領域 2 1と、 P型 （N型） の浅 ぃゥエル領域 2 2とを形成する必要がある。 従って、 N型素子と P型素子を混在 させる場合は、 計 4回の注入をすればよい。 素子分離領域 1 5の深さは、 深いゥ エル領域 2 1と浅いゥエル領域 2 2との接合よりも深くなるように設定する。 こ うすることにより、 各素子の浅いゥヱル領域を電気的に独立させて素子間の干渉 を防ぐことができる。
ゲート電極 1 7と浅いゥヱル領域 2 2とを短絡するための工程を以下に説明す る。 ゲートーゥエル接続領域 3 5 (図 3 8 ( a ) ) とされる領域には、 素子分離 領域 1 5を設けない。 多結晶シリコン膜および多結晶シリコンのサイドウォール の一部をエッチングする際に、 ゲートーゥエル接続領域 3 5とされる領域の多結 晶シリコン膜も除去する。 これにより、 浅いゥエル領域が露出する。 ここで、 露 出した浅いゥエル領域に不純物の濃い領域を形成し （この工程は、 反対導電型の 素子のソース · ドレイン注入と同時に行うことができる） 、 シリサイド工程を行 うことにより浅いゥエル領域中の不純物の濃い領域とゲート電極と接続する。 半導体装置 1 6 5 1は、 実施形態 8の半導体装置 1 5 1 1に比べて、 低消費電 力化することが可能となる。 半導体装置 1 6 5 1を製造する際に追加となる工程 は、 ゥエル領域形成に関する工程のみである。
半導体装啬1 6 5 1は、 動的閾値トランジスタを用いているため電源電圧を下 げることができる。 従って、 実施形態 8の半導体装置 1 5 1 1に比べて消費電力 を大幅に低減することが可能である。 . (実施形態 1 1 )
上記実施の形態 8〜1 0の半導体装置の製造工程において、 多結晶シリコン膜 34および多結晶シリコンのサイドウオール 20の一部をエッチングする際に、 多結晶シリコン残りが発生することがある。
図 39 (a) および （b) は、 多結晶シリコン膜 34および多結晶シリコンの サイドウォール 20の一部をエッチングする工程を示す。 多結晶シリコン膜 34 上の絶縁膜 3 1が除去され （図 39 (a) ) 、 多結晶シリコン膜 34および多結 晶シリコンのサイドウォール 20の一部がエッチングされる （図 39 (b) ) 。 この際に、 図 39 (b) に示されるように、 多結晶シリコン残り 51が発生する ことがある。 多結晶シリコン残り 51は、 シリコン窒化膜のサイドウォール 18 の内側に発生しやすい。 多結晶シリコン残り 51が発生すると、 多結晶シリコン 膜 34の分離が不完全となり、 ゲート電極どうしが短絡する原因となる。
多結晶シリコン残り 51を除去するために、 例えば、 図 39 (b) に示される 状態から多結晶シリコンに対する等方性エッチングが行われ得る。 しかし、 し、 この方法によれば、 等方性エッチング量を Sとすると、 分離されたゲート電極間 の距離 Dは、 F+2 Sとなり、 2 Sだけ増加してしまう。
本実施形態では、 多結晶シリコン残り 51の発生を防止し、 ゲート電極間のマ 一ジンの増加を抑えるための方法を説明する。
本実施形態の半導体装置を、 図 40を用いて説明する。
図 40は、 実施形態 11の半導体装置のゲート電極部およびサイドウオール部 の断面を示す。 本実施形態では、 ゲート電極 17の形状は、 上面よりも下面の方 が、 幅が小さくなつている。 ゲート電極 17の上面の幅を a、 下面の幅を b、 ゲ ート電極の厚さを cとすると、 0く （a— b) 2 cく 0. 15となっている。 例えば、 a = 0. 25 m, c = 0. 20 mの場合、 関係 0. 19 m<bく 0. 25 mが満たされる。
ゲート電極 17 (多結晶シリコン膜） を上記のような形状とすることにより、 シリコン窒^ ^膜のサイドウオール 18のゲート電極側.は順テーパー形状となる。 従って、 多結晶シリコン膜の異方性エッチングの際に、 多結晶シリコン残りの発 生を抑えることができる。 一方、 シリコン窒化膜サイドウォール 18の外側 （多 結晶シリコンのサイドウォール側） は、 異方性エッチングの特性上ほぼ垂直とな るので、 多結晶シリコン残りは起きにくい。 しかし、 （a— b) /2 c>0. 1 5なる条件では、 シリコン窒化膜サイドウォール 18の外側は、 もはや垂直では なく、 逆テーパー形状となってしまうので、 多結晶シリコンのサイドウォール 2 0をエッチングした際に、 多結晶シリコン残りが発生してしまう。 従って、 0く (a-b) /2 c<0. 15であることが好ましい。
本実施形態の半導体装置によれば、 多結晶シリコン膜 34および多結晶シリコ ンのサイドウオール 20の一部をエッチングする際に多結晶シリコン残りを抑え ることができる。 従って、 多結晶シリコン残りを除去するための等方性エツチン グの量を減らすことができ、 ゲー卜電極間のマ一ジンを減少させることができる。 従って、 半導体装置を高集積化することが可能になる。
(実施形態 12)
本実施形態は、 多結晶シリコン残りの発生を防止し、 ゲート電極間のマージン の増加を抑える別の方法を提供する。
本実施形態の半導体装置を図 41を参照して説明する。
図 41は、 実施形態 12の半導体装置のゲ一ト電極部およびサイドウォ一ル部 の断面を示す。 図 41に示されるように、 シリコン窒化膜サイドウォール 18の 上端の開口幅よりも、 ゲート電極の下面の幅が小さい。 シリコン窒化膜サイドウ オール 18の上端の開口幅を d、 ゲート電極の下面の幅を b、 シリコン窒化膜サ イドウォールの高さを eとすると、 関係 0く （d— b) Z2 e<0. 15が満た される。 例えば、 d = 0. 25 m、 e = 0. 20 mの場合、 0. 19 m< b<0. 25 mとなる。
シリコン窆化膜のサイドウォール 18を図 41に示されるような形状とするこ とにより、 開口部がエッチングの際にイオンやラジカルを遮蔽することがない。 このため、 多結晶シリコン残りが発生するのを防ぐことができる。 一方、 シリコ ン窒化膜サイドウオール 18の外側 （多結晶シリコンのサイドウオール 20の 側） は、 異方性エッチングの特性上ほぼ垂直となるので、 多結晶シリコン残りは 起きにくい。 しかし、 （d— b) Z2e>0. 15なる条件では、 シリコン窒化 膜サイドウォール 18の外側は、 もはや垂直ではなく、 逆テーパー形状となって しまうので、 多結晶シリコンのサイドウォール 20をエッチングした際に、 多結 晶シリコン残りが発生してしまう。 従って、 0く （d— b) Z2 eく 0. 15で あることが好ましい。
次に、 図 41に示される半導体装置の製造工程を図 42 (a) ~ (f) を参照 して説明する。
図 42 (a) 〜 （f) は、 実施形態 12の導体装置の製造工程を示す。 なお、 図 42 (a) 〜 （f) は、 半導体装置の素子分離領域上での断面図である。
ゲート酸化工程後に、 多結晶シリコン膜 34および絶縁膜 31を形成する （図 42 (a) ) 。 次に、 フォトレジストを用いて絶縁膜 31の一部をエッチングし、 パターニングする （図 42 (b) ) 。 次に、 絶縁膜 31をマスクとして異方性ェ ツチングを行い、 多結晶シリコン膜 34をパターニングする （図 42 (d) ) 。 次に、 等方性エッチング （もしくは等方性エッチングの要素が強いエッチング） を行い、 多結晶シリコン膜 34の幅を小さくする （図 42 (d) ) 。 次に図 36 (a) 〜 （c) を参照して上述した工程によりシリコン窒化膜のサイドウォール 18を形成する （図 42 (e) ) 。 次に、 多結晶シリコンのサイドウォールを形 成する （図 42 (f) ) 。
本実施形態の半導体装置によっても、 多結晶シリコン膜 34および多結晶シリ コンのサイドウオール 20の一部をエッチングする際に多結晶シリコン残りを抑 えることができる。 従って、 多結晶シリコン残りを除去するための等方性エッチ ングの量を減らすことができ、 ゲート電極間のマージンを減少させることができ る。 従って、 半導体装置を高集積化することが可能になる。 (実施形態 13)
F = 0. 18 mルールに基づいて、 W— CDMA (ワイドパンド ' CDM A) の素子を本発明の原理に従って作成した。 なお、 低消費電力 ·高駆動力を図 るため、 図 25に示される半導体基板 （ゥエル領域） とゲート電極が短絡された 動的閾値可変トランジスタ （DT— MOS： Dynami c t hr e sho l d-MOS) 素子を用いて W— CDMAの回路を構成した。 動作電圧としては、 内部 0. 5V、 I/O部 3. 3Vとした。 この時、 0. 18 mルールに基づい て作成した通常構造の MOS素子 （内部 1. 8V動作） で構成した W— CDMA 回路と比較し、 本発明の原理に従って作成した素子を用いた回路では、 消費電力 が約 1/52であった。 動作速度は同一であった （マッチドフィルター単体では、 3ノ 234の消費電力であった） 。 本発明の素子を用いた W— CDMAチップと、 メモリ （フラッシュ、 SRAM、 DRAM, ROM等） と、 本発明の素子で構成 された液晶ドライパーを表示素子として有する液晶パネル、 および本発明の素子 で構成された通信素子等を組み合わせることにより、 省電力の携帯電話 （情報処 理装置） が実現できた。 この省電力の携帯電話では、 通常構造の 0. 18^mル ールの MOS素子 （内部 1. 8V動作） の素子で携帯電話を構成する場合と比較 し、 電池の寿命が約 10倍になった。
なお、 上述した実施形態のうち、 異なる実施形態で説明された特徴を組み合わ せることは、 本発明の範囲内である。 産業上の利用可能性
本発明の半導体装置および本発明の半導体装置を製造する方法によって製造さ れた半導体装置では、 ソース領域は、 活性領域とゲート酸化膜とが接する第 1の 面より上方に存在する第 1のソース領域と、 第 1の面より下方に存在する第 2の ソース領域とを含み、 ドレイン領域は、 第 1の面より上方に存在する第 1のドレ イン領域と、 第 1の面より下方に存在する第 2のドレイン領域とを含み、 ソース 領域およびドレイン領域の少なくとも一方は、 コンタクト配線と接触するための 第 2の面を有し、 第 2の面は、 第 1の面に対して傾いている。 また、 第 2の面は、 素子分離領域の表面と 8 0度以下の角度で交差する。 このため、 ソース ' ドレイ ン領域の占有面積を縮小し、 ソース ' ドレイン領域部の寄生容量、 寄生抵抗を減 少させることができる。 また、 ソース · ドレイン領域と上部配線を接続するコン タク卜の歩留まりが向上する。
本発明では、 活性領域上のソース · ドレイン領域の占有面積に対し、 表面積を 大きくすることが可能である。 このため、 ソース · ドレイン領域と上部配線 （コ ンタクト配線） との接触部における接触面積が大きくなり、 接触抵抗が低減でき る。
また、 イオン注入ではなく、 固層拡散によりソース · ドレイン領域の接合深さ を決めているため、 非常に浅い接合を形成することが可能となり、 トランジスタ の短チャネル効果を抑制することが可能となる。
また、 チャネル領域からコンタクト孔までの距離が、 著しく近いため、 電流が 流れる高抵抗の不純物拡散層領域の距離が非常に短く、 寄生抵抗が非常に小さく なる。
また、 不純物拡散層領域は、 チャネル近傍まで 1 X 1 0 2 Q c m3より濃い濃 度となっているため、 不純物拡散層領域の抵抗も非常に小さく、 さらなる寄生抵 杭の低減が可能となっている。 このため、 トランジスタの駆動電流が増大する効 果がある。
また、 コンタクトの大きさを変化させることなく、 素子の占有面積、 特にソ一 ス · ドレイン領域の占有面積を縮小できるため、 ソース · ドレイン領域と半導体 基板 （一般的な C MO Sの場合、 ソース ' ドレイン領域と逆導電型のゥエル領 域） との接合面積を、 コンタクト抵抗を犠牲にすることなく小さくすることが可 能になる。 このため、 接合容量が効果的に低減される。 コンタクト抵抗を犠牲に することなく、 占有面積の縮小化、 寄生容量 （接合容量） の低減、 および寄生抵 抗の低減が可能となり、 非常に大きな相互コンダク夕ンスを得ることができる。 また、 容量が小さくなるので、 本発明の半導体装置を用いて設計した回路のスピ ードが向上する。
本発明では、 上述したように電流の流れ道に占める抵抗の高い領域の割合が非 常に少なく、 通常の半導体装置と比較し、 ソース · ドレイン領域の寄生抵抗が減 少する。 さらに、 チャネル領域近傍のソ一ス · ドレイン領域から、 コンタクトに 近づく程電流の流れる経路が広がり、 非常に寄生抵抗が小さくなる。 これらの効 果により、 素子の電流駆動能力が増加し、 相互コンダクタンスが向上する。'

Claims

請求の範囲
1 . 素子分離領域と活性領域とを有する半導体基板と、
前記活性領域上にゲート絶縁膜を介して設けられ、 側壁の少なくとも一部がゲ 一ト電極側壁絶縁膜で覆われたゲート電極と、
前記ゲ一ト電極の両側に前記ゲー卜電極側壁絶縁膜を介してそれぞれ設けられ たソース領域およびドレイン領域と
を備え、
前記ソース領域は、 前記活性領域と前記ゲート酸化膜とが接する第 1の面より 上方に存在する第 1のソース領域と、 前記第 1の面より下方に存在する第 2のソ —ス領域とを含み、
前記ドレイン領域は、 前記第 1の面より上方に存在する第 1のドレイン領域と、 前記第 1の面より下方に存在する第 2のドレイン領域とを含み、
前記ソース領域および前記ドレイン領域の少なくとも一方は、 コンタク卜配線 と接触するための第 2の面を有し、 前記第 2の面は、 前記第 1の面に対して傾い ており、
前記第 1のソース領域の少なくとも一部は、 前記素子分離領域の上に存在し、 前記第 1のドレイン領域の少なくとも一部は、 前記素子分離領域の上に存在し、 前記第 2の面は、 前記素子分離領域の表面と 8 0度以下の角度で交差する、 半 '
2 . ゲート長方向に沿う切断面において前記第 2の面は上に凸の形状を有し、 前記第 2の面の前記第 1の面からの高さは、 前記ゲ一ト電極から離れるに従つ て単調に減少する、 請求の範囲第 1項に記載の半導体装置。
3. ゲート長方向に沿う切断面において前記第 2の面は下に凸の形状を有し、 前記第 2の面の前記第 1の面からの高さは、 前記ゲ一ト電極から離れるに従つ て単調に減少する、 請求の範囲第 1項に記載の半導体装置。
4. 前記第 2の面は凹凸を有する、 請求の範囲第 2項に記載の半導体装置。
5 . 前記第 2の面は凹凸を有する、 請求の範囲第 3項に記載の半導体装置。
6 . 前記第 2のソース領域と前記半導体基板とにより形成される接合のゲート 長方向に沿う切断面における前記第 1の面からの深さは、 前記ゲ一ト電極から離 れるに従って単調に増加し、
前記第 2のドレイン領域と前記半導体基板とにより形成される接合のゲート長 方向に沿う切断面における前記第 1の面からの深さは、 前記ゲート電極から離れ るに従って単調に増加する、 請求の範囲第 1項に記載の半導体装置。
7 . ゲート長方向に沿う切断面における前記第 1のソース領域の前記ゲ一ト長 方向の幅と、 前記切断面における前記第 1のドレイン領域の前記ゲート長方向の 幅との少なくとも一方は、 前記切断面における前記ゲ一ト電極側壁絶縁膜の前記 ゲ一ト長方向の幅と前記切断面における前記ゲート電極の前記ゲート長方向の幅 との和よりも等しいか大きい、 請求の範囲第 1項に記載の半導体装置。
8 . 前記素子分離領域の表面は、 前記第 1の面よりも上方に存在する、 請求の 範囲第 1項に記載の半導体装置。
9 . ゲート長方向に沿う切断面における前記ゲ一ト電極側壁絶縁膜の端部から 前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距 離は、 前記切断面における前記ゲート電極の前記ゲート長方向の幅よりも小さい、 請求の範囲第 1項に記載の半導体装置。
1 0. ゲート長方向に沿う切断面における前記ゲート電極の端部から前記素子 分離領域のうち前記ゲート電極の端部に最も近い点までの距離は、 前記切断面に おける前記ゲート電極の高さよりも大きい、 請求の範囲第 1項に記載の半導体装
1 1 . ゲー卜長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部か ら前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの 距離は、 前記切断面における前記ゲート電極側壁絶縁膜の高さよりも小さい、 請 求の範囲第 1項に記載の半導体装置。
1 2 . ゲート長方向に沿う切断面における前記第 1の面から前記ゲート電極の 上面までの距離は、 前記第 1の面から前記切断面において前記第 1のソース領域 の表面が前記ゲート電極側壁絶縁膜と接する点までの距離と、 前記第 1の面から 前記切断面において前記第 1のドレイン領域の表面が前記ゲート電極側壁絶縁膜 と接する点までの距離との少なくとも一方よりも小さい、 請求の範囲第 1項に記 載の半導体装置。
1 3 . 前記第 2のソース領域と前記半導体基板とにより形成される接合のゲー ト長方向に沿う切断面における前記第 1の面からの深さは、 前記切断面における 前記ゲ一ト電極側壁絶縁膜の前記ゲート長方向の幅の 0. 8倍から 2倍の範囲内 であり、
前記第 2のドレイン領域と前記半導体基板とにより形成される接合のゲート長 方向に沿う切断面における前記第 1の面からの深さは、 前記切断面における前記 ゲート電極側壁絶縁膜の前記ゲート長方向の幅の 0 . 8倍から 2倍の範囲内であ る、 請求の範囲第 1項に記載の半導体装置。
14. 前記第 1のドレイン領域の少なくとも一部における前記第 1のドレイン 領域の導電型を決定する不純物の濃度は 1 X 102Qノ cm3よりも大きく、 前記第 2のドレイン領域の少なくとも一部における前記第 2のドレイン領域の 導電型を決定する不純物の濃度は 1 X 102 QZ cm3よりも大きく、
前記第 1のソ一ス領域の少なくとも一部における前記第 1のソース領域の導電 型を決定する不純物の濃度は 1 X 102GZcm3よりも大きく、
前記第 2のソース領域の少なくとも一部における前記第 2のソース領域の導電 型を決定する不純物の濃度は 1 X 102GZcm3よりも大きい、 請求の範囲第 1 項に記載の半導体装置。
15. 前記第 1のソース領域の少なくとも一部は多結晶シリコン膜から形成さ れており、
前記第 1のドレイン領域の少なくとも一部は多結晶シリコン膜から形成されて いる、 請求の範囲第 1項に記載の半導体装置。
16. 前記第 1のソース領域の少なくとも一部はシリコンゲルマ膜から形成さ れており、
前記第 1.のドレイン領域の少なくとも一部はシリコンゲルマ膜から形成されて いる、 請求の範囲第 1項に記載の半導体装置。
17. 前記多結晶シリコン膜のグレインサイズは、 ゲ一ト長方向に沿う切断面 における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲー ト電極側壁絶縁膜の端部に最も近い点までの距離よりも小さい、 請求の範囲第 1 5項に記載の半導体装置。
1 8 . 前記シリコンゲルマ膜のグレインサイズは、 ゲート長方向に沿う切断面 における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲ一 ト電極側壁絶縁膜の端部に最も近い点までの距離よりも小さい、 請求の範囲第 1 6項に記載の半導体装置。
1 9 . 前記第 2のソース領域と前記第 2のドレイン領域との少なくとも一方は、 前記第 1のソース領域となる層または前記第 1のドレイン領域となる層に前記 活性領域の導電型と逆の導電型の不純物を注入する工程と、
熱拡散によって前記第 1のソース領域となる層または前記第 1のドレイン領域 となる層から前記活性領域へ前記不純物を拡散させる工程と
を含む処理により形成されている、 請求の範囲第 1項に記載の半導体装置。
2 0. 前記第 1のソース領域となる層の拡散係数と、 前記第 1のドレイン領域 となる層の拡散係数との少なくとも一方は、 前記半導体基板の拡散係数よりも大 きい、 請求の範囲第 1 9項に記載の半導体装置。
2 1 . 半導体基板と、 前記半導体基板上に設けられた複数の電界効果トランジ ス夕とを備えた半導体装置であって、
前記複数の電界効果トランジス夕のそれぞれは、
前記半導体基板上に設けられたゲ一ト電極と、
前記ゲ一ト電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲ一ト電極の側壁に前記ゲ一ト電極側壁絶縁膜を介して形成された、 ソー ス領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲ一ト電極は、 第 1 非絶縁性膜を
S4 複数の領域に分離する工程を含む処理により形成されており、 前記複数の電界効果トランジスタの複数の導電性膜は、 第 2の非絶縁性膜を複 数の領域に分離する工程を含む処理により形成されている、 半導体装置。
2 2 . 半導体基板と、 前記半導体基板上に設けられた複数の電界効果トランジ ス夕とを備えた半導体装置であって、 - 前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上に設けられたゥェル領域と、
前記ゥエル領域上にゲート絶縁膜を介して設けられたゲート電極と、 前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、 ソ一 ス領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲ一ト電極は、 第 1の非絶縁性膜を 複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、 第 2の非絶縁性膜を複 数の領域に分離する工程を含む処理により形成されている、 半導体装置。
2 3 . 前記複数の電界効果トランジスタの少なくとも 1つは、 前記ゥエル領域 に電位を与えるための、 前記ゥエル領域に設けられた端子をさらに含み、 前記半導体装置は、 前記端子に接続された電圧発生回路をさらに備え、 前記電圧発生回路は、 前記複数の電界効果トランジスタの前記少なくとも 1つ がァクティブ状態かスタンドバイ状態かに応じて前記ゥエル領域の電位を変化さ せる、 請求の範囲第 2 2項に記載の半導体装置。
2 4. 半導体基板と、 前記半導体基板上に設けられた複数の電界効果トランジ ス夕とを備えた半導体装置であって、
前記複数の電界効果卜ランジス夕のそれぞれは、
素子分離領域と、
第 1導電型の深いゥエル領域と、
前記第 1導電型の深いゥエル領域内に形成された前記第 1導電型とは逆の第 2 導電型の浅いゥエル領域と、
前記第 2導電型の浅いゥエル領域上にゲ一ト絶縁膜を介して設けられたゲート 電極と、
前記ゲー卜電極の側壁に形成されたゲ一卜電極側壁絶縁膜と、
前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、 ソー ス領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲ一卜電極は、 第 1の非絶縁性膜を 複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果卜ランジス夕の複数の導電性膜は、 第 2の非絶縁性膜を複 数の領域に分離する工程を含む処理により形成されており、
前記複数の亀界効果トランジスタの少なくとも 1つは、 前記第 2導電型の浅い ゥエル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであ り、
前記動的閾値トランジスタの前記浅いゥエル領域は、 前記素子分離領域および 前記深いゥエル領域によって前記複数の電界効果トランジスタのうちの他の電界 効果トランジスタの浅いゥエル領域と電気的に分離されている、 半導体装置。
2 5 . 半導体基板上の第 1の非絶縁性膜を所定のパターンにパターンニングす ることにより、 第 1の非絶縁性膜パターンを形成する工程と、
前記第 1の非絶縁性膜パターンの側壁に側壁絶縁膜を形成する工程と、 第 2の非絶縁性膜を堆積する工程と、
前記第 1の非絶縁性膜パターンの上部から前記第 2の非絶縁性膜がなくなるま で異方性エッチングを行うことにより、 前記第 1の非絶縁性膜パターンの側壁に、 前記側壁絶縁膜を介して前記第 2の非絶縁性膜からなるサイドウオールを形成す る工程と、
前記側壁絶縁膜に対して選択性のあるエッチングにより前記第 1の非絶縁性膜 パターンおよび前記サイドウォ一ルをパターンニングすることにより、 ゲート電 極となる層と、 ソース領域となる層と、 ドレイン領域となる層とを形成する工程 と
を含む、 半導体装置の製造方法。
2 6 . 前記ゲート電極となる層と、 前記ソース領域となる層と、 前記ドレイン 領域となる層とに同時にドナーもしくはァクセプタとなる不純物を注入する工程 をさらに含む、 請求の範囲第 2 5項に記載の半導体装置の製造方法。
2 7 . 前記側壁絶縁膜に対して選択性のあるエッチングは、 等方成分を含む異 方性エッチングである、 請求の範囲第 2 5項に記載の半導体装置の製造方法。
2 8 . 前記側壁絶縁膜に対して選択性のあるエッチングは、 異方性エッチング を行った後に等方性エッチングを行うことである、 請求の範囲第 2 5項に記載の 半導体装置の製造方法。
2 9 . 前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散 係数との少なくとも一方は、 前記半導体基板の拡散係数よりも大きい、 請求の範 囲第 2 5項に記載の半導体装置の製造方法。
3 0 . 半導体基板上の第 1の非絶縁性膜の上に第 1の絶縁膜を被着する工程と、 前記第 1の非絶縁性膜と前記第 1の絶縁膜とを所定のパターンにパターンニン グすることにより、 第 1の非絶縁性膜パターンと第 1の絶縁膜パターンとを形成 する工程と、
前記第 1の非絶縁性膜パターンと前記第 1の絶縁膜パターンとの側壁に側壁絶 縁膜を形成する工程と、
第 2の非絶縁性膜を堆積する工程と、
前記第 1の絶縁膜パターンの上部から前記第 2の非絶縁性膜がなくなるまで異 方性エッチングを行うことにより前記第 1の非絶縁性膜パターンと前記第 1の絶 縁膜パ夕一ンとの側壁に前記側壁絶縁膜を介して前記第 2の非絶縁性膜からなる サイドウオールを形成する工程と、
前記第 1の絶縁膜パターンを選択的に除去し、 前記第 1の非絶縁性膜パターン の表面を露出する工程と、
側壁絶縁膜に対して選択性のあるエッチングにより前記非絶縁性膜パターンと 前記サイドウォールとをパターンニングすることにより、 ゲート電極となる層と、 ソース領域となる層と、 ドレイン領域となる層とを形成する工程と
を含む、 半導体装置の製造方法。
3 1 . 前記ゲート電極となる層と、 前記ソース領域となる層と、 前記ドレイン 領域となる層とに同時にドナーもしくはァクセプ夕となる不純物を注入する工程 をさらに含む、 請求の範囲第 3 0項に記載の半導体装置の製造方法。
3 2 . 前記側壁絶縁膜に対して選択性のあるエッチングは、 等方成分を含む異 方性エッチングである、 請求の範囲第 3 0項に記載の半導体装置の製造方法。
3 3 . 前記側壁絶縁膜に対して選択性のあるエッチングは、 異方性エッチング を行った後に等方性エッチングを行うことである、 請求の範囲第 3 0項に記載の 半導体装置の製造方法。 -
3 4 . 前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散 係数との少なくとも一方は、 前記半導体基板の拡散係数よりも大きい、 請求の範 囲第 3 0項に記載の半導体装置の製造方法。
3 5 . 表示素子と、 前記表示素子を制御する演算素子と
を含む電池駆動可能な情報処理装置であって、
前記演算素子は、 請求の範囲第 1項に記載の半導体装置を含む回路によって構. 成されている、 情報処理装置。
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