WO2001033633A1 - Semiconductor memory and method of driving semiconductor memory - Google Patents

Semiconductor memory and method of driving semiconductor memory Download PDF

Info

Publication number
WO2001033633A1
WO2001033633A1 PCT/JP2000/007533 JP0007533W WO0133633A1 WO 2001033633 A1 WO2001033633 A1 WO 2001033633A1 JP 0007533 W JP0007533 W JP 0007533W WO 0133633 A1 WO0133633 A1 WO 0133633A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate electrode
ferroelectric
region
voltage
gate
Prior art date
Application number
PCT/JP2000/007533
Other languages
English (en)
French (fr)
Inventor
Yasuhiro Shimada
Koji Arita
Kiyoshi Uchiyama
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US09/869,522 priority Critical patent/US6396095B1/en
Priority to EP00971698A priority patent/EP1154487A4/en
Publication of WO2001033633A1 publication Critical patent/WO2001033633A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Definitions

  • the present invention relates to a semiconductor memory device and a driving method thereof.
  • the present invention relates to a field-effect transistor having a ferroelectric film at a gate, a nonvolatile semiconductor memory device, and a driving method thereof.
  • ferroelectric FET A conventional field effect transistor having a ferroelectric film at its gate (hereinafter referred to as a ferroelectric FET) will be described with reference to FIG.
  • the ferroelectric FET has an insulating film 4 as an adhesion layer, a ferroelectric film 3 and a gate electrode 1 on a silicon substrate 8 in which a source region 5 and a drain region 6 are formed. 5 are sequentially formed, and a channel region 7 is formed between the source region 5 and the drain region 6 in the silicon substrate 8.
  • the ferroelectric film 3 can be polarized upward or downward, and the threshold voltage of the ferroelectric FET can be set to one of two different values in accordance with these two polarization states. If it can be set, the upward or downward polarization formed in the ferroelectric film 3 is maintained as long as the polarization state of the ferroelectric film 3 is maintained, so that data is stored in the ferroelectric FET. You.
  • the word line W is connected to the gate electrode 15 of the ferroelectric FET, the bit line ⁇ is connected to the drain region 6, and the source line S is connected to the source region 5, as shown in FIG. A memory cell is formed at each intersection of the array.
  • FIG. 6 shows a planar structure of a memory cell array in which the above-mentioned memory cells are arranged in a matrix.
  • Mll, M12, M21, and # 22 are ferroelectric FETs constituting the memory cells Cll, C12, C21, and C22 located at the respective intersections of the memory cell array
  • W1 Is a word line connected to each gate of the ferroelectric FETM11 and the ferroelectric FETM12
  • W2 is a word line connected to each gate of the ferroelectric FETM21 and the ferroelectric FETM22
  • S1 is S2 is a source line connected to the sources of the ferroelectric FETM11 and the ferroelectric FETM12
  • S2 is a source line connected to the sources of the ferroelectric FETM21 and the ferroelectric FETM22
  • B1 is Each of the ferroelectric FETM 11 and ferroelectric FETM21 B2 is a bit line connected to the drains of the ferroelectric FETM
  • the logic state of a memory cell is identified by whether the ferroelectric FET of the selected memory cell is on or off. Whether the ferroelectric FET is on or off depends on whether the channel region 7 of the ferroelectric FET is conductive or not.
  • a gate voltage is applied to the gate electrode 15 of the ferroelectric FET, depending on the two polarization states of the ferroelectric film 3, one of the polarization states turns on the ferroelectric FET and the other turns on. In this polarization state, a gate voltage that turns off the ferroelectric device FET exists at two different threshold voltages ⁇ ′,!. Therefore, when such a gate voltage is applied to the gate electrode 15, the on-state ferromagnetic 7 MiFF: T]! Is "1", and the ferroelectric FET in the off-state is "1". The logic decides to be "0".
  • the bit line B 1 is discharged to a low potential, and then the voltage of the source line S 1 is changed.
  • the read voltage is raised to the ⁇ voltage, and then the voltage of the word line W 1 is set to the above-mentioned two threshold voltages.
  • the state of the ferroelectric film 3 of the ferroelectric element FETM 11 is low and the state of the value voltage, that is, if the logic of the ferroelectric FETM 11 is “1”, the ferroelectric When FETM 11 is on, current flows from source line S 1 to bit line B 1, so bit line B 1 is full? As a result, the voltage of the bit line B 1 rises.
  • the state of the ferroelectric film 3 of the ferroelectric FETM 11 is a high threshold voltage state, that is, if the logic power of the ferroelectric FETM 11 is “0”, the ferroelectric FETM 1 Since bit 1 is off, bit line ⁇ 1 is not charged and the voltage on bit line B 1 remains low, so the memory cell is held depending on whether the voltage on bit line B 1 is high or low. It is possible to determine the logical state in which it is running.
  • the ferroelectric FET must be enhanced according to the polarization state of the ferroelectric film. If one of the enhancement type and the division type is made to correspond to the two logical values while being set to the either of the enhancement type and the division type, data can be read without applying a voltage to the word line.
  • the power of the ferroelectric FET of the dielectric type is always "1", that is, normally 'on', even if the gate voltage is zero, so the unselected memory cells hold If it is "1", will the data flow from the bit line to the source line through this unselected memory cell nowadays : Since the flow end is formed, the problem that the potential of the bit line changes depending on the state of the unselected memory cell occurs.
  • JP 8- 1 thirty-nine thousand two hundred and eighty-six discloses a main Moriseru selected, be provided with a respective selection river transistors riij the word lines and the bit lines becomes necessary (, For this reason, there is a new problem that the number of elements constituting the memory cell increases.
  • the present invention aims to solve the above-mentioned problems and to reduce the area of the memory cell by reducing the area of the memory cell by reducing the area of the memory cell while preventing the occurrence of disturbance during data reading. I do.
  • a semiconductor memory device is formed on a semiconductor substrate via a channel region.
  • the semiconductor memory device of the present invention even when a positive voltage is applied to the first gate electrode with the semiconductor substrate and the second gate electrode at the ground potential during the data read operation, Since there is no effect on the polarization of the ferroelectric film which controls the conducting or non-conducting state, the polarization is not reduced or disturbed due to the application of the voltage to the gate electrode during the read operation.
  • the first gate electrode plays a role of a gate for selecting a connection between the drain region and the bit line, a selection transistor for the bit line is not required, so that the area of the memory cell can be reduced.
  • the memory cell can be composed of a small number of elements. Therefore, the memory cell and thus the memory cell array can be reduced.
  • the first gate electrode is connected to a lead line
  • the second gate electrode is connected to a first transistor parallel to the word line via a select transistor.
  • the gate electrode of the select transistor is connected to a second control line parallel to the bit line, which is connected to the control line.
  • connection state between the second gate electrode and the first control line can be controlled by controlling the ON / OFF of the selection transistor by the second control line, so that the semiconductor memory device is arranged in a matrix.
  • the first control line and the second control line can read and bite data into a memory cell of a desired bit among a plurality of memory cells. it can.
  • a method for driving a semiconductor memory device includes a source region and a drain region of a field-effect transistor formed on a semiconductor substrate via a channel region; an insulating film formed on a #conductor substrate; A first gate electrode formed on the film and having a gate length shorter than the length of the channel region; and a ferroelectric formed to cover the first gate electrode and to be in contact with the insulating film on both sides.
  • a method of driving a semiconductor memory device including a film and a second gate electrode formed so as to cover the ferroelectric film is assumed, when reading data, the first gate electrode and the semiconductor substrate are used. When data is written or erased between the second gate electrode and the semiconductor substrate, a voltage is applied between the second gate electrode and the semiconductor substrate.
  • the polarization state of the ferroelectric film is determined. Therefore, the stored data can be read. In this case, even if a positive voltage is applied to the first gate electrode, the polarization state of the ferroelectric film is not affected, so that the polarization decreases with the application of the voltage to the gate electrode during the read operation. That is, no disturbance occurs.
  • a voltage is applied between the second gate electrode and the semiconductor substrate and a voltage that changes the direction of polarization is applied to the ferroelectric film, data can be written or erased.
  • FIG. 1 is a sectional view of a semiconductor memory device according to one embodiment of the present invention.
  • FIGS. 2A and 2B are cross-sectional views illustrating the operation of the body memo device according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a memory cell constituted by the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is a sectional view of a conventional semiconductor memory device.
  • FIG. 5 is a circuit diagram of a memory cell constituted by a conventional half body '!: S device.
  • FIG. 6 is a circuit diagram of a memory cell array configured using a conventional device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a cross-sectional view of a semiconductor memory device according to one embodiment
  • FIGS. 2A and 2B are cross-sectional views illustrating the operation of the semiconductor memory device according to one embodiment.
  • an insulating film 4 is formed on a silicon substrate 8 on which a source region 5 and a drain region 6 are formed, and a first gate electrode 1 is formed on the insulating film 4, A ferroelectric film 3 is formed on the gate electrode 1 so as to cover the first gate electrode, and a second gate electrode 2 is formed so as to cover the ferroelectric film 3.
  • the first gate electrode 1 and both sides of the ferroelectric film 3 are in contact with the insulating film 4, and a part of the region of the ferroelectric film 3 that is in contact with the insulating film 4, Source area 5 and the drain region 6.
  • a region between the source region 5 and the drain region 6 in the silicon substrate 8 becomes a channel region 7.
  • the silicon substrate 8 is a p-type silicon substrate, and the source region 5 and the drain region 6 are doped with n-type impurities.
  • the region where the ferroelectric film 3 is in contact with the insulating film 4 is the potential difference given between the second gate electrode 2 and the silicon substrate 8 strongly induced? 2) It is distributed to the main film 3 and the insulating film 4.
  • the t-position distributed in the ferroelectric film 3 is a ferroelectric range (when a triangular pressure is applied to the second gate electrode 2 so as to be larger than the polarization inversion pressure of the present example 3, the ferroelectricity is induced.
  • the polarization of the region of the Hi main membrane 3 which is in contact with the insulating membrane 4 becomes downward.
  • the downward polarization of the ferroelectric film 3 is applied to a region of the channel region 7 other than a region immediately below the first gate electrode 1.
  • the potential of the region between the channel region 7 excluding the region under the first gate electrode 1 and the silicon J-plate 8 is lowered. Act on. That is, a through channel region is formed in a region of the channel region 7 excluding a region below the first gate electrode 1 by 0 °. Since the ferroelectric f!
  • the first depletion layer 9 extends from the source region 5 and the drain region 6 to form a conduction channel. Form an area.
  • the conduction channel region is also interrupted in a region immediately below the first gate electrode 1. Accordingly, the channel region 7 is a force that is partially conducting; the ferroelectric FET is in a non-conducting state.
  • the second gate voltage is a gate voltage that is ⁇ with respect to the silicon substrate 8 and is such that the potential difference distributed to the ferroelectric film 3 is larger than the polarization inversion voltage of the ferroelectric film 3.
  • the polarization of the region of the ferroelectric film 3 which is in contact with the insulating film 4 becomes upward.
  • the upward polarization of the ferroelectric film 3 induces a positive charge at the interface between the ferroelectric film 3 and the silicon substrate 8, but the positive charge is accumulated at the interface, so that the silicon substrate 8 is depleted. No layer is formed. Therefore, since the potential at the interface between the ferroelectric film 3 and the silicon substrate 8 is the same as the potential of the silicon substrate 8, no partial conduction channel region is formed in the channel region 7.
  • the first depletion layer 9 depends on whether the polarization of the ferroelectric film 3 is downward or upward. May or may not be possible. And, regardless of the polarization of the ferroelectric film 3, the ferroelectric ft! Body FET is in a non-conductive state. This state is maintained as long as the polarization of the ferroelectric film 3 remains, so that the ferroelectric FET can store data.
  • the depletion 9 of 1 is not formed, and the application of the voltage to the first gate electrode 1 causes the first gate electrode 1 Even if the depletion debris 10 of i2 is formed in the region immediately below, the channel region is non-conductive. As a result, the flow does not flow between the drain and the source because the ferroelectric FET remains off.
  • FIG. 3 is a circuit diagram showing a configuration of a memory cell using the semiconductor memory device according to the present embodiment.
  • the first gate electrode 1 of the ferroelectric FET is connected to a word line W
  • the second gate electrode 2 is connected to a first control line parallel to the word line W via a selection transistor TP.
  • WP the gate of the select transistor TP is connected to a second control line BP parallel to the bit line B
  • the source region 5 is connected to the source line S
  • the drain region 6 is connected to the bit line B
  • the well region 11 is connected to the source line S.
  • all the lines connected to the memory cells are set to a low potential, for example, a ground voltage, then the potential of the source line W is set to a high potential, and then the source line S is set to a high potential.
  • a low potential for example, a ground voltage
  • the potential of the source line W is set to a high potential
  • the source line S is set to a high potential.
  • the ferroelectric FET of the selected memory cell since the ferroelectric FET of the selected memory cell is off regardless of the polarization state, only the polarization state of the selected memory cell can be detected as the potential of the bit line B. That is, the first gate electrode 1 has a role of a gate for selecting a connection with the bit line B. Further, even if the word line W is set to a high potential in the read operation, no disturbance occurs for the above-described reason.
  • Erasure of data that is, a state where the ferroelectric FET is off even when a voltage is applied to the first gate electrode 1, is achieved by making the polarization of the ferroelectric film 3 upward.
  • the first control line WP is set to a low potential, for example, a ground potential, and the second control line BP connected to the selected memory cell is set to a high potential, thereby turning on the selection transistor TP and setting the second gate.
  • the electrode 2 and the first control line WP are set to the same potential.
  • the word line W is kept at a low potential
  • the bit line B, the source line S and the well region 11 are raised.
  • the ferroelectric film 3 is polarized upward by setting the potential. If the cell regions 11 of some memory cells are provided in the bit line direction in common, the data of the memory cells having the common cell region 11 can be collectively erased.
  • the ferroelectric film of the memory cell to which data is written Only the polarization of 3 needs to be turned upward.
  • the selection transistor TP is turned on, and the second gate electrode 2 and the first control line WP are set to the same potential.
  • the well region 11 is kept at a low potential, for example, a ground potential, and a positive voltage equal to or higher than the voltage at which the polarization of the ferroelectric film 3 is reversed is applied to the first control line WP. In this manner, data can be written into a desired memory cell.
  • the semiconductor memory device As described above, in the semiconductor memory device according to the present embodiment, it is necessary to store the binary logical state in correspondence with the state of the polarization of the ferroelectric film being upward or downward.
  • the stored logic state can be read as long as the polarization state of the ferroelectric film is maintained, and the desired memory cell can be selected to erase and write data.
  • the semiconductor memory device and its driving method of the present invention disturb does not occur at the time of reading data, and the memory cell can be composed of a small number of elements.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

明 細 書
半導体記憶装置及びその駆動方法 技術分野
本発明は、ゲートに強誘電体膜を有する電界効果型トランジスタ力、らなる不揮発性の 半導体記憶装置及びその駆動方法に関する。 背景技術
ゲートに強誘電 ί本膜を有する従来の電界効果型トランジスタ（以下強誘電体 FETと 称する。）について、図 4を参照しながら説明する。
図 4に示すように、強誘電体 FETは、ソース領域 5及びドレイン領域 6が作り込まれた シリコン^板 8の上に、密着層としての絶縁膜 4、強誘電体膜 3及びゲート電極 1 5が順 次形成されることにより構成されており、シリコン基板 8におけるソース領域 5とドレイン領 域 6との問にチャネル領域 7が形成される。この構成において、強誘電体膜 3には上向 き又は下向きの分極ができると共に、これら 2つの分極状態に対応して、強誘電体 FET のしきい値電圧を 2つの異なる値のいずれかに設定できるものとすると、強誘電体膜 3 に形成される上向き又は下向きの分極は、強誘電体膜 3の分極状態が保持される限り 保持されるので、強誘電 ί本 FETにデータが記憶される。
強誘電体 FETのゲート電極 15にワード線 Wを接続し、ドレイン領域 6にビット線 Βを 接続し、ソース領域 5にソース線 Sを接続すれば、図 5に示すように、マ Wクス状のァレ ィの各交点にメモリセルが形成される。
図 6は、前記のメモリセルがマトリクス状に配置されたメモリセルアレイの平面構造を 示している。図 6において、 M l l、 M 12、 M21及び及び Μ22は、メモリセルアレイの各 交点に位置するメモリセル C l l、 C 1 2、 C21及び C22をそれぞれ構成する強誘電体 F ETであり、 W 1は強誘電体 FETM 1 1及び強誘電体 FETM12の各ゲートに接続される ワード線であり、 W2は強誘電体 FETM21及び強誘電体 FETM22の各ゲートに接続 されるワード線であり、 S 1は強誘電体 FETM 1 1及び強誘電体 FETM 12のソースに接 続されるソース線であり、 S2は強誘電体 FETM21及び強誘電体 FETM22の各ソース に接続されるソース線であり、 B 1は強誘電体 FETM 11及び強誘電体 FETM21の各ド レインに接続されるビット線であり、 B2は強誘電体 FETM 12及び強誘電体 FETM22 の各ドレインに接続されるビット線である。
メモリセルの論理状態は、選択したメモリセルの強誘電体 FETがオンであるか又はォ フであるかによって識別する。強誘電体 FETがオンであるか又はオフであるかは、強誘 電体 FETのチャネル領域 7が導通しているか又は導通していないによって決まる。強誘 電体 FETのゲート電極 15にゲート電圧が印加されたときに、強誘電体膜 3の 2つの分 極状態に応じて、一方の分極状態では強誘電体 FETがオンになる一方、他方の分極 状態では強誘電 ί本 FETがオフになるようなゲート電圧が 2つの互いに異なるしきい値電 ΓΕの ίί',!に存在する。そこで、このようなゲート電圧をゲ一ト電極 15に与えたときに、オン 状態である強誘 7 MiFF:Tの論]!は" 1 "であり、オフ状態である強誘 ϊΐΐ体 FETの論理は "0"であると約朿することにする。
この条件で、例えば、図 6におけるメモリセル C 1 1が保持している論理を知るには、ビ ット線 B 1を放電して低電位にしておいた後、ソース線 S 1の電圧を読み出し? ίί圧まで上 げ、その後、ワード線 W 1の?；圧を前述の 2つのしきい値電圧の問にする。このとき、強 誘電 ί本 FETM 1 1の強誘電体膜 3の状態が低しきレ、値電圧の状態であればすなわち強 誘電体 FETM 1 1の論理が " 1 "であれば、強誘電体 FETM 1 1はオン状態である力ら、 ソース線 S 1からビット線 B 1に向かって電流が流れるので、ビット線 B 1は充？ iされて該 ビット線 B 1の; ¾圧は上 する。 一方、強誘電体 FETM 1 1の強誘電体膜 3の状態が高 しきい ίΐιϊ電圧の状態であればすなわち強誘電体 FETM 1 1の論理力' ' 0"であれば、強 誘電体 FETM 1 1はオフ状態であるから、ビット線 Β 1は充電されないので該ビット線 B 1 の電圧は低いままである。従って、ビット線 B 1の電圧が高いか又は低いかによつて、メ モリセルが保持している論理状態を判別できる。
し力、しな力 Sら、データの読み出し毎にワード線に電圧を印加すると、該電圧の値が強 誘電体膜の分極状態を決める 2つのしきい値電圧の中問であっても、 "0"状態にある強 誘電体 FETの強誘電体膜には、徐々に " 1 "状態に近づく方向の電圧が印加されること になる。その結果、読み出し電圧が印加されたワード線につながる" 0"状態にある強誘 電体膜の状態は、読み出し動作毎に" "! "状態に近づくので、次第に" 0"ど ' 1 "との判別 が困難になっていくディスターブという現象が起きるという問題がある。
この問題を回避するべく、強誘電体膜の分極状態に応じて強誘電体 FETをェンハン スメント型及びディプリジョン型のいずれかにさせると共に、エンハンスメント型及びディ プリジョン型を 2つの論理値と対応させるようにすると、ワード線に電圧を印加することな くデータの読み出しが可能になる。
し力、しな力ら、ディプリジョン型の強誘電体 FETは、ゲート電圧がゼロでも常に" 1 "す なわちノーマリ'オンになっているから、選択されていないメモリセルが保持している論 理カ " 1 "であると、この選択されていないメモリセルを介してビット線からソース線に流れ る?！:流終路が形成されるので、ビット線の電位が、選択されていないメモリセルの状態 によって変化するという問題が発生する。
そのため、例えば特開平 8— 1 39286号公報に問示されているように、選択されたメ モリセルと、ワード線及びビット線との riijにそれぞれ選択川トランジスタを設けることが必 要になる (，このため、メモリセルを構成する素子数が^大するという新たな問題が発生 する。
すなわち、このような強誘?！:体 FETをマトリクス状に配列すると、メモリセノレと、ワード 線及びビット線との問にそれぞれ選択用トランジスタが必要になり、また、 メモリセルの 強誘' tli本 FETの基板は、少なくとも隣接するワード線又はビット線に繋がるメモリセルの 強誘 i ί本 FF Tの基板とゥエル領域によって? g気的に分離されていなければ、選択的な 善き込みができない。このため、メモリセルの大きさが、 1トランジスタ · 1キヤバシタ型のメ モリセルに比べて数倍程度に大きくなるという問題がある。 発明の^示
本発明は、前記の問題を解決し、データの読み出し時にディスターブが生じないよう にするど共-に、メモリセルを少ない素子によって構成できるようにしてメモリセルの面積を 低減することをほ的とする。
前記の目的を達成するため、本発明に係る半導体記憶装置は、半導体基板上にチ ャネル領域を介して形成された、？ 界効果型トランジスタのソース領域及びドレイン領域 と、半導体基板の上に形成された絶緣膜と、絶縁膜の上に形成され、チャネル領域の 長さよりも短いゲート長を冇する第 1のゲート電極と、第 1のゲート電極を覆うように形成 され、両側部が絶緣膜と接するように形成された強誘電体膜と、強誘電体膜を覆うよう に形成された第 2のゲート電極とを備えている。 本発明に係る半導体記憶装置によると、データの読み出し動作時に、半導体基板及 び第 2のゲート電極を接地電位にした状態で第 1のゲート電極に正の電圧を印加しても 、チャネル領域の導通又は非導通の状態を支配している強誘電体膜の分極に対する 影響はないので、読み出し動作時におけるゲート電極への電圧の印加に ί'μう分極の減 少すなわちディスターブは発生しない。
また、第 1のゲート電極は、ドレイン領域とビット線との接続を選択するゲートの役割を 担っているため、ビット線に対する選択トランジスタが不要になるので、メモリセルの面積 を低減できる。
従って、データの読み出し時にディスターブが生じないと共に、メモリセルを少ない素 によって構成できるためメモリセルひいてはメモリセルアレイの而穑を低減することが できる。
本発 π/ιに係る ^導体記 ¾装 において、第 1のゲート電極はヮ一ド線に接続されて おり、第 2のゲート電極は選択トランジスタを介して、ワード線と平行な第 1の制御線に接 続されており、選択トランジスタのゲート電極はビット線と平行な第 2の制御線に接続さ れていることが好ましレ、。
このようにすると、第 2の制御線により選択トランジスタのオン'オフを制御して第 2の ゲート電極と第 1の制御線との接続状態を制御できるため、半導体記憶装置がマトリク ス状に配置されてなるメモリセルアレイを構成する場合、第 1の制御線及び第 2の制御 線により、複数のメモリセルのうちの所望のビットのメモリセルに対してデータの読み出し 及び苦き込みをすることができる。
本発明に係る半導体記憶装置の駆動方法は、半導体基板上にチャネル領域を介し て形成された電界効果型トランジスタのソース領域及びドレイン領域と、、#導体基板上 に形成された絶縁膜と、絶縁膜の上に形成されチャネル領域の長さよりも短いゲート長 を有する第 1のゲート電極と、第 1のゲート電極を覆うように形成され両側部が絶縁膜と 接するように形成された強誘電体膜と、強誘電体膜を覆うように形成された第 2のゲート 電極とを備えた半導体記憶装置の駆動方法を前提とし、データの読み出しを行なうとき には、第 1のゲート電極と半導体基板との間に電圧を印加し、データの書き込み又は消 去を行なうときには、第 2のゲート電極と半導体基板との問に電圧を印加する。
本発明に係る半導体記憶装置の駆動方法によると、データの読み出しを行なうときに は、第 1のゲート電極と半導体基板との間に電圧を印加した状態で、ドレイン領域とソ一 ス領域との間に電流が流れるか否かを調べると、強誘電体膜の分極状態が分かるので 、記憶されているデータを読み出すことができる。この場合、第 1のゲート電極に正の電 圧を印加しても、強誘電体膜の分極状態は影響を受けないので、読み出し動作時にお けるゲート電極への電圧の印加に伴う分極の減少すなわちディスターブは生じない。 また、第 2のゲート電極と半導体基板との問に電圧を印加して、強誘電体膜に分極の 向きが変化するような電圧を印加すると、データの書き込み又は消去を行なうことができ る。 図而の節^な説明
図 1は本発明の一実施形態に係る半導体記惊装 の断面図である。
図 2 ( 、（b)は本^明の一' 施形態に係る、 体記† 装 ίΐϊの ¾作を説明する断面 図である。
図 3は本発明のー¾施形態に係る半導体記憶装置により構成されたメモリセルの回 路図である。
図 4は従来の半^体記憶装置の断面図である。
図 5は従来の半^体記'!: S装 ι により構成されたメモリセルの回路図である。
図 6は従来の 装 を用いて構成されたメモリセルアレイの回路図である。 発明を実施するための最良の形態
以下、本発明の一 ¾施形態に係る半導体記憶装 の構造について、図 1及び図 2を 参照しながら説明する。図 1は一実施形態に係る半導体記憶装置の断面図であり、図 2 (a)、（b)は一実施形態に係る半導体記憶装置の動作を説明する断面図である。
図 1に示すように、ソース領域 5及びドレイン領域 6が形成されたシリコン基板 8の上に 絶縁膜 4が形成され、該絶縁膜 4の上に第 1のゲート電極 1が形成され、第 1のゲート電 極 1の上に該第 1のゲート電極を稷うように強誘電体膜 3が形成され、該強誘電体膜 3を 覆うように第 2のゲート電極 2が形成されており、これらによって、強誘電体 FETが構成 されている。この場合、第 1のゲート電極 1と、強誘電体膜 3の両側部とが絶縁膜 4に接 していると共に、強誘電体膜 3における絶縁膜 4と接している領域の一部は、ソース領域 5及びドレイン領域 6の上に位置している。また、シリコン基板 8におけるソース領域 5とド レイン領域 6との間の領域はチャネル領域 7になる。本実施形態に係る強誘電体 FET においては、シリコン基板 8は p型のシリコン基板であり、ソース領域 5及びドレイン領域 6は n型の不純物がド一プされているものとする。
以下、本実施形態に係る強誘電体 FETの動作について説明する。
まず、シリコン基板 8に対して正となるゲート電圧を第 2のゲート電極 2に印加すると、 強誘電体膜 3が絶縁膜 4と接している領域（チャネル領域 7から第 1のゲート電極 1の直 下の領域を除いた領域）においては、第 2のゲート電極 2とシリコン基板 8との問に与え られた電位差は強誘？ 2ί本膜 3と絶縁膜 4とに配分される。この場合、強誘電体膜 3に配 分されるt位 ¾が強誘范 (本 3の分極反転 圧よりも大きくなるように第 2のゲート電極 2に ¾圧を印加すれば、強誘? Hi本膜 3における絶緣膜 4と接している領域の分極は下 向きになる。
以下、このときの動作について図 2 (a)を参照しながら説明する。
強誘電体膜 3が絶縁膜 4と接している領域においては、強誘電体膜 3の下向きの分 極は、チャネル領域 7のうち第 1のゲート電極 1の直下の領域を除く領域に、 ί に帯電し た第 1の空乏屑 9を誘起すろため、チャネル領域 7のうち第 1のゲート電極 1の ίϊϊ下の領 域を除く領域とシリコン J£板 8との界而のポテンシャルを下げるように作用する。すなわ ち、チャネル領城 7のうち第 1のゲ一卜電極 1の 0Ϊ下の領域を除く領域に ¾通チャネル 領域が形成される。強誘 f!i体膜 3はソース領域 5及びドレイン領域 6の上側にも形成さ れているので、第 1の空乏層 9は、ソース領域 5及びドレイン領域 6からそれぞれ延びた 形で導通チャネル領域を形成する。但し、第 1の空乏層 9は第 1のゲート電極 1の直下 の領域で途切れているため、導通チャネル領域も第 1のゲート電極 1の直下の領域で 途切れている。従って、チャネル領域 7は部分的には導通状態である力;、強誘電体 FE Tとしては非導通の状態である。
一方、シリコン基板 8に対して负となるゲート電圧であって、強誘電体膜 3に配分され る電位差が強誘電体膜 3の分極反転電圧よりも大きくなるようなゲート電圧を第 2のゲー ト電極 2に印加すると、強誘電体膜 3における絶縁膜 4と接している領域の分極は上向 きになる。強誘電体膜 3の上向きの分極は、強誘電体膜 3とシリコン基板 8との界面に正 の電荷を誘起するが、この正の電荷は界面に蓄積されるので、シリコン基板 8には空乏 層は形成されない。このため、強誘電体膜 3とシリコン基板 8との界面のポテンシャルは シリコン基板 8のポテンシャルと同じであるから、チャネル領域 7には部分的な導通チヤ ネル領域は形成されない。
以上のように、チャネル領域 7における第 1のゲート電極 1の直下を除く領域において は、強誘電体膜 3の分極が下向きであるか又は上向きであるかに応じて、第 1の空乏層 9ができたり又はできなかったりする。そして、強誘電体膜 3の分極がいずれであっても 、強誘 ft!体 FETとしては非導通の状態である。尚、この状態は、強誘電体膜 3の分極が 残留してレ、る限り保持されるので、強誘電体 FETはデータを記憶できる。
次に、記憶されたデータを読み出すには、ドレイン領域 6とソース領域 5との問に電位 差を -えると に 1のゲート^極 1に の? 圧を印加したときに、ドレイン fifi城 6とソ一 ス領域 5との問に ' 流が流れるか否かを調べればよい。
以下、このときの ®J作について図 2 ( b )を参照しながら説明する。
強誘電体膜 3の分極が下向きであれば、第 1のゲート電極 1に ¾圧を印加すると、チ ャネル颃城 7における第 1のゲート電極 1の直下の領域に第 2の空乏屑 10が誘起される 。このため、強誘？ 体膜 3の分極が下向きであることによって誘起された第 1の空乏層 9 と、第 1のゲート電極 1への電圧の印加によって誘起された第 2の空乏屑 10とが速結す る。その結 ¾、ソース領域 5とドレイン領域 6とは導通チャネル領域によって繋がるので、 強誘馄体 FETはオン状態となって、ドレイン 'ソース問に? ϋ流が流れる。
お、強誘 ^膜 3の分極が L:向きであれば、 1の ¾乏 9は形成されないので、 第 1のゲート電極 1への電圧の印加によってチャネル領域 7における第 1のゲート電極 1 の直下の領域に i2の空乏屑 10が形成されても、チャネル領域は非導通である。その 結果、強誘電体 FETはオフ状態のままであるから、ドレイン'ソース問に 流は流れな レ、。
データの読み出し動作において、シリコン基板 8及び第 2のゲート電極 2を接地電位 とした状態で、第 1のゲート電極 1に正の電圧を印加すると、第 1のゲート電極 1とシリコ ン基板 8との問及び第 1のゲート電極 1と第 2のゲート電極 2との問に電位差がそれぞれ 現われるが、これらの電位差は主として第〗のゲート電極 1に対して上下方向に作用す るので、第 1の空乏層 9を誘起する強誘電体膜 3の分極に対する影響はない。すなわち 、読み出し動作時において、ゲート電極への電圧の印加に伴う分極の減少、つまりディ スターブは発生しない。
次に、本実施形態に係る半導体記憶装置の駆動方法について図 3を参照しながら説 明する。図 3は、本実施形態に係る半導体記憶装置を用いてメモリセルを構成した回路 図である。
図 3に示すように、強誘電体 FETの第 1のゲート電極 1はワード線 Wに接続され、第 2 のゲート電極 2は選択トランジスタ TPを介してワード線 Wと平行な第 1の制御線 WPに 接続され、選択トランジスタ TPのゲートはビット線 Bと平行な第 2の制御線 BPに接続さ れ、ソース領域 5はソース線 Sに接続され、ドレイン領域 6はビット線 Bに接続され、ゥェ ル領域 1 1はソース線 Sに接続されている。
以下、メモリセル力、らデータを読み出すときの駆動方法について説明する。
まず、メモリセルに接続されているすべての線を低電位例えば接地電圧にした後、ヮ —ド線 Wを高電位にし、続いて、ソース線 Sを高電位にする。このようにすると、強誘電 体膜 3の分極が上向きのときには電流はビット線 Bには流れ込まない一方、強誘電体膜 3の分極が下向きのときには電流がビット線 Bに流れ込むためビット線 Bの電位は上がる このような読み出し動作をするメモリセルをマトリクス状に多数配列した場合、共通の ビット線 Bに接続されたメモリセルのうち選択されないメモリセルの各ワード線 Wをすベ て低電位にしておけば、選択されなレ モリセルの強誘電体 FETは分極の状態に拘わ らずオフ状態であるから、選択されたメモリセルの分極状態のみをビット線 Bの電位とし て検知できる。すなわち、第 1のゲート電極 1はビット線 Bとの接続を選択するゲートの役 割を担っている。また、読み出し動作においてワード線 Wを高電位にしても前述した理 由でディスターブは生じない。
以下、メモリセルのデータを消去するときの駆動方法について説明する。
データの消去、すなわち第 1のゲート電極 1に電圧が印加されても強誘電体 FETが オフである状態は、強誘電体膜 3の分極を上向きにすることにより達成される。
まず、第 1の制御線 WPを低電位例えば接地電位にすると共に、選択されたメモリセ ルに繋がる第 2の制御線 BPを高電位にすることにより選択用トランジスタ TPをオンにし て第 2のゲート電極 2と第 1の制御線 WPとを同電位にする。
次に、ワード線 Wを低電位にしたまま、ビット線 B、ソース線 S及びゥエル領域 1 1を高 電位にして、強誘電体膜 3を上向きに分極させる。レ、くつかのメモリセルのゥヱル領域 1 1をビット線方向に共通に設けておくと、ゥエル領域 1 1が共通であるメモリセルのデータ を一括して消去することができる。
以下、メモリセルにデータを書き込むときの駆動方法について説明する。
メモリセルにデータが書き込まれた状態、すなわち第 1のゲート電極 1に電圧を印加 したときに強誘電体 FETがオン状態になる状態にするには、データが書き込まれるメモ リセルの強誘電体膜 3の分極のみを上向きにすればよい。
従って、選択されたメモリセルに繋がる第 2の制御線 BPを高電位にすることにより、選 択用トランジスタ TPをオンにして、第 2のゲート電極 2と第 1の制御線 WPとを同電位に する。また、ゥエル領域 1 1を低電位例えば接地電位にしておくと共に、第 1の制御線 W Pに強誘電体膜 3の分極が反 する電圧以上の正電圧を印加する。このようにすると、 所望のメモリセルにデータを -き込むことができる。
以上のように、本実施形態に係る半導体記憶装置においては、 2値の論理状態を、 強誘電体膜の分極が上向きであるか又は下向きであるかの状態と対応させて記憶させ ること力'でき、記憶された論理状態は強誘電体膜の分極状態が維持されている限り読 み出すことができ、また所望のメモリセルを選択してデータの消去及び書き込みをする こと力できる。 産業上の利用の可能性
本発明に係る半導体記憶装置及びその駆動方法によると、データの読み出し時にデ イスタ一ブが生じないと共に、メモリセルを少ない素子によって構成できるためメモリセ ルひいてはメモリセルアレイの面積を低減することができる。

Claims

請 求 の 範 囲
1 . 半導体基板上にチャネル領域を介して形成された、電界効果型トランジスタのソー ス領域及びドレイン領域と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成され、前記チャネル領域の長さよりも短いゲート長を有する第
1のゲート電極と、
前記第 1のゲート電極を覆うように形成され、両側部が前記絶縁膜と接するように形 成された強誘電体膜と、
前記強誘電体膜を^うように形成された第 2のゲート電極とを備えていることを特徴と する半導体記憶装置。
2.前記第 1のゲード 極はヮード線に接続されており、
前記第 2のゲート電極は選択トランジスタを介して、前記ワード線と平行な第 1の制御 線に接続されており、
前記選択トランジスタのゲート電極はビット線と平行な第 2の制御線に接続されている ことを特徴とする請求項 1に記載の半導体記憶装置。
3. 半導体基板上にチャネル領域を介して形成された電界効果型トランジスタのソ一 ス領域及びドレイン領域と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜の 上に形成され前記チャネル領域の長さよりも短いゲート長を有する第 1のゲ一ト電極と、 前記第 1のゲート電極を ¾うように形成され両側部が前記絶縁膜と接するように形成さ れた強誘電体膜と、前記強誘電体膜を覆うように形成された第 2のゲート電極とを備え た半導体記憶装置の駆動方法であって、
データの読み出しを行なうときには、前記第 1のゲート電極と前記半導体基板との問 に電圧を印加し、データの書き込み又は消去を行なうときには、前記第 2のゲート電極 と前記半導体基板との問に電圧を印加することを特徴とする半導体記憶装置の駆動方 法。
PCT/JP2000/007533 1999-10-29 2000-10-27 Semiconductor memory and method of driving semiconductor memory WO2001033633A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US09/869,522 US6396095B1 (en) 1999-10-29 2000-10-27 Semiconductor memory and method of driving semiconductor memory
EP00971698A EP1154487A4 (en) 1999-10-29 2000-10-27 SEMICONDUCTOR MEMORY AND METHOD FOR CONTROLLING SEMICONDUCTOR MEMORY

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11/309329 1999-10-29
JP30932999A JP2001127265A (ja) 1999-10-29 1999-10-29 半導体記憶装置およびその駆動方法

Publications (1)

Publication Number Publication Date
WO2001033633A1 true WO2001033633A1 (en) 2001-05-10

Family

ID=17991716

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2000/007533 WO2001033633A1 (en) 1999-10-29 2000-10-27 Semiconductor memory and method of driving semiconductor memory

Country Status (5)

Country Link
US (1) US6396095B1 (ja)
EP (1) EP1154487A4 (ja)
JP (1) JP2001127265A (ja)
TW (1) TW483151B (ja)
WO (1) WO2001033633A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002082510A1 (en) * 2000-08-24 2002-10-17 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
TWI382530B (zh) * 2009-04-03 2013-01-11 Acer Inc A method and device for utilizing thin film transistor as nonvolatile memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224384A (ja) * 1993-01-25 1994-08-12 Oki Electric Ind Co Ltd 半導体記憶装置
JPH06275846A (ja) * 1993-03-24 1994-09-30 Rohm Co Ltd 不揮発性半導体記憶装置およびその製造方法
US5654568A (en) * 1992-01-17 1997-08-05 Rohm Co., Ltd. Semiconductor device including nonvolatile memories

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2545989B1 (fr) * 1983-05-10 1985-07-05 Thomson Csf Transistor a effet de champ, fonctionnant en regime d'enrichissement
US4888630A (en) * 1988-03-21 1989-12-19 Texas Instruments Incorporated Floating-gate transistor with a non-linear intergate dielectric
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
KR100311486B1 (ko) * 1995-11-23 2002-08-17 현대반도체 주식회사 반도체메모리장치및그의제조방법
JPH104148A (ja) * 1996-06-18 1998-01-06 Fujitsu Ltd 強誘電体メモリ
JP4080050B2 (ja) * 1997-03-07 2008-04-23 シャープ株式会社 強誘電体メモリセル、半導体構造およびそれらの製造方法
US5932904A (en) * 1997-03-07 1999-08-03 Sharp Laboratories Of America, Inc. Two transistor ferroelectric memory cell
US6303502B1 (en) * 2000-06-06 2001-10-16 Sharp Laboratories Of America, Inc. MOCVD metal oxide for one transistor memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654568A (en) * 1992-01-17 1997-08-05 Rohm Co., Ltd. Semiconductor device including nonvolatile memories
JPH06224384A (ja) * 1993-01-25 1994-08-12 Oki Electric Ind Co Ltd 半導体記憶装置
JPH06275846A (ja) * 1993-03-24 1994-09-30 Rohm Co Ltd 不揮発性半導体記憶装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1154487A4 *

Also Published As

Publication number Publication date
EP1154487A4 (en) 2003-11-05
JP2001127265A (ja) 2001-05-11
TW483151B (en) 2002-04-11
US6396095B1 (en) 2002-05-28
EP1154487A1 (en) 2001-11-14

Similar Documents

Publication Publication Date Title
JP7242818B2 (ja) 半導体メモリ
TW420864B (en) Nonvolatile semiconductor memory device having a program area
US7177192B2 (en) Method of operating a flash memory device
EP0040701B1 (en) Fet cell usable in storage or switching devices
CN103119718B (zh) 存储器单元结构和方法
JPS61265869A (ja) 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス
KR101263823B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
US20100213529A1 (en) Semiconductor field-effect transistor, memory cell and memory device
US6751125B2 (en) Gate voltage reduction in a memory read
WO2001033633A1 (en) Semiconductor memory and method of driving semiconductor memory
KR100478259B1 (ko) 불휘발성 기억 장치 및 그 구동 방법
JP2002026153A5 (ja)
US11605647B2 (en) Ferroelectric-type semiconductor memory device with hole transfer-type layer
US6771530B2 (en) Semiconductor memory and method for driving the same
KR100682180B1 (ko) 불휘발성 강유전체 메모리 장치
JP2002270789A (ja) 強誘電体メモリ
KR100682212B1 (ko) 불휘발성 강유전체 메모리 장치
JPH04253375A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH06224384A (ja) 半導体記憶装置
JP3408531B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
US5134450A (en) Parallel transistor circuit with non-volatile function
KR100720224B1 (ko) 불휘발성 강유전체 메모리 장치
JPH10321821A (ja) 不揮発性半導体メモリおよびその動作方法
JPS6129075B2 (ja)
JPH04233768A (ja) 半導体メモリ及びその動作方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 09869522

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2000971698

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2000971698

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 2000971698

Country of ref document: EP