WO2001027993A1 - Dispositif du type memoire a semiconducteur, et son utilisation - Google Patents

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Description

明 細 書
半導体記憶装置及びその使用方法 技術分野
本発明は、 半導体記憶装置及びその使用方法に関し、 特に、 1つのメモリセル に 2ビッ トの情報を記録可能な不揮発性半導体メモリに用いて好適なものである, 背景技術
近年、 キャリアの注入位置を異ならせることにより、 1つのメモリセルに 2ビ ッ トの情報を記録可能とした不揮発性半導体メモリが研究、 開発されている。 こ の不揮発性半導体メモリは、 ゲー卜の下層に設けられたゲ一卜絶縁膜にキヤリァ を捕獲するメモリであって、 情報を書き込む場合と読み出す場合とでソース Zド レイン間に印加する電圧の方向を逆方向とし、 チャネル領域の両端部に相当する 位置におけるゲート絶縁膜中にそれぞれ独立して電子を捕獲するように構成され ている。 そして、 両端部それぞれにおける電子の捕獲の有無によって 2ビッ トの 情報を記録可能としている。
例えば、 国際公開 W O 9 9 0 7 0 0 0号公報には、 上述した構成の不揮発 性半導体メモリが開示されている。 図 5 A〜図 5 Dを参照しながら、 同公報に開 示された不揮発性半導体メモリの構成及びデータの書き込み Z消去の動作につい て簡単に説明する。
図 5 A〜図 5 Dに示すように、 不揮発性半導体メモリ 1 0 0は、 p型シリコン 半導体基板 1 0 1の表面領域に形成されたソースノドレインとして機能する第 1 及び第 2の拡散層 1 0 2 , 1 0 3と、 当該第 1及び第 2の拡散層 1 0 2， 1 0 3 間の p型シリコン半導体基板 1 0 1上に形成されたキヤリアトラップ領域 1 0 4 aを有するゲ一ト絶縁膜 1 0 4、 ゲート絶縁膜 1 0 4上に形成されたゲート電極 1 0 5を有している。 ここで、 キャリアトラップ領域 1 0 4 aはシリコン窒化膜 等を含む領域であって、 ゲー卜絶縁膜 1 0 4中の他の領域よりもキャリアトラッ プ特性が高い領域である。
この不揮発性半導体メモリ 1 0 0においては、 ゲート絶縁膜 1 0 4中のチヤネ ル領域の両端部に相当する領域 1 0 6， 1 0 7にそれぞれ独立して電子を捕獲す るように構成され、 合計 2ビッ 卜の情報を記録することが可能とされている。 図 5 Aは、 ゲート絶縁膜 1 0 4に電荷が捕獲されていない状態を示しており、 この場合のメモリセルの状態 （しきい値電圧： Vlh) を消去状態とする。 このメモ リセルにおいて、 例えば、 第 1の拡散層 1 0 2に 0 V、 第 2の拡散層 1 0 3に約 5 V、 ゲー卜電極 1 0 5に約 1 0 Vの電圧を印加すると、 第 2の拡散層 1 0 3近 傍でホッ トエレク トロン （hot electron) が発生し、 第 2の拡散層 1 0 3近傍に おけるゲ一ト絶縁膜 1 04中の領域 1 0 6に電子が捕獲され、 プログラム状態と なる。
もう一方の領域 1 0 7に電子を捕獲するためには、 第 1及び第 2の拡散層 1 0 2， 1 0 3に印加するプログラムのための電圧を入れ替え、 第 1の拡散層 1 0 2 に約 5 V、 第 2の拡散層 1 0 3に 0 V、 ゲ一ト電極 1 0 5に約 1 0 Vの電圧を印 加する。 これにより、 図 5 Bに示すように、 領域 1 0 6 , 1 0 7の双方に電荷が トラップされる。
図 5 Bに示すように、 領域 1 0 6， 1 0 7に局在して電子がトラップされてい る状態 （プログラム状態） から図 5 Aに示す消去状態に電気的に戻す場合には、 第 1及び第 2の拡散層 1 0 2 , 1 0 3に + 5 V、 ゲ一ト電極 1 0 5に一 5 Vを印 加する。 この場合、 第 1及び第 2の拡散層 1 0 2 , 1 0 3近傍のゲート絶縁膜 1 04にトラップされた電子は、 第 1及び第 2の拡散層 1 0 2， 1 0 3近傍で局所 的に発生したホットホール （hot hole) により中和される。 これにより、 プログ ラム状態からデータを消去することができる。
しかしながら、 図 5 Cに示すように、 ゲート絶縁膜 1 0 4にトラップされた電 子が、 互いの斥力や読み出し時のディスターブ等により横方向 （図 5 Cにおいて 第 1及び第 2の拡散層 1 0 2 , 1 0 3に沿った方向） に拡散して存在する場合に は、 全ての領域の電子を消去することは困難である。 特に、 書き込み、 読み出し を繰り返し行った場合には、 チャネル領域の中央位置におけるゲ一卜絶縁膜 1 0 4中に電荷が残存し、 次第に蓄積されるという問題が発生する。
上述した電圧条件での消去では、 第 1及び第 2の拡散層 1 0 2 , 1 0 3近傍で 発生するホッ トホールをゲート絶縁膜 1 04中に注入することにより捕獲された 電子を中和するため、 第 1及び第 2の拡散層 1 0 2， 1 0 3近傍にトラップされ た電子を中和することしかできない。 従って、 上述の電圧条件での消去では、 チ ャネルの中央部近傍に残存する電子を中和して消去することはできない。
消去されずにチャネルの中央部付近のゲ一ト絶縁膜 1 0 4に残存した電子は、 メモリセルのしきい値 （V l h) を上昇させるため、 図 5 Bに示すメモリセルの状態 と図 5 Dに示すメモリセルの状態とを区別することができない。 従って、 図 5 D に示すメモリセルの状態では領域 1 0 6 , 1 0 7のいずれかに電子がトラップさ れているかが不確定となり、 書き込みの信頼性が損なわれることとなる。
本発明は、 このような問題を解決するために成されたものであり、 本発明の目 的は、 メモリセルのゲート絶縁膜に捕獲された電荷が横方向拡散した場合であつ ても、 捕獲された電荷を確実に消去することを可能とする半導体記憶装置と、 捕 獲された電荷を消去するための消去アルゴリズムを含む使用方法を提供し、 デー 夕の書き込み及び消去の信頼性を向上させることにある。 発明の開示
本発明の半導体記憶装置は、 半導体基板の表面領域に形成された 1対の不純物 拡散層と、 前記 1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜 を介して形成されたゲート電極とを備え、 前記ゲー卜電極に所定電圧を印加する ことにより前記ゲート絶縁膜中の異なる位置にそれぞれキヤリアを捕獲するよう に成された半導体記憶装置であって、 前記 1対の不純物拡散層を含む前記半導体 基板に第 1の電圧を印加し、 前記ゲート電極に第 2の電圧を印加することにより 前記半導体基板と前記ゲー卜電極の間にトンネル電流を流し、 前記卜ンネル電流 により前記ゲート絶縁膜に捕獲されたキヤリァを消去するようにしている。
本発明の半導体記憶装置の使用方法は、 半導体基板の表面領域に形成された 1 対の不純物拡散層と、 前記 1対の不純物拡散層間における前記半導体基板上にゲ ―卜絶縁膜を介して形成されたゲート電極とを備え、 前記ゲ一ト電極に所定電圧 を印加することにより前記ゲート絶縁膜中の異なる位置にそれぞれキヤリアを捕 獲するように成された半導体記憶装置の使用方法であって、 前記 1対の不純物拡 散層を含む前記半導体基板に第 1の電圧を印加し、 前記ゲー卜電極に第 2の電圧 を印加することにより前記半導体基板と前記ゲート電極の間にトンネル電流を流 し、 前記トンネル電流により前記ゲート絶縁膜に捕獲されたキヤリァを消去する。 本発明は上記技術手段より成るので、 半導体基板とゲート電極の間にトンネル 電流を流すことにより、 捕獲された電荷がゲ一ト絶縁膜中のどの位置に捕獲され ていても、 ゲート絶縁膜の全領域における電荷の消去が確実に成されることとな る。 従って、 特に消去が困難なチャネル領域中央近傍に残存する電荷を確実に消 去することが可能となる。
本発明によれば、 キャリアトラップ領域を有する絶縁膜に電荷を捕獲する構成 の半導体記憶装置において、 チャネル領域の中央近傍に電荷を残存させることな く確実に電荷を消去することができる。 従って、 電荷の消去を確実に行って、 信 頼性を向上させた半導体記憶装置を提供することが可能となる。 図面の簡単な説明
図 1 A及び図 1 Bは、 本発明の第 1及び第 2の実施形態に係る半導体記憶装置 の平面構成を示す模式図である。
図 2 A〜図 2 Cは、 本発明の第 1の実施形態に係る半導体記憶装置の各メモリ セルの構成を示す概略断面図である。
図 3は、 本発明の各実施形態に係る半導体記憶装置のメモリセルに蓄積された 電荷を消去する手順を示すフローチヤ一トである。
図 4 A〜図 4 Cは、 本発明の第 2の実施形態に係る半導体記憶装置の各メモリ セルの構成を示す概略断面図である。
図 5 A〜図 5 Dは、 従来の半導体記憶装置のメモリセルの構成を示す概略断面 図である。 発明を実施するための最良の形態
(第 1の実施形態）
先ず、 本発明の第 1の実施形態を図面を参照しながら説明する。 図 1 A及び図 1 Bは、 第 1の実施形態における半導体記憶装置の平面構成を示す模式図である。 また、 図 2 A〜図 2 Cは第 1の実施形態の半導体記憶装置の各メモリセルの構成 を示す概略断面図である。
図 1 Aに示すように、 第 1 の実施形態の半導体記憶装置は、 セルアレイ 1 と、 セルアレイ 1 中の同一列に位置する各メモリセルと接続された各コント口一ルゲ —ト 2 と、 コントロールゲート 2が接続された消去手段を含む制御回路 3 とを有 して構成されている。
図 1 Bは、 セルアレイ 1 中の 4つのメモリセル 4 a〜 4 dに着目し、 この部位 の回路構成を示す模式図である。 各メモリセル 4 a〜 4 dにはコントロールゲ一 ト 2 a， 2 bが接続されており、 メモリセル 4 a , 4 bにはコントロールゲート 2 aが、 メモリセル 4 c , 4 dにはコントロールゲート 2 bが接続されている。 また、 各メモリセル 4 a〜 4 dには、 列方向に延在するソース Zドレイン （ S /Ό ) 線 5 a〜 5 dが接続されている。 ここで、 メモリセル 4 a， 4 c にはソー ス Zドレイ ン線 5 a, 5 bが、 メモリセル 4 b， 4 dにはソース Zドレイン線 5 c， 5 dが接続されている。
第 1 の実施形態における各メモリセル 4 a〜 4 dの基本構成は、 図 5 A〜図 5 Dにおいて説明した従来の半導体記憶装置の各メモリセルの構成と同一である。 ここで、 図 2 A〜図 2 Cは、 メモリセル 4 a〜 4 dのうちメモリセル 4 aの構成 を示している。 他のメモリセルの構成もメモリセル 4 aの構成と同様である。 メ モリセル 4 aは、 p型シリコン半導体基板 1 1 の表面領域に形成された第 1及び 第 2の拡散層 1 2 , 1 3、 p型シリコン半導体基板 1 1上に形成されたキャ リア トラップ領域 1 4 aを含むゲ一ト絶縁膜 1 4、 ゲ一ト絶縁膜 1 4上に形成された コン トロールゲート 2 aを有している。
図 1 Aに示すように、 コントロールゲート 2 aは制御回路 3に接続されている。 また、 第 1及び第 2の拡散層 1 2， 1 3は、 それぞれが図 1 Aに示すソース/ド レイン線 5 a， 5 bに接続されている。
図 2 Aは、 キャリア トラップ領域 1 4 aを含むゲ一ト絶縁膜 1 4に電荷が捕獲 されていない状態 （消去状態） を示しており、 図 5 Aに示す状態と同様の状態で ある。
図 2 Bは、 図 5 Cと同様の状態を示している。 すなわち、 図 2 Bは、 ゲー ト絶 縁膜 1 4にトラップされ、 第 1及び第 2の拡散層 1 2 , 1 3近傍に局在していた 電子が互いの斥力や読み出し時のディス夕一ブ等により横方向に拡散した状態を 示している。
本実施形態の半導体記憶装置は、 図 2 Bに示す状態から捕獲された電荷を消去 して図 2 Aに示す状態に戻すための手段として、 2通りの消去手段を有している。 第 1の消去手段は、 図 5 A〜図 5 Dにおいて説明した方法と同様の方法であつ て、 ソース Zドレイン線 5 a， 5 bを介して第 1及び第 2の拡散層 1 2， 1 3に + 5 V程度の電圧 （第 3の電圧） を印加し、 制御回路 3からコントロールゲート 2 aに— 5 V程度の電圧 （第 4の電圧） を印加する。 これにより、 第 1及び第 2 の拡散層 1 2 , 1 3近傍のゲ一ト絶縁膜 1 4にトラップされた電子は、 第 1及び 第 2の拡散層 1 2 , 1 3近傍で発生したホッ トホールにより中和される。 これに より、 メモリセル 4 aに書き込まれたデータを消去することができる。
第 2の消去手段は、 ソース Zドレイン線 5 a〜 5 dと p型シリコン半導体基板 1 1を共に 0 Vに設定する （第 1の電圧） 。 そして、 図 1 Aに示す制御回路 3に より、 消去手段コン卜ロール信号、 ブロック選択信号を与え、 消去しょうとする ブロックのコントロールゲート 2 aの電位を一 1 5 V程度 （第 2の電圧） に設定 する。 これにより、 コントロールゲート 2 aの電位が p型シリコン半導体基板 1 1、 第 1及び第 2の拡散層 1 2 , 1 3に比して低電位となり、 しかも、 コント口 —ルゲ一卜 2 aを一 1 5 V程度の負の電位に設定しているため、 コント口一ルゲ —ト 2 aと p型シリコン半導体基板 1 1の間にトンネル電流が流れる。 そして、 このトンネル電流によってゲート絶縁膜 1 4中の電荷をほぼ完全に除去する ことが可能である。
第 2の消去手段による消去は、 全てのソースノドレイン線 5 3〜 5 01を全て 0 Vとし、 p型シリコン半導体基板 1 1 も 0 Vに設定するため、 — 1 5 Vを印加し たコント口一ルゲ一卜 2 aに接続されている全てのメモリセルのデータが消去さ れる。 図 1 Bの例ではブロック 2中の全てのメモリセルの電荷が消去される。 次に、 図 2 Bに示す状態から捕獲された電荷を消去して、 図 2 Aに示す状態に 戻す消去アルゴリズムについて、 図 3のフローチヤ一トを参照しながら説明する。 先ず、 ステップ S 1 0では、 消去が完全に成されたか否かを検証する。 具体的 には、 対象となるブロックに含まれる全てのメモリセルのしきい値が消去検証用 比較セル （リファレンスセル） のしきい値よりも低いか否かにより検証を行う。 全てのメモリセルのしきい値が消去検証用比較セルのしきい値よりも低い場合に はステップ S 1 1へ進み、 消去動作を終了する。 一方、 対象となる消去ブロック に含まれるメモリセルのうち、 1つでも消去検証用比較セルよりも高いしきい値 を有するメモリセルが存在すると、 消去検証はフェイル （F a i 1 ) し、 カウン 夕一 Aのカウントアップが成されステップ S 1 2に進む。 ここで、 カウンタ一 A は、 消去検証が F a i 1 した回数をカウントするカウンターである。
ステップ S 1 2では、 カウンター Aの回数を確認する。 カウンタ一 Aの回数が M回未満であればステップ S 1 3に進む。 ここで、 回数 Mは予め決めておいた所 定の回数である。
ステップ S 1 3では、 第 1の消去手段による消去を行う。 図 1 Bに示すメモリ セル 4 aの消去を行う場合には、 ソース Zドレイン線 5 aに 5 Vの電圧を印加し、 ソース/ドレイン線 5 b〜 5 dを 0 Vとする。 そして、 図 1 Aに示す制御回路 3 により、 コントロールゲート 2 aの電圧を一 5 Vとする。
これにより、 コントロールゲート 2 aの電位がソース/ ドレイン線 5 aの接続 された第 1の拡散層 1 2に比して低電位となり、 第 1の拡散層 1 2から絶縁膜 1 4に向かってホッ トホールが注入され、 ゲート絶縁膜 1 4中のキャリアトラップ 領域 1 4 aに卜ラップされた電荷が消去される。 その後、 ステップ S 1 4へ進む。 なお、 第 1の消去手段による消去において、 ソース Zドレイン線 5 a， 5 bの 双方に 5 Vの電圧を印加してもよい。 この場合には、 第 1の拡散層 1 2及び第 2 の拡散層 1 3の双方からゲート絶縁膜 1 4に向かってホッ トホールが注入され、 ゲート絶縁膜 1 4中のキヤリアトラップ領域 1 4 aの両端部にトラップされた電 荷が消去される。
図 2 Cは、 図 2 Bに示す状態のメモリセルに捕獲された電荷を、 第 1の消去手 段により消去した後の状態を示している。 このように、 第 1の消去手段による消 去では、 第 1の拡散層 1 2からのホッ トホールの注入により、 第 1の拡散層 1 2 近傍の電荷を消去することはできるものの、 キャリアトラップ領域 4 aの中央、 すなわち、 第 1及び第 2の拡散層 1 2， 1 3の中間に位置する電荷を消去するこ とができない。 第 1の拡散層 1 2を 0 V、 第 2の拡散層 1 3を 5 Vとし、 コント ロールゲート 2を一 5 Vにした場合であっても、 第 2の拡散層 1 3近傍の電荷が 消去されるのみで、 第 1及び第 2の拡散層 1 2 , 1 3の中間に位置する電荷は依 然として残存する。 従って、 第 1の消去手段では消去が困難なこれらの電荷を確 実に消去する必要が生じる。
ステップ S 1 4では、 消去の回数をカウンター Bにより確認する。 回数が N回 未満であればステップ S 1 0に戻り、 消去が完全に成されたか否かを確認する。 ここで、 カウンタ一 Bは第 1の消去手段が実行された回数をカウン卜するカウン ターである。 また、 回数 Nは予め決めておいた所定の回数であり、 カウン夕一 A においてカウントされる所定回数 Mに対して M > Nの関係を満たす。 すなわち、 第 1の消去手段が N回実行されても消去が完全に成されていない場合には、 第 1 の消去手段による消去のみではデータの消去を完全に行うことが困難であること が想定されるため、 ステップ S 1 5に進み第 2の消去手段による消去を行う。 第 2の消去手段による消去においては、 ソース Zドレイン線 5 a , 5 13を 0 とし、 p型シリコン半導体基板 1 1 も 0 Vに設定する。 そして、 制御回路 3に消 去手段コントロール信号、 ブロック選択信号を与える。 これにより、 制御回路 3 がコントロールゲート 2 aの電位を— 1 5 V程度と第 1の消去手段の場合よりも 低い電位に設定する。
これにより、 コントロールゲ一卜 2 aの電位が p型シリコン半導体基板 1 1 、 第 1及び第 2の拡散層 1 2 , 1 3に比して低電位となり、 しかも、 コントロール ゲート 2 aを— 1 5 Vと非常に低い電位に設定しているため、 コントロールゲ一 卜 2 aと p型シリコン半導体基板 1 1の間にトンネル電流が流れる。 これにより、 ゲート絶縁膜 1 4中の電荷をほぼ完全に除去することが可能となる。 従って、 第 1の消去手段によって消去が完全に成されずに、 図 2 Cに示すようにチャネルの 中央部近傍に電荷が残存している場合であっても、 第 2の消去手段を用いてコン トロールゲ一ト 2 aと p型シリコン半導体基板 1 1間にトンネル電流を流すこと によって、 残存する電荷を確実に消去することができる。
第 2の消去手段による消去を行った後は、 ステップ S 1 0に戻り、 再び全ての メモリセルにおいて消去が完全に成されたか否かを確認する。 消去が完全に成さ れていれば、 ステップ S 1 1に進み、 消去の動作を終了する。 ステップ S 1 0で消去動作が完全に成されていなければ、 ステツプ S 1 2に進 み、 上述の手順を繰り返す。 なお、 ステップ S 1 2でカウンター Aの回数が M回 以上である場合には、 無限ループに入ることを防ぐため、 ステップ S 1 6でハン グ （H a n g ) し、 ステップ S 1 7へ進み、 消去動作を強制終了する。
以上説明したように、 本発明の第 1の実施形態によれば、 コントロールゲート 2 aに p型シリコン半導体基板 1 1よりも低い電圧を与え、 コントロールゲート 2 aと p型シリコン半導体基板 1 1の間に大きな電位差を生じさせて、 両者の間 にトンネル電流を流すことにより、 特に第 1の消去手段では消去することが困難 であった、 第 1及び第 2の拡散層 1 2， 1 3の中間位置に残存する電荷を確実に 消去することが可能となる。 従って、 ゲート絶縁膜 1 4中にトラップされたキヤ リァがゲ一ト絶縁膜 1 4中で拡散した場合であっても、 第 1及び第 2の拡散層 1 2 , 1 3の中間に電荷が残存することを抑止することができ、 確実な消去を行う ことが可能となる。 また、 最初に第 1の消去手段によって電荷を消去し、 消去が 完全でない場合にのみ第 2の消去手段を用いることにより、 コントロールゲート 2 a及び p型シリコン半導体基板 1 1間への高電圧の印加を最小限に抑えること ができる。
(第 2の実施形態）
次に、 本発明の第 2の実施形態を図面を参照しながら説明する。 図 4 A〜図 4 Cは、 第 2の実施形態に係る半導体記憶装置の各メモリセルの構成を示している。 先ず、 図 4 A〜図 4 Cを参照しながら、 第 2の実施形態に係る半導体記憶装置の 構成を説明する。 第 2の実施形態に係る半導体記憶装置の平面構成は図 1に示す 第 1の実施形態と同様であり、 図 4 A〜図 4 Cは図 1 Bに示すメモリセル 4 aの 構成を示している。 なお、 図 4 A〜図 4 Cにおいて、 図 2 A〜図 2 Cに示した第 1の実施形態と同一の構成要素については、 同一の符号を記す。
第 2の実施形態の半導体記憶装置のメモリセルの活性領域は、 p型シリコン半 導体基板 1 1上に形成された nゥエル 1 5中の pゥエル 1 6内に設けられている < すなわち、 第 2の実施形態のメモリセルは、 pゥエル 1 6中に所定距離離間して 形成された第 1及び第 2の拡散層 1 2， 1 3と、 第 1及び第 2の拡散層 1 2， 1 3上に形成されたキャリアトラップ領域 1 4 aを有するゲート絶縁膜 1 4、 ゲー ト絶縁膜 1 4上に形成されたコントロールゲート 2 aから構成されている。 メモ リセル 4 aの第 1及び第 2の拡散層 1 2 , 1 3は図 1 Bに示すソ一ス Zドレイン 線 5 a , 5 bにそれぞれ接続されている。 ここで、 図 4 Aに示すメモリセルの状 態は、 電荷が捕獲されていない初期状態 （消去状態） である。
第 2の実施形態における半導体記憶装置においても、 第 1の実施形態と同様に 第 1の消去手段及び第 2の消去手段の 2つの消去手段を備えている。 ここで、 第 1の消去手段は第 1の実施形態と同様であり、 第 2の消去手段については印加す る電圧が第 1の実施形態と相違する。
図 4 Bは、 第 2の実施形態のメモリセルにおいて、 第 1及び第 2の拡散層 1 2 ， 1 3の近傍のゲ一ト絶縁膜 1 4中に電子がトラップされている状態を示している, この場合には、 第 1の実施形態において説明した第 1の消去手段により電荷を消 去することが可能である。
図 4 Cは、 第 1及び第 2の拡散層 1 2， 1 3近傍のゲート絶縁膜 1 4にトラッ プされた電子がチャネル中央付近のゲ一ト絶縁膜 1 4中に存在する場合を示して いる。 この場合、 以下に説明する第 2の消去手段を用いて電荷の消去を行う。 例えば、 制御回路 3に消去手段コントロール信号、 ブロック選択信号を与え、 消去しょうとするブロックのコントロールゲート 2 aを 0 V (第 2の電圧） に設 定する。 そして、 pゥエル 1 6及び nゥエル 1 5に 2 0 Vの電圧 （第 1の電圧） を印加すると、 コントロールゲート 2 aと pゥエル 1 6の間に大きな電位差が生 じ、 両者の間にトンネル電流を流すことができる。 これにより、 第 1の実施形態 で説明した第 2の消去手段と同様に、 チャネル中央付近のゲート絶縁膜 1 4にト ラップされた電子を中和することができる。 従って、 図 4 Cの状態から図 4 Aの 状態へ戻すことが可能となる。
第 2の実施形態においては、 この第 2の消去手段による消去の際に、 ウェル 1 6に比較的大きな正の電圧を印加するので、 p型シリコン半導体基板 1 1 と p ゥエル 1 6の間に nゥエル 1 5を設けている。 nゥエル 1 5を設けることにより、 P型シリコン半導体基板 1 1と pゥエル 1 6とを確実に分離することができる。 第 2の実施形態による第 2の消去手段の別の態様として、 コントロールゲート 2 aに一 1 0 V (第 2の電圧） 、 pゥエル 1 6及び nゥエル 1 5に 1 0 V (第 1 の電圧） の電圧を印加してもよい。
この第 2の実施形態における第 2の消去手段を用いて、 図 3において説明した 第 1の実施形態と同様のアルゴリズムにより消去動作を行うことが可能となる。 以上説明したように、 本発明の第 2の実施形態によれば、 高電圧を印加する p 型シリコン半導体基板 1 1の pゥエル 1 6を nゥェル 1 5によって囲むことによ り P型シリコン半導体基板 1 1 と pゥエル 1 6を確実に分離することができ、 p ゥエル 1 6と p型シリコン半導体基板 1 1の耐圧を高めることができる。 従って、 コントロールゲート 2 aと pゥエル 1 6の間に第 1の実施形態に比してより大き な電位差を持たせることができ、 ゲー卜絶縁膜 1 4にトラップされた電荷を更に 確実に消去することが可能となる。 また、 pゥエル 1 6及び nゥエル 1 5を共に 1 0 Vとし、 コントロールゲート 2 aを一 1 0 Vとした場合、 pゥエル 1 6及び nゥエル 1 5に電圧を供給する回路とコントロールゲート 2 aに電圧を供給する 回路とを同時に独立して動作させることができるため、 一方をグランドレベルと し他方に正または負の高電圧を印加する場合と比べて所望の電圧条件を容易かつ 迅速に得ることができる。 しかも、 第 2の実施形態においては p型シリコン半導 体基板 1 1へ電荷が抜けることがない.ため、 周辺回路に与える悪影響を最小限に 抑えることができる。
なお、 上述の各実施形態では、 第 1の消去手段及び第 2の消去手段の双方を有 する半導体記憶装置について例示したが、 第 2の消去手段のみを有する半導体記 憶装置であっても構わない。 産業上の利用可能性
以上のように、 本発明は、 半導体基板の表面領域に形成された 1対の不純物拡 散層と、 当該 1対の不純物拡散層間における半導体基板上にゲート絶縁膜を介し て形成されたゲート電極とを備え、 ゲ一卜電極に所定電圧を印加することにより ゲート絶縁膜中の異なる位置にそれぞれキヤリァを捕獲するように成された半導 体記憶装置を対象とし、 1対の不純物拡散層を含む半導体基板に第 1の電圧を印 加し、 ゲート電極に第 2の電圧を印加することにより半導体基板とゲート電極の 間にトンネル電流を流してゲ一 ト絶縁膜に捕獲されたキヤ リアを消去するように したため、 チャネル領域の中央近傍に電荷を残存させることなく確実に電荷を消 去することができる。 従って、 電荷の消去を確実に行って、 信頼性を向上させた 半導体記憶装置を提供するものである。

Claims

請 求 の 範 囲
1 . 半導体基板の表面領域に形成された 1対の不純物拡散層と、
前記 1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して 形成されたゲ一卜電極とを備え、
前記ゲート電極に所定電圧を印加することにより前記ゲー卜絶縁膜中の異なる 位置にそれぞれキヤリアを捕獲するように成された半導体記憶装置であって、 前記 1対の不純物拡散層を含む前記半導体基板に第 1の電圧を印加し、 前記ゲ —ト電極に第 2の電圧を印加することにより前記半導体基板と前記ゲート電極の 間にトンネル電流を流し、
前記トンネル電流により前記ゲ一ト絶縁膜に捕獲されたキヤリァを消去するよ うにしたことを特徴とする半導体記憶装置。
2 . 前記 1対の不純物拡散層が形成された前記半導体基板と同一導電型の第 1の ゥエルと、
前記第 1のゥエルの側面から底面にかけての領域を覆う第 2のゥエルとを有し. 前記第 1の電圧を前記第 1のゥエル及び前記 1対の不純物拡散層に印加するよ うにしたことを特徴と請求項 1に記載の半導体記憶装置。
3 . 前記ゲート電極は複数のメモリセル間で共有されており、 前記複数のメモリ セルに前記第 1及び第 2の電圧を印加することにより、 前記ゲート電極が接続さ れた前記複数のメモリセルの前記キヤリァを一括して消去することを特徴とする 請求項 1に記載の半導体記憶装置。
4 . 前記ゲ一ト電極に前記第 2の電圧として負電圧を印加するための負電圧発生 手段が前記ゲート電極に接続されていることを特徴とする請求項 1に記載の半導 体記憶装置。
5 . 前記 1対の不純物拡散層の一方又は双方に第 3の電圧を印加し、 前記ゲート 電極に第 4の電圧を印加することにより、 前記ゲート絶縁膜に捕獲され前記 1対 の不純物拡散層の近傍に存するキヤリァを消去するようにしたことを特徴とする 請求項 1に記載の半導体記憶装置。
6 . 前記第 3及び前記第 4の電圧による前記キヤリアの消去を第 1の消去手段と し、 前記第 1及び前記第 2の電圧による前記キヤリァの消去を第 2の消去手段とし 前記第 1の消去手段による前記キヤリァの消去が十分でない場合に、 前記第 2 の消去手段による前記キャリアの消去を行うことを特徴とする請求項 5に記載の 半導体記憶装置。
7 . 前記第 1の消去手段から前記第 2の消去手段に切り替えるために、 前記 1の 消去手段による消去の回数をカウントするカウンターを備えたことを特徴とする 請求項 6に記載の半導体記憶装置。
8 . 前記カウン夕一によりカウントされた前記第 1の消去手段による消去の回数 が予め設定した所定の回数に達した場合に、 前記第 1の消去手段から前記第 2の 消去手段に切り替えることを特徴とする請求項 7に記載の半導体記憶装置。
9 . 半導体基板の表面領域に形成された 1対の不純物拡散層と、
前記 1対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して 形成されたゲート電極とを備え、
前記ゲ一ト電極に所定電圧を印加することにより前記ゲ一ト絶緣膜中の異なる 位置にそれぞれキヤリァを捕獲するように成された半導体記憶装置の使用方法で あって、
前記 1対の不純物拡散層を含む前記半導体基板に第 1の電圧を印加し、 前記ゲ 一卜電極に第 2の電圧を印加することにより前記半導体基板と前記ゲ一ト電極の 間にトンネル電流を流し、
前記トンネル電流により前記ゲート絶縁膜に捕獲されたキヤリアを消去するよ うにしたことを特徴とする半導体記憶装置の使用方法。
1 0 . 前記 1対の不純物拡散層の一方又は双方に第 3の電圧を印加し、 前記ゲ一 卜電極に第 4の電圧を印加することにより、 前記ゲート絶縁膜に捕獲され前記 1 対の不純物拡散層の近傍に存するキヤリアを消去することを特徴とする請求項 9 に記載の半導体記憶装置の使用方法。
1 1 . 前記第 3の電圧及び前記第 4の電圧による前記キャリアの消去が十分でな い場合に、 前記第 1及び前記第 2の電圧による前記キヤリァの消去を行うことを 特徴とする請求項 1 0に記載の半導体記憶装置の使用方法。
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