Beschreibung
Schaltungsanordnung zur Bildung eines MOS-Kondensators mit geringer Spannungsabhängigkeit und geringem Flächenbedarf.
Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.
Es ist bekannt, in MOS-Schaltungen (Metall-Oxid- Semiconductor-Schaltungen) Kapazitäten mit Hilfe von MOS- Transistoren zu realisieren. Die Kapazitäten werden hierbei von einem Gateanschluß, einem Gateoxid und einem Substrat gebildet. Gegenüber Polysilizum/Oxid/Polysilizium-Kapazitäten, Polysilizium/Oxid/Metall-Kapazitäten und Metall/Oxid/Metall - Kapazitäten besitzt die MOS-Kapazität den Vorteil eines geringeren Flächenbedarfs und teilweise geringerer Herstellungskosten. Der Nachteil liegt in der Spannungsabhängigkeit des Kapazitätsverlaufs, was eine Nutzung der MOS-Kapazität über den gesamten Spannungsbereich nur begrenzt zuläßt .
Aus der europäischen Patentanmeldung mit der Veröffentlichungs-Nummer EP 0 720 238 ist eine Schaltungsanordnung bekannt, bei der mit Hilfe von zwei in Reihe geschalteten MOS- Transistoren diese Spannungsabhängigkeit vermindert wird, wo- bei die verwendeten Transistoren jeweils in Akkumulation oder Inversion betrieben werden. Für kleine Betriebsspannungen ist dieses Prinzip jedoch nicht bzw. nur begrenzt einsetzbar. In aktuellen CMOS-Prozessen ist zudem auch die Gate-Kapazität in Akkumulation und Inversion spannungsabhängig.
Aus dem Digest of Technical Papers zum 1996 Symposium on VLSI Circuits, Seiten 152 und 153, „Novel Design Techniques for High-Linearity MOSFET-Only Switched-Capacitor Circuits", Yos- hizawa, Temes et al . ist eine „Parallelkompensation" von MOS- Transistoren bekannt, bei der lediglich eine Parallelschaltung von zwei in Reihe geschalteten MOS-Transistoren vorhan-
den ist, die jeweils wiederum in Akkumulation oder Inversion betrieben werden.
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, eine Schaltungsanordnung zur Bildung eines MOS-Kondensators mit geringer Spannungsabhän igkeit anzugeben, bei der die obengenannten Nachteile vermieden werden und die besonders platzsparend ist.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den weiteren Ansprüchen.
Die Erfindung besteht im wesentlichen darin, daß Transistoren in der Schaltungsanordnung zur Bildung eines MOS-Kondensators in Form von sogenannten Kurzkanal -MOS-Transistoren, deren Kanallänge gegen die minimal in der entsprechenden Technologie realisierbare Kanallänge geht, ausgebildet sind, wodurch neben den intrinsischen auch extrinsische Kapazitäten zur Bil- düng der MOS-Kapazität genutzt werden. Die Ausnutzung der ex- trinsischen Kapazitäten kommt vor allem bei kompensierten MOS-Kapazitäten zum Tragen, die in Verarmung (Depletion) betrieben werden. Dies bedeutet, insbesondere für in Depletion betriebene Kompensationsschaltungen, einen erheblich redu- zierten Flächenaufwand.
Weiterhin gelten die Vorteile gegenüber Polysilizi- um/Oxid/Polysilizium-Kapazitäten, Polysilizium/Oxid/Metall- Kapazitäten und Metall/Oxid/Metall -Kapazitäten in Anbetracht der Fläche bzw. kostenintensiver zusätzlicher Prozeßschichten. Somit lassen sich insbesondere Analogschaltungen für niedrige VersorgungsSpannungen zusammen mit DigitalSchaltungen als „Einchip-Lösung" preisgünstig in einem einzigen Prozeß herstellen.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen näher erläutert . Dabei zeigt
Figur 1 zum Vergleich einen typischen Kapazitäts-
Spannungsverlauf einer bekannten MOS-Kapazität (nach S. M. Sze, „Physics of Semiconductor Devices", se- cond edition, John Wiley and Sons, New York, Chiche- ster, Brisbane, Toronto, p. 371, 1981),
Figur 2 ein Diagramm mit der Kapazität über der Gate-Bulk- Spannung, aufgetragen für eine Schaltungsanordnung mit Kurzkanal -Transistoren im Vergleich zu einer entsprechenden Schaltungsanordnung mit üblichen Langkanal-Transistoren,
Figur 3 ein Diagramm mit einer jeweils erzeugbaren minimalen Kapazität in Abhängigkeit von der Kanallänge der MOS-
Transistoren in einer solchen Schaltungsanordnung,
Figur 4 eine erste erfindungsgemäße Schaltungsanordnung zur Kompensation der Spannungsabhängigkeit von MOS- Kapazitäten,
Figur 5 ein Kapazitäts-Spannungs-Diagramm zum Vergleich von Kurz- und Langkanal -Transistoren im Fall der Schaltungsanordnung von Figur 4 ,
Figur 6 eine zweite erfindungsgemäße Schaltungsanordnung zur Kompensation der Spannungsabhängigkeit von MOS- Kapazitäten und
Figur 7 ein weiteres Kapazitäts-Spannungs-Diagramm zum Vergleich von Kurz- und Langkanal -Transistoren im Fall der Schaltungsanordnung von Figur 6.
Eine aus Gateanschluß, Gateoxid und Substrat bestehende MOS- Kapazität besitzt entsprechend ihres Betriebsbereiches einen spannungsabhängigen Kapazitätsverlauf, was beispielsweise aus Figur 1, Verlauf (a) ersichtlich ist. Für das hier aufgeführ-
te Beispiel sind Source-, Drain- und Wannenanschluß eines p- Kanal-MOS-Transistors zusammengeschaltet. Entsprechend der anliegenden Gate-Bulk-Spannung VQB verhält sich die MOS- Kapazität typischerweise stark nichtlinear. Bei einer Gate- Bulk-Spannung größer als die Flachbandspannung ist der CMOS- Transistor gesperrt (Akkumulation) , wobei die MOS-Kapazität im wesentlichen durch die Dicke des Gateoxids bestimmt wird. Wird die Gate-Bulk-Spannung verringert, so verarmt der Bereich unter dem Gateoxid an beweglichen Ladungsträgern und es bildet sich eine Sperrschicht aus (Depletion) , wobei die MOS- Kapazität im wesentlichen durch die Dicke der Depletion- Schicht und die Dicke des Gateoxids bestimmt wird. Unterschreitet die Gate-Bulk-Spannung die Einsatzspannung des MOS- Transistors, so bildet sich unterhalb des Gateoxids eine In- versionsschicht bzw. ein p-Kanal aus (Inversion) und die MOS- Kapazität wird im wesentlichen durch die Dicke des Gateoxids bestimmt .
In Figur 2 ist ein Diagramm mit der erzielbaren Nutzkapazität C über der Gate-Bulk-Spannung VQB für eine Schaltungsanordnung mit Kurzkanal -Transistoren im Vergleich zu einer entsprechenden Schaltungsanordnung mit üblichen Langkanal - Transistoren dargestellt. Unter Kurzkanal -Transistoren werden hier MOS-Transistoren mit einer Kanallänge, die gegen die mi- nimal in der entsprechenden Technologie realisierbare Kanallänge geht, verstanden und weisen typischerweise eine Kanallänge kleiner gleich ca. 1 μm für beispielsweise einen 0,18 μm-Prozeß auf. Bei Kurzkanal -MOS-Transistoren tragen zusätzlich extrinsische Kapazitätsanteile zur Gesamtkapazität bei, da bei kurzer Kanallänge das Gate/Source- und Gate/Drain-Überlappgebiet flächenmäßig stark in die Bildung der Gesamtkapazität eingeht. Ferner wird aus Figur 2 deutlich, daß im Bereich um 0 Volt bei Kurzkanal -Transistoren eine konstantere und größere Nutzkapazität vorliegt als bei einer entsprechenden Schaltungsanordnung mit Langkanal - Transistoren .
In Figur 3 ist eine minimale Kapazität Cmin in Abhängigkeit der Kanallänge L dargestellt, wobei ein starker Anstieg der Kapazität ab einer Kanallänge von kleiner gleich ca. 1 μm auffällt. Mit abnehmender Kanallänge wächst der Einfluß der extrinsischen Kapazitätsanteile und die Nutzkapazität wird in diesem Fall im wesentlichen durch das Gateoxid, die Deple- tion-Schicht aber auch durch die Gate/Source- und Gate/Drain- Überlappgebiete gebildet. Die aus den Überlappgebieten resultierenden Kapazitäten sind jeweils in einem nahezu spannungs- unabhängigen Anteil zwischen Gate und HDD-Gebiet (Heavily Do- ped Diffusion Area) und in einen gering spannungsabhängigen Anteil zwischen Gate und LDD-Gebiet (Lightly Doped Diffusion Area) zu unterteilen. Die Gate/Bulk-Überlappkapazitäten können aufgrund ihrer geringen Größe im Verhältnis zur Gesamtka- pazität hingegen vernachlässigt werden. Bei kurzen Kanallängen verringert sich die Tiefe des Depletion-Einbruches stark, das heißt, die für die Nominalkapazität in Depletion betriebener Kompensationsschaltungen ausschlaggebende minimale Kapazität Cmin im Depletion-Einbruch erhöht sich um ein Vielfa- ches, woraus ein starker Zuwachs der effektiven Nutzkapazität pro Fläche resultiert.
In Figur 4 und 6 sind eine erste und zweite erfindungsgemäße Schaltungsanordnung zur Kompensation dargestellt, bei denen die Drain- und Source-Anschlüsse Dl, S2 und D2 , S2 der jeweiligen MOS-Transistoren Tl, T2 miteinander verbunden und gegenüber einem jeweiligen Gate Gl , G2 bzw. Bulk BLK1 , BLK2 so vorgespannt sind, daß die MOS-Transistoren jeweils im geforderten Spannungsbereich ausschließlich im Depletion-Bereich arbeiten.
In Figur 4 sind die MOS-Transistoren Tl und T2 antiseriell geschaltet, wobei jeweils das Gate des einen Transistors mit dem Gate des anderen Transistors bzw. das Bulk des einen Transistors mit dem Bulk des anderen Transistors verbunden ist und wobei zwischen den jeweils nicht verbundenen Bulk- bzw. Gateanschlüsse Anschlüsse A und B die Nutzkapazität
liegt. Ein definiertes Potential an einem Knotenpunkt 2 zwischen den antiseriell geschalteten MOS-Transistoren ist für die Wahl des Betriebsbereiches nicht maßgebend, aber zur Vermeidung von Aufladungen empfehlenswert, da hierdurch eine Drift des Arbeitsbereiches bzw. ein Gatedurchbruch vermieden werden kann. Bei einer gategekoppelten Anordnung ist ein hochohmiges Element R, zum Beispiel ein sogenannter „Blee- der" , gegen festes Potential V3 zur Verhinderung von Gateaufladungen von Vorteil. Dies bietet den Vorteil, daß kein ab- rupter Potentialausgleich des Gateknotens erfolgt, was für spezielle schaltungstechnische Anwendungen von Nutzen sein kann.
In Figur 5 ist für die Schaltungsanordnung nach Figur 4 die Nutzkapazität C in Abhängigkeit der Spannung V^B an der Nutzkapazität für Kurzkanal -Transistoren im Vergleich zu Langkanaltransistoren dargestellt. Hierbei wird deutlich, daß, bei einer Spannung V^B gleich 0 Null, mindestens eine um den Faktor 3 größere Nutzkapazität mit Kurzkanal -Transistoren er- zielt wird.
In Figur 6 ist eine erfindungsgemäße Schaltungsanordnung mit zwei antiparallel geschalteten MOS-Transistoren Tl und T2 vom gleichen Kanaltyp dargestellt, bei der auch der oben be- schriebene verbreiterte Depletion-Bereich der Transistoren genutzt wird. Der Bulkanschluß des Transistors T2 und der Gateanschluß Gl des Transistors Tl sind mit einem Anschluß A des MOS-Kondensators verbunden. Die Drain- und Source- Anschlüsse Dl und S2 des Transistors Tl sind mit einer Span- nungsquelle für eine Vorspannung VI und die Drain- und Sour- ce-Anschlüsse D2 und S2 des Transistors T2 sind mit einer Spannungsquelle für eine Vorspannung V2 verbunden. Der Bulkanschluß BLK1 des Transistors Tl ist über eine Spannungs- quelle für eine Verschiebespannung V3 und der Gateanschluß G2 des Transistors T2 ist über eine Spannungsquelle für eine Verschiebespannung V4 mit dem anderen Anschluß B der MOS- Kapazität verbunden.
In Figur 7 ist für die Schaltungsanordnung nach Figur 6 die Kapazität C in Abhängigkeit von der Spannung V^B der Kapazität zwischen Anschluß A und B im Falle von Kurzkanal- Transistoren und im Falle von Langkanaltransistoren darge- stellt. Bei einer Spannung V^B gleich 0 Volt tritt in beiden Fällen die minimale Kapazität Cmin auf und ist bei Kurzkanal - Transistoren ca. 4 mal so groß wie bei Langkanaltransistoren. Zwischen V^B =
- 0,4 Volt und V^B = + 0,4 Volt ist dieser Faktor ebenfalls ca . 4 , nimmt jedoch bei betragsmäßig höheren Spannungen ab.
Derartige Schaltungsanordnungen können in allen integrierten Schaltungen mit kapazitiven Elementen eingesetzt werden, wie zum Beispiel in Switched-Capacitor (SC) Filtern und Analog- Digital -Wandlern, wie zum Beispiel Sigma-Delta-Wandlern.