TWI686956B

TWI686956B - 電容器

Info

Publication number: TWI686956B
Application number: TW108109881A
Authority: TW
Inventors: 陳稟亮; 簡兆良; 湯士逸
Original assignee: 奇景光電股份有限公司
Priority date: 2019-03-21
Filing date: 2019-03-21
Publication date: 2020-03-01
Also published as: TW202036921A

Abstract

一種電容器，包括第一電晶體、第二電晶體以及控制電路。第一電晶體的第一端耦接至所述電容器的第一端。第二電晶體的第一端耦接至所述電容器的第二端。在正常模式中，控制電路導通第一電晶體以及第二電晶體，第二電晶體的第二端經由控制電路耦接至第一電晶體的控制端，以及第二電晶體的控制端經由控制電路耦接至第一電晶體的第二端。在省電模式中，控制電路截止第一電晶體以及第二電晶體。

Description

電容器

本發明是有關於一種電容器。

電容器常常被廣泛使用在積體電路中。舉例來說，被耦接在系統電壓軌線（system voltage rail）與接地電壓軌線（ground voltage rail）之間的電容器可以被用來作為去耦電容器（decoupling capacitor）。去耦電容器具有穩壓功能。

在積體電路中，有一些電容器的實現方式是使用了電晶體，例如金屬氧化物半導體（Metal-Oxide-Semiconductor, MOS）場效電晶體（Field-Effect Transistor, FET）。舉例來說，當N通道金屬氧化物半導體（N-channel Metal-Oxide-Semiconductor, NMOS）電晶體被用來作為電容器時，NMOS電晶體的閘極被直接耦接至系統電壓軌線，而NMOS電晶體的汲極與源極被直接耦接至接地電壓軌線。當P通道金屬氧化物半導體（P-channel Metal-Oxide-Semiconductor, PMOS）電晶體被用來作為電容器時，PMOS電晶體的汲極與源極被直接耦接至系統電壓軌線，而PMOS電晶體的閘極被直接耦接至接地電壓軌線。無論如何，因為電晶體的閘極被直接耦接至電源軌線（系統電壓軌線或是接地電壓軌線），當電源軌線發生靜電放電（electrostatic discharge, ESD）事件時，ESD電流很可能會擊穿電晶體的閘極而燒毀電晶體。

本發明提供一種電容器，以提高靜電放電(electrostatic discharge, ESD)防護能力，以及在省電模式中減少漏電流。

本發明的一實施例提供一種電容器。所述電容器包括第一電晶體、第二電晶體以及控制電路。第一電晶體的第一端用以耦接至所述電容器的第一端。第二電晶體的第一端用以耦接至所述電容器的第二端。控制電路耦接於第一電晶體以及第二電晶體之間。在省電模式中，控制電路截止第一電晶體以及第二電晶體。在正常模式中，控制電路導通第一電晶體以及第二電晶體，第二電晶體的第二端經由控制電路耦接至第一電晶體的控制端，以及第二電晶體的控制端經由控制電路耦接至第一電晶體的第二端。

基於上述，在本發明諸實施例所述電容器中，第一電晶體與第二電晶體的控制端沒有直接耦接至電容器的第一端與第二端，以提高ESD防護能力。當系統進入省電模式時，控制電路可以截止第一電晶體以及第二電晶體，以減少漏電流。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明的一實施例所繪示一種電容器100的電路方塊（circuit block）示意圖。在圖1所示實施例中，電容器100的第一端耦接至電源軌線PR1，以及電容器100的第二端耦接至電源軌線PR2。依照設計需求，在一些實施例中，電源軌線PR1可以傳輸系統電壓（例如系統電壓VDD），以及電源軌線PR2可以傳輸參考電壓（例如接地電壓VSS）。在另一些實施例中，電源軌線PR1可以傳輸所述參考電壓，以及電源軌線PR2可以傳輸所述系統電壓。

無論如何，電容器100的應用不應受限於圖1所示實施例。在電子電路中的任何電容器都可以參照圖1所示電容器100的來實現。

電容器100包括電晶體P1、電晶體N1以及控制電路110。當電晶體P1為N通道金屬氧化物半導體（N-channel Metal-Oxide-Semiconductor, NMOS）電晶體與P通道金屬氧化物半導體（P-channel Metal-Oxide-Semiconductor, PMOS）電晶體其中一者時，電晶體N1為NMOS電晶體與PMOS電晶體其中另一者。舉例來說，在圖1所示實施例中，電晶體P1為PMOS電晶體，而電晶體N1為NMOS電晶體。依照設計需求，在其他實施例中，電晶體P1可以是NMOS電晶體，而電晶體N1可以是PMOS電晶體。

電晶體P1的第一端（例如源極）耦接至電容器100的第一端。電晶體N1的第一端（例如源極）耦接至電容器100的第二端。控制電路110耦接於電晶體P1以及電晶體N1之間。在正常模式中，電晶體N1的第二端（例如汲極）經由控制電路110耦接至電晶體P1的控制端（例如閘極），以及電晶體N1的控制端（例如閘極）經由控制電路110耦接至電晶體P1的第二端（例如汲極）。

控制電路110耦接至電晶體P1的控制端以及電晶體N1的控制端。在省電模式中，控制電路110經由控制訊號S1截止（turn off）電晶體P1，以及經由控制訊號S2截止電晶體N1。因為電晶體P1以及電晶體N1已被截止，所以電容器100的漏電流可以被有效減少。

在正常模式中，控制電路110可以導通（turn on）電晶體P1以及電晶體N1。本實施例並不限制電晶體P1以及電晶體N1的導通機制。舉例來說，在一些實施例中，控制電路110可以經由控制訊號S1導通電晶體P1，以及經由控制訊號S2導通電晶體N1。在另一些實施例中，控制電路110可以在正常模式中不輸出控制訊號S1與S2，亦即控制電路110的輸出為浮接（floating）狀態。當控制電路110的輸出為浮接狀態時，電晶體P1的控制端的正電荷會經由電晶體N1而洩流至電源軌線PR2，亦即電晶體P1的控制端的電壓會被下拉。因此，當控制電路110的輸出為浮接狀態時，電晶體P1以及電晶體N1為導通。

須注意的是，電晶體P1與電晶體N1的閘極沒有直接耦接至電容器100的第一端與第二端，因此ESD電流較難擊穿電晶體的閘極（具有較強ESD防護能力）。當系統進入省電模式時，控制電路110可以截止電晶體P1與電晶體N1，以減少漏電流。

依照不同的設計需求，上述控制電路110的方塊的實現方式可以是硬體（hardware）、韌體（firmware）、軟體（software，即程式）或是前述三者中的多者的組合形式。以硬體形式而言，上述控制電路110的方塊可以實現於積體電路（integrated circuit）上的邏輯電路。上述控制電路110的相關功能可以利用硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為硬體。舉例來說，上述控制電路110的相關功能可以被實現於一或多個邏輯區塊、模組和/或電路。

圖2是依照本發明的一實施例說明圖1所示控制電路110的電路方塊示意圖。於圖2所示實施例中，控制電路110包括開關SW1以及開關SW2。開關SW1的第一端耦接至第一電壓。依照設計需求，所述第一電壓可以是足以截止電晶體P1的任何電壓。例如，在圖2所示實施例中，所述第一電壓可以是電源軌線PR1的系統電壓（例如系統電壓VDD）。開關SW1的第二端耦接至電晶體P1的控制端。開關SW1受控於睡眠訊號SLP。所述睡眠訊號SLP可以是系統控制器（未繪示）所發出的控制訊號。當所述睡眠訊號SLP為第一邏輯準位時（表示系統進入睡眠模式或省電模式），此時開關SW1為導通。當開關SW1為導通時，所述第一電壓可以截止電晶體P1。當所述睡眠訊號SLP為第二邏輯準位時（表示系統進入正常模式），此時開關SW1為截止。

開關SW2的第一端耦接至第二電壓。依照設計需求，所述第二電壓可以是足以截止電晶體N1的任何電壓。例如，在圖2所示實施例中，所述第二電壓可以是電源軌線PR2的參考電壓（例如接地電壓VSS）。開關SW2的第二端耦接至電晶體N1的控制端。開關SW2受控於睡眠訊號SLP。當所述睡眠訊號SLP為第一邏輯準位時（表示系統進入睡眠模式或省電模式），此時開關SW2為導通。當開關SW2為導通時，所述第二電壓可以截止電晶體N1。當所述睡眠訊號SLP為第二邏輯準位時（表示系統進入正常模式），此時開關SW2為截止。

圖3是依照本發明的另一實施例說明圖1所示控制電路110的電路方塊示意圖。於圖3所示實施例中，控制電路110包括開關SW1、開關SW2、反閘111以及反閘112。圖3所示開關SW1與開關SW2可以參照圖2所示開關SW1與開關SW2的相關說明來類推，故不再贅述。於圖3所示實施例中，開關SW1包括PMOS電晶體，而開關SW2包括NMOS電晶體。

反閘111的輸入端用以接收睡眠訊號SLP。所述睡眠訊號SLP可以是系統控制器（未繪示）所發出的控制訊號。當所述睡眠訊號SLP為第一邏輯準位（例如高邏輯準位）時，表示系統進入睡眠模式或省電模式。當所述睡眠訊號SLP為第二邏輯準位（例如低邏輯準位）時，表示系統進入正常模式。反閘111的輸出端耦接至所述PMOS電晶體（開關SW1）的閘極。反閘112的輸入端耦接至反閘111的輸出端。反閘112的輸出端耦接至所述NMOS電晶體（開關SW2）的閘極。

圖4是依照本發明的又一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖4所示的實施例中，控制電路110包括開關SW1、開關SW2和開關SW3。圖4所示開關SW1和開關SW2可以參照圖2或圖3的相關說明來類推，故不再贅述。開關SW3的第一端耦接到電晶體P1的控制端。開關SW3的第二端耦接到電晶體N1的控制端。在省電模式的電荷共享（charge sharing）期間，開關SW3為導通。在電荷共享期間之後的省電模式的省電期間，電晶體P1和電晶體N1為截止。在正常模式下，開關SW3為截止。

開關SW3的實現方式可以根據設計需求來決定。例如，在圖4所示的實施例中，開關SW3可以包括傳輸閘（transmission gate）。此傳輸閘的第一端耦接到電晶體P1的控制端。此傳輸閘的第二端耦接到電晶體N1的控制端。此傳輸閘的控制端受控於短路控制訊號VS，而此傳輸閘的反相控制端受控於短路控制訊號VSB，其中短路控制訊號VSB為短路控制訊號VS的反相訊號。

具有開關SW3的電容器100增強了在省電模式下的效能。如果短路控制訊號VS為高，因為開關SW3將電晶體N1的控制端和電晶體P1的控制端短接在一起，則電容器100的環路被減弱（即，電晶體N1的控制端的電壓準位從系統電壓VDD被下拉到VDD/2，並且電晶體P1的控制端的電壓準位從接地電壓VSS被上拉到VDD/2）。如果在開關SW1和開關SW2導通之前短路控制訊號VS變高，因為開關SW1和開關SW2對電晶體N1和電晶體P1的控制端放電或充電半功率，則電晶體N1和電晶體P1的控制端將分別被快速地拉到接地電壓VSS和系統電壓VDD。在一些應用中，電容器100的電容非常大，而開關SW3有助於在電容器100的禁能期間改善電晶體N1和電晶體P1的效能。

圖5是依照本發明的一實施例說明圖4所示開關的操作狀態的時序示意圖。圖5所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1、開關SW2和開關SW3為截止。在省電模式PSM的電荷共享期間CSP，開關SW3為導通。在電荷共享期間CSP結束後，開關SW3為截止。在電荷共享期間CSP後的省電模式PSM的省電期間PSP，開關SW1和開關SW2為導通（即電晶體P1和電晶體N1為截止）。

圖6是依照本發明的另一實施例說明圖4所示開關的操作狀態的時序示意圖。圖6所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1、開關SW2和開關SW3為截止。在省電模式PSM的電荷共享期間CSP，開關SW1和開關SW2為截止並且開關SW3為導通。在電荷共享期間CSP後的省電模式PSM的省電期間PSP，開關SW1和開關SW2為導通（即電晶體P1和電晶體N1為截止）並且開關SW3為截止。

圖7是依照本發明的再一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖7所示實施例中，控制電路110包括開關SW1、開關SW2和開關SW3。圖7所示開關SW1和開關SW2可以參照圖2或圖3的相關說明，圖7所示開關SW3可以參照圖4至圖6的相關說明，故不再贅述。在圖7所示的實施例中，開關SW3可以包括電晶體。此電晶體的第一端耦接到電晶體P1的控制端。此電晶體的第二端耦接到電晶體N1的控制端。此電晶體的控制端受控於短路控制訊號VS。

圖8是依照本發明的更一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖8所示實施例中，控制電路110包括開關SW1、開關SW2、開關SW4和開關SW5。圖8所示開關SW1和開關SW2可以參照圖2或圖3的相關說明，故不再贅述。

開關SW4耦接於電晶體P1的第二端與電晶體N1的控制端之間（即，開關SW4的第一端耦接至電晶體P1的第二端，且開關SW4的第二端耦接至電晶體N1的控制端）。開關SW5耦接在電晶體P1的控制端和電晶體N1的第二端之間（即，開關SW5的第一端耦接至電晶體N1的第二端，以及開關SW5的第二端耦接至電晶體P1的控制端）。在正常模式NM中開關SW4和開關SW5為導通，並且在省電模式PSM中開關SW4和開關SW5為截止。

開關SW4和開關SW5有助於改善在禁能電容器100的期間中電晶體N1和P1的效能。如果在開關SW1和開關SW2被導通之前開關SW4和開關SW5被截止，則電晶體N1和電晶體P1的控制端分別被快速地拉到接地電壓VSS和系統電壓VDD。在其他實施例中，取決於設計需求，可以省略開關SW4和開關SW5中的一個。

圖9是依照本發明的一實施例說明圖8所示開關的操作狀態的時序示意圖。圖9所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM下，開關SW1和開關SW2為截止，而開關SW4和開關SW5為導通。在省電模式PSM中，開關SW4和開關SW5為截止。在開關SW4和開關SW5被斷開後，開關SW1和開關SW2在省電模式PSM中被接通。

圖10是依照本發明的另一實施例說明圖8所示開關的操作狀態的時序示意圖。圖10所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1和開關SW2為截止，並且開關SW4和開關SW5為導通。在省電模式PSM中，開關SW1和開關SW2為導通（即，電晶體P1和電晶體N1為截止），並且開關SW4和開關SW5為截止。

圖11是依照本發明的又一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖11所示的實施例中，控制電路110包括開關SW1、開關SW2、開關SW3、開關SW4和開關SW5。圖11所示開關SW1和開關SW2可以參照圖2或圖3的相關說明來類推，圖11所示開關SW3可以參照圖4至圖7的相關說明來類推，圖11所示開關SW4和開關SW5可以參照圖8至圖10的相關說明來類推，故不再贅述。

圖12是依照本發明的一實施例說明圖11所示開關的操作狀態的時序示意圖。圖12所示的橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1、開關SW2和開關SW3為截止，並且開關SW4和開關SW5為導通。在省電模式PSM中，開關SW4和開關SW5為截止。在開關SW4和開關SW5被斷開後，開關SW1、開關SW2和開關SW3可以在省電模式PSM中被導通。例如，在省電模式PSM的電荷共享期間CSP開關SW1和開關SW2為截止並且開關SW3為導通，並且在電荷共享期間CSP之後的省電模式PSM的省電期間PSP開關SW1和開關SW2為導通並且開關SW3為截止。

圖13是依照本發明的另一實施例說明圖11所示開關的操作狀態的時序示意圖。圖13所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1、開關SW2和開關SW3為截止，並且開關SW4和開關SW5為導通。在正常模式NM結束之後，開關SW4和開關SW5在省電模式PSM中被截止。在開關SW4和開關SW5被截止的期間，開關SW3在省電模式PSM的電荷共享期間CSP中被導通，並且在電荷共享時段CSP之後的省電模式PSM的省電時段PSP期間開關SW1和開關SW2被導通並且開關SW3被截止。

圖14是依照本發明的再一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖14所示的實施例中，控制電路110包括開關SW1、開關SW2、開關SW3、開關SW4、開關SW5、開關SW6和開關SW7。圖14所示開關SW1和開關SW2可以參照圖2或圖3的相關說明來類推，圖14所示開關SW3可以參照圖4至圖7以及圖11至圖13的相關說明來類推，圖14所示開關SW4和開關SW5可以參照圖8至圖13的相關說明來類推，故不再贅述。

在圖14所示的實施例中，開關SW6的第一端耦接到某一個電壓（例如接地電壓VSS）。開關SW6的第二端耦接到電晶體P1的控制端。開關SW7的第一端耦接到某一個電壓（例如系統電壓VDD）。開關SW7的第二端耦接到電晶體N1的控制端。在正常模式NM下開關SW6和開關SW7為導通。在省電模式PSM中，開關SW6和開關SW7為截止。開關SW6和開關SW7被用於對電晶體P1的控制端和電晶體N1的控制端進行預充電。當電容器100被致能時（在正常模式NM期間），開關SW6和開關SW7將幫助電容器100更快地準備好。在其他實施例中，取決於設計要求，開關SW6和開關SW7中的一個可以被省略。

圖15是依照本發明的一實施例說明圖14所示開關的操作狀態的時序示意圖。圖15所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1、開關SW2和開關SW3為截止，並且開關SW4、開關SW5、開關SW6和開關SW7為導通。在正常模式NM結束後，開關SW4、開關SW5、開關SW6和開關SW7在省電模式PSM中為截止。在省電模式PSM的電荷共享期間CSP中，開關SW3為導通並且開關SW1和SW2為截止。在電荷共享期間CSP之後，在省電模式PSM的省電期間PSP中，開關SW1和開關SW2為導通並且開關SW3為截止。

圖16是依照本發明的另一實施例說明圖14所示開關的操作狀態的時序示意圖。圖16所示橫軸表示時間，縱軸表示訊號準位。圖16所示開關SW1、SW2、SW3、SW4和SW5的操作可以參照圖15的相關說明來類推，故不再贅述。在圖16所示實施例中，開關SW6和開關SW7在省電模式PSM中被截止，開關SW6和開關SW7在正常模式NM的預充電期間PCP中被導通，並且在正常模式NM中開關SW6和開關SW7在預充電時段PCP之後被截止。

圖17是依照本發明的更一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖17所示的實施例中，控制電路110包括開關SW1、開關SW2、開關SW3、開關SW4、開關SW5、開關SW6、開關SW7、開關SW8和開關SW9。圖17所示開關SW1和開關SW2可以參照圖2或圖3的相關說明來類推，圖17所示開關SW3可以參照圖4至圖7以及圖11至圖16的相關說明來類推，圖17所示開關SW4和開關SW5可以參照圖8至圖16的相關說明來類推，圖17所示開關SW6和開關SW7可以參照圖14至圖16的相關說明來類推，故不再贅述。

在圖17所示的實施例中，開關SW8的第一端子用於耦接到某一個電壓（例如接地電壓VSS）。開關SW8的第二端子耦接到電晶體N1的第二端和開關SW5的第一端。開關SW9的第一端子用於耦接到某一個電壓（例如系統電壓VDD）。開關SW9的第二端耦接到電晶體P1的第二端和開關SW4的第一端。在正常模式NM下開關SW8和開關SW9為截止。在省電模式PSM中開關SW8和開關SW9為導通。開關SW8和開關SW9的控制訊號可以是開關SW4和開關SW5的控制訊號的反相訊號。

圖18是依照本發明的又一實施例說明圖1所示控制電路110的電路方塊示意圖。在圖18所示實施例中，控制電路110包括開關SW1、開關SW2、開關SW3、開關SW4、開關SW6和開關SW7。圖18所示開關SW1和開關SW2可以參照圖2或圖3的相關說明來類推，圖18所示開關SW3可以參照圖4至圖7以及圖11至圖16的相關說明來類推，圖18所示開關SW4可以參照圖8至圖16的相關說明來類推，圖18所示開關SW7可以參照圖14至圖16的相關說明來類推，故不再贅述。

圖19是依照本發明的一實施例說明圖18所示開關的操作狀態的時序示意圖。圖19所示橫軸表示時間，縱軸表示訊號準位。在正常模式NM中，開關SW1、開關SW2和開關SW3為截止，並且開關SW4、開關SW6與開關SW7為導通。在正常模式NM結束之後，開關SW4、開關SW6與開關SW7在省電模式PSM中被截止。在開關SW4被截止期間，開關SW3在省電模式PSM的電荷共享期間CSP中被導通。在電荷共享期間CSP之後，在省電模式PSM的省電期間PSP，開關SW1和開關SW2被導通並且開關SW3被截止。

圖20是依照本發明的另一實施例說明圖18所示開關的操作狀態的時序示意圖。圖20所示橫軸表示時間，縱軸表示訊號準位。圖20所示開關SW1、SW2、SW3與SW4的操作可以參照圖19的相關說明來類推，故不再贅述。在圖20所示實施例中，開關SW6和開關SW7在省電模式PSM中為截止，開關SW6和開關SW7在正常模式NM的預充電期間PCP為導通，並且在正常模式NM中預充電期間PCP之後，開關SW6和開關SW7為截止。

綜上所述，在本發明諸實施例所述電容器100中，電晶體P1與電晶體N1的控制端沒有直接耦接至電容器100的第一端與第二端，以提高ESD防護能力。當系統進入省電模式時，控制電路110可以截止電晶體P1與電晶體N1，以減少漏電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:電容器 110:控制電路 111、112:反閘 CSP:電荷共享期間 NM:正常模式 P1、N1:電晶體 PCP:預充電期間 PR1、PR2:電源軌線 PSM:省電模式 PSP:省電期間 S1、S2:控制訊號 SLP:睡眠訊號 SW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8、SW9:開關 VS、VSB:短路控制訊號

圖1是依照本發明的一實施例所繪示一種電容器的電路方塊（circuit block）示意圖。圖2是依照本發明的一實施例說明圖1所示控制電路的電路方塊示意圖。圖3是依照本發明的另一實施例說明圖1所示控制電路的電路方塊示意圖。圖4是依照本發明的又一實施例說明圖1所示控制電路的電路方塊示意圖。圖5是依照本發明的一實施例說明圖4所示開關的操作狀態的時序示意圖。圖6是依照本發明的另一實施例說明圖4所示開關的操作狀態的時序示意圖。圖7是依照本發明的再一實施例說明圖1所示控制電路的電路方塊示意圖。圖8是依照本發明的更一實施例說明圖1所示控制電路的電路方塊示意圖。圖9是依照本發明的一實施例說明圖8所示開關的操作狀態的時序示意圖。圖10是依照本發明的另一實施例說明圖8所示開關的操作狀態的時序示意圖。圖11是依照本發明的又一實施例說明圖1所示控制電路的電路方塊示意圖。圖12是依照本發明的一實施例說明圖11所示開關的操作狀態的時序示意圖。圖13是依照本發明的另一實施例說明圖11所示開關的操作狀態的時序示意圖。圖14是依照本發明的再一實施例說明圖1所示控制電路的電路方塊示意圖。圖15是依照本發明的一實施例說明圖14所示開關的操作狀態的時序示意圖。圖16是依照本發明的另一實施例說明圖14所示開關的操作狀態的時序示意圖。圖17是依照本發明的更一實施例說明圖1所示控制電路的電路方塊示意圖。圖18是依照本發明的又一實施例說明圖1所示控制電路的電路方塊示意圖。圖19是依照本發明的一實施例說明圖18所示開關的操作狀態的時序示意圖。圖20是依照本發明的另一實施例說明圖18所示開關的操作狀態的時序示意圖。

100:電容器

110:控制電路

P1、N1:電晶體

PR1、PR2:電源軌線

Claims

一種電容器，包括：一第一電晶體，具有一第一端用以耦接至該電容器的一第一端；一第二電晶體，具有一第一端用以耦接至該電容器的一第二端；以及一控制電路，耦接於該第一電晶體以及該第二電晶體之間，其中在一省電模式中，該控制電路截止該第一電晶體以及該第二電晶體，以及在一正常模式中，該控制電路導通該第一電晶體以及該第二電晶體，其中該第二電晶體的一第二端經由該控制電路耦接至該第一電晶體的一控制端，以及該第二電晶體的一控制端經由該控制電路耦接至該第一電晶體的一第二端。
如申請專利範圍第1項所述的電容器，其中該電容器的該第一端用以耦接至一第一電源軌線，以及該電容器的該第二端用以耦接至一第二電源軌線。
如申請專利範圍第1項所述的電容器，其中當該第一電晶體為一NMOS電晶體與一PMOS電晶體其中一者時，該第二電晶體為該NMOS電晶體與該PMOS電晶體其中另一者。
如申請專利範圍第1項所述的電容器，其中該控制電路包括：一第一開關，具有一第一端用以耦接至一第一電壓，其中該第一開關的一第二端耦接至該第一電晶體的該控制端，以及當該第一開關為導通時，該第一電壓截止該第一電晶體；以及一第二開關，具有一第一端用以耦接至一第二電壓，其中該第二開關的一第二端耦接至該第二電晶體的該控制端，以及當該第二開關為導通時，該第二電壓截止該第二電晶體。
如申請專利範圍第4項所述的電容器，其中該第一開關與該第二開關受控於一睡眠訊號。
如申請專利範圍第4項所述的電容器，其中該第一開關包括一PMOS電晶體，該第二開關包括一NMOS電晶體，該控制電路更包括：一第一反閘，具有一輸入端用以接收一睡眠訊號，其中該第一反閘的一輸出端耦接至該PMOS電晶體的閘極；以及一第二反閘，具有一輸入端耦接至該第一反閘的該輸出端，其中該第二反閘的一輸出端耦接至該NMOS電晶體的閘極。
如申請專利範圍第4項所述的電容器，其中該控制電路還包括：一第三開關，具有一第一端用於耦接到該第二電壓，其中該第三開關的一第二端耦接到該第一電晶體的該控制端；以及一第四開關，具有一第一端用於耦接到該第一電壓，其中該第四開關的一第二端耦接到該第二電晶體的該控制端。
如申請專利範圍第7項所述的電容器，其中該第三開關和該第四開關在該正常模式下為導通，並且該第三開關和該第四開關在該省電模式下為截止。
如申請專利範圍第7項所述的電容器，其中，在該省電模式下該第三開關和該第四開關為截止，在該正常模式的一預充電期間該第三開關和該第四開關為導通，並且在該正常模式下的該預充電期間之後該開關和該第四開關為截止。
如申請專利範圍第1項所述的電容器，其中該控制電路包括：一開關，具有一第一端用於耦接到該第一電晶體的該控制端，其中該開關的一第二端耦接到該第二電晶體的該控制端，並且在該省電模式下的一電荷共享期間該開關為導通，在該電荷共享期間之後的該省電模式的一省電期間該第一電晶體和該第二電晶體為截止，並且該開關在該正常模式下為截止。
如申請專利範圍第1項所述的電容器，其中該控制電路包括：一第一開關，耦接在該第一電晶體的該第二端和該第二電晶體的該控制端之間，其中該第一開關在該正常模式下為導通，該第一開關在該省電模式下為截止。
如申請專利範圍第11項所述的電容器，其中該控制電路還包括：一第二開關，具有一第一端用於耦接到一第一電壓，其中該第二開關的一第二端耦接到該第一電晶體的該第二端和該第一開關的一第一端，在該正常模式中該第二開關為截止，以及在該省電模式中該第二開關為導通。
如申請專利範圍第1項所述的電容器，其中該控制電路包括：一第一開關，耦接在該第一電晶體的該控制端和該第二電晶體的該第二端之間，其中該第一開關在該正常模式下為導通，該第一開關在該省電模式下為截止。
如申請專利範圍第13項所述的電容器，其中該控制電路還包括：一第二開關，具有一第一端用於耦接到一第二電壓，其中該一第二開關的第二端子耦接到該第二電晶體的該第二端子和該第一開關的一第一端子，該第二開關在正常模式中為截止，以及該第二開關在該省電模式中為導通。