WO2000028703A1

WO2000028703A1 - Commutateur de matrices

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Publication number: WO2000028703A1
Application number: PCT/JP1999/006222
Authority: WO
Inventors: Kyosuke Dobashi; Kazuhiko Ide
Original assignee: Kabushiki Kaisha Toshiba
Priority date: 1998-11-10
Filing date: 1999-11-09
Publication date: 2000-05-18
Also published as: EP1061700A4; EP1061700A1; JP3660591B2; US6393019B1; EP1061700B1

Description

明細書 ' マトリクススィッチ

技術分野

本発明は、リングネットワークのノード（伝送装置）に適用して好適な、複数のディジタル信号入力回線を複数の出力回線のうちの任意の回線に接続する機能を備えたマトリクススィツチに関する。

背景技術

光ケーブルを用いて構成されるリングネットワークに於いては、各ノードを構成する伝送装置であるアツド · ドロップ · マルチプレクサ（ A D M ) に、複数のディジタル信号入力回線を複数の出力回線のうちの任意の回線に接続するマトリクススィツチが設けられる。

従来のこの種マトリクススィッチは、図 1 に示すように、 n 本の入力ライン（ # l 〜 # n ) のうちの 1 本を選択するための m個の選択部を備えることにより、 n X mのマトリクススィッチを実現している。即ち、従来では、マトリクススィツチ部への入力データが、直接分岐して各選択部に接続され、外部からの入力データ選択制御信号（ 1 〜 m ) に従って指定された入力データが選択され出力されている。

上記したような従来の構成に於いては、マトリクススィッチの規模が大きくなつた場合に、マトリクススィッチ部の入出力信号が多くなるとともに、回路規模も膨大となる。そのため、装置として実現する場合には、マトリクススィッチ部に入出力する信号を全て一つのマトリクススィツチ部に入出力させる必要がある。従って、コネクタのピン数、及びマト — リクススィツチ部の基板或いはモジュール上への回路実装上の物理的制約から、実現が非常に難しレヽとレ、う問題がある。

また、この物理的な問題を解決するために、マトリクススィツチ部を分割して複数の小規模なマトリクススィツチを用いた多段接続構成とすることが考えられる。、この構成では、一つのマトリクススィツチの入出力信号数及び回路規模は低減されるものの、マトリクススィツチ部全体の制御アルゴリズムが複雑になるという問題が生じる。なぜならば、例えばマトリクススィツチの入力部と出力部が同一の部分であっても、複数の経路が選択可能であるからである。

上記したように、従来のマトリクススィツチ構成に於いては、 n 本の入力ラインの内の 1 本を選択するための m個の選択部を備えることにより n X mのマトリクススイッチを実現していたため、マトリクススィッチの規模が大きくなつた場合に、マトリクススィツチ部の入出力信号が多くなるとともに、回路規模も膨大となり、装置として実現する際に、マトリクススィツチ部に入出力する信号が全て一つのマトリタススィッチ部に入出力させる必要がある。従って、コネクタのピン数、及びマトリクススィッチ部の基板、或レヽはモジユール上への回路実装上の物理的制約から、実現が非常に難しいとレヽぅ問題がある。また、この物理的な問題を解決するために、マトリクススィツチ部を分割しで複数の小規模なマトリクススイッチを用いた多段接続構成とした場合には、一つのマトリクススィツチの入出力信号数及び回路規模は低減されるが、マトリクススィツチ部全体の制御アルゴリズムが複雑 — になるとレ、う問題がある。

発明の開示

本発明は、マトリクススィツチ部に入出力するデータの本数を低減させるとともに、装置として実現する場合の機能ブ口ック分割が容易であり、更にマトリクススィツチ部を分割しても、複雑な回線設定アルゴリズムを必要とせず既存構成と同様のアルゴリズムでマトリクススィツチ部の制御が可能なマトリクススィツチを提供することを目的とする。

本発明にかかるマトリクススィツチは、マトリクススィッチ本体と、前記マトリクススィツチ本体の入力側に設けられた前処理部と、前記マトリクススィツチ本体の出力側に設けられた後処理部とを備え、前記前処理部、前記マトリクススイッチ本体、及び前記後処理部は、それぞれは、ライン入力をそれぞれの設定ビット幅でパラレル変換し、前記設定ビット幅内でビット配列操作してシリアル変換して、ライン出力する回路を備え、前記マトリクススィツチ本体を前記前処理部でパラレル変換した前記設定ビット幅分に分割して切替制御することを特徴とする。換言すれば、ライン入力を所定ビット幅でパラレル変換して複数のビット幅毎に対応する複数のマトリクススィツチ本体で選択処理を行い、その後にシリアル変換して出力することを特徴とする。

より具体的には、本発明-に係るマトリクススィッチは、 n 本の入力ラインそれぞれのビットシリアルデータを i ビットパラレル変換する n個の第 1 のパラレル変換部と、前記第 1 のパラレル変換部で i ビットノヽ° ラレル変換したデータの k -

( 1 ≤ k ≤ i ) ビット目を i 本の入力ライン分多重化する i 個の第 1 の多重化部とを含むプロックを前処理基本プロックとし、 j 個の前記前処理基本ブロック（ n = i X j ：但し n ， i ， j , k はすべて自然数）を有する前処理部と、前記前処理部で処理された j 本の入力ラインのデータを i ビットパラレル変換する j 個の第 2 のパラレル変換部と、前記第 2 のパラレル変換部で i ビットパラレル変換した i X j 個のデータから 1 つのデータを選択する m個の選択部と、前記選択部で選択したデータを i 本多重化する q 個の第 2 の多重化部とを基本ブロックとし、 i 個の前記基本ブロック（但し m， q はすべて自然数）を有するマトリクススィッチ部と、前記マトリクススイッチ部より出力される q X i のデータを i ビットパラレル変換する第 3 のパラレル変換部と、前記第 3 のパラレル変換部で i ビットノ、。ラレル変換したデータの k ビット目を i 本の入力ライン分多重化する第 3 の多重化部とを基本ブロックとし、 q 個の前記基本ブロック（ m = i X q ) を有する後処理部とを備えたことを特徴とする。

上記の各マトリクススィツチにおいて、好ましい実施態様は以下の通りである。

( 1 ) 前記後処理部はその入力端にエラスティックバッファを備えてレ、ること。

( 2 ) 前記マトリクススイッチ部はその入力端にエラスティックノくッファを備えてレヽること。

( 3 ) 前記後処理部はその入力端にエラスティックバッファを備えてレヽること。 -

( 4 ) 前記前処理部は、前記第 1 のパラレル変換部の前段に、入力データを監視する第 1 の監視部と、前記第 1 の監視部によって入力データの異常を検出した場合に入力データに P — A I S信号を挿入する第 1 の P — A I S挿入部とを備え、前記マトリクススィツチ部は、前記第 2 のパラレル変換部の前段に、入力データを監視する第 2 の監視部と、前記第 2 の監視部によって入力データの異常を検出した場合に入力データに固定データを挿入する固定データ挿入部とを備え、前記後処理部は、前記第 3 のパラレル変換部の前段に設けられた入力データを監視する第 3 の監視部と、前記第 3 のパラレル変換部の後段に設けられ、前記固定データ挿入部で挿入された固定データを検出する第 4 の監視部と、前記第 3 の監視部からの出力の論理和を出力する第 1 の論理和部と、前記第 1 の論理和部と前記第 4 の監視部からの出力の論理和を出力する第 2 の論理和部と、前記第 2 の論理和部からの出力に従つて、前記第 3 の多重化部からの出力信号に P — A I S信号を挿入する P — A I S 挿入部とを備えたこと。

本発明に係るマトリクススィツチによれば、マトリクススイッチ本体（マトリクススィッチ部）に入出力するデータの本数を、前処理部，マトリクススィッチ部及び後処理部でのノラレルノシリアル変換により低減させながら、前処理部でノラレル変換したノヽ。ラレノビット幅分のマトリクススイッチ本体（マトリクススィッチ部）に分割処理させている。従つて、装置として実現する場合の機能プロック分割が容易である。更にマトリクススィッチ本体（マトリクススィッチ部） - を分割しても、複雑な回線設定アルゴリズムを必要とせず、従来構成と同じアルゴリズムでマトリクススィツチ本体（マトリクススイッチ部）の制御が可能となる。更に、入出力データのビットレートが上がった場合も、マトリクススィッチ本体（マトリクススィッチ部）の選択部は低速処理が可能となるとレ、う利点もある。

上記のように本発明によれば、マトリクススィツチ部に入出力するデータの本数を低減させることができるとともに、装置として実現する場合の機能プロック分割が容易であり、更にマトリクススィッチ部を分割しても、複雑な回線設定ァノレゴリズムを必要とせず既存構成と同様のアルゴリズムでマトリクススィツチ部の制御が可能なスィツチ規模を容易に拡大できるマトリクススィッチが提供できる。また、入出力データのビットレートが上がった場合も、マトリクススイッチ部（スィッチ本体）の選択部は低速処理が可能となるという利点もある。更に、各ブ口ック間のケーブルの引き回しによる位相ずれ等を考慮して、前処理部の入力端、マトリクススイッチ部の入力端、後処理部の入力端のいずれか、または全てにエラスティックノくッファを配置し、入力データのフレーム位相を全て揃えた上で処理を行う構成とすることにより、仕様上の制約を更に緩和して信頼性の高い動作を確保できる。図面の簡単な説明 ·

図 1 は、従来のマトリクススィツチの構成を示すブロック図であり、図 2 は、本発明に係るマトリクススィッチが適用される情 ' 報通信システムの構成を示すプロック図であり、

図 3 は、上記情報通信システムに於ける伝送装置の主要構成要素を示すブロック図であり、

図 4 は、本発明の第 1 の実施形態によるマトリクススイツチ全体の構成を示すブロック図であり、

図 5 は、第 1 の実施形態に於ける前処理部の構成を示すブロック図であり、

図 6 は、第 1 の実施形態に於けるマトリクススィツチ部の構成を示すブロック図であり、

図 7 は、第 1 の実施形態に於ける後処理部の構成を示すブロック図であり、

図 8 は、第 1 の実施形態の動作を説明するための前処理部の入力データのビット配列を示す図であり、

図 9 は、第 1 の実施形態の動作を説明するための前処理部の出力データのビット配列を示す図であり、

図 1 0 は、第 1 の実施形態の動作を説明するための後処理部の入力データのビット配列を示す図であり、

図 1 1 は、第 1 の実施形態の動作を説明するための後処理部の出力データのビット配列を示す図であり、

図 1 2 は、第 2 の実施形態に於ける前処理部の構成を示すブロック図であり、

図 1 3 は、第 2 の実施形-態に於けるマトリクススィツチ部の構成を示すブロック図であり、

図 1 4 は、第 2 の実施形態に於ける後処理部の構成を示すブロック図である。 - 発明を実施するための最良の形態

以下図面を参照して本発明の実施形態を説明する。

図 2 は本発明に係るマトリクススィツチが適用される情報通信システムの構成を示すブロック図である。

図 2 に示すシステムは、 S D Hに準拠したリングネットヮークを前提とし、ノードとなる m個の伝送装置（ N 1 〜 N m ) が、例えば S T M— 6 4 回線等の高速回線（ F L ) を介してリング状に接続されている。高速回線（ F L ) を介して伝送される情報のうち、任意のチャネルの情報が伝送装置 ( N ：！〜 N m ) にて低速回線（ S L ) にドロップされ、交換機などの各種通信装置に送られる。

各伝送装置（ N ；！〜 N m) は、それぞれ L A N ( L o c a 1 A r e a N e t w o r k ; L ；！〜 L m ) を介して監視制御装置（W S l 〜W S m) に接続されている。これらの監視制御装置（ W S ：！〜 W S m ) は、例えば汎用のワークステーシヨンとして実現されており、いずれの監視制御装置（ W S l 〜W S m ) 力らも、各伝送装置（ N l 〜 N m ) に対する監視制御を行うことができる。各伝送装置（ N 1 〜 N m ) に、アツド ' ドロップ ' マルチプレタス（ A D M ) 部 N 1 0 を構成するマトリクススィツチが設けられる。

各伝送装置（ N ：! 〜 N m) の主要構成要素を図 3 に示す。なお、各伝送装置（ Ν 1 〜·Ν ιη) の主要構成要素は同じであるので、図 3 においては、伝送装置 Ν 1 のみについて示す。伝送装置 N 1 は、本発明で対象とするマトリクススィッチにより実現されるアツド · ドロップ · マノレチプレタス（ A D M ) 部 N 1 0 を備えている。高速回線（ F L ) を介して伝送される同期伝送データがインタフェース部（ H S — I Z F 1 〜 H S — I / F 4 ) N 1 ：！〜 N 1 4 を介してアツド ' ドロップ ' マルチプレタス（ A D M ) 部 N 1 0 に導入され、更に低速側のインタフェース部（ L S — I / F ) N 1 5 を介して低速回線側にドロップされる。また、低速回線側から入力される同期伝送データが低速側のインタフェース部（ L S — I Z F ) N 1 5 を介してアツド ' ドロップ ' マノレチプレタス（ A D M ) 部 N 1 0 に導入され、高速回線（ F L ) に多重されるアツド . ドロップ ' マノレチプレタス（ A D M ) 部 N 1 0 に対する動作制御は、各インタフェース部（ H S — I Z F 1 〜 H S - 1 / F 4 ) N 1 1 〜 N 1 4 カゝら与えられる情報に基づき制御部 N 1 6 により行なわれる。

制御部 N 1 6 は、マイクロコンピュータ等により構成されマトリクススィツチ設定制御部 N 1 6 1 のプログラム制御の下にアツド . ドロップ . マノレチプレタス（ A D M ) 部 N 1 0 を構成するマトリクススィツチを制御する。更に制御部 N 1 6 は、他の伝送装置 N 2 〜 N mおよび監視制御装置（ W S 1 ) との情報通信に係わる既知の図示しない制御手段に加えて、伝送路設定部 N 1 6 2 、伝送路切替部 N 1 6 3 、通信パス設定部 N 1 6 4 等を備えてレ、る。伝送路設定部 N 1 6 2 はシステム内に障害が発生し-た場合に、各伝送装置毎にその通信パスの設定状態を対応づけた所謂リングマップ、および自装置の現在の切替状態を参照して、トラヒック救出のための伝送路の切替状態を決定する。なお、上記リングマップおよ - び自装置の切替状態に係わる情報は記憶部に予め格納されている。伝送路切替部 N 1 6 3 は、上記決定された切替状態および監視制御装置（ W S 1 ) が要求する切替状態に基づき、伝送路の切替制御を実行する。通信パス設定部 N 1 6 4 は、監視制御装置（ W S 1 ) からの通信パス設定要求に基づき自装置における通信パスを設定して、その接続状態情報を記憶部 N 1 7 に記憶する。

(第 1 の実施形態）

図 4 は本発明の第 1 の実施形態によるマトリクススィッチ全体の構成を示すプロック図である。

本第 1 の実施形態に係るマトリクススィツチは、前処理部 1 と、マトリクススィッチ部（マトリクススィッチ本体） 2 と、後処理部 3 とにより構成される。前処理部 1 の構成を図 5 に示し、マトリクススィッチ部 2 の構成を図 6 に示し、後処理部 3 の構成を図 7 に示す。

前処理部 1 は、図 5 に示すように、ノ、。ラレル変換部 1 1 一 1 ， 1 1 — 2 ， ···， 1 1 — i と、多重化部 1 2 — 1 ， 1 2 — 2 ， … ， 1 2 — i とを 1 つの基本ブロックとする前処理基本ブロック 1 0 — 1 ， 1 0 — 2 ， … ， 1 0 — j を備えてレヽる ( ここで、 n = i X j ) 。ノ、。ラレノレ変換部 1 1 — 1 ， 1 1 一 2 ， … ， l l — i 、 n 本の入力ライン（ # l 〜 # n ) それぞれのビットシリアルデータを i ビットノ、 °ラレノレ変換する。多重ィ匕部 1 2 — 1 , 1 2 - 2 , … ， 1 2 — i は、ノ、。ラレノレ変換部 1 1 — 1 , 1 1 — 2 ， … ， 1 1 — i でそれぞれ i ビットノ、。ラレル変換したデータの k ( 1 ≤ k ≤ i ) ビット目を i 本 ' の入力ライン分多重化する。

マトリクススィッチ部 2 は、図 6 に示すように、ノ、。ラレル変換部 2 1 — 1 ， 2 1 — 2 , ·'·， 2 1 — j と、選択部 2 2 — 1 ， 2 2 - 2 , ··· , 2 2 — m と、多重ィ匕部 2 3 — 1 ， 2 3 — 2， …， 2 3 — q とを 1 つの基本ブロックとするマトリクススィッチ基本ブロック 2 0 — 1 ， 2 0 - 2 , …， 2 0 — i を備えてレ、る。ノ、。ラレノレ変換部 2 1 — 1 ， 2 1 - 2 , …， 2 1 一 j は、前処理部 1 で処理された j 本の入力ライン（ # 1 〜 # j ) のデータをライン毎に i ビットノ、。ラレル変換する。選択部 2 2 — 1 ， 2 2 - 2 , …， 2 2 — mは、ノヽ。ラレノレ変換部 2 1 - 1 , 2 1 - 2 , …， 2 1 — j でそれぞれ i ビットノラレル変換した i X j のデータから 1 ライン分のデータを選択する。多重化部 2 3 — 1 , 2 3 - 2 , … ， 2 3 — q は、選択部 2 2 — 1 ， 2 2 - 2 , …， 2 2 — mでそれぞれ選択したデータを i 本多重化する。

後処理部 3 は、図 7 に示すように、ノ、。ラレル変換部 3 1 — 1 , 3 1 - 2 , ··· , 3 1 — i と、多重ィ匕部 3 2 — 1 ， 3 2 — 2， …， 3 2 — i とを 1 つの基本ブロック 3 0 とする後処理基本ブロック 3 0 — 1 ， 3 0 - 2 , …， 3 0 — q とを備えてレヽる（ここで、 m = i X q ) 。ノラレノレ変換部 3 1 — 1 ， 3 1 — 2， …， 3 1 — i は、マトリクススィッチ部 2 より出力される q X i のデータを i -ビットノ、。ラレル変換する。多重化部 3 2 — 1 ， 3 2 - 2 , …， 3 2 — i は、ノ、。ラレノレ変換部 3 1 — 1 ， 3 1 — 2 , …， 3 1 — i で i ビットノラレノレ変換したデータの k ビット目を i 本の入力ライン分多重化する。尚図 5 、図 6 、及び図 7 に示すエラスティックノッファ（ B U - A , B U - B , B U— C ) の動作につレヽては後述する。

図 8 から図 1 1 はそれぞれ本発明の実施形態に於ける動作を説明するための動作処理例を示す図である。図 8 は、 n = 1 6， i = 4 , j = 4 とした場合の前処理部 1 の入力データ ( # 1 〜 # i ) のビット配列を示し、図 9 は前処理部 1 の出力データ（ # 1 〜 # i ) のビット配列をそれぞれ示してレ、る。また、図 1 0 は、 m = 1 6， i = 4 , q = 4 とした場合の後処理部 3 の入力データ（ # 1 〜 # i ) のビット配歹 IJを示し、図 1 1 は後処理部 3 の出力データ（ # 1 〜 # i ) のビット配列をそれぞれ示している。尚、ここでは、入カノ出力データ # 1 のビット 1 を「 1 — b l 」、そのビット 2 を「 1 一 b 2 」、入力 /出力データ # 2 のビット 3 を「 2 _ b 3 」、そのビット 4 を「 2 — b 4 」と表記している。

ここで、上記図 4 から図 1 1 を参照して本発明の第 1 の実施形態に於けるマトリクススィツチの処理動作を説明する。

前処理部 1 に入力された入力データ # l 〜 # n は、 i 本ずつの〗グループに分けられ、それぞれ前処理基本ブロック 1 0 — 1 ， 1 0 - 2 , ··· , 1 0 — j に入力される。

上記各前処理基本ブロック 1 0 — 1 , 1 0 — 2， …， 1 0 一 j では、それぞれ入力データをパラレル変換部 1 1 一 1 , 1 1 — 2， …， 1 1 — i で- i ビットノ、。ラレル変換し、ノラレル変換後のデータの 1 ビット目を多重化部 1 ² — 1 、 2 ビット目を多重化部 1 2 — 2、 i ビット目を多重化部 1 2 — i にそれぞれ入力する。即ち、ノ、。ラレル変換部 1 1 一 1 ， 1 1 — — 2， …， 1 1 — i で i ビットノヽ。ラレノレ変換されたデータの各第 1 ビットが多重化部 1 2 — 1 に入力され、各第 2 ビット力 S 多重化部 1 2 — 2 に入力され、各第 3 ビットが多重化部 1 2 一 3 に入力され、各第 i ビットが多重化部 1 2 — i に入力される。

上記各多重化部 1 2 — 1 ， 1 2 - 2 , …， 1 2 — i では、上記した i ビットノ、。ラレル入力を 1 本のシリアル出力に多重化処理して、 i 本の出力ライン上に出力データ # 1 〜 # i として出力する。

この際の n = 1 6， i = 4 , j = 4 とした場合の上記処理例（入出力データのビット配列構成）を図 8及び図 9 に示す。

ここでは、図 8 に示す、ビットシリアルの入力データ # 1 ( 1 - b 1 , 1 - b 2 , 1 - b 3 , 1 - b 4 ( =入力順））がノ、" ラレル変換部 1 1 — 1 でパラレル変換されて、第 1 ビット（ 1 一 b 1 ) が多重化部 1 2 — 1 に、第 2 ビット（ 1 — b 2 ) が多重化部 1 2 — 2 に、第 4 ビット（ 1 一 b 4 ) が多重ィ匕部 1 2 — i ( ここでは i = 4 ) にそれぞれ入力される。

同様に、入力データ # 2 ( 2 - b 1 , 2 - b 2 , 2 - b 3 , 2 — b 4 ) がノ、。ラレル変換部 1 1 一 2 でノ、。ラレル変換されて、第 1 ビット（ 2 — b 1 ) が多重化部 1 2 — 1 に、第 2 ビット ( 2 - b 2 ) が多重化部 1 2 — 2 に、第 4 ビット（ 2 — b 4 ) が多重化部 1 2 — i にそれぞれ入力される。

入力データ # 3 ( 3 - 1 , 3 - b 2 , 3 - b 3 , 3 — b 4 ) 、入力データ # 4 ( 4 — b l ， 4 - b 2 , 4 - b 3 , 4 — b 4 ) i ついても上記同様のビット操作が行われる。 - 従って、図 9 に示すように、多重化部 1 2 — 1 カゝらは、 i 個（ここでは 4 ビット分）の第 1 ビットを集めたデータ（ 1 - b 1 , 2 - b 1 , 3 - b 1 , 4 - b 1 ) 力 S ビットシリアルの出力データ # 1 として 1 本のライン上に出力され、多重化部 1 2 — 2 力、らは、 i 個の第 2 ビットを集めたデータ（ 1 b 2 , 2 — b 2， 3 - b 2 , 4 - b 2 ) カビットシリアルの出力データ # 2 として 1 本のライン上に出力され、多重化部 1 2 i 力らは、 i 個の第 i ビット（第 4 ビット）を集めたデータ（ l b 4， 2 - b 4 , 3 - b 4 , 4 - b 4 ) 力 S ビットシリアルの出力データ # 4 として 1 本のライン上に出力される。

上記した〗個の前処理基本ブロック 1 0 — 1 ， 1 0 — 2， …， 1 ◦ — j からの出力データ（ n = i X j ) は、出力データ # 1 を j 本集めてマトリクススィッチ基本ブロック 2 0 — 1 に入力し、出力データ # 2 を j 本集めてマトリクススイツチ基本ブロック 2 0 — 2 に入力し、出力デ一タ # i を j 本集めてマトリクススィツチ基本ブロック 2 0 — i に入力する。

マトリクススィツチ部 2 のマトリクススィツチ基本ブロック 2 0 — 1 ， 2 0 - 2 , …， 2 0 — i では、それぞれの入力データをノ、。ラレノレ変換部 ₂ 1 — 1 ， 2 1 - 2 , …， 2 1 - j で i ビットノラレル変換し、ノヽ。ラレル変換後のデータは選択部 2 2 — 1 ， 2 2 - 2 , …， 2 2 — mの全てに入力する。即ち、前処理部 1 に入力された入力データ # 1 〜 # n の全てが各選択部 2 2 — 1 ， 2 2 - 2 , …， 2 2 — mに入力される。選択部 2 2 — 1 ， 2 2 — 2 ， … ， 2 2 — mでは、外部（図 - 3 に示す制御部 N 1 6 ) から供給される入力データ選択制御信号（ 1 ， 2 ， ···， m) に従って、指定された入力データを選択して出力する。この際、すべてのマトリクススィッチ基本ブロック 2 0 — 1 ， 2 0 - 2 , … ， 2 0 — i に対して、全て同じ入力データ選択制御信号が用いられる。

選択部 2 2 — 1 ， 2 2 - 2 , … ， 2 2 — mで選択されたデータは、それぞれ多重ィ匕部 2 3 — 1 , 2 3 - 2 , … ， 2 3 - q に入力される。

多重化部 2 3 — 1 ， 2 3 - 2 , … ， 2 3 — q は i ビットノ、。ラレル入力を 1 本のシリアル出力に多重化処理を行い、それぞれ出力データ # 1 〜 # q を出力する。

マトリクススィッチ基本ブロック 2 0 — 1 ， 2 0 — 2 ，

2 0 — i からの出力データは、出力データ # 1 を i 本集めて、後処理部 3 の後処理基本ブロック 3 0 — 1 、出力データ # 2 を i 本集めて後処理基本ブロック 3 0 — 2 、出力データ # q を i 本集めて後処理基本ブロック 3 0 — q にそれぞれ入力する。

後処理部 3 の各後処理基本ブロック 3 0 — 1 ， 3 0 — 2 ， … ， 3 0 — q では、それぞれの入力データをパラレル変換部

3 1 — 1 ， 3 1 - 2 , … ， 3 1 — i で i ビットノラレル変換し、パラレル変換後のデータの 1 ビット目を多重化部 3 2 — 1 、 2 ビット目を多重化部 3 2 _ 2 、 i ビット目を多重化部 3 2 - i に出力する。

多重ィ匕部 3 2 — 1 ， 3 2 - 2 , … ， 3 2 — i は、 i ビットノラレル入力を 1 本のシリアル出力に多重化処理を行い、そ - れぞれ出力データ # 1〜 # i を出力する。この際の m = 1 6， i = 4 , q = 4 とした場合の上記処理例（入出力データのビット配列構成）を図 1 0 及び図 1 1 に示す。この図 1 0 及び図 1 1 に示す具体的なビット操作については、図 8 及び図 9 を参照して既に説明した前処理部 1 のビット操作から容易に理解できるので、ここではその説明を省略する。

q 個の後処理基本ブロック 3 0 — 1， 3 0 — 2， …， 3 0 q 力、らの出力データをトータノレとしてみると、後処理部 3 カゝらは、マトリクススィッチ部 2 で設定された出力データ # l 〜 # mでなる m本のデータが出力されることになる。

上記した第 1 の実施形態に於いては、前処理部 1 と、マトリクススイッチ部 2 と、後処理部 3 との間に於いて、各入出カラインの信号が直接受け渡されるように説明したが、実機に於いてはケーブルの引き回しによる位相ずれ等を考慮して、前処理部 1 の入力端、マトリクススィッチ部 2 の入力端、後処理部 3 の入力端のいずれか、または全てにエラスティックノッファ（ B U — A， B U - B , B U— C ) を配置し、入力データのフレーム位相を全て揃えた上で処理を行う構成とすることにより、仕様上の制約を更に緩和して信頼性の高い動作を確保することができる。

上記したように、本発明の第 1 の実施形態に於いては、マトリクススィツチ部 2 に入出力するデータの本数を、前処理部 1 、マトリクススィッチ部 2 、及び後処理部 3 でのパラレル Zシリアル（多重化）変換により低減させながら、前処理部 1 でパラレル変換したパラレルビット幅（ i ビット幅）分のマトリクススィッチ基本ブロック 2 0 — 1 ， 2 0 - 2 , 2 0 — i に分割処理させるため、装置として実現する場合の機能プロック分割が容易であり、更にマトリクススィツチ部 2 を分割しても、複雑な回線設定アルゴリズムを必要とせず従来構成と同じアルゴリズムでマトリクススィツチ部 2 の制御が可能となる。また、入出力データのビットレートが上がつたとしても、マトリクススィツチ部 2 の選択部 2 2 - 1 ， 2 2 — 2， …， 2 2 — mは低速処理が可能になるという利点もある。

(第 2 の実施形態）

上記の第 1 の実施形態によれば、データを分割処理しているために、各部に対する負荷が低減されるので、マトリクススィッチ部での低速処理が可能になる。しかし、第 1 の実施形態におけるマトリクススィッチにおいては、データを分割処理しているために、従来と同様の警報転送方式を採用した場合には、障害が起きたときに、マトリクススィッチの下流側へ障害が波及したり、壊れたデータがそのまま流出する可能性が生じる。

この場合において、障害の波及が検出可能であれば問題はないが、警報が検出できないような場合（例えば、バイトデータのうち、あるビットだけ力「 0 」又は「 1 」に固定してしまうような壊れ方をした場合）には、回線の終端点では正常に受信していないことはわかるものの、どこで障害が発生しているかを特定することは非常に困難である。以下、本第 2 の実施形態では、第 1 の実施形態に係るマト— リクススィツチを採用した場合であっても確実に障害等の検出が可能なマトリクススィッチについて図 1 2 力ゝら図 1 4 を参照して説明する。図 1 2 から図 1 4 は、それぞれ第 2 の実施形態にかかるマトリクススィッチの前処理部 1 、マトリクススィッチ部 3 、及び後処理部 3 を示す図である。なお、マトリクススイッチの全体構成は、図 4 と同様であるので、図示及び説明は省略する。また、図 1 2 から図 1 4 において、図 5 から図 7 と同じ部分には同じ符号を付し、詳細な説明は省略する。

図 1 2 に示す前処理部 1 は、ノ、° ラレル変換部 1 1 — 1 ， 1 1 一 2 ， … ， 1 1 一 i の前段にそれぞれ設けられた入力断検出部 1 3 — 1 ， 1 3 — 2 ， … ， 1 3 — i と、 P — A I S ( Path-Alarm Indication Signal) 挿入部 1 4 — 1 ， 1 4 - 2 ， … ， 1 4 一 i とを備えてレ、る。前処理部 1 では、入力回線データ毎に入力信号が監視されており、入力断検出部 1 3 — 1 ， 1 3 — 2 ， … ， 1 3 — i が入力断警報を検出した場合には、 P — A I S揷入部 1 4 一 1 ， 1 4 - 2 , … ， 1 4 — i が P — A I S信号を入力データに挿入する。これにより、前処理部 1 における入力データの異常は P — A I S として下流側に転送されるので、他の入力信号に影響を及ぼすような信号として下流側に波及したり、壊れたデータが流出することを防ぐことができる。 '

図 1 3 に示すマトリクススィッチ部 2 は、ノラレル変換部 2 1 - 1 , 2 1 - 2 , ··· , 2 1 — j の前段にそれぞれ設けられた入力断検出部 2 4 — 1 ， 2 4 - 2 , …， 2 4 — i と、固- 定データ揷入部 2 5 — 1 ， 2 5 — 2， …， 2 5 — i を備えている。マトリクススィッチ部 2 では、入力回線データ毎に入力信号が監視されており、入力断検出部 2 4 — 1 ， 2 4 - 2 , …， 2 4 — i が入力断警報を検出した場合には、固定データ揷入部 2 5 — 1 ， 2 5 - 2 , …， 2 5 — i 力 Sノ、。ラレノレ変換部 2 1 — 1 , 2 1 - 2 , …， 2 1 — j に入力するデータを「 0 」又は「 1 」に固定する。これは障害を下流側に波及させるために行われる動作であって、この動作により、マトリクススィツチ部 2 で回線設定された後の多重化後の出力データは、シリアルデータのあるビット部分が「 0 」又は「 1 」に固定されることになる。この場合において、例えば、入力断検出部 2 4 — 1 がマトリクススィツチ部 2 に入力するデータの断検出を行った場合には、パラレル変換部 2 1 — 1 ， 2 1 - 2 , …， 2 1 — j に入力するデータに関連するデータにすべて障害が発生したものとみなされることになる。すなわち、例えば、前処理部 1 のパラレル変換部 1 1 一 1 ， 1 1 一 2， …， 1 1 一 i で入力データが 8 分割されているのであれば、 8 回線分のデータのそれぞれの一部分がマトリクススィツチ部 2 の、例えばパラレル変換部 2 1 - 1 への入力データとなるので、入力断検出部 2 4 — 1 が断検出したときには、最終的に、 8 回線分に障害が発生したものとみなされる。

図 1 4 に示す後処理部 3 は、ノラレル変換部 3 1 — 1 ， 3 1 - 2 , …， 3 1 — i の前段に設けられた入力断検出部 3 3 — 1 ， 3 3 - 2 , …， 3 3 — i と、ノラレノレ変換部 3 1 — 1 ， 3 1 - 2 , …， 3 1 — i の後段に設けられた断検出部 3 4 — 1 1 ， 3 4 — 1 2， ···， 3 4 — i i と、多重ィヒ部 3 2 — 1 , 3 2 - 2 , …， 3 2 — i の後段に設けられた P — A I S挿入部 3 7 — 1 ， 3 7 — 2， …， 3 7 — i と、第 1 の論理和部 3 5 と、第 2 の論理和部 3 6 — 1 ， 3 6 — 2， …， 3 6 — i とを備えている。後処理部 3 では、入力回線データ毎に入力信号が監視されており、入力断検出部 3 3 — 1 ， 3 3 - 2 , 3 3 — i が入力断警報を検出した場合には、第 1 及び第 2 の論理和部 3 5 、及び 3 6 — 1 ， 3 6 - 2 , …， 3 6 — i を介して、その入力信号に該当する出力データに P — A I S挿入部 3 7 — 1 ， 3 7 - 2 , …， 3 7 — i で P — A I S信号を揷入する。更に、ノラレル変換部 3 1 — 1 ， 3 1 - 2 , …， 3 1 一 i の後段でパラレル展開ビット単位の信号を監視し、断検出部 3 4 — 1 1 ， 3 4 — 1 2， ···， 3 4 — i i で断警報を検出した場合には、第 2 の論理和部 3 6 — 1 ， 3 6 — 2， ···， 3 6 — i を介して、そのビットに該当する出力データに P — A I S揷入部で P — A I S信号を挿入する。これにより、マトリクススィツチ部 2 における入力データ異常は断検出部 3 4 - 1 1 , 3 4 — 1 2， ···， 3 4 — i i で検出され、後処理部 3 における入力データ異常は入力断検出部 3 3 — 1 ， 3 3 一 2， ···， 3 3 — i で検出されて、共に P — A I S として下流側に転送される。従って、余計な警報として下流側に波及したり、壊れたデータが'流出することを防ぐことができる。上記の第 2 の実施形態において、前処理部 1 に設ける入力断検出部 1 3 — 1 ， 1 3 - 2 , …， 1 3 — i と、 P — A I S t

d d

¾Ξ£ 5 ^ Λ，

Claims

請求の範囲 ― 1 . マトリクススィッチ本体と、前記マトリクススィッチ本体の入力側に設けられた前処理部と、前記マトリクススィツチ本体の出力側に設けられた後処理部とを備え、

前記前処理部、前記マトリクススィッチ本体、及び前記後処理部は、それぞれは、ライン入力をそれぞれの設定ビット幅でパラレル変換し、前記設定ビット幅内でビット配列操作してシリアル変換して、ライン出力する回路を備え、

前記マトリクススィツチ本体を前記前処理部でパラレル変換した前記設定ビット幅分に分割して切替制御することを特徴とするマトリクススィッチ。

2 . 請求項 1 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックノくッファを備えていることを特徴とするマトリクススィツチ。

3 . 請求項 1 に記載のマトリクススィッチにおいて、前記前処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススィッチ。

4 . 請求項 3 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックノッファを備えていることを特徴とするマトリクススィッチ。

5 . 請求項 3 に記載のマトリクススィッチにおいて、前記マトリクススィツチ部はその入力端にエラスティッタノくッファを備えていることを特徴とするマトリクススィツチ。

6 . 請求項 5 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススィッチ。 -

7 . 請求項 1 に記載のマトリクススィッチにおいて、前記マトリクススィツチ部はその入力端にエラスティッタノッファを備えていることを特徴とするマトリクススィツチ。

8 . 請求項 7 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックノくッファを備えていることを特徴とするマトリクススィッチ。

9 . n本の入力ラインそれぞれのビットシリアルデータを i ビットノラレル変換する n 個の第 1 のパラレル変換部と、前記第 1 のパラレル変換部で i ビットノラレル変換したデータの k ( 1 ≤ k ≤ i ) ビット目を i 本の入力ライン分多重化する i 個の第 1 の多重化部とを含むプロックを前処理基本ブロックとし、 j 個の前記前処理基本ブロック（ n == i X j ：但し n ， i , j ， k はすべて自然数）を有する前処理部と、

前記前処理部で処理された j 本の入力ラインのデータを i ビットバラレル変換する j 個の第 2 のパラレル変換部と、前記第 2 のパラレル変換部で i ビットノラレル変換した i X j 個のデータから 1 つのデータを選択する m個の選択部と、前記選択部で選択したデータを i 本多重化する q個の第 2 の多重化部とを基本ブロックとし、 i 個の前記基本ブロック（伹し m， q はすべて自然数）を有するマトリクススィッチ部と、前記マトリクススィッチ部より出力される q X i のデータを i ビットパラレル変換する第 3 のパラレル変換部と、前記第 3 のノラレル変換部で i ビットノヽ °ラレル変換したデータの k ビット目を i 本の入力ライン分多重化する第 3 の多重化部とを基本ブロックとし、 q 個の前記基本ブロック（ m = i X ' q ) を有する後処理部とを備えたことを特徴とするマトリクススィッチ。

1 0 . 請求項 9 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティッタノッファを備えてレ、ることを特徴とするマトリクススィツチ。

1 1 . 請求項 9 に記載のマトリクススィッチにおいて、前記マトリクススィツチ部はその入力端にエラスティッタノくッファを備えていることを特徴とするマトリクススィツチ。

1 2 . 請求項 1 1 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えてレ、ることを特徴とするマトリクススィツチ。

1 3 . 請求項 9 に記載のマトリクススィッチにおいて、前記前処理部はその入力端にエラスティックバッファを備えてレ、ることを特徴とするマトリクススィッチ。

1 4 . 請求項 1 3 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススィツチ。

1 5 . 請求項 1 3 に記載のマトリクススィッチにおいて、前記マトリクススィツチ部はその入力端にエラスティッタノッファを備えていることを特徴とするマトリクススィツチ。

1 6 . 請求項 1 5 に記載のマトリクススィッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススィツチ。

1 7 . 請求項 2 に記載のマトリクススィッチにおいて、前記前処理部は、前記第 1 のパラレル変換部の前段に、入 · 力データを監視する第 1 の監視部と、前記第 1 の監視部によつて入力データの異常を検出した場合に入力データに P — A I S信号を挿入する第 1 の P — A I S揷入部とを備え、

前記マトリクススィッチ部は、前記第 2 のパラレル変換部の前段に、入力データを監視する第 2 の監視部と、前記第 2 の監視部によって入力データの異常を検出した場合に入力データに固定データを挿入する固定データ揷入部とを備え、

前記後処理部は、前記第 3 のパラレル変換部の前段に設けられた入力データを監視する第 3 の監視部と、前記第 3 のパラレル変換部の後段に設けられ、前記固定データ挿入部で挿入された固定データを検出する第 4 の監視部と、前記第 3 の監視部からの出力の論理和を出力する第 1 の論理和部と、前記第 1 の論理和部と前記第 4の監視部からの出力の論理和を出力する第 2 の論理和部と、前記第 2 の論理和部からの出力に従って、前記第 3 の多重化部からの出力信号に P — A I S 信号を挿入する P — A I S挿入部とを備えたことを特徴とするマトリクススィッチ。

1 8 . ライン入力を所定ビット幅でパラレル変換して複数のビット幅毎に対応する複数のマトリクススィツチ本体で選択処理を行い、その後にシリアル変換して出力することを特徴とするマトリクススィッチ。