JP3660591B2 - マトリクススイッチ - Google Patents
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Description
【技術分野】
本発明は、リングネットワークのノード(伝送装置)に適用して好適な、複数のディジタル信号入力回線を複数の出力回線のうちの任意の回線に接続する機能を備えたマトリクススイッチに関する。
【0002】
【背景技術】
光ケーブルを用いて構成されるリングネットワークに於いては、各ノードを構成する伝送装置であるアッド・ドロップ・マルチプレクサ(ADM)に、複数のディジタル信号入力回線を複数の出力回線のうちの任意の回線に接続するマトリクススイッチが設けられる。
【0003】
従来のこの種マトリクススイッチは、図1に示すように、n本の入力ライン(#1〜#n)のうちの1本を選択するためのm個の選択部を備えることにより、n×mのマトリクススイッチを実現している。即ち、従来では、マトリクススイッチ部への入力データが、直接分岐して各選択部に接続され、外部からの入力データ選択制御信号(1〜m)に従って指定された入力データが選択され出力されている。
【0004】
上記したような従来の構成に於いては、マトリクススイッチの規模が大きくなった場合に、マトリクススイッチ部の入出力信号が多くなるとともに、回路規模も膨大となる。そのため、装置として実現する場合には、マトリクススイッチ部に入出力する信号を全て一つのマトリクススイッチ部に入出力させる必要がある。従って、コネクタのピン数、及びマトリクススイッチ部の基板或いはモジュール上への回路実装上の物理的制約から、実現が非常に難しいという問題がある。
【0005】
また、この物理的な問題を解決するために、マトリクススイッチ部を分割して複数の小規模なマトリクススイッチを用いた多段接続構成とすることが考えられる。この構成では、一つのマトリクススイッチの入出力信号数及び回路規模は低減されるものの、マトリクススイッチ部全体の制御アルゴリズムが複雑になるという問題が生じる。なぜならば、例えばマトリクススイッチの入力部と出力部が同一の部分であっても、複数の経路が選択可能であるからである。
【0006】
上記したように、従来のマトリクススイッチ構成に於いては、n本の入力ラインの内の1本を選択するためのm個の選択部を備えることによりn×mのマトリクススイッチを実現していたため、マトリクススイッチの規模が大きくなった場合に、マトリクススイッチ部の入出力信号が多くなるとともに、回路規模も膨大となり、装置として実現する際に、マトリクススイッチ部に入出力する信号が全て一つのマトリクススイッチ部に入出力させる必要がある。従って、コネクタのピン数、及びマトリクススイッチ部の基板、或いはモジュール上への回路実装上の物理的制約から、実現が非常に難しいという問題がある。また、この物理的な問題を解決するために、マトリクススイッチ部を分割して複数の小規模なマトリクススイッチを用いた多段接続構成とした場合には、一つのマトリクススイッチの入出力信号数及び回路規模は低減されるが、マトリクススイッチ部全体の制御アルゴリズムが複雑になるという問題がある。
【0007】
【発明の開示】
本発明は、マトリクススイッチ部に入出力するデータの本数を低減させるとともに、装置として実現する場合の機能ブロック分割が容易であり、更にマトリクススイッチ部を分割しても、複雑な回線設定アルゴリズムを必要とせず既存構成と同様のアルゴリズムでマトリクススイッチ部の制御が可能なマトリクススイッチを提供することを目的とする。
【0008】
本発明にかかるマトリクススイッチは、マトリクススイッチ本体と、前記マトリクススイッチ本体の入力側に設けられた前処理部と、前記マトリクススイッチ本体の出力側に設けられた後処理部とを備え、前記前処理部はライン入力をそれぞれの設定ビット幅でパラレル変換し、前記マトリクススイッチ本体は前記設定ビット幅内でビット順序を入れ替えるビット配列操作によって回線設定し、前記後処理部はビット配列操作されたデータをシリアル変換して、ライン出力し、前記マトリクススイッチ本体を前記前処理部でパラレル変換した前記設定ビット幅分に分割して切替制御することを特徴とする。換言すれば、ライン入力を所定ビット幅でパラレル変換して複数のビット幅毎に対応する複数のマトリクススイッチ本体で選択処理を行い、その後にシリアル変換して出力することを特徴とする。
【0009】
より具体的には、本発明に係るマトリクススイッチは、n本の入力ラインそれぞれのビットシリアルデータをiビットパラレル変換するn個の第1のパラレル変換部と、前記第1のパラレル変換部でiビットパラレル変換したデータのk(1≦k≦i)ビット目をi本の入力ライン分多重化するi個の第1の多重化部とを含むブロックを前処理基本ブロックとし、j個の前記前処理基本ブロック(n=i×j:但しn,i,j,kはすべて自然数)を有する前処理部と、前記前処理部のj個の前記前処理基本ブロックからそれぞれ出力されたj本の入力ラインのデータを入力し、iビットパラレル変換するj個の第2のパラレル変換部と、前記第2のパラレル変換部でiビットパラレル変換したi×j個のデータから1つのデータを選択するm個の選択部と、前記選択部で選択したデータをi本多重化するq個の第2の多重化部とを基本ブロックとし、i個の前記基本ブロック(但しm,qはすべて自然数)を有するマトリクススイッチ部と、前記マトリクススイッチ部より出力されるq×iのデータをiビットパラレル変換する第3のパラレル変換部と、前記第3のパラレル変換部でiビットパラレル変換したデータのkビット目をi本の入力ライン分多重化する第3の多重化部とを基本ブロックとし、q個の前記基本ブロック(m=i×q)を有する後処理部とを備えたことを特徴とする。
【0010】
上記の各マトリクススイッチにおいて、好ましい実施態様は以下の通りである。
【0011】
(1) 前記後処理部はその入力端にエラスティックバッファを備えていること。
【0012】
(2) 前記マトリクススイッチ部はその入力端にエラスティックバッファを備えていること。
【0013】
(3) 前記後処理部はその入力端にエラスティックバッファを備えていること。
【0014】
(4) 前記前処理部は、前記第1のパラレル変換部の前段に、入力データを監視する第1の監視部と、前記第1の監視部によって入力データの異常を検出した場合に入力データにP−AIS信号を挿入する第1のP−AIS挿入部とを備え、前記マトリクススイッチ部は、前記第2のパラレル変換部の前段に、入力データを監視する第2の監視部と、前記第2の監視部によって入力データの異常を検出した場合に入力データに固定データを挿入する固定データ挿入部とを備え、前記後処理部は、前記第3のパラレル変換部の前段に設けられた入力データを監視する第3の監視部と、前記第3のパラレル変換部の後段に設けられ、前記固定データ挿入部で挿入された固定データを検出する第4の監視部と、前記第3の監視部からの出力の論理和を出力する第1の論理和部と、前記第1の論理和部と前記第4の監視部からの出力の論理和を出力する第2の論理和部と、前記第2の論理和部からの出力に従って、前記第3の多重化部からの出力信号にP−AIS信号を挿入するP−AIS挿入部とを備えたこと。
【0015】
本発明に係るマトリクススイッチによれば、マトリクススイッチ本体(マトリクススイッチ部)に入出力するデータの本数を、前処理部,マトリクススイッチ部及び後処理部でのパラレル/シリアル変換により低減させながら、前処理部でパラレル変換したパラレルビット幅分のマトリクススイッチ本体(マトリクススイッチ部)に分割処理させている。従って、装置として実現する場合の機能ブロック分割が容易である。更にマトリクススイッチ本体(マトリクススイッチ部)を分割しても、複雑な回線設定アルゴリズムを必要とせず、従来構成と同じアルゴリズムでマトリクススイッチ本体(マトリクススイッチ部)の制御が可能となる。更に、入出力データのビットレートが上がった場合も、マトリクススイッチ本体(マトリクススイッチ部)の選択部は低速処理が可能となるという利点もある。
【0016】
上記のように本発明によれば、マトリクススイッチ部に入出力するデータの本数を低減させることができるとともに、装置として実現する場合の機能ブロック分割が容易であり、更にマトリクススイッチ部を分割しても、複雑な回線設定アルゴリズムを必要とせず既存構成と同様のアルゴリズムでマトリクススイッチ部の制御が可能なスイッチ規模を容易に拡大できるマトリクススイッチが提供できる。また、入出力データのビットレートが上がった場合も、マトリクススイッチ部(スイッチ本体)の選択部は低速処理が可能となるという利点もある。更に、各ブロック間のケーブルの引き回しによる位相ずれ等を考慮して、前処理部の入力端、マトリクススイッチ部の入力端、後処理部の入力端のいずれか、または全てにエラスティックバッファを配置し、入力データのフレーム位相を全て揃えた上で処理を行う構成とすることにより、仕様上の制約を更に緩和して信頼性の高い動作を確保できる。
【0017】
【発明を実施するための最良の形態】
以下図面を参照して本発明の実施形態を説明する。
【0018】
図2は本発明に係るマトリクススイッチが適用される情報通信システムの構成を示すブロック図である。
【0019】
図2に示すシステムは、SDHに準拠したリングネットワークを前提とし、ノードとなるm個の伝送装置(N1〜Nm)が、例えばSTM−64回線等の高速回線(FL)を介してリング状に接続されている。高速回線(FL)を介して伝送される情報のうち、任意のチャネルの情報が伝送装置(N1〜Nm)にて低速回線(SL)にドロップされ、交換機などの各種通信装置に送られる。
【0020】
各伝送装置(N1〜Nm)は、それぞれLAN(Local Area Network;L1〜Lm)を介して監視制御装置(WS1〜WSm)に接続されている。これらの監視制御装置(WS1〜WSm)は、例えば汎用のワークステーションとして実現されており、いずれの監視制御装置(WS1〜WSm)からも、各伝送装置(N1〜Nm)に対する監視制御を行うことができる。各伝送装置(N1〜Nm)に、アッド・ドロップ・マルチプレクス(ADM)部N10を構成するマトリクススイッチが設けられる。
【0021】
各伝送装置(N1〜Nm)の主要構成要素を図3に示す。なお、各伝送装置(N1〜Nm)の主要構成要素は同じであるので、図3においては、伝送装置N1のみについて示す。
【0022】
伝送装置N1は、本発明で対象とするマトリクススイッチにより実現されるアッド・ドロップ・マルチプレクス(ADM)部N10を備えている。高速回線(FL)を介して伝送される同期伝送データがインタフェース部(HS−I/F1〜HS−I/F4)N11〜N14を介してアッド・ドロップ・マルチプレクス(ADM)部N10に導入され、更に低速側のインタフェース部(LS−I/F)N15を介して低速回線側にドロップされる。また、低速回線側から入力される同期伝送データが低速側のインタフェース部(LS−I/F)N15を介してアッド・ドロップ・マルチプレクス(ADM)部N10に導入され、高速回線(FL)に多重される。
【0023】
アッド・ドロップ・マルチプレクス(ADM)部N10に対する動作制御は、各インタフェース部(HS−I/F1〜HS−I/F4)N11〜N14から与えられる情報に基づき制御部N16により行なわれる。
【0024】
制御部N16は、マイクロコンピュータ等により構成され、マトリクススイッチ設定制御部N161のプログラム制御の下にアッド・ドロップ・マルチプレクス(ADM)部N10を構成するマトリクススイッチを制御する。更に制御部N16は、他の伝送装置N2〜Nmおよび監視制御装置(WS1)との情報通信に係わる既知の図示しない制御手段に加えて、伝送路設定部N162、伝送路切替部N163、通信パス設定部N164等を備えている。伝送路設定部N162は、システム内に障害が発生した場合に、各伝送装置毎にその通信パスの設定状態を対応づけた所謂リングマップ、および自装置の現在の切替状態を参照して、トラヒック救出のための伝送路の切替状態を決定する。なお、上記リングマップおよび自装置の切替状態に係わる情報は記憶部に予め格納されている。伝送路切替部N163は、上記決定された切替状態および監視制御装置(WS1)が要求する切替状態に基づき、伝送路の切替制御を実行する。通信パス設定部N164は、監視制御装置(WS1)からの通信パス設定要求に基づき自装置における通信パスを設定して、その接続状態情報を記憶部N17に記憶する。
【0025】
(第1の実施形態)
図4は本発明の第1の実施形態によるマトリクススイッチ全体の構成を示すブロック図である。
【0026】
本第1の実施形態に係るマトリクススイッチは、前処理部1と、マトリクススイッチ部(マトリクススイッチ本体)2と、後処理部3とにより構成される。前処理部1の構成を図5に示し、マトリクススイッチ部2の構成を図6に示し、後処理部3の構成を図7に示す。
【0027】
前処理部1は、図5に示すように、パラレル変換部11−1,11−2,…,11−iと、多重化部12−1,12−2,…,12−iとを1つの基本ブロックとする前処理基本ブロック10−1,10−2,…,10−jを備えている(ここで、n=i×j)。パラレル変換部11−1,11−2,…,11−iは、n本の入力ライン(#1〜#n)それぞれのビットシリアルデータをiビットパラレル変換する。多重化部12−1,12−2,…,12−iは、パラレル変換部11−1,11−2,…,11−iでそれぞれiビットパラレル変換したデータのk(1≦k≦i)ビット目をi本の入力ライン分多重化する。
【0028】
マトリクススイッチ部2は、図6に示すように、パラレル変換部21−1,21−2,…,21−jと、選択部22−1,22−2,…,22−mと、多重化部23−1,23−2,…,23−qとを1つの基本ブロックとするマトリクススイッチ基本ブロック20−1,20−2,…,20−iを備えている。パラレル変換部21−1,21−2,…,21−jは、前処理部1で処理されたj本の入力ライン(#1〜#j)のデータをライン毎にiビットパラレル変換する。選択部22−1,22−2,…,22−mは、パラレル変換部21−1,21−2,…,21−jでそれぞれiビットパラレル変換したi×jのデータから1ライン分のデータを選択する。多重化部23−1,23−2,…,23−qは、選択部22−1,22−2,…,22−mでそれぞれ選択したデータをi本多重化する。
【0029】
後処理部3は、図7に示すように、パラレル変換部31−1,31−2,…,31−iと、多重化部32−1,32−2,…,32−iとを1つの基本ブロック30とする後処理基本ブロック30−1,30−2,…,30−qとを備えている(ここで、m=i×q)。パラレル変換部31−1,31−2,…,31−iは、マトリクススイッチ部2より出力されるq×iのデータをiビットパラレル変換する。多重化部32−1,32−2,…,32−iは、パラレル変換部31−1,31−2,…,31−iでiビットパラレル変換したデータのkビット目をi本の入力ライン分多重化する。尚、図5、図6、及び図7に示すエラスティックバッファ(BU−A,BU−B,BU−C)の動作については後述する。
【0030】
図8から図11はそれぞれ本発明の実施形態に於ける動作を説明するための動作処理例を示す図である。図8は、n=16,i=4,j=4とした場合の前処理部1の入力データ(#1〜#i)のビット配列を示し、図9は前処理部1の出力データ(#1〜#i)のビット配列をそれぞれ示している。また、図10は、m=16,i=4,q=4とした場合の後処理部3の入力データ(#1〜#i)のビット配列を示し、図11は後処理部3の出力データ(#1〜#i)のビット配列をそれぞれ示している。尚、ここでは、入力/出力データ#1のビット1を「1−b1」、そのビット2を「1−b2」、入力/出力データ#2のビット3を「2−b3」、そのビット4を「2−b4」と表記している。
【0031】
ここで、上記図4から図11を参照して本発明の第1の実施形態に於けるマトリクススイッチの処理動作を説明する。
【0032】
前処理部1に入力された入力データ#1〜#nは、i本ずつのjグループに分けられ、それぞれ前処理基本ブロック10−1,10−2,…,10−jに入力される。
【0033】
上記各前処理基本ブロック10−1,10−2,…,10−jでは、それぞれ入力データをパラレル変換部11−1,11−2,…,11−iでiビットパラレル変換し、パラレル変換後のデータの1ビット目を多重化部12−1、2ビット目を多重化部12−2、iビット目を多重化部12−iにそれぞれ入力する。即ち、パラレル変換部11−1,11−2,…,11−iでiビットパラレル変換されたデータの各第1ビットが多重化部12−1に入力され、各第2ビットが多重化部12−2に入力され、各第3ビットが多重化部12−3に入力され、各第iビットが多重化部12−iに入力される。
【0034】
上記各多重化部12−1,12−2,…,12−iでは、上記したiビットパラレル入力を1本のシリアル出力に多重化処理して、i本の出力ライン上に出力データ#1〜#iとして出力する。
【0035】
この際のn=16,i=4,j=4とした場合の上記処理例(入出力データのビット配列構成)を図8及び図9に示す。
【0036】
ここでは、図8に示す、ビットシリアルの入力データ#1(1−b1,1−b2,1−b3,1−b4(=入力順))がパラレル変換部11−1でパラレル変換されて、第1ビット(1−b1)が多重化部12−1に、第2ビット(1−b2)が多重化部12−2に、第4ビット(1−b4)が多重化部12−i(ここではi=4)にそれぞれ入力される。
【0037】
同様に、入力データ#2(2−b1,2−b2,2−b3,2−b4)がパラレル変換部11−2でパラレル変換されて、第1ビット(2−b1)が多重化部12−1に、第2ビット(2−b2)が多重化部12−2に、第4ビット(2−b4)が多重化部12−iにそれぞれ入力される。
【0038】
入力データ#3(3−b1,3−b2,3−b3,3−b4)、入力データ#4(4−b1,4−b2,4−b3,4−b4)iついても上記同様のビット操作が行われる。
【0039】
従って、図9に示すように、多重化部12−1からは、i個(ここでは4ビット分)の第1ビットを集めたデータ(1−b1,2−b1,3−b1,4−b1)がビットシリアルの出力データ#1として1本のライン上に出力され、多重化部12−2からは、i個の第2ビットを集めたデータ(1−b2,2−b2,3−b2,4−b2)がビットシリアルの出力データ#2として1本のライン上に出力され、多重化部12−iからは、i個の第iビット(第4ビット)を集めたデータ(1−b4,2−b4,3−b4,4−b4)がビットシリアルの出力データ#4として1本のライン上に出力される。
【0040】
上記したj個の前処理基本ブロック10−1,10−2,…,10−jからの出力データ(n=i×j)は、出力データ#1をj本集めてマトリクススイッチ基本ブロック20−1に入力し、出力データ#2をj本集めてマトリクススイッチ基本ブロック20−2に入力し、出力データ#iをj本集めてマトリクススイッチ基本ブロック20−iに入力する。
【0041】
マトリクススイッチ部2のマトリクススイッチ基本ブロック20−1,20−2,…,20−iでは、それぞれの入力データをパラレル変換部21−1,21−2,…,21−jでiビットパラレル変換し、パラレル変換後のデータは選択部22−1,22−2,…,22−mの全てに入力する。即ち、前処理部1に入力された入力データ#1〜#nの全てが各選択部22−1,22−2,…,22−mに入力される。
【0042】
選択部22−1,22−2,…,22−mでは、外部(図3に示す制御部N16)から供給される入力データ選択制御信号(1,2,…,m)に従って、指定された入力データを選択して出力する。この際、すべてのマトリクススイッチ基本ブロック20−1,20−2,…,20−iに対して、全て同じ入力データ選択制御信号が用いられる。
【0043】
選択部22−1,22−2,…,22−mで選択されたデータは、それぞれ多重化部23−1,23−2,…,23−qに入力される。
【0044】
多重化部23−1,23−2,…,23−qはiビットパラレル入力を1本のシリアル出力に多重化処理を行い、それぞれ出力データ#1〜#qを出力する。
【0045】
マトリクススイッチ基本ブロック20−1,20−2,…,20−iからの出力データは、出力データ#1をi本集めて、後処理部3の後処理基本ブロック30−1、出力データ#2をi本集めて後処理基本ブロック30−2、出力データ#qをi本集めて後処理基本ブロック30−qにそれぞれ入力する。
【0046】
後処理部3の各後処理基本ブロック30−1,30−2,…,30−qでは、それぞれの入力データをパラレル変換部31−1,31−2,…,31−iでiビットパラレル変換し、パラレル変換後のデータの1ビット目を多重化部32−1、2ビット目を多重化部32−2、iビット目を多重化部32−iに出力する。
【0047】
多重化部32−1,32−2,…,32−iは、iビットパラレル入力を1本のシリアル出力に多重化処理を行い、それぞれ出力データ#1〜#iを出力する。この際のm=16,i=4,q=4とした場合の上記処理例(入出力データのビット配列構成)を図10及び図11に示す。この図10及び図11に示す具体的なビット操作については、図8及び図9を参照して既に説明した前処理部1のビット操作から容易に理解できるので、ここではその説明を省略する。
【0048】
q個の後処理基本ブロック30−1,30−2,…,30−qからの出力データをトータルとしてみると、後処理部3からは、マトリクススイッチ部2で設定された出力データ#1〜#mでなるm本のデータが出力されることになる。
【0049】
上記した第1の実施形態に於いては、前処理部1と、マトリクススイッチ部2と、後処理部3との間に於いて、各入出力ラインの信号が直接受け渡されるように説明したが、実機に於いてはケーブルの引き回しによる位相ずれ等を考慮して、前処理部1の入力端、マトリクススイッチ部2の入力端、後処理部3の入力端のいずれか、または全てにエラスティックバッファ(BU−A,BU−B,BU−C)を配置し、入力データのフレーム位相を全て揃えた上で処理を行う構成とすることにより、仕様上の制約を更に緩和して信頼性の高い動作を確保することができる。
【0050】
上記したように、本発明の第1の実施形態に於いては、マトリクススイッチ部2に入出力するデータの本数を、前処理部1、マトリクススイッチ部2、及び後処理部3でのパラレル/シリアル(多重化)変換により低減させながら、前処理部1でパラレル変換したパラレルビット幅(iビット幅)分のマトリクススイッチ基本ブロック20−1,20−2,…,20−iに分割処理させるため、装置として実現する場合の機能ブロック分割が容易であり、更にマトリクススイッチ部2を分割しても、複雑な回線設定アルゴリズムを必要とせず従来構成と同じアルゴリズムでマトリクススイッチ部2の制御が可能となる。また、入出力データのビットレートが上がったとしても、マトリクススイッチ部2の選択部22−1,22−2,…,22−mは低速処理が可能になるという利点もある。
【0051】
(第2の実施形態)
上記の第1の実施形態によれば、データを分割処理しているために、各部に対する負荷が低減されるので、マトリクススイッチ部での低速処理が可能になる。しかし、第1の実施形態におけるマトリクススイッチにおいては、データを分割処理しているために、従来と同様の警報転送方式を採用した場合には、障害が起きたときに、マトリクススイッチの下流側へ障害が波及したり、壊れたデータがそのまま流出する可能性が生じる。
【0052】
この場合において、障害の波及が検出可能であれば問題はないが、警報が検出できないような場合(例えば、バイトデータのうち、あるビットだけが「0」又は「1」に固定してしまうような壊れ方をした場合)には、回線の終端点では正常に受信していないことはわかるものの、どこで障害が発生しているかを特定することは非常に困難である。
【0053】
以下、本第2の実施形態では、第1の実施形態に係るマトリクススイッチを採用した場合であっても確実に障害等の検出が可能なマトリクススイッチについて図12から図14を参照して説明する。図12から図14は、それぞれ第2の実施形態にかかるマトリクススイッチの前処理部1、マトリクススイッチ部3、及び後処理部3を示す図である。なお、マトリクススイッチの全体構成は、図4と同様であるので、図示及び説明は省略する。また、図12から図14において、図5から図7と同じ部分には同じ符号を付し、詳細な説明は省略する。
【0054】
図12に示す前処理部1は、パラレル変換部11−1,11−2,…,11−iの前段にそれぞれ設けられた入力断検出部13−1,13−2,…,13−iと、P−AIS(Path-Alarm Indication Signal)挿入部14−1,14−2,…,14−iとを備えている。前処理部1では、入力回線データ毎に入力信号が監視されており、入力断検出部13−1,13−2,…,13−iが入力断警報を検出した場合には、P−AIS挿入部14−1,14−2,…,14−iがP−AIS信号を入力データに挿入する。これにより、前処理部1における入力データの異常はP−AISとして下流側に転送されるので、他の入力信号に影響を及ぼすような信号として下流側に波及したり、壊れたデータが流出することを防ぐことができる。
【0055】
図13に示すマトリクススイッチ部2は、パラレル変換部21−1,21−2,…,21−jの前段にそれぞれ設けられた入力断検出部24−1,24−2,…,24−iと、固定データ挿入部25−1,25−2,…,25−iを備えている。マトリクススイッチ部2では、入力回線データ毎に入力信号が監視されており、入力断検出部24−1,24−2,…,24−iが入力断警報を検出した場合には、固定データ挿入部25−1,25−2,…,25−iがパラレル変換部21−1,21−2,…,21−jに入力するデータを「0」又は「1」に固定する。これは障害を下流側に波及させるために行われる動作であって、この動作により、マトリクススイッチ部2で回線設定された後の多重化後の出力データは、シリアルデータのあるビット部分が「0」又は「1」に固定されることになる。この場合において、例えば、入力断検出部24−1がマトリクススイッチ部2に入力するデータの断検出を行った場合には、パラレル変換部21−1,21−2,…,21−jに入力するデータに関連するデータにすべて障害が発生したものとみなされることになる。すなわち、例えば、前処理部1のパラレル変換部11−1,11−2,…,11−iで入力データが8分割されているのであれば、8回線分のデータのそれぞれの一部分がマトリクススイッチ部2の、例えばパラレル変換部21−1への入力データとなるので、入力断検出部24−1が断検出したときには、最終的に、8回線分に障害が発生したものとみなされる。
【0056】
図14に示す後処理部3は、パラレル変換部31−1,31−2,…,31−iの前段に設けられた入力断検出部33−1,33−2,…,33−iと、パラレル変換部31−1,31−2,…,31−iの後段に設けられた断検出部34−11,34−12,…,34−iiと、多重化部32−1,32−2,…,32−iの後段に設けられたP−AIS挿入部37−1,37−2,…,37−iと、第1の論理和部35と、第2の論理和部36−1,36−2,…,36−iとを備えている。後処理部3では、入力回線データ毎に入力信号が監視されており、入力断検出部33−1,33−2,…,33−iが入力断警報を検出した場合には、第1及び第2の論理和部35、及び36−1,36−2,…,36−iを介して、その入力信号に該当する出力データにP−AIS挿入部37−1,37−2,…,37−iでP−AIS信号を挿入する。更に、パラレル変換部31−1,31−2,…,31−iの後段でパラレル展開ビット単位の信号を監視し、断検出部34−11,34−12,…,34−iiで断警報を検出した場合には、第2の論理和部36−1,36−2,…,36−iを介して、そのビットに該当する出力データにP−AIS挿入部でP−AIS信号を挿入する。これにより、マトリクススイッチ部2における入力データ異常は断検出部34−11,34−12,…,34−iiで検出され、後処理部3における入力データ異常は入力断検出部33−1,33−2,…,33−iで検出されて、共にP−AISとして下流側に転送される。従って、余計な警報として下流側に波及したり、壊れたデータが流出することを防ぐことができる。
【0057】
上記の第2の実施形態において、前処理部1に設ける入力断検出部13−1,13−2,…,13−iと、P−AIS挿入部14−1,14−2,…,14−iは従来使われているもので構わない。
【図面の簡単な説明】
【図1】従来のマトリクススイッチの構成を示すブロック図である。
【図2】本発明に係るマトリクススイッチが適用される情報通信システムの構成を示すブロック図である。
【図3】上記情報通信システムに於ける伝送装置の主要構成要素を示すブロック図である。
【図4】本発明の第1の実施形態によるマトリクススイッチ全体の構成を示すブロック図である。
【図5】第1の実施形態に於ける前処理部の構成を示すブロック図である。
【図6】第1の実施形態に於けるマトリクススイッチ部の構成を示すブロック図である。
【図7】第1の実施形態に於ける後処理部の構成を示すブロック図である。
【図8】第1の実施形態の動作を説明するための前処理部の入力データのビット配列を示す図である。
【図9】第1の実施形態の動作を説明するための前処理部の出力データのビット配列を示す図である。
【図10】第1の実施形態の動作を説明するための後処理部の入力データのビット配列を示す図である。
【図11】第1の実施形態の動作を説明するための後処理部の出力データのビット配列を示す図である。
【図12】第2の実施形態に於ける前処理部の構成を示すブロック図である。
【図13】第2の実施形態に於けるマトリクススイッチ部の構成を示すブロック図である。
【図14】第2の実施形態に於ける後処理部の構成を示すブロック図である。
Claims (9)
- n本の入力ラインそれぞれのビットシリアルデータをiビットパラレル変換するn個の第1のパラレル変換部と、前記第1のパラレル変換部でiビットパラレル変換したデータのk(1≦k≦i)ビット目をi本の入力ライン分多重化するi個の第1の多重化部とを含むブロックを前処理基本ブロックとし、j個の前記前処理基本ブロック(n=i×j:但しn,i,j,kはすべて自然数)を有する前処理部と、
前記前処理部のj個の前記前処理基本ブロックからそれぞれ出力されたj本の入力ラインのデータを入力し、iビットパラレル変換するj個の第2のパラレル変換部と、前記第2のパラレル変換部でiビットパラレル変換したi×j個のデータから1つのデータを選択するm個の選択部と、前記選択部で選択したデータをi本多重化するq個の第2の多重化部とを基本ブロックとし、i個の前記基本ブロック(但しm,qはすべて自然数)を有するマトリクススイッチ部と、
前記マトリクススイッチ部より出力されるq×iのデータをiビットパラレル変換する第3のパラレル変換部と、前記第3のパラレル変換部でiビットパラレル変換したデータのkビット目をi本の入力ライン分多重化する第3の多重化部とを基本ブロックとし、q個の前記基本ブロック(m=i×q)を有する後処理部とを備えたことを特徴とするマトリクススイッチ。 - 請求項1に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項1に記載のマトリクススイッチにおいて、前記マトリクススイッチ部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項3に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項1に記載のマトリクススイッチにおいて、前記前処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項5に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項5に記載のマトリクススイッチにおいて、前記マトリクススイッチ部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項7に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
- 請求項1に記載のマトリクススイッチにおいて、
前記前処理部は、前記第1のパラレル変換部の前段に、入力データを監視する第1の監視部と、前記第1の監視部によって入力データの異常を検出した場合に入力データにP−AIS信号を挿入する第1のP−AIS挿入部とを備え、
前記マトリクススイッチ部は、前記第2のパラレル変換部の前段に、入力データを監視する第2の監視部と、前記第2の監視部によって入力データの異常を検出した場合に入力データに固定データを挿入する固定データ挿入部とを備え、
前記後処理部は、
前記第3のパラレル変換部の前段に設けられた入力データを監視する第3の監視部と、
前記第3のパラレル変換部の後段に設けられ、前記固定データ挿入部で挿入された固定データを検出する第4の監視部と、
前記第3の監視部からの出力の論理和を出力する第1の論理和部と、
前記第1の論理和部と前記第4の監視部からの出力の論理和を出力する第2の論理和部と、
前記第2の論理和部からの出力に従って、前記第3の多重化部からの出力信号にP−AIS信号を挿入するP−AIS挿入部とを備えたことを特徴とするマトリクススイッチ。
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